WO2023002291A1 - 半導体装置 - Google Patents

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WO2023002291A1
WO2023002291A1 PCT/IB2022/056313 IB2022056313W WO2023002291A1 WO 2023002291 A1 WO2023002291 A1 WO 2023002291A1 IB 2022056313 W IB2022056313 W IB 2022056313W WO 2023002291 A1 WO2023002291 A1 WO 2023002291A1
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transistor
layer
conductive layer
insulator
capacitive element
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PCT/IB2022/056313
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小林英智
岡本佑樹
齋藤利彦
大貫達也
宮入秀和
田頭龍
山脇佳寿子
遠藤正己
Original Assignee
株式会社半導体エネルギー研究所
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Publication date
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    • H10K59/131—Interconnections, e.g. wiring lines or terminals

Definitions

  • One embodiment of the present invention relates to a semiconductor device.
  • one aspect of the present invention is not limited to the above technical field.
  • Technical fields of one embodiment of the present invention disclosed in this specification and the like include semiconductor devices, display devices, light-emitting devices, power storage devices, storage devices, electronic devices, lighting devices, input devices, input/output devices, driving methods thereof, Or their manufacturing method, can be mentioned as an example.
  • a semiconductor device is a device that utilizes semiconductor characteristics, and refers to circuits including semiconductor elements (transistors, diodes, photodiodes, etc.), devices having such circuits, and the like. It also refers to all devices that can function by utilizing semiconductor characteristics. For example, an integrated circuit, a chip with an integrated circuit, and an electronic component containing a chip in a package are examples of semiconductor devices.
  • storage devices, display devices, light-emitting devices, lighting devices, electronic devices, and the like are themselves semiconductor devices and may include semiconductor devices.
  • VR virtual reality
  • AR augmented reality
  • SR alternative reality
  • MR mixed reality
  • VR, AR, SR, and MR are also collectively called xR (Extended Reality).
  • Display devices for xR are desired to have high definition and high color reproducibility in order to enhance the sense of reality and immersion. Examples of applicable display devices include liquid crystal display devices, organic EL (Electro Luminescence) elements, light emitting devices including light emitting devices such as light emitting diodes (LEDs), and the like.
  • the basic structure of an organic EL device is to sandwich a layer containing a light-emitting organic compound between a pair of electrodes. By applying a voltage to this device, light can be obtained from the light-emitting organic compound.
  • a display device to which such an organic EL element is applied does not require a backlight, which is required in a liquid crystal display device or the like.
  • a display device suitable for displaying fast-moving images can be realized.
  • Patent Document 1 describes an example of a display device using an organic EL element.
  • Patent Document 2 discloses a circuit configuration that corrects variations in the threshold voltage of a transistor for each pixel in a pixel circuit that controls the light emission luminance of an organic EL element to improve the display quality of a display device.
  • One embodiment of the present invention is a semiconductor device having a display portion.
  • the display section has a plurality of sub-pixels.
  • Each of the plurality of sub-pixels includes a first transistor, a second transistor, a first capacitive element, a second capacitive element, a third capacitive element, a first insulating layer, a wiring, have The first transistor is electrically connected to the second transistor, the first capacitor, the second capacitor, and the third capacitor.
  • Each of the first to third capacitor elements includes a first conductive layer, a second conductive layer, a second insulating layer sandwiched between the first conductive layer and the second conductive layer, have A first insulating layer is provided over the first transistor and the second transistor.
  • the first conductive layers and wirings of the first to third capacitors are provided over the first insulating layer.
  • the ratio of the total area of the first conductive layers of the first to third capacitors and the wiring to the area of the subpixel is 15% or more.
  • the area of the first conductive layer of the second capacitor is twice or more the area of the first conductive layer of the first capacitor.
  • the area of the first conductive layer of the third capacitor is twice or more the area of the first conductive layer of the first capacitor.
  • the above-described semiconductor device preferably has a substrate and a third transistor.
  • Each of the first to third transistors is provided over the substrate.
  • the third transistor is electrically floating.
  • Each of the first to third transistors has a semiconductor layer. When viewed from above, the ratio of the total area of the semiconductor layers of the first to third transistors to the area of the subpixel is preferably 15% or more.
  • the semiconductor layer of the third transistor preferably has a region shared with the semiconductor layer of the first transistor.
  • the number of the third transistors is plural.
  • one of the source and the drain of the first transistor is preferably electrically connected to one terminal of the first capacitive element.
  • a gate of the first transistor is preferably electrically connected to the other terminal of the first capacitor.
  • the other of the source and drain of the first transistor is electrically connected to one of the source and drain of the second transistor, one terminal of the second capacitor, and one terminal of the third capacitor.
  • a gate of the second transistor is preferably electrically connected to the other terminal of the second capacitor.
  • a back gate of the second transistor is preferably electrically connected to the other terminal of the third capacitor.
  • the second transistor is preferably a multi-channel transistor.
  • the semiconductor device described above preferably has a light-emitting device.
  • One terminal of the light emitting device is preferably electrically connected to one of the source or drain of the first transistor.
  • one or more of the first transistor and the second transistor preferably contain a metal oxide in the semiconductor layer.
  • the metal oxide preferably contains one or more of indium and zinc.
  • the second transistor includes a semiconductor layer, a first conductor and a second conductor spaced apart from each other over the semiconductor layer, the first conductor, and the second transistor. a first insulator disposed over the two conductors and having an opening formed between the first conductor and the second conductor; and a first insulator disposed within the opening of the first insulator.
  • three conductors, a semiconductor layer, a first conductor, a second conductor, and a second insulator disposed between the first insulator and the third conductor is preferred.
  • a semiconductor device or a display device with high manufacturing yield can be provided.
  • a small semiconductor device or display device can be provided.
  • one embodiment of the present invention can provide a semiconductor device or a display device with high display quality.
  • a semiconductor device or a display device with high color reproducibility can be provided.
  • a high-definition semiconductor device or display device can be provided.
  • a highly reliable semiconductor device or display device can be provided.
  • one embodiment of the present invention can provide a semiconductor device or a display device with low power consumption.
  • a novel semiconductor device or display device can be provided.
  • FIG. 1A and 1B are perspective views of a display device.
  • FIG. 2 is a cross-sectional view showing a configuration example of a display device.
  • 3A and 3B are top views showing configuration examples of the display device.
  • FIG. 4 is a circuit diagram illustrating a semiconductor device.
  • 5A to 5C are diagrams showing circuit symbols of transistors.
  • FIG. 6 is a circuit diagram illustrating a semiconductor device.
  • FIG. 7 is a top view for explaining the semiconductor device.
  • FIG. 8 is a top view for explaining the semiconductor device.
  • FIG. 9 is a top view for explaining the semiconductor device.
  • FIG. 10 is a top view for explaining the semiconductor device.
  • FIG. 11 is a top view for explaining the semiconductor device.
  • 12A and 12B are top views illustrating the semiconductor device.
  • FIG. 13A and 13B are top views illustrating the semiconductor device.
  • 14A and 14B are top views illustrating the semiconductor device.
  • 15A and 15B are top views illustrating the semiconductor device.
  • 16A to 16G are top views for explaining configuration examples of pixels.
  • 17A and 17B are top views illustrating the semiconductor device.
  • 18A and 18B are top views illustrating the semiconductor device.
  • FIG. 19 is a timing chart for explaining the operation of the semiconductor device.
  • FIG. 20 is a diagram for explaining the operation of the semiconductor device.
  • FIG. 21 is a diagram for explaining the operation of the semiconductor device.
  • FIG. 22 is a diagram for explaining the operation of the semiconductor device.
  • 23A and 23B are diagrams for explaining the operation of the semiconductor device.
  • FIG. FIG. 24 is a diagram for explaining the operation of the semiconductor device.
  • FIG. 25 is a diagram for explaining the operation of the semiconductor device.
  • 26A to 26D are diagrams illustrating configuration examples of light-emitting devices.
  • 27A to 27D are diagrams showing configuration examples of light-emitting devices.
  • 28A to 28D are diagrams showing configuration examples of light emitting devices.
  • 29A and 29B are diagrams showing configuration examples of light-emitting devices.
  • FIG. 30 is a cross-sectional view showing a configuration example of a display device.
  • FIG. 31 is a cross-sectional view showing a configuration example of a display device.
  • FIG. 32 is a cross-sectional view showing a configuration example of a display device.
  • FIG. 33 is a cross-sectional view showing a configuration example of a display device.
  • FIG. 30 is a cross-sectional view showing a configuration example of a display device.
  • FIG. 31 is a cross-sectional view showing a configuration example of a display device.
  • FIG. 32 is a cross-section
  • 34A is a top view showing a configuration example of a transistor.
  • 34B and 34C are cross-sectional views showing configuration examples of transistors.
  • FIG. 35A is a diagram explaining the classification of crystal structures.
  • FIG. 35B is a diagram explaining the XRD spectrum of the CAAC-IGZO film.
  • FIG. 35C is a diagram illustrating an ultrafine electron diffraction pattern of a CAAC-IGZO film.
  • 36A to 36F are diagrams illustrating examples of electronic devices.
  • 37A to 37F are diagrams illustrating examples of electronic devices.
  • 38A and 38B are diagrams illustrating an example of an electronic device;
  • FIG. 39 is a diagram illustrating an example of an electronic device;
  • FIG. 40A is a diagram showing electrical characteristics according to this example, and FIG.
  • 40B is a diagram showing variations in the electrical characteristics according to this example.
  • 41A and 41B are diagrams showing variations in electrical characteristics according to this example.
  • 42A and 42B are diagrams showing the reliability according to this example.
  • 43A and 43B are diagrams showing the reliability according to this example.
  • 44A and 44B are diagrams showing the reliability according to this example.
  • 45A and 45B are optical microscope images according to this example.
  • connection relationships other than the connection relationships shown in the drawings or the text are not limited to the predetermined connection relationships, for example, the connection relationships shown in the drawings or the text. It is assumed that X and Y are objects (for example, devices, elements, circuits, wiring, electrodes, terminals, conductive films, layers, etc.).
  • X and Y are electrically connected is an element that enables electrical connection between X and Y (for example, switch, transistor, capacitive element, inductor, resistive element, diode, display devices, light emitting devices, loads, etc.) can be connected between X and Y.
  • X and Y for example, switch, transistor, capacitive element, inductor, resistive element, diode, display devices, light emitting devices, loads, etc.
  • a circuit that enables functional connection between X and Y eg, a logic circuit (inverter, NAND circuit, NOR circuit, etc.), a signal conversion Circuits (digital-to-analog conversion circuit, analog-to-digital conversion circuit, gamma correction circuit, etc.), potential level conversion circuit (power supply circuit (booster circuit, step-down circuit, etc.), level shifter circuit that changes the potential level of signals, etc.), voltage source, current source , switching circuit, amplifier circuit (circuit that can increase signal amplitude or current amount, operational amplifier, differential amplifier circuit, source follower circuit, buffer circuit, etc.), signal generation circuit, memory circuit, control circuit, etc.) It is possible to connect one or more between As an example, even if another circuit is interposed between X and Y, when a signal output from X is transmitted to Y, X and Y are considered to be functionally connected. do.
  • X and Y are electrically connected, it means that X and Y are electrically connected (that is, another element or another circuit is interposed), and the case where X and Y are directly connected (that is, the case where X and Y are connected without another element or another circuit between them). (if any).
  • X and Y and the source (or first terminal, etc.) and drain (or second terminal, etc.) of a transistor are electrically connected together, and X, the source (or first terminal, etc.) of the transistor are terminal, etc.), the drain of the transistor (or the second terminal, etc.), and are electrically connected in the order of Y.”
  • the source (or first terminal, etc.) of the transistor is electrically connected to X
  • the drain (or second terminal, etc.) of the transistor is electrically connected to Y
  • X is the source of the transistor ( or the first terminal, etc.), the drain of the transistor (or the second terminal, etc.), and Y are electrically connected in this order.
  • X is electrically connected to Y through the source (or first terminal, etc.) and drain (or second terminal, etc.) of the transistor, and X is the source (or first terminal, etc.) of the transistor; terminal, etc.), the drain of the transistor (or the second terminal, etc.), and Y are provided in this connection order.
  • the source (or the first terminal, etc.) and the drain (or the second terminal, etc.) of the transistor can be distinguished by defining the order of connection in the circuit configuration.
  • the technical scope can be determined.
  • these expression methods are examples, and are not limited to these expression methods.
  • X and Y are objects (for example, devices, elements, circuits, wiring, electrodes, terminals, conductive films, layers, etc.).
  • circuit diagram shows independent components electrically connected to each other, if one component has the functions of multiple components.
  • one component has the functions of multiple components.
  • the term "electrically connected" in this specification includes cases where one conductive film functions as a plurality of constituent elements.
  • the term “capacitance element” refers to, for example, a circuit element having a capacitance value higher than 0 F, a wiring region having a capacitance value higher than 0 F, a parasitic capacitance, a transistor gate It can be a capacity or the like. Therefore, in this specification and the like, the term “capacitance element” means not only a circuit element including a pair of electrodes and a dielectric material contained between the electrodes, but also a parasitic element occurring between wirings. Capacitance, gate capacitance generated between one of the source or drain of the transistor and the gate, and the like are included.
  • capacitor element in addition, terms such as “capacitance element”, “parasitic capacitance”, and “gate capacitance” can be replaced with terms such as “capacitance”, and conversely, the term “capacitance” can be replaced with terms such as “capacitance element”, “parasitic capacitance”, and “capacitance”. term such as “gate capacitance”.
  • a pair of electrodes in the “capacitance” can be replaced with a "pair of conductors," a “pair of conductive regions,” a “pair of regions,” and the like.
  • a transistor has three terminals called gate, source, and drain.
  • the gate is the control terminal that controls the amount of current that flows between the source and drain.
  • the two terminals functioning as source or drain are the input and output terminals of the transistor.
  • One of the two input/output terminals functions as a source and the other as a drain depending on the conductivity type of the transistor (n-channel type, p-channel type) and the level of potentials applied to the three terminals of the transistor. Therefore, in this specification and the like, the terms "source” and “drain” can be used interchangeably.
  • a transistor may have a back gate in addition to the three terminals described above, depending on the structure of the transistor.
  • one of the gate and back gate of the transistor may be referred to as a first gate
  • the other of the gate and back gate of the transistor may be referred to as a second gate.
  • the terms "gate” and “backgate” may be used interchangeably for the same transistor.
  • the respective gates may be referred to as a first gate, a second gate, a third gate, or the like in this specification and the like.
  • node can be rephrased as terminal, wiring, electrode, conductive layer, conductor, impurity region, etc., depending on the circuit configuration, device structure, and the like. Also, terminals, wirings, etc. can be rephrased as "nodes”.
  • Electrode B on insulating layer A does not require that electrode B be formed on insulating layer A in direct contact with another configuration between insulating layer A and electrode B. Do not exclude those containing elements.
  • electrode B overlapping the insulating layer A is not limited to the state in which the electrode B is formed on the insulating layer A, but the state in which the electrode B is formed under the insulating layer A or A state in which the electrode B is formed on the right (or left) side of the insulating layer A is not excluded.
  • the terms “adjacent” and “adjacent” do not limit that the components are in direct contact.
  • electrode B adjacent to insulating layer A it is not necessary that insulating layer A and electrode B are formed in direct contact, and another component is provided between insulating layer A and electrode B. Do not exclude what is included.
  • Electrodes may be used as part of a “wiring” and vice versa.
  • the term “electrode” or “wiring” includes the case where a plurality of “electrodes” or “wiring” are integrally formed.
  • terminal may be used as part of “wiring” or “electrode” and vice versa.
  • terminal includes a case where a plurality of "electrodes", “wirings”, “terminals”, etc. are integrally formed.
  • an “electrode” can be part of a “wiring” or a “terminal”, and a “terminal” can be part of a “wiring” or an “electrode”, for example.
  • Terms such as “electrode”, “wiring”, and “terminal” may be replaced with terms such as "region” in some cases.
  • terms such as “wiring”, “signal line”, and “power line” can be interchanged depending on the case or situation. For example, it may be possible to change the term “wiring” to the term “signal line”. Also, for example, it may be possible to change the term “wiring” to a term such as "power supply line”. Also, vice versa, terms such as “signal line” and “power line” may be changed to the term “wiring”. It may be possible to change terms such as “power line” to terms such as “signal line”. Also, vice versa, terms such as “signal line” may be changed to terms such as "power line”. In addition, the term “potential” applied to the wiring may be changed to the term “signal” depending on the circumstances. And vice versa, terms such as “signal” may be changed to the term “potential”.
  • a switch has a plurality of terminals and has a function of switching (selecting) conduction and non-conduction between the terminals.
  • a switch is said to be “conducting” or “on” if it has two terminals and the two terminals are conducting. Also, when both terminals are non-conducting, the switch is said to be “non-conducting” or “off”. Note that switching to one of the conducting state and the non-conducting state, or maintaining one of the conducting state and the non-conducting state may be referred to as "controlling the conducting state.”
  • a switch is something that has the function of controlling whether or not to allow current to flow.
  • a switch is one that has a function of selecting and switching a path through which current flows.
  • an electrical switch, a mechanical switch, or the like can be used.
  • the switch is not limited to a specific one as long as it can control current.
  • switches include transistors (for example, bipolar transistors, MOS transistors, etc.), diodes (for example, PN diodes, PIN diodes, Schottky diodes, MIM (Metal Insulator Metal) diodes, MIS (Metal Insulator Semiconductor) diodes, diode-connected transistor, etc.), or a logic circuit combining these.
  • transistors for example, bipolar transistors, MOS transistors, etc.
  • diodes for example, PN diodes, PIN diodes, Schottky diodes, MIM (Metal Insulator Metal) diodes, MIS (Metal Insulator Semiconductor) diodes, diode-connected transistor, etc.
  • MIM Metal Insulator Metal
  • MIS Metal Insulator Semiconductor
  • a “non-conducting state” or an “off state” of a transistor means a state in which a source electrode and a drain electrode of the transistor can be considered to be electrically cut off. Note that the polarity (conductivity type) of the transistor is not particularly limited when the transistor is operated as a simple switch.
  • a mechanical switch is a switch using MEMS (Micro Electro Mechanical Systems) technology.
  • the switch has an electrode that can be moved mechanically, and selects conduction or non-conduction by moving the electrode.
  • parallel refers to a state in which two straight lines are arranged at an angle of -10° or more and 10° or less. Therefore, the case of ⁇ 5° or more and 5° or less is also included.
  • substantially parallel or “substantially parallel” refers to a state in which two straight lines are arranged at an angle of -30° or more and 30° or less.
  • Perfect means that two straight lines are arranged at an angle of 80° or more and 100° or less. Therefore, the case of 85° or more and 95° or less is also included.
  • arrows may be attached to indicate the X direction, Y direction, and Z direction.
  • the “X direction” is the direction along the X axis, and the forward direction and the reverse direction may not be distinguished unless explicitly stated.
  • the X direction, the Y direction, and the Z direction are directions that cross each other. More specifically, the X-direction, Y-direction, and Z-direction are directions orthogonal to each other.
  • first direction or “first direction”
  • second direction or a “second direction”
  • third direction or “third direction”.
  • a semiconductor device according to one embodiment of the present invention will be described.
  • a semiconductor device which is one embodiment of the present invention can be suitably used for a pixel of a display device, for example.
  • a semiconductor device of one embodiment of the present invention includes a display portion.
  • the display section has a plurality of sub-pixels.
  • Each of the plurality of sub-pixels includes a first transistor, a second transistor, a first capacitive element, a second capacitive element, a third capacitive element, a first insulating layer, a wiring, have The first transistor is electrically connected to the second transistor, the first capacitor, the second capacitor, and the third capacitor.
  • Each of the first to third capacitor elements includes a first conductive layer functioning as a lower electrode, a second conductive layer functioning as an upper electrode, and the first conductive layer and the second conductive layer. and a sandwiched second insulating layer.
  • a first insulating layer is provided over the first transistor and the second transistor.
  • the first conductive layers and wirings of the first to third capacitors are provided over the first insulating layer.
  • the ratio of the total area of the first conductive layers of the first to third capacitor elements and the wiring to the area of the sub-pixel is preferably 15% or more.
  • the area of the first conductive layer of the second capacitor is preferably twice or more the area of the first conductive layer of the first capacitor.
  • the area of the first conductive layer of the third capacitor is preferably at least twice the area of the first conductive layer of the first capacitor.
  • the areas of the first to third capacitors included in the semiconductor device of one embodiment of the present invention are preferably large.
  • a display device to which the semiconductor device is applied can be small and have high color reproducibility.
  • the proportion of the area of the resist mask in the manufacturing process is increased, and the generation of foreign matter due to the resist mask can be suppressed. Therefore, pattern defects can be reduced, and the manufacturing yield of semiconductor devices can be increased.
  • the dummy transistor it is possible to similarly suppress the generation of foreign matter in the process of manufacturing the transistor, thereby increasing the manufacturing yield.
  • FIG. 1A A perspective view of a display device to which a semiconductor device which is one embodiment of the present invention is applied is shown in FIG. 1A.
  • the display device 10 shown in FIG. 1A has a display area 235 , a first driver circuit section 231 and a second driver circuit section 232 .
  • the display area 235 has a plurality of pixels 230 arranged in a matrix. Each of the plurality of pixels 230 has a light emitting device.
  • a light-emitting device for example, an OLED (Organic Light Emitting Diode) or a QLED (Quantum-dot Light Emitting Diode) is preferably used.
  • Examples of light-emitting substances possessed by light-emitting devices include substances that emit fluorescence (fluorescent materials), substances that emit phosphorescence (phosphorescent materials), inorganic compounds (quantum dot materials, etc.), and substances that exhibit thermally activated delayed fluorescence (thermally activated and a thermally activated delayed fluorescence (TADF) material).
  • TADF thermally activated delayed fluorescence
  • an LED Light Emitting Diode
  • the first drive circuit section 231 functions, for example, as a scanning line drive circuit.
  • the second drive circuit section 232 functions, for example, as a signal line drive circuit.
  • another circuit may be provided at a position facing the first driver circuit portion 231 with the display region 235 interposed therebetween.
  • Another circuit may be provided at a position facing the second driver circuit portion 232 with the display region 235 interposed therebetween.
  • the first drive circuit section 231 and the second drive circuit section 232 may be collectively referred to as a "peripheral drive circuit".
  • Various circuits such as shift registers, level shifters, inverters, latches, analog switches, and logic circuits can be used for the peripheral drive circuits.
  • a transistor and a capacitor can be used for the peripheral driver circuit. Further, the transistor and the capacitor included in the peripheral driver circuit and the transistor and the capacitor included in the pixel 230 can be formed in the same process.
  • the display device 10 may have an input/output terminal section 29 . Power and signals required for the operation of the display device 10 can be supplied to the display device 10 via the input/output terminal section 29 .
  • the display device 10 can have a laminated structure of a layer 50 and a layer 60 on the layer 50 .
  • the layer 50 has a plurality of pixel circuits 51 arranged in a matrix, a first driver circuit section 231, a second driver circuit section 232, and an input/output terminal section 29.
  • FIG. Layer 60 has a plurality of light emitting devices 61 arranged in a matrix.
  • One pixel circuit 51 and one light emitting device 61 are electrically connected and can function as one pixel 230 .
  • full-color display can be realized by combining a plurality of pixels 230 exhibiting different colors and functioning as one pixel. At this time, each pixel 230 functions as a sub-pixel.
  • the display device 10 may have a laminated structure of a layer 40, a layer 50 on the layer 40, and a layer 60 on the layer 50.
  • FIG. 1B shows a configuration in which a layer 50 is provided with a plurality of pixel circuits 51 arranged in a matrix, and a layer 40 is provided with a first driver circuit portion 231 and a second driver circuit portion 232 .
  • the width of the frame around the display region 235 can be narrowed and the area of the display region 235 can be increased. be able to.
  • the resolution of the display area 235 can be increased. If the resolution of the display area 235 is constant, the area of one pixel can be increased. Therefore, the emission luminance of the display area 235 can be increased.
  • the ratio of the area of the light-emitting region to one pixel also referred to as the aperture ratio
  • the pixel aperture ratio can be 40% or more and less than 100%, preferably 50% or more and 95% or less, more preferably 60% or more and 95% or less.
  • the current density supplied to the light emitting device 61 can be reduced. Therefore, the reliability of the light emitting device 61 can be improved by reducing the load applied to the light emitting device 61, and the reliability of the display device 10 can be improved.
  • the wiring that electrically connects them can be shortened. Therefore, wiring resistance and parasitic capacitance are reduced, and the operating speed of the display device 10 can be increased. Moreover, the power consumption of the display device 10 is reduced.
  • the layer 40 may include one or more of the CPU 23 (Central Processing Unit), the GPU 24 (Graphics Processing Unit), and the storage circuit section 25 as well as the peripheral drive circuit.
  • the peripheral drive circuit, CPU 23, GPU 24, and memory circuit unit 25 may be collectively referred to as "function circuit".
  • the CPU 23 has a function of controlling the operations of the circuits provided in the GPU 24 and the layer 40 according to a program stored in the storage circuit section 25 .
  • the GPU 24 has a function of performing arithmetic processing for forming image data. Also, since the GPU 24 can perform many matrix operations (product-sum operations) in parallel, it is possible to perform, for example, arithmetic processing using a neural network at high speed.
  • the GPU 24 has a function of correcting image data using correction data stored in the storage circuit unit 25, for example.
  • the GPU 24 has a function of generating image data with corrected brightness, hue, and/or contrast.
  • the GPU 24 may be used to up-convert or down-convert image data.
  • a super-resolution circuit may also be provided in layer 40 .
  • the super-resolution circuit has a function of determining the potential of an arbitrary pixel included in the display area 235 by performing a product-sum operation of the potentials of the pixels surrounding the pixel and the weight.
  • the super-resolution circuit has a function of up-converting image data whose resolution is lower than that of the display area 235 .
  • the super-resolution circuit also has a function of down-converting image data having a resolution higher than that of the display area 235 .
  • the load on the GPU 24 can be reduced.
  • the load on the GPU 24 can be reduced by performing processing up to 2K resolution (or 4K resolution) on the GPU 24 and up-converting to 4K resolution (or 8K resolution) by the super-resolution circuit. Down-conversion may be performed in the same manner.
  • the functional circuit included in the layer 40 may not include all of these configurations, and may include configurations other than these.
  • a potential generation circuit that generates a plurality of different potentials and/or a power management circuit that controls power supply and stop for each circuit included in the display device 10 may be provided.
  • Power supply and stop may be performed for each circuit that constitutes the CPU 23. For example, power consumption can be reduced by stopping power supply to a circuit that has been determined not to be used for a while among circuits constituting the CPU 23 and restarting power supply when necessary.
  • Data necessary for resuming power supply may be stored in the storage circuit in the CPU 23, the storage circuit section 25, or the like before the circuit is stopped. By storing the data necessary for circuit recovery, a stopped circuit can be recovered at high speed. Note that the circuit operation may be stopped by stopping the supply of the clock signal.
  • a DSP circuit, a sensor circuit, a communication circuit, and/or an FPGA (Field Programmable Gate Array) may be provided as the functional circuit.
  • FIG. 2 shows an excerpt from a portion of the pixel 230 .
  • the display device 10 has a layer 50 including a substrate 69 , a transistor 71 and a capacitive element 73 and a layer 60 including a light emitting device 61 .
  • Layer 50 also has a plurality of wires.
  • a transistor 71 is provided on the substrate 69 .
  • An insulating layer 288 is provided over the transistor 71 .
  • a capacitive element 73 is provided over the insulating layer 288 .
  • the capacitor 73 preferably has a region that overlaps with the transistor 71 .
  • An insulating layer 290 is provided on the capacitive element 73 .
  • a light emitting device 61 is provided on the insulating layer 290 . The light emitting device 61 preferably has a region that overlaps with the transistor 71 and a region that overlaps with the capacitor 73 .
  • the aperture ratio can be increased. Further, an insulating layer 291 and an insulating layer 293 may be provided between the insulating layer 290 and the light emitting device 61 .
  • An insulating substrate or a semiconductor substrate can be used for the substrate 69 .
  • An insulating layer 283 is provided on the substrate 69 .
  • the insulating layer 283 functions as a barrier layer that prevents impurities such as water or hydrogen from diffusing from the substrate 69 to the transistor 71 .
  • the insulating layer 283 one or more of an aluminum oxide film, a hafnium oxide film, and a silicon nitride film can be used, for example.
  • a transistor 71 is provided on the insulating layer 283 .
  • the transistor 71 includes a conductive layer 75 functioning as a back gate, insulating layers 77a and 77b functioning as first gate insulating layers, a semiconductor layer 79, an insulating layer 81 functioning as a second gate insulating layer, and a gate. It has a conductive layer 83 and a pair of conductive layers 85 . A pair of conductive layers 85 are provided on and in contact with the semiconductor layer 79 and function as a source electrode and a drain electrode.
  • a wiring 75A is provided on the insulating layer 283 . The wiring 75A can be formed in the same process as the conductive layer 75. FIG.
  • FIG. 2 shows a stacked structure of the insulating layer 77a as the first gate insulating layer and the insulating layer 77b over the insulating layer 77a
  • the first gate insulating layer may have a single-layer structure or a laminated structure of three or more layers.
  • the conductive layer 75, the semiconductor layer 79, the insulating layer 81, the conductive layer 83, and the conductive layer 85 may each have a single layer structure or a laminated structure.
  • the conductive layer 75 can be provided so as to be embedded in the insulating layer 284 .
  • Planarization treatment may be performed so that the height of the top surface of the conductive layer 75 and the height of the insulating layer 284 are matched or substantially matched.
  • An insulating layer 285 is provided covering the upper surface and side surfaces of the conductive layer 85 and the side surfaces of the semiconductor layer 79, and an insulating layer 286 is provided on the insulating layer 285. It is preferable that the height of the top surface of the insulating layer 286 match or substantially match the height of the top surface of the conductive layer 83 and the top surface of the insulating layer 81 .
  • An insulating layer 287 is provided on the insulating layer 286 , and an insulating layer 288 is provided on the insulating layer 287 .
  • a capacitive element 73 is provided on the insulating layer 288 .
  • the capacitor 73 has a conductive layer 87 functioning as a lower electrode, a conductive layer 89 functioning as an upper electrode, and an insulating layer 91 .
  • the insulating layer 91 is sandwiched between the conductive layers 87 and 89 and functions as a dielectric of the capacitive element 73 .
  • a conductive layer 87A and a conductive layer 87B are provided over the insulating layer 288 .
  • the conductive layers 87A and 87B can be formed in the same process as the conductive layer 87.
  • FIG. 2 shows a configuration example in which the capacitive element 73 is electrically connected to one of the source and drain of the transistor 71 through a plug 274A.
  • An insulating layer 289 is provided on the capacitive element 73 , and an insulating layer 290 is provided on the insulating layer 289 .
  • a plug 274B is provided so as to be embedded in the insulating layer 289 and the insulating layer 290 .
  • a wiring 279 is provided on the insulating layer 290 .
  • An insulating layer 291 is provided over the wiring 279 .
  • a plug 274C is provided so as to be embedded in the insulating layer 291 .
  • a wiring 281 is provided on the insulating layer 291 .
  • An insulating layer 293 is provided over the wiring 281 .
  • a plug 274D is provided so as to be embedded in the insulating layer 293 .
  • a light-emitting device 61 is provided on the wiring 281 .
  • the light emitting device 61 has a conductive layer 63 , a conductive layer 67 and an EL layer 65 .
  • the EL layer 65 sandwiched between the conductive layers 63 and 67 has at least a light-emitting layer.
  • the light-emitting layer has a light-emitting material that emits light. Light is emitted from the EL layer 65 by applying a voltage between the conductive layer 63 and the conductive layer 67 .
  • FIG. 2 shows a configuration in which the light emitting device 61 is electrically connected to the capacitive element 73 via the plug 274B, the wiring 279, the plug 274C, the wiring 281 and the plug 274D.
  • the conductive layer 63 functions as a pixel electrode of the light emitting device 61
  • the conductive layer 67 functions as a common electrode.
  • the display device 10 preferably has transistors that do not contribute to the operation of the display device 10 (hereinafter also referred to as dummy transistors).
  • a dummy transistor has a laminated structure of a semiconductor layer, a conductive layer, and an insulating layer sandwiched between the semiconductor layer and the conductive layer, and one or more of a gate, a drain, and a source are electrically floating.
  • the display device 10 may have a layer that does not contribute to the operation of the display device 10 (hereinafter also referred to as a dummy layer).
  • a dummy layer for example, a conductive layer that does not function as a wiring, that is, is electrically floating, can be provided. Alternatively, an electrically floating semiconductor layer may be provided as a dummy layer.
  • FIG. 2 shows a dummy transistor 71DM, a dummy layer 75DMb, a dummy layer 87DM, a dummy layer 89DM, a dummy layer 279DM and a dummy layer 281DM.
  • the dummy transistor 71DM is provided on the insulating layer 283 and has a conductive layer 75DMa, an insulating layer 77a, an insulating layer 77b, a semiconductor layer 79DM, an insulating layer 81DM, a conductive layer 83DM, and a pair of conductive layers 85DM.
  • the dummy transistor 71DM can be formed in the same process as the transistor 71.
  • the conductive layer 75DMa can be formed in the same process as the conductive layer 75 .
  • a dummy layer 75DMb may be formed when the conductive layer 75 and the conductive layer 75DMa are formed.
  • FIG. 2 illustrates a structure in which the semiconductor layer 79 of the transistor 71 and the semiconductor layer of the dummy transistor 71DM are separated, one embodiment of the present invention is not limited to this.
  • the semiconductor layer 79 and the semiconductor layer 79DM may not be separated, that is, the transistor 71 and the dummy transistor 71DM may share one semiconductor layer.
  • the dummy layer 87DM is provided on the insulating layer 288 and can be formed in the same process as the conductive layer 87.
  • the dummy layer 89DM is provided on the insulating layer 91 and can be formed in the same process as the conductive layer 89 .
  • the dummy layer 279DM is provided on the insulating layer 290 and can be formed in the same process as the wiring 279 .
  • the dummy layer 281DM is provided on the insulating layer 291 and can be formed in the same process as the wiring 281 .
  • One pixel may have a plurality of dummy transistors. Also, a plurality of dummy layers may be provided on the same insulating layer.
  • FIG. 2 shows a configuration in which two dummy layers 281DM are provided on the insulating layer 291.
  • the layers included in the display device 10 can be formed using a photolithography method.
  • the semiconductor layer can be formed by etching the semiconductor film using a resist mask formed over the semiconductor film to be the semiconductor layer as a mask.
  • etching for example, one or more of a dry etching method, a wet etching method, and a sandblasting method can be used.
  • a conductive layer and an insulating layer can also be formed in a similar manner.
  • a resist mask can be formed by applying a photosensitive resist material on the film to be processed, followed by exposure and development.
  • a negative or positive resist material can be used.
  • a chemically amplified resist material may be used.
  • TMAH Tetra Methyl Ammonium Hydroxide
  • a strong alkaline aqueous solution containing a surfactant may be used.
  • the light used for exposure can be, for example, i-line (wavelength 365 nm), g-line (wavelength 436 nm), h-line (wavelength 405 nm), or a mixture of these.
  • Ultraviolet rays, KrF laser light, ArF laser light, or the like can also be used. Exposure may be performed by liquid immersion exposure technology. As the light used for exposure, extreme ultraviolet (EUV: Extreme Ultra-violet) light or X-rays may be used.
  • An electron beam can also be used instead of the light used for exposure. The use of extreme ultraviolet light, X-rays, or electron beams is preferable because extremely fine processing is possible.
  • a photomask is not necessary when exposure is performed by scanning a beam such as an electron beam.
  • the polymer which is a component of the resist mask, flows out into the developer and further aggregates to become foreign matter, which may adhere to the film to be processed.
  • the developer that has penetrated into the resist mask during the developer treatment may be eluted during washing after the developer treatment, causing the polymer, which is a component of the resist mask, to flow out and become foreign matter.
  • the film to be processed has hydrophilicity, foreign matter may easily adhere. If a foreign substance adheres to a region where no resist mask is provided, the foreign substance may act as a mask during etching, causing a pattern defect. Also, there is a possibility that a short circuit may occur due to a pattern defect.
  • provision of dummy transistors or dummy layers can increase the ratio of the total area of the resist masks provided over the film to be processed. Therefore, the ratio of the area of the film to be processed that is not covered with the resist mask and exposed to the film to be processed is reduced, and the above-described foreign matter caused by the resist mask can be prevented from adhering to the region. In other words, pattern defects can be reduced, and the manufacturing yield of semiconductor devices can be increased.
  • the ratio of the total area of the resist mask provided on the film to be processed is high.
  • the ratio of the total area of the resist mask to the area of the region where the pixel circuit 51 is provided is preferably 10% or more, more preferably 12% or more, more preferably 15% or more, furthermore 17%. 20% or more is preferable, 25% or more is preferable, 30% or more is preferable, and 40% or more is preferable.
  • the proportion of the total area of the resist mask is within the above range even without providing the dummy transistor or the dummy layer, the dummy transistor or the dummy layer may not be provided. Moreover, in all photolithography steps, the ratio of the total area of the resist mask does not have to be within the above range. Although it is preferable that the ratio of the total area of the resist mask is high, if the ratio of the total area of the resist mask is high, pattern defects may occur due to foreign matter other than the above-described foreign matter caused by the resist mask. Therefore, when setting the upper limit of the ratio of the total area of the resist mask, it is preferably 90% or less, more preferably 80% or less, further preferably 70% or less. There is no particular upper limit to the ratio of the total area of the resist mask used for forming the contact holes.
  • the area of the region where the pixel circuit 51 is provided when viewed from above may be referred to as the area of a pixel or the area of a sub-pixel.
  • the ratio of the total area of the layers provided on the same surface is high.
  • the ratio of the total area of the layers to the area of the pixel 230 is preferably 10% or more, more preferably 12% or more, further preferably 15% or more, further preferably 17% or more, and is preferably 20% or more, more preferably 25% or more, further preferably 30% or more, further preferably 40% or more.
  • FIG. 3A is a top view showing a configuration example of the conductive layer 87, the conductive layer 87A, the conductive layer 87B, and the dummy layer 87DM shown in FIG.
  • the conductive layer 87 , the conductive layer 87 A, the conductive layer 87 B and the dummy layer 87 DM are all provided on the insulating layer 288 .
  • the ratio of the total area of the conductive layer 87, the conductive layer 87A, the conductive layer 87B and the dummy layer 87DM to the area of the pixel 230 is preferably within the range described above.
  • the conductive layer 87, the conductive layer 87A, the conductive layer 87B, and the dummy layer 87DM have been described here as an example, the ratio of the total area of the layers provided on the same surface is the same for the other layers as described above. A range is preferred. In addition, in all layers, the ratio of the total area may not be within the above range.
  • the area of the capacitive element is large when viewed from above. By increasing the area of the capacitor, the charge held in the capacitor can be held for a long time. Therefore, it is preferable that the area of the conductive layer 87 functioning as the lower electrode of the capacitor be large.
  • the ratio of the total area of the conductive layer 87, the conductive layer 87A, the conductive layer 87B and the dummy layer 87DM is preferably 25% or more, more preferably 30% or more, further preferably 40% or more.
  • the ratio of the total area of the conductive layer 89 functioning as an upper electrode and the layers provided on the same surface as the conductive layer 89 is the same.
  • the number, arrangement, and top surface shape of the conductive layers 87, conductive layers 87A, conductive layers 87B, and dummy layers 87DM are not limited to those shown in FIG. 3A.
  • FIG. 3B shows a top view of the resist mask when forming the conductive layer 87, the conductive layer 87A, the conductive layer 87B, and the dummy layer 87DM shown in FIG. 3A.
  • Resist mask 97, resist mask 97A, resist mask 97B, and resist mask 97DM correspond to conductive layer 87, conductive layer 87A, conductive layer 87B, and dummy layer 87DM, respectively.
  • the resist mask 97, the resist mask 97A, the resist mask 97B, and the resist mask 97DM are provided over the conductive layer 87, the conductive layer 87A, the conductive layer 87B, and the conductive film to be the dummy layer 87DM.
  • the ratio of the total area of the resist mask 97, the resist mask 97A, the resist mask 97B, and the resist mask 97DM to the area of the pixel 230 is preferably within the range described above.
  • the ratio of the total area of the resist masks provided on the same surface is preferably within the above range.
  • FIG. 3B shows an example in which the upper surface shape of the resist mask 97, the resist mask 97A, the resist mask 97B, and the resist mask 97DM is quadrilateral
  • the upper surface shape is not particularly limited.
  • FIGS. 3A and 3B illustrate examples in which the conductive layer and the corresponding resist mask have the same top surface shape; however, one embodiment of the present invention is not limited to this.
  • the conductive layer and the resist mask may have different top surface shapes.
  • the end of the conductive layer may be inside or outside the corresponding end of the resist mask.
  • the ratio of the total area of the resist masks provided on the same surface is high.
  • the ratio of the total area of the resist masks provided on the same surface to the area of the peripheral driver circuit is preferably within the range described above.
  • the ratio of the total area of the layers provided on the same surface to the area of the peripheral driver circuit is preferably within the range described above.
  • the above-mentioned foreign matter caused by the resist mask it is possible to suppress adhesion of the foreign matter on the film to be processed, for example, by replacing the developer during the processing of the developer.
  • Pure water for example, can be used for the cleaning.
  • Pure water to which a gas has been added may be used for the cleaning.
  • pure water to which carbon dioxide is added, pure water to which hydrogen is added, or pure water to which nitrogen is added can be used.
  • the blow can use, for example, nitrogen, air, or a noble gas. Dry air (CDA: Clean Dry Air) may be used for the blow.
  • FIG. 4 illustrates a circuit configuration example that can be applied to a semiconductor device that is one embodiment of the present invention.
  • a semiconductor device 100A shown in FIG. 4 has a pixel circuit 51A and a light-emitting device 61 .
  • One terminal of the light emitting device 61 is electrically connected to the pixel circuit 51A, and the other terminal is electrically connected to the wiring 104 .
  • one terminal of the light emitting device 61 can be the anode terminal and the other terminal can be the cathode terminal.
  • One terminal of the light emitting device 61 may be used as a cathode terminal, and the other terminal may be used as an anode terminal.
  • the pixel circuit 51 has a function of controlling light emission of the light emitting device 61 .
  • the pixel circuit 51A has transistors M11 to M17 and capacitive elements C11 to C13.
  • the transistors M11 to M17 are enhancement type (normally-off) n-channel field effect transistors unless otherwise specified. Therefore, its threshold voltage (Vth) is assumed to be greater than 0V.
  • One terminal of the light emitting device 61 is electrically connected to one of the source or drain of the transistor M15 and one terminal of the capacitive element C13.
  • the gate of the transistor M15 is electrically connected to the other terminal of the capacitive element C13 and the source or drain of the transistor M17.
  • the other of the source and drain of the transistor M15 is one terminal of the capacitor C11, one terminal of the capacitor C12, one of the source and drain of the transistor M12, one of the source and drain of the transistor M13, and the source or drain of the transistor M16. electrically connected to one of the drains;
  • the gate of the transistor M12 is electrically connected to the other terminal of the capacitive element C11, the other terminal of the source or drain of the transistor M13, and one of the source and drain of the transistor M11.
  • Transistor M12 has a back gate.
  • a back gate of the transistor M12 is electrically connected to the other terminal of the capacitor C12 and one of the source and drain of the transistor M14.
  • the other of the source and the drain of the transistor M11 is electrically connected to the wiring DL, and the gate is electrically connected to the wiring GLa.
  • the transistor M11 has a function of selecting whether to make the line between the gate of the transistor M12 and the wiring DL conductive or non-conductive.
  • Transistor M12 has a back gate.
  • the transistor M12 has a function of controlling the amount of current Ie flowing through the light emitting device 61 . That is, the transistor M12 has a function of controlling the amount of light emitted by the light emitting device 61 . Therefore, the transistor M12 can be called a "driving transistor.”
  • a gate of the transistor M13 is electrically connected to the wiring GLb.
  • the transistor M13 has a function of selecting between the gate and source of the transistor M12 to be conductive or non-conductive.
  • the gate of the transistor M14 is electrically connected to the wiring GLb, and the other of the source and the drain is electrically connected to the wiring 102.
  • the transistor M14 has a function of selecting whether to bring the wiring 102 and one terminal of the capacitor C12 into conduction or non-conduction.
  • the transistor M15 has the function of switching between conduction and non-conduction between the transistor M12 and the light emitting device 61.
  • Light emitting device 61 is quenched when transistor M15 is in an off state, and light emitting device 61 can emit light when transistor M15 is in an on state.
  • the transistor M15 In order to ensure that the amount of current determined by the driving transistor flows through the light-emitting device 61, the transistor M15 must be reliably turned on regardless of the values of the source potential and the drain potential.
  • the gate of the transistor M16 is electrically connected to the wiring GLa, and the other of the source and the drain is electrically connected to the wiring 103.
  • the transistor M16 has a function of selecting whether the connection between one of the source and the drain of the transistor M12 and the wiring 103 should be on or off.
  • the gate of the transistor M17 is electrically connected to the wiring GLa, and the other of the source and the drain is electrically connected to the wiring GLc.
  • the transistor M17 has a function of selecting whether to bring the gate of the transistor M15 and the wiring GLc into conduction or non-conduction.
  • One terminal of the capacitor C11, one terminal of the capacitor C12, one of the source and drain of the transistor M12, one of the source and drain of the transistor M13, the other of the source and drain of the transistor M15, and the source and drain of the transistor M16 is also referred to as a node ND11.
  • a region where the other terminal of the capacitor C12, the back gate of the transistor M12, and one of the source and drain of the transistor M14 are electrically connected is also called a node ND12.
  • a region where one of the source and drain of the transistor M11, the other of the source and drain of the transistor M13, the other terminal of the capacitor C11, and the gate of the transistor M12 are electrically connected is also called a node ND13.
  • a region where the gate of the transistor M15, the other terminal of the capacitor C13, and one of the source and drain of the transistor M17 are electrically connected is also referred to as a node ND14.
  • the capacitive element C11 has a function of holding a potential difference between one of the source or drain of the transistor M12 and the gate of the transistor M12 when the node ND13 is in a floating state.
  • the capacitor C12 has a function of holding a potential difference between one of the source or drain of the transistor M12 and the back gate of the transistor M12 when the node ND12 is in a floating state.
  • the capacitor C13 has a function of holding a potential difference between one of the source and drain of the transistor M15 and the gate of the transistor M15 when the node ND14 is in a floating state.
  • the capacitive elements C11 to C13 have large capacitances.
  • the capacitances of the capacitive elements C11 and C12 are preferably large, and preferably larger than the capacitance of the capacitive element C13.
  • Each of the capacitive element C11 and the capacitive element C12 preferably has a capacitance of 2 fF or more, more preferably 4 fF or more, further preferably 6 fF or more, further preferably 8 fF or more, further preferably 10 fF or more.
  • the capacitance of the capacitive element C13 is preferably 1 fF or more, more preferably 2 fF or more, further preferably 3 fF or more, further preferably 4 fF or more, further preferably 5 fF or more. Note that it is not necessary to provide an upper limit because the capacitance of the capacitors C11 to C13 is preferably as large as possible. However, if an upper limit is set, the capacitance of each of the capacitive elements C11 and C12 should be 20 fF or less, and the capacitance of the capacitive element C13 should be 10 fF or less.
  • the capacitance of the capacitive element C11 By increasing the capacitance of the capacitive element C11, the potential difference between the source or drain of the transistor M12 and the gate of the transistor M12 can be maintained for a long time. By increasing the capacitance of the capacitor C12, the potential difference between the source or the drain of the transistor M12 and the back gate of the transistor M12 can be held for a long time. By increasing the capacitance of the capacitor C13, the potential difference between the source or the drain of the transistor M15 and the gate of the transistor M15 can be held for a long time.
  • the capacitive element C11 preferably holds data for a period longer than one frame period.
  • the capacitive element C12 preferably holds data for a period longer than one frame period, more preferably for 1 second or more, more preferably for 1 minute or more, further preferably for 1 hour or more. is preferred. Therefore, the capacitance of the capacitive element C12 may be larger than the capacitance of the capacitive element C11.
  • the capacitance of the capacitor C13 may be smaller than that of the capacitors C11 and C12 as long as it can hold a voltage sufficient to turn on the transistor M15.
  • the capacitance of the capacitive element C11 is preferably two times or more, more preferably three times or more, further preferably four times or more, further preferably five times or more than the capacitance of the capacitive element C13.
  • the capacitance of the capacitive element C12 is preferably twice or more, more preferably three times or more, further preferably four times or more, further preferably five times or more than the capacitance of the capacitive element C13.
  • the area of the capacitive element C11 is preferably twice or more, more preferably three times or more, more preferably four times or more, further preferably five times or more than the area of the capacitive element C13.
  • the area of the capacitive element C12 is preferably twice or more the area of the capacitive element C13, more preferably three times or more, further preferably four times or more, further preferably five times or more.
  • the area of a capacitor refers to the area of a region where an upper electrode and a lower electrode of the capacitor overlap with each other.
  • the pixel circuit 51A is of, for example, a planar type, a FIN type (fin type), a TRI-GATE type (tri-gate type), a top gate type, a bottom gate type, or a dual gate type (a structure in which gates are arranged above and below a channel). ), etc., can be used.
  • a transistor according to one embodiment of the present invention a MOS transistor, a junction transistor, a bipolar transistor, or the like can be used.
  • a transistor including a single crystal semiconductor, a polycrystalline semiconductor, a microcrystalline semiconductor, or an amorphous semiconductor can be used in a region where a channel is formed (hereinafter referred to as a channel formation region).
  • a single semiconductor for example, silicon (Si) or germanium (Ge)
  • a compound semiconductor for example, silicon germanium (SiGe) or gallium arsenide ( GaAs)
  • an oxide semiconductor or the like.
  • a p-channel transistor may be used for part or all of the transistors included in the semiconductor device.
  • a transistor including an oxide semiconductor in a channel formation region may be used in the semiconductor device of one embodiment of the present invention.
  • a transistor containing silicon in a channel formation region (hereinafter referred to as a Si transistor) may be used.
  • Silicon includes monocrystalline silicon, polycrystalline silicon, and amorphous silicon.
  • an OS transistor may be used in the pixel circuit 51A. Since an oxide semiconductor has a bandgap of 2 eV or more, the off-state current of the OS transistor is significantly low.
  • the off-current value of the OS transistor per 1 ⁇ m channel width at room temperature is 1 aA (1 ⁇ 10 ⁇ 18 A) or less, 1 zA (1 ⁇ 10 ⁇ 21 A) or less, or 1 yA (1 ⁇ 10 ⁇ 24 A) or less.
  • the off current value of the Si transistor per 1 ⁇ m channel width at room temperature is 1 fA (1 ⁇ 10 ⁇ 15 A) or more and 1 pA (1 ⁇ 10 ⁇ 12 A) or less. Therefore, it can be said that the off-state current of the OS transistor is about ten digits lower than the off-state current of the Si transistor.
  • the charge written to the node can be retained for a long period of time. For example, when displaying a still image that does not require rewriting for each frame, it is possible to continue displaying the image even if the operation of the peripheral driving circuit is stopped.
  • Such a driving method for stopping the operation of the peripheral driving circuit during display of a still image is also called "idling stop driving". Power consumption of the display device can be reduced by performing idling stop driving.
  • the off current of the OS transistor hardly increases even in a high temperature environment. Specifically, the off-state current hardly increases even under an environmental temperature of room temperature or higher and 200° C. or lower. Also, the on-current is less likely to decrease even in a high-temperature environment.
  • a semiconductor device including an OS transistor can operate stably even in a high-temperature environment and have high reliability.
  • the OS transistor has a high dielectric strength voltage between the source and the drain.
  • an OS transistor for the pixel circuit 51A, a highly reliable semiconductor device that operates stably even when the potential difference between the potential Va and the potential Vc is large can be realized.
  • an OS transistor is preferably used for one or both of the transistor M12 and the transistor M15.
  • the semiconductor layer of the OS transistor includes, for example, indium and an element M (M is gallium, aluminum, silicon, boron, yttrium, tin, copper, vanadium, beryllium, titanium, iron, nickel, germanium, zirconium, molybdenum, lanthanum, one or more selected from cerium, neodymium, hafnium, tantalum, tungsten, and magnesium) and zinc.
  • the element M is preferably one or more selected from aluminum, gallium, yttrium, and tin.
  • an oxide also referred to as IGZO
  • IGZO oxide containing indium (In), gallium (Ga), and zinc (Zn)
  • an oxide containing indium (In), aluminum (Al), and zinc (Zn) also referred to as IAZO
  • IAGZO oxide containing indium (In), aluminum (Al), gallium (Ga), and zinc (Zn)
  • IAGZO oxide containing indium (In), aluminum (Al), gallium (Ga), and zinc (Zn)
  • the atomic ratio of In in the In-M-Zn oxide is preferably equal to or higher than the atomic ratio of M.
  • a Si transistor may be used for the pixel circuit 51A.
  • a transistor including low-temperature polysilicon (LTPS) in a channel formation region (hereinafter also referred to as an LTPS transistor) can be preferably used.
  • the LTPS transistor has high field effect mobility and good frequency characteristics.
  • the pixel circuit 51A may be composed of a plurality of types of transistors using different semiconductor materials.
  • the pixel circuit 51A may be composed of LTPS transistors and OS transistors.
  • a structure in which an LTPS transistor and an OS transistor are combined is sometimes called an LTPO.
  • the transistors may be provided in different layers for each type of transistor.
  • the pixel circuit 51A is composed of a Si transistor and an OS transistor
  • a layer containing the Si transistor and a layer containing the OS transistor may be stacked. With such a configuration, the area of the pixel circuit 51A can be reduced.
  • a Si transistor and an OS transistor may be used for the transistors forming the peripheral drive circuit.
  • an OS transistor may be used as the transistor forming the pixel circuit 51A
  • a Si transistor may be used as the transistor forming the peripheral drive circuit. Since the OS transistor has low off-state current, power consumption can be reduced.
  • Si transistors operate faster than OS transistors, they are suitable for use in peripheral driver circuits.
  • OS transistors may be used for both the transistor forming the pixel circuit 51A and the transistors forming the peripheral driver circuit and the peripheral driver circuit.
  • Si transistors may be used for both the transistors forming the pixel circuit 51A and the transistors forming the peripheral drive circuit and the peripheral drive circuit.
  • a Si transistor may be used as the transistor forming the pixel circuit 51A
  • an OS transistor may be used as the transistor forming the peripheral drive circuit.
  • the transistor M11 and the transistors M13 to M17 each function as switches. Therefore, the transistor M11 and the transistors M13 to M17 can be replaced with elements that can function as switches.
  • FIG. 4 illustrates a structure in which the transistor M12 has a back gate and transistors other than the transistor M12 do not have back gates
  • one embodiment of the present invention is not limited to this.
  • a transistor other than the transistor M12 may have a back gate.
  • a multi-channel transistor may be used for the pixel circuit 51A.
  • a multi-channel transistor has a plurality of electrically connected gates and a plurality of regions where a semiconductor layer overlaps with the gates between a source and a drain.
  • a multi-channel transistor has a plurality of electrically connected gates and a plurality of channel formation regions between a source and a drain. Note that in this specification and the like, a multi-channel transistor is sometimes referred to as a "multi-channel transistor,” a "multi-gate transistor,” or a "multi-gate transistor.”
  • FIG. 5A shows a circuit symbol example of a double-gate transistor 180A having two channel forming regions between a source and a drain.
  • the transistor 180A has a configuration in which a transistor Tr1 and a transistor Tr2 are connected in series.
  • one of the source and drain of the transistor Tr1 is electrically connected to the terminal S
  • the other of the source and drain of the transistor Tr1 is electrically connected to one of the source and drain of the transistor Tr2
  • the source of the transistor Tr2 Alternatively, a configuration in which the other of the drains is electrically connected to the terminal D is shown.
  • the gates of the transistor Tr1 and the transistor Tr2 are electrically connected, and the terminal G is also electrically connected. It can also be said that the transistor 180A has a transistor Tr1 and a transistor Tr2 having a common gate.
  • the transistor 180A shown in FIG. 5A has a function of switching conduction or non-conduction between the terminal S and the terminal D by changing the potential of the terminal G. Therefore, the transistor 180A, which is a double-gate transistor, includes the transistor Tr1 and the transistor Tr2 and functions as one transistor. That is, in FIG. 5A, one of the source and the drain of the transistor 180A is electrically connected to the terminal S, the other of the source and the drain is electrically connected to the terminal D, and the gate is electrically connected to the terminal G. It can be said that there are
  • a triple-gate transistor may be used for the pixel circuit 51A.
  • FIG. 5B shows a circuit symbol example of a triple-gate transistor 180B.
  • the transistor 180B has a configuration in which transistors Tr1, Tr2, and Tr3 are connected in series.
  • one of the source and drain of the transistor Tr1 is electrically connected to the terminal S
  • the other of the source and drain of the transistor Tr1 is electrically connected to one of the source and drain of the transistor Tr2
  • the source of the transistor Tr2 Alternatively, the other of the drain is electrically connected to one of the source and the drain of the transistor Tr3, and the other of the source and the drain of the transistor Tr3 is electrically connected to the terminal D.
  • gates of the transistor Tr1, the transistor Tr2, and the transistor Tr3 are electrically connected, and the terminal G is also electrically connected.
  • the transistor 180B shown in FIG. 5B has a function of switching conduction or non-conduction between the terminal S and the terminal D by changing the potential of the terminal G. Therefore, the transistor 180B, which is a triple-gate transistor, includes transistors Tr1, Tr2, and Tr3 and functions as one transistor. That is, in FIG. 5B, one of the source and the drain of the transistor 180B is electrically connected to the terminal S, the other of the source and the drain is electrically connected to the terminal D, and the gate is electrically connected to the terminal G. It can be said that there are
  • the transistors forming the pixel circuit 51A may have a configuration in which four or more transistors are connected in series. Six transistors (transistors Tr1 to Tr6) are connected in series as a transistor 180C illustrated in FIG. 5C. Also, a configuration in which the gates of the six transistors are electrically connected and electrically connected to the terminal G is shown.
  • a transistor 180C shown in FIG. 5C has a function of switching conduction or non-conduction between the terminal S and the terminal D by changing the potential of the terminal G. Therefore, the transistor 180C includes the transistors Tr1 to Tr6 and functions as one transistor. That is, in FIG. 5C, one of the source and the drain of the transistor 180C is electrically connected to the terminal S, the other of the source and the drain is electrically connected to the terminal D, and the gate is electrically connected to the terminal G. It can be said that there are
  • the channel length of the transistor may be lengthened in order to improve electrical characteristics in the saturation region.
  • a multi-gate transistor may be used as the transistor with a long channel length.
  • FIGS. 5A to 5C show a structure in which each transistor included in a multi-gate transistor does not have a back gate, one embodiment of the present invention is not limited to this.
  • Each transistor forming the multi-gate transistor may have a back gate.
  • FIG. 6 shows a configuration example different from the semiconductor device 100A shown in FIG.
  • a semiconductor device 100B shown in FIG. 6 has a pixel circuit 51B and a light-emitting device 61 .
  • the semiconductor device 100B is mainly different from the semiconductor device 100A in that the transistor M11 and the transistors M13 to M17 included in the pixel circuit 51B have back gates.
  • FIG. 6 shows an example in which gates and back gates of the transistor M11 and the transistors M13 to M17 are electrically connected. Note that an arbitrary potential may be supplied to the back gate without electrically connecting the gate and the back gate. Note that the potential supplied to the back gate is not limited to the fixed potential. The potential supplied to the back gates of the transistors included in the semiconductor device may be different or the same for each transistor. Moreover, it is not necessary to provide back gates for all the transistors forming the semiconductor device.
  • a semiconductor device may include a transistor with a back gate and a transistor without a back gate.
  • FIG. 7 shows selected transistors M11 to M17. A part of the wiring that constitutes the pixel circuit 51B is also shown. In order to avoid complication, FIG. 7 omits some of the constituent elements of the pixel circuit 51B (insulating film, etc.).
  • the transistor M11 has a semiconductor layer 111A.
  • the conductive layer 107A has a region overlapping with the conductive layer 103A with the semiconductor layer 111A interposed therebetween. Part of the conductive layer 107A functions as the gate of the transistor M11, and part of the conductive layer 103A functions as the back gate of the transistor M11.
  • the transistor M12 has a semiconductor layer 111B.
  • the conductive layer 107B has a region overlapping with the conductive layer 103B with the semiconductor layer 111B interposed therebetween. Part of the conductive layer 107B functions as the gate of the transistor M11, and part of the conductive layer 103B functions as the back gate of the transistor M11.
  • FIG. 7 shows an example in which a triple-gate transistor is applied to the transistor M12.
  • the transistor M13 has a semiconductor layer 111C.
  • the conductive layer 107C has a region overlapping with the conductive layer 103C with the semiconductor layer 111C interposed therebetween. Part of the conductive layer 107C functions as the gate of the transistor M13, and part of the conductive layer 103C functions as the back gate of the transistor M13.
  • the transistor M14 has a semiconductor layer 111D.
  • the conductive layer 107C has a region overlapping with the conductive layer 103C with the semiconductor layer 111D interposed therebetween. Part of the conductive layer 107C functions as the gate of the transistor M14, and part of the conductive layer 103C functions as the back gate of the transistor M14.
  • the transistor M15 has a semiconductor layer 111E.
  • the conductive layer 107D has a region overlapping with the conductive layer 103D with the semiconductor layer 111E interposed therebetween. Part of the conductive layer 107D functions as the gate of the transistor M15, and part of the conductive layer 103D functions as the back gate of the transistor M15.
  • the transistor M16 has a semiconductor layer 111C.
  • the conductive layer 107A has a region overlapping with the conductive layer 103A with the semiconductor layer 111C interposed therebetween. Part of the conductive layer 107A functions as the gate of the transistor M16, and part of the conductive layer 103A functions as the back gate of the transistor M16.
  • FIG. 7 illustrates a structure in which the transistor M16 and the transistor M13 share part of the semiconductor layer 111C; however, one embodiment of the present invention is not limited thereto.
  • the transistor M16 and the transistor M13 may not share a semiconductor layer, and each transistor may have a separate semiconductor layer.
  • the transistor M17 has a semiconductor layer 111F.
  • the conductive layer 107A has a region overlapping with the conductive layer 103A with the semiconductor layer 111F interposed therebetween. Part of the conductive layer 107A functions as the gate of the transistor M17, and part of the conductive layer 103A functions as the back gate of the transistor M17.
  • the same material can be used for the wiring 103 and the conductive layers 103A to 103D. Further, the wiring 103 and the conductive layers 103A to 103D can be formed in the same process. Note that different materials may be used for the wiring 103 and the conductive layers 103A to 103D.
  • the same material can be used for the semiconductor layers 111A to 111F. Further, the semiconductor layers 111A to 111F can be formed in the same process. Note that different materials may be used for the semiconductor layers 111A to 111F.
  • the same material can be used for the conductive layers 107A to 107D. Further, the conductive layers 107A to 107D can be formed in the same process. Note that different materials may be used for the conductive layers 107A to 107D.
  • the pixel circuit 51B preferably has one or more dummy transistors in addition to the transistors M11 to M17.
  • the dummy transistors 109DMa and 109DMb are extracted from among the plurality of dummy transistors included in the pixel circuit 51B, and the symbols are attached.
  • the dummy transistor 109DMa has a semiconductor layer 111DMa and a conductive layer 107DMa on the semiconductor layer 111DMa.
  • the dummy transistor 109DMb has a semiconductor layer 111E and a conductive layer 107DMb over the semiconductor layer 111E.
  • the dummy transistor may have a layer in common with any of the transistors M11 to M17.
  • FIG. 7 shows an example in which the dummy transistor 109DMb shares the semiconductor layer 111E with the transistor M15. The dummy transistor does not have to share a layer with any of the transistors M11 to M17.
  • a conductive layer 107DMa in the dummy transistor 109DMa and a conductive layer 107DMb in the dummy transistor 109DMb correspond to gates of the transistors M11 to M17, respectively.
  • the conductive layer 107DMa and the conductive layer 107DMb can also be called dummy layers.
  • FIG. 8 shows a top view of the transistors M11 to M17 shown in FIG. 7 plus the capacitors C11 to C13. Note that FIG. 8 only shows the lower electrodes of the capacitive elements C11 to C13 in order to avoid complication. A part of the wiring that constitutes the pixel circuit 51B is also shown.
  • the capacitors C11 to C13 can be provided over the transistors M11 to M17.
  • a conductive layer 105A functioning as a lower electrode of the capacitive element C11 is electrically connected to either the source or the drain of the transistor M11 through a contact hole 110A.
  • Conductive layer 105A is electrically connected to the gate of transistor M12 through contact hole 110B.
  • Conductive layer 105A is electrically connected to the other of the source and drain of transistor M13 through contact hole 110C. Note that the two elements and wiring that are electrically connected may be electrically connected through a plug provided in the contact hole.
  • the conductive layer 105B functioning as the lower electrode of the capacitive element C12 is electrically connected to the back gate of the transistor M12 through the contact hole 110D.
  • Conductive layer 105B is electrically connected to one of the source and drain of transistor M14 through contact hole 110E.
  • the conductive layer 105C functioning as the lower electrode of the capacitive element C13 is electrically connected to the gate of the transistor M15 through the contact hole 110F.
  • Conductive layer 105C is electrically connected to the back gate of transistor M15 through contact hole 110J. That is, the gate and back gate of the transistor M15 are electrically connected through the conductive layer 105C.
  • Conductive layer 105C is electrically connected to one of the source and drain of transistor M17 through contact hole 110G.
  • the capacitive element C11 preferably has a region that overlaps with the transistor M11 and the transistor M13.
  • the capacitive element C12 preferably has a region that overlaps with the transistor M14.
  • the capacitor C13 preferably has a region overlapping with the transistor M17. Since the capacitor has a region overlapping with the transistor, the area of the pixel circuit 51A can be reduced, and a high-definition display device can be obtained.
  • the conductive layer 105D is electrically connected to the other of the source and drain of the transistor M11 through the contact hole 110H.
  • the conductive layer 105E is electrically connected to one of the source and drain of the transistor M12 through the contact hole 110I. Conductive layer 105E is electrically connected to the other of the source and drain of transistor M15 through contact hole 110K. The conductive layer 105E is electrically connected to one of the source and drain of the transistor M13 and one of the source and drain of the transistor M16 through the contact hole 110X.
  • the conductive layer 105F is electrically connected to the other of the source and drain of the transistor M12 through the contact hole 110L.
  • the conductive layer 105G is electrically connected to the other of the source and drain of the transistor M14 through the contact hole 110M.
  • the conductive layer 105H is electrically connected to one of the source and drain of the transistor M15 through the contact hole 110N.
  • the conductive layer 105I is electrically connected to the other of the source and drain of the transistor M16 through the contact hole 110P.
  • Conductive layer 105I is electrically connected to interconnection 103 through contact hole 110Q. That is, the other of the source and drain of the transistor M16 is electrically connected to the wiring 103 through the conductive layer 105I.
  • a conductive layer that electrically connects two elements and a wiring like the conductive layer 105I that electrically connects the transistor M16 and the wiring 103 can be called a routing wiring or simply a wiring. For example, two transistors can be electrically connected by a routing wiring.
  • the conductive layer 105J is electrically connected to the other of the source and drain of the transistor M17 through the contact hole 110R.
  • the conductive layer 105K is electrically connected to the conductive layer 103A through the contact hole 110S.
  • Conductive layer 105K is electrically connected to conductive layer 107A through contact hole 110T. That is, the gate and backgate of the transistor M11, the gate and backgate of the transistor M16, and the gate and backgate of the transistor M17 are electrically connected through the conductive layer 105K.
  • the conductive layer 105L is electrically connected to the conductive layer 103C through the contact hole 110V.
  • Conductive layer 105L is electrically connected to conductive layer 107C through contact hole 110W. That is, the gate and backgate of the transistor M13 and the gate and backgate of the transistor M14 are electrically connected through the conductive layer 105L.
  • the same material can be used for the conductive layers 105A to 105L. Further, the conductive layers 105A to 105L can be formed in the same process. Note that different materials may be used for the conductive layers 105A to 105L.
  • FIG. 9 shows a top view of the upper electrodes added to the lower electrodes of the capacitive elements C11 to C13 shown in FIG.
  • the conductive layer 106A functioning as the upper electrodes of the capacitive elements C11 and C12 has a region overlapping with the conductive layer 105A and a region overlapping with the conductive layer 105B.
  • the conductive layer 106B functioning as the upper electrode of the capacitor C13 has a region overlapping with the conductive layer 105C.
  • FIG. 9 shows an example in which the ends of the upper electrodes of the capacitive elements C11 to C13 are located inside the ends of the lower electrodes, that is, the upper electrodes include the lower electrodes. By adopting a structure in which the upper electrode includes the lower electrode, leakage of the capacitor can be reduced. Note that the ends of the upper electrodes of the capacitors C11 to C13 may be positioned outside the ends of the lower electrodes.
  • the same material can be used for the conductive layer 106A and the conductive layer 106B. Moreover, the conductive layer 106A and the conductive layer 106B can be formed in the same process. Note that different materials may be used for the conductive layer 106A and the conductive layer 106B.
  • Each of the capacitive elements C11 to C13 has an insulating layer sandwiched between the upper electrode and the lower electrode and functioning as a dielectric. Further, the insulating layer of the capacitor C11, the insulating layer of the capacitor C12, and the insulating layer of the capacitor C13 can be formed in the same process.
  • the capacities of the capacitive elements C11 to C13 are within the range described above.
  • the areas of the capacitive elements C11 to C13 when viewed from above are preferably within the above range.
  • the area of the capacitive element can be replaced with the area of the lower electrode. That is, when viewed from above, the area of the lower electrode of the capacitive element C11 is preferably twice or more, more preferably three times or more, more preferably four times or more, more preferably four times or more, more preferably five times the area of the bottom electrode of the capacitative element C13. Double or more is preferable.
  • the area of the lower electrode of the capacitive element C12 is preferably twice or more, more preferably three times or more, further preferably four times or more, further preferably five times or more that of the bottom electrode of the capacitative element C13.
  • the wiring GLa is electrically connected to the conductive layer 105K through the contact hole 115A. That is, the wiring GLa is electrically connected to the gates of the transistors M11, M16, and M17.
  • the wiring GLb is electrically connected to the conductive layer 105L through the contact hole 115B. That is, the wiring GLb is electrically connected to the gates of the transistors M13 and M14.
  • the wiring GLc is electrically connected to the conductive layer 105J through the contact hole 115C. That is, the wiring GLc is electrically connected to the other of the source and the drain of the transistor M17.
  • the wiring 101 is electrically connected to the conductive layer 105F through the contact hole 115D. That is, the wiring 101 is electrically connected to the other of the source and the drain of the transistor M12.
  • the conductive layer 113A is electrically connected to the conductive layer 105G through the contact hole 115E.
  • the conductive layer 113B is electrically connected to the conductive layer 105D through the contact hole 115F.
  • the conductive layer 113C is electrically connected to the conductive layer 106A through the contact hole 115G.
  • Conductive layer 113C is electrically connected to conductive layer 105E through contact hole 115H. That is, one terminal of the capacitor C11, one terminal of the capacitor C12, one of the source and drain of the transistor M12, one of the source and drain of the transistor M13, and one of the source and drain of the transistor M15 are connected through the conductive layer 113C. The other and one of the source or drain of transistor M16 are electrically connected.
  • the conductive layer 113D is electrically connected to the conductive layer 105H through the contact hole 115I.
  • Conductive layer 113D is electrically connected to conductive layer 106B through contact hole 115J. That is, one of the source and the drain of the transistor M15 is electrically connected to one terminal of the capacitor C13 through the conductive layer 113D.
  • the same material can be used for the wirings GLa to GLc, the wiring 101, and the conductive layers 113A to 113D. Further, the wirings GLa to GLc, the wiring 101, and the conductive layers 113A to 113D can be formed in the same process. Note that different materials may be used for the wirings GLa to GLc, the wiring 101, and the conductive layers 113A to 113D.
  • FIG. 11 shows a top view of the wirings GLa to GLc, the wiring 101, and the conductive layers 113A to 113D shown in FIG. 10 plus the wirings DL and 102.
  • FIG. A part of the wiring that constitutes the pixel circuit 51B is also shown.
  • the wiring DL is electrically connected to the conductive layer 113B through the contact hole 117A. That is, the wiring DL is electrically connected to the other of the source and the drain of the transistor M11.
  • the wiring 102 is electrically connected to the conductive layer 113A through the contact hole 117B. That is, the wiring 102 is electrically connected to the other of the source and the drain of the transistor M14.
  • the wiring 119 is electrically connected to the conductive layer 113D through the contact hole 117C.
  • the ratio of the total area of the layers provided on the same surface to the area of the region provided with the pixel circuit 51B is preferably 10% or more, more preferably 12% or more, further preferably 15% or more. It is preferably 17% or more, further preferably 20% or more, further preferably 25% or more, further preferably 30% or more, further preferably 40% or more. In addition, in all layers, the ratio of the total area may not be within the above range.
  • FIG. 12A shows a top view of the back gates of the transistors M11 to M17, the back gates of the dummy transistors, the wiring 103, and the wiring and dummy layer provided on the same surface as these.
  • FIG. 12A shows three pixel circuits 51B that are continuous in the row direction.
  • the ratio of the total area of the back gate, the wiring 103, the wiring and the dummy layer is preferably high, and particularly preferably within the range described above. In the case of the configuration example shown in FIG. 12A, the ratio of the total area of the layers to the area of the region where the pixel circuit 51 is provided is 34%.
  • FIG. 12B shows a top view of the semiconductor layers of the transistors M11 to M17, the semiconductor layers of the dummy transistors, and the semiconductor layers provided on the same plane as these.
  • the ratio of the total area of the semiconductor layers is preferably high, and particularly preferably within the range described above. In the case of the configuration example shown in FIG. 12B, the ratio of the total area of the layers to the area of the region where the pixel circuit 51 is provided is about 23%.
  • FIG. 13A shows a top view of the gates of the transistors M11 to M17, the gates of the dummy transistors, and wiring and dummy layers provided on the same plane as these.
  • the ratio of the total area of the gate, the wiring and the dummy layer is preferably high, and is particularly preferably within the range described above.
  • the ratio of the total area of the layers to the area of the region where the pixel circuit 51 is provided is about 21%.
  • FIG. 13B shows a top view of the lower electrodes of the capacitive elements C11 to C13 and the wiring provided on the same plane as these.
  • the ratio of the total area of the lower electrode and the wiring is preferably high, and particularly preferably within the range described above. In the case of the configuration example shown in FIG. 13B, the ratio of the total area of the layers to the area of the region where the pixel circuit 51 is provided is about 58%.
  • FIG. 14A A top view of the upper electrodes of the capacitive elements C11 to C13 is shown in FIG. 14A.
  • the proportion of the total area of the upper electrode is preferably high, and particularly preferably within the range described above.
  • the ratio of the total area of the layers to the area of the region where the pixel circuit 51 is provided is about 49%.
  • FIG. 14B shows a top view of the wirings GLa to GLc, the wiring 101, and wirings provided on the same plane as these wirings.
  • the ratio of the total area of the wiring is preferably high, and particularly preferably within the range described above. In the case of the configuration example shown in FIG. 14B, the ratio of the total area of the layers to the area of the region where the pixel circuit 51 is provided is about 44%.
  • FIG. 15A shows a top view of the wiring DL, the wiring 102, and the wiring provided on the same plane as these.
  • the ratio of the total area of the wiring is preferably high, and particularly preferably within the range described above. In the case of the configuration example shown in FIG. 15A, the ratio of the total area of the layers to the area of the region where the pixel circuit 51 is provided is about 43%.
  • FIG. 15B shows a top view in which the layers shown in FIGS. 12A to 15A are superimposed. Although FIG. 15B extracts and shows three pixel circuits 51B continuous in the row direction, pixel circuits arranged in a matrix are provided in the display area 235 as shown in FIG. 1A and the like.
  • the pixel 230 having a function of emitting red light, the pixel 230 having a function of emitting green light, and the pixel 230 having a function of emitting blue light are collectively functioned as one pixel, and the light emission amount of each pixel 230 is determined.
  • Full-color display can be realized by controlling (light emission luminance). Therefore, each of the three pixels 230 functions as a sub-pixel.
  • Each sub-pixel has a light emitting device 61 and a pixel circuit 51 that controls the light emission of the light emitting device 61 .
  • the arrangement of sub-pixels is not particularly limited, and various arrangements can be used.
  • Examples of the arrangement of the light-emitting devices 61 include stripe arrangement, S-stripe arrangement, matrix arrangement, delta arrangement, Bayer arrangement, and pentile arrangement.
  • FIGS. 16A to 16G Examples of sub-pixel arrays are shown in FIGS. 16A to 16G.
  • the top surface shape of the sub-pixel shown in FIGS. 16A to 16G corresponds to the top surface shape of the light emitting region of the light emitting device. Note that the top surface shape of the region in which the pixel circuit 51 is provided and the top surface shape of the light emitting region of the light emitting device 61 controlled by the pixel circuit 51 do not have to match.
  • a pixel 230 shown in FIG. 16A has a sub-pixel 230R having a function of emitting red light in the row direction, a sub-pixel 230G having a function of emitting green light, and a sub-pixel 230B having a function of emitting blue light.
  • FIG. 16A illustrates an example in which the subpixel has a rectangular top surface shape
  • the top surface shape of the sub-pixel includes, for example, triangles, quadrilaterals (including rectangles and squares), polygons such as pentagons, shapes with rounded corners of these polygons, ellipses, and circles.
  • a pixel 230 shown in FIG. 16B includes a sub-pixel 230C having a function of emitting cyan light in the row direction, a sub-pixel 230M having a function of emitting magenta light, and a sub-pixel 230Y having a function of emitting yellow light.
  • FIG. 16C An example of a delta array is shown in FIG. 16C. As shown in FIG. 16C, the lines connecting the center points of the respective sub-pixels may be arranged to form a triangle.
  • each sub-pixel may be different. If the luminous efficiency, reliability, etc. differ depending on the luminescent color, the area of the sub-pixel may be changed for each luminescent color.
  • FIG. 16D An example of the S-stripe arrangement is shown in FIG. 16D.
  • the pixel 230 shown in FIG. 16D is composed of two rows and two columns, has two sub-pixels (a sub-pixel 230R and a sub-pixel 230G) in the left column (first column), and has two sub-pixels in the right column (two columns). Eye) has one sub-pixel (sub-pixel 230B).
  • the pixel 230 has two sub-pixels (sub-pixel 230R and sub-pixel 230B) in the upper row (first row) and two sub-pixels (sub-pixel 230B) in the lower row (second row).
  • pixels 230G and sub-pixels 230B), and sub-pixels 230B are provided over these two rows.
  • the four sub-pixels may collectively function as one pixel 230 .
  • pixel 230 may have four sub-pixels: sub-pixel 230R, sub-pixel 230G, sub-pixel 230B, and sub-pixel 230W having light emitting device 61 that emits white light. .
  • the pixel 230 can increase the brightness of the display area by adding the sub-pixel 230W to the sub-pixels 230R and 230G.
  • sub-pixel 230Y may be added to sub-pixel 230R, sub-pixel 230G, and sub-pixel 230B.
  • sub-pixel 230W may be added to sub-pixel 230C, sub-pixel 230M, and sub-pixel 230Y.
  • Reproducibility of halftones can be improved by increasing the number of sub-pixels that function as one pixel, and by appropriately combining sub-pixels that control lights such as red, green, blue, cyan, magenta, and yellow. can. Therefore, display quality can be improved.
  • the display device of one embodiment of the present invention can reproduce color gamuts of various standards.
  • PAL Phase Alternating Line
  • NTSC National Television System Committee
  • sRGB standard RGB
  • Adobe RGB International Telecommunication Union Radiocommunication Sector Broadcasting Service(Television) 709) ⁇ DCI ⁇ P3(Digital Cinema Initiatives P3) ⁇ UHDTV(Ultra High Definition Television ⁇ ) ⁇ ITU ⁇ RBT. 2020 (REC.2020 (Recommendation 2020)) standard color gamut can be reproduced.
  • the display device 10 capable of full-color display at a so-called full high-definition resolution also referred to as “2K resolution,” “2K1K,” or “2K”
  • full high-definition resolution also referred to as “2K resolution,” “2K1K,” or “2K”
  • the display device 10 capable of full-color display at a resolution of so-called ultra-high-definition also referred to as “4K resolution”, “4K2K”, or “4K”. can be realized.
  • the display device 10 is capable of full-color display at a resolution of so-called Super Hi-Vision (also referred to as “8K resolution”, “8K4K”, or “8K”). can be realized.
  • Super Hi-Vision also referred to as “8K resolution”, “8K4K”, or “8K”.
  • the pixel density of the display area 235 is preferably 100 ppi or more and 10000 ppi or less, more preferably 1000 ppi or more and 10000 ppi or less. For example, it may be 2000 ppi or more and 6000 ppi or less, or 3000 ppi or more and 5000 ppi or less.
  • the aspect ratio of the display area 235 is not particularly limited.
  • the display area 235 of the display device 10 can accommodate various aspect ratios such as 1:1 (square), 4:3, 16:9, and 16:10.
  • the diagonal size of the display area 235 may be 0.1 inch or more and 100 inches or less, and may be 100 inches or more.
  • the diagonal size of the display area 235 is 0.1 inch or more and 5.0 inches or less, preferably 0.5 inch. It can be 1 inch or more and 2.0 inches or less, more preferably 1 inch or more and 1.7 inches or less.
  • the diagonal size of the display area 235 may be 1.5 inches or near 1.5 inches.
  • the configuration of the transistors used in the display area 235 may be appropriately selected according to the diagonal size of the display area 235 .
  • the diagonal size of the display area 235 is preferably 0.1 inch or more and 3 inches or less.
  • the diagonal size of the display area 235 is preferably 0.1 inch or more and 30 inches or less, more preferably 1 inch or more and 30 inches or less.
  • LTPO a structure in which an LTPS transistor and an OS transistor are combined
  • the diagonal size of the display region 235 is preferably 0.1 inch or more and 50 inches or less, and is preferably 1 inch or more and 50 inches or less. more preferred.
  • the diagonal size of the display region 235 is preferably 0.1 inch or more and 200 inches or less, more preferably 50 inches or more and 100 inches or less.
  • the LTPS transistor uses a laser crystallizer in the manufacturing process, it is difficult to cope with an increase in size (typically, a screen size exceeding 30 inches in diagonal size).
  • the OS transistor is free from restrictions on the use of a laser crystallization apparatus or the like in the manufacturing process, or can be manufactured at a relatively low process temperature (typically 450° C. or lower), and thus has a relatively large area. (Typically, it is possible to correspond to a display panel of 50 inches or more and 100 inches or less in diagonal size).
  • LTPO is applied to the size of the display panel in the region between the case where the LTPS transistor is used and the case where the OS transistor is used (typically, the diagonal size is 1 inch or more and 50 inches or less). becomes possible.
  • FIG. 17A shows a top view of the pixel circuit 51B shown in FIG. 15B to which a conductive layer that functions as a pixel electrode of the light emitting device 61 is added.
  • the top surface shape of the conductive layer 63A, the conductive layer 63B, and the conductive layer 63C functioning as pixel electrodes does not have to match the top surface shape of the region having the pixel circuit 51B.
  • the conductive layer 63A is electrically connected to the wiring 119 shown in FIG. 11 through the contact hole 121A. That is, the conductive layer 63A functioning as a pixel electrode of the light emitting device 61 is electrically connected to one of the source and drain of the transistor M15 and one terminal of the capacitive element C13. Similarly, the conductive layer 63B is electrically connected to one of the source and drain of the transistor M15 and one terminal of the capacitor C13 through the contact hole 121B. The conductive layer 63C is electrically connected to one of the source and drain of the transistor M15 and one terminal of the capacitor C13 through the contact hole 121C.
  • FIG. 17B shows a top view of the pixel electrode shown in FIG. 15B plus a conductive layer 67 functioning as a common electrode for the light emitting device 61 . It should be noted that FIG. 17B shows the conductive layer 67 through hatching in order to clearly show the structure below the conductive layer 67 .
  • FIG. 18A shows a configuration in which a light-emitting device 61a, a light-emitting device 61b, and a light-emitting device 61c are provided on the pixel circuit 51B.
  • the light emitting device 61R can be formed.
  • the light emitting device 61G can be formed.
  • the light emitting device 61B can be formed.
  • FIG. 18B shows a light emitting device 61R having a function of emitting red light, a light emitting device 61G having a function of emitting green light, and a light emitting device 61B having a function of emitting blue light, which are provided on the pixel circuit 51B. ing.
  • the arrangement of the light emitting devices 61 shown in FIG. 18B corresponds to the S stripe arrangement shown in FIG. 16D.
  • FIG. 19 is a timing chart for explaining an operation example of the semiconductor device 100A.
  • 20 to 25 are circuit diagrams for explaining an operation example of the semiconductor device 100A.
  • a potential V0 is supplied to the node ND11 through the transistor M16. Further, the potential V0 is supplied to the node ND13 through the transistors M16 and M13. Further, the potential V1 is supplied to the node ND12 through the transistor M14. A potential L is supplied to the node ND14 through the transistor M17. Therefore, the transistor M15 is turned off.
  • the wiring DL and the wiring 103 are brought into electrical continuity through the transistor M11, the transistor M13, and the transistor M16. Therefore, it is preferable that the wiring DL and the wiring 103 have the same potential or the wiring DL is in a floating state in the period T11.
  • transistor M11, transistor M16 and transistor M17 are turned off.
  • the off state of the transistor M15 is maintained. Since the potential of the node ND12 is V1, the transistor M12 is on. Therefore, charge is supplied from the wiring 101 to the node ND11 through the transistor M12, and the potential of the node ND11 is increased. Further, since the transistor M13 is also in the ON state, the potential of the node ND13 also rises. Specifically, the potentials of the nodes ND11 and ND13 rise to a value obtained by subtracting Vth2 of the transistor M12 from V1.
  • the period T12 can ensure a sufficient time for the potential of the node ND11 to rise to V1-Vth2.
  • the period T12 is preferably 1 ⁇ s or longer, more preferably 10 ⁇ s or longer.
  • the potential L is supplied to the wiring GLb and the potential H is supplied to the wiring GLc.
  • transistor M13 and transistor M14 are turned off. Node ND11, node ND12, and node ND13 are brought into a floating state, and charges supplied to the respective nodes are held. Also, the off state of the transistor M15 is maintained.
  • the potential of the node ND12 since the node ND11 and the node ND12 are capacitively coupled via the capacitive element C12, when the potential of the node ND11 changes from V1-Vth2 to V0, the potential of the node ND12 also changes.
  • the potential V0 is 0 V
  • the potential of the node ND12 is represented by V1-(V1-Vth2). That is, the potential of the node ND12 becomes Vth2.
  • the transistor M17 is turned on, and charges are supplied from the wiring GLc to the node ND14.
  • the potential of the node ND14 rises to a value obtained by subtracting Vth7 of the transistor M17 from the potential H. For example, when the potential H is 6V and Vth5 of the transistor M15 and Vth7 of the transistor M17 are each 1V, the potential (H-Vth7) of the node ND14 is 5V. Therefore, the transistor M15 is turned on and the potential of the anode terminal of the light emitting device 61 becomes V0.
  • the potential L is supplied to the wiring GLa.
  • transistor M11 and transistor M16 are turned off.
  • a current flows from the wiring 101 to the wiring 104, and the light emitting device 61 emits light with a luminance corresponding to the current Ie.
  • the potentials of the node ND11 and the anode terminal of the light emitting device 61 rise.
  • the node ND13 is in a floating state, and the nodes ND11 and ND13 are capacitively coupled via the capacitive element C11.
  • the potential of the node ND13 changes from V0 to Va1
  • the potential of the node ND13 also changes.
  • the potential of the node ND13 becomes the video signal Vdata+Va1. That is, even if the source potential of the transistor M12 changes, the potential difference (voltage) between the gate of the transistor M12 and the source of the transistor M12 is maintained at the video signal Vdata.
  • the node ND12 is in a floating state, and the nodes ND11 and ND13 are capacitively coupled via the capacitive element C11. Therefore, following the potential change of the node ND11, the potential of the node ND12 becomes Vth2+Va1. Therefore, the potential difference between the back gate of the transistor M12 and the source of the transistor M12 is maintained at Vth2.
  • the transistor M17 is turned off, and the node ND14 is put into a floating state.
  • the anode terminal of the light emitting device 61 and the node ND14 are capacitively coupled through the capacitive element C13. Therefore, when the potential of the anode terminal of the light emitting device 61 changes from V0 to the potential Va2, the potential of the node ND14 also changes.
  • the potential V0 is 0 V
  • the potential of the node ND14 is H-Vth7+Va2. That is, even if the potential of the anode terminal of the light emitting device 61 changes, the potential difference (voltage) between the gate of the transistor M15 and the source of the transistor M15 is maintained at the potential H-Vth7.
  • the gate of the transistor M15 when the gate of the transistor M15 is at a fixed potential, when the source potential of the transistor M15 increases, the potential difference between the gate of the transistor M15 and the source of the transistor M15 decreases. When the potential difference between the gate of transistor M15 and the source of transistor M15 falls below the threshold voltage of transistor M15, transistor M15 is turned off. Therefore, in order to increase the anode potential, it is necessary to supply a high potential also to the gate of the transistor M15, and it is necessary to add a power supply or a power supply circuit for that purpose.
  • the bootstrap circuit is configured by providing the capacitor C13 between the gate of the transistor M15 and the source of the transistor M15.
  • the ON state of the transistor M15 can be maintained without adding . Therefore, the current Ie can be stably supplied to the light emitting device 61 .
  • the capacitive element C13 may be called a "bootstrap capacitor”.
  • Each of the capacitive element C11 and the capacitive element C12 also functions as a bootstrap capacitor.
  • the semiconductor device 100A according to one embodiment of the present invention can be suitably used not only for a single-structure light-emitting device but also for a tandem-structure light-emitting device that requires a higher driving voltage than a single-structure light-emitting device.
  • the amount of current Ie flowing through the light emitting device 61 is determined by the video signal Vdata and Vth2 of the transistor M12.
  • the amount of the current Ie flowing through the light emitting device 61 can be controlled by the video signal Vdata by performing the Vth value correction operation.
  • the transistor M15 Since the luminance of the light emitting device 61 is controlled by the video signal Vdata, it is necessary to ensure that the transistor M15 is turned on during the light emitting operation. In the semiconductor device 100A according to one embodiment of the present invention, the transistor M15 can be reliably turned on during the light emission operation. When the semiconductor device 100A according to one embodiment of the present invention is used for a display device, accurate control of the current Ie is possible, so that halftone color reproducibility can be improved. Therefore, display quality of the display device can be improved.
  • the potential H is supplied to the wiring GLa and the potential L is supplied to the wiring GLc.
  • the transistor M11, the transistor M16, and the transistor M17 are turned on, the potential of the node ND11 becomes V0, and the potential of the node ND14 becomes L potential.
  • the transistor M15 is turned off, and light emission of the light emitting device 61 is stopped (quenched).
  • a video signal for writing to the other semiconductor device 100A electrically connected to the wiring DL may be supplied to the node ND13 through the transistor M11, but the transistor M15 is off. Therefore, there is no problem in the quenching operation.
  • VdataX is shown in FIG. 25 to distinguish from the video signal Vdata in the period T14 (data write operation).
  • a display device using a light-emitting device such as an EL element as a display element can keep the light-emitting device lit during one frame period.
  • a driving method is also called “hold type” or “hold type driving”.
  • hold-type driving tends to cause afterimages and image blurring in moving image display.
  • the resolution that people feel when displaying a moving image is also called "moving image resolution”. In other words, the hold-type drive tends to lower the moving image resolution.
  • Black insertion drive is known to improve afterimages and blurring of images in moving image display.
  • the “black insertion drive” is also called “pseudo-impulse type” or “pseudo-impulse type drive”.
  • Black insertion driving is a driving method in which black display is performed every other frame, or black display is performed for a certain period of time in one frame.
  • the semiconductor device 100A can be suitably used not only for a single structure light emitting device but also for a tandem structure light emitting device that requires a higher driving voltage than a single structure light emitting device. In addition, the semiconductor device 100A can easily perform black insertion driving by the extinction operation.
  • a display device using the semiconductor device 100A according to one embodiment of the present invention can display moving images with high display quality without lowering the resolution of moving images.
  • the light-emitting device 61 includes an EL layer 172 between a pair of electrodes (conductive layers 171 and 173).
  • the EL layer 172 can be composed of multiple layers such as a layer 4420, a light-emitting layer 4411, and a layer 4430.
  • the layer 4420 can include, for example, a layer containing a highly electron-injecting substance (electron-injecting layer) and a layer containing a highly electron-transporting substance (electron-transporting layer).
  • the light-emitting layer 4411 includes, for example, a light-emitting compound.
  • Layer 4430 can include, for example, a layer containing a substance with high hole-injection properties (hole-injection layer) and a layer containing a substance with high hole-transport properties (hole-transport layer).
  • a structure including the layer 4420, the light-emitting layer 4411, and the layer 4430 provided between a pair of electrodes can function as a single light-emitting unit, and the structure of FIG. 26A is called a single structure in this specification and the like.
  • FIG. 26B is a modification of the EL layer 172 included in the light emitting device 61 shown in FIG. 26A.
  • layer 4430-1 functions as a hole injection layer
  • layer 4430-2 functions as a hole transport layer
  • layer 4420-1 functions as an electron Functioning as a transport layer
  • layer 4420-2 functions as an electron injection layer.
  • layer 4430-1 functions as an electron-injecting layer
  • layer 4430-2 functions as an electron-transporting layer
  • layer 4420-1 functions as a hole-transporting layer.
  • a configuration in which a plurality of light emitting layers (light emitting layers 4411, 4412, and 4413) are provided between layers 4420 and 4430 as shown in FIG. 26C is also an example of a single structure.
  • tandem structure a structure in which a plurality of light-emitting units (EL layers 172a and 172b) are connected in series via an intermediate layer (charge-generating layer) 4440 is referred to herein as a tandem structure or stack structure. call. Note that a tandem structure can realize a light-emitting device capable of emitting light with high brightness.
  • the EL layers 172a and 172b may emit the same color.
  • both the EL layer 172a and the EL layer 172b may emit green light.
  • a tandem structure may be applied to the light-emitting device of each sub-pixel.
  • the EL layers 172a and 172b of the R sub-pixel each have a material capable of emitting red light
  • the EL layers 172a and 172b of the G sub-pixel each have a material capable of emitting green light.
  • the EL layer 172a and the EL layer 172b of the B sub-pixel each comprise a material capable of emitting blue light.
  • the materials of the light-emitting layers 4411 and 4412 may be the same.
  • the emission color of the light-emitting device can be red, green, blue, cyan, magenta, yellow, white, or the like, depending on the material forming the EL layer 172 . Further, the color purity can be further enhanced by providing the light-emitting device with a microcavity structure.
  • the light-emitting layer may contain two or more light-emitting substances that emit light such as R (red), G (green), B (blue), Y (yellow), and O (orange).
  • a light-emitting device that emits white light preferably has a structure in which a light-emitting layer contains two or more kinds of light-emitting substances.
  • the emission color of the first light-emitting layer and the emission color of the second light-emitting layer have a complementary color relationship, it is possible to obtain a light-emitting device that emits white light as a whole.
  • a light-emitting device having three or more light-emitting layers it is possible to adopt a configuration in which white light is emitted by mixing the respective light-emitting colors.
  • the light-emitting layer preferably contains two or more light-emitting substances that emit light such as R (red), G (green), B (blue), Y (yellow), and O (orange).
  • R red
  • G green
  • B blue
  • Y yellow
  • O orange
  • FIG. 27A A schematic top view of the light emitting device 61 is shown in FIG. 27A.
  • the light-emitting device 61 includes a plurality of light-emitting devices 61R that emit red, a plurality of light-emitting devices 61G that emit green, and a plurality of light-emitting devices 61B that emit blue.
  • the light-emitting region of each light-emitting device is labeled with R, G, and B.
  • FIG. 27A exemplifies the configuration having three emission colors of red (R), green (G), and blue (B), but is not limited to this. For example, it may be configured to have four or more colors.
  • the light emitting devices 61R, 61G, and 61B are arranged in a matrix.
  • FIG. 27A shows a so-called stripe arrangement in which light emitting devices of the same color are arranged in one direction, the arrangement method of the light emitting devices is not limited to this.
  • a delta arrangement, a zigzag arrangement, an S-Stripe RGB arrangement, a pentile arrangement, or the like can be used as a method of arranging the light emitting devices.
  • FIG. 27B is a schematic cross-sectional view corresponding to the dashed-dotted line A1-A2 in FIG. 27A.
  • FIG. 27B shows cross sections of light emitting device 61R, light emitting device 61G, and light emitting device 61B.
  • the light-emitting device 61R, the light-emitting device 61G, and the light-emitting device 61B are each provided on the insulating layer 363 and have a conductive layer 171 functioning as a pixel electrode and a conductive layer 173 functioning as a common electrode.
  • One or both of an inorganic insulating film and an organic insulating film can be used for the insulating layer 363 .
  • An inorganic insulating film is preferably used as the insulating layer 363 .
  • inorganic insulating films include oxide insulating films and nitride insulating films such as silicon oxide films, silicon oxynitride films, silicon nitride oxide films, silicon nitride films, aluminum oxide films, aluminum oxynitride films, and hafnium oxide films. be done.
  • the light emitting device 61R has an EL layer 172R between a conductive layer 171 functioning as a pixel electrode and a conductive layer 173 functioning as a common electrode.
  • the EL layer 172R contains a light-emitting organic compound that emits light having an intensity in at least the red wavelength range.
  • the EL layer 172G of the light-emitting device 61G has a light-emitting organic compound that emits light having an intensity in at least the green wavelength range.
  • the EL layer 172B included in the light-emitting device 61B includes a light-emitting organic compound that emits light having an intensity in at least the blue wavelength range.
  • Each of the EL layer 172R, the EL layer 172G, and the EL layer 172B includes an electron injection layer, an electron transport layer, a hole injection layer, and a hole transport layer in addition to a layer containing a light-emitting organic compound (light-emitting layer). You may have one or more of them.
  • a conductive layer 171 functioning as a pixel electrode is provided for each light emitting device. Also, the conductive layer 173 functioning as a common electrode is provided as a continuous layer common to each light emitting device. A conductive film that transmits visible light is used for one of the conductive layer 171 functioning as a pixel electrode and the conductive layer 173 that functions as a common electrode, and a conductive film having reflective properties is used for the other.
  • the conductive layer 171 functioning as a pixel electrode is light-transmitting and the conductive layer 173 functioning as a common electrode is reflective, a bottom emission display device can be obtained.
  • a top emission display device When the conductive layer 171 functioning as a common electrode is reflective and the conductive layer 173 functioning as a common electrode is light-transmitting, a top emission display device can be obtained. Note that both the conductive layer 171 functioning as a pixel electrode and the conductive layer 173 functioning as a common electrode are light-transmitting, so that a dual-emission display device can be obtained.
  • the light emitting device 61R is of the top emission type
  • light 175R emitted from the light emitting device 61R is emitted to the conductive layer 173 side.
  • the light emitting device 61R is of the top emission type
  • light 175G emitted from the light emitting device 61G is emitted to the conductive layer 173 side.
  • the light emitting device 61B is of the top emission type
  • the light 175B emitted from the light emitting device 61B is emitted to the conductive layer 173 side.
  • An insulating layer 272 is provided to cover the end of the conductive layer 171 that functions as a pixel electrode.
  • the ends of the insulating layer 272 are preferably tapered.
  • a material similar to the material that can be used for the insulating layer 363 can be used for the insulating layer 272 .
  • the insulating layer 272 is provided to prevent the adjacent light emitting devices 61 from unintentionally shorting electrically and erroneously emitting light. It also has a function of preventing the metal mask from contacting the conductive layer 171 when a metal mask is used for forming the EL layer 172 .
  • Each of the EL layer 172R, the EL layer 172G, and the EL layer 172B has a region in contact with the upper surface of the conductive layer 171 functioning as a pixel electrode and a region in contact with the surface of the insulating layer 272.
  • end portions of the EL layer 172R, the EL layer 172G, and the EL layer 172B are located on the insulating layer 272 .
  • a gap is provided between two EL layers between light emitting devices of different colors.
  • the EL layer 172R, the EL layer 172G, and the EL layer 172G are preferably provided so as not to be in contact with each other. This can suitably prevent current from flowing through two adjacent EL layers to cause unintended light emission (also referred to as crosstalk). Therefore, the contrast can be increased, and a display device with high display quality can be realized.
  • the EL layer 172R, the EL layer 172G, and the EL layer 172G can be separately produced by a vacuum evaporation method using a shadow mask such as a metal mask. Alternatively, these may be produced separately by photolithography. By using the photolithography method, it is possible to realize a high-definition display device that is difficult to achieve when using a metal mask.
  • a device manufactured using a metal mask or FMM may be referred to as a device with an MM (metal mask) structure.
  • a device manufactured without using a metal mask or FMM may be referred to as a device with an MML (metal maskless) structure. Since the display device with the MML structure is manufactured without using a metal mask, the display device with the MM structure has a higher degree of freedom in designing the pixel arrangement and pixel shape than the display device with the MM structure.
  • a protective layer 271 is provided on the conductive layer 173 functioning as a common electrode, covering the light emitting device 61R, the light emitting device 61G, and the light emitting device 61B.
  • the protective layer 271 has a function of preventing impurities such as water from diffusing into each light-emitting device from above.
  • the protective layer 271 can have, for example, a single layer structure or a laminated structure including at least an inorganic insulating film.
  • inorganic insulating films include oxide films and nitride films such as silicon oxide films, silicon oxynitride films, silicon nitride oxide films, silicon nitride films, aluminum oxide films, aluminum oxynitride films, and hafnium oxide films.
  • a semiconductor material such as indium gallium oxide or indium gallium zinc oxide (IGZO) may be used as the protective layer 271 .
  • the protective layer 271 may be formed using one or more of an ALD method, a CVD method, and a sputtering method.
  • the present invention is not limited to this.
  • the protective layer 271 may have a laminated structure of an inorganic insulating film and an organic insulating film.
  • nitride oxide refers to a compound containing more nitrogen than oxygen.
  • An oxynitride is a compound containing more oxygen than nitrogen.
  • the content of each element can be measured using, for example, Rutherford Backscattering Spectrometry (RBS).
  • indium gallium zinc oxide When indium gallium zinc oxide is used as the protective layer 271, it can be processed using a wet etching method or a dry etching method.
  • a chemical solution such as oxalic acid, phosphoric acid, or a mixed chemical solution (for example, a mixed chemical solution of phosphoric acid, acetic acid, nitric acid, and water (also referred to as a mixed acid aluminum etchant)) is used.
  • FIG. 27C shows an example different from the above. Specifically, FIG. 27C has a light emitting device 61W that exhibits white light.
  • the light-emitting device 61W has an EL layer 172W that emits white light between a conductive layer 171 functioning as a pixel electrode and a conductive layer 173 functioning as a common electrode.
  • the EL layer 172W can have a structure in which, for example, two light-emitting layers selected so that their emission colors are in a complementary relationship are laminated. Alternatively, a laminated EL layer in which a charge generation layer is sandwiched between light emitting layers may be used. When three or more light-emitting layers are stacked, a structure that emits white light can be obtained by mixing the respective light-emitting colors.
  • FIG. 27C shows three light emitting devices 61W side by side.
  • a colored layer 264R is provided above the left light emitting device 61W.
  • the colored layer 264R functions as a bandpass filter that transmits red light.
  • a colored layer 264G that transmits green light is provided over the central light emitting device 61W
  • a colored layer 264B that transmits blue light is provided over the right light emitting device 61W. This allows the display device to display a color image.
  • the EL layer 172W and the conductive layer 173 functioning as a common electrode are separated from each other. This can prevent current from flowing through the EL layer 172W to cause unintended light emission in the two adjacent light emitting devices 61W.
  • the EL layer 172W and the conductive layer 173 functioning as a common electrode are preferably separated by photolithography. As a result, the distance between the light-emitting devices can be narrowed, so that a display device with a high aperture ratio can be realized as compared with the case of using a shadow mask such as a metal mask.
  • a colored layer may be provided between the conductive layer 171 functioning as a pixel electrode and the insulating layer 363 .
  • FIG. 27D shows an example different from the above. Specifically, FIG. 27D shows a configuration in which the insulating layer 272 is not provided between the light emitting device 61R, the light emitting device 61G, and the light emitting device 61B. With such a structure, the display device can have a high aperture ratio. In addition, since the unevenness of the light-emitting device 61 is reduced by not providing the insulating layer 272, the viewing angle of the display device is improved. Specifically, the viewing angle can be 150° or more and less than 180°, preferably 160° or more and less than 180°, more preferably 160° or more and less than 180°.
  • the protective layer 271 covers the side surfaces of the EL layers 172R, 172G, and 172B. With such a structure, impurities (typically, water or the like) that can enter from side surfaces of the EL layers 172R, 172G, and 172B can be suppressed. In addition, since leakage current between adjacent light emitting devices 61 is reduced, saturation and contrast ratio are improved, and power consumption is reduced.
  • the top surface shapes of the conductive layer 171, the EL layer 172R, and the conductive layer 173 are substantially the same.
  • Such a structure can be collectively formed using a resist mask or the like after the conductive layer 171, the EL layer 172R, and the conductive layer 173 are formed. Since such a process processes the EL layer 172R and the conductive layer 173 using the conductive layer 173 as a mask, it can also be called self-aligned patterning. Note that although the EL layer 172R is described here, the EL layers 172G and 172B can also have the same structure.
  • FIG. 27D shows a structure in which a protective layer 273 is further provided on the protective layer 271 .
  • the protective layer 271 is formed using an apparatus capable of forming a film with high coverage (typically an ALD apparatus or the like), and the protective layer 273 is formed using a film with lower coverage than the protective layer 271.
  • a region 275 can be provided between the protective layer 271 and the protective layer 273 by forming with an apparatus (typically, a sputtering apparatus or the like). In other words, the region 275 is positioned between the EL layer 172R and the EL layer 172G and between the EL layer 172G and the EL layer 172B.
  • the region 275 has one or more selected from, for example, air, nitrogen, oxygen, carbon dioxide, and Group 18 elements (typically, helium, neon, argon, xenon, krypton, etc.). .
  • the region 275 may contain a gas used for forming the protective layer 273, for example.
  • the region 275 may contain any one or more of the group 18 elements described above.
  • the region 275 contains a gas
  • the gas can be identified by a gas chromatography method or the like.
  • the film of the protective layer 273 may contain the gas used for sputtering. In this case, an element such as argon may be detected when the protective layer 273 is analyzed by energy dispersive X-ray analysis (EDX analysis) or the like.
  • EDX analysis energy dispersive X-ray analysis
  • the refractive index of the region 275 is lower than the refractive index of the protective layer 271
  • the light emitted from the EL layer 172R, the EL layer 172G, or the EL layer 172B is reflected at the interface between the protective layer 271 and the region 275. Accordingly, light emitted from the EL layer 172R, the EL layer 172G, or the EL layer 172B can be prevented from entering adjacent pixels in some cases. As a result, it is possible to suppress the mixture of different emission colors from adjacent pixels, so that the display quality of the display device can be improved.
  • the distance between the light emitting devices is 1 ⁇ m or less, preferably 500 nm or less, more preferably 200 nm or less, 100 nm or less, 90 nm or less, 70 nm or less, 50 nm or less, 30 nm or less, 20 nm or less, 15 nm or less, or 10 nm.
  • the distance between the side surface of the EL layer 172R and the side surface of the EL layer 172G or the distance between the side surface of the EL layer 172G and the side surface of the EL layer 172B is 1 ⁇ m or less, preferably 0.5 ⁇ m (500 nm). ), more preferably 100 nm or less.
  • the region 275 contains gas, it is possible to isolate the light emitting devices and suppress color mixture or crosstalk of light from each light emitting device.
  • the region 275 may be filled with a filler.
  • Fillers include epoxy resin, acrylic resin, silicone resin, phenol resin, polyimide resin, imide resin, PVC (polyvinyl chloride) resin, PVB (polyvinyl butyral) resin, EVA (ethylene vinyl acetate) resin, and the like.
  • Photoresist may also be used as the filler.
  • the photoresist used as the filler may be a positive photoresist or a negative photoresist.
  • the light emitting device with the SBS structure can consume less power than the white light emitting device. If it is desired to keep power consumption low, it is preferable to use a light-emitting device with an SBS structure.
  • the white light emitting device is preferable because the manufacturing process is simpler than that of the SBS structure light emitting device, so that the manufacturing cost can be lowered or the manufacturing yield can be increased.
  • FIG. 28A shows an example different from the above. Specifically, the configuration shown in FIG. 28A differs from the configuration shown in FIG. 27D in the configuration of the insulating layer 363 .
  • the insulating layer 363 has a concave portion due to a part of the upper surface being shaved during processing of the light emitting device 61R, the light emitting device 61G, and the light emitting device 61B.
  • a protective layer 271 is formed in the recess. In other words, in a cross-sectional view, the lower surface of the protective layer 271 has a region located below the lower surface of the conductive layer 171 .
  • the region it is possible to suitably suppress impurities (typically, water, etc.) that may enter the light emitting device 61R, the light emitting device 61G, and the light emitting device 61B from below.
  • the recesses are formed when impurities (also referred to as residues) that may adhere to the side surfaces of the light emitting devices 61R, 61G, and 61B are removed by wet etching or the like. can be By covering the side surfaces of each light-emitting device with a protective layer 271 after removing the residue, a highly reliable display device can be obtained.
  • FIG. 28B shows an example different from the above.
  • the configuration shown in FIG. 28B has an insulating layer 276 and a microlens array 277 in addition to the configuration shown in FIG. 28A.
  • the insulating layer 276 functions as an adhesive layer.
  • the microlens array 277 can collect light emitted from the light emitting device 61R, the light emitting device 61G, and the light emitting device 61B. .
  • the light extraction efficiency of the display device can be improved.
  • a bright image can be visually recognized, which is preferable.
  • various curable adhesives such as a photocurable adhesive such as an ultraviolet curable adhesive, a reactive curable adhesive, a thermosetting adhesive, and an anaerobic adhesive can be used.
  • These adhesives include epoxy resins, acrylic resins, silicone resins, phenol resins, polyimide resins, imide resins, PVC (polyvinyl chloride) resins, PVB (polyvinyl butyral) resins, EVA (ethylene vinyl acetate) resins, and the like.
  • a material with low moisture permeability such as epoxy resin is preferable.
  • a two-liquid mixed type resin may be used.
  • an adhesive sheet or the like may be used.
  • FIG. 28C shows an example different from the above.
  • the configuration shown in FIG. 28C has three light emitting devices 61W instead of the light emitting devices 61R, 61G, and 61B in the configuration shown in FIG. 28A. It also has an insulating layer 276 above the three light emitting devices 61W, and has a colored layer 264R, a colored layer 264G, and a colored layer 264B above the insulating layer 276.
  • a colored layer 264R that transmits red light is provided at a position overlapping the left light emitting device 61W
  • a colored layer 264G that transmits green light is provided at a position overlapping the central light emitting device 61W
  • a colored layer 264G that transmits green light is provided at a position overlapping the light emitting device 61W on the right.
  • a colored layer 264B that transmits blue light is provided at a position overlapping the light emitting device 61W. Accordingly, the semiconductor device can display a color image.
  • the configuration shown in FIG. 28C is also a variation of the configuration shown in FIG. 27C.
  • FIG. 28D shows an example different from the above.
  • the protective layer 271 is provided adjacent to the side surfaces of the conductive layer 171 and the EL layer 172 .
  • the conductive layer 173 is provided as a continuous layer common to each light emitting device.
  • the region 275 is preferably filled with a filler material.
  • the color purity of the emitted light can be increased.
  • the product (optical distance) of the distance d between the conductive layers 171 and 173 and the refractive index n of the EL layer 172 is m times half the wavelength ⁇ . (m is an integer equal to or greater than 1).
  • the distance d can be obtained by Equation (1).
  • the distance d of the light emitting device 61 having a microcavity structure is determined according to the wavelength (emission color) of the emitted light.
  • the distance d corresponds to the thickness of the EL layer 172 . Therefore, the EL layer 172G may be thicker than the EL layer 172B, and the EL layer 172R may be thicker than the EL layer 172G.
  • One of the pair of electrodes of the light-emitting device 61 is preferably an electrode (semi-transmissive/semi-reflective electrode) having visible light-transmitting and reflecting properties, and the other is an electrode having visible light-reflecting properties (reflecting electrode). electrode). Strictly speaking, the distance d is the distance from the reflective region of the conductive layer 171 functioning as a reflective electrode to the reflective region of the conductive layer 173 functioning as a semi-transmissive/semi-reflective electrode.
  • the thickness of the ITO can be adjusted.
  • the distance d can be set according to the emission color. That is, even if the EL layer 172R, the EL layer 172G, and the EL layer 172B have the same thickness, the distance d suitable for the emission color can be obtained by changing the thickness of the ITO.
  • the light-emitting device 61 is composed of a hole-injection layer, a hole-transport layer, a light-emitting layer, an electron-transport layer, an electron-injection layer, and the like. A detailed configuration example of the light emitting device 61 will be described in another embodiment.
  • the optical distance from the conductive layer 171 functioning as a reflective electrode to the light emitting layer is preferably an odd multiple of ⁇ /4. In order to realize the optical distance, it is preferable to appropriately adjust the thickness of each layer constituting the light emitting device 61 .
  • the reflectance of the conductive layer 173 is preferably higher than the transmittance.
  • the light transmittance of the conductive layer 173 is preferably 2% to 50%, more preferably 2% to 30%, further preferably 2% to 10%.
  • FIG. 29A shows an example different from the above.
  • the EL layer 172 extends beyond the edge of the conductive layer 171 in each of the light emitting device 61R, the light emitting device 61G, and the light emitting device 61B.
  • EL layer 172R extends beyond the edge of conductive layer 171 in light emitting device 61R.
  • the EL layer 172G extends beyond the end of the conductive layer 171 in the light emitting device 61G.
  • EL layer 172B extends beyond the edge of conductive layer 171 in light emitting device 61B.
  • the EL layer 172 and the protective layer 271 have overlapping regions with the insulating layer 270 interposed therebetween. Also, an insulating layer 278 is provided on the protective layer 271 in the region between the adjacent light emitting devices 61 .
  • the insulating layer 278 examples include epoxy resin, acrylic resin, silicone resin, phenol resin, polyimide resin, imide resin, PVC (polyvinyl chloride) resin, PVB (polyvinyl butyral) resin, EVA (ethylene vinyl acetate) resin, and the like.
  • a photoresist may be used as the insulating layer 278 .
  • the photoresist used as the insulating layer 278 may be a positive photoresist or a negative photoresist.
  • a common layer 174 is provided on the light emitting device 61R, the light emitting device 61G, the light emitting device 61B, and the insulating layer 278, and the conductive layer 173 is provided on the common layer 174.
  • the common layer 174 has a region in contact with the EL layer 172R, a region in contact with the EL layer 172G, and a region in contact with the EL layer 172B.
  • Common layer 174 is shared by light emitting device 61R, light emitting device 61G, and light emitting device 61B.
  • the common layer 174 may apply one or more of a hole injection layer, a hole transport layer, a hole block layer, an electron block layer, an electron transport layer, and an electron injection layer.
  • common layer 174 may be a carrier injection layer (hole injection layer or electron injection layer).
  • the common layer 174 can be said to be part of the EL layer 172 . Note that the common layer 174 may be provided as needed. When the common layer 174 is provided, a layer having the same function as that of the common layer 174 among the layers included in the EL layer 172 may not be provided.
  • a protective layer 273 is provided on the conductive layer 173 , and an insulating layer 276 is provided on the protective layer 273 .
  • FIG. 29B shows an example different from the above.
  • the configuration shown in FIG. 29B has three light emitting devices 61W instead of the light emitting devices 61R, 61G, and 61B in the configuration shown in FIG. 29A. It also has an insulating layer 276 above the three light emitting devices 61W, and has a colored layer 264R, a colored layer 264G, and a colored layer 264B above the insulating layer 276.
  • FIG. 29B shows an example different from the above. Specifically, the configuration shown in FIG. 29B has three light emitting devices 61W instead of the light emitting devices 61R, 61G, and 61B in the configuration shown in FIG. 29A. It also has an insulating layer 276 above the three light emitting devices 61W, and has a colored layer 264R, a colored layer 264G, and a colored layer 264B above the insulating layer 276.
  • a colored layer 264R that transmits red light is provided at a position overlapping the left light emitting device 61W
  • a colored layer 264G that transmits green light is provided at a position overlapping the central light emitting device 61W
  • a colored layer 264G that transmits green light is provided at a position overlapping the light emitting device 61W on the right.
  • a colored layer 264B that transmits blue light is provided at a position overlapping the light emitting device 61W. Accordingly, the semiconductor device can display a color image.
  • the configuration shown in FIG. 29B is also a variation of the configuration shown in FIG. 28C.
  • a part of the transistors forming the functional circuit included in the layer 40 may be provided in the layer 50 . Further, part of the transistors included in the pixel circuit 51 included in the layer 50 may be provided in the layer 40 . Therefore, the functional circuit may include Si transistors and OS transistors. Also, the pixel circuit 51 may be configured to include a Si transistor and an OS transistor.
  • FIG. 30 shows a cross-sectional configuration example of part of the display device 10 shown in FIG. 1A.
  • the display device 10 shown in FIG. 30 includes a layer 50 including a substrate 301, a capacitor 246, and a transistor 310, and a layer 60 including light emitting devices 61R, 61G, and 61B.
  • Layer 60 is provided on insulating layer 363 provided by layer 50 .
  • a transistor 310 is a transistor having a channel formation region in the substrate 301 .
  • the substrate 301 for example, a semiconductor substrate such as a single crystal silicon substrate can be used.
  • Transistor 310 comprises a portion of substrate 301 , conductive layer 311 , low resistance region 312 , insulating layer 313 and insulating layer 314 .
  • the conductive layer 311 functions as a gate electrode.
  • An insulating layer 313 is located between the substrate 301 and the conductive layer 311 and functions as a gate insulating layer.
  • the low-resistance region 312 is a region in which the substrate 301 is doped with impurities and functions as either a source or a drain.
  • the insulating layer 314 is provided to cover the side surface of the conductive layer 311 .
  • a device isolation layer 315 is provided between two adjacent transistors 310 so as to be embedded in the substrate 301 .
  • An insulating layer 261 is provided to cover the transistor 310 , and a capacitor 246 is provided over the insulating layer 261 .
  • the capacitive element 246 includes a conductive layer 241, a conductive layer 245, and an insulating layer 243 positioned therebetween.
  • the conductive layer 241 functions as one electrode of the capacitor 246
  • the conductive layer 245 functions as the other electrode of the capacitor 246
  • the insulating layer 243 functions as the dielectric of the capacitor 246 .
  • the conductive layer 241 is provided on the insulating layer 261 and embedded in the insulating layer 254 .
  • Conductive layer 241 is electrically connected to one of the source or drain of transistor 310 by plug 266 embedded in insulating layer 261 .
  • An insulating layer 243 is provided over the conductive layer 241 .
  • the conductive layer 245 is provided in a region overlapping with the conductive layer 241 with the insulating layer 243 provided therebetween.
  • An insulating layer 255 is provided to cover the capacitive element 246, an insulating layer 363 is provided on the insulating layer 255, and the light emitting devices 61R, 61G, and 61B are provided on the insulating layer 363.
  • a protective layer 415 is provided on the light emitting device 61R, the light emitting device 61G, and the light emitting device 61B, and a substrate 420 is provided on the upper surface of the protective layer 415 with a resin layer 419 interposed therebetween.
  • the pixel electrode of the light emitting device is connected to the source or drain of transistor 310 by plug 256 embedded in insulating layer 255 and insulating layer 363, conductive layer 241 embedded in insulating layer 254, and plug 266 embedded in insulating layer 261. It is electrically connected to one side.
  • FIG. 31 shows a modification of the cross-sectional configuration example shown in FIG.
  • the cross-sectional configuration example of the display device 10 shown in FIG. 31 is mainly different from the cross-sectional configuration example shown in FIG. 30 in that a transistor 320 is provided instead of the transistor 310 . Note that the description of the same parts as in FIG. 30 may be omitted.
  • the transistor 320 is a transistor in which a metal oxide (also referred to as an oxide semiconductor) is applied to a semiconductor layer in which a channel is formed.
  • a metal oxide also referred to as an oxide semiconductor
  • the transistor 320 includes a semiconductor layer 321 , an insulating layer 323 , a conductive layer 324 , a pair of conductive layers 325 , an insulating layer 326 and a conductive layer 327 .
  • An insulating substrate or a semiconductor substrate can be used for the substrate 331 .
  • An insulating layer 332 is provided on the substrate 331 .
  • the insulating layer 332 functions as a barrier layer that prevents impurities such as water or hydrogen from diffusing from the substrate 331 into the transistor 320 and oxygen from the semiconductor layer 321 toward the insulating layer 332 side.
  • a film into which hydrogen or oxygen is less likely to diffuse than a silicon oxide film such as an aluminum oxide film, a hafnium oxide film, or a silicon nitride film, can be used.
  • a conductive layer 327 is provided over the insulating layer 332 , and an insulating layer 326 is provided to cover the conductive layer 327 .
  • the conductive layer 327 functions as a first gate electrode of the transistor 320, and part of the insulating layer 326 functions as a first gate insulating layer.
  • An oxide insulating film such as a silicon oxide film is preferably used for at least a portion of the insulating layer 326 that is in contact with the semiconductor layer 321 .
  • the upper surface of the insulating layer 326 is preferably planarized.
  • the semiconductor layer 321 is provided on the insulating layer 326 .
  • the semiconductor layer 321 preferably includes a metal oxide (also referred to as an oxide semiconductor) film having semiconductor characteristics. Details of materials that can be suitably used for the semiconductor layer 321 will be described later.
  • a pair of conductive layers 325 are provided on and in contact with the semiconductor layer 321 and function as a source electrode and a drain electrode.
  • An insulating layer 328 is provided covering the top and side surfaces of the pair of conductive layers 325 and the side surface of the semiconductor layer 321, and the insulating layer 264 is provided on the insulating layer 328.
  • the insulating layer 328 functions as a barrier layer that prevents impurities such as water or hydrogen from diffusing into the semiconductor layer 321 from the insulating layer 264 or the like and oxygen from leaving the semiconductor layer 321 .
  • an insulating film similar to that of the insulating layer 332 can be used as the insulating layer 328.
  • An opening reaching the semiconductor layer 321 is provided in the insulating layer 328 and the insulating layer 264 .
  • the insulating layer 323 and the conductive layer 324 are buried in contact with the side surfaces of the insulating layer 264 , the insulating layer 328 , and the conductive layer 325 and the top surface of the semiconductor layer 321 .
  • the conductive layer 324 functions as a second gate electrode, and the insulating layer 323 functions as a second gate insulating layer.
  • An upper surface of the conductive layer 324, an upper surface of the insulating layer 323, and an upper surface of the insulating layer 264 are planarized so that their heights are approximately the same, and an insulating layer 329 and an insulating layer 265 are provided to cover them. .
  • the insulating layer 264 and the insulating layer 265 function as interlayer insulating layers.
  • the insulating layer 329 functions as a barrier layer that prevents impurities such as water or hydrogen from diffusing into the transistor 320 from the insulating layer 265 or the like.
  • an insulating film similar to the insulating layers 328 and 332 can be used.
  • a plug 274 electrically connected to one of the pair of conductive layers 325 is provided so as to be embedded in the insulating layers 265 , 329 and 264 .
  • the plug 274 includes a conductive layer 274a covering the side surfaces of the openings of the insulating layers 265, the insulating layers 329, the insulating layers 264, and the insulating layers 328 and part of the upper surface of the conductive layer 325, and the conductive layer 274a. It is preferable to have a conductive layer 274b in contact with the top surface. At this time, a conductive material into which hydrogen and oxygen are difficult to diffuse is preferably used for the conductive layer 274a.
  • FIG. 32 shows a cross-sectional configuration example of part of the display device 10 shown in FIG. 1B.
  • the display device 10 illustrated in FIG. 32 has a structure in which a transistor 310A whose channel is formed in the substrate 301A included in the layer 40 and a transistor 310B whose channel is formed in the substrate 301A included in the layer 40 are stacked.
  • a material similar to that of the substrate 301 can be used for the substrate 301A.
  • a display device 10 illustrated in FIG. 32 includes a layer 60 provided with a light-emitting device 61, a layer 50 provided with a substrate 301B, a transistor 310B, and a capacitor 246, and a layer 40 provided with a substrate 301A and a transistor 310A. , are laminated together.
  • a plug 343 penetrating through the substrate 301B is provided on the substrate 301B.
  • the plug 343 functions as a Si through electrode (TSV: Through Silicon Via).
  • TSV Through Silicon Via
  • the plug 343 is electrically connected to a conductive layer 342 provided on the back surface of the substrate 301 (the surface opposite to the substrate 420 side).
  • the conductive layer 341 is provided on the insulating layer 261 on the substrate 301A.
  • the layers 40 and 50 are electrically connected by bonding the conductive layers 341 and 342 together.
  • the conductive layer 341 and the conductive layer 342 preferably use the same conductive material.
  • a metal film containing an element selected from Al, Cr, Cu, Ta, Sn, Zn, Au, Ag, Pt, Ti, Mo, and W, or a metal nitride film (nitriding A titanium film, a molybdenum nitride film, a tungsten nitride film) or the like can be used.
  • a Cu—Cu (copper-copper) direct bonding technique (a technique for achieving electrical continuity by connecting Cu (copper) pads) can be applied.
  • the conductive layer 341 and the conductive layer 342 may be bonded via a bump.
  • FIG. 33 shows a modification of the cross-sectional configuration example shown in FIG.
  • a cross-sectional structure example of the display device 10 illustrated in FIG. 33 includes a structure in which a transistor 310A in which a channel is formed in a substrate 301A and a transistor 320 including a metal oxide in a semiconductor layer in which the channel is formed are stacked. 30 to 32 may be omitted from description.
  • a layer 50 shown in FIG. 33 has a configuration in which the substrate 331 is removed from the layer 50 shown in FIG.
  • an insulating layer 261 is provided to cover the transistor 310A, and a conductive layer 251 is provided over the insulating layer 261.
  • An insulating layer 262 is provided to cover the conductive layer 251 , and the conductive layer 252 is provided over the insulating layer 262 .
  • the conductive layers 251 and 252 each function as wiring.
  • An insulating layer 263 and an insulating layer 332 are provided to cover the conductive layer 252 , and the transistor 320 is provided over the insulating layer 332 .
  • An insulating layer 265 is provided to cover the transistor 320 , and the capacitor 246 is provided over the insulating layer 265 . Capacitor 246 and transistor 320 are electrically connected by plug 274 .
  • the layer 50 is provided over the insulating layer 263 included in the layer 40 .
  • the transistor 320 can be used as a transistor forming the pixel circuit 51 .
  • the transistor 310 can be used as a transistor forming the pixel circuit 51 or a transistor forming a peripheral driver circuit.
  • the transistors 310 and 320 can be used as transistors included in a functional circuit such as an arithmetic circuit or a memory circuit.
  • the ratio of the total area of the layers provided on the same surface is preferably within the range described above.
  • ⁇ Structure example of transistor> 34A, 34B, and 34C are a top view and a cross-sectional view of a transistor 500 that can be used in a semiconductor device according to one embodiment of the present invention.
  • the transistor 500 can be applied to the semiconductor device according to one embodiment of the present invention.
  • FIG. 34A is a top view of the transistor 500.
  • FIG. 34B and 34C are cross-sectional views of transistor 500.
  • FIG. 34B is a cross-sectional view of the portion indicated by the dashed-dotted line A1-A2 in FIG. 34A, and is also a cross-sectional view of the transistor 500 in the channel length direction.
  • 34C is a cross-sectional view of the portion indicated by the dashed-dotted line A3-A4 in FIG. 34A, and is also a cross-sectional view of the transistor 500 in the channel width direction.
  • some elements are omitted for clarity of illustration.
  • the transistor 500 includes a metal oxide 531a over a substrate (not shown), a metal oxide 531b over the metal oxide 531a, and a metal oxide 531b.
  • Conductors 542a and 542b spaced apart from each other and an insulator 580 positioned over the conductors 542a and 542b with an opening formed between the conductors 542a and 542b.
  • the conductor 560 arranged in the opening, the metal oxide 531b, the conductor 542a, the conductor 542b, and the insulator 580, the insulator 550 arranged between the conductor 560, and the metal It has an oxide 531 b , a conductor 542 a , a conductor 542 b , an insulator 580 , and a metal oxide 531 c interposed between the insulator 550 .
  • the top surface of the conductor 560 preferably substantially coincides with the top surfaces of the insulator 550, the insulator 554, the metal oxide 531c, and the insulator 580.
  • the metal oxide 531a, the metal oxide 531b, and the metal oxide 531c may be collectively referred to as the metal oxide 531 below.
  • the conductor 542a and the conductor 542b may be collectively referred to as a conductor 542 in some cases.
  • the side surfaces of the conductors 542a and 542b on the conductor 560 side are substantially vertical.
  • the angle between the side surfaces and the bottom surfaces of the conductors 542a and 542b is 10° to 80°, preferably 30° to 60°.
  • the opposing side surfaces of the conductor 542a and the conductor 542b may have a plurality of surfaces.
  • an insulator 554 is provided between an insulator 524, a metal oxide 531a, a metal oxide 531b, a conductor 542a, a conductor 542b, and a metal oxide 531c, and an insulator 580. preferably.
  • the insulator 554 includes the side surface of the metal oxide 531c, the top and side surfaces of the conductor 542a, the top and side surfaces of the conductor 542b, the metal oxide 531a and the metal oxide 531b. , and the top surface of insulator 524 .
  • the transistor 500 has a structure in which three layers of the metal oxide 531a, the metal oxide 531b, and the metal oxide 531c are stacked in the channel formation region and its vicinity, the present invention is limited to this. is not. For example, a two-layer structure of the metal oxide 531b and the metal oxide 531c or a stacked structure of four or more layers may be provided.
  • the conductor 560 has a two-layer structure in the transistor 500, the present invention is not limited to this.
  • the conductor 560 may have a single-layer structure or a laminated structure of three or more layers.
  • each of the metal oxide 531a, the metal oxide 531b, and the metal oxide 531c may have a stacked structure of two or more layers.
  • the metal oxide 531c has a stacked structure of a first metal oxide and a second metal oxide on the first metal oxide
  • the first metal oxide is the metal oxide 531b.
  • the second metal oxide preferably has a similar composition to metal oxide 531a.
  • the conductor 560 functions as a gate electrode of the transistor, and the conductors 542a and 542b function as source and drain electrodes, respectively.
  • the conductor 560 is formed to be embedded in the opening of the insulator 580 and the region sandwiched between the conductors 542a and 542b.
  • the arrangement of conductor 560, conductor 542a and conductor 542b is selected in a self-aligned manner with respect to the opening of insulator 580.
  • the display device can have high definition.
  • the frame of the display device can be narrowed.
  • the conductor 560 preferably has a conductor 560a provided inside the insulator 550 and a conductor 560b provided so as to be embedded inside the conductor 560a.
  • the transistor 500 includes an insulator 514 provided over a substrate (not shown), an insulator 516 provided over the insulator 514, and a conductor 505 embedded in the insulator 516. , insulator 522 overlying insulator 516 and conductor 505 , and insulator 524 overlying insulator 522 .
  • a metal oxide 531 a is preferably disposed over the insulator 524 .
  • An insulator 574 functioning as an interlayer film and an insulator 581 are preferably provided over the transistor 500 .
  • the insulator 574 is preferably arranged in contact with top surfaces of the conductor 560 , the insulator 550 , the insulator 554 , the metal oxide 531 c , and the insulator 580 .
  • the insulator 522, the insulator 554, and the insulator 574 preferably have a function of suppressing diffusion of hydrogen (eg, at least one of hydrogen atoms, hydrogen molecules, and the like).
  • insulators 522 , 554 , and 574 preferably have lower hydrogen permeability than insulators 524 , 550 , and 580 .
  • the insulator 522 and the insulator 554 preferably have a function of suppressing diffusion of oxygen (eg, at least one of oxygen atoms, oxygen molecules, and the like).
  • insulator 522 and insulator 554 preferably have lower oxygen permeability than insulator 524 , insulator 550 and insulator 580 .
  • insulator 524 , metal oxide 531 , and insulator 550 are separated by insulators 580 and 581 and insulators 554 and 574 . Therefore, impurities such as hydrogen and excess oxygen contained in the insulators 580 and 581 are added to the insulator 524, the metal oxide 531a, and the insulator 550, and the insulator 524, the metal oxide 531a, and the metal oxide 531b. , and contamination into the insulator 550 can be suppressed.
  • a conductor 545 (a conductor 545a and a conductor 545b) that is electrically connected to the transistor 500 and functions as a plug is preferably provided.
  • insulators 541 (insulators 541a and 541b) are provided in contact with side surfaces of conductors 545 functioning as plugs. That is, the insulator 541 is provided in contact with the inner walls of the openings of the insulator 554 , the insulator 580 , the insulator 574 , and the insulator 581 .
  • a first conductor of the conductor 545 may be provided in contact with the side surface of the insulator 541 and a second conductor of the conductor 545 may be provided inside.
  • the height of the top surface of the conductor 545 and the height of the top surface of the insulator 581 can be made approximately the same.
  • the transistor 500 shows the structure in which the first conductor of the conductor 545 and the second conductor of the conductor 545 are stacked, the present invention is not limited to this.
  • the conductor 545 may be provided as a single layer or a laminated structure of three or more layers. When the structure has a laminated structure, an ordinal number may be assigned in order of formation for distinction.
  • a metal oxide functioning as an oxide semiconductor (hereinafter also referred to as an oxide semiconductor) is added to the metal oxide 531 (the metal oxide 531a, the metal oxide 531b, and the metal oxide 531c) including a channel formation region. ) is preferably used.
  • the metal oxide preferably contains at least indium (In) or zinc (Zn). In particular, it preferably contains indium (In) and zinc (Zn). Moreover, it is preferable that the element M is included in addition to these.
  • element M aluminum (Al), gallium (Ga), yttrium (Y), tin (Sn), boron (B), titanium (Ti), iron (Fe), nickel (Ni), germanium (Ge), zirconium (Zr), molybdenum (Mo), lanthanum (La), cerium (Ce), neodymium (Nd), hafnium (Hf), tantalum (Ta), tungsten (W), magnesium (Mg) or cobalt (Co)
  • the element M is preferably one or more of aluminum (Al), gallium (Ga), yttrium (Y), and tin (Sn). Moreover, it is more preferable that the element M has either one or both of Ga and Sn.
  • the metal oxide 531b may have a thinner film thickness in a region that does not overlap with the conductor 542 than in a region that overlaps with the conductor 542 . This is formed by removing a portion of the top surface of metal oxide 531b when forming conductors 542a and 542b.
  • a conductive film to be the conductor 542 is formed over the top surface of the metal oxide 531b, a region with low resistance is formed near the interface with the conductive film in some cases. By removing the region with low resistance located between the conductors 542a and 542b on the top surface of the metal oxide 531b in this manner, formation of a channel in this region can be prevented.
  • a high-definition display device including a small-sized transistor can be provided.
  • a display device including a transistor with high on-state current and high luminance can be provided.
  • a fast-operating display device can be provided with a fast-operating transistor.
  • a highly reliable display device including a transistor with stable electrical characteristics can be provided.
  • a display device including a transistor with low off-state current and low power consumption can be provided.
  • transistor 500 A detailed structure of the transistor 500 that can be used for the display device which is one embodiment of the present invention will be described.
  • the conductor 505 is arranged so as to have regions overlapping with the metal oxide 531 and the conductor 560 . Further, the conductor 505 is preferably embedded in the insulator 516 .
  • the conductor 505 has a conductor 505a, a conductor 505b, and a conductor 505c.
  • Conductor 505 a is provided in contact with the bottom surface and sidewalls of the opening provided in insulator 516 .
  • the conductor 505b is provided so as to be embedded in a recess formed in the conductor 505a.
  • the top surface of the conductor 505b is lower than the top surface of the conductor 505a and the top surface of the insulator 516 .
  • the conductor 505c is provided in contact with the top surface of the conductor 505b and the side surface of the conductor 505a.
  • the height of the top surface of the conductor 505 c is substantially the same as the height of the top surface of the conductor 505 a and the height of the top surface of the insulator 516 . That is, the conductor 505b is surrounded by the conductors 505a and 505c.
  • the conductor 505a and the conductor 505c have a function of suppressing diffusion of impurities such as hydrogen atoms, hydrogen molecules, water molecules, nitrogen atoms, nitrogen molecules, nitrogen oxide molecules (N 2 O, NO, NO 2 and the like), and copper atoms. It is preferable to use a conductive material having Alternatively, it is preferable to use a conductive material having a function of suppressing diffusion of oxygen (eg, at least one of oxygen atoms, oxygen molecules, and the like).
  • the conductor 505a By using a conductive material having a function of reducing diffusion of hydrogen for the conductor 505a and the conductor 505c, impurities such as hydrogen contained in the conductor 505b pass through the insulator 524 or the like to the metal oxide 531. can be suppressed. Further, by using a conductive material having a function of suppressing diffusion of oxygen for the conductors 505a and 505c, it is possible to suppress reduction in conductivity due to oxidation of the conductor 505b.
  • the conductive material having a function of suppressing diffusion of oxygen titanium, titanium nitride, tantalum, tantalum nitride, ruthenium, ruthenium oxide, or the like is preferably used, for example. Therefore, the conductor 505a may be a single layer or a laminate of the above conductive materials. For example, titanium nitride may be used for the conductor 505a.
  • the conductor 505b preferably uses a conductive material containing tungsten, copper, or aluminum as its main component.
  • tungsten may be used for the conductor 505b.
  • the conductor 560 may function as a first gate (also referred to as a top gate) electrode.
  • the conductor 505 functions as a second gate (also referred to as a bottom gate) electrode.
  • V th of the transistor 500 can be controlled by changing the potential applied to the conductor 505 independently of the potential applied to the conductor 560 .
  • V th of the transistor 500 can be made higher than 0 V and the off-state current can be reduced. Therefore, when a negative potential is applied to the conductor 505, the drain current when the potential applied to the conductor 560 is 0 V can be made smaller than when no potential is applied.
  • the conductor 505 is preferably provided larger than the channel formation region in the metal oxide 531 .
  • the conductor 505 preferably extends even in the region outside the edge crossing the channel width direction of the metal oxide 531 .
  • the conductor 505 and the conductor 560 preferably overlap with each other with an insulator interposed therebetween on the outside of the side surface of the metal oxide 531 in the channel width direction.
  • the electric field of the conductor 560 functioning as the first gate electrode and the electric field of the conductor 505 functioning as the second gate electrode cause the channel formation region of the metal oxide 531 to be expanded. It can be surrounded electrically.
  • the conductor 505 is extended to function as wiring.
  • a structure in which a conductor functioning as a wiring is provided under the conductor 505 may be employed.
  • the insulator 514 preferably functions as a barrier insulating film that prevents impurities such as water or hydrogen from entering the transistor 500 from the substrate side. Therefore, the insulator 514 has a function of suppressing diffusion of impurities such as hydrogen atoms, hydrogen molecules, water molecules, nitrogen atoms, nitrogen molecules, nitrogen oxide molecules (such as N 2 O, NO, NO 2 ), and copper atoms. (It is difficult for the above impurities to permeate.) It is preferable to use an insulating material. Alternatively, it is preferable to use an insulating material that has a function of suppressing the diffusion of oxygen (eg, at least one of oxygen atoms, oxygen molecules, and the like) (the oxygen hardly permeates).
  • oxygen eg, at least one of oxygen atoms, oxygen molecules, and the like
  • the insulator 514 it is preferable to use aluminum oxide, silicon nitride, or the like as the insulator 514 . Accordingly, diffusion of impurities such as water or hydrogen from the substrate side to the transistor 500 side of the insulator 514 can be suppressed. Alternatively, diffusion of oxygen contained in the insulator 524 or the like to the substrate side of the insulator 514 can be suppressed.
  • the insulator 516, the insulator 580, and the insulator 581 functioning as interlayer films preferably have a lower dielectric constant than the insulator 514.
  • the parasitic capacitance generated between wirings can be reduced.
  • the insulator 516, the insulator 580, and the insulator 581 include silicon oxide, silicon oxynitride, silicon nitride oxide, silicon nitride, silicon oxide to which fluorine is added, silicon oxide to which carbon is added, and carbon and nitrogen are added. Silicon oxide, silicon oxide having holes, or the like may be used as appropriate.
  • the insulator 522 and the insulator 524 function as gate insulators.
  • the insulator 524 in contact with the metal oxide 531 preferably releases oxygen by heating.
  • the oxygen released by heating is sometimes referred to as excess oxygen.
  • silicon oxide, silicon oxynitride, or the like may be used as appropriate for the insulator 524 .
  • an oxide material from which part of oxygen is released by heating is preferably used as the insulator 524 .
  • the oxide from which oxygen is released by heating means that the amount of oxygen released in terms of oxygen atoms is 1.0 ⁇ 10 18 atoms/cm 3 or more, preferably 1.0, in TDS (Thermal Desorption Spectroscopy) analysis.
  • the oxide film has a density of 10 19 atoms/cm 3 or more, more preferably 2.0 x 10 19 atoms/cm 3 or more, or 3.0 10 20 atoms/cm 3 or more.
  • the surface temperature of the film during the TDS analysis is preferably in the range of 100° C. or higher and 700° C. or lower, or 100° C. or higher and 400° C. or lower.
  • the insulator 524 may have a thinner film thickness in a region that does not overlap with the insulator 554 and does not overlap with the metal oxide 531b than in other regions.
  • a region of the insulator 524 which does not overlap with the insulator 554 and does not overlap with the metal oxide 531b preferably has a thickness with which oxygen can be diffused sufficiently.
  • the insulator 522 preferably functions as a barrier insulating film that prevents impurities such as water or hydrogen from entering the transistor 500 from the substrate side, similarly to the insulator 514 and the like.
  • insulator 522 preferably has a lower hydrogen permeability than insulator 524 .
  • the insulator 522 preferably has a function of suppressing the diffusion of oxygen (for example, at least one of oxygen atoms, oxygen molecules, etc.) (the above oxygen is difficult to permeate).
  • oxygen for example, at least one of oxygen atoms, oxygen molecules, etc.
  • insulator 522 preferably has a lower oxygen permeability than insulator 524 .
  • the insulator 522 preferably has a function of suppressing diffusion of oxygen and impurities, so that diffusion of oxygen in the metal oxide 531 to the substrate side can be reduced.
  • the conductor 505 can be prevented from reacting with oxygen contained in the insulator 524 and the metal oxide 531 .
  • an insulator containing oxides of one or both of aluminum and hafnium which are insulating materials, is preferably used.
  • the insulator containing oxide of one or both of aluminum and hafnium aluminum oxide, hafnium oxide, oxide containing aluminum and hafnium (hafnium aluminate), or the like is preferably used.
  • oxygen is released from the metal oxide 531 and impurities such as hydrogen enter the metal oxide 531 from the peripheral portion of the transistor 500 . It functions as a layer that suppresses
  • aluminum oxide, bismuth oxide, germanium oxide, niobium oxide, silicon oxide, titanium oxide, tungsten oxide, yttrium oxide, or zirconium oxide may be added to these insulators.
  • these insulators may be nitrided. Silicon oxide, silicon oxynitride, or silicon nitride may be stacked over the above insulator.
  • the insulator 522 is made of, for example, a so-called high oxide such as aluminum oxide, hafnium oxide, tantalum oxide, zirconium oxide, lead zirconate titanate (PZT), strontium titanate (SrTiO 3 ) or (Ba,Sr)TiO 3 (BST).
  • Insulators including -k materials may be used in single layers or stacks. As transistors are miniaturized and highly integrated, thinning of gate insulators may cause problems such as leakage current. By using a high-k material for the insulator functioning as the gate insulator, the gate potential during transistor operation can be reduced while maintaining the physical film thickness.
  • the insulator 522 and the insulator 524 may have a stacked structure of two or more layers. In that case, it is not limited to a laminated structure made of the same material, and a laminated structure made of different materials may be used. For example, an insulator similar to the insulator 524 may be provided under the insulator 522 .
  • the metal oxide 531 has a metal oxide 531a, a metal oxide 531b on the metal oxide 531a, and a metal oxide 531c on the metal oxide 531b.
  • a metal oxide 531a By providing the metal oxide 531a under the metal oxide 531b, diffusion of impurities from the structure formed below the metal oxide 531a to the metal oxide 531b can be suppressed.
  • the metal oxide 531c over the metal oxide 531b, diffusion of impurities from the structure formed above the metal oxide 531c to the metal oxide 531b can be suppressed.
  • the metal oxide 531 preferably has a laminated structure of a plurality of oxide layers with different atomic ratios of metal atoms.
  • the metal oxide 531 contains at least indium (In) and the element M
  • the number of atoms of the element M contained in the metal oxide 531a with respect to the number of atoms of all elements constituting the metal oxide 531a The ratio is preferably higher than the ratio of the number of atoms of the element M contained in the metal oxide 531b to the number of atoms of all elements forming the metal oxide 531b.
  • the atomic ratio of the element M contained in the metal oxide 531a to In is preferably higher than the atomic ratio of the element M contained in the metal oxide 531b to In.
  • the metal oxide 531c can be a metal oxide that can be used for the metal oxide 531a or the metal oxide 531b.
  • the energy of the conduction band bottom of the metal oxide 531a and the metal oxide 531c be higher than the energy of the conduction band bottom of the metal oxide 531b.
  • the electron affinities of the metal oxides 531a and 531c are preferably smaller than the electron affinities of the metal oxide 531b.
  • a metal oxide that can be used for the metal oxide 531a is preferably used as the metal oxide 531c.
  • the ratio of the number of atoms of the element M contained in the metal oxide 531c to the number of atoms of all the elements forming the metal oxide 531c is higher than the number of atoms of all the elements forming the metal oxide 531b.
  • the ratio of the number of atoms of the element M contained in the oxide 531b is preferably higher than that of the oxide 531b. Further, the atomic ratio of the element M contained in the metal oxide 531c to In is preferably higher than the atomic ratio of the element M contained in the metal oxide 531b to In.
  • the energy level at the bottom of the conduction band changes gently at the junction of the metal oxide 531a, the metal oxide 531b, and the metal oxide 531c.
  • the energy level of the bottom of the conduction band at the junction of the metal oxide 531a, the metal oxide 531b, and the metal oxide 531c continuously changes or continuously joins.
  • the defect level density of the mixed layers formed at the interface between the metal oxide 531a and the metal oxide 531b and at the interface between the metal oxide 531b and the metal oxide 531c should be lowered.
  • the metal oxide 531a and the metal oxide 531b, and the metal oxide 531b and the metal oxide 531c have a common element (main component) other than oxygen, so that the defect level density is low.
  • Mixed layers can be formed.
  • the metal oxide 531b is an In-Ga-Zn oxide
  • an In-Ga-Zn oxide, a Ga-Zn oxide, gallium oxide, or the like may be used as the metal oxide 531a and the metal oxide 531c.
  • the metal oxide 531c may have a stacked structure.
  • a stacked structure of In--Ga--Zn oxide and Ga--Zn oxide over the In--Ga--Zn oxide, or an In--Ga--Zn oxide and over the In--Ga--Zn oxide can be used.
  • a stacked structure of an In--Ga--Zn oxide and an oxide containing no In may be used as the metal oxide 531c.
  • the metal oxide 531c has a stacked structure
  • In: Ga: Zn 4:2:3 [atomic number ratio] and a laminated structure with gallium oxide.
  • the main route of carriers is the metal oxide 531b.
  • the defect level density at the interface between the metal oxide 531a and the metal oxide 531b and at the interface between the metal oxide 531b and the metal oxide 531c can be reduced. can be lowered. Therefore, the influence of interface scattering on carrier conduction is reduced, and the transistor 500 can obtain high on-current and high frequency characteristics.
  • the constituent elements of the metal oxide 531c are It is expected to suppress the diffusion to the insulator 550 side.
  • the metal oxide 531c has a stacked structure, and the oxide that does not contain In is positioned above the stacked structure, so that In that can diffuse toward the insulator 550 can be suppressed. Since the insulator 550 functions as a gate insulator, the characteristics of the transistor are deteriorated when In is diffused. Therefore, by using a stacked-layer structure for the metal oxide 531c, a highly reliable display device can be provided.
  • a conductor 542 (a conductor 542a and a conductor 542b) functioning as a source electrode and a drain electrode is provided over the metal oxide 531b.
  • Conductors 542 include aluminum, chromium, copper, silver, gold, platinum, tantalum, nickel, titanium, molybdenum, tungsten, hafnium, vanadium, niobium, manganese, magnesium, zirconium, beryllium, indium, ruthenium, iridium, strontium, and lanthanum. It is preferable to use a metal element selected from, an alloy containing the above-described metal elements as a component, or an alloy in which the above-described metal elements are combined.
  • tantalum nitride, titanium nitride, tungsten, nitride containing titanium and aluminum, nitride containing tantalum and aluminum, ruthenium oxide, ruthenium nitride, oxide containing strontium and ruthenium, oxide containing lanthanum and nickel, and the like are used. is preferred.
  • tantalum nitride, titanium nitride, nitrides containing titanium and aluminum, nitrides containing tantalum and aluminum, ruthenium oxide, ruthenium nitride, oxides containing strontium and ruthenium, and oxides containing lanthanum and nickel are difficult to oxidize. It is preferable because it is a conductive material or a material that maintains conductivity even after absorbing oxygen.
  • the oxygen concentration in the vicinity of the conductor 542 of the metal oxide 531 may be reduced.
  • a metal compound layer containing the metal contained in the conductor 542 and the components of the metal oxide 531 is formed near the conductor 542 of the metal oxide 531 . In such a case, carrier density increases in a region of the metal oxide 531 near the conductor 542, and the region becomes a low-resistance region.
  • a region between the conductor 542a and the conductor 542b is formed so as to overlap with the opening of the insulator 580. Accordingly, the conductor 560 can be arranged in a self-aligned manner between the conductor 542a and the conductor 542b.
  • the insulator 550 functions as a gate insulator.
  • the insulator 550 is preferably placed in contact with the top surface of the metal oxide 531c.
  • silicon oxide, silicon oxynitride, silicon nitride oxide, silicon nitride, silicon oxide to which fluorine is added, silicon oxide to which carbon is added, silicon oxide to which carbon and nitrogen are added, or silicon oxide having vacancies is used. be able to.
  • silicon oxide and silicon oxynitride are preferable because they are stable against heat.
  • the insulator 550 preferably has a reduced impurity concentration such as water or hydrogen.
  • the thickness of the insulator 550 is preferably 1 nm or more and 20 nm or less.
  • a metal oxide may be provided between the insulator 550 and the conductor 560 .
  • the metal oxide preferably suppresses diffusion of oxygen from the insulator 550 to the conductor 560 . Accordingly, oxidation of the conductor 560 by oxygen in the insulator 550 can be suppressed.
  • the metal oxide may function as part of the gate insulator. Therefore, in the case where silicon oxide, silicon oxynitride, or the like is used for the insulator 550, a metal oxide that is a high-k material with a high dielectric constant is preferably used as the metal oxide.
  • the gate insulator has a stacked-layer structure of the insulator 550 and the metal oxide, the stacked-layer structure can be stable against heat and have a high relative dielectric constant. Therefore, the gate potential applied during transistor operation can be reduced while maintaining the physical film thickness of the gate insulator. Also, the equivalent oxide thickness (EOT) of the insulator that functions as the gate insulator can be reduced.
  • EOT equivalent oxide thickness
  • a metal oxide containing one or more selected from hafnium, aluminum, gallium, yttrium, zirconium, tungsten, titanium, tantalum, nickel, germanium, magnesium, or the like can be used.
  • the conductor 560 is shown as having a two-layer structure in FIG. 34, it may have a single-layer structure or a laminated structure of three or more layers.
  • the conductor 560a has a function of suppressing the diffusion of impurities such as hydrogen atoms, hydrogen molecules, water molecules, nitrogen atoms, nitrogen molecules, nitrogen oxide molecules (N 2 O, NO, NO 2 and the like), and copper atoms. It is preferable to use a conductor having a Alternatively, it is preferable to use a conductive material having a function of suppressing diffusion of oxygen (eg, at least one of oxygen atoms, oxygen molecules, and the like).
  • the conductor 560a has a function of suppressing the diffusion of oxygen
  • oxygen contained in the insulator 550 can prevent the conductor 560b from being oxidized to reduce the conductivity.
  • the conductive material having a function of suppressing diffusion of oxygen tantalum, tantalum nitride, ruthenium, ruthenium oxide, or the like is preferably used, for example.
  • the conductor 560b preferably uses a conductive material containing tungsten, copper, or aluminum as its main component.
  • a conductor with high conductivity is preferably used.
  • a conductive material whose main component is tungsten, copper, or aluminum can be used.
  • the conductor 560b may have a layered structure, for example, a layered structure of titanium or titanium nitride and any of the above conductive materials.
  • the side surface of the metal oxide 531 is covered with the conductor 560 in the region of the metal oxide 531b that does not overlap with the conductor 542, in other words, in the channel formation region of the metal oxide 531. are placed.
  • the insulator 554 preferably functions as a barrier insulating film that prevents impurities such as water or hydrogen from entering the transistor 500 from the insulator 580 side, similarly to the insulator 514 and the like.
  • insulator 554 preferably has a lower hydrogen permeability than insulator 524 .
  • the insulator 554 includes the side surfaces of the metal oxide 531c, the top and side surfaces of the conductor 542a, the top and side surfaces of the conductor 542b, and the metal oxide 531a and the metal oxide 531b. It preferably touches the side surfaces as well as the top surface of the insulator 524 .
  • hydrogen contained in the insulator 580 enters the metal oxide 531 from the top surface or the side surface of the conductor 542a, the conductor 542b, the metal oxide 531a, the metal oxide 531b, and the insulator 524. can be suppressed.
  • the insulator 554 preferably has a function of suppressing diffusion of oxygen (for example, at least one of oxygen atoms, oxygen molecules, etc.) (the oxygen is difficult to permeate).
  • insulator 554 preferably has a lower oxygen permeability than insulator 580 or insulator 524 .
  • the insulator 554 is preferably deposited using a sputtering method.
  • oxygen can be added to the vicinity of a region of the insulator 524 which is in contact with the insulator 554 . Accordingly, oxygen can be supplied from the region into the metal oxide 531 through the insulator 524 .
  • the insulator 554 has a function of suppressing upward diffusion of oxygen, so that diffusion of oxygen from the metal oxide 531 to the insulator 580 can be prevented.
  • the insulator 522 has a function of suppressing diffusion of oxygen downward, oxygen can be prevented from diffusing from the metal oxide 531 to the substrate side.
  • oxygen is supplied to the channel forming region of the metal oxide 531 . Accordingly, oxygen vacancies in the metal oxide 531 can be reduced, and normally-on of the transistor can be suppressed.
  • an insulator containing oxides of one or both of aluminum and hafnium may be deposited.
  • the insulator containing oxides of one or both of aluminum and hafnium aluminum oxide, hafnium oxide, an oxide containing aluminum and hafnium (hafnium aluminate), or the like is preferably used.
  • the insulator 524 , the insulator 550 , and the metal oxide 531 are covered with the insulator 554 having a barrier property against hydrogen; and isolated from the insulator 550 . Accordingly, entry of impurities such as hydrogen from the outside of the transistor 500 can be suppressed, so that the transistor 500 can have favorable electrical characteristics and reliability.
  • the insulator 580 is provided over the insulator 524, the metal oxide 531, and the conductor 542 with the insulator 554 interposed therebetween.
  • the insulator 580 is formed using silicon oxide, silicon oxynitride, silicon nitride oxide, silicon oxide to which fluorine is added, silicon oxide to which carbon is added, silicon oxide to which carbon and nitrogen are added, silicon oxide having holes, or the like. It is preferable to have In particular, silicon oxide and silicon oxynitride are preferable because they are thermally stable. In particular, a material such as silicon oxide, silicon oxynitride, or silicon oxide having vacancies is preferable because a region containing oxygen that is released by heating can be easily formed.
  • the concentration of impurities such as water or hydrogen in the insulator 580 is reduced. Also, the top surface of the insulator 580 may be planarized.
  • the insulator 574 preferably functions as a barrier insulating film that prevents impurities such as water or hydrogen from entering the insulator 580 from above.
  • an insulator that can be used for the insulator 514, the insulator 554, or the like may be used, for example.
  • An insulator 581 functioning as an interlayer film is preferably provided over the insulator 574 .
  • the insulator 581 preferably has a reduced concentration of impurities such as water or hydrogen in the film.
  • a conductor 545a and a conductor 545b are arranged in the openings formed in the insulator 581, the insulator 574, the insulator 580, and the insulator 554.
  • the conductor 545a and the conductor 545b are provided to face each other with the conductor 560 interposed therebetween. Note that the top surfaces of the conductors 545 a and 545 b may be flush with the top surface of the insulator 581 .
  • the insulator 541a is provided in contact with the inner walls of the openings of the insulator 581, the insulator 574, the insulator 580, and the insulator 554, and the first conductor of the conductor 545a is formed in contact with the side surface thereof. ing.
  • a conductor 542a is positioned at least part of the bottom of the opening, and the conductor 545a is in contact with the conductor 542a.
  • the insulator 541b is provided in contact with the inner walls of the openings of the insulator 581, the insulator 574, the insulator 580, and the insulator 554, and the first conductor of the conductor 545b is formed in contact with the side surface thereof. It is The conductor 542b is positioned at least part of the bottom of the opening, and the conductor 545b is in contact with the conductor 542b.
  • a conductive material containing tungsten, copper, or aluminum as its main component is preferably used for the conductors 545a and 545b.
  • the conductor 545a and the conductor 545b may have a stacked structure.
  • the conductor 545 has a layered structure
  • a conductor having a function of suppressing diffusion of impurities such as hydrogen is preferably used.
  • tantalum, tantalum nitride, titanium, titanium nitride, ruthenium, ruthenium oxide, or the like is preferably used.
  • the conductive material having a function of suppressing diffusion of impurities such as water or hydrogen may be used in a single layer or a stacked layer. By using the conductive material, absorption of oxygen added to the insulator 580 by the conductors 545a and 545b can be suppressed.
  • impurities such as water or hydrogen from a layer above the insulator 581 can be prevented from entering the metal oxide 531 through the conductors 545a and 545b.
  • the insulator 541a and the insulator 541b for example, an insulator that can be used for the insulator 554 or the like may be used. Since the insulators 541a and 541b are provided in contact with the insulator 554, impurities such as water or hydrogen from the insulator 580 or the like are prevented from entering the metal oxide 531 through the conductors 545a and 545b. can. In addition, absorption of oxygen contained in the insulator 580 by the conductors 545a and 545b can be suppressed.
  • a conductor functioning as a wiring may be arranged in contact with the upper surface of the conductor 545a and the upper surface of the conductor 545b.
  • a conductive material containing tungsten, copper, or aluminum as a main component is preferably used for the conductor functioning as the wiring.
  • the conductor may have a laminated structure, for example, a laminated structure of titanium or titanium nitride and the above conductive material. The conductor may be formed so as to be embedded in an opening provided in the insulator.
  • an insulator substrate, a semiconductor substrate, or a conductor substrate may be used, for example.
  • insulator substrates include glass substrates, quartz substrates, sapphire substrates, stabilized zirconia substrates (yttria stabilized zirconia substrates, etc.), resin substrates, and the like.
  • semiconductor substrates include semiconductor substrates such as silicon and germanium, and compound semiconductor substrates made of silicon carbide, silicon germanium, gallium arsenide, indium phosphide, zinc oxide, and gallium oxide.
  • semiconductor substrate having an insulator region inside the semiconductor substrate such as an SOI (Silicon On Insulator) substrate.
  • Examples of conductive substrates include graphite substrates, metal substrates, alloy substrates, and conductive resin substrates. Alternatively, there are a substrate having a metal nitride, a substrate having a metal oxide, and the like. Furthermore, there are a substrate in which a conductor or a semiconductor is provided on an insulating substrate, a substrate in which a semiconductor substrate is provided with a conductor or an insulator, a substrate in which a conductor substrate is provided with a semiconductor or an insulator, and the like. Alternatively, these substrates provided with elements may be used. Elements provided on the substrate include capacitive elements, resistive elements, switch elements, light emitting devices, memory elements, and the like.
  • Insulators examples include oxides, nitrides, oxynitrides, oxynitrides, metal oxides, metal oxynitrides, metal oxynitrides, and the like having insulating properties.
  • Insulators with a low dielectric constant include silicon oxide, silicon oxynitride, silicon nitride oxide, silicon nitride, fluorine-added silicon oxide, carbon-added silicon oxide, carbon- and nitrogen-added silicon oxide, and vacancies. There are silicon oxide, resin, and the like.
  • a transistor including an oxide semiconductor is surrounded by an insulator (such as the insulator 514, the insulator 522, the insulator 554, and the insulator 574) that has a function of suppressing permeation of impurities such as hydrogen and oxygen.
  • an insulator such as the insulator 514, the insulator 522, the insulator 554, and the insulator 574 that has a function of suppressing permeation of impurities such as hydrogen and oxygen.
  • Insulators having a function of suppressing permeation of impurities such as hydrogen and oxygen include, for example, boron, carbon, nitrogen, oxygen, fluorine, magnesium, aluminum, silicon, phosphorus, chlorine, argon, gallium, germanium, yttrium, zirconium, Insulators containing lanthanum, neodymium, hafnium, or tantalum may be used in single layers or stacks.
  • insulators having a function of suppressing permeation of impurities such as hydrogen and oxygen
  • a metal oxide such as tantalum oxide, or a metal nitride such as aluminum nitride, aluminum titanium nitride, titanium nitride, silicon nitride oxide, or silicon nitride can be used.
  • An insulator that functions as a gate insulator is preferably an insulator that has a region containing oxygen that is released by heating. For example, by forming a structure in which silicon oxide or silicon oxynitride having a region containing oxygen released by heating is in contact with the metal oxide 531, oxygen vacancies in the metal oxide 531 can be compensated.
  • Conductors include aluminum, chromium, copper, silver, gold, platinum, tantalum, nickel, titanium, molybdenum, tungsten, hafnium, vanadium, niobium, manganese, magnesium, zirconium, beryllium, indium, ruthenium, iridium, strontium, lanthanum, etc. It is preferable to use a metal element selected from, an alloy containing the above-described metal elements as a component, or an alloy in which the above-described metal elements are combined.
  • tantalum nitride, titanium nitride, tungsten, nitride containing titanium and aluminum, nitride containing tantalum and aluminum, ruthenium oxide, ruthenium nitride, oxide containing strontium and ruthenium, oxide containing lanthanum and nickel, and the like are used. is preferred. Also, tantalum nitride, titanium nitride, nitrides containing titanium and aluminum, nitrides containing tantalum and aluminum, ruthenium oxide, ruthenium nitride, oxides containing strontium and ruthenium, and oxides containing lanthanum and nickel are difficult to oxidize.
  • a conductive material or a material that maintains conductivity even after absorbing oxygen.
  • a semiconductor with high electrical conductivity typified by polycrystalline silicon containing an impurity element such as phosphorus, or a silicide such as nickel silicide may be used.
  • a plurality of conductors formed of the above materials may be laminated and used.
  • a laminated structure in which the material containing the metal element described above and the conductive material containing oxygen are combined may be used.
  • a laminated structure may be employed in which the material containing the metal element described above and the conductive material containing nitrogen are combined.
  • a laminated structure may be employed in which the material containing the metal element described above, the conductive material containing oxygen, and the conductive material containing nitrogen are combined.
  • a conductor functioning as a gate electrode has a stacked-layer structure in which a material containing the above metal element and a conductive material containing oxygen are combined. is preferred.
  • a conductive material containing oxygen is preferably provided on the channel formation region side.
  • a conductor functioning as a gate electrode it is preferable to use a conductive material containing oxygen and a metal element contained in a metal oxide in which a channel is formed.
  • a conductive material containing the metal element and nitrogen described above may be used.
  • a conductive material containing nitrogen such as titanium nitride or tantalum nitride may be used.
  • indium tin oxide, indium oxide containing tungsten oxide, indium zinc oxide containing tungsten oxide, indium oxide containing titanium oxide, indium tin oxide containing titanium oxide, indium zinc oxide, and silicon were added.
  • Indium tin oxide may also be used.
  • indium gallium zinc oxide containing nitrogen may be used.
  • This embodiment can be implemented by appropriately combining at least part of it with other embodiments described herein.
  • FIG. 35A is a diagram illustrating classification of crystal structures of oxide semiconductors, typically IGZO (a metal oxide containing In, Ga, and Zn).
  • IGZO a metal oxide containing In, Ga, and Zn
  • oxide semiconductors are roughly classified into “Amorphous”, “Crystalline”, and “Crystal”.
  • Amorphous includes completely amorphous.
  • Crystalline includes CAAC (c-axis-aligned crystalline), nc (nanocrystalline), and CAC (cloud-aligned composite) (excluding single crystal and polycrystal).
  • CAAC c-axis-aligned crystalline
  • nc nanocrystalline
  • CAC cloud-aligned composite
  • the classification of “Crystalline” excludes single crystal, polycrystal, and completely amorphous.
  • “Crystal” includes single crystal and polycrystal.
  • the structure within the thick frame shown in FIG. 35A is an intermediate state between "Amorphous” and "Crystal", and is a structure belonging to the new crystalline phase. . That is, the structure can be rephrased as a structure completely different from “Crystal” or energetically unstable "Amorphous".
  • the crystal structure of the film or substrate can be evaluated using an X-ray diffraction (XRD) spectrum.
  • XRD X-ray diffraction
  • FIG. 35B the XRD spectrum obtained by GIXD (Grazing-Incidence XRD) measurement of the CAAC-IGZO film classified as "Crystalline" is shown in FIG. 35B (the horizontal axis is 2 ⁇ [deg.] and the vertical axis is intensity (Intensity) in arbitrary units (a.u.)).
  • the GIXD method is also called a thin film method or a Seemann-Bohlin method.
  • the XRD spectrum obtained by the GIXD measurement shown in FIG. 35B is simply referred to as the XRD spectrum.
  • the thickness of the CAAC-IGZO film shown in FIG. 35B is 500
  • the crystal structure of a film or substrate can be evaluated by a diffraction pattern (also referred to as a nano beam electron diffraction pattern) observed by nano beam electron diffraction (NBED).
  • a diffraction pattern also referred to as a nano beam electron diffraction pattern
  • NBED nano beam electron diffraction
  • the diffraction pattern of the CAAC-IGZO film is shown in Figure 35C.
  • FIG. 35C is the diffraction pattern observed by NBED with the electron beam parallel incident on the substrate.
  • electron beam diffraction is performed with a probe diameter of 1 nm.
  • oxide semiconductors may be classified differently from that in FIG. 35A when its crystal structure is focused.
  • oxide semiconductors are classified into single-crystal oxide semiconductors and non-single-crystal oxide semiconductors.
  • Non-single-crystal oxide semiconductors include, for example, the above CAAC-OS and nc-OS.
  • Non-single-crystal oxide semiconductors include polycrystalline oxide semiconductors, amorphous-like oxide semiconductors (a-like OS), amorphous oxide semiconductors, and the like.
  • CAAC-OS is an oxide semiconductor that includes a plurality of crystal regions, and the c-axes of the plurality of crystal regions are oriented in a specific direction. Note that the specific direction is the thickness direction of the CAAC-OS film, the normal direction to the formation surface of the CAAC-OS film, or the normal direction to the surface of the CAAC-OS film.
  • a crystalline region is a region having periodicity in atomic arrangement. If the atomic arrangement is regarded as a lattice arrangement, the crystalline region is also a region with a uniform lattice arrangement.
  • CAAC-OS has a region where a plurality of crystal regions are connected in the a-b plane direction, and the region may have strain.
  • the strain refers to a portion where the orientation of the lattice arrangement changes between a region with a uniform lattice arrangement and another region with a uniform lattice arrangement in a region where a plurality of crystal regions are connected. That is, CAAC-OS is an oxide semiconductor that is c-axis oriented and has no obvious orientation in the ab plane direction.
  • each of the plurality of crystal regions is composed of one or more microcrystals (crystals having a maximum diameter of less than 10 nm).
  • the maximum diameter of the crystalline region is less than 10 nm.
  • the size of the crystal region may be about several tens of nanometers.
  • CAAC-OS is a layer containing indium (In) and oxygen ( It tends to have a layered crystal structure (also referred to as a layered structure) in which an In layer) and a layer containing the element M, zinc (Zn), and oxygen (hereinafter, a (M, Zn) layer) are laminated.
  • the (M, Zn) layer may contain indium.
  • the In layer contains the element M.
  • the In layer may contain Zn.
  • the layered structure is observed as a lattice image, for example, in a high-resolution TEM image.
  • spots are observed in the electron beam diffraction pattern of the CAAC-OS film.
  • a certain spot and another spot are observed at point-symmetrical positions with respect to the spot of the incident electron beam that has passed through the sample (also referred to as a direct spot) as the center of symmetry.
  • the lattice arrangement in the crystal region is basically a hexagonal lattice, but the unit cell is not always a regular hexagon and may be a non-regular hexagon. Moreover, the distortion may have a lattice arrangement of pentagons, heptagons, or the like. Note that in CAAC-OS, no clear crystal grain boundary can be observed even near the strain. That is, it can be seen that the distortion of the lattice arrangement suppresses the formation of grain boundaries. This is because the CAAC-OS can tolerate strain due to the fact that the arrangement of oxygen atoms is not dense in the ab plane direction, the bond distance between atoms changes due to the substitution of metal atoms, and the like. It is considered to be for
  • a crystal structure in which clear grain boundaries are confirmed is called a polycrystal.
  • a grain boundary becomes a recombination center, and there is a high possibility that carriers are trapped and cause a decrease in the on-state current of a transistor, a decrease in field-effect mobility, and the like. Therefore, a CAAC-OS in which no clear grain boundaries are observed is one of crystalline oxides having a crystal structure suitable for a semiconductor layer of a transistor.
  • a structure containing Zn is preferable for forming a CAAC-OS.
  • In--Zn oxide and In--Ga--Zn oxide are preferable because they can suppress the generation of grain boundaries more than In oxide.
  • CAAC-OS is an oxide semiconductor with high crystallinity and no clear crystal grain boundaries. Therefore, it can be said that the decrease in electron mobility due to grain boundaries is less likely to occur in CAAC-OS.
  • the CAAC-OS can be said to be an oxide semiconductor with few impurities and defects (such as oxygen vacancies). Therefore, an oxide semiconductor including CAAC-OS has stable physical properties. Therefore, an oxide semiconductor including CAAC-OS is resistant to heat and has high reliability.
  • CAAC-OS is also stable against high temperatures (so-called thermal budget) in the manufacturing process. Therefore, the use of the CAAC-OS for the OS transistor can increase the degree of freedom in the manufacturing process.
  • nc-OS has periodic atomic arrangement in a minute region (eg, a region of 1 nm to 10 nm, particularly a region of 1 nm to 3 nm).
  • the nc-OS has minute crystals.
  • the size of the minute crystal is, for example, 1 nm or more and 10 nm or less, particularly 1 nm or more and 3 nm or less, the minute crystal is also called a nanocrystal.
  • nc-OS does not show regularity in crystal orientation between different nanocrystals. Therefore, no orientation is observed in the entire film.
  • an nc-OS may be indistinguishable from an a-like OS and an amorphous oxide semiconductor depending on the analysis method.
  • an nc-OS film is subjected to structural analysis using an XRD apparatus, out-of-plane XRD measurement using ⁇ /2 ⁇ scanning does not detect a peak indicating crystallinity.
  • an nc-OS film is subjected to electron beam diffraction (also referred to as selected area electron beam diffraction) using an electron beam with a probe diameter larger than that of nanocrystals (for example, 50 nm or more), a diffraction pattern such as a halo pattern is obtained. is observed.
  • an nc-OS film is subjected to electron diffraction (also referred to as nanobeam electron diffraction) using an electron beam with a probe diameter close to or smaller than the size of a nanocrystal (for example, 1 nm or more and 30 nm or less)
  • an electron beam diffraction pattern is obtained in which a plurality of spots are observed within a ring-shaped area centered on the direct spot.
  • An a-like OS is an oxide semiconductor having a structure between an nc-OS and an amorphous oxide semiconductor.
  • An a-like OS has void or low density regions. That is, a-like OS has lower crystallinity than nc-OS and CAAC-OS. In addition, the a-like OS has a higher hydrogen concentration in the film than the nc-OS and the CAAC-OS.
  • CAC-OS relates to material composition.
  • CAC-OS is, for example, one structure of a material in which elements constituting a metal oxide are unevenly distributed with a size of 0.5 nm or more and 10 nm or less, preferably 1 nm or more and 3 nm or less, or in the vicinity thereof.
  • the metal oxide one or more metal elements are unevenly distributed, and the region having the metal element has a size of 0.5 nm or more and 10 nm or less, preferably 1 nm or more and 3 nm or less, or a size in the vicinity thereof.
  • the mixed state is also called mosaic or patch.
  • CAC-OS is a structure in which the material is separated into a first region and a second region to form a mosaic shape, and the first region is distributed in the film (hereinafter, also referred to as a cloud shape). ). That is, CAC-OS is a composite metal oxide in which the first region and the second region are mixed.
  • the atomic ratios of In, Ga, and Zn to the metal elements constituting the CAC-OS in the In--Ga--Zn oxide are denoted by [In], [Ga], and [Zn], respectively.
  • the first region is a region where [In] is larger than [In] in the composition of the CAC-OS film.
  • the second region is a region where [Ga] is greater than [Ga] in the composition of the CAC-OS film.
  • the first region is a region in which [In] is larger than [In] in the second region and [Ga] is smaller than [Ga] in the second region.
  • the second region is a region in which [Ga] is larger than [Ga] in the first region and [In] is smaller than [In] in the first region.
  • the first region is a region whose main component is indium oxide, indium zinc oxide, or the like.
  • the second region is a region containing gallium oxide, gallium zinc oxide, or the like as a main component. That is, the first region can be rephrased as a region containing In as a main component. Also, the second region can be rephrased as a region containing Ga as a main component.
  • a clear boundary between the first region and the second region may not be observed.
  • a region containing In as the main component (first 1 region) and a region containing Ga as a main component (second region) are unevenly distributed and can be confirmed to have a mixed structure.
  • the conductivity attributed to the first region and the insulation attributed to the second region complementarily act to provide a switching function (on/off function).
  • a switching function on/off function
  • CAC-OS a part of the material has a conductive function
  • a part of the material has an insulating function
  • the whole material has a semiconductor function.
  • Oxide semiconductors have a variety of structures, each with different characteristics.
  • An oxide semiconductor of one embodiment of the present invention includes two or more of an amorphous oxide semiconductor, a polycrystalline oxide semiconductor, an a-like OS, a CAC-OS, an nc-OS, and a CAAC-OS. may
  • an oxide semiconductor with low carrier concentration is preferably used for a transistor.
  • the carrier concentration of the oxide semiconductor is 1 ⁇ 10 17 cm ⁇ 3 or less, preferably 1 ⁇ 10 15 cm ⁇ 3 or less, more preferably 1 ⁇ 10 13 cm ⁇ 3 or less, more preferably 1 ⁇ 10 11 cm ⁇ 3 or less. 3 or less, more preferably less than 1 ⁇ 10 10 cm ⁇ 3 and 1 ⁇ 10 ⁇ 9 cm ⁇ 3 or more.
  • the impurity concentration in the oxide semiconductor film may be lowered to lower the defect level density.
  • a low impurity concentration and a low defect level density are referred to as high-purity intrinsic or substantially high-purity intrinsic.
  • an oxide semiconductor with a low carrier concentration is sometimes referred to as a highly purified intrinsic or substantially highly purified intrinsic oxide semiconductor.
  • a high-purity intrinsic or substantially high-purity intrinsic oxide semiconductor film has a low defect level density, so the trap level density may also be low.
  • the charge trapped in the trap level of the oxide semiconductor takes a long time to disappear and may behave as if it were a fixed charge. Therefore, a transistor whose channel formation region is formed in an oxide semiconductor with a high trap level density might have unstable electrical characteristics.
  • Impurities include hydrogen, nitrogen, alkali metals, alkaline earth metals, iron, nickel, silicon, and the like.
  • the concentration of silicon and carbon in the oxide semiconductor and the concentration of silicon and carbon in the vicinity of the interface with the oxide semiconductor are 2 ⁇ 10 18 atoms/cm 3 or less, preferably 2 ⁇ 10 17 atoms/cm 3 or less.
  • the concentration of alkali metal or alkaline earth metal in the oxide semiconductor obtained by SIMS is set to 1 ⁇ 10 18 atoms/cm 3 or less, preferably 2 ⁇ 10 16 atoms/cm 3 or less.
  • the nitrogen concentration in the oxide semiconductor obtained by SIMS is less than 5 ⁇ 10 19 atoms/cm 3 , preferably 5 ⁇ 10 18 atoms/cm 3 or less, more preferably 1 ⁇ 10 18 atoms/cm 3 or less. , more preferably 5 ⁇ 10 17 atoms/cm 3 or less.
  • Hydrogen contained in an oxide semiconductor reacts with oxygen that bonds to a metal atom to form water, which may cause oxygen vacancies. When hydrogen enters the oxygen vacancies, electrons, which are carriers, may be generated. In addition, part of hydrogen may bond with oxygen that bonds with a metal atom to generate an electron, which is a carrier. Therefore, a transistor including an oxide semiconductor containing hydrogen is likely to have normally-on characteristics. Therefore, hydrogen in the oxide semiconductor is preferably reduced as much as possible.
  • the hydrogen concentration obtained by SIMS is less than 1 ⁇ 10 20 atoms/cm 3 , preferably less than 1 ⁇ 10 19 atoms/cm 3 , more preferably less than 5 ⁇ 10 18 atoms/cm. Less than 3 , more preferably less than 1 ⁇ 10 18 atoms/cm 3 .
  • a semiconductor device can be applied to a display portion of an electronic device. Therefore, an electronic device with high display quality can be realized. Alternatively, an extremely high-definition electronic device can be realized. Alternatively, a highly reliable electronic device can be realized.
  • Electronic devices using the semiconductor device or the like include display devices such as televisions and monitors, lighting devices, desktop or notebook personal computers, word processors, and recording media such as DVDs (Digital Versatile Discs).
  • Image playback devices for playing back stored still images or moving images portable CD players, radios, tape recorders, headphone stereos, stereos, table clocks, wall clocks, cordless telephones, transceivers, car phones, mobile phones, personal digital assistants, Tablet terminals, portable game machines, stationary game machines such as pachinko machines, calculators, electronic notebooks, electronic book terminals, electronic translators, voice input devices, video cameras, digital still cameras, electric shavers, high frequencies such as microwave ovens Heating devices, electric rice cookers, electric washing machines, electric vacuum cleaners, water heaters, fans, hair dryers, air conditioners, humidifiers, dehumidifiers and other air conditioning equipment, dishwashers, dish dryers, clothes dryers, futon dryers instruments, electric refrigerators, electric freezers, electric refrigerator-freezers
  • a mobile object that is propelled by an engine that uses fuel or an electric motor that uses power from a power storage unit may also be included in the category of electronic devices.
  • the moving body include an electric vehicle (EV), a hybrid vehicle (HV) having both an internal combustion engine and an electric motor, a plug-in hybrid vehicle (PHV), a tracked vehicle in which these wheels are changed to endless tracks, and an electrically assisted vehicle.
  • EV electric vehicle
  • HV hybrid vehicle
  • PSV plug-in hybrid vehicle
  • a tracked vehicle in which these wheels are changed to endless tracks and an electrically assisted vehicle.
  • motorized bicycles including bicycles, motorcycles, electric wheelchairs, golf carts, small or large ships, submarines, helicopters, aircraft, rockets, artificial satellites, space probes, planetary probes, and spacecraft.
  • An electronic device may have a secondary battery (battery), and preferably can charge the secondary battery using contactless power transmission.
  • a secondary battery battery
  • Secondary batteries include, for example, lithium ion secondary batteries, nickel-hydrogen batteries, nickel-cadmium batteries, organic radical batteries, lead-acid batteries, air secondary batteries, nickel-zinc batteries, and silver-zinc batteries.
  • the electronic device may have an antenna. Images, information, and the like can be displayed on the display portion by receiving signals with the antenna. Also, if the electronic device has an antenna and a secondary battery, the antenna may be used for contactless power transmission.
  • An electronic device includes sensors (force, displacement, position, speed, acceleration, angular velocity, number of revolutions, distance, light, liquid, magnetism, temperature, chemical substances, sound, time, hardness, electric field, current , voltage, power, radiation, flow, humidity, gradient, vibration, odor or infrared).
  • An electronic device can have various functions. For example, functions to display various information (still images, moving images, text images, etc.) on the display, touch panel functions, functions to display calendars, dates or times, functions to execute various software (programs), wireless communication function, a function of reading a program or data recorded on a recording medium, and the like.
  • an electronic device having a plurality of display units a function of mainly displaying image information on a part of the display unit and mainly displaying character information on another part, or an image with parallax consideration on the plurality of display units
  • a function of displaying a stereoscopic image it is possible to have a function of displaying a stereoscopic image.
  • the function of shooting still images or moving images the function of automatically or manually correcting the captured image, the function of saving the captured image to a recording medium (external or built into the electronic device) , a function of displaying a captured image on a display portion, and the like.
  • the electronic device of one embodiment of the present invention is not limited to these functions, and can have various functions.
  • a semiconductor device can display a high-definition image. Therefore, it can be suitably used particularly for portable electronic devices, wearable electronic devices (wearable devices), electronic book terminals, and the like. For example, it can be suitably used for xR equipment such as VR equipment or AR equipment.
  • FIG. 36A is a diagram showing the appearance of the camera 8000 with the finder 8100 attached.
  • a camera 8000 has a housing 8001, a display unit 8002, an operation button 8003, a shutter button 8004, and the like.
  • a detachable lens 8006 is attached to the camera 8000 . Note that the camera 8000 may be integrated with the lens 8006 and the housing.
  • the camera 8000 can capture an image by pressing the shutter button 8004 or by touching the display unit 8002 that functions as a touch panel.
  • the housing 8001 has a mount with electrodes, and can be connected to the viewfinder 8100 as well as a strobe device or the like.
  • the viewfinder 8100 has a housing 8101, a display section 8102, buttons 8103, and the like.
  • the housing 8101 is attached to the camera 8000 by mounts that engage the mounts of the camera 8000 .
  • a viewfinder 8100 can display an image or the like received from the camera 8000 on a display portion 8102 .
  • the button 8103 has a function as a power button or the like.
  • the semiconductor device according to one embodiment of the present invention can be applied to the display portion 8002 of the camera 8000 and the display portion 8102 of the viewfinder 8100 .
  • the viewfinder 8100 may be built in the camera 8000. FIG.
  • FIG. 36B is a diagram showing the appearance of the head mounted display 8200.
  • FIG. 36B is a diagram showing the appearance of the head mounted display 8200.
  • a head-mounted display 8200 has a mounting section 8201, a lens 8202, a main body 8203, a display section 8204, a cable 8205, and the like.
  • a battery 8206 is built in the mounting portion 8201 .
  • a cable 8205 supplies power from a battery 8206 to the main body 8203 .
  • a main body 8203 includes a wireless receiver or the like, and can display received video information on a display portion 8204 .
  • the main body 8203 is equipped with a camera, and information on the movement of the user's eyeballs or eyelids can be used as input means.
  • the wearing part 8201 may be provided with a plurality of electrodes capable of detecting a current flowing along with the movement of the user's eyeballs at a position where it touches the user, and may have a function of recognizing the line of sight. Moreover, it may have a function of monitoring the user's pulse based on the current flowing through the electrode.
  • the mounting unit 8201 may have various sensors such as a temperature sensor, a pressure sensor, an acceleration sensor, etc., and has a function of displaying biological information of the user on the display unit 8204, In addition, a function of changing an image displayed on the display portion 8204 may be provided.
  • a semiconductor device can be applied to the display portion 8204 .
  • FIG. 36C to 36E are diagrams showing the appearance of the head mounted display 8300.
  • FIG. A head mounted display 8300 includes a housing 8301 , a display portion 8302 , a band-shaped fixture 8304 , and a pair of lenses 8305 .
  • the user can visually recognize the display on the display unit 8302 through the lens 8305 .
  • the display portion 8302 it is preferable to arrange the display portion 8302 in a curved manner because the user can feel a high presence.
  • three-dimensional display or the like using parallax can be performed.
  • the configuration is not limited to the configuration in which one display portion 8302 is provided, and two display portions 8302 may be provided and one display portion may be arranged for one eye of the user.
  • a semiconductor device according to one embodiment of the present invention can be applied to the display portion 8302 .
  • a semiconductor device according to one embodiment of the present invention can achieve extremely high definition. For example, even when the display is magnified using the lens 8305 as shown in FIG. 36E and visually recognized, the pixels are difficult for the user to visually recognize. In other words, the display portion 8302 can be used to allow the user to view highly realistic images.
  • FIG. 36F is a diagram showing the appearance of a goggle-type head-mounted display 8400.
  • the head mounted display 8400 has a pair of housings 8401, a mounting section 8402, and a cushioning member 8403.
  • a display portion 8404 and a lens 8405 are provided in the pair of housings 8401, respectively.
  • the user can visually recognize the display unit 8404 through the lens 8405.
  • the lens 8405 has a focus adjustment mechanism, and its position can be adjusted according to the user's visual acuity.
  • the display portion 8404 is preferably square or horizontally long rectangular. This makes it possible to enhance the sense of presence.
  • the mounting part 8402 preferably has plasticity and elasticity so that it can be adjusted according to the size of the user's face and does not slip off.
  • a part of the mounting portion 8402 preferably has a vibration mechanism that functions as a bone conduction earphone. As a result, you can enjoy video and audio without the need for separate audio equipment such as earphones and speakers.
  • the housing 8401 may have a function of outputting audio data by wireless communication.
  • the mounting part 8402 and the cushioning member 8403 are parts that come into contact with the user's face (forehead, cheeks, etc.). Since the cushioning member 8403 is in close contact with the user's face, it is possible to prevent light leakage and enhance the sense of immersion. It is preferable to use a soft material for the cushioning member 8403 so that the cushioning member 8403 comes into close contact with the user's face when the head mounted display 8400 is worn by the user. For example, materials such as rubber, silicone rubber, urethane, and sponge can be used.
  • a member that touches the user's skin is preferably detachable for easy cleaning or replacement.
  • FIG. 37A An example of a television device is shown in FIG. 37A.
  • a television set 7100 has a display portion 7000 incorporated in a housing 7101 .
  • a configuration in which a housing 7101 is supported by a stand 7103 is shown.
  • the semiconductor device of one embodiment of the present invention can be applied to the display portion 7000 .
  • the operation of the television apparatus 7100 shown in FIG. 37A can be performed using operation switches provided in the housing 7101 and a separate remote control operation device 7111 .
  • the display portion 7000 may be provided with a touch sensor, and the television device 7100 may be operated by touching the display portion 7000 with a finger or the like.
  • the remote controller 7111 may have a display section for displaying information output from the remote controller 7111 .
  • a channel and a volume can be operated with operation keys or a touch panel included in the remote controller 7111 , and an image displayed on the display portion 7000 can be operated.
  • the television device 7100 is configured to include a receiver, a modem, and the like.
  • the receiver can receive general television broadcasts. Also, by connecting to a wired or wireless communication network via a modem, one-way (from the sender to the receiver) or two-way (between the sender and the receiver, or between the receivers, etc.) information communication. is also possible.
  • FIG. 37B shows an example of a notebook personal computer.
  • a notebook personal computer 7200 has a housing 7211, a keyboard 7212, a pointing device 7213, an external connection port 7214, and the like.
  • the display portion 7000 is incorporated in the housing 7211 .
  • the semiconductor device of one embodiment of the present invention can be applied to the display portion 7000 .
  • FIGS. 37C and 37D An example of digital signage is shown in FIGS. 37C and 37D.
  • a digital signage 7300 shown in FIG. 37C has a housing 7301, a display unit 7000, speakers 7303, and the like. Furthermore, it can have an LED lamp, an operation key (including a power switch or an operation switch), a connection terminal, various sensors, a microphone, and the like.
  • FIG. 37D is a digital signage 7400 attached to a cylindrical post 7401.
  • FIG. A digital signage 7400 has a display section 7000 provided along the curved surface of a pillar 7401 .
  • the semiconductor device of one embodiment of the present invention can be applied to the display portion 7000 in FIGS. 37C and 37D.
  • the wider the display unit 7000 the more information can be provided at once.
  • the wider the display unit 7000 the more conspicuous it is, and the more effective the advertisement can be, for example.
  • a touch panel By applying a touch panel to the display unit 7000, not only can images or moving images be displayed on the display unit 7000, but also the user can intuitively operate the display unit 7000, which is preferable. Further, when used for providing information such as route information or traffic information, usability can be enhanced by intuitive operation.
  • the digital signage 7300 or digital signage 7400 is preferably capable of cooperating with an information terminal 7311 or information terminal 7411 such as a smartphone possessed by the user through wireless communication.
  • advertisement information displayed on the display unit 7000 can be displayed on the screen of the information terminal 7311 or the information terminal 7411 .
  • display on the display portion 7000 can be switched.
  • the digital signage 7300 or 7400 can execute a game using the screen of the information terminal 7311 or 7411 as an operating means (controller). This allows an unspecified number of users to simultaneously participate in and enjoy the game.
  • An information terminal 7550 shown in FIG. 37E includes a housing 7551, a display section 7552, a microphone 7557, a speaker section 7554, a camera 7553, operation switches 7555, and the like.
  • a semiconductor device according to one embodiment of the present invention can be applied to the display portion 7552 .
  • the display portion 7552 has a function as a touch panel.
  • the information terminal 7550 also includes an antenna, a battery, and the like inside a housing 7551 .
  • the information terminal 7550 can be used as, for example, a smartphone, a mobile phone, a tablet information terminal, a tablet personal computer, an e-book reader, or the like.
  • FIG. 37F shows an example of a wristwatch-type information terminal.
  • An information terminal 7660 includes a housing 7661, a display portion 7662, a band 7663, a buckle 7664, an operation switch 7665, an input/output terminal 7666, and the like.
  • the information terminal 7660 also includes an antenna, a battery, and the like inside a housing 7661 .
  • Information terminal 7660 is capable of running a variety of applications such as mobile telephony, e-mail, text viewing and composition, music playback, Internet communication, computer games, and the like.
  • the display unit 7662 has a touch sensor and can be operated by touching the screen with a finger or a stylus. For example, by touching an icon 7667 displayed on the display portion 7662, the application can be activated.
  • the operation switch 7665 can have various functions such as time setting, power on/off operation, wireless communication on/off operation, manner mode execution/cancellation, and power saving mode execution/cancellation. .
  • the operating system installed in the information terminal 7660 can set the function of the operation switch 7665 .
  • the information terminal 7660 is capable of performing standardized short-range wireless communication. For example, by intercommunicating with a headset capable of wireless communication, hands-free communication is also possible.
  • the information terminal 7660 has an input/output terminal 7666 and can transmit/receive data to/from another information terminal through the input/output terminal 7666 .
  • charging can be performed through the input/output terminal 7666 . Note that the charging operation may be performed by wireless power supply without using the input/output terminal 7666 .
  • FIG. 38A The appearance of the automobile 9700 is shown in FIG. 38A.
  • the driver's seat of automobile 9700 is shown in FIG. 38B.
  • An automobile 9700 includes a vehicle body 9701, wheels 9702, a dashboard 9703, lights 9704, and the like.
  • the display device according to one embodiment of the present invention can be used for the display portion of the automobile 9700 or the like.
  • the display device of one embodiment of the present invention can be provided in the display portions 9710 to 9715 illustrated in FIG. 38B.
  • a display unit 9710 and a display unit 9711 are display devices provided on the windshield of the automobile.
  • a display device according to one embodiment of the present invention can be a so-called see-through display device in which the opposite side can be seen through by forming an electrode included in the display device using a light-transmitting conductive material.
  • a display device in a see-through state does not obstruct the view even when the automobile 9700 is driven. Therefore, the display device according to one embodiment of the present invention can be installed on the windshield of the automobile 9700 .
  • a light-transmitting transistor such as an organic transistor using an organic semiconductor material or a transistor using an oxide semiconductor is preferably used. .
  • the display unit 9712 is a display device provided on the pillar part. For example, by displaying an image from an imaging means provided on the vehicle body on the display portion 9712, the field of view blocked by the pillar can be complemented.
  • a display unit 9713 is a display device provided in the dashboard portion. For example, by displaying an image from an imaging means provided on the vehicle body on the display portion 9713, the field of view blocked by the dashboard can be complemented. That is, by projecting an image from the imaging means provided outside the automobile, blind spots can be compensated for and safety can be enhanced. In addition, by projecting an image that supplements the invisible part, safety confirmation can be performed more naturally and without discomfort.
  • Fig. 39 shows the interior of a car that uses bench seats for the driver's seat and passenger's seat.
  • the display unit 9721 is a display device provided on the door. For example, by displaying an image from an imaging unit provided in the vehicle body on the display portion 9721, the field of view blocked by the door can be complemented.
  • a display unit 9722 is a display device provided on the steering wheel.
  • the display unit 9723 is a display device provided in the center of the seating surface of the bench seat.
  • a display unit 9714, a display unit 9715, or a display unit 9722 displays navigation information, travel speed, engine speed, travel distance, remaining amount of fuel, gear status, air conditioner settings, etc., thereby providing various information. can provide.
  • the display items and layout displayed on the display unit can be appropriately changed according to the user's preference. Note that the above information can also be displayed on the display portions 9710 to 9713 , 9721 , and 9723 . Further, the display portions 9710 to 9715 and the display portions 9721 to 9723 can also be used as lighting devices.
  • a sample including a plurality of the transistors described in the above embodiments was manufactured, and electrical characteristics of the transistors, variations in the electrical characteristics of the transistors, and reliability of the transistors were evaluated.
  • a sample used in this example includes a transistor similar to the transistor 500 illustrated in FIGS. 34A to 34C.
  • the design values of the sample transistor 500 were a channel length of 200 nm and a channel width of 130 nm.
  • three transistors 500 are connected in series to form a triple gate structure (see transistor 180B in FIG. 5B).
  • a plurality of triple gate structures each including three transistors 500 are provided.
  • the transistor 500 includes an insulator 514, an insulator 516 over the insulator 514, a conductor 505 embedded in the insulator 516, and the insulator 516.
  • Insulator 522 over conductor 505
  • insulator 524 over insulator 522
  • metal oxide 531 over insulator 524
  • metal oxide 531 over metal oxide 531 .
  • a conductor 542a and a conductor 542b that are spaced apart from each other
  • an insulator 554 that is arranged over the conductor 542a and the conductor 542b and has an opening between the conductor 542a and the conductor 542b.
  • the insulator 514 is a laminated film of a silicon nitride film with a thickness of 60 nm and an aluminum oxide film with a thickness of 40 nm on the silicon nitride film.
  • a sputtering method was used for forming the silicon nitride film and the aluminum oxide film.
  • the insulator 516 is a silicon oxide film formed using a sputtering method.
  • the conductor 505 has a structure in which the conductor 505a and the conductor 505b are included, but the conductor 505c is not included.
  • the conductor 505a is a stacked film of a 40-nm-thick tantalum nitride film and a 20-nm-thick titanium nitride film over the tantalum nitride film.
  • the tantalum nitride film was formed by a sputtering method, and the titanium nitride film was formed by a CVD method.
  • a conductor 505b is a tungsten film formed by a CVD method.
  • the insulator 522 is a hafnium oxide film with a film thickness of 20 nm deposited by the ALD method.
  • the insulator 524 is a silicon oxide film with a thickness of 20 nm formed by a sputtering method.
  • the metal oxide 531 according to this example has a single-layer structure like the semiconductor layer 321 shown in FIG. That is, the metal oxide 531 has a single layer structure of only the metal oxide 531a.
  • the metal oxide 531a is an In--Ga--Zn oxide film with a thickness of 20 nm.
  • the conductors 542a and 542b are tantalum nitride films with a film thickness of 20 nm formed by a sputtering method.
  • a 5-nm-thick aluminum oxide film is formed by a sputtering method so as to overlap with the conductors 542a and 542b.
  • the insulator 554 is a laminated film of a 5-nm-thick aluminum oxide film and a 5-nm-thick silicon nitride film over the aluminum oxide film.
  • An ALD method was used to form the silicon nitride film, and a sputtering method was used to form the aluminum oxide film.
  • the insulator 580 is a silicon oxide film formed using a sputtering method.
  • the insulator 550 includes a 1-nm-thick aluminum oxide film, a 10-nm-thick silicon oxide film over the aluminum oxide film, a 1.5-nm-thick hafnium oxide film over the silicon oxide film, and the oxide film. It is a lamination film of a silicon nitride film with a thickness of 1 nm on a hafnium film. An ALD method was used to form the aluminum oxide film, the silicon oxide film, the hafnium oxide film, and the silicon nitride film.
  • the conductor 560 has a conductor 560a and a conductor 560b.
  • the conductor 560a is a titanium nitride film with a thickness of 5 nm.
  • the titanium nitride film was formed by the CVD method.
  • a conductor 560b is a tungsten film formed by a CVD method.
  • the insulator 574 is an aluminum oxide film with a thickness of 40 nm formed by a sputtering method.
  • a sample having a plurality of transistors 500 having the structure described above was evaluated for electrical characteristics and reliability.
  • Id-Vg characteristics were measured as electrical characteristics.
  • the drain voltage Vd is 0.1 V or 1.2 V
  • the source voltage Vs and the back gate voltage Vbg are 0 V
  • the top gate voltage Vg is from -4.0 V to +4.0 V, 0.1 V Swept in steps.
  • the said measurement was performed in a room temperature environment.
  • FIG. 40A shows the Id-Vg characteristics of the transistor included in the sample.
  • the horizontal axis represents gate voltage (Vg [V]) and the vertical axis represents drain current (Id [A]).
  • the solid line indicates Id when the drain voltage Vd is 0.1V
  • the dashed line indicates Id when the drain voltage Vd is 1.2V.
  • Id-Vg characteristics of the triple-gate transistor were measured, and the threshold voltage (Vth [V]), Ion [A], and S value (SS [V/dec]) were measured. Variability was evaluated. Note that Id-Vg characteristics were measured for 1060 triple-gate transistors (1060 transistors 180B).
  • the S value is the Vg value required for Id to change by one digit in the subthreshold region when Vd is set to 1.2V.
  • FIG. 40B shows the cumulative probabilities of the threshold voltages of the transistors included in the sample.
  • the horizontal axis represents threshold voltage (Vth [V]) and the vertical axis represents cumulative probability (Percentile [%]).
  • the standard deviation ⁇ of Vth of the transistor was 161 mV.
  • FIG. 41A shows the cumulative probability of Ion of the transistors included in the sample.
  • the horizontal axis represents Ion [A]
  • the vertical axis represents cumulative probability (Percentile [%]).
  • FIG. 41B shows the cumulative probability of the S values of the transistors included in the sample.
  • the horizontal axis represents the S value (SS [V/dec]) and the vertical axis represents the cumulative probability (Percentile [%]).
  • the standard deviation ⁇ of the S value of the transistor was 48 mV/dec.
  • the field effect mobility ⁇ FE is obtained by solving the equation of the gradual channel approximation for the field effect mobility ⁇ FE.
  • FIG. 42A shows the time dependence of the threshold voltage difference.
  • the horizontal axis represents the stress time (Time [hr])
  • the vertical axis represents the threshold voltage difference ( ⁇ Vth [mV]).
  • white circles in FIG. 42A are graphs of the stress test displayed in white
  • black circles are graphs of the stress test displayed in black.
  • ⁇ Vth was approximately +100 mV or less under the stress of white display.
  • ⁇ Vth changed in the negative direction, but the absolute value of ⁇ Vth was smaller than under stress of white display. Therefore, even if the transistor of this embodiment is used as a drive transistor that continues to flow a current for a long period of time, it is presumed that the deterioration of the threshold voltage is small.
  • FIG. 42B shows the time dependence of the S value difference.
  • the horizontal axis represents stress time (Time [hr])
  • the vertical axis represents difference in S value ( ⁇ SS [V/dec]).
  • white circles in FIG. 42B are graphs of the stress test displayed in white
  • black circles are graphs of the stress test displayed in black.
  • FIG. 43A shows the time dependence of the field effect mobility difference.
  • the horizontal axis represents the stress time (Time [hr])
  • the vertical axis represents the difference in field effect mobility ( ⁇ FE [cm 2 /Vs]).
  • white circles in FIG. 43A are graphs of the stress test displayed in white
  • black circles are graphs of the stress test displayed in black.
  • FIG. 43B shows the time dependence of the Ion difference.
  • the horizontal axis represents the stress time (Time [hr])
  • the vertical axis represents the Ion difference ( ⁇ Ion [%]).
  • the difference in Ion is shown as a percentage with the initial state being 100%.
  • white circles in FIG. 43B are graphs of the stress test displayed in white
  • black circles are graphs of the stress test displayed in black.
  • Ion changed in the direction of increasing with the stress of white display and the stress of black display.
  • the device can provide a uniform display over a long period of time.
  • the Id-Vd characteristics were measured before and after the 60-hour stress test.
  • the top gate voltage Vg was set to 1.9 V
  • the source voltage Vs and the back gate voltage Vbg were set to 0 V
  • the drain voltage Vd was swept from 0 V to +5.0 V in steps of 0.1 V. Further, the measurement was performed at a substrate temperature of 125°C.
  • FIG. 44A shows the results of Id-Vd measurement before and after stress in white display
  • FIG. 44B shows the results of Id-Vd measurement before and after stress in black display
  • the horizontal axis represents drain voltage (Vd [V])
  • the vertical axis represents drain current (Id [A]).
  • the Id before the stress test is indicated by a solid line
  • the Id after the stress test is indicated by a broken line.
  • the transistor according to this embodiment can suitably drive a light emitting device as a constant current source circuit.
  • a substrate was prepared.
  • a silicon substrate provided with a transistor and an insulating layer was used as a substrate.
  • the substrate corresponds to the configuration between the substrate 69 and the insulating layer 288 shown in FIG.
  • a first tungsten film with a thickness of 50 nm was formed on the substrate by a sputtering method.
  • the first tungsten film was processed to form a plurality of island-shaped tungsten layers.
  • the tungsten layer corresponds to the conductive layer 87 described in the above embodiment.
  • an insulating layer was formed on the tungsten layer.
  • As insulating layers an aluminum oxide film with a thickness of 14 nm and a silicon oxynitride film with a thickness of 7 nm were formed in this order.
  • the aluminum oxide film was formed by ALD, and the silicon oxynitride film was formed by CVD.
  • the insulating layer corresponds to the insulating layer 91 described in the previous embodiment.
  • a second tungsten film with a thickness of 30 nm was formed over the insulating layer by a sputtering method.
  • the second tungsten film corresponds to the film that forms the conductive layer 89 described in the above embodiment.
  • a first organic film with a thickness of 150 nm was formed on the second tungsten film by spin coating.
  • An SOC (Spin On Carbon) film was used as the first organic film.
  • a second organic film with a film thickness of 40 nm was formed on the first organic film by spin coating.
  • An SOG (Spin On Glass) film was used as the second organic film.
  • a resist material was applied onto the second organic film, and a plurality of resist masks were formed by photolithography using an electron beam.
  • a negative resist material was used, and the film thickness of the resist mask was set to 100 nm.
  • the resist mask corresponds to the resist mask for forming the conductive layer 89 described in the above embodiment.
  • the ratio of the area of the resist mask was varied among the samples.
  • the ratio of the area of the resist mask of the sample 1 was set to 21%, and the ratio of the area of the resist mask of the sample 2 was set to 49%.
  • FIG. 45A An optical microscope image of Sample 1 is shown in FIG. 45A.
  • An optical microscope image of Sample 2 is shown in FIG. 45B.
  • Figures 45A and 45B are bright field images of the reflection, respectively.
  • FIG. 45A it was confirmed that Sample 1 had pattern defects in the resist mask (PR) (see the region indicated by the dashed line in FIG. 45A).
  • sample 2 no pattern defect of the resist mask (PR) was observed.

Abstract

製造歩留まりの高い半導体装置を提供する。 複数の副画素を有する半導体装置とする。副画素は、第１のトランジスタ、第２のトランジスタ、第１の容量素子乃至第３の容量素子、第１の絶縁層及び配線を有する。第１の容量素子乃至第３の容量素子はそれぞれ、第１の導電層と、第２の導電層と、第１の導電層と第２の導電層に挟持される第２の絶縁層と、を有する。第１の絶縁層は、第１のトランジスタ及び第２のトランジスタ上に設けられる。第１の容量素子乃至第３の容量素子の第１の導電層、及び配線はそれぞれ、第１の絶縁層上に設けられる。上面視において、副画素の面積に対する、第１の容量素子乃至第３の容量素子の第１の導電層、及び配線の合計面積の割合が１５パーセント以上である。第２の容量素子の第１の導電層の面積、及び第３の容量素子の第１の導電層の面積はそれぞれ、第１の容量素子の第１の導電層の面積の２倍以上である。

Description

半導体装置
　本発明の一態様は、半導体装置に関する。
　なお、本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する本発明の一態様の技術分野として、半導体装置、表示装置、発光装置、蓄電装置、記憶装置、電子機器、照明装置、入力装置、入出力装置、それらの駆動方法、またはそれらの製造方法、を一例として挙げることができる。
　本明細書等において、半導体装置とは、半導体特性を利用した装置であり、半導体素子（トランジスタ、ダイオード、フォトダイオード等）を含む回路、同回路を有する装置等をいう。また、半導体特性を利用することで機能しうる装置全般をいう。例えば、集積回路、集積回路を備えたチップ、パッケージにチップを収納した電子部品は半導体装置の一例である。また、記憶装置、表示装置、発光装置、照明装置および電子機器等は、それ自体が半導体装置であり、かつ、半導体装置を有している場合がある。
　近年、仮想現実（ＶＲ：Ｖｉｒｔｕａｌ　Ｒｅａｌｉｔｙ）、拡張現実（ＡＲ：Ａｕｇｍｅｎｔｅｄ　Ｒｅａｌｉｔｙ）、代替現実（ＳＲ：Ｓｕｂｓｔｉｔｕｔｉｏｎａｌ　Ｒｅａｌｉｔｙ）、または複合現実（ＭＲ：Ｍｉｘｅｄ　Ｒｅａｌｉｔｙ）に適用可能な表示装置が求められている。
　ＶＲ、ＡＲ、ＳＲ、およびＭＲは総称してｘＲ（Ｅｘｔｅｎｄｅｄ　Ｒｅａｌｉｔｙ）とも呼ばれる。ｘＲ向けの表示装置は、現実感、及び没入感を高めるために、精細度の高いこと、及び色再現性の高いことが望まれている。当該表示装置に適用可能なものとして、例えば、液晶表示装置、有機ＥＬ（Ｅｌｅｃｔｒｏ　Ｌｕｍｉｎｅｓｃｅｎｃｅ）素子、発光ダイオード（ＬＥＤ：Ｌｉｇｈｔ　Ｅｍｉｔｔｉｎｇ　Ｄｉｏｄｅ）等の発光デバイスを備える発光装置などが挙げられる。
　例えば、有機ＥＬ素子の基本的な構成は、一対の電極間に発光性の有機化合物を含む層を挟持したものである。この素子に電圧を印加することにより、発光性の有機化合物から発光を得ることができる。このような有機ＥＬ素子が適用された表示装置は、液晶表示装置等で必要であったバックライトが不要なため、薄型、軽量、高コントラストで且つ低消費電力な表示装置を実現できる。また、有機ＥＬ素子の応答速度は速いため、動きの速い映像の表示に好適な表示装置を実現できる。例えば、有機ＥＬ素子を用いた表示装置の一例が、特許文献１に記載されている。
　特許文献２では、有機ＥＬ素子の発光輝度を制御する画素回路において、画素毎にトランジスタのしきい値電圧ばらつきを補正し、表示装置の表示品位を高める回路構成が開示されている。
特開２００２−３２４６７３号公報 特開２０１５−１３２８１６号公報
　本発明の一態様は、製造歩留まりの高い半導体装置または表示装置を提供することを課題の一とする。または、小型の半導体装置または表示装置を提供することを課題の一とする。または、本発明の一態様は、表示品位が高い半導体装置または表示装置を提供することを課題の一とする。または、色再現性が高い半導体装置または表示装置を提供することを課題の一とする。または、高精細な半導体装置または表示装置を提供することを課題の一とする。または、信頼性が高い半導体装置または表示装置を提供することを課題の一とする。または、本発明の一態様は、消費電力が低い半導体装置または表示装置を提供することを課題の一とする。または、新規な半導体装置または表示装置を提供することを課題の一とする。
　なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一態様は、これらの課題の全てを解決する必要はないものとする。なお、これら以外の課題は、明細書、図面、請求項などの記載から抽出することが可能である。
　本発明の一態様は、表示部を有する半導体装置である。表示部は、複数の副画素を有する。複数の副画素はそれぞれ、第１のトランジスタと、第２のトランジスタと、第１の容量素子と、第２の容量素子と、第３の容量素子と、第１の絶縁層と、配線と、を有する。第１のトランジスタは、第２のトランジスタ、第１の容量素子、第２の容量素子、及び第３の容量素子と電気的に接続される。第１の容量素子乃至第３の容量素子はそれぞれ、第１の導電層と、第２の導電層と、第１の導電層と第２の導電層に挟持される第２の絶縁層と、を有する。第１の絶縁層は、第１のトランジスタ及び第２のトランジスタ上に設けられる。第１の容量素子乃至第３の容量素子の第１の導電層、及び配線はそれぞれ、第１の絶縁層上に設けられる。上面視において、副画素の面積に対する、第１の容量素子乃至第３の容量素子の第１の導電層、及び配線の合計面積の割合は１５％以上である。第２の容量素子の第１の導電層の面積は、第１の容量素子の第１の導電層の面積の２倍以上である。第３の容量素子の第１の導電層の面積は、第１の容量素子の第１の導電層の面積の２倍以上である。
　前述の半導体装置において、基板と、第３のトランジスタを有することが好ましい。第１のトランジスタ乃至第３のトランジスタはそれぞれ、基板上に設けられる。第３のトランジスタは、電気的にフローティングである。第１のトランジスタ乃至第３のトランジスタはそれぞれ、半導体層を有する。上面視において、副画素の面積に対する、第１のトランジスタ乃至第３のトランジスタの半導体層の合計面積の割合は１５％以上であることが好ましい。
　前述の半導体装置において、第３のトランジスタの半導体層は、第１のトランジスタの半導体層と共有する領域を有することが好ましい。
　前述の半導体装置において、第３のトランジスタは、複数であることが好ましい。
　前述の半導体装置において、第１のトランジスタのソースまたはドレインの一方は、第１の容量素子の一方の端子と電気的に接続されることが好ましい。第１のトランジスタのゲートは、第１の容量素子の他方の端子と電気的に接続されることが好ましい。第１のトランジスタのソースまたはドレインの他方は、第２のトランジスタのソースまたはドレインの一方、第２の容量素子の一方の端子、及び第３の容量素子の一方の端子、と電気的に接続されることが好ましい。第２のトランジスタのゲートは、第２の容量素子の他方の端子と電気的に接続されることが好ましい。第２のトランジスタのバックゲートは、第３の容量素子の他方の端子と電気的に接続されることが好ましい。
　前述の半導体装置において、第２のトランジスタは、マルチチャネルトランジスタであることが好ましい。
　前述の半導体装置において、発光デバイスを有することが好ましい。発光デバイスの一方の端子は、第１のトランジスタのソースまたはドレインの一方と電気的に接続されることが好ましい。
　前述の半導体装置において、第１のトランジスタ及び第２のトランジスタの一または複数は、半導体層に金属酸化物を含むことが好ましい。
　前述の半導体装置において、金属酸化物は、インジウム及び亜鉛の一または複数を含むことが好ましい。
　前述の半導体装置において、第２のトランジスタは、半導体層と、半導体層上に、互いに離隔して配置された第１の導電体、及び第２の導電体と、第１の導電体、及び第２の導電体の上に配置され、第１の導電体及び第２の導電体の間に開口が形成された第１の絶縁体と、第１の絶縁体の開口の中に配置された第３の導電体と、半導体層、第１の導電体、第２の導電体、及び第１の絶縁体と、第３の導電体との間に配置された第２の絶縁体と、を有することが好ましい。
　本発明の一態様によれば、製造歩留まりの高い半導体装置または表示装置を提供できる。または、小型の半導体装置または表示装置を提供できる。または、本発明の一態様は、表示品位が高い半導体装置または表示装置を提供できる。または、色再現性が高い半導体装置または表示装置を提供できる。または、高精細な半導体装置または表示装置を提供できる。または、信頼性が高い半導体装置または表示装置を提供できる。または、本発明の一態様は、消費電力が低い半導体装置または表示装置を提供できる。または、新規な半導体装置または表示装置を提供できる。
　なお、これらの効果の記載は、他の効果の存在を妨げるものではない。なお、本発明の一態様は、必ずしも、これらの効果の全てを有する必要はない。なお、これら以外の効果は、明細書、図面、請求項などの記載から抽出することが可能である。
図１Ａ及び図１Ｂは、表示装置の斜視図である。
図２は、表示装置の構成例を示す断面図である。
図３Ａ及び図３Ｂは、表示装置の構成例を示す上面図である。
図４は、半導体装置を説明する回路図である。
図５Ａ乃至図５Ｃは、トランジスタの回路記号を示す図である。
図６は、半導体装置を説明する回路図である。
図７は、半導体装置を説明する上面図である。
図８は、半導体装置を説明する上面図である。
図９は、半導体装置を説明する上面図である。
図１０は、半導体装置を説明する上面図である。
図１１は、半導体装置を説明する上面図である。
図１２Ａ及び図１２Ｂは、半導体装置を説明する上面図である。
図１３Ａ及び図１３Ｂは、半導体装置を説明する上面図である。
図１４Ａ及び図１４Ｂは、半導体装置を説明する上面図である。
図１５Ａ及び図１５Ｂは、半導体装置を説明する上面図である。
図１６Ａ乃至図１６Ｇは、画素の構成例を説明する上面図である。
図１７Ａ及び図１７Ｂは、半導体装置を説明する上面図である。
図１８Ａ及び図１８Ｂは、半導体装置を説明する上面図である。
図１９は、半導体装置の動作を説明するタイミングチャートである。
図２０は、半導体装置の動作を説明する図である。
図２１は、半導体装置の動作を説明する図である。
図２２は、半導体装置の動作を説明する図である。
図２３は、半導体装置の動作を説明する図である。
図２４は、半導体装置の動作を説明する図である。
図２５は、半導体装置の動作を説明する図である。
図２６Ａ乃至図２６Ｄは、発光デバイスの構成例を説明する図である。
図２７Ａ乃至図２７Ｄは、発光デバイスの構成例を示す図である。
図２８Ａ乃至図２８Ｄは、発光デバイスの構成例を示す図である。
図２９Ａおよび図２９Ｂは、発光デバイスの構成例を示す図である。
図３０は、表示装置の構成例を示す断面図である。
図３１は、表示装置の構成例を示す断面図である。
図３２は、表示装置の構成例を示す断面図である。
図３３は、表示装置の構成例を示す断面図である。
図３４Ａは、トランジスタの構成例を示す上面図である。図３４Ｂおよび図３４Ｃは、トランジスタの構成例を示す断面図である。
図３５Ａは、結晶構造の分類を説明する図である。図３５Ｂは、ＣＡＡＣ−ＩＧＺＯ膜のＸＲＤスペクトルを説明する図である。図３５Ｃは、ＣＡＡＣ−ＩＧＺＯ膜の極微電子線回折パターンを説明する図である。
図３６Ａ乃至図３６Ｆは、電子機器の一例を説明する図である。
図３７Ａ乃至図３７Ｆは、電子機器の一例を説明する図である。
図３８Ａおよび図３８Ｂは、電子機器の一例を説明する図である。
図３９は、電子機器の一例を説明する図である。
図４０Ａは、本実施例に係る電気特性を示す図であり、図４０Ｂは、本実施例に係る電気特性のばらつきを示す図である。
図４１Ａ及び図４１Ｂは、本実施例に係る電気特性のばらつきを示す図である。
図４２Ａ及び図４２Ｂは、本実施例に係る信頼性を示す図である。
図４３Ａ及び図４３Ｂは、本実施例に係る信頼性を示す図である。
図４４Ａ及び図４４Ｂは、本実施例に係る信頼性を示す図である。
図４５Ａ及び図４５Ｂは、本実施例に係る光学顕微鏡の画像である。
　以下、実施の形態について図面を参照しながら説明する。ただし、実施の形態は多くの異なる態様で実施することが可能であり、趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は、以下の実施の形態の記載内容に限定して解釈されるものではない。
　本明細書等において、ＸとＹとが接続されていると記載されている場合は、ＸとＹとが電気的に接続されている場合と、ＸとＹとが機能的に接続されている場合と、ＸとＹとが直接接続されている場合とが、本明細書等に開示されているものとする。したがって、所定の接続関係、例えば、図または文章に示された接続関係に限定されず、図または文章に示された接続関係以外のものも、図または文章に開示されているものとする。Ｘ、Ｙは、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層など）であるとする。
　ＸとＹとが電気的に接続されている場合の一例としては、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示デバイス、発光デバイス、負荷など）が、ＸとＹとの間に１個以上接続されることが可能である。
　ＸとＹとが機能的に接続されている場合の一例としては、ＸとＹとの機能的な接続を可能とする回路（例えば、論理回路（インバータ、ＮＡＮＤ回路、ＮＯＲ回路など）、信号変換回路（デジタルアナログ変換回路、アナログデジタル変換回路、ガンマ補正回路など）、電位レベル変換回路（電源回路（昇圧回路、降圧回路など）、信号の電位レベルを変えるレベルシフタ回路など）、電圧源、電流源、切り替え回路、増幅回路（信号振幅または電流量などを大きく出来る回路、オペアンプ、差動増幅回路、ソースフォロワ回路、バッファ回路など）、信号生成回路、記憶回路、制御回路など）が、ＸとＹとの間に１個以上接続されることが可能である。なお、一例として、ＸとＹとの間に別の回路を挟んでいても、Ｘから出力された信号がＹへ伝達される場合は、ＸとＹとは機能的に接続されているものとする。
　なお、ＸとＹとが電気的に接続されている、と明示的に記載する場合は、ＸとＹとが電気的に接続されている場合（つまり、ＸとＹとの間に別の素子または別の回路を挟んで接続されている場合）と、ＸとＹとが直接接続されている場合（つまり、ＸとＹとの間に別の素子または別の回路を挟まずに接続されている場合）とを含むものとする。
　例えば、「ＸとＹとトランジスタのソース（または第１の端子など）とドレイン（または第２の端子など）とは、互いに電気的に接続されており、Ｘ、トランジスタのソース（または第１の端子など）、トランジスタのドレイン（または第２の端子など）、Ｙの順序で電気的に接続されている。」と表現することができる。または、「トランジスタのソース（または第１の端子など）は、Ｘと電気的に接続され、トランジスタのドレイン（または第２の端子など）はＹと電気的に接続され、Ｘ、トランジスタのソース（または第１の端子など）、トランジスタのドレイン（または第２の端子など）、Ｙは、この順序で電気的に接続されている」と表現することができる。または、「Ｘは、トランジスタのソース（または第１の端子など）とドレイン（または第２の端子など）とを介して、Ｙと電気的に接続され、Ｘ、トランジスタのソース（または第１の端子など）、トランジスタのドレイン（または第２の端子など）、Ｙは、この接続順序で設けられている」と表現することができる。これらの例と同様な表現方法を用いて、回路構成における接続の順序について規定することにより、トランジスタのソース（または第１の端子など）と、ドレイン（または第２の端子など）とを、区別して、技術的範囲を決定することができる。なお、これらの表現方法は、一例であり、これらの表現方法に限定されない。ここで、Ｘ、Ｙは、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など）であるとする。
　なお、回路図上は独立している構成要素同士が電気的に接続しているように図示されている場合であっても、１つの構成要素が、複数の構成要素の機能を併せ持っている場合もある。例えば、配線の一部が電極としても機能する場合は、一の導電膜が、配線の機能、および電極の機能の両方の構成要素の機能を併せ持っている。したがって、本明細書における電気的に接続とは、このような、一の導電膜が、複数の構成要素の機能を併せ持っている場合も、その範疇に含める。
　本明細書等において、「容量素子」とは、例えば、０Ｆよりも高い静電容量の値を有する回路素子、０Ｆよりも高い静電容量の値を有する配線の領域、寄生容量、トランジスタのゲート容量などとすることができる。そのため、本明細書等において、「容量素子」は、１対の電極と、当該電極の間に含まれている誘電体と、を含む回路素子だけでなく、配線と配線との間に生じる寄生容量、トランジスタのソースまたはドレインの一方とゲートとの間に生じるゲート容量などを含むものとする。また、「容量素子」「寄生容量」「ゲート容量」などという用語は、「容量」などの用語に言い換えることができ、逆に、「容量」という用語は、「容量素子」「寄生容量」「ゲート容量」などの用語に言い換えることができる。また、「容量」の「１対の電極」という用語は、「一対の導電体」「一対の導電領域」「一対の領域」などに言い換えることができる。
　本明細書等において、トランジスタは、ゲート、ソース、およびドレインと呼ばれる３つの端子を有する。ゲートは、ソースとドレインの間に流れる電流量を制御する制御端子である。ソースまたはドレインとして機能する二つの端子は、トランジスタの入出力端子である。二つの入出力端子は、トランジスタの導電型（ｎチャネル型、ｐチャネル型）およびトランジスタの３つの端子に与えられる電位の高低によって、一方がソースとなり他方がドレインとなる。このため、本明細書等においては、ソースおよびドレインの用語は、言い換えることができるものとする。また、本明細書等では、トランジスタの接続関係を説明する際、「ソースまたはドレインの一方」（または第１電極、または第１端子）、「ソースまたはドレインの他方」（または第２電極、または第２端子）という表記を用いる。なお、トランジスタの構造によっては、上述した３つの端子に加えて、バックゲートを有する場合がある。この場合、本明細書等において、トランジスタのゲートまたはバックゲートの一方を第１ゲートと呼称し、トランジスタのゲートまたはバックゲートの他方を第２ゲートと呼称することがある。更に、同じトランジスタにおいて、「ゲート」と「バックゲート」の用語は互いに入れ換えることができる場合がある。また、トランジスタが、３以上のゲートを有する場合は、本明細書等においては、それぞれのゲートを第１ゲート、第２ゲート、第３ゲートなどと呼称することがある。
　本明細書等において、「ノード」は、回路構成、デバイス構造等に応じて、端子、配線、電極、導電層、導電体、不純物領域等と言い換えることが可能である。また、端子、配線等を「ノード」と言い換えることが可能である。
　本明細書等において、「第１」、「第２」、「第３」という序数詞は、構成要素の混同を避けるために付したものである。従って、構成要素の数を限定するものではない。また、構成要素の順序を限定するものではない。例えば、本明細書などの実施の形態の一において「第１」に言及された構成要素が、他の実施の形態、あるいは特許請求の範囲などにおいて「第２」に言及された構成要素とすることもありうる。また例えば、本明細書等の実施の形態の一において「第１」に言及された構成要素を、他の実施の形態、あるいは特許請求の範囲などにおいて省略することもありうる。
　本明細書等において、「上に」、「下に」、「上方に」、または「下方に」などの配置を示す語句は、構成要素同士の位置関係を、図面を参照して説明するために、便宜上用いている場合がある。また、構成要素同士の位置関係は、各構成を描写する方向に応じて適宜変化するものである。従って、明細書等で説明した語句に限定されず、状況に応じて適切に言い換えることができる。例えば、「導電体の上面に位置する絶縁体」の表現では、示している図面の向きを１８０度回転することによって、「導電体の下面に位置する絶縁体」と言い換えることができる。
「上」および「下」の用語は、構成要素の位置関係が直上または直下で、かつ、直接接していることを限定するものではない。例えば、「絶縁層Ａ上の電極Ｂ」の表現であれば、絶縁層Ａの上に電極Ｂが直接接して形成されている必要はなく、絶縁層Ａと電極Ｂとの間に他の構成要素を含むものを除外しない。
　本明細書等において、「重なる」などの用語は、構成要素の積層順などの状態を限定するものではない。例えば、「絶縁層Ａに重なる電極Ｂ」の表現であれば、絶縁層Ａの上に電極Ｂが形成されている状態に限らず、絶縁層Ａの下に電極Ｂが形成されている状態または絶縁層Ａの右側（もしくは左側）に電極Ｂが形成されている状態などを除外しない。
　本明細書等において、「隣接」および「近接」の用語は、構成要素が直接接していることを限定するものではない。例えば、「絶縁層Ａに隣接する電極Ｂ」の表現であれば、絶縁層Ａと電極Ｂが直接接して形成されている必要はなく、絶縁層Ａと電極Ｂの間に他の構成要素を含むものを除外しない。
　本明細書等において、「膜」、「層」などの語句は、状況に応じて、互いに入れ替えることが可能である。例えば、「導電層」という用語を、「導電膜」という用語に変更することが可能な場合がある。または、例えば、「絶縁膜」という用語を、「絶縁層」という用語に変更することが可能な場合がある。または、場合によっては、または、状況に応じて、「膜」、「層」などの語句を使わずに、別の用語に入れ替えることが可能である。例えば、「導電層」または「導電膜」という用語を、「導電体」という用語に変更することが可能な場合がある。または、「導電体」という用語を、「導電層」または「導電膜」という用語に変更することが可能な場合がある。または、例えば、「絶縁層」または「絶縁膜」という用語を、「絶縁体」という用語に変更することが可能な場合がある。または、「絶縁体」という用語を、「絶縁層」または「絶縁膜」という用語に変更することが可能な場合がある。
　本明細書等において「電極」、「配線」、「端子」などの用語は、これらの構成要素を機能的に限定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり、その逆もまた同様である。さらに、「電極」または「配線」の用語は、複数の「電極」または「配線」が一体となって形成されている場合なども含む。また、例えば、「端子」は「配線」または「電極」の一部として用いられることがあり、その逆もまた同様である。更に、「端子」の用語は、複数の「電極」「配線」「端子」などが一体となって形成されている場合なども含む。そのため、例えば、「電極」は「配線」または「端子」の一部とすることができ、また、例えば、「端子」は「配線」または「電極」の一部とすることができる。また、「電極」「配線」「端子」などの用語は、場合によって、「領域」などの用語に置き換える場合がある。
　本明細書等において、「配線」、「信号線」、「電源線」などの用語は、場合によっては、または、状況に応じて、互いに入れ替えることが可能である。例えば、「配線」という用語を、「信号線」という用語に変更することが可能な場合がある。また、例えば、「配線」という用語を、「電源線」などの用語に変更することが可能な場合がある。また、その逆も同様で、「信号線」「電源線」などの用語を、「配線」という用語に変更することが可能な場合がある。「電源線」などの用語は、「信号線」などの用語に変更することが可能な場合がある。また、その逆も同様で「信号線」などの用語は、「電源線」などの用語に変更することが可能な場合がある。また、配線に印加されている「電位」という用語を、場合によっては、または、状況に応じて、「信号」などという用語に変更することが可能な場合がある。また、その逆も同様で、「信号」などの用語は、「電位」という用語に変更することが可能な場合がある。
　本明細書等において、「スイッチ」とは、複数の端子を備え、端子間の導通および非導を切り換える（選択する）機能を備える。例えば、スイッチが二つの端子を備え、両端子間が導通している場合、当該スイッチは「導通状態である」または「オン状態である」という。また、両端子間が非導通である場合、当該スイッチは「非導通状態である」または「オフ状態である」という。なお、導通状態または非導通状態の一方の状態に切り換えること、もしくは、導通状態または非導通状態の一方の状態を維持することを、「導通状態を制御する」という場合がある。
　つまり、スイッチとは電流を流すか流さないかを制御する機能を備えるものをいう。または、スイッチとは、電流を流す経路を選択して切り換える機能を備えるものをいう。一例として、電気的なスイッチ、機械的なスイッチなどを用いることができる。つまり、スイッチは、電流を制御できるものであればよく、特定のものに限定されない。
　スイッチの一例として、トランジスタ（例えば、バイポーラトランジスタ、ＭＯＳトランジスタなど）、ダイオード（例えば、ＰＮダイオード、ＰＩＮダイオード、ショットキーダイオード、ＭＩＭ（Ｍｅｔａｌ　Ｉｎｓｕｌａｔｏｒ　Ｍｅｔａｌ）ダイオード、ＭＩＳ（Ｍｅｔａｌ　Ｉｎｓｕｌａｔｏｒ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）ダイオード、ダイオード接続のトランジスタなど）、またはこれらを組み合わせた論理回路などがある。なお、スイッチとしてトランジスタを用いる場合、トランジスタの「導通状態」または「オン状態」とは、トランジスタのソース電極とドレイン電極が電気的に短絡されているとみなせる状態をいう。また、トランジスタの「非導通状態」または「オフ状態」とは、トランジスタのソース電極とドレイン電極が電気的に遮断されているとみなせる状態をいう。なおトランジスタを単なるスイッチとして動作させる場合には、トランジスタの極性（導電型）は特に限定されない。
　機械的なスイッチの一例として、ＭＥＭＳ（マイクロ・エレクトロ・メカニカル・システムズ）技術を用いたスイッチがある。そのスイッチは、機械的に動かすことが可能な電極を備え、その電極が動くことによって、導通または非導通を選択する。
　本明細書において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置されている状態をいう。したがって、−５°以上５°以下の場合も含まれる。また、「略平行」または「概略平行」とは、二つの直線が−３０°以上３０°以下の角度で配置されている状態をいう。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。したがって、８５°以上９５°以下の場合も含まれる。また、「略垂直」または「概略垂直」とは、二つの直線が６０°以上１２０°以下の角度で配置されている状態をいう。
　なお、本明細書等において、計数値および計量値に関して「同一」、「同じ」、「等しい」または「均一」（これらの同意語を含む）などと言う場合は、明示されている場合を除き、プラスマイナス２０％の誤差を含むものとする。
　本明細書に記載の実施の形態については、図面を参照しながら説明する。但し、実施の形態は多くの異なる態様で実施することが可能であり、趣旨およびその範囲から逸脱することなく、その形態および詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は、実施の形態の記載内容に限定して解釈されるものではない。なお、実施の形態の発明の構成において、同一部分または同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する場合がある。また、同様の機能を指す場合には、ハッチパターンを同じくし、特に符号を付さない場合がある。また、図面を理解しやすくするため、斜視図または上面図（平面図ともいう）などにおいて、一部の構成要素の記載を省略している場合がある。
　本明細書に係る図面等において、大きさ、層の厚さ、または領域は、明瞭化のために誇張されている場合がある。よって、必ずしもその大きさもしくは縦横比などに限定されない。なお図面は、理想的な例を模式的に示したものであり、図面に示す形状または値などに限定されない。例えば、ノイズによる信号、電圧、若しくは電流のばらつき、または、タイミングのずれによる信号、電圧、若しくは電流のばらつきなどを含むことが可能である。
　本明細書に係る図面等において、Ｘ方向、Ｙ方向、およびＺ方向を示す矢印を付す場合がある。本明細書等において、「Ｘ方向」とはＸ軸に沿う方向であり、明示する場合を除き順方向と逆方向を区別しない場合がある。「Ｙ方向」および「Ｚ方向」についても同様である。また、Ｘ方向、Ｙ方向、およびＺ方向は、それぞれが互いに交差する方向である。より具体的には、Ｘ方向、Ｙ方向、およびＺ方向は、それぞれが互いに直交する方向である。本明細書などでは、Ｘ方向、Ｙ方向、またはＺ方向の１つを「第１方向」または「第１の方向」と呼ぶ場合がある。また、他の１つを「第２方向」または「第２の方向」と呼ぶ場合がある。また、残りの１つを「第３方向」または「第３の方向」と呼ぶ場合がある。
　本明細書等において、複数の要素に同じ符号を用いる場合、特に、それらを区別する必要があるときには、符号に“Ａ”、“ｂ”、“＿１”、“［ｎ］”、“［ｍ，ｎ］”などの識別用の符号を付記して記載する場合がある。
（実施の形態１）
　本発明の一態様に係る半導体装置について、説明する。本発明の一態様である半導体装置は、例えば、表示装置の画素に好適に用いることができる。
　本発明の一態様の半導体装置は、表示部を有する。表示部は、複数の副画素を有する。複数の副画素はそれぞれ、第１のトランジスタと、第２のトランジスタと、第１の容量素子と、第２の容量素子と、第３の容量素子と、第１の絶縁層と、配線と、を有する。第１のトランジスタは、第２のトランジスタ、第１の容量素子、第２の容量素子、及び第３の容量素子と電気的に接続される。
　第１の容量素子乃至第３の容量素子はそれぞれ、下部電極として機能する第１の導電層と、上部電極として機能する第２の導電層と、第１の導電層と第２の導電層に挟持される第２の絶縁層と、を有する。第１の絶縁層は、第１のトランジスタ及び第２のトランジスタ上に設けられる。第１の容量素子乃至第３の容量素子の第１の導電層、及び配線はそれぞれ、第１の絶縁層上に設けられる。
　上面視において、副画素の面積に対する、第１の容量素子乃至第３の容量素子の第１の導電層、及び配線の合計面積の割合は１５％以上であることが好ましい。また、第２の容量素子の第１の導電層の面積は、第１の容量素子の第１の導電層の面積の２倍以上であることが好ましい。第３の容量素子の第１の導電層の面積は、第１の容量素子の第１の導電層の面積の２倍以上であることが好ましい。
　本発明の一態様である半導体装置が有する第１の容量素子乃至第３の容量素子の面積は大きいことが好ましい。例えば、当該半導体装置を適用した表示装置は、小型で、かつ高い色再現性を実現することができる。また、第１の容量素子乃至第３の容量素子の面積を大きくすることにより、製造工程でのレジストマスクの面積の割合が高くなり、レジストマスクに起因する異物の発生を抑制することができる。したがって、パターン不良を低減することができ、半導体装置の製造歩留まりを高めることができる。さらに、ダミートランジスタを設けることにより、トランジスタを作製する工程においても同様に異物の発生を抑制することができ、製造歩留まりを高めることができる。
＜構成例１＞
　本発明の一態様である半導体装置を適用した表示装置の斜視図を、図１Ａに示す。図１Ａに示す表示装置１０は、表示領域２３５と、第１の駆動回路部２３１と、第２の駆動回路部２３２と、を有する。
　表示領域２３５は、マトリクス状に配置された複数の画素２３０を有する。複数の画素２３０はそれぞれ、発光デバイスを有する。発光デバイスとして、例えば、ＯＬＥＤ（Ｏｒｇａｎｉｃ　Ｌｉｇｈｔ　Ｅｍｉｔｔｉｎｇ　Ｄｉｏｄｅ）、またはＱＬＥＤ（Ｑｕａｎｔｕｍ−ｄｏｔ　Ｌｉｇｈｔ　Ｅｍｉｔｔｉｎｇ　Ｄｉｏｄｅ）を用いることが好ましい。発光デバイスが有する発光物質として、例えば、蛍光を発する物質（蛍光材料）、燐光を発する物質（燐光材料）、無機化合物（量子ドット材料等）、及び、熱活性化遅延蛍光を示す物質（熱活性化遅延蛍光（ＴＡＤＦ：Ｔｈｅｒｍａｌｌｙ　ａｃｔｉｖａｔｅｄ　ｄｅｌａｙｅｄ　ｆｌｕｏｒｅｓｃｅｎｃｅ）材料）が挙げられる。また、発光デバイスとして、例えば、ＬＥＤ（Ｌｉｇｈｔ　Ｅｍｉｔｔｉｎｇ　Ｄｉｏｄｅ）を用いることもできる。
　第１の駆動回路部２３１は、例えば、走査線駆動回路として機能する。第２の駆動回路部２３２は、例えば、信号線駆動回路として機能する。なお、表示領域２３５を挟んで第１の駆動回路部２３１と向き合う位置に、他の回路を設けてもよい。表示領域２３５を挟んで第２の駆動回路部２３２と向き合う位置に、他の回路を設けてもよい。なお、第１の駆動回路部２３１および第２の駆動回路部２３２をまとめて「周辺駆動回路」という場合がある。
　周辺駆動回路には、シフトレジスタ、レベルシフタ、インバータ、ラッチ、アナログスイッチ、論理回路等の様々な回路を用いることができる。周辺駆動回路には、トランジスタおよび容量素子を用いることができる。また、周辺駆動回路が有するトランジスタ及び容量素子と、画素２３０が有するトランジスタ及び容量素子と同じ工程で形成できる。
　表示装置１０は、入出力端子部２９を有してもよい。入出力端子部２９を介して、表示装置１０の動作に必要な電力および信号を表示装置１０に供給することができる。
　表示装置１０は、層５０と、層５０上の層６０との積層構造とすることができる。層５０は、マトリクス状に配置された複数の画素回路５１と、第１の駆動回路部２３１と、第２の駆動回路部２３２と、入出力端子部２９と、を有する。層６０は、マトリクス状に配置された複数の発光デバイス６１を有する。１つの画素回路５１と１つの発光デバイス６１が電気的に接続され、１つの画素２３０として機能することができる。また、異なる色を呈する複数の画素２３０をまとめて１つの画素として機能させることにより、フルカラー表示を実現することができる。このとき、それぞれの画素２３０は副画素として機能する。
　図１Ｂに示すように、表示装置１０を、層４０と、層４０上の層５０と、層５０上の層６０との積層構造としてもよい。図１Ｂでは、層５０にマトリクス状に配置された複数の画素回路５１を設け、層４０に第１の駆動回路部２３１及び第２の駆動回路部２３２を設ける構成を示している。第１の駆動回路部２３１及び第２の駆動回路部２３２を画素回路５１と異なる層に設けることで、表示領域２３５周囲の額縁の幅を狭くすることができ、表示領域２３５の面積を大きくすることができる。
　表示領域２３５の面積を大きくすることで、表示領域２３５の解像度を高めることができる。表示領域２３５の解像度が一定の場合、１画素の面積を増やすことができる。よって、表示領域２３５の発光輝度を高めることができる。また、１画素に対する発光領域の面積の割合（開口率ともいう）を高めることができる。例えば、画素の開口率を、４０％以上１００％未満、好ましくは５０％以上９５％以下、より好ましくは６０％以上９５％以下とすることができる。また、１画素の面積を大きくすることにより、発光デバイス６１に供給される電流密度を低減できる。よって、発光デバイス６１に加わる負荷が軽減されることにより発光デバイス６１の信頼性を高め、表示装置１０の信頼性を高めることができる。
　表示領域２３５と周辺駆動回路を積層することにより、それぞれを電気的に接続する配線を短くすることができる。よって、配線抵抗および寄生容量が低減され、表示装置１０の動作速度を高めることができる。また、表示装置１０の消費電力が低減される。
　層４０は、周辺駆動回路だけでなく、ＣＰＵ２３（Ｃｅｎｔｒａｌ　Ｐｒｏｃｅｓｓｉｎｇ　Ｕｎｉｔ）、ＧＰＵ２４（Ｇｒａｐｈｉｃｓ　Ｐｒｏｃｅｓｓｉｎｇ　Ｕｎｉｔ）、及び記憶回路部２５の一以上を備えてもよい。本実施の形態などでは、周辺駆動回路、ＣＰＵ２３、ＧＰＵ２４、および記憶回路部２５の総称として「機能回路」という場合がある。
　例えば、ＣＰＵ２３は、記憶回路部２５に記憶されたプログラムに従い、ＧＰＵ２４および層４０に設けられた回路の動作を制御する機能を備える。ＧＰＵ２４は、画像データを形成するための演算処理を行う機能を備える。また、ＧＰＵ２４は、多くの行列演算（積和演算）を並列して行うことができるため、例えば、ニューラルネットワークを用いた演算処理を高速に行うことができる。ＧＰＵ２４は、例えば、記憶回路部２５に記憶されている補正データを用いて、画像データを補正する機能を備える。例えば、ＧＰＵ２４は、明るさ、色合い、および／またはコントラストなどを補正した画像データを生成する機能を備える。
　ＧＰＵ２４を用いて像データのアップコンバートまたはダウンコンバートを行ってもよい。また、層４０に超解像回路を設けてもよい。超解像回路は、表示領域２３５が備える任意の画素の電位を、当該画素の周囲の画素の電位と重みの積和演算によって決定する機能を備える。超解像回路は、表示領域２３５よりも解像度が小さい画像データを、アップコンバートする機能を備える。また、超解像回路は、表示領域２３５よりも解像度が大きい画像データを、ダウンコンバートする機能を備える。
　超解像回路を備えることにより、ＧＰＵ２４の負荷を低減できる。例えば、ＧＰＵ２４では２Ｋ解像度（または４Ｋ解像度）までの処理を行い、超解像回路で４Ｋ解像度（または８Ｋ解像度）にアップコンバートすることで、ＧＰＵ２４の負荷を低減できる。ダウンコンバートも同様に行えばよい。
　なお、層４０が備える機能回路は、これらの構成を全て備えなくてもよく、これら以外の構成を備えてもよい。例えば、複数の異なる電位を生成する電位生成回路、および／または、表示装置１０が備える回路毎に電力の供給および停止を制御するパワーマネージメント回路などを備えてもよい。
　電力の供給および停止は、ＣＰＵ２３を構成する回路毎に行ってもよい。例えば、ＣＰＵ２３を構成する回路のうち、しばらく使用しないと判断された回路への電力供給を停止し、必要な時に電力供給を再開することで消費電力を低減できる。電力供給の再開時に必要なデータは、当該回路の停止前にＣＰＵ２３内の記憶回路、または記憶回路部２５などに記憶しておけばよい。回路の復帰時に必要なデータを記憶しておくことで、停止している回路の高速復帰が実現できる。なお、クロック信号の供給を停止することで、回路動作を停止させてもよい。
　機能回路として、ＤＳＰ回路、センサ回路、通信回路および／またはＦＰＧＡ（Ｆｉｅｌｄ　Ｐｒｏｇｒａｍｍａｂｌｅ　Ｇａｔｅ　Ａｒｒａｙ）などを備えてもよい。
　表示装置１０の断面構成例を、図２に示す。図２は、画素２３０の一部を抜粋して示している。表示装置１０は、基板６９、トランジスタ７１、及び容量素子７３を含む層５０と、発光デバイス６１を含む層６０と、を有する。また、層５０は、複数の配線を有する。
　基板６９上に、トランジスタ７１が設けられる。トランジスタ７１上に、絶縁層２８８が設けられる。絶縁層２８８上に、容量素子７３が設けられる。図２に示すように、容量素子７３は、トランジスタ７１と重なる領域を有することが好ましい。容量素子７３がトランジスタ７１と重なる領域を有することにより、画素２３０の面積を小さくすることができ、高精細な表示装置とすることができる。容量素子７３上に、絶縁層２９０が設けられる。絶縁層２９０上に、発光デバイス６１が設けられる。発光デバイス６１は、トランジスタ７１と重なる領域、及び容量素子７３と重なる領域を有することが好ましい。発光デバイス６１がトランジスタ７１及び容量素子７３と重なる領域を有することにより、開口率を高めることができる。なお、絶縁層２９０と発光デバイス６１との間に、さらに絶縁層２９１及び絶縁層２９３を設けてもよい。
　基板６９は、絶縁性基板または半導体基板を用いることができる。
　基板６９上に、絶縁層２８３が設けられる。絶縁層２８３は、基板６９から水または水素などの不純物がトランジスタ７１に拡散することを防ぐバリア層として機能する。絶縁層２８３は、例えば、酸化アルミニウム膜、酸化ハフニウム膜、及び窒化シリコン膜の一または複数を用いることができる。
　絶縁層２８３上に、トランジスタ７１が設けられる。トランジスタ７１は、バックゲートとして機能する導電層７５、第１のゲート絶縁層として機能する絶縁層７７ａ及び絶縁層７７ｂ、半導体層７９、第２のゲート絶縁層として機能する絶縁層８１、ゲートとして機能する導電層８３、並びに一対の導電層８５を有する。一対の導電層８５は、半導体層７９上に接して設けられ、ソース電極およびドレイン電極として機能する。また、絶縁層２８３上に、配線７５Ａが設けられる。配線７５Ａは、導電層７５と同じ工程で形成することができる。
　図２は、第１のゲート絶縁層として絶縁層７７ａと、絶縁層７７ａ上の絶縁層７７ｂとの積層構造を示したが、本発明の一態様はこれに限られない。第１のゲート絶縁層は単層構造でもよく、３層以上の積層構造でもよい。同様に、導電層７５、半導体層７９、絶縁層８１、導電層８３、及び導電層８５はそれぞれ、単層構造でもよく、積層構造でもよい。
　導電層７５は、絶縁層２８４に埋め込まれるように設けることができる。導電層７５の上面の高さと絶縁層２８４の高さを一致または概略一致するように、平坦化処理を行えばよい。
　導電層８５の上面および側面、並びに半導体層７９の側面を覆って絶縁層２８５が設けられ、絶縁層２８５上に絶縁層２８６が設けられる。絶縁層２８６の上面の高さは、導電層８３の上面、及び絶縁層８１の上面の高さと一致または概略一致することが好ましい。
　絶縁層２８６上に、絶縁層２８７が設けられ、絶縁層２８７上に、絶縁層２８８が設けられる。
　絶縁層２８８上に、容量素子７３が設けられる。容量素子７３は、下部電極として機能する導電層８７、上部電極として機能する導電層８９、及び絶縁層９１を有する。絶縁層９１は、導電層８７と導電層８９に挟持され、容量素子７３の誘電体として機能する。また、絶縁層２８８上に、導電層８７Ａ及び導電層８７Ｂが設けられる。導電層８７Ａ及び導電層８７Ｂは、導電層８７と同じ工程で形成することができる。
　絶縁層２８８、絶縁層２８７、絶縁層２８６、及び絶縁層２８５に埋め込まれるように、プラグ２７４Ａが設けられる。図２では、容量素子７３が、プラグ２７４Ａを介してトランジスタ７１のソースまたはドレインの一方と電気的に接続される構成例を示している。
　容量素子７３上に、絶縁層２８９が設けられ、絶縁層２８９上に、絶縁層２９０が設けられる。絶縁層２８９及び絶縁層２９０に埋め込まれるように、プラグ２７４Ｂが設けられる。絶縁層２９０上に、配線２７９が設けられる。配線２７９上に、絶縁層２９１が設けられる。絶縁層２９１に埋め込まれるように、プラグ２７４Ｃが設けられる。絶縁層２９１上に、配線２８１が設けられる。配線２８１上に、絶縁層２９３が設けられる。絶縁層２９３に埋め込まれるように、プラグ２７４Ｄが設けられる。
　配線２８１上に、発光デバイス６１が設けられる。発光デバイス６１は、導電層６３、導電層６７、及びＥＬ層６５を有する。導電層６３と導電層６７との間に挟持されるＥＬ層６５は、少なくとも発光層を有する。発光層は、光を発する発光物質を有する。導電層６３と導電層６７との間に電圧を印加することにより、ＥＬ層６５から光が射出される。図２では、発光デバイス６１が、プラグ２７４Ｂ、配線２７９、プラグ２７４Ｃ、配線２８１、およびプラグ２７４Ｄを介して容量素子７３と電気的に接続される構成を示している。導電層６３は発光デバイス６１の画素電極として機能し、導電層６７は共通電極として機能する。
　表示装置１０は、表示装置１０の動作に寄与しないトランジスタ（以下、ダミートランジスタとも記す）を有することが好ましい。ダミートランジスタは、半導体層と、導電層と、半導体層と導電層に挟持される絶縁層との積層構造を有し、且つゲート、ドレイン、及びソースの１以上が電気的にフローティングである。また、表示装置１０は、表示装置１０の動作に寄与しない層（以下、ダミー層とも記す）を有してもよい。ダミー層として、例えば、配線として機能しない、つまり、電気的にフローティングである導電層を設けることができる。また、ダミー層として、電気的にフローティングである半導体層を設けてもよい。
　図２は、ダミートランジスタ７１ＤＭ、ダミー層７５ＤＭｂ、ダミー層８７ＤＭ、ダミー層８９ＤＭ、ダミー層２７９ＤＭ及びダミー層２８１ＤＭを示している。ダミートランジスタ７１ＤＭは、絶縁層２８３上に設けられ、導電層７５ＤＭａ、絶縁層７７ａ、絶縁層７７ｂ、半導体層７９ＤＭ、絶縁層８１ＤＭ、導電層８３ＤＭ、並びに一対の導電層８５ＤＭを有する。
　ダミートランジスタ７１ＤＭは、トランジスタ７１と同じ工程で形成することができる。例えば、導電層７５ＤＭａは、導電層７５と同じ工程で形成することができる。また、導電層７５及び導電層７５ＤＭａの形成の際に、ダミー層７５ＤＭｂを形成してもよい。なお、図２は、トランジスタ７１の半導体層７９と、ダミートランジスタ７１ＤＭの半導体層が分離している構成を示しているが、本発明の一態様はこれに限られない。半導体層７９と半導体層７９ＤＭが分離しない、つまり、トランジスタ７１とダミートランジスタ７１ＤＭが１つの半導体層を共有してもよい。
　ダミー層８７ＤＭは、絶縁層２８８上に設けられ、導電層８７と同じ工程で形成することができる。ダミー層８９ＤＭは、絶縁層９１上に設けられ、導電層８９と同じ工程で形成することができる。ダミー層２７９ＤＭは、絶縁層２９０上に設けられ、配線２７９と同じ工程で形成することができる。ダミー層２８１ＤＭは、絶縁層２９１上に設けられ、配線２８１と同じ工程で形成することができる。
　１つの画素が複数のダミートランジスタを有してもよい。また、同じ絶縁層上に複数のダミー層を有してもよい。図２は、絶縁層２９１上に、２つのダミー層２８１ＤＭが設けられる構成を示している。
　ここで、表示装置１０が有する層は、フォトリソグラフィ法を用いて形成することができる。例えば、半導体層は、当該半導体層となる半導体膜上に形成したレジストマスクをマスクに当該半導体膜をエッチングすることで、形成することができる。エッチングは、例えば、ドライエッチング法、ウェットエッチング法、及びサンドブラスト法の一または複数を用いることができる。導電層及び絶縁層も同様の方法で形成することができる。
　レジストマスクは、被加工膜上に感光性のレジスト材料を塗布し、露光及び現像を行うことで形成することができる。レジスト材料は、ネガ型またはポジ型を用いることができる。また、レジスト材料は、化学増幅型を用いてもよい。現像は、例えば、ＴＭＡＨ（Ｔｅｔｒａ　Ｍｅｔｈｙｌ　Ａｍｍｏｎｉｕｍ　Ｈｙｄｒｏｘｉｄｅ）を用いることができる。現像は、界面活性剤を添加した強アルカリ水溶液を用いてもよい。
　フォトリソグラフィ法において、露光に用いる光は、例えば、ｉ線（波長３６５ｎｍ）、ｇ線（波長４３６ｎｍ）、ｈ線（波長４０５ｎｍ）、またはこれらを混合させた光を用いることができる。また、紫外線、ＫｒＦレーザ光、またはＡｒＦレーザ光等を用いることもできる。液浸露光技術により露光を行ってもよい。露光に用いる光として、極端紫外（ＥＵＶ：Ｅｘｔｒｅｍｅ　Ｕｌｔｒａ−ｖｉｏｌｅｔ）光、またはＸ線を用いてもよい。また、露光に用いる光に換えて、電子ビームを用いることもできる。極端紫外光、Ｘ線または電子ビームを用いると、極めて微細な加工が可能となるため好ましい。なお、電子ビームなどのビームを走査することにより露光を行う場合には、フォトマスクは不要である。
　現像において、レジストマスクの成分であるポリマーが現像液中に流出し、さらに凝集することで異物となり、当該異物が被加工膜上に付着する場合がある。また、現像液処理中にレジストマスクに侵入した現像液が、現像液処理後の洗浄中に溶出することにより、レジストマスクの成分であるポリマーが流出し、異物になる場合がある。特に、被加工膜が親水性を有すると、異物が付着しやすくなる場合がある。レジストマスクを設けていない領域に異物が付着すると、エッチングの際に異物がマスクとなり、パターン不良を引き起こす懸念がある。また、パターン不良に起因したショートが生じる可能性がある。
　本発明の一態様の半導体装置は、ダミートランジスタまたはダミー層を設けることで、被加工膜上に設けられるレジストマスクの合計面積の割合を高くすることができる。したがって、レジストマスクに覆われず、被加工膜が露出する領域の面積の割合が低くなり、前述のレジストマスクに起因する異物が当該領域に付着することを抑制できる。つまり、パターン不良を低減することができ、半導体装置の製造歩留まりを高めることができる。
　半導体装置の作製の際、被加工膜上に設けられるレジストマスクの合計面積の割合は、高いことが好ましい。上面視において、画素回路５１が設けられる領域の面積に対する、レジストマスクの合計面積の割合は、１０％以上が好ましく、さらには１２％以上が好ましく、さらには１５％以上が好ましく、さらには１７％以上が好ましく、さらには２０％以上が好ましく、さらには２５％以上が好ましく、さらには３０％以上が好ましく、さらには４０％以上が好ましい。トランジスタ、容量素子、及び各種配線が配置されない領域に、ダミートランジスタまたはダミー層を設けることで、レジストマスクの合計面積の割合を高めることができる。ダミートランジスタまたはダミー層を設けなくてもレジストマスクの合計面積の割合が前述の範囲となる場合は、ダミートランジスタまたはダミー層を設けなくてもよい。また、全てのフォトリソグラフィ工程において、レジストマスクの合計面積の割合が前述の範囲でなくてもよい。なお、レジストマスクの合計面積の割合は高いことが好ましいが、レジストマスクの合計面積の割合が高いと、前述のレジストマスクに起因する異物以外の異物によりパターン不良が発生する場合がある。したがって、レジストマスクの合計面積の割合の上限を設ける場合、９０％以下が好ましく、さらには８０％以下が好ましく、さらには７０％以下が好ましい。なお、コンタクトホール形成に用いるレジストマスクの合計面積の割合は、特に上限を設ける必要はない。
　なお、本明細書等において、上面視における、画素回路５１が設けられる領域の面積を、画素の面積、または副画素の面積と記す場合がある。
　同じ面に設けられる層の合計面積の割合は、高いことが好ましい。上面視において、画素２３０の面積に対する、当該層の合計面積の割合は、１０％以上が好ましく、さらには１２％以上が好ましく、さらには１５％以上が好ましく、さらには１７％以上が好ましく、さらには２０％以上が好ましく、さらには２５％以上が好ましく、さらには３０％以上が好ましく、さらには４０％以上が好ましい。図２に示した導電層８７、導電層８７Ａ、導電層８７Ｂ及びダミー層８７ＤＭの構成例を示す上面図を、図３Ａに示す。導電層８７、導電層８７Ａ、導電層８７Ｂ及びダミー層８７ＤＭは、いずれも絶縁層２８８上に設けられる。画素２３０の面積に対する、導電層８７、導電層８７Ａ、導電層８７Ｂ及びダミー層８７ＤＭの合計面積の割合は、前述の範囲とすることが好ましい。また、ここでは導電層８７、導電層８７Ａ、導電層８７Ｂ及びダミー層８７ＤＭを例に挙げて説明したが、他の層も同様に、同じ面に設けられる層の合計面積の割合は、前述の範囲とすることが好ましい。なお、全ての層において、合計面積の割合が前述の範囲でなくてもよい。
　上面視において、容量素子の面積は大きいことが好ましい。容量素子の面積を大きくすることにより、当該容量素子に保持される電荷を長時間にわたって保持できる。したがって、容量素子の下部電極として機能する導電層８７の面積は大きいことが好ましい。導電層８７、導電層８７Ａ、導電層８７Ｂ及びダミー層８７ＤＭの合計面積の割合は、特に、２５％以上が好ましく、さらには３０％以上が好ましく、さらには４０％以上が好ましい。上部電極として機能する導電層８９、及び導電層８９と同じ面に設けられる層の合計面積の割合も同様である。
　なお、導電層８７、導電層８７Ａ、導電層８７Ｂ及びダミー層８７ＤＭの数、配置、及び上面形状は、図３Ａに限定されない。
　図３Ａに示した導電層８７、導電層８７Ａ、導電層８７Ｂ及びダミー層８７ＤＭの形成時のレジストマスクの上面図を、図３Ｂに示す。レジストマスク９７、レジストマスク９７Ａ、レジストマスク９７Ｂ及びレジストマスク９７ＤＭはそれぞれ、導電層８７、導電層８７Ａ、導電層８７Ｂ及びダミー層８７ＤＭに対応する。レジストマスク９７、レジストマスク９７Ａ、レジストマスク９７Ｂ及びレジストマスク９７ＤＭは、導電層８７、導電層８７Ａ、導電層８７Ｂ及びダミー層８７ＤＭとなる導電膜上に設けられる。上面視において、画素２３０の面積に対する、レジストマスク９７、レジストマスク９７Ａ、レジストマスク９７Ｂ及びレジストマスク９７ＤＭの合計面積の割合は、前述の範囲とすることが好ましい。他の層も同様に、同じ面に設けられるレジストマスクの合計面積の割合は、前述の範囲とすることが好ましい。
　図３Ｂは、レジストマスク９７、レジストマスク９７Ａ、レジストマスク９７Ｂ及びレジストマスク９７ＤＭの上面形状が四角形である例を示したが、上面形状は特に限定されない。また、図３Ａと図３Ｂは、導電層と対応するレジストマスクの上面形状が同じである例を示したが、本発明の一態様はこれに限られない。導電層とレジストマスクの上面形状が異なってもよい。例えば、導電層の端部が、対応するレジストマスクの端部よりも内側であってもよく、外側であってもよい。
　周辺駆動回路においても同様に、同じ面に設けられるレジストマスクの合計面積の割合は、高いことが好ましい。上面視において、周辺駆動回路の面積に対する、同じ面に設けられるレジストマスクの合計面積の割合は、前述の範囲とすることが好ましい。また、上面視において、周辺駆動回路の面積に対する、同じ面に設けられる層の合計面積の割合は、前述の範囲とすることが好ましい。
　前述のレジストマスクに起因する異物は、例えば、現像液の処理中に現像液を入れ替えることにより、被加工膜上に異物が付着することを抑制できる。または、現像液処理後の洗浄時間を長くする、または洗浄を複数回行うことにより、被加工膜上に異物が付着することを抑制できる。当該洗浄は、例えば、純水を用いることができる。当該洗浄は、ガスを添加した純水を用いてもよい。例えば、二酸化炭素を添加した純水、水素を添加した純水、または窒素を添加した純水を用いることができる。または、洗浄後の乾燥時にブローを行うことにより、被加工膜上に異物が付着することを抑制できる。当該ブローは、例えば、窒素、空気、または貴ガスを用いることができる。当該ブローは、乾燥空気（ＣＤＡ：Ｃｌｅａｎ　Ｄｒｙ　Ａｉｒ）を用いてもよい。
＜回路構成例１＞
　本発明の一態様である半導体装置に適用できる回路構成例を、図４に示す。図４に示す半導体装置１００Ａは、画素回路５１Ａと、発光デバイス６１と、を有する。
　発光デバイス６１の一方の端子は、画素回路５１Ａと電気的に接続され、他方の端子は配線１０４と電気的に接続される。例えば、発光デバイス６１の一方の端子をアノード端子とし、他方の端子をカソード端子とすることができる。なお、発光デバイス６１の一方の端子をカソード端子とし、他方の端子をアノード端子としてもよい。画素回路５１は、発光デバイス６１の発光を制御する機能を有する。
　画素回路５１Ａは、トランジスタＭ１１乃至トランジスタＭ１７、及び容量素子Ｃ１１乃至容量素子Ｃ１３を有する。
　なお、本明細書等において、トランジスタＭ１１乃至トランジスタＭ１７は明示されている場合を除き、エンハンスメント型（ノーマリーオフ型）のｎチャネル型電界効果トランジスタとする。よって、そのしきい値電圧（Ｖｔｈ）は、０Ｖより大きいものとする。
　発光デバイス６１の一方の端子は、トランジスタＭ１５のソースまたはドレインの一方、及び容量素子Ｃ１３の一方の端子と電気的に接続される。
　トランジスタＭ１５のゲートは、容量素子Ｃ１３の他方の端子、及びトランジスタＭ１７のソースまたはドレインに一方と電気的に接続される。トランジスタＭ１５のソースまたはドレインの他方は、容量素子Ｃ１１の一方の端子、容量素子Ｃ１２の一方の端子、トランジスタＭ１２のソースまたはドレインの一方、トランジスタＭ１３のソースまたはドレインの一方、及びトランジスタＭ１６のソースまたはドレインの一方と電気的に接続される。
　トランジスタＭ１２のゲートは、容量素子Ｃ１１の他方の端子、トランジスタＭ１３のソースまたはドレインの他方の端子、及びトランジスタＭ１１のソースまたはドレインの一方と電気的に接続される。トランジスタＭ１２は、バックゲートを有する。トランジスタＭ１２のバックゲートは、容量素子Ｃ１２の他方の端子、及びトランジスタＭ１４のソースまたはドレインの一方と電気的に接続される。
　トランジスタＭ１１のソースまたはドレインの他方は配線ＤＬと電気的に接続され、ゲートは配線ＧＬａと電気的に接続される。トランジスタＭ１１は、トランジスタＭ１２のゲートと配線ＤＬの間を、導通状態にするか非導通状態にするか選択する機能を有する。
　トランジスタＭ１２のソースまたはドレインの他方は配線１０１と電気的に接続される。トランジスタＭ１２はバックゲートを有する。トランジスタＭ１２は、発光デバイス６１に流れる電流Ｉｅの電流量を制御する機能を有する。すなわち、トランジスタＭ１２は、発光デバイス６１の発光量を制御する機能を有する。よって、トランジスタＭ１２を「駆動トランジスタ」ということができる。
　トランジスタＭ１３のゲートは配線ＧＬｂと電気的に接続される。トランジスタＭ１３は、トランジスタＭ１２のゲートとソースの間を導通状態にするか非導通状態にするか選択する機能を備える。
　トランジスタＭ１４のゲートは配線ＧＬｂと電気的に接続され、ソースまたはドレインの他方は配線１０２と電気的に接続される。トランジスタＭ１４は、配線１０２と容量素子Ｃ１２の一方の端子の間を導通状態にするか非導通状態にするか選択する機能を有する。
　トランジスタＭ１５は、トランジスタＭ１２と発光デバイス６１間の導通と非導通を切り換える機能を有する。トランジスタＭ１５がオフ状態の時に発光デバイス６１が消光し、トランジスタＭ１５がオン状態の時に発光デバイス６１が発光できる。駆動トランジスタで決定された電流量を確実に発光デバイス６１流すため、トランジスタＭ１５は、ソース電位およびドレイン電位がどのような値であっても、確実にオン状態になる必要がある。
　トランジスタＭ１６のゲートは配線ＧＬａと電気的に接続され、ソースまたはドレインの他方は配線１０３と電気的に接続される。トランジスタＭ１６は、トランジスタＭ１２のソースまたはドレインの一方と、配線１０３の間を導通状態にするか非導通状態にするか選択する機能を有する。
　トランジスタＭ１７のゲートは配線ＧＬａと電気的に接続され、ソースまたはドレインの他方は配線ＧＬｃと電気的に接続される。トランジスタＭ１７は、トランジスタＭ１５のゲートと、配線ＧＬｃの間を導通状態にするか非導通状態にするか選択する機能を有する。
　容量素子Ｃ１１の一方の端子、容量素子Ｃ１２の一方の端子、トランジスタＭ１２のソースまたはドレインの一方、トランジスタＭ１３のソースまたはドレインの一方、トランジスタＭ１５のソースまたはドレインの他方、及びトランジスタＭ１６のソースまたはドレインの一方が電気的に接続される領域を、ノードＮＤ１１ともいう。
　容量素子Ｃ１２の他方の端子、トランジスタＭ１２のバックゲート、及びトランジスタＭ１４のソースまたはドレインの一方が電気的に接続される領域を、ノードＮＤ１２ともいう。
　トランジスタＭ１１のソースまたはドレインの一方、トランジスタＭ１３のソースまたはドレインの他方、容量素子Ｃ１１の他方の端子、及びトランジスタＭ１２のゲートが電気的に接続される領域を、ノードＮＤ１３ともいう。
　トランジスタＭ１５のゲート、容量素子Ｃ１３の他方の端子、及びトランジスタＭ１７のソースまたはドレインの一方が電気的に接続される領域を、ノードＮＤ１４ともいう。
　容量素子Ｃ１１は、ノードＮＤ１３がフローティング状態の時に、トランジスタＭ１２のソースまたはドレインの一方と、トランジスタＭ１２のゲートの電位差を保持する機能を有する。容量素子Ｃ１２は、ノードＮＤ１２がフローティング状態の時に、トランジスタＭ１２のソースまたはドレインの一方と、トランジスタＭ１２のバックゲートの電位差を保持する機能を有する。容量素子Ｃ１３は、ノードＮＤ１４がフローティング状態の時に、トランジスタＭ１５のソースまたはドレインの一方と、トランジスタＭ１５のゲートの電位差を保持する機能を有する。
　容量素子Ｃ１１乃至容量素子Ｃ１３の容量は、大きいことが好ましい。特に、容量素子Ｃ１１及び容量素子Ｃ１２の容量は、大きいことが好ましく、容量素子Ｃ１３の容量より大きいことが好ましい。容量素子Ｃ１１及び容量素子Ｃ１２の容量はそれぞれ、２ｆＦ以上が好ましく、さらには４ｆＦ以上が好ましく、さらには６ｆＦ以上が好ましく、さらには８ｆＦ以上が好ましく、さらには１０ｆＦ以上であることが好ましい。容量素子Ｃ１３の容量は、１ｆＦ以上が好ましく、さらには２ｆＦ以上が好ましく、さらには３ｆＦ以上が好ましく、さらには４ｆＦ以上が好ましく、さらには５ｆＦ以上であることが好ましい。なお、容量素子Ｃ１１乃至容量素子Ｃ１３の容量は大きいほど好ましいため、特に上限を設ける必要はない。ただし、上限を設ける場合は、容量素子Ｃ１１及び容量素子Ｃ１２の容量をそれぞれ２０ｆＦ以下、容量素子Ｃ１３の容量を１０ｆＦ以下とすればよい。
　容量素子Ｃ１１の容量を大きくすることにより、トランジスタＭ１２のソースまたはドレインの一方と、トランジスタＭ１２のゲートの電位差を長時間にわたって保持できる。容量素子Ｃ１２の容量を大きくすることにより、トランジスタＭ１２のソースまたはドレインの一方と、トランジスタＭ１２のバックゲートの電位差を長時間にわたって保持できる。容量素子Ｃ１３の容量を大きくすることにより、トランジスタＭ１５のソースまたはドレインの一方と、トランジスタＭ１５のゲートの電位差を長時間にわたって保持できる。
　容量素子Ｃ１１及び容量素子Ｃ１２に保持するデータは、表示品位に大きく影響するため、外部のノイズの影響が小さいことが好ましい。容量素子Ｃ１１及び容量素子Ｃ１２の容量を大きくすることにより、外部のノイズの影響を小さくすることができ、表示品位の高い表示装置を実現できる。また、容量素子Ｃ１１は、１フレーム期間より長くデータを保持することが好ましい。容量素子Ｃ１２も同様に、１フレーム期間より長くデータを保持することが好ましく、さらには１秒以上保持することが好ましく、さらには１分以上保持することが好ましく、さらには１時間以上保持することが好ましい。したがって、容量素子Ｃ１２の容量を、容量素子Ｃ１１の容量よりも大きくしてもよい。一方で、容量素子Ｃ１３には、トランジスタＭ１５が十分にオン状態にできる電圧が保持できればよいため、容量素子Ｃ１１及び容量素子Ｃ１２より容量が小さくてもよい。
　容量素子Ｃ１１の容量は、容量素子Ｃ１３の容量の２倍以上が好ましく、さらには３倍以上が好ましく、さらには４倍以上が好ましく、さらには５倍以上が好ましい。容量素子Ｃ１２の容量は、容量素子Ｃ１３の容量の２倍以上が好ましく、さらには３倍以上が好ましく、さらには４倍以上が好ましく、さらには５倍以上が好ましい。
　上面視において、容量素子Ｃ１１の面積は、容量素子Ｃ１３の面積の２倍以上が好ましく、さらには３倍以上が好ましく、さらには４倍以上が好ましく、さらには５倍以上が好ましい。容量素子Ｃ１２の面積は、容量素子Ｃ１３の面積の２倍以上が好ましく、さらには３倍以上が好ましく、さらには４倍以上が好ましく、さらには５倍以上が好ましい。
　なお、本明細書等において、容量素子の面積とは、容量素子が有する上部電極と下部電極が重なる領域の面積を指す。
　本発明の一態様である半導体装置が有するトランジスタの構造は、特に限定されない。画素回路５１Ａは、例えば、プレーナ型、ＦＩＮ型（フィン型）、ＴＲＩ−ＧＡＴＥ型（トライゲート型）、トップゲート型、ボトムゲート型、デュアルゲート型（チャネルの上下にゲートが配置されている構造）、など、様々な構成のトランジスタを用いることが出来る。また、本発明の一態様に係るトランジスタとして、ＭＯＳ型トランジスタ、接合型トランジスタ、バイポーラトランジスタなどを用いることが出来る。
　本発明の一態様である半導体装置が有するトランジスタに適用する半導体材料は、特に限定されない。例えば、チャネルが形成される領域（以下、チャネル形成領域と記す）に、単結晶半導体、多結晶半導体、微結晶半導体、または非晶質半導体を含むトランジスタを用いることができる。また、主成分が単一の元素で構成される単体の半導体（例えば、シリコン（Ｓｉ）、またはゲルマニウム（Ｇｅ））に限らず、化合物半導体（例えば、シリコンゲルマニウム（ＳｉＧｅ）、またはヒ化ガリウム（ＧａＡｓ））、または酸化物半導体などを用いることが出来る。
　なお、本実施の形態などでは、ｎチャネル型のトランジスタを用いて半導体装置を構成する例を示しているが、本発明の一態様はこれに限定されない。半導体装置を構成するトランジスタの一部または全部にｐチャネル型のトランジスタを用いてもよい。
　本発明の一態様である半導体装置に、チャネル形成領域に酸化物半導体を含むトランジスタ（以下、ＯＳトランジスタと記す）を用いてもよい。または、チャネル形成領域にシリコンを含むトランジスタ（以下、Ｓｉトランジスタと記す）を用いてもよい。シリコンとして、単結晶シリコン、多結晶シリコン、及び非晶質シリコンが挙げられる。
　例えば、画素回路５１Ａに、ＯＳトランジスタを用いてもよい。酸化物半導体はバンドギャップが２ｅＶ以上であるため、ＯＳトランジスタのオフ電流値は著しく少ない。
　室温下における、チャネル幅１μｍあたりのＯＳトランジスタのオフ電流値は、１ａＡ（１×１０−１８Ａ）以下、１ｚＡ（１×１０−２１Ａ）以下、または１ｙＡ（１×１０−２４Ａ）以下とすることができる。なお、室温下における、チャネル幅１μｍあたりのＳｉトランジスタのオフ電流値は、１ｆＡ（１×１０−１５Ａ）以上１ｐＡ（１×１０−１２Ａ）以下である。したがって、ＯＳトランジスタのオフ電流は、Ｓｉトランジスタのオフ電流よりも１０桁程度低いともいえる。
　画素回路５１ＡにＯＳトランジスタを用いることにより、ノードに書き込まれた電荷を長期間保持することができる。例えば、フレームごとの書き換えが不要な静止画像を表示する場合に、周辺駆動回路の動作を停止しても画像表示を継続することが可能になる。このような、静止画像の表示中に周辺駆動回路の動作を停止する駆動方法を「アイドリングストップ駆動」ともいう。アイドリングストップ駆動を行なうことにより、表示装置の消費電力を低減できる。
　ＯＳトランジスタは高温環境下でもオフ電流がほとんど増加しない。具体的には室温以上２００℃以下の環境温度下でもオフ電流がほとんど増加しない。また、高温環境下でもオン電流が低下しにくい。ＯＳトランジスタを含む半導体装置は、高温環境下においても動作が安定し、高い信頼性が得られる。
　ＯＳトランジスタは、ソースとドレイン間の絶縁耐圧が高い。画素回路５１ＡにＯＳトランジスタを用いることで、電位Ｖａと電位Ｖｃの電位差が大きい場合でも動作が安定し、信頼性の良好な半導体装置が実現できる。特に、トランジスタＭ１２およびトランジスタＭ１５の一方または双方にＯＳトランジスタを用いることが好ましい。
　ＯＳトランジスタの半導体層は、例えば、インジウムと、元素Ｍ（Ｍは、ガリウム、アルミニウム、シリコン、ホウ素、イットリウム、スズ、銅、バナジウム、ベリリウム、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、およびマグネシウムから選ばれた一種または複数種）と、亜鉛と、を有することが好ましい。特に、元素Ｍは、アルミニウム、ガリウム、イットリウム、およびスズから選ばれた一種または複数種であることが好ましい。
　特に、半導体層はインジウム（Ｉｎ）、ガリウム（Ｇａ）、および亜鉛（Ｚｎ）を含む酸化物（ＩＧＺＯとも記す）を用いることが好ましい。または、半導体層はインジウム（Ｉｎ）、アルミニウム（Ａｌ）、および亜鉛（Ｚｎ）を含む酸化物（ＩＡＺＯとも記す）を用いてもよい。または、半導体層はインジウム（Ｉｎ）、アルミニウム（Ａｌ）、ガリウム（Ｇａ）、および亜鉛（Ｚｎ）を含む酸化物（ＩＡＧＺＯとも記す）を用いてもよい。
　半導体層がＩｎ−Ｍ−Ｚｎ酸化物の場合、当該Ｉｎ−Ｍ−Ｚｎ酸化物におけるＩｎの原子数比はＭの原子数比以上であることが好ましい。このようなＩｎ−Ｍ−Ｚｎ酸化物の金属元素の原子数比として、例えば、Ｉｎ：Ｍ：Ｚｎ＝１：１：１またはその近傍の組成、Ｉｎ：Ｍ：Ｚｎ＝１：１：１．２またはその近傍の組成、Ｉｎ：Ｍ：Ｚｎ＝１：３：２またはその近傍の組成、Ｉｎ：Ｍ：Ｚｎ＝１：３：４またはその近傍の組成、Ｉｎ：Ｍ：Ｚｎ＝２：１：３またはその近傍の組成、Ｉｎ：Ｍ：Ｚｎ＝３：１：２またはその近傍の組成、Ｉｎ：Ｍ：Ｚｎ＝４：２：３またはその近傍の組成、Ｉｎ：Ｍ：Ｚｎ＝４：２：４．１またはその近傍の組成、Ｉｎ：Ｍ：Ｚｎ＝５：１：３またはその近傍の組成、Ｉｎ：Ｍ：Ｚｎ＝５：１：６またはその近傍の組成、Ｉｎ：Ｍ：Ｚｎ＝５：１：７またはその近傍の組成、Ｉｎ：Ｍ：Ｚｎ＝５：１：８またはその近傍の組成、Ｉｎ：Ｍ：Ｚｎ＝６：１：６またはその近傍の組成、Ｉｎ：Ｍ：Ｚｎ＝５：２：５またはその近傍の組成が挙げられる。なお、近傍の組成とは、所望の原子数比の±３０％の範囲を含む。
　例えば、原子数比がＩｎ：Ｇａ：Ｚｎ＝４：２：３またはその近傍の組成と記載する場合、Ｉｎの原子数比を４としたとき、Ｇａの原子数比が１以上３以下であり、Ｚｎの原子数比が２以上４以下である場合を含む。また、原子数比がＩｎ：Ｇａ：Ｚｎ＝５：１：６またはその近傍の組成と記載する場合、Ｉｎの原子数比を５としたときに、Ｇａの原子数比が０．１より大きく２以下であり、Ｚｎの原子数比が５以上７以下である場合を含む。また、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：１：１またはその近傍の組成と記載する場合、Ｉｎの原子数比を１としたときに、Ｇａの原子数比が０．１より大きく２以下であり、Ｚｎの原子数比が０．１より大きく２以下である場合を含む。
　例えば、画素回路５１Ａに、Ｓｉトランジスタを用いてもよい。特に、チャネル形成領域に低温ポリシリコン（ＬＴＰＳ：Ｌｏｗ　Ｔｅｍｐｅｒａｔｕｒｅ　Ｐｏｌｙ　Ｓｉｌｉｃｏｎ）を有するトランジスタ（以下、ＬＴＰＳトランジスタともいう）を好適に用いることができる。ＬＴＰＳトランジスタは、電界効果移動度が高く、周波数特性が良好である。
　画素回路５１Ａを、異なる半導体材料を用いた複数種類のトランジスタで構成してもよい。例えば、画素回路５１Ａを、ＬＴＰＳトランジスタ及びＯＳトランジスタで構成してもよい。ＬＴＰＳトランジスタと、ＯＳトランジスタとを組み合わせる構成をＬＴＰＯと呼称する場合がある。
　画素回路５１Ａを、異なる半導体材料を用いた複数種類のトランジスタで構成する場合、トランジスタの種類毎に異なる層にトランジスタを設けてもよい。例えば、画素回路５１Ａが、ＳｉトランジスタとＯＳトランジスタで構成される場合、Ｓｉトランジスタを含む層とＯＳトランジスタを含む層を重ねて設けてもよい。このような構成とすることで、画素回路５１Ａの面積を小さくすることができる。
　周辺駆動回路を構成するトランジスタに、ＳｉトランジスタとＯＳトランジスタの一方または双方を用いてもよい。例えば、画素回路５１Ａを構成するトランジスタにＯＳトランジスタを用い、周辺駆動回路を構成するトランジスタにＳｉトランジスタを用いてもよい。ＯＳトランジスタはオフ電流が低いため、消費電力を低減できる。また、ＳｉトランジスタはＯＳトランジスタよりも動作速度が速いため、周辺駆動回路に用いると好適である。また、表示装置によっては、画素回路５１Ａを構成するトランジスタと、周辺駆動回路と周辺駆動回路を構成するトランジスタの双方にＯＳトランジスタを用いてもよい。また、画素回路５１Ａを構成するトランジスタと、周辺駆動回路と周辺駆動回路を構成するトランジスタの双方にＳｉトランジスタを用いてもよい。または、画素回路５１Ａを構成するトランジスタにＳｉトランジスタを用い、周辺駆動回路を構成するトランジスタにＯＳトランジスタを用いてもよい。
　画素回路５１Ａを構成するトランジスタのうち、トランジスタＭ１１、及びトランジスタＭ１３乃至トランジスタＭ１７はそれぞれ、スイッチとして機能する。したがって、トランジスタＭ１１、及びトランジスタＭ１３乃至トランジスタＭ１７は、スイッチの機能を実現できる素子に置き換えることができる。
　図４は、トランジスタＭ１２がバックゲートを有し、トランジスタＭ１２以外のトランジスタがバックゲートを有さない構成を示したが、本発明の一態様はこれに限られない。トランジスタＭ１２以外のトランジスタがバックゲートを有してもよい。
　画素回路５１Ａに、マルチチャネル型のトランジスタを用いてもよい。マルチチャネル型のトランジスタは、電気的に接続される複数のゲートを有し、かつソースとドレインの間に半導体層と当該ゲートが重なる領域を複数有する。つまり、マルチチャネル型のトランジスタは、電気的に接続される複数のゲートを有し、かつソースとドレインの間にチャネル形成領域を複数有する。なお、本明細書等において、マルチチャネル型のトランジスタを、「マルチチャネルトランジスタ」、「マルチゲートトランジスタ」、または「マルチゲート型のトランジスタ」と記す場合がある。
　マルチチャネルトランジスタの一例として、ソースとドレインの間に２つのチャネル形成領域を有するダブルゲート型のトランジスタ１８０Ａの回路記号例を、図５Ａに示す。
　トランジスタ１８０Ａは、トランジスタＴｒ１とトランジスタＴｒ２が直列に接続された構成を有する。図５Ａでは、トランジスタＴｒ１のソースまたはドレインの一方が端子Ｓと電気的に接続され、トランジスタＴｒ１のソースまたはドレインの他方がトランジスタＴｒ２のソースまたはドレインの一方と電気的に接続され、トランジスタＴｒ２のソースまたはドレインの他方が端子Ｄと電気的に接続される構成を示している。また、トランジスタＴｒ１とトランジスタＴｒ２のゲートが電気的に接続され、かつ、端子Ｇと電気的に接続される。トランジスタ１８０Ａは、ゲートが共通するトランジスタＴｒ１とトランジスタＴｒ２を有するということもできる。
　図５Ａに示すトランジスタ１８０Ａは、端子Ｇの電位を変化させることで端子Ｓと端子Ｄ間の導通または非導通を切り換える機能を有する。よって、ダブルゲート型のトランジスタであるトランジスタ１８０Ａは、トランジスタＴｒ１とトランジスタＴｒ２を内在し、かつ、１つのトランジスタとして機能する。すなわち、図５Ａにおいて、トランジスタ１８０Ａのソースまたはドレインの一方は端子Ｓと電気的に接続され、ソースまたはドレインの他方は端子Ｄと電気的に接続され、ゲートは端子Ｇと電気的に接続されていると言える。
　画素回路５１Ａに、トリプルゲート型のトランジスタを用いてもよい。図５Ｂに、トリプルゲート型のトランジスタ１８０Ｂの回路記号例を示す。
　トランジスタ１８０Ｂは、トランジスタＴｒ１、トランジスタＴｒ２、およびトランジスタＴｒ３が直列に接続された構成を有する。図５Ｂでは、トランジスタＴｒ１のソースまたはドレインの一方が端子Ｓと電気的に接続され、トランジスタＴｒ１のソースまたはドレインの他方がトランジスタＴｒ２のソースまたはドレインの一方と電気的に接続され、トランジスタＴｒ２のソースまたはドレインの他方がトランジスタＴｒ３のソースまたはドレインの一方と電気的に接続され、トランジスタＴｒ３のソースまたはドレインの他方が端子Ｄと電気的に接続される構成を示している。また、トランジスタＴｒ１、トランジスタＴｒ２、およびトランジスタＴｒ３のゲートが電気的に接続され、かつ、端子Ｇと電気的に接続される。
　図５Ｂに示すトランジスタ１８０Ｂは、端子Ｇの電位を変化させることで端子Ｓと端子Ｄ間の導通または非導通を切り換える機能を有する。よって、トリプルゲート型のトランジスタであるトランジスタ１８０Ｂは、トランジスタＴｒ１、トランジスタＴｒ２、およびトランジスタＴｒ３を内在し、かつ、１つのトランジスタとして機能する。すなわち、図５Ｂにおいて、トランジスタ１８０Ｂのソースまたはドレインの一方は端子Ｓと電気的に接続され、ソースまたはドレインの他方は端子Ｄと電気的に接続され、ゲートは端子Ｇと電気的に接続されていると言える。
　画素回路５１Ａを構成するトランジスタは、４つ以上のトランジスタが直列に接続された構成であってもよい。図５Ｃに示すトランジスタ１８０Ｃは、６つのトランジスタ（トランジスタＴｒ１乃至トランジスタＴｒ６）が直列に接続される。また、６つのトランジスタのゲートが電気的に接続され、かつ、端子Ｇと電気的に接続される構成を示している。
　図５Ｃに示すトランジスタ１８０Ｃは、端子Ｇの電位を変化させることで端子Ｓと端子Ｄ間の導通または非導通を切り換える機能を有する。よって、トランジスタ１８０Ｃは、トランジスタＴｒ１乃至トランジスタＴｒ６を内在し、かつ、１つのトランジスタとして機能する。すなわち、図５Ｃにおいて、トランジスタ１８０Ｃのソースまたはドレインの一方は端子Ｓと電気的に接続され、ソースまたはドレインの他方は端子Ｄと電気的に接続され、ゲートは端子Ｇと電気的に接続されていると言える。
　例えば、トランジスタを飽和領域で動作させる場合、飽和領域における電気特性を向上させるため、トランジスタのチャネル長を長くする場合がある。チャネル長の長いトランジスタとして、マルチゲートトランジスタを用いてもよい。
　図５Ａ乃至図５Ｃでは、マルチゲートトランジスタを構成する各トランジスタがバックゲートを有さない構成を示したが、本発明の一態様はこれに限られない。マルチゲートトランジスタを構成する各トランジスタがバックゲートを有してもよい。
＜構成例２＞
　図４に示した半導体装置１００Ａと異なる構成例を、図６に示す。図６に示す半導体装置１００Ｂは、画素回路５１Ｂと、発光デバイス６１と、を有する。半導体装置１００Ｂは、画素回路５１Ｂが有するトランジスタＭ１１、及びトランジスタＭ１３乃至トランジスタＭ１７がバックゲートを有する点で、半導体装置１００Ａと主に異なる。
　図６では、トランジスタＭ１１、及びトランジスタＭ１３乃至トランジスタＭ１７それぞれにおいて、ゲートとバックゲートが電気的に接続される例を示している。なお、ゲートとバックゲートを電気的に接続せず、バックゲートに任意の電位を供給してもよい。なお、バックゲートに供給する電位は固定電位に限らない。半導体装置を構成するトランジスタのバックゲートに供給する電位は、トランジスタ毎に異なってもよく、同じでもよい。また、半導体装置を構成する全てのトランジスタにバックゲートを設ける必要はない。半導体装置は、バックゲートを有するトランジスタと、バックゲートを有さないトランジスタと、を有してもよい。
　図６に示した画素回路５１Ｂの構成例を示す上面図を、図７に示す。図７は、トランジスタＭ１１乃至トランジスタＭ１７を抜粋して示している。また、画素回路５１Ｂを構成する一部の配線も併せて示している。なお、図７は、煩雑になることを避けるため、画素回路５１Ｂの構成要素の一部（絶縁膜等）を省略している。
　図７に示すように、トランジスタＭ１１は、半導体層１１１Ａを有する。導電層１０７Ａは、半導体層１１１Ａを介して導電層１０３Ａと重なる領域を有する。導電層１０７Ａの一部は、トランジスタＭ１１のゲートとして機能し、導電層１０３Ａの一部は、トランジスタＭ１１のバックゲートとして機能する。
　トランジスタＭ１２は、半導体層１１１Ｂを有する。導電層１０７Ｂは、半導体層１１１Ｂを介して導電層１０３Ｂと重なる領域を有する。導電層１０７Ｂの一部は、トランジスタＭ１１のゲートとして機能し、導電層１０３Ｂの一部は、トランジスタＭ１１のバックゲートとして機能する。図７は、トランジスタＭ１２にトリプルゲート型のトランジスタを適用した例を示している。
　トランジスタＭ１３は、半導体層１１１Ｃを有する。導電層１０７Ｃは、半導体層１１１Ｃを介して導電層１０３Ｃと重なる領域を有する。導電層１０７Ｃの一部は、トランジスタＭ１３のゲートとして機能し、導電層１０３Ｃの一部は、トランジスタＭ１３のバックゲートとして機能する。
　トランジスタＭ１４は、半導体層１１１Ｄを有する。導電層１０７Ｃは、半導体層１１１Ｄを介して導電層１０３Ｃと重なる領域を有する。導電層１０７Ｃの一部は、トランジスタＭ１４のゲートとして機能し、導電層１０３Ｃの一部は、トランジスタＭ１４のバックゲートとして機能する。
　トランジスタＭ１５は、半導体層１１１Ｅを有する。導電層１０７Ｄは、半導体層１１１Ｅを介して導電層１０３Ｄと重なる領域を有する。導電層１０７Ｄの一部は、トランジスタＭ１５のゲートとして機能し、導電層１０３Ｄの一部は、トランジスタＭ１５のバックゲートとして機能する。
　トランジスタＭ１６は、半導体層１１１Ｃを有する。導電層１０７Ａは、半導体層１１１Ｃを介して導電層１０３Ａと重なる領域を有する。導電層１０７Ａの一部は、トランジスタＭ１６のゲートとして機能し、導電層１０３Ａの一部は、トランジスタＭ１６のバックゲートとして機能する。なお、図７は、トランジスタＭ１６とトランジスタＭ１３が半導体層１１１Ｃの一部を共有する構成を示しているが、本発明の一態様はこれに限られない。トランジスタＭ１６とトランジスタＭ１３が半導体層を共有せず、各トランジスタが分離した半導体層を有してもよい。
　トランジスタＭ１７は、半導体層１１１Ｆを有する。導電層１０７Ａは、半導体層１１１Ｆを介して導電層１０３Ａと重なる領域を有する。導電層１０７Ａの一部は、トランジスタＭ１７のゲートとして機能し、導電層１０３Ａの一部は、トランジスタＭ１７のバックゲートとして機能する。
　配線１０３、導電層１０３Ａ乃至導電層１０３Ｄは、同じ材料を用いることができる。また、配線１０３、導電層１０３Ａ乃至導電層１０３Ｄは、同じ工程で形成することができる。なお、配線１０３、導電層１０３Ａ乃至導電層１０３Ｄで、異なる材料を用いてもよい。
　半導体層１１１Ａ乃至半導体層１１１Ｆは、同じ材料を用いることができる。また、半導体層１１１Ａ乃至半導体層１１１Ｆは、同じ工程で形成することができる。なお、半導体層１１１Ａ乃至半導体層１１１Ｆで、異なる材料を用いてもよい。
　導電層１０７Ａ乃至導電層１０７Ｄは、同じ材料を用いることができる。また、導電層１０７Ａ乃至導電層１０７Ｄは、同じ工程で形成することができる。なお、導電層１０７Ａ乃至導電層１０７Ｄで、異なる材料を用いてもよい。
　画素回路５１Ｂは、トランジスタＭ１１乃至トランジスタＭ１７以外に、一以上のダミートランジスタを有することが好ましい。図７は、画素回路５１Ｂが有する複数のダミートランジスタの中から抜粋して、ダミートランジスタ１０９ＤＭａ及びダミートランジスタ１０９ＤＭｂに符号を付している。
　ダミートランジスタ１０９ＤＭａは、半導体層１１１ＤＭａと、半導体層１１１ＤＭａ上の導電層１０７ＤＭａとを有する。ダミートランジスタ１０９ＤＭｂは、半導体層１１１Ｅと、半導体層１１１Ｅ上の導電層１０７ＤＭｂとを有する。
　ダミートランジスタは、トランジスタＭ１１乃至トランジスタＭ１７のいずれかと共通する層を有してもよい。図７は、ダミートランジスタ１０９ＤＭｂが、トランジスタＭ１５と半導体層１１１Ｅを共有する例を示している。ダミートランジスタは、トランジスタＭ１１乃至トランジスタＭ１７のいずれとも共通する層を有さなくてもよい。ダミートランジスタ１０９ＤＭａにおける導電層１０７ＤＭａ、及びダミートランジスタ１０９ＤＭｂにおける導電層１０７ＤＭｂはそれぞれ、トランジスタＭ１１乃至トランジスタＭ１７のゲートに相当する。導電層１０７ＤＭａ、及び導電層１０７ＤＭｂは、ダミー層ということもできる。
　図７に示したトランジスタＭ１１乃至トランジスタＭ１７に、容量素子Ｃ１１乃至容量素子Ｃ１３を加えた上面図を、図８に示す。なお、図８は、煩雑になることを避けるため、容量素子Ｃ１１乃至容量素子Ｃ１３の下部電極を抜粋して示している。また、画素回路５１Ｂを構成する一部の配線も併せて示している。
　容量素子Ｃ１１乃至容量素子Ｃ１３は、トランジスタＭ１１乃至トランジスタＭ１７上に設けることができる。
　容量素子Ｃ１１の下部電極として機能する導電層１０５Ａは、コンタクトホール１１０Ａを介して、トランジスタＭ１１のソースまたはドレインの一方と電気的に接続される。導電層１０５Ａは、コンタクトホール１１０Ｂを介して、トランジスタＭ１２のゲートと電気的に接続される。導電層１０５Ａは、コンタクトホール１１０Ｃを介して、トランジスタＭ１３のソースまたはドレインの他方と電気的に接続される。なお、電気的に接続される２つの素子及び配線は、コンタクトホールに設けられるプラグを介して電気的に接続されてもよい。
　容量素子Ｃ１２の下部電極として機能する導電層１０５Ｂは、コンタクトホール１１０Ｄを介して、トランジスタＭ１２のバックゲートと電気的に接続される。導電層１０５Ｂは、コンタクトホール１１０Ｅを介して、トランジスタＭ１４のソースまたはドレインの一方と電気的に接続される。
　容量素子Ｃ１３の下部電極として機能する導電層１０５Ｃは、コンタクトホール１１０Ｆを介して、トランジスタＭ１５のゲートと電気的に接続される。導電層１０５Ｃは、コンタクトホール１１０Ｊを介して、トランジスタＭ１５のバックゲートと電気的に接続される。つまり、導電層１０５Ｃを介して、トランジスタＭ１５のゲートとバックゲートが電気的に接続される。導電層１０５Ｃは、コンタクトホール１１０Ｇを介して、トランジスタＭ１７のソースまたはドレインの一方と電気的に接続される。
　図８に示すように、容量素子Ｃ１１は、トランジスタＭ１１及びトランジスタＭ１３と重なる領域と重なる領域を有することが好ましい。容量素子Ｃ１２は、トランジスタＭ１４と重なる領域を有することが好ましい。容量素子Ｃ１３は、トランジスタＭ１７と重なる領域を有することが好ましい。容量素子がトランジスタと重なる領域を有することにより、画素回路５１Ａの面積を小さくすることができ、高精細な表示装置とすることができる。
　導電層１０５Ｄは、コンタクトホール１１０Ｈを介して、トランジスタＭ１１のソースまたはドレインの他方と電気的に接続される。
　導電層１０５Ｅは、コンタクトホール１１０Ｉを介して、トランジスタＭ１２のソースまたはドレインの一方と電気的に接続される。導電層１０５Ｅは、コンタクトホール１１０Ｋを介して、トランジスタＭ１５のソースまたはドレインの他方と電気的に接続される。導電層１０５Ｅは、コンタクトホール１１０Ｘを介して、トランジスタＭ１３のソースまたはドレインの一方、及びトランジスタＭ１６のソースまたはドレインの一方と電気的に接続される。
　導電層１０５Ｆは、コンタクトホール１１０Ｌを介して、トランジスタＭ１２のソースまたはドレインの他方と電気的に接続される。
　導電層１０５Ｇは、コンタクトホール１１０Ｍを介して、トランジスタＭ１４のソースまたはドレインの他方と電気的に接続される。
　導電層１０５Ｈは、コンタクトホール１１０Ｎを介して、トランジスタＭ１５のソースまたはドレインの一方と電気的に接続される。
　導電層１０５Ｉは、コンタクトホール１１０Ｐを介して、トランジスタＭ１６のソースまたはドレインの他方と電気的に接続される。導電層１０５Ｉは、コンタクトホール１１０Ｑを介して、配線１０３と電気的に接続される。つまり、トランジスタＭ１６のソースまたはドレインの他方は、導電層１０５Ｉを介して、配線１０３と電気的に接続される。トランジスタＭ１６と配線１０３を電気的に接続する導電層１０５Ｉのように、２つの素子及び配線を電気的に接続する導電層を引き回し配線、または単に配線ということができる。例えば、２つのトランジスタを引き回し配線によって電気的に接続することができる。
　導電層１０５Ｊは、コンタクトホール１１０Ｒを介して、トランジスタＭ１７のソースまたはドレインの他方と電気的に接続される。
　導電層１０５Ｋは、コンタクトホール１１０Ｓを介して、導電層１０３Ａと電気的に接続される。導電層１０５Ｋは、コンタクトホール１１０Ｔを介して、導電層１０７Ａと電気的に接続される。つまり、導電層１０５Ｋを介して、トランジスタＭ１１のゲート及びバックゲート、トランジスタＭ１６のゲート及びバックゲート、並びにトランジスタＭ１７のゲート及びバックゲートが電気的に接続される。
　導電層１０５Ｌは、コンタクトホール１１０Ｖを介して、導電層１０３Ｃと電気的に接続される。導電層１０５Ｌは、コンタクトホール１１０Ｗを介して、導電層１０７Ｃと電気的に接続される。つまり、導電層１０５Ｌを介して、トランジスタＭ１３のゲート及びバックゲート、並びにトランジスタＭ１４のゲート及びバックゲートが電気的に接続される。
　導電層１０５Ａ乃至導電層１０５Ｌは、同じ材料を用いることができる。また、導電層１０５Ａ乃至導電層１０５Ｌは、同じ工程で形成することができる。なお、導電層１０５Ａ乃至導電層１０５Ｌで、異なる材料を用いてもよい。
　図８に示した容量素子Ｃ１１乃至容量素子Ｃ１３の下部電極に、上部電極を加えた上面図を、図９に示す。
　容量素子Ｃ１１及び容量素子Ｃ１２の上部電極として機能する導電層１０６Ａは、導電層１０５Ａと重なる領域、及び導電層１０５Ｂと重なる領域を有する。容量素子Ｃ１３の上部電極として機能する導電層１０６Ｂは、導電層１０５Ｃと重なる領域を有する。図９は、容量素子Ｃ１１乃至容量素子Ｃ１３の上部電極の端部が下部電極の端部より内側に位置する、つまり、上部電極が下部電極を包含する例を示している。上部電極が下部電極を包含する構成とすることにより、容量素子のリークを低減することができる。なお、容量素子Ｃ１１乃至容量素子Ｃ１３の上部電極の端部が下部電極の端部より外側に位置してもよい。
　導電層１０６Ａ及び導電層１０６Ｂは、同じ材料を用いることができる。また、導電層１０６Ａ及び導電層１０６Ｂは、同じ工程で形成することができる。なお、導電層１０６Ａと導電層１０６Ｂで、異なる材料を用いてもよい。
　容量素子Ｃ１１乃至容量素子Ｃ１３はそれぞれ、上部電極と下部電極に挟持され、誘電体として機能する絶縁層を有する。また、容量素子Ｃ１１が有する絶縁層、容量素子Ｃ１２が有する絶縁層、及び容量素子Ｃ１３が有する絶縁層は同じ工程で形成することができる。
　容量素子Ｃ１１乃至容量素子Ｃ１３の容量は、前述の範囲とすることが好ましい。上面視における容量素子Ｃ１１乃至容量素子Ｃ１３の面積は、前述の範囲とすることが好ましい。図９に示すように、容量素子の上部電極が下部電極を包含する場合は、容量素子の面積を下部電極の面積に置き換えることができる。つまり、上面視において、容量素子Ｃ１１の下部電極の面積は、容量素子Ｃ１３の下部電極の面積の２倍以上が好ましく、さらには３倍以上が好ましく、さらには４倍以上が好ましく、さらには５倍以上が好ましい。容量素子Ｃ１２の下部電極の面積は、容量素子Ｃ１３の下部電極の面積の２倍以上が好ましく、さらには３倍以上が好ましく、さらには４倍以上が好ましく、さらには５倍以上が好ましい。
　図９に示したトランジスタＭ１１乃至トランジスタＭ１７、及び容量素子Ｃ１１乃至容量素子Ｃ１３に、配線ＧＬａ乃至配線ＧＬｃ、及び配線１０１を加えた上面図を、図１０に示す。また、画素回路５１Ｂを構成する一部の配線も併せて示している。
　配線ＧＬａは、コンタクトホール１１５Ａを介して、導電層１０５Ｋと電気的に接続される。つまり、配線ＧＬａは、トランジスタＭ１１のゲート、トランジスタＭ１６のゲート、及びトランジスタＭ１７のゲートと電気的に接続される。
　配線ＧＬｂは、コンタクトホール１１５Ｂを介して、導電層１０５Ｌと電気的に接続される。つまり、配線ＧＬｂは、トランジスタＭ１３のゲート、及びトランジスタＭ１４のゲートと電気的に接続される。
　配線ＧＬｃは、コンタクトホール１１５Ｃを介して、導電層１０５Ｊと電気的に接続される。つまり、配線ＧＬｃは、トランジスタＭ１７のソースまたはドレインの他方と電気的に接続される。
　配線１０１は、コンタクトホール１１５Ｄを介して、導電層１０５Ｆと電気的に接続される。つまり、配線１０１は、トランジスタＭ１２のソースまたはドレインの他方と電気的に接続される。
　導電層１１３Ａは、コンタクトホール１１５Ｅを介して、導電層１０５Ｇと電気的に接続される。
　導電層１１３Ｂは、コンタクトホール１１５Ｆを介して、導電層１０５Ｄと電気的に接続される。
　導電層１１３Ｃは、コンタクトホール１１５Ｇを介して、導電層１０６Ａと電気的に接続される。導電層１１３Ｃは、コンタクトホール１１５Ｈを介して、導電層１０５Ｅと電気的に接続される。つまり、導電層１１３Ｃを介して、容量素子Ｃ１１の一方の端子、容量素子Ｃ１２の一方の端子、トランジスタＭ１２のソースまたはドレインの一方、トランジスタＭ１３のソースまたはドレインの一方、トランジスタＭ１５のソースまたはドレインの他方、及びトランジスタＭ１６のソースまたはドレインの一方が電気的に接続される。
　導電層１１３Ｄは、コンタクトホール１１５Ｉを介して、導電層１０５Ｈと電気的に接続される。導電層１１３Ｄは、コンタクトホール１１５Ｊを介して、導電層１０６Ｂと電気的に接続される。つまり、導電層１１３Ｄを介して、トランジスタＭ１５のソースまたはドレインの一方と、容量素子Ｃ１３の一方の端子が電気的に接続される。
　配線ＧＬａ乃至配線ＧＬｃ、配線１０１、及び導電層１１３Ａ乃至導電層１１３Ｄは、同じ材料を用いることができる。また、配線ＧＬａ乃至配線ＧＬｃ、配線１０１、及び導電層１１３Ａ乃至導電層１１３Ｄは、同じ工程で形成することができる。なお、配線ＧＬａ乃至配線ＧＬｃ、配線１０１、及び導電層１１３Ａ乃至導電層１１３Ｄで、異なる材料を用いてもよい。
　図１０に示した配線ＧＬａ乃至配線ＧＬｃ、配線１０１、及び導電層１１３Ａ乃至導電層１１３Ｄに、配線ＤＬ及び配線１０２を加えた上面図を、図１１に示す。また、画素回路５１Ｂを構成する一部の配線も併せて示している。
　配線ＤＬは、コンタクトホール１１７Ａを介して、導電層１１３Ｂと電気的に接続される。つまり、配線ＤＬは、トランジスタＭ１１のソースまたはドレインの他方と電気的に接続される。
　配線１０２は、コンタクトホール１１７Ｂを介して、導電層１１３Ａと電気的に接続される。つまり、配線１０２は、トランジスタＭ１４のソースまたはドレインの他方と電気的に接続される。
　配線１１９は、コンタクトホール１１７Ｃを介して、導電層１１３Ｄと電気的に接続される。
　上面視において、画素回路５１Ｂが設けられる領域の面積に対する、同じ面に設けられる層の合計面積の割合は、１０％以上が好ましく、さらには１２％以上が好ましく、さらには１５％以上が好ましく、さらには１７％以上が好ましく、さらには２０％以上が好ましく、さらには２５％以上が好ましく、さらには３０％以上が好ましく、さらには４０％以上が好ましい。なお、全ての層において、合計面積の割合が前述の範囲でなくてもよい。
　同じ面に設けられる層の合計面積の割合について、具体的に説明する。
　トランジスタＭ１１乃至トランジスタＭ１７のバックゲート、ダミートランジスタのバックゲート、配線１０３、並びにこれらと同じ面に設けられる配線及びダミー層の上面図を、図１２Ａに示す。図１２Ａは、行方向に連続する３つの画素回路５１Ｂを示している。上面視において、前述のバックゲート、配線１０３、配線及びダミー層の合計面積の割合は高いことが好ましく、特に前述の範囲とすることが好ましい。なお、図１２Ａに示す構成例の場合、画素回路５１が設けられる領域の面積に対する、層の合計面積の割合は３４％である。
　トランジスタＭ１１乃至トランジスタＭ１７の半導体層、ダミートランジスタの半導体層、及びこれらと同じ面に設けられる半導体層の上面図を、図１２Ｂに示す。上面視において、半導体層の合計面積の割合は高いことが好ましく、特に前述の範囲とすることが好ましい。なお、図１２Ｂに示す構成例の場合、画素回路５１が設けられる領域の面積に対する、層の合計面積の割合は約２３％である。
　トランジスタＭ１１乃至トランジスタＭ１７のゲート、ダミートランジスタのゲート、並びにこれらと同じ面に設けられる配線及びダミー層の上面図を、図１３Ａに示す。上面視において、ゲート、配線及びダミー層の合計面積の割合は高いことが好ましく、特に前述の範囲とすることが好ましい。なお、図１３Ａに示す構成例の場合、画素回路５１が設けられる領域の面積に対する、層の合計面積の割合は約２１％である。
　容量素子Ｃ１１乃至容量素子Ｃ１３の下部電極、並びにこれらと同じ面に設けられる配線の上面図を、図１３Ｂに示す。上面視において、下部電極、及び配線の合計面積の割合は高いことが好ましく、特に前述の範囲とすることが好ましい。なお、図１３Ｂに示す構成例の場合、画素回路５１が設けられる領域の面積に対する、層の合計面積の割合は約５８％である。
　容量素子Ｃ１１乃至容量素子Ｃ１３の上部電極の上面図を、図１４Ａに示す。上面視において、上部電極の合計面積の割合は高いことが好ましく、特に前述の範囲とすることが好ましい。なお、図１４Ａに示す構成例の場合、画素回路５１が設けられる領域の面積に対する、層の合計面積の割合は約４９％である。
　配線ＧＬａ乃至配線ＧＬｃ、配線１０１、及びこれらと同じ面に設けられる配線の上面図を、図１４Ｂに示す。上面視において、配線の合計面積の割合は高いことが好ましく、特に前述の範囲とすることが好ましい。なお、図１４Ｂに示す構成例の場合、画素回路５１が設けられる領域の面積に対する、層の合計面積の割合は約４４％である。
　配線ＤＬ、配線１０２、及びこれらと同じ面に設けられる配線の上面図を、図１５Ａに示す。上面視において、配線の合計面積の割合は高いことが好ましく、特に前述の範囲とすることが好ましい。なお、図１５Ａに示す構成例の場合、画素回路５１が設けられる領域の面積に対する、層の合計面積の割合は約４３％である。
　図１２Ａ乃至図１５Ａに示した各層を重ね合わせた上面図を、図１５Ｂに示す。なお、図１５Ｂは、行方向に連続する３つの画素回路５１Ｂを抜粋して示したが、図１Ａ等に示すように、表示領域２３５には、マトリクス状に配列された画素回路が設けられる。
＜画素の配列例＞
　画素の配列について、説明する。
　赤色光を射出する機能を有する画素２３０、緑色光を射出する機能を有する画素２３０、および青色光を射出する機能を有する画素２３０をまとめて１つの画素として機能させ、それぞれの画素２３０の発光量（発光輝度）を制御することで、フルカラー表示を実現することができる。よって、当該３つの画素２３０はそれぞれが副画素として機能する。各副画素は、発光デバイス６１と、発光デバイス６１の発光を制御する画素回路５１と、を有する。
　副画素の配列は特に限定されず、様々な配列を用いることができる。発光デバイス６１の配列として、例えば、ストライプ配列、Ｓストライプ配列、マトリクス配列、デルタ配列、ベイヤー配列、及びペンタイル配列が挙げられる。
　副画素の配列の例を、図１６Ａ乃至図１６Ｇに示す。図１６Ａ乃至図１６Ｇに示す副画素の上面形状は、発光デバイスの発光領域の上面形状に相当する。なお、画素回路５１が設けられる領域の上面形状と、当該画素回路５１が制御する発光デバイス６１の発光領域の上面形状は一致しなくてもよい。
　ストライプ配列の例を、図１６Ａに示す。図１６Ａに示す画素２３０は、行方向に赤色光を射出する機能を有する副画素２３０Ｒ、緑色光を射出する機能を有する副画素２３０Ｇ、及び青色光を射出する機能を有する副画素２３０Ｂを有する。
　なお、図１６Ａは副画素の上面形状が長方形である例を示しているが、本発明の一態様はこれに限られない。また、副画素の上面形状は、例えば、三角形、四角形（長方形、及び正方形を含む）、五角形などの多角形、これら多角形の角が丸い形状、楕円形、及び円形が挙げられる。
　３つの副画素から射出される光の色は、赤（Ｒ）、緑（Ｇ）、及び青（Ｂ）の組み合わせに限定されず、シアン（Ｃ）、マゼンタ（Ｍ）、及び黄（Ｙ）であってもよい。図１６Ｂに示す画素２３０は、行方向にシアン色光を射出する機能を有する副画素２３０Ｃ、マゼンタ色光を射出する機能を有する副画素２３０Ｍ、及び黄色光を射出する機能を有する副画素２３０Ｙを有する。
　デルタ配列の例を、図１６Ｃに示す。図１６Ｃに示すように、各副画素それぞれの中心点を結ぶ線が、三角形になるように配列してもよい。
　副画素の面積はそれぞれ、異なってもよい。発光色によって発光効率および信頼性などが異なる場合、発光色毎に副画素の面積を変えてもよい。
　Ｓストライプ配列の例を、図１６Ｄに示す。図１６Ｄに示す画素２３０は、２行２列で構成され、左の列（１列目）に、２つの副画素（副画素２３０Ｒ、及び副画素２３０Ｇ）を有し、右の列（２列目）に、１つの副画素（副画素２３０Ｂ）を有する。言い換えると、画素２３０は、上の行（１行目）に、２つの副画素（副画素２３０Ｒ、及び副画素２３０Ｂ）を有し、下の行（２行目）に２つの副画素（副画素２３０Ｇ、及び副画素２３０Ｂ）を有し、この２行にわたって副画素２３０Ｂを有する。
　４つの副画素をまとめて１つの画素２３０として機能させてもよい。例えば、図１６Ｅに示すように、画素２３０は、副画素２３０Ｒ、副画素２３０Ｇ、副画素２３０Ｂ、及び白色光を射出する発光デバイス６１を有する副画素２３０Ｗの４の副画素を有してもよい。画素２３０は、副画素２３０Ｒ、及び副画素２３０Ｇに、副画素２３０Ｗを加えることで、表示領域の輝度を高めることができる。また、図１６Ｆに示すように、副画素２３０Ｒ、副画素２３０Ｇ、及び副画素２３０Ｂに、副画素２３０Ｙを加えてもよい。図１６Ｇに示すように、副画素２３０Ｃ、副画素２３０Ｍ、副画素２３０Ｙに、副画素２３０Ｗを加えてもよい。
　１つの画素として機能させる副画素の数を増やし、赤、緑、青、シアン、マゼンタ、および黄などの光を制御する副画素を適宜組み合わせて用いることにより、中間調の再現性を高めることができる。よって、表示品位を高めることができる。
　本発明の一態様の表示装置は、さまざまな規格の色域を再現することができる。例えば、テレビ放送で使われるＰＡＬ（Ｐｈａｓｅ　Ａｌｔｅｒｎａｔｉｎｇ　Ｌｉｎｅ）規格およびＮＴＳＣ（Ｎａｔｉｏｎａｌ　Ｔｅｌｅｖｉｓｉｏｎ　Ｓｙｓｔｅｍ　Ｃｏｍｍｉｔｔｅｅ）規格、パーソナルコンピュータ、デジタルカメラ、プリンタなどの電子機器に用いる表示装置で広く使われているｓＲＧＢ（ｓｔａｎｄａｒｄ　ＲＧＢ）規格およびＡｄｏｂｅ　ＲＧＢ規格、ＨＤＴＶ（Ｈｉｇｈ　Ｄｅｆｉｎｉｔｉｏｎ　Ｔｅｌｅｖｉｓｉｏｎ、ハイビジョンともいう）で使われるＩＴＵ−Ｒ　ＢＴ．７０９（Ｉｎｔｅｒｎａｔｉｏｎａｌ　Ｔｅｌｅｃｏｍｍｕｎｉｃａｔｉｏｎ　Ｕｎｉｏｎ　Ｒａｄｉｏｃｏｍｍｕｎｉｃａｔｉｏｎ　Ｓｅｃｔｏｒ　Ｂｒｏａｄｃａｓｔｉｎｇ　Ｓｅｒｖｉｃｅ（Ｔｅｌｅｖｉｓｉｏｎ）　７０９）規格、デジタルシネマ映写で使われるＤＣＩ−Ｐ３（Ｄｉｇｉｔａｌ　Ｃｉｎｅｍａ　Ｉｎｉｔｉａｔｉｖｅｓ　Ｐ３）規格、ＵＨＤＴＶ（Ｕｌｔｒａ　Ｈｉｇｈ　Ｄｅｆｉｎｉｔｉｏｎ　Ｔｅｌｅｖｉｓｉｏｎ、スーパーハイビジョンともいう）で使われるＩＴＵ−Ｒ　ＢＴ．２０２０（ＲＥＣ．２０２０（Ｒｅｃｏｍｍｅｎｄａｔｉｏｎ　２０２０））規格などの色域を再現することができる。
　画素２３０を１９２０×１０８０のマトリクス状に配置すると、いわゆるフルハイビジョン（「２Ｋ解像度」、「２Ｋ１Ｋ」、または「２Ｋ」などとも言われる。）の解像度でフルカラー表示可能な表示装置１０を実現することができる。また、例えば、画素２３０を３８４０×２１６０のマトリクス状に配置すると、いわゆるウルトラハイビジョン（「４Ｋ解像度」、「４Ｋ２Ｋ」、または「４Ｋ」などとも言われる。）の解像度でフルカラー表示可能な表示装置１０を実現することができる。また、例えば、画素２３０を７６８０×４３２０のマトリクス状に配置すると、いわゆるスーパーハイビジョン（「８Ｋ解像度」、「８Ｋ４Ｋ」、または「８Ｋ」などとも言われる。）の解像度でフルカラー表示可能な表示装置１０を実現することができる。画素２３０を増やすことで、１６Ｋまたは３２Ｋの解像度でフルカラー表示可能な表示装置１０を実現することも可能である。
　表示領域２３５の画素密度は、１００ｐｐｉ以上１００００ｐｐｉ以下が好ましく、１０００ｐｐｉ以上１００００ｐｐｉ以下がより好ましい。例えば、２０００ｐｐｉ以上６０００ｐｐｉ以下であってもよく、３０００ｐｐｉ以上５０００ｐｐｉ以下であってもよい。
　なお、表示領域２３５の縦横比（アスペクト比）については、特に限定はない。表示装置１０の表示領域２３５は、例えば、１：１（正方形）、４：３、１６：９、１６：１０など様々な縦横比に対応できる。
　表示領域２３５の対角サイズは、０．１インチ以上１００インチ以下であればよく、１００インチ以上であってもよい。
　なお、表示装置１０を仮想現実（ＶＲ）または拡張現実（ＡＲ）用の表示装置として用いる場合、表示領域２３５の対角サイズは、０．１インチ以上５．０インチ以下、好ましくは０．５インチ以上２．０インチ以下、さらに好ましくは、１インチ以上１．７インチ以下とすることができる。例えば、表示領域２３５の対角サイズを１．５インチ、または１．５インチ近傍にしてもよい。表示領域２３５の対角サイズを２．０インチ以下、好ましくは１．５インチ近傍とすることで、露光装置（代表的にはスキャナー装置）の１回の露光処理で処理することが可能となるため、製造プロセスの生産性を向上させることができる。
　表示領域２３５の対角サイズに応じて、表示領域２３５に用いるトランジスタの構成を適宜選択してもよい。例えば、表示領域２３５に単結晶Ｓｉトランジスタを用いる場合、表示領域２３５の対角のサイズは０．１インチ以上３インチ以下が好ましい。また、表示領域２３５にＬＴＰＳトランジスタを用いる場合、表示領域２３５の対角のサイズは０．１インチ以上３０インチ以下が好ましく、１インチ以上３０インチ以下がより好ましい。また、表示領域２３５にＬＴＰＯ（ＬＴＰＳトランジスタと、ＯＳトランジスタとを、組み合わせる構成）を用いる場合、表示領域２３５の対角のサイズは０．１インチ以上５０インチ以下が好ましく１インチ以上５０インチ以下がより好ましい。また、表示領域２３５にＯＳトランジスタを用いる場合、表示領域２３５の対角のサイズは０．１インチ以上２００インチ以下が好ましく、５０インチ以上１００インチ以下がより好ましい。
　単結晶Ｓｉトランジスタは、単結晶Ｓｉ基板の大きさより表示領域２３５を大きくすることが非常に困難である。また、ＬＴＰＳトランジスタは、製造工程にてレーザ結晶化装置を用いるため、大型化（代表的には、対角のサイズにて３０インチを超える画面サイズ）への対応が難しい。一方でＯＳトランジスタは、製造工程にてレーザ結晶化装置などを用いる制約がない、または比較的低温のプロセス温度（代表的には４５０℃以下）で製造することが可能なため、比較的大面積（代表的には、対角のサイズにて５０インチ以上１００インチ以下）の表示パネルまで対応することが可能である。また、ＬＴＰＯについては、ＬＴＰＳトランジスタを用いる場合と、ＯＳトランジスタを用いる場合との間の領域の表示パネルのサイズ（代表的には、対角のサイズにて１インチ以上５０インチ以下）に適用することが可能となる。
　図１５Ｂに示した画素回路５１Ｂに、発光デバイス６１の画素電極として機能する導電層を加えた上面図を、図１７Ａに示す。なお、図１７Ａに示すように、画素電極として機能する導電層６３Ａ、導電層６３Ｂ、及び導電層６３Ｃの上面形状と、画素回路５１Ｂを有する領域の上面形状は一致しなくてもよい。
　導電層６３Ａは、コンタクトホール１２１Ａを介して、図１１に示した配線１１９に電気的に接続される。つまり、発光デバイス６１の画素電極として機能する導電層６３Ａは、トランジスタＭ１５のソースまたはドレインの一方、及び容量素子Ｃ１３の一方の端子と電気的に接続される。同様に、導電層６３Ｂは、コンタクトホール１２１Ｂを介して、トランジスタＭ１５のソースまたはドレインの一方、及び容量素子Ｃ１３の一方の端子と電気的に接続される。導電層６３Ｃは、コンタクトホール１２１Ｃを介して、トランジスタＭ１５のソースまたはドレインの一方、及び容量素子Ｃ１３の一方の端子と電気的に接続される。
　図１５Ｂに示した画素電極に、発光デバイス６１の共通電極として機能する導電層６７を加えた上面図を、図１７Ｂに示す。なお、図１７Ｂは、導電層６７より下側の構成を明示するため、導電層６７のハッチングを透過して示している。
　画素電極として機能する導電層６３Ａ、導電層６３Ｂ、及び導電層６３Ｃと、共通電極として機能する導電層６７との間にそれぞれ、ＥＬ層（図示せず）を設けることにより、画素回路５１Ｂ上に発光デバイス６１を形成することができる。図１８Ａは、画素回路５１Ｂ上に設けられる発光デバイス６１ａ、発光デバイス６１ｂ、及び発光デバイス６１ｃが設けられる構成を示している。
　例えば、導電層６３Ａと導電層６７との間に赤色光を射出するＥＬ層を設けることにより、発光デバイス６１Ｒを形成することができる。導電層６３Ｂと導電層６７との間に緑色光を射出するＥＬ層を設けることにより、発光デバイス６１Ｇを形成することができる。導電層６３Ｃと導電層６７との間に青色光を射出するＥＬ層を設けることにより、発光デバイス６１Ｂを形成することができる。図１８Ｂは、画素回路５１Ｂ上に設けられる、赤色光を射出する機能を有する発光デバイス６１Ｒ、緑色光を射出する機能を有する発光デバイス６１Ｇ、及び青色光を射出する機能を有する発光デバイス６１Ｂを示している。なお、図１８Ｂに示す発光デバイス６１の配列は、図１６Ｄに示すＳストライプ配列に相当する。
＜動作例＞
　次に、半導体装置１００Ｂの動作例を説明する。図１９は半導体装置１００Ａの動作例を説明するためのタイミングチャートである。図２０乃至図２５は、半導体装置１００Ａの動作例を説明するための回路図である。
〔Ｖｔｈ補正動作〕
　まず、期間Ｔ１１において、リセット動作を行う。具体的には、配線ＧＬａおよび配線ＧＬｂに電位Ｈを供給し、配線ＧＬｃに電位Ｌを供給する。図２０に示すように、トランジスタＭ１１、トランジスタＭ１３、トランジスタＭ１４、トランジスタＭ１６、およびトランジスタＭ１７がオン状態となる。
　ノードＮＤ１１には、トランジスタＭ１６を介して電位Ｖ０が供給される。さらに、ノードＮＤ１３には、トランジスタＭ１６およびトランジスタＭ１３を介して電位Ｖ０が供給される。また、ノードＮＤ１２にはトランジスタＭ１４を介して電位Ｖ１が供給される。また、ノードＮＤ１４にはトランジスタＭ１７を介して電位Ｌが供給される。よって、トランジスタＭ１５はオフ状態になる。
　期間Ｔ１１において、トランジスタＭ１１、トランジスタＭ１３、およびトランジスタＭ１６を介して、配線ＤＬと配線１０３が導通状態になる。よって、期間Ｔ１１では、配線ＤＬと配線１０３を同電位にするか、配線ＤＬをフローティング状態にすることが好ましい。
　次に、期間Ｔ１２において、配線ＧＬａに電位Ｌを供給する。図２１に示すように、トランジスタＭ１１、トランジスタＭ１６およびトランジスタＭ１７がオフ状態になる。
　ノードＮＤ１４がフローティング状態になり、ノードＮＤ１４に供給された電荷が保持されるため、トランジスタＭ１５のオフ状態が維持される。ノードＮＤ１２の電位がＶ１であるため、トランジスタＭ１２はオン状態である。よって、トランジスタＭ１２を介して配線１０１からノードＮＤ１１に電荷が供給され、ノードＮＤ１１の電位が上昇する。また、トランジスタＭ１３もオン状態であるため、ノードＮＤ１３の電位も上昇する。具体的には、ノードＮＤ１１およびノードＮＤ１３の電位は、Ｖ１からトランジスタＭ１２のＶｔｈ２を引いた値まで上昇する。
　ここで、ノードＮＤ１２の電位がＶ１で固定されているため、ノードＮＤ１１およびノードＮＤ１３の電位が上昇するに従って、トランジスタＭ１２のバックゲートとトランジスタＭ１２のソースとの間の電位差が小さくなる。ノードＮＤ１１の電位がＶ１−Ｖｔｈ２の近傍まで上昇すると、トランジスタＭ１２を介して配線１０１からノードＮＤ１１に流れる電流が小さくなり、ノードＮＤ１１の電位上昇の速度が遅くなる。よって、期間Ｔ１２はノードＮＤ１１の電位がＶ１−Ｖｔｈ２まで上昇するために十分な時間を確保することができる。具体的には、期間Ｔ１２を、１μｓ以上とするのが好ましく、１０μｓ以上とするのがより好ましい。
　次に、期間Ｔ１３において、配線ＧＬｂに電位Ｌを供給し、配線ＧＬｃに電位Ｈを供給する。図２２に示すように、トランジスタＭ１３およびトランジスタＭ１４がオフ状態になる。ノードＮＤ１１、ノードＮＤ１２、およびノードＮＤ１３がフローティング状態になり、それぞれのノードに供給された電荷が保持される。また、トランジスタＭ１５のオフ状態が維持される。
〔データ書き込み動作〕
　期間Ｔ１４において、配線ＧＬａに電位Ｈを供給する。図２３に示すように、トランジスタＭ１１がオン状態になり、ノードＮＤ１３にビデオ信号Ｖｄａｔａが供給される。また、トランジスタＭ１６がオン状態になり、ノードＮＤ１１に電位Ｖ０が供給される。
　ノードＮＤ１１とノードＮＤ１２は容量素子Ｃ１２を介して容量結合しているため、ノードＮＤ１１の電位がＶ１−Ｖｔｈ２からＶ０に変化すると、ノードＮＤ１２の電位も同様に変化する。本実施の形態などでは、電位Ｖ０は０Ｖであるため、ノードＮＤ１２の電位は、Ｖ１−（Ｖ１−Ｖｔｈ２）で表される。すなわち、ノードＮＤ１２の電位はＶｔｈ２となる。
　トランジスタＭ１７がオン状態になり、配線ＧＬｃからノードＮＤ１４に電荷が供給される。ノードＮＤ１４の電位は電位ＨからトランジスタＭ１７のＶｔｈ７を引いた値まで上昇する。例えば、電位Ｈを６Ｖとし、トランジスタＭ１５のＶｔｈ５およびトランジスタＭ１７のＶｔｈ７をそれぞれ１Ｖとすると、ノードＮＤ１４の電位（Ｈ−Ｖｔｈ７）は５Ｖになる。したがって、トランジスタＭ１５はオン状態になり、発光デバイス６１のアノード端子の電位がＶ０になる。
〔発光動作〕
　期間Ｔ１５において、配線ＧＬａに電位Ｌを供給する。図２４に示すように、トランジスタＭ１１およびトランジスタＭ１６がオフ状態になる。配線１０１から配線１０４に電流が流れ、発光デバイス６１が電流Ｉｅに応じた輝度で発光する。また、ノードＮＤ１１および発光デバイス６１のアノード端子の電位が上昇する。
　ノードＮＤ１３はフローティング状態であり、ノードＮＤ１１とノードＮＤ１３は容量素子Ｃ１１を介して容量結合している。期間Ｔ１５において、ノードＮＤ１１の電位がＶ０からＶａ１に変化すると、ノードＮＤ１３の電位も同様に変化する。ここでは、ノードＮＤ１３の電位がビデオ信号Ｖｄａｔａ＋Ｖａ１になる。すなわち、トランジスタＭ１２のソース電位が変化しても、トランジスタＭ１２のゲートとトランジスタＭ１２のソースとの間の電位差（電圧）はビデオ信号Ｖｄａｔａのまま維持される。
　同様に、ノードＮＤ１２はフローティング状態であり、ノードＮＤ１１とノードＮＤ１３は容量素子Ｃ１１を介して容量結合している。よって、ノードＮＤ１１の電位変化に追従してノードＮＤ１２の電位がＶｔｈ２＋Ｖａ１になる。よって、トランジスタＭ１２のバックゲートとトランジスタＭ１２のソースと間の電位差はＶｔｈ２のまま維持される。
　トランジスタＭ１７がオフ状態になり、ノードＮＤ１４がフローティング状態になる。発光デバイス６１のアノード端子とノードＮＤ１４は容量素子Ｃ１３を介して容量結合している。よって、発光デバイス６１のアノード端子の電位がＶ０から電位Ｖａ２に変化すると、ノードＮＤ１４の電位も同様に変化する。本実施の形態などでは、電位Ｖ０は０Ｖであるため、ノードＮＤ１４の電位がＨ−Ｖｔｈ７＋Ｖａ２になる。すなわち、発光デバイス６１のアノード端子の電位が変化しても、トランジスタＭ１５のゲートとトランジスタＭ１５のソースとの間の電位差（電圧）は電位Ｈ−Ｖｔｈ７が維持される。
　例えば、トランジスタＭ１５のゲートが固定電位である場合、トランジスタＭ１５のソース電位が上昇すると、トランジスタＭ１５のゲートとトランジスタＭ１５のソースとの間の電位差が小さくなる。トランジスタＭ１５のゲートとトランジスタＭ１５のソースとの間の電位差がトランジスタＭ１５のしきい値電圧を下回ると、トランジスタＭ１５がオフ状態になる。このため、アノード電位を高くする場合は、トランジスタＭ１５のゲートにも高い電位を供給する必要があり、そのための電源または電源回路を追加する必要がある。
　本発明の一態様に係る半導体装置１００Ａでは、トランジスタＭ１５のゲートとトランジスタＭ１５のソースとの間に容量素子Ｃ１３を設けてブートストラップ回路を構成することで、アノード電位を大きくしても、電源回路を追加することなくトランジスタＭ１５のオン状態を維持できる。よって、安定して発光デバイス６１に電流Ｉｅを供給できる。なお、容量素子Ｃ１３を「ブートストラップ容量」と呼ぶ場合がある。また、容量素子Ｃ１１および容量素子Ｃ１２のそれぞれもブートストラップ容量として機能する。
　本発明の一態様に係る半導体装置１００Ａは、シングル構造の発光デバイスだけでなく、シングル構造の発光デバイスよりも大きな駆動電圧が必要になるタンデム構造の発光デバイスにも好適に用いることができる。
　前述した通り、発光デバイス６１に流れる電流Ｉｅの電流量は、ビデオ信号ＶｄａｔａとトランジスタＭ１２のＶｔｈ２によって決定される。本発明の一態様に係る半導体装置１００Ａでは、Ｖｔｈ値補正動作を行うことで、発光デバイス６１に流れる電流Ｉｅの電流量をビデオ信号Ｖｄａｔａにより制御できる。
　発光デバイス６１の発光輝度をビデオ信号Ｖｄａｔａにより制御するため、発光動作時はトランジスタＭ１５を確実にオン状態にしておく必要がある。本発明の一態様に係る半導体装置１００Ａでは、発光動作時にトランジスタＭ１５を確実にオン状態にすることができる。本発明の一態様に係る半導体装置１００Ａを表示装置に用いると、正確な電流Ｉｅの制御が可能になるため、中間調の色再現性を高めることができる。よって、当該表示装置の表示品位を高めることができる。
〔消光動作〕
　期間Ｔ１６において、配線ＧＬａに電位Ｈを供給し、配線ＧＬｃに電位Ｌを供給する。図２５に示すように、トランジスタＭ１１、トランジスタＭ１６、およびトランジスタＭ１７がオン状態になり、ノードＮＤ１１の電位がＶ０になり、ノードＮＤ１４の電位がＬ電位になる。ノードＮＤ１４の電位がＬ電位になると、トランジスタＭ１５がオフ態になり、発光デバイス６１の発光が停止（消光）する。
　なお、期間Ｔ１６では、トランジスタＭ１１を介してノードＮＤ１３に、配線ＤＬと電気的に接続する他の半導体装置１００Ａに書き込むためのビデオ信号が供給される場合があるが、トランジスタＭ１５がオフ状態であるため、消光動作に支障はない。なお、期間Ｔ１４（データ書き込み動作）におけるビデオ信号Ｖｄａｔａと区別するため、図２５にはＶｄａｔａＸと記載している。
　表示素子としてＥＬ素子などの発光デバイスを用いた表示装置は、１フレーム期間中に発光デバイスを点灯し続けることができる。このような駆動方法を「ホールド型」または「ホールド型駆動」ともいう。表示装置の駆動方法をホールド型駆動にすることで、表示画面のフリッカ現象などを軽減できる。一方でホールド型駆動では、動画表示において残像および画像のぼやけなどが生じやすい。動画を表示したときに人が感じる解像度を「動画解像度」ともいう。すなわち、ホールド型駆動は動画解像度が低下しやすい。
　動画表示における残像および画像のぼやけなどを改善する「黒挿入駆動」が知られている。「黒挿入駆動」は、「疑似インパルス型」または「疑似インパルス型駆動」とも呼ばれる。黒挿入駆動は、１フレームおきに黒表示を行う、もしくは、１フレーム中の一定期間黒表示を行う駆動方法である。
　半導体装置１００Ａは、シングル構造の発光デバイスだけでなく、シングル構造よりも大きな駆動電圧が必要になるタンデム構造の発光デバイスにも好適に用いることができる。また、半導体装置１００Ａは、消光動作によって黒挿入駆動を容易に行うことができる。本発明の一態様に係る半導体装置１００Ａを用いた表示装置は、動画解像度が低下しにくく、表示品位の高い動画表示が実現できる。
　本実施の形態に示す構成は、他の実施の形態および実施例に示した構成と適宜組み合わせて用いることができる。
（実施の形態２）
　本実施の形態では、本発明の一態様に係る半導体装置に用いることができる発光デバイスについて、説明する。
＜発光デバイスの構成例＞
　図２６Ａに示すように、発光デバイス６１は、一対の電極（導電層１７１、導電層１７３）の間に、ＥＬ層１７２を備える。ＥＬ層１７２は、層４４２０、発光層４４１１、層４４３０などの複数の層で構成することができる。層４４２０は、例えば電子注入性の高い物質を含む層（電子注入層）および電子輸送性の高い物質を含む層（電子輸送層）などを備えることができる。発光層４４１１は、例えば発光性の化合物を備える。層４４３０は、例えば正孔注入性の高い物質を含む層（正孔注入層）および正孔輸送性の高い物質を含む層（正孔輸送層）を備えることができる。
　一対の電極間に設けられた層４４２０、発光層４４１１および層４４３０を備える構成は単一の発光ユニットとして機能することができ、本明細書などでは図２６Ａの構成をシングル構造と呼ぶ。
　図２６Ｂは、図２６Ａに示す発光デバイス６１が備えるＥＬ層１７２の変形例である。具体的には、図２６Ｂに示す発光デバイス６１は、導電層１７１上の層４４３０−１と、層４４３０−１上の層４４３０−２と、層４４３０−２上の発光層４４１１と、発光層４４１１上の層４４２０−１と、層４４２０−１上の層４４２０−２と、層４４２０−２上の導電層１７３と、を備える。例えば、導電層１７１を陽極とし、導電層１７３を陰極とした場合、層４４３０−１が正孔注入層として機能し、層４４３０−２が正孔輸送層として機能し、層４４２０−１が電子輸送層として機能し、層４４２０−２が電子注入層として機能する。または、導電層１７１を陰極とし、導電層１７３を陽極とした場合、層４４３０−１が電子注入層として機能し、層４４３０−２が電子輸送層として機能し、層４４２０−１が正孔輸送層として機能し、層４４２０−２が正孔注入層として機能する。このような層構造とすることで、発光層４４１１に効率よくキャリアを注入し、発光層４４１１内におけるキャリアの再結合の効率を高めることが可能となる。
　なお、図２６Ｃに示すように層４４２０と層４４３０との間に複数の発光層（発光層４４１１、発光層４４１２、発光層４４１３）が設けられる構成も、シングル構造の一例である。
　図２６Ｄに示すように、複数の発光ユニット（ＥＬ層１７２ａ、ＥＬ層１７２ｂ）が中間層（電荷発生層）４４４０を介して直列に接続された構成を、本明細書などではタンデム構造またはスタック構造と呼ぶ。なお、タンデム構造とすることで、高輝度発光が可能な発光デバイスを実現できる。
　発光デバイス６１に図２６Ｄに示すタンデム構造を適用する場合、ＥＬ層１７２ａとＥＬ層１７２ｂ発光色を同じにしてもよい。例えば、ＥＬ層１７２ａおよびＥＬ層１７２ｂの発光色を、どちらも緑色にしてもよい。なお、表示領域２３５がＲ、Ｇ、Ｂの３つの副画素を含み、それぞれの副画素が発光デバイスを備える場合、それぞれの副画素の発光デバイスにタンデム構造を適用してもよい。具体的には、Ｒの副画素のＥＬ層１７２ａ、およびＥＬ層１７２ｂは、それぞれ、赤色発光が可能な材料を有し、Ｇの副画素のＥＬ層１７２ａ、およびＥＬ層１７２ｂは、それぞれ、緑色発光が可能な材料を有し、Ｂの副画素のＥＬ層１７２ａ、およびＥＬ層１７２ｂは、それぞれ、青色発光が可能な材料を備える。言い換えると、発光層４４１１と発光層４４１２の材料が同じでもよい。ＥＬ層１７２ａとＥＬ層１７２ｂの発光色を同じにすることで、単位発光輝度あたりの電流密度を低減できる。よって、発光デバイス６１の信頼性を高めることができる。
　発光デバイスの発光色は、ＥＬ層１７２を構成する材料によって、赤、緑、青、シアン、マゼンタ、黄または白などとすることができる。また、発光デバイスにマイクロキャビティ構造を付与することにより色純度をさらに高めることができる。
　発光層には、Ｒ（赤）、Ｇ（緑）、Ｂ（青）、Ｙ（黄）、Ｏ（橙）などの発光を示す発光物質を２以上含んでもよい。白色の光を発する発光デバイスは、発光層に２種類以上の発光物質を含む構成とすることが好ましい。白色発光を得るには、２つの発光物質の各発光が補色の関係となるような発光物質を選択すればよい。例えば、第１の発光層の発光色と第２の発光層の発光色を補色の関係になるようにすることで、発光デバイス全体として白色発光する発光デバイスを得ることができる。また、発光層を３つ以上備える発光デバイスの場合は、各々の発光色の混合により、白色発光する構成とすることができる。
　発光層には、Ｒ（赤）、Ｇ（緑）、Ｂ（青）、Ｙ（黄）、Ｏ（橙）等の発光を示す発光物質を２以上含むことが好ましい。または、発光物質を２以上有し、それぞれの発光物質の発光は、Ｒ、Ｇ、Ｂのうち２以上の色のスペクトル成分を含むことが好ましい。
＜発光デバイスの形成方法＞
　以下では、発光デバイス６１の形成方法の一例について説明する。
　図２７Ａに、発光デバイス６１の上面概略図を示す。発光デバイス６１は、赤色を呈する発光デバイス６１Ｒ、緑色を呈する発光デバイス６１Ｇ、および青色を呈する発光デバイス６１Ｂをそれぞれ複数有する。図２７Ａでは、各発光デバイスの区別を簡単にするため、各発光デバイスの発光領域内にＲ、Ｇ、Ｂの符号を付している。なお、図２７Ａに示す発光デバイス６１の構成をＳＢＳ（Ｓｉｄｅ　Ｂｙ　Ｓｉｄｅ）構造と呼称してもよい。また、図２７Ａでは、赤色（Ｒ）、緑色（Ｇ）、および青色（Ｂ）の３つの発光色を有する構成について例示したがこれに限定されない。例えば、４つ以上の色を有する構成としてもよい。
　発光デバイス６１Ｒ、発光デバイス６１Ｇ、および発光デバイス６１Ｂは、それぞれマトリクス状に配列している。図２７Ａは、一方向に同一の色の発光デバイスが配列する、いわゆるストライプ配列を示しているが、発光デバイスの配列方法はこれに限定されない。発光デバイスの配列方法として、デルタ配列、ジグザグ配列、Ｓ−Ｓｔｒｉｐｅ　ＲＧＢ配列、またはペンタイル配列などを用いることができる。
　図２７Ｂは、図２７Ａ中の一点鎖線Ａ１−Ａ２に対応する断面概略図である。図２７Ｂには、発光デバイス６１Ｒ、発光デバイス６１Ｇ、および発光デバイス６１Ｂの断面を示している。発光デバイス６１Ｒ、発光デバイス６１Ｇ、および発光デバイス６１Ｂは、それぞれ絶縁層３６３上に設けられ、画素電極として機能する導電層１７１、および共通電極として機能する導電層１７３を有する。絶縁層３６３は、無機絶縁膜および有機絶縁膜の一方または双方を用いることができる。絶縁層３６３として、無機絶縁膜を用いることが好ましい。無機絶縁膜として、例えば、酸化シリコン膜、酸化窒化シリコン膜、窒化酸化シリコン膜、窒化シリコン膜、酸化アルミニウム膜、酸化窒化アルミニウム膜、酸化ハフニウム膜などの酸化物絶縁膜および窒化物絶縁膜が挙げられる。
　発光デバイス６１Ｒは、画素電極として機能する導電層１７１と共通電極として機能する導電層１７３との間に、ＥＬ層１７２Ｒを有する。ＥＬ層１７２Ｒは、少なくとも赤色の波長域に強度を有する光を発する発光性の有機化合物を有する。発光デバイス６１Ｇが有するＥＬ層１７２Ｇは、少なくとも緑色の波長域に強度を有する光を発する発光性の有機化合物を有する。発光デバイス６１Ｂが有するＥＬ層１７２Ｂは、少なくとも青色の波長域に強度を有する光を発する発光性の有機化合物を有する。
　ＥＬ層１７２Ｒ、ＥＬ層１７２Ｇ、およびＥＬ層１７２Ｂは、それぞれ発光性の有機化合物を含む層（発光層）のほかに、電子注入層、電子輸送層、正孔注入層、および正孔輸送層のうち、一以上を有していてもよい。
　画素電極として機能する導電層１７１は、発光デバイス毎に設けられている。また、共通電極として機能する導電層１７３は、各発光デバイスに共通な一続きの層として設けられている。画素電極として機能する導電層１７１と共通電極として機能する導電層１７３のいずれか一方に可視光に対して透光性を有する導電膜を用い、他方に反射性を有する導電膜を用いる。画素電極として機能する導電層１７１を透光性、共通電極として機能する導電層１７３を反射性とすることで、下面射出型（ボトムエミッション型）の表示装置とすることができ、反対に画素電極として機能する導電層１７１を反射性、共通電極として機能する導電層１７３を透光性とすることで、上面射出型（トップエミッション型）の表示装置とすることができる。なお、画素電極として機能する導電層１７１と共通電極として機能する導電層１７３の双方を透光性とすることで、両面射出型（デュアルエミッション型）の表示装置とすることもできる。
　例えば、発光デバイス６１Ｒがトップエミッション型である場合、発光デバイス６１Ｒから射出される光１７５Ｒは、導電層１７３側に射出される。発光デバイス６１Ｒがトップエミッション型である場合、発光デバイス６１Ｇから射出される光１７５Ｇは、導電層１７３側に射出される。発光デバイス６１Ｂがトップエミッション型である場合、発光デバイス６１Ｂから射出される光１７５Ｂは、導電層１７３側に射出される。
　画素電極として機能する導電層１７１の端部を覆って、絶縁層２７２が設けられている。絶縁層２７２の端部は、テーパー形状であることが好ましい。絶縁層２７２には、絶縁層３６３に用いることができる材料と同様の材料を用いることができる。
　絶縁層２７２は、隣接する発光デバイス６１が意図せず電気的に短絡し、誤発光することを防ぐために設ける。また、ＥＬ層１７２の形成にメタルマスクを用いる場合、メタルマスクが導電層１７１に接触しないようにする機能も有する。
　ＥＬ層１７２Ｒ、ＥＬ層１７２Ｇ、およびＥＬ層１７２Ｂは、それぞれ画素電極として機能する導電層１７１の上面に接する領域と、絶縁層２７２の表面に接する領域と、を有する。また、ＥＬ層１７２Ｒ、ＥＬ層１７２Ｇ、およびＥＬ層１７２Ｂの端部は、絶縁層２７２上に位置する。
　図２７Ｂに示すように、異なる色の発光デバイス間において、２つのＥＬ層の間に隙間が設けられている。このように、ＥＬ層１７２Ｒ、ＥＬ層１７２Ｇ、およびＥＬ層１７２Ｇが、互いに接しないように設けられていることが好ましい。これにより、隣接する２つのＥＬ層を介して電流が流れ、意図しない発光が生じること（クロストークともいう）を好適に防ぐことができる。そのため、コントラストを高めることができ、表示品位の高い表示装置を実現できる。
　ＥＬ層１７２Ｒ、ＥＬ層１７２Ｇ、およびＥＬ層１７２Ｇは、メタルマスクなどのシャドーマスクを用いた真空蒸着法などにより、作り分けることができる。または、フォトリソグラフィ法により、これらを作り分けてもよい。フォトリソグラフィ法を用いることで、メタルマスクを用いた場合では実現することが困難である高い精細度の表示装置を実現することができる。
　なお、本明細書等において、メタルマスク、またはＦＭＭ（ファインメタルマスク、高精細なメタルマスク）を用いて作製されるデバイスをＭＭ（メタルマスク）構造のデバイスと呼称する場合がある。また、本明細書等において、メタルマスク、またはＦＭＭを用いることなく作製されるデバイスをＭＭＬ（メタルマスクレス）構造のデバイスと呼称する場合がある。ＭＭＬ構造の表示装置は、メタルマスクを用いずに作製するため、ＭＭ構造の表示装置よりも画素配置および画素形状などの設計自由度が高い。
　共通電極として機能する導電層１７３上には、発光デバイス６１Ｒ、発光デバイス６１Ｇ、および発光デバイス６１Ｂを覆って、保護層２７１が設けられている。保護層２７１は、上方から各発光デバイスに水などの不純物が拡散することを防ぐ機能を有する。
　保護層２７１は、例えば、少なくとも無機絶縁膜を含む単層構造または積層構造とすることができる。無機絶縁膜として、例えば、酸化シリコン膜、酸化窒化シリコン膜、窒化酸化シリコン膜、窒化シリコン膜、酸化アルミニウム膜、酸化窒化アルミニウム膜、酸化ハフニウム膜などの酸化物膜または窒化物膜が挙げられる。または、保護層２７１としてインジウムガリウム酸化物、インジウムガリウム亜鉛酸化物（ＩＧＺＯ）などの半導体材料を用いてもよい。なお、保護層２７１は、ＡＬＤ法、ＣＶＤ法、およびスパッタリング法の一または複数を用いて形成すればよい。なお、保護層２７１として無機絶縁膜を含む構成を例示したがこれに限定されない。例えば、保護層２７１は、無機絶縁膜と、有機絶縁膜との積層構造としてもよい。
　なお、本明細書中において、窒化酸化物とは、酸素よりも窒素の含有量が多い化合物をいう。また、酸化窒化物とは、窒素よりも酸素の含有量が多い化合物をいう。なお、各元素の含有量は、例えば、ラザフォード後方散乱法（ＲＢＳ：Ｒｕｔｈｅｒｆｏｒｄ　Ｂａｃｋｓｃａｔｔｅｒｉｎｇ　Ｓｐｅｃｔｒｏｍｅｔｒｙ）等を用いて測定することができる。
　保護層２７１として、インジウムガリウム亜鉛酸化物を用いる場合、ウェットエッチング法、またはドライエッチング法を用いて加工することができる。例えば、保護層２７１として、ＩＧＺＯを用いる場合、シュウ酸、リン酸、または混合薬液（例えば、リン酸、酢酸、硝酸、および水の混合薬液（混酸アルミニウムエッチング液ともいう））などの薬液を用いることができる。なお、当該混酸アルミニウムエッチング液は、体積比にて、リン酸：酢酸：硝酸：水＝５３．３：６．７：３．３：３６．７近傍の配合とすることができる。
　図２７Ｃには、上記とは異なる例を示している。具体的には、図２７Ｃでは、白色の光を呈する発光デバイス６１Ｗを有する。発光デバイス６１Ｗは、画素電極として機能する導電層１７１と共通電極として機能する導電層１７３との間に白色の光を呈するＥＬ層１７２Ｗを有する。
　ＥＬ層１７２Ｗは、例えば、発光色が補色の関係になるように選択された２つの発光層を積層した構成とすることができる。また、発光層間に電荷発生層を挟持した、積層型のＥＬ層を用いてもよい。３つ以上の発光層を積層する場合は、各々の発光色の混合により、白色発光する構成とすることができる。
　図２７Ｃには、３つの発光デバイス６１Ｗを並べて示している。左の発光デバイス６１Ｗの上部には着色層２６４Ｒが設けられている。着色層２６４Ｒは、赤色の光を透過するバンドパスフィルタとして機能する。同様に、中央の発光デバイス６１Ｗの上部には緑色の光を透過する着色層２６４Ｇが設けられ、右の発光デバイス６１Ｗの上部には、青色の光を透過する着色層２６４Ｂが設けられている。これにより、表示装置はカラーの画像を表示することができる。
　ここで、隣接する２つの発光デバイス６１Ｗ間において、ＥＬ層１７２Ｗと、共通電極として機能する導電層１７３とがそれぞれ分離されている。これにより、隣接する２つの発光デバイス６１Ｗにおいて、ＥＬ層１７２Ｗを介して電流が流れて意図しない発光が生じることを防ぐことができる。特に、ＥＬ層１７２Ｗとして、２つの発光層の間に電荷発生層が設けられる積層型のＥＬ層を用いた場合では、精細度が高いほど、すなわち隣接画素間の距離が小さいほど、クロストークの影響が顕著となり、コントラストが低下してしまうといった問題がある。そのため、このような構成とすることで、高い精細度と、高いコントラストを兼ね備える表示装置を実現できる。
　ＥＬ層１７２Ｗおよび共通電極として機能する導電層１７３の分離は、フォトリソグラフィ法により行うことが好ましい。これにより、発光デバイス間の間隔を狭めることができるため、例えばメタルマスク等のシャドーマスクを用いた場合と比較して、高い開口率の表示装置を実現することができる。
　なお、ボトムエミッション型の発光デバイスの場合は、画素電極として機能する導電層１７１と絶縁層３６３との間に、着色層を設ければよい。
　図２７Ｄには、上記とは異なる例を示している。具体的には、図２７Ｄは、発光デバイス６１Ｒ、発光デバイス６１Ｇ、および発光デバイス６１Ｂの間に絶縁層２７２が設けられていない構成である。当該構成とすることで、開口率の高い表示装置とすることができる。また、絶縁層２７２を設けないことで、発光デバイス６１の凹凸が低減されるため、表示装置の視野角が向上する。具体的には、視野角を１５０°以上１８０°度未満、好ましくは１６０°以上１８０°度未満、より好ましくは１６０°以上１８０°度未満にできる。
　保護層２７１は、ＥＬ層１７２Ｒ、ＥＬ層１７２Ｇ、およびＥＬ層１７２Ｂの側面を覆っている。当該構成とすることで、ＥＬ層１７２Ｒ、ＥＬ層１７２Ｇ、およびＥＬ層１７２Ｂの側面から入り込みうる不純物（代表的には水など）を抑制することができる。また、隣接する発光デバイス６１間のリーク電流が低減されるため、彩度およびコントラスト比が向上し、かつ、消費電力が低減する。
　図２７Ｄに示す構成においては、導電層１７１、ＥＬ層１７２Ｒ、および導電層１７３の上面形状が概略一致する。このような構造は、導電層１７１、ＥＬ層１７２Ｒ、および導電層１７３を形成したのち、レジストマスクなどを用いて一括して形成することができる。このようなプロセスは、導電層１７３をマスクとして、ＥＬ層１７２Ｒ、および導電層１７３を加工することから、セルフアラインパターニングと呼称することもできる。なお、ここではＥＬ層１７２Ｒについて説明したが、ＥＬ層１７２Ｇ、およびＥＬ層１７２Ｂについても同様の構成とすることができる。
　図２７Ｄにおいては、保護層２７１上に、さらに保護層２７３が設けられる構造である。例えば、保護層２７１を被覆性の高い膜を成膜可能な装置（代表的にはＡＬＤ装置など）を用いて形成し、保護層２７３を保護層２７１よりも被覆性の低い膜が成膜される装置（代表的には、スパッタリング装置など）にて形成することにより、保護層２７１と、保護層２７３との間に領域２７５を設けることができる。なお、別言すると、領域２７５は、ＥＬ層１７２ＲとＥＬ層１７２Ｇとの間、およびＥＬ層１７２ＧとＥＬ層１７２Ｂとの間に位置する。
　なお、領域２７５は、例えば空気、窒素、酸素、二酸化炭素、および第１８族元素（代表的には、ヘリウム、ネオン、アルゴン、キセノン、クリプトン等）の中から選ばれるいずれか一または複数を有する。また、領域２７５には、例えば保護層２７３の成膜時に用いる気体が含まれる場合がある。例えば、スパッタリング法により保護層２７３を成膜する場合、領域２７５には上記の第１８族元素のいずれか一または複数が含まれる場合がある。なお、領域２７５に気体が含まれる場合、ガスクロマトグラフィー法等により気体の同定等を行うことができる。または、スパッタリング法により保護層２７３を成膜する場合、保護層２７３の膜中にもスパッタリング時に用いたガスが含まれる場合がある。この場合、保護層２７３をエネルギー分散型Ｘ線分析（ＥＤＸ分析）等により解析した際に、アルゴン等の元素が検出される場合がある。
　領域２７５の屈折率が、保護層２７１の屈折率より低い場合、ＥＬ層１７２Ｒ、ＥＬ層１７２Ｇ、またはＥＬ層１７２Ｂから発せられる光が、保護層２７１と領域２７５との界面で反射する。これにより、ＥＬ層１７２Ｒ、ＥＬ層１７２Ｇ、またはＥＬ層１７２Ｂから発せられる光が、隣接する画素に入射することを抑制できる場合がある。これにより、近隣画素からの異なる発光色の混入が抑制できるため、表示装置の表示品位を高めることができる。
　なお、図２７Ｄに示す構成の場合、発光デバイス６１Ｒと発光デバイス６１Ｇとの間の領域、または、発光デバイス６１Ｇと発光デバイス６１Ｂとの間の領域（以下では、単に発光デバイス間の距離とする）を狭くすることができる。具体的には、発光デバイス間の距離を、１μｍ以下、好ましくは５００ｎｍ以下、さらに好ましくは、２００ｎｍ以下、１００ｎｍ以下、９０ｎｍ以下、７０ｎｍ以下、５０ｎｍ以下、３０ｎｍ以下、２０ｎｍ以下、１５ｎｍ以下、または１０ｎｍ以下とすることができる。別言すると、ＥＬ層１７２Ｒの側面とＥＬ層１７２Ｇの側面との間隔、またはＥＬ層１７２Ｇの側面とＥＬ層１７２Ｂの側面との間隔が１μｍ以下の領域を有し、好ましくは０．５μｍ（５００ｎｍ）以下の領域を有し、さらに好ましくは１００ｎｍ以下の領域を有する。
　例えば、領域２７５が気体を有する場合、発光デバイスの間を素子分離しつつ、且つ各発光デバイスからの光の混色またはクロストークなどを抑制できる。
　領域２７５を充填材で埋めてもよい。充填材として、エポキシ樹脂、アクリル樹脂、シリコーン樹脂、フェノール樹脂、ポリイミド樹脂、イミド樹脂、ＰＶＣ（ポリビニルクロライド）樹脂、ＰＶＢ（ポリビニルブチラール）樹脂、ＥＶＡ（エチレンビニルアセテート）樹脂等が挙げられる。また、充填材として、フォトレジストを用いてもよい。充填材として用いるフォトレジストは、ポジ型のフォトレジストであってもよく、ネガ型のフォトレジストであってもよい。
　上述の白色発光デバイス（シングル構造またはタンデム構造）と、ＳＢＳ構造の発光デバイスと、を比較した場合、ＳＢＳ構造の発光デバイスは、白色発光デバイスよりも消費電力を低くすることができる。消費電力を低く抑えたい場合は、ＳＢＳ構造の発光デバイスを用いると好適である。一方で、白色発光デバイスは、製造プロセスがＳＢＳ構造の発光デバイスよりも簡単であるため、製造コストを低くすることができる、または製造歩留まりを高くすることができるため、好適である。
　図２８Ａには、上記とは異なる例を示している。具体的には、図２８Ａに示す構成は、図２７Ｄに示す構成と、絶縁層３６３の構成が異なる。絶縁層３６３は、発光デバイス６１Ｒ、発光デバイス６１Ｇ、および発光デバイス６１Ｂの加工の際に、上面の一部が削れ、凹部を有する。また、当該凹部には、保護層２７１が形成される。別言すると、断面視において、導電層１７１の下面よりも保護層２７１の下面の方が下に位置する領域を有する。当該領域を有することで、下方から発光デバイス６１Ｒ、発光デバイス６１Ｇ、および発光デバイス６１Ｂに入り込みうる不純物（代表的には、水など）を好適に抑制することができる。なお、上記の凹部は、発光デバイス６１Ｒ、発光デバイス６１Ｇ、および発光デバイス６１Ｂの加工の際に各発光デバイスの側面に付着しうる不純物（残渣物ともいう）をウェットエッチングなどにより除去する際に形成されうる。上記の残渣物を除去したのち、各発光デバイスの側面を保護層２７１で覆うことにより、信頼性の高い表示装置とすることができる。
　図２８Ｂには、上記とは異なる例を示している。具体的には、図２８Ｂに示す構成は、図２８Ａに示す構成に加え、絶縁層２７６と、マイクロレンズアレイ２７７と、を有する。絶縁層２７６は、接着層としての機能を有する。なお、絶縁層２７６の屈折率がマイクロレンズアレイ２７７の屈折率よりも低い場合、マイクロレンズアレイ２７７は、発光デバイス６１Ｒ、発光デバイス６１Ｇ、および発光デバイス６１Ｂから発せられる光を集光することができる。これにより、表示装置の光取り出し効率を高めることができる。特に、使用者が表示装置の表示面の正面から当該表示面を見る場合において、明るい画像を視認することができ、好適である。なお、絶縁層２７６として、紫外線硬化型等の光硬化型接着剤、反応硬化型接着剤、熱硬化型接着剤、嫌気型接着剤等の各種硬化型接着剤を用いることができる。これら接着剤として、エポキシ樹脂、アクリル樹脂、シリコーン樹脂、フェノール樹脂、ポリイミド樹脂、イミド樹脂、ＰＶＣ（ポリビニルクロライド）樹脂、ＰＶＢ（ポリビニルブチラール）樹脂、ＥＶＡ（エチレンビニルアセテート）樹脂等が挙げられる。特に、エポキシ樹脂等の透湿性が低い材料が好ましい。また、二液混合型の樹脂を用いてもよい。また、接着シート等を用いてもよい。
　図２８Ｃには、上記とは異なる例を示している。具体的には、図２８Ｃに示す構成は、図２８Ａに示す構成における発光デバイス６１Ｒ、発光デバイス６１Ｇ、および発光デバイス６１Ｂに替えて、３つの発光デバイス６１Ｗを有する。また、３つの発光デバイス６１Ｗの上方に絶縁層２７６を有し、絶縁層２７６の上方に着色層２６４Ｒ、着色層２６４Ｇ、および着色層２６４Ｂを有する。具体的には、左の発光デバイス６１Ｗと重なる位置に赤色の光を透過する着色層２６４Ｒが設けられ、中央の発光デバイス６１Ｗ重なる位置に緑色の光を透過する着色層２６４Ｇが設けられ、右の発光デバイス６１Ｗ重なる位置に青色の光を透過する着色層２６４Ｂが設けられている。これにより、半導体装置はカラーの画像を表示することができる。図２８Ｃに示す構成は、図２７Ｃに示す構成の変形例でもある。
　図２８Ｄには、上記とは異なる例を示している。具体的には、図２８Ｄに示す構成は、保護層２７１が導電層１７１およびＥＬ層１７２の側面に隣接して設けられている。また、導電層１７３は、各発光デバイスに共通な一続きの層として設けられている。また、図２８Ｄに示す構成では、領域２７５が充填材で埋められていることが好ましい。
　発光デバイス６１に微小光共振器（マイクロキャビティ）構造を付与することにより、発光色の色純度を高めることができる。発光デバイス６１にマイクロキャビティ構造を付与するには、導電層１７１と導電層１７３間の距離ｄとＥＬ層１７２の屈折率ｎの積（光学距離）が、波長λの２分の１のｍ倍（ｍは１以上の整数）になるように構成すればよい。距離ｄは数式１で求めることができる。
　ｄ＝ｍ×λ／（２×ｎ）　・・・　数式１。
　数式１より、マイクロキャビティ構造の発光デバイス６１は、発光する光の波長（発光色）に応じて距離ｄが決定される。距離ｄは、ＥＬ層１７２の厚さに相当する。よって、ＥＬ層１７２ＧはＥＬ層１７２Ｂよりも厚く設けられ、ＥＬ層１７２ＲはＥＬ層１７２Ｇよりも厚く設けられる場合がある。
　発光デバイス６１が有する一対の電極の一方は、可視光に対する透過性及び反射性を有する電極（半透過・半反射電極）であることが好ましく、他方は、可視光に対する反射性を有する電極（反射電極）であることが好ましい。なお、厳密には、距離ｄは、反射電極として機能する導電層１７１における反射領域から半透過・半反射電極として機能する導電層１７３における反射領域までの距離である。例えば、導電層１７１が銀と透明導電膜であるインジウムスズ酸化物（以下、ＩＴＯとも記す）の積層構造とし、当該ＩＴＯがＥＬ層１７２側にある場合、当該ＩＴＯの膜厚を調整することで発光色に応じた距離ｄを設定できる。すなわち、ＥＬ層１７２Ｒ、ＥＬ層１７２Ｇ、およびＥＬ層１７２Ｂの厚さが同じであっても、当該ＩＴＯの厚さを変えることで、発光色に適した距離ｄを得ることができる。
　しかしながら、導電層１７１および導電層１７３における反射領域の位置を厳密に決定することが困難な場合がある。この場合、導電層１７１と導電層１７３の任意の位置を反射領域と仮定することで、充分にマイクロキャビティの効果を得ることができるものとする。
　発光デバイス６１は、正孔注入層、正孔輸送層、発光層、電子輸送層、電子注入層などにより構成される。発光デバイス６１の詳細な構成例については、他の実施の形態で説明する。マイクロキャビティ構造において光の取り出し効率を高めるため、反射電極として機能する導電層１７１から発光層までの光学距離をλ／４の奇数倍にすることが好ましい。当該光学距離を実現するため、発光デバイス６１を構成する各層の厚さを適宜調整することが好ましい。
　光を導電層１７３側から射出する場合は、導電層１７３の反射率が透過率よりも大きいことが好ましい。導電層１７３の光の透過率を好ましくは２％以上５０％以下、より好ましくは２％以上３０％以下、さらに好ましくは２％以上１０％以下にするとよい。導電層１７３の透過率を小さく（反射率を大きく）することで、マイクロキャビティの効果を高めることができる。
　図２９Ａには、上記とは異なる例を示している。具体的には、図２９Ａに示す構成は、発光デバイス６１Ｒ、発光デバイス６１Ｇ、および発光デバイス６１Ｂのそれぞれにおいて、ＥＬ層１７２が導電層１７１の端部を越えて延在している。例えば、発光デバイス６１ＲにおいてＥＬ層１７２Ｒが導電層１７１の端部を越えて延在している。また、発光デバイス６１ＧにおいてＥＬ層１７２Ｇが導電層１７１の端部を越えて延在している。発光デバイス６１ＢにおいてＥＬ層１７２Ｂが導電層１７１の端部を越えて延在している。
　発光デバイス６１Ｒ、発光デバイス６１Ｇ、および発光デバイス６１Ｂのそれぞれにおいて、ＥＬ層１７２と保護層２７１は、絶縁層２７０を介して重なる領域を有する。また、隣接する発光デバイス６１の間の領域において、保護層２７１の上に絶縁層２７８が設けられている。
　絶縁層２７８として、エポキシ樹脂、アクリル樹脂、シリコーン樹脂、フェノール樹脂、ポリイミド樹脂、イミド樹脂、ＰＶＣ（ポリビニルクロライド）樹脂、ＰＶＢ（ポリビニルブチラール）樹脂、ＥＶＡ（エチレンビニルアセテート）樹脂等が挙げられる。また、絶縁層２７８として、フォトレジストを用いてもよい。絶縁層２７８として用いるフォトレジストは、ポジ型のフォトレジストであってもよく、ネガ型のフォトレジストであってもよい。
　発光デバイス６１Ｒ、発光デバイス６１Ｇ、発光デバイス６１Ｂ、および絶縁層２７８の上に共通層１７４が設けられ、共通層１７４上に導電層１７３が設けられている。共通層１７４は、ＥＬ層１７２Ｒと接する領域と、ＥＬ層１７２Ｇと接する領域と、ＥＬ層１７２Ｂと接する領域と、を有する。共通層１７４は、発光デバイス６１Ｒ、発光デバイス６１Ｇ、および発光デバイス６１Ｂで共有されている。
　共通層１７４は、正孔注入層、正孔輸送層、正孔ブロック層、電子ブロック層、電子輸送層、及び電子注入層のうち１つ以上を適用することができる。例えば、共通層１７４は、キャリア注入層（正孔注入層または電子注入層）であってもよい。また、共通層１７４は、ＥＬ層１７２の一部と言うこともできる。なお、共通層１７４は必要に応じて設ければよい。共通層１７４を設ける場合、ＥＬ層１７２に含まれる層のうち、共通層１７４と同じ機能を有する層を設けなくてもよい。
　導電層１７３上に保護層２７３が設けられ、保護層２７３上に絶縁層２７６が設けられている。
　図２９Ｂには、上記とは異なる例を示している。具体的には、図２９Ｂに示す構成は、図２９Ａに示す構成における発光デバイス６１Ｒ、発光デバイス６１Ｇ、および発光デバイス６１Ｂに替えて、３つの発光デバイス６１Ｗを有する。また、３つの発光デバイス６１Ｗの上方に絶縁層２７６を有し、絶縁層２７６の上方に着色層２６４Ｒ、着色層２６４Ｇ、および着色層２６４Ｂを有する。具体的には、左の発光デバイス６１Ｗと重なる位置に赤色の光を透過する着色層２６４Ｒが設けられ、中央の発光デバイス６１Ｗ重なる位置に緑色の光を透過する着色層２６４Ｇが設けられ、右の発光デバイス６１Ｗ重なる位置に青色の光を透過する着色層２６４Ｂが設けられている。これにより、半導体装置はカラーの画像を表示することができる。図２９Ｂに示す構成は、図２８Ｃに示す構成の変形例でもある。
　層４０が備える機能回路を構成するトランジスタの一部を層５０に設けてもよい。また、層５０が備える画素回路５１を構成するトランジスタの一部を層４０に設けてもよい。よって、機能回路を、ＳｉトランジスタとＯＳトランジスタを含んで構成してもよい。また、画素回路５１をＳｉトランジスタとＯＳトランジスタを含んで構成してもよい。
　図３０に、図１Ａに示した表示装置１０の一部の断面構成例を示す。図３０に示す表示装置１０は、基板３０１、容量素子２４６、および、トランジスタ３１０を含む層５０と、発光デバイス６１Ｒ、発光デバイス６１Ｇ、発光デバイス６１Ｂを含む層６０を備える。層６０は、層５０が備える絶縁層３６３上に設けられている。
　トランジスタ３１０は、基板３０１にチャネル形成領域を備えるトランジスタである。基板３０１は、例えば、単結晶シリコン基板などの半導体基板を用いることができる。トランジスタ３１０は、基板３０１の一部、導電層３１１、低抵抗領域３１２、絶縁層３１３、および、絶縁層３１４を備える。導電層３１１は、ゲート電極として機能する。絶縁層３１３は、基板３０１と導電層３１１の間に位置し、ゲート絶縁層として機能する。低抵抗領域３１２は、基板３０１に不純物がドープされた領域であり、ソースまたはドレインの一方として機能する。絶縁層３１４は、導電層３１１の側面を覆って設けられる。
　基板３０１に埋め込まれるように、隣接する２つのトランジスタ３１０の間に素子分離層３１５が設けられている。
　トランジスタ３１０を覆って絶縁層２６１が設けられ、絶縁層２６１上に容量素子２４６が設けられている。
　容量素子２４６は、導電層２４１と、導電層２４５と、これらの間に位置する絶縁層２４３を備える。導電層２４１は容量素子２４６の一方の電極として機能し、導電層２４５は容量素子２４６の他方の電極として機能し、絶縁層２４３は容量素子２４６の誘電体として機能する。
　導電層２４１は絶縁層２６１上に設けられ、絶縁層２５４に埋め込まれている。導電層２４１は、絶縁層２６１に埋め込まれたプラグ２６６によってトランジスタ３１０のソースまたはドレインの一方と電気的に接続されている。絶縁層２４３は導電層２４１を覆って設けられる。導電層２４５は、絶縁層２４３を介して導電層２４１と重なる領域に設けられている。
　容量素子２４６を覆って、絶縁層２５５が設けられ、絶縁層２５５上に絶縁層３６３が設けられ、絶縁層３６３上に発光デバイス６１Ｒ、発光デバイス６１Ｇ、および発光デバイス６１Ｂが設けられている。発光デバイス６１Ｒ、発光デバイス６１Ｇ、および発光デバイス６１Ｂ上には保護層４１５が設けられており、保護層４１５の上面には、樹脂層４１９を介して基板４２０が設けられている。
　発光デバイスの画素電極は、絶縁層２５５および絶縁層３６３に埋め込まれたプラグ２５６、絶縁層２５４に埋め込まれた導電層２４１、および絶縁層２６１に埋め込まれたプラグ２６６によってトランジスタ３１０のソースまたはドレインの一方と電気的に接続されている。
　図３１に、図３０に示した断面構成例の変形例を示す。図３１に示す表示装置１０の断面構成例では、トランジスタ３１０にかえてトランジスタ３２０を備える点が、図３０に示す断面構成例と主に相違する。なお、図３０と同様の部分については説明を省略することがある。
　トランジスタ３２０は、チャネルが形成される半導体層に、金属酸化物（酸化物半導体ともいう）が適用されたトランジスタである。
　トランジスタ３２０は、半導体層３２１、絶縁層３２３、導電層３２４、一対の導電層３２５、絶縁層３２６、および、導電層３２７を備える。
　基板３３１は、絶縁性基板または半導体基板を用いることができる。
　基板３３１上に、絶縁層３３２が設けられている。絶縁層３３２は、基板３３１から水または水素などの不純物がトランジスタ３２０に拡散すること、および半導体層３２１から絶縁層３３２側に酸素が脱離することを防ぐバリア層として機能する。絶縁層３３２は、例えば、酸化アルミニウム膜、酸化ハフニウム膜、窒化シリコン膜などの、酸化シリコン膜よりも水素または酸素が拡散しにくい膜を用いることができる。
　絶縁層３３２上に導電層３２７が設けられ、導電層３２７を覆って絶縁層３２６が設けられている。導電層３２７は、トランジスタ３２０の第１のゲート電極として機能し、絶縁層３２６の一部は、第１のゲート絶縁層として機能する。絶縁層３２６の少なくとも半導体層３２１と接する部分には、酸化シリコン膜等の酸化物絶縁膜を用いることが好ましい。絶縁層３２６の上面は、平坦化されていることが好ましい。
　半導体層３２１は、絶縁層３２６上に設けられる。半導体層３２１は、半導体特性を備える金属酸化物（酸化物半導体ともいう）膜を備えることが好ましい。半導体層３２１に好適に用いることのできる材料の詳細については後述する。
　一対の導電層３２５は、半導体層３２１上に接して設けられ、ソース電極およびドレイン電極として機能する。
　一対の導電層３２５の上面および側面、並びに半導体層３２１の側面等を覆って絶縁層３２８が設けられ、絶縁層３２８上に絶縁層２６４が設けられている。絶縁層３２８は、半導体層３２１に絶縁層２６４等から水または水素などの不純物が拡散すること、および半導体層３２１から酸素が脱離することを防ぐバリア層として機能する。絶縁層３２８は、上記絶縁層３３２と同様の絶縁膜を用いることができる。
　絶縁層３２８および絶縁層２６４に、半導体層３２１に達する開口が設けられている。当該開口の内部において、絶縁層２６４、絶縁層３２８、および導電層３２５の側面、並びに半導体層３２１の上面に接する絶縁層３２３と、導電層３２４とが埋め込まれている。導電層３２４は、第２のゲート電極として機能し、絶縁層３２３は第２のゲート絶縁層として機能する。
　導電層３２４の上面、絶縁層３２３の上面、および絶縁層２６４の上面は、それぞれ高さが概略一致するように平坦化処理され、これらを覆って絶縁層３２９および絶縁層２６５が設けられている。
　絶縁層２６４および絶縁層２６５は、層間絶縁層として機能する。絶縁層３２９は、トランジスタ３２０に絶縁層２６５等から水または水素などの不純物が拡散することを防ぐバリア層として機能する。絶縁層３２９は、上記絶縁層３２８および絶縁層３３２と同様の絶縁膜を用いることができる。
　一対の導電層３２５の一方と電気的に接続するプラグ２７４は、絶縁層２６５、絶縁層３２９、および絶縁層２６４に埋め込まれるように設けられている。ここで、プラグ２７４は、絶縁層２６５、絶縁層３２９、絶縁層２６４、および絶縁層３２８のそれぞれの開口の側面、および導電層３２５の上面の一部を覆う導電層２７４ａと、導電層２７４ａの上面に接する導電層２７４ｂとを備えることが好ましい。このとき、導電層２７４ａとして、水素および酸素が拡散しにくい導電材料を用いることが好ましい。
　図３２に、図１Ｂに示した表示装置１０の一部の断面構成例を示す。図３２に示す表示装置１０は、層４０が備える基板３０１Ａにチャネルが形成されるトランジスタ３１０Ａと、層４０が備える基板３０１Ａにチャネルが形成されるトランジスタ３１０Ｂが積層された構成を備える。基板３０１Ａに基板３０１と同様の材料を用いることができる。
　図３２に示す表示装置１０は、発光デバイス６１が設けられた層６０と、基板３０１Ｂ、トランジスタ３１０Ｂ、および容量素子２４６が設けられた層５０と、基板３０１Ａ、トランジスタ３１０Ａが設けられた層４０と、が貼り合された構成を備える。
　基板３０１Ｂには、基板３０１Ｂを貫通するプラグ３４３が設けられる。プラグ３４３は、Ｓｉ貫通電極（ＴＳＶ：Ｔｈｒｏｕｇｈ　Ｓｉｌｉｃｏｎ　Ｖｉａ）として機能する。また、プラグ３４３は、基板３０１の裏面（基板４２０側とは反対側の表面）に設けられる導電層３４２と電気的に接続されている。一方、基板３０１Ａには、絶縁層２６１上に導電層３４１が設けられている。
　導電層３４１と、導電層３４２が接合されることで、層４０と層５０が電気的に接続される。
　導電層３４１および導電層３４２は、同じ導電性材料を用いることが好ましい。例えば、Ａｌ、Ｃｒ、Ｃｕ、Ｔａ、Ｓｎ、Ｚｎ、Ａｕ、Ａｇ、Ｐｔ、Ｔｉ、Ｍｏ、およびＷから選ばれた元素を含む金属膜、または上述した元素を成分とする金属窒化物膜（窒化チタン膜、窒化モリブデン膜、窒化タングステン膜）等を用いることができる。特に、導電層３４１および導電層３４２に、銅を用いることが好ましい。これにより、Ｃｕ−Ｃｕ（カッパー・カッパー）直接接合技術（Ｃｕ（銅）のパッド同士を接続することで電気的導通を図る技術）を適用することができる。なお、導電層３４１と導電層３４２とは、バンプを介して接合されてもよい。
　図３３に、図３２に示した断面構成例の変形例を示す。図３３に示す表示装置１０の断面構成例は、基板３０１Ａにチャネルが形成されるトランジスタ３１０Ａと、チャネルが形成される半導体層に金属酸化物を含むトランジスタ３２０とが積層された構成を備える。なお、図３０乃至図３２と同様の部分については説明を省略することがある。
　図３３に示す層５０は、図３１に示した層５０から基板３３１を除いた構成を備える。また、図３３に示す層４０では、トランジスタ３１０Ａを覆って絶縁層２６１が設けられ、絶縁層２６１上に導電層２５１が設けられている。また導電層２５１を覆って絶縁層２６２が設けられ、絶縁層２６２上に導電層２５２が設けられている。導電層２５１および導電層２５２は、それぞれ配線として機能する。また、導電層２５２を覆って絶縁層２６３および絶縁層３３２が設けられ、絶縁層３３２上にトランジスタ３２０が設けられている。また、トランジスタ３２０を覆って絶縁層２６５が設けられ、絶縁層２６５上に容量素子２４６が設けられている。容量素子２４６とトランジスタ３２０とは、プラグ２７４により電気的に接続されている。層５０は、層４０が備える絶縁層２６３に重ねて設けられている。
　トランジスタ３２０は、画素回路５１を構成するトランジスタとして用いることができる。また、トランジスタ３１０は、画素回路５１を構成するトランジスタ、または周辺駆動回路を構成するトランジスタとして用いることができる。また、トランジスタ３１０およびトランジスタ３２０は、演算回路または記憶回路などの機能回路を構成するトランジスタとして用いることができる。
　このような構成とすることで、発光デバイス６１を含む層６０の直下に画素回路５１だけでなく周辺駆動回路などを形成することができる。よって、表示領域の周辺に駆動回路を設ける場合に比べて、表示装置を小型化することが可能となる。
　なお、図３０乃至図３３は、ダミートランジスタ及びダミー層を省略している。上面視において、同じ面に設けられる層の合計面積の割合は前述の範囲とすることが好ましい。同じ面に設けられる層の合計面積の割合を高くすることにより、作製工程において、レジストマスクに起因する異物の発生を抑制することができ、製造歩留まりを高めることができる。
　本実施の形態に示す構成は、他の実施の形態および実施例に示した構成と適宜組み合わせて用いることができる。
（実施の形態３）
　本実施の形態では、本発明の一態様に係る半導体装置に用いることができるトランジスタについて説明する。
＜トランジスタの構成例＞
　図３４Ａ、図３４Ｂ、および図３４Ｃは、本発明の一態様に係る半導体装置に用いることができるトランジスタ５００の上面図および断面図である。本発明の一態様に係る半導体装置に、トランジスタ５００を適用できる。
　図３４Ａは、トランジスタ５００の上面図である。また、図３４Ｂ、および図３４Ｃは、トランジスタ５００の断面図である。ここで、図３４Ｂは、図３４ＡにＡ１−Ａ２の一点鎖線で示す部位の断面図であり、トランジスタ５００のチャネル長方向の断面図でもある。また、図３４Ｃは、図３４ＡにＡ３−Ａ４の一点鎖線で示す部位の断面図であり、トランジスタ５００のチャネル幅方向の断面図でもある。なお、図３４Ａの上面図では、図の明瞭化のために一部の要素を省いて図示している。
　図３４に示すように、トランジスタ５００は、基板（図示しない。）の上に配置された金属酸化物５３１ａと、金属酸化物５３１ａの上に配置された金属酸化物５３１ｂと、金属酸化物５３１ｂの上に、互いに離隔して配置された導電体５４２ａ、および導電体５４２ｂと、導電体５４２ａおよび導電体５４２ｂ上に配置され、導電体５４２ａと導電体５４２ｂの間に開口が形成された絶縁体５８０と、開口の中に配置された導電体５６０と、金属酸化物５３１ｂ、導電体５４２ａ、導電体５４２ｂ、および絶縁体５８０と、導電体５６０と、の間に配置された絶縁体５５０と、金属酸化物５３１ｂ、導電体５４２ａ、導電体５４２ｂ、および絶縁体５８０と、絶縁体５５０と、の間に配置された金属酸化物５３１ｃと、を有する。ここで、図３４Ｂおよび図３４Ｃに示すように、導電体５６０の上面は、絶縁体５５０、絶縁体５５４、金属酸化物５３１ｃ、および絶縁体５８０の上面と略一致することが好ましい。なお、以下において、金属酸化物５３１ａ、金属酸化物５３１ｂ、および金属酸化物５３１ｃをまとめて金属酸化物５３１という場合がある。また、導電体５４２ａおよび導電体５４２ｂをまとめて導電体５４２という場合がある。
　図３４に示すトランジスタ５００では、導電体５４２ａおよび導電体５４２ｂの導電体５６０側の側面が、概略垂直な形状を有している。なお、図３４に示すトランジスタ５００は、これに限られるものではなく、導電体５４２ａおよび導電体５４２ｂの側面と底面がなす角が、１０°以上８０°以下、好ましくは、３０°以上６０°以下としてもよい。また、導電体５４２ａおよび導電体５４２ｂの対向する側面が、複数の面を有していてもよい。
　図３４に示すように、絶縁体５２４、金属酸化物５３１ａ、金属酸化物５３１ｂ、導電体５４２ａ、導電体５４２ｂ、および金属酸化物５３１ｃと、絶縁体５８０と、の間に絶縁体５５４が配置されることが好ましい。ここで、絶縁体５５４は、図３４Ｂおよび図３４Ｃに示すように、金属酸化物５３１ｃの側面、導電体５４２ａの上面と側面、導電体５４２ｂの上面と側面、金属酸化物５３１ａおよび金属酸化物５３１ｂの側面、並びに絶縁体５２４の上面に接することが好ましい。
　なお、トランジスタ５００では、チャネル形成領域とその近傍において、金属酸化物５３１ａ、金属酸化物５３１ｂ、および金属酸化物５３１ｃの３層を積層する構成について示しているが、本発明はこれに限られるものではない。例えば、金属酸化物５３１ｂと金属酸化物５３１ｃの２層構造、または４層以上の積層構造を設ける構成にしてもよい。また、トランジスタ５００では、導電体５６０を２層の積層構造として示しているが、本発明はこれに限られるものではない。例えば、導電体５６０が、単層構造であってもよいし、３層以上の積層構造であってもよい。また、金属酸化物５３１ａ、金属酸化物５３１ｂ、および金属酸化物５３１ｃのそれぞれが２層以上の積層構造を有していてもよい。
　例えば、金属酸化物５３１ｃが第１の金属酸化物と、第１の金属酸化物上の第２の金属酸化物からなる積層構造を有する場合、第１の金属酸化物は、金属酸化物５３１ｂと同様の組成を有し、第２の金属酸化物は、金属酸化物５３１ａと同様の組成を有することが好ましい。
　ここで、導電体５６０は、トランジスタのゲート電極として機能し、導電体５４２ａおよび導電体５４２ｂは、それぞれソース電極またはドレイン電極として機能する。上記のように、導電体５６０は、絶縁体５８０の開口、および導電体５４２ａと導電体５４２ｂに挟まれた領域に埋め込まれるように形成される。ここで、導電体５６０、導電体５４２ａおよび導電体５４２ｂの配置は、絶縁体５８０の開口に対して、自己整合的に選択される。つまり、トランジスタ５００において、ゲート電極を、ソース電極とドレイン電極の間に、自己整合的に配置させることができる。よって、導電体５６０を位置合わせのマージンを設けることなく形成することができるため、トランジスタ５００の面積を縮小することができる。これにより、表示装置を高精細にすることができる。また、表示装置の額縁を狭くすることができる。
　図３４に示すように、導電体５６０は、絶縁体５５０の内側に設けられた導電体５６０ａと、導電体５６０ａの内側に埋め込まれるように設けられた導電体５６０ｂと、を有することが好ましい。
　トランジスタ５００は、基板（図示しない。）の上に配置された絶縁体５１４と、絶縁体５１４の上に配置された絶縁体５１６と、絶縁体５１６に埋め込まれるように配置された導電体５０５と、絶縁体５１６と導電体５０５の上に配置された絶縁体５２２と、絶縁体５２２の上に配置された絶縁体５２４と、を有することが好ましい。絶縁体５２４の上に金属酸化物５３１ａが配置されることが好ましい。
　トランジスタ５００の上に、層間膜として機能する絶縁体５７４、および絶縁体５８１が配置されることが好ましい。ここで、絶縁体５７４は、導電体５６０、絶縁体５５０、絶縁体５５４、金属酸化物５３１ｃ、および絶縁体５８０の上面に接して配置されることが好ましい。
　絶縁体５２２、絶縁体５５４、および絶縁体５７４は、水素（例えば、水素原子、水素分子等の少なくとも一）の拡散を抑制する機能を有することが好ましい。例えば、絶縁体５２２、絶縁体５５４、および絶縁体５７４は、絶縁体５２４、絶縁体５５０、および絶縁体５８０より水素透過性が低いことが好ましい。また、絶縁体５２２、および絶縁体５５４は、酸素（例えば、酸素原子、酸素分子等の少なくとも一）の拡散を抑制する機能を有することが好ましい。例えば、絶縁体５２２、および絶縁体５５４は、絶縁体５２４、絶縁体５５０、および絶縁体５８０より酸素透過性が低いことが好ましい。
　ここで、絶縁体５２４、金属酸化物５３１、および絶縁体５５０は、絶縁体５８０および絶縁体５８１と、絶縁体５５４、および絶縁体５７４によって離隔されている。ゆえに、絶縁体５２４、金属酸化物５３１、および絶縁体５５０に、絶縁体５８０および絶縁体５８１に含まれる水素等の不純物および過剰な酸素が、絶縁体５２４、金属酸化物５３１ａ、金属酸化物５３１ｂ、および絶縁体５５０に混入することを抑制できる。
　トランジスタ５００と電気的に接続し、プラグとして機能する導電体５４５（導電体５４５ａ、および導電体５４５ｂ）が設けられることが好ましい。なお、プラグとして機能する導電体５４５の側面に接して絶縁体５４１（絶縁体５４１ａ、および絶縁体５４１ｂ）が設けられる。つまり、絶縁体５５４、絶縁体５８０、絶縁体５７４、および絶縁体５８１の開口の内壁に接して絶縁体５４１が設けられる。また、絶縁体５４１の側面に接して導電体５４５の第１の導電体が設けられ、さらに内側に導電体５４５の第２の導電体が設けられる構成にしてもよい。ここで、導電体５４５の上面の高さと、絶縁体５８１の上面の高さは同程度にできる。なお、トランジスタ５００では、導電体５４５の第１の導電体および導電体５４５の第２の導電体を積層する構成について示しているが、本発明はこれに限られるものではない。例えば、導電体５４５を単層、または３層以上の積層構造として設ける構成にしてもよい。構造体が積層構造を有する場合、形成順に序数を付与し、区別する場合がある。
　トランジスタ５００は、チャネル形成領域を含む金属酸化物５３１（金属酸化物５３１ａ、金属酸化物５３１ｂ、および金属酸化物５３１ｃ）に、酸化物半導体として機能する金属酸化物（以下、酸化物半導体ともいう。）を用いることが好ましい。例えば、金属酸化物５３１のチャネル形成領域となる金属酸化物として、バンドギャップが２ｅＶ以上、好ましくは２．５ｅＶ以上のものを用いることが好ましい。
　上記金属酸化物として、少なくともインジウム（Ｉｎ）または亜鉛（Ｚｎ）を含むことが好ましい。特に、インジウム（Ｉｎ）および亜鉛（Ｚｎ）を含むことが好ましい。また、これらに加えて、元素Ｍが含まれていることが好ましい。元素Ｍとして、アルミニウム（Ａｌ）、ガリウム（Ｇａ）、イットリウム（Ｙ）、スズ（Ｓｎ）、ホウ素（Ｂ）、チタン（Ｔｉ）、鉄（Ｆｅ）、ニッケル（Ｎｉ）、ゲルマニウム（Ｇｅ）、ジルコニウム（Ｚｒ）、モリブデン（Ｍｏ）、ランタン（Ｌａ）、セリウム（Ｃｅ）、ネオジム（Ｎｄ）、ハフニウム（Ｈｆ）、タンタル（Ｔａ）、タングステン（Ｗ）、マグネシウム（Ｍｇ）またはコバルト（Ｃｏ）の一以上を用いることができる。特に、元素Ｍは、アルミニウム（Ａｌ）、ガリウム（Ｇａ）、イットリウム（Ｙ）、またはスズ（Ｓｎ）の一以上とすることが好ましい。また、元素Ｍは、ＧａおよびＳｎのいずれか一方または双方を有することがさらに好ましい。
　図３４Ｂに示すように、金属酸化物５３１ｂは、導電体５４２と重ならない領域の膜厚が、導電体５４２と重なる領域の膜厚より薄くなる場合がある。これは、導電体５４２ａおよび導電体５４２ｂを形成する際に、金属酸化物５３１ｂの上面の一部を除去することにより形成される。金属酸化物５３１ｂの上面には、導電体５４２となる導電膜を成膜した際に、当該導電膜との界面近傍に抵抗の低い領域が形成される場合がある。このように、金属酸化物５３１ｂの上面の導電体５４２ａと導電体５４２ｂの間に位置する、抵抗の低い領域を除去することにより、当該領域にチャネルが形成されることを防ぐことができる。
　本発明の一態様により、サイズが小さいトランジスタを有し、精細度が高い表示装置を提供することができる。または、オン電流が大きいトランジスタを有し、輝度が高い表示装置を提供することができる。または、動作が速いトランジスタを有し、動作が速い表示装置を提供することができる。または、電気特性が安定したトランジスタを有し、信頼性が高い表示装置を提供することができる。または、オフ電流が小さいトランジスタを有し、消費電力が低い表示装置を提供することができる。
　本発明の一態様である表示装置に用いることができるトランジスタ５００の詳細な構成について説明する。
　導電体５０５は、金属酸化物５３１、および導電体５６０と、重なる領域を有するように配置する。また、導電体５０５は、絶縁体５１６に埋め込まれて設けることが好ましい。
　導電体５０５は、導電体５０５ａ、導電体５０５ｂ、および導電体５０５ｃを有する。導電体５０５ａは、絶縁体５１６に設けられた開口の底面および側壁に接して設けられる。導電体５０５ｂは、導電体５０５ａに形成された凹部に埋め込まれるように設けられる。ここで、導電体５０５ｂの上面は、導電体５０５ａの上面および絶縁体５１６の上面より低くなる。導電体５０５ｃは、導電体５０５ｂの上面、および導電体５０５ａの側面に接して設けられる。ここで、導電体５０５ｃの上面の高さは、導電体５０５ａの上面の高さおよび絶縁体５１６の上面の高さと略一致する。つまり、導電体５０５ｂは、導電体５０５ａおよび導電体５０５ｃに包み込まれる構成になる。
　導電体５０５ａおよび導電体５０５ｃは、水素原子、水素分子、水分子、窒素原子、窒素分子、酸化窒素分子（Ｎ２Ｏ、ＮＯ、ＮＯ２等）、銅原子等の不純物の拡散を抑制する機能を有する導電性材料を用いることが好ましい。または、酸素（例えば、酸素原子、酸素分子等の少なくとも一）の拡散を抑制する機能を有する導電性材料を用いることが好ましい。
　導電体５０５ａおよび導電体５０５ｃに、水素の拡散を低減する機能を有する導電性材料を用いることにより、導電体５０５ｂに含まれる水素等の不純物が、絶縁体５２４等を介して、金属酸化物５３１に拡散することを抑制できる。また、導電体５０５ａおよび導電体５０５ｃに、酸素の拡散を抑制する機能を有する導電性材料を用いることにより、導電体５０５ｂが酸化されて導電率が低下することを抑制することができる。酸素の拡散を抑制する機能を有する導電性材料は、例えば、チタン、窒化チタン、タンタル、窒化タンタル、ルテニウム、酸化ルテニウム等を用いることが好ましい。したがって、導電体５０５ａは、上記導電性材料を単層または積層とすればよい。例えば、導電体５０５ａは、窒化チタンを用いればよい。
　導電体５０５ｂは、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることが好ましい。例えば、導電体５０５ｂは、タングステンを用いればよい。
　ここで、導電体５６０は、第１のゲート（トップゲートともいう。）電極として機能する場合がある。また、導電体５０５は、第２のゲート（ボトムゲートともいう。）電極として機能する場合がある。その場合、導電体５０５に印加する電位を、導電体５６０に印加する電位と連動させず、独立して変化させることで、トランジスタ５００のＶｔｈを制御することができる。特に、導電体５０５に負の電位を印加することにより、トランジスタ５００のＶｔｈを０Ｖより大きくし、オフ電流を小さくすることが可能となる。したがって、導電体５０５に負の電位を印加したほうが、印加しない場合よりも、導電体５６０に印加する電位が０Ｖのときのドレイン電流を小さくすることができる。
　導電体５０５は、金属酸化物５３１におけるチャネル形成領域よりも、大きく設けるとよい。特に、図３４Ｃに示すように、導電体５０５は、金属酸化物５３１のチャネル幅方向と交わる端部よりも外側の領域においても、延伸していることが好ましい。つまり、金属酸化物５３１のチャネル幅方向における側面の外側において、導電体５０５と、導電体５６０とは、絶縁体を介して重畳していることが好ましい。
　上記構成を有することで、第１のゲート電極としての機能を有する導電体５６０の電界と、第２のゲート電極としての機能を有する導電体５０５の電界によって、金属酸化物５３１のチャネル形成領域を電気的に取り囲むことができる。
　図３４Ｃに示すように、導電体５０５は延伸させて、配線としても機能させている。ただし、これに限られることなく、導電体５０５の下に、配線として機能する導電体を設ける構成にしてもよい。
　絶縁体５１４は、水または水素等の不純物が、基板側からトランジスタ５００に混入することを抑制するバリア絶縁膜として機能することが好ましい。したがって、絶縁体５１４は、水素原子、水素分子、水分子、窒素原子、窒素分子、酸化窒素分子（Ｎ２Ｏ、ＮＯ、ＮＯ２等）、銅原子等の不純物の拡散を抑制する機能を有する（上記不純物が透過しにくい。）絶縁性材料を用いることが好ましい。または、酸素（例えば、酸素原子、酸素分子等の少なくとも一）の拡散を抑制する機能を有する（上記酸素が透過しにくい。）絶縁性材料を用いることが好ましい。
　例えば、絶縁体５１４として、酸化アルミニウムまたは窒化シリコン等を用いることが好ましい。これにより、水または水素等の不純物が絶縁体５１４よりも基板側からトランジスタ５００側に拡散することを抑制できる。または、絶縁体５２４等に含まれる酸素が、絶縁体５１４よりも基板側に、拡散することを抑制できる。
　層間膜として機能する絶縁体５１６、絶縁体５８０、および絶縁体５８１は、絶縁体５１４よりも誘電率が低いことが好ましい。誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減することができる。例えば、絶縁体５１６、絶縁体５８０、および絶縁体５８１として、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素および窒素を添加した酸化シリコン、または空孔を有する酸化シリコン等を適宜用いればよい。
　絶縁体５２２および絶縁体５２４は、ゲート絶縁体としての機能を有する。
　ここで、金属酸化物５３１と接する絶縁体５２４は、加熱により酸素を脱離することが好ましい。本明細書では、加熱により離脱する酸素を過剰酸素と呼ぶことがある。例えば、絶縁体５２４は、酸化シリコンまたは酸化窒化シリコン等を適宜用いればよい。酸素を含む絶縁体を金属酸化物５３１に接して設けることにより、金属酸化物５３１中の酸素欠損を低減し、トランジスタ５００の信頼性を向上させることができる。
　絶縁体５２４として、具体的には、加熱により一部の酸素が脱離する酸化物材料を用いることが好ましい。加熱により酸素を脱離する酸化物とは、ＴＤＳ（Ｔｈｅｒｍａｌ　Ｄｅｓｏｒｐｔｉｏｎ　Ｓｐｅｃｔｒｏｓｃｏｐｙ）分析にて、酸素原子に換算した酸素の脱離量が１．０×１０１８ａｔｏｍｓ／ｃｍ３以上、好ましくは１．０×１０１９ａｔｏｍｓ／ｃｍ３以上、さらに好ましくは２．０×１０１９ａｔｏｍｓ／ｃｍ３以上、または３．０×１０２０ａｔｏｍｓ／ｃｍ３以上である酸化物膜である。なお、上記ＴＤＳ分析時における膜の表面温度は、１００℃以上７００℃以下、または１００℃以上４００℃以下の範囲が好ましい。
　図３４Ｃに示すように、絶縁体５２４は、絶縁体５５４と重ならず、且つ金属酸化物５３１ｂと重ならない領域の膜厚が、それ以外の領域の膜厚より薄くなる場合がある。絶縁体５２４において、絶縁体５５４と重ならず、且つ金属酸化物５３１ｂと重ならない領域の膜厚は、上記酸素を十分に拡散できる膜厚であることが好ましい。
　絶縁体５２２は、絶縁体５１４等と同様に、水または水素等の不純物が、基板側からトランジスタ５００に混入することを抑制するバリア絶縁膜として機能することが好ましい。例えば、絶縁体５２２は、絶縁体５２４より水素透過性が低いことが好ましい。絶縁体５２２、絶縁体５５４、および絶縁体５７４によって、絶縁体５２４、金属酸化物５３１、および絶縁体５５０等を囲むことにより、外方から水または水素等の不純物がトランジスタ５００に侵入することを抑制することができる。
　さらに、絶縁体５２２は、酸素（例えば、酸素原子、酸素分子等の少なくとも一）の拡散を抑制する機能を有する（上記酸素が透過しにくい。）ことが好ましい。例えば、絶縁体５２２は、絶縁体５２４より酸素透過性が低いことが好ましい。絶縁体５２２が、酸素および不純物の拡散を抑制する機能を有することで、金属酸化物５３１が有する酸素が、基板側へ拡散することを低減でき、好ましい。また、導電体５０５が、絶縁体５２４および金属酸化物５３１が有する酸素と反応することを抑制することができる。
　絶縁体５２２は、絶縁性材料であるアルミニウムおよびハフニウムの一方または双方の酸化物を含む絶縁体を用いるとよい。アルミニウムおよびハフニウムの一方または双方の酸化物を含む絶縁体として、酸化アルミニウム、酸化ハフニウム、アルミニウムおよびハフニウムを含む酸化物（ハフニウムアルミネート）等を用いることが好ましい。このような材料を用いて絶縁体５２２を形成した場合、絶縁体５２２は、金属酸化物５３１からの酸素の放出、ならびに、トランジスタ５００の周辺部から金属酸化物５３１への水素等の不純物の混入を抑制する層として機能する。
　または、これらの絶縁体に、例えば、酸化アルミニウム、酸化ビスマス、酸化ゲルマニウム、酸化ニオブ、酸化シリコン、酸化チタン、酸化タングステン、酸化イットリウム、酸化ジルコニウムを添加してもよい。またはこれらの絶縁体を窒化処理してもよい。上記の絶縁体に酸化シリコン、酸化窒化シリコンまたは窒化シリコンを積層して用いてもよい。
　絶縁体５２２は、例えば、酸化アルミニウム、酸化ハフニウム、酸化タンタル、酸化ジルコニウム、チタン酸ジルコン酸鉛（ＰＺＴ）、チタン酸ストロンチウム（ＳｒＴｉＯ３）または（Ｂａ，Ｓｒ）ＴｉＯ３（ＢＳＴ）等のいわゆるｈｉｇｈ−ｋ材料を含む絶縁体を単層または積層で用いてもよい。トランジスタの微細化、および高集積化が進むと、ゲート絶縁体の薄膜化により、リーク電流等の問題が生じる場合がある。ゲート絶縁体として機能する絶縁体にｈｉｇｈ−ｋ材料を用いることで、物理膜厚を保ちながら、トランジスタ動作時のゲート電位の低減が可能となる。
　なお、絶縁体５２２、および絶縁体５２４が、２層以上の積層構造を有していてもよい。その場合、同じ材料からなる積層構造に限定されず、異なる材料からなる積層構造でもよい。例えば、絶縁体５２２の下に絶縁体５２４と同様の絶縁体を設ける構成にしてもよい。
　金属酸化物５３１は、金属酸化物５３１ａと、金属酸化物５３１ａ上の金属酸化物５３１ｂと、金属酸化物５３１ｂ上の金属酸化物５３１ｃと、を有する。金属酸化物５３１ｂ下に金属酸化物５３１ａを有することで、金属酸化物５３１ａよりも下方に形成された構造物から、金属酸化物５３１ｂへの不純物の拡散を抑制することができる。また、金属酸化物５３１ｂ上に金属酸化物５３１ｃを有することで、金属酸化物５３１ｃよりも上方に形成された構造物から、金属酸化物５３１ｂへの不純物の拡散を抑制することができる。
　なお、金属酸化物５３１は、各金属原子の原子数比が異なる複数の酸化物層の積層構造を有することが好ましい。例えば、金属酸化物５３１が、少なくともインジウム（Ｉｎ）と、元素Ｍと、を含む場合、金属酸化物５３１ａを構成する全元素の原子数に対する、金属酸化物５３１ａに含まれる元素Ｍの原子数の割合が、金属酸化物５３１ｂを構成する全元素の原子数に対する、金属酸化物５３１ｂに含まれる元素Ｍの原子数の割合より高いことが好ましい。また、金属酸化物５３１ａに含まれる元素Ｍの、Ｉｎに対する原子数比が、金属酸化物５３１ｂに含まれる元素Ｍの、Ｉｎに対する原子数比より大きいことが好ましい。ここで、金属酸化物５３１ｃは、金属酸化物５３１ａまたは金属酸化物５３１ｂに用いることができる金属酸化物を用いることができる。
　金属酸化物５３１ａおよび金属酸化物５３１ｃの伝導帯下端のエネルギーが、金属酸化物５３１ｂの伝導帯下端のエネルギーより高くなることが好ましい。また、言い換えると、金属酸化物５３１ａおよび金属酸化物５３１ｃの電子親和力が、金属酸化物５３１ｂの電子親和力より小さいことが好ましい。この場合、金属酸化物５３１ｃは、金属酸化物５３１ａに用いることができる金属酸化物を用いることが好ましい。具体的には、金属酸化物５３１ｃを構成する全元素の原子数に対する、金属酸化物５３１ｃに含まれる元素Ｍの原子数の割合が、金属酸化物５３１ｂを構成する全元素の原子数に対する、金属酸化物５３１ｂに含まれる元素Ｍの原子数の割合より高いことが好ましい。また、金属酸化物５３１ｃに含まれる元素Ｍの、Ｉｎに対する原子数比が、金属酸化物５３１ｂに含まれる元素Ｍの、Ｉｎに対する原子数比より大きいことが好ましい。
　ここで、金属酸化物５３１ａ、金属酸化物５３１ｂ、および金属酸化物５３１ｃの接合部において、伝導帯下端のエネルギー準位はなだらかに変化する。換言すると、金属酸化物５３１ａ、金属酸化物５３１ｂ、および金属酸化物５３１ｃの接合部における伝導帯下端のエネルギー準位は、連続的に変化または連続接合するともいうことができる。このようにするためには、金属酸化物５３１ａと金属酸化物５３１ｂとの界面、および金属酸化物５３１ｂと金属酸化物５３１ｃとの界面において形成される混合層の欠陥準位密度を低くするとよい。
　具体的には、金属酸化物５３１ａと金属酸化物５３１ｂ、金属酸化物５３１ｂと金属酸化物５３１ｃが、酸素以外に共通の元素を有する（主成分とする。）ことで、欠陥準位密度が低い混合層を形成することができる。例えば、金属酸化物５３１ｂがＩｎ−Ｇａ−Ｚｎ酸化物の場合、金属酸化物５３１ａおよび金属酸化物５３１ｃとして、Ｉｎ−Ｇａ−Ｚｎ酸化物、Ｇａ−Ｚｎ酸化物、酸化ガリウム等を用いてもよい。また、金属酸化物５３１ｃを積層構造としてもよい。例えば、Ｉｎ−Ｇａ−Ｚｎ酸化物と、当該Ｉｎ−Ｇａ−Ｚｎ酸化物上のＧａ−Ｚｎ酸化物との積層構造、またはＩｎ−Ｇａ−Ｚｎ酸化物と、当該Ｉｎ−Ｇａ−Ｚｎ酸化物上の酸化ガリウムとの積層構造を用いることができる。別言すると、Ｉｎ−Ｇａ−Ｚｎ酸化物と、Ｉｎを含まない酸化物との積層構造を、金属酸化物５３１ｃとして用いてもよい。
　具体的には、金属酸化物５３１ａとして、Ｉｎ：Ｇａ：Ｚｎ＝１：３：４［原子数比］、または１：１：０．５［原子数比］の金属酸化物を用いればよい。また、金属酸化物５３１ｂとして、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３［原子数比］、または３：１：２［原子数比］の金属酸化物を用いればよい。また、金属酸化物５３１ｃとして、Ｉｎ：Ｇａ：Ｚｎ＝１：３：４［原子数比］、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３［原子数比］、Ｇａ：Ｚｎ＝２：１［原子数比］、またはＧａ：Ｚｎ＝２：５［原子数比］の金属酸化物を用いればよい。また、金属酸化物５３１ｃを積層構造とする場合の具体例として、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３［原子数比］と、Ｇａ：Ｚｎ＝２：１［原子数比］との積層構造、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３［原子数比］と、Ｇａ：Ｚｎ＝２：５［原子数比］との積層構造、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３［原子数比］と、酸化ガリウムとの積層構造等が挙げられる。
　このとき、キャリアの主たる経路は金属酸化物５３１ｂとなる。金属酸化物５３１ａ、金属酸化物５３１ｃを上述の構成とすることで、金属酸化物５３１ａと金属酸化物５３１ｂとの界面、および金属酸化物５３１ｂと金属酸化物５３１ｃとの界面における欠陥準位密度を低くすることができる。そのため、界面散乱によるキャリア伝導への影響が小さくなり、トランジスタ５００は高いオン電流、および高い周波数特性を得ることができる。なお、金属酸化物５３１ｃを積層構造とした場合、上述の金属酸化物５３１ｂと、金属酸化物５３１ｃとの界面における欠陥準位密度を低くする効果に加え、金属酸化物５３１ｃが有する構成元素が、絶縁体５５０側に拡散することを抑制することが期待される。より具体的には、金属酸化物５３１ｃを積層構造とし、積層構造の上方にＩｎを含まない酸化物を位置させるため、絶縁体５５０側に拡散しうるＩｎを抑制することができる。絶縁体５５０は、ゲート絶縁体として機能するため、Ｉｎが拡散した場合、トランジスタの特性不良となる。したがって、金属酸化物５３１ｃを積層構造とすることで、信頼性の高い表示装置を提供することが可能となる。
　金属酸化物５３１ｂ上には、ソース電極、およびドレイン電極として機能する導電体５４２（導電体５４２ａ、および導電体５４２ｂ）が設けられる。導電体５４２として、アルミニウム、クロム、銅、銀、金、白金、タンタル、ニッケル、チタン、モリブデン、タングステン、ハフニウム、バナジウム、ニオブ、マンガン、マグネシウム、ジルコニウム、ベリリウム、インジウム、ルテニウム、イリジウム、ストロンチウム、ランタンから選ばれた金属元素、または上述した金属元素を成分とする合金か、上述した金属元素を組み合わせた合金等を用いることが好ましい。例えば、窒化タンタル、窒化チタン、タングステン、チタンとアルミニウムを含む窒化物、タンタルとアルミニウムを含む窒化物、酸化ルテニウム、窒化ルテニウム、ストロンチウムとルテニウムを含む酸化物、ランタンとニッケルを含む酸化物等を用いることが好ましい。また、窒化タンタル、窒化チタン、チタンとアルミニウムを含む窒化物、タンタルとアルミニウムを含む窒化物、酸化ルテニウム、窒化ルテニウム、ストロンチウムとルテニウムを含む酸化物、ランタンとニッケルを含む酸化物は、酸化しにくい導電性材料、または、酸素を吸収しても導電性を維持する材料であるため、好ましい。
　金属酸化物５３１と接するように上記導電体５４２を設けることで、金属酸化物５３１の導電体５４２近傍において、酸素濃度が低減する場合がある。また、金属酸化物５３１の導電体５４２近傍において、導電体５４２に含まれる金属と、金属酸化物５３１の成分とを含む金属化合物層が形成される場合がある。このような場合、金属酸化物５３１の導電体５４２近傍の領域において、キャリア密度が増加し、当該領域は、低抵抗領域となる。
　ここで、導電体５４２ａと導電体５４２ｂの間の領域は、絶縁体５８０の開口に重畳して形成される。これにより、導電体５４２ａと導電体５４２ｂの間に導電体５６０を自己整合的に配置することができる。
　絶縁体５５０は、ゲート絶縁体として機能する。絶縁体５５０は、金属酸化物５３１ｃの上面に接して配置することが好ましい。絶縁体５５０は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素および窒素を添加した酸化シリコン、空孔を有する酸化シリコンを用いることができる。特に、酸化シリコン、および酸化窒化シリコンは熱に対し安定であるため好ましい。
　絶縁体５５０は、絶縁体５２４と同様に、絶縁体５５０中の水または水素等の不純物濃度が低減されていることが好ましい。絶縁体５５０の膜厚は、１ｎｍ以上２０ｎｍ以下とするのが好ましい。
　絶縁体５５０と導電体５６０との間に金属酸化物を設けてもよい。当該金属酸化物は、絶縁体５５０から導電体５６０への酸素拡散を抑制することが好ましい。これにより、絶縁体５５０の酸素による導電体５６０の酸化を抑制することができる。
　当該金属酸化物は、ゲート絶縁体の一部としての機能を有する場合がある。したがって、絶縁体５５０に酸化シリコンまたは酸化窒化シリコン等を用いる場合、当該金属酸化物は、比誘電率が高いｈｉｇｈ−ｋ材料である金属酸化物を用いることが好ましい。ゲート絶縁体を、絶縁体５５０と当該金属酸化物との積層構造とすることで、熱に対して安定、且つ比誘電率の高い積層構造とすることができる。したがって、ゲート絶縁体の物理膜厚を保持したまま、トランジスタ動作時に印加するゲート電位の低減化が可能となる。また、ゲート絶縁体として機能する絶縁体の等価酸化膜厚（ＥＯＴ）の薄膜化が可能となる。
　具体的には、ハフニウム、アルミニウム、ガリウム、イットリウム、ジルコニウム、タングステン、チタン、タンタル、ニッケル、ゲルマニウム、または、マグネシウム等から選ばれた一種、または二種以上が含まれた金属酸化物を用いることができる。特に、アルミニウム、またはハフニウムの一方または双方の酸化物を含む絶縁体である、酸化アルミニウム、酸化ハフニウム、アルミニウムおよびハフニウムを含む酸化物（ハフニウムアルミネート）等を用いることが好ましい。
　導電体５６０は、図３４では２層構造として示しているが、単層構造でもよいし、３層以上の積層構造であってもよい。
　導電体５６０ａは、上述の、水素原子、水素分子、水分子、窒素原子、窒素分子、酸化窒素分子（Ｎ２Ｏ、ＮＯ、ＮＯ２等）、銅原子等の不純物の拡散を抑制する機能を有する導電体を用いることが好ましい。または、酸素（例えば、酸素原子、酸素分子等の少なくとも一）の拡散を抑制する機能を有する導電性材料を用いることが好ましい。
　導電体５６０ａが酸素の拡散を抑制する機能を持つことにより、絶縁体５５０に含まれる酸素により、導電体５６０ｂが酸化して導電率が低下することを抑制することができる。酸素の拡散を抑制する機能を有する導電性材料として、例えば、タンタル、窒化タンタル、ルテニウム、または酸化ルテニウム等を用いることが好ましい。
　導電体５６０ｂは、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることが好ましい。また、導電体５６０は、配線としても機能するため、導電性が高い導電体を用いることが好ましい。例えば、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることができる。また、導電体５６０ｂは積層構造としてもよく、例えば、チタンまたは窒化チタンと上記導電性材料との積層構造としてもよい。
　図３４Ａおよび図３４Ｃに示すように、金属酸化物５３１ｂの導電体５４２と重ならない領域、言い換えると、金属酸化物５３１のチャネル形成領域において、金属酸化物５３１の側面が導電体５６０で覆うように配置されている。これにより、第１のゲート電極としての機能する導電体５６０の電界を、金属酸化物５３１の側面に作用させやすくなる。よって、トランジスタ５００のオン電流を増大させ、周波数特性を向上させることができる。
　絶縁体５５４は、絶縁体５１４等と同様に、水または水素等の不純物が、絶縁体５８０側からトランジスタ５００に混入することを抑制するバリア絶縁膜として機能することが好ましい。例えば、絶縁体５５４は、絶縁体５２４より水素透過性が低いことが好ましい。さらに、図３４Ｂおよび図３４Ｃに示すように、絶縁体５５４は、金属酸化物５３１ｃの側面、導電体５４２ａの上面と側面、導電体５４２ｂの上面と側面、金属酸化物５３１ａおよび金属酸化物５３１ｂの側面、並びに絶縁体５２４の上面に接することが好ましい。このような構成にすることで、絶縁体５８０に含まれる水素が、導電体５４２ａ、導電体５４２ｂ、金属酸化物５３１ａ、金属酸化物５３１ｂおよび絶縁体５２４の上面または側面から金属酸化物５３１に侵入することを抑制できる。
　さらに、絶縁体５５４は、酸素（例えば、酸素原子、酸素分子等の少なくとも一）の拡散を抑制する機能を有する（上記酸素が透過しにくい。）ことが好ましい。例えば、絶縁体５５４は、絶縁体５８０または絶縁体５２４より酸素透過性が低いことが好ましい。
　絶縁体５５４は、スパッタリング法を用いて成膜されることが好ましい。絶縁体５５４を、酸素を含む雰囲気でスパッタリング法を用いて成膜することで、絶縁体５２４の絶縁体５５４と接する領域近傍に酸素を添加することができる。これにより、当該領域から、絶縁体５２４を介して金属酸化物５３１中に酸素を供給することができる。ここで、絶縁体５５４が、上方への酸素の拡散を抑制する機能を有することで、酸素が金属酸化物５３１から絶縁体５８０へ拡散することを防ぐことができる。また、絶縁体５２２が、下方への酸素の拡散を抑制する機能を有することで、酸素が金属酸化物５３１から基板側へ拡散することを防ぐことができる。このようにして、金属酸化物５３１のチャネル形成領域に酸素が供給される。これにより、金属酸化物５３１の酸素欠損を低減し、トランジスタのノーマリーオン化を抑制することができる。
　絶縁体５５４として、例えば、アルミニウムおよびハフニウムの一方または双方の酸化物を含む絶縁体を成膜するとよい。なお、アルミニウムおよびハフニウムの一方または双方の酸化物を含む絶縁体として、酸化アルミニウム、酸化ハフニウム、アルミニウムおよびハフニウムを含む酸化物（ハフニウムアルミネート）等を用いることが好ましい。
　水素に対してバリア性を有する絶縁体５５４によって、絶縁体５２４、絶縁体５５０、および金属酸化物５３１が覆うことで、絶縁体５８０は、絶縁体５５４によって、絶縁体５２４、金属酸化物５３１、および絶縁体５５０と離隔されている。これにより、トランジスタ５００の外方から水素等の不純物が浸入することを抑制できるため、トランジスタ５００に良好な電気特性および信頼性を与えることができる。
　絶縁体５８０は、絶縁体５５４を介して、絶縁体５２４、金属酸化物５３１、および導電体５４２上に設けられる。例えば、絶縁体５８０として、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素および窒素を添加した酸化シリコン、または空孔を有する酸化シリコン等を有することが好ましい。特に、酸化シリコンおよび酸化窒化シリコンは、熱的に安定であるため好ましい。特に、酸化シリコン、酸化窒化シリコン、空孔を有する酸化シリコン等の材料は、加熱により脱離する酸素を含む領域を容易に形成することができるため好ましい。
　絶縁体５８０中の水または水素等の不純物濃度が低減されていることが好ましい。また、絶縁体５８０の上面は、平坦化されていてもよい。
　絶縁体５７４は、絶縁体５１４等と同様に、水または水素等の不純物が、上方から絶縁体５８０に混入することを抑制するバリア絶縁膜として機能することが好ましい。絶縁体５７４として、例えば、絶縁体５１４、絶縁体５５４等に用いることができる絶縁体を用いればよい。
　絶縁体５７４の上に、層間膜として機能する絶縁体５８１を設けることが好ましい。絶縁体５８１は、絶縁体５２４等と同様に、膜中の水または水素等の不純物濃度が低減されていることが好ましい。
　絶縁体５８１、絶縁体５７４、絶縁体５８０、および絶縁体５５４に形成された開口に、導電体５４５ａおよび導電体５４５ｂを配置する。導電体５４５ａおよび導電体５４５ｂは、導電体５６０を挟んで対向して設ける。なお、導電体５４５ａおよび導電体５４５ｂの上面の高さは、絶縁体５８１の上面と、同一平面上としてもよい。
　なお、絶縁体５８１、絶縁体５７４、絶縁体５８０、および絶縁体５５４の開口の内壁に接して、絶縁体５４１ａが設けられ、その側面に接して導電体５４５ａの第１の導電体が形成されている。当該開口の底部の少なくとも一部には導電体５４２ａが位置しており、導電体５４５ａが導電体５４２ａと接する。同様に、絶縁体５８１、絶縁体５７４、絶縁体５８０、および絶縁体５５４の開口の内壁に接して、絶縁体５４１ｂが設けられ、その側面に接して導電体５４５ｂの第１の導電体が形成されている。当該開口の底部の少なくとも一部には導電体５４２ｂが位置しており、導電体５４５ｂが導電体５４２ｂと接する。
　導電体５４５ａおよび導電体５４５ｂは、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることが好ましい。また、導電体５４５ａおよび導電体５４５ｂは積層構造としてもよい。
　導電体５４５を積層構造とする場合、金属酸化物５３１ａ、金属酸化物５３１ｂ、導電体５４２、絶縁体５５４、絶縁体５８０、絶縁体５７４、絶縁体５８１と接する導電体には、上述の、水または水素等の不純物の拡散を抑制する機能を有する導電体を用いることが好ましい。例えば、タンタル、窒化タンタル、チタン、窒化チタン、ルテニウム、または酸化ルテニウム等を用いることが好ましい。また、水または水素等の不純物の拡散を抑制する機能を有する導電性材料は、単層または積層で用いてもよい。当該導電性材料を用いることで、絶縁体５８０に添加された酸素が導電体５４５ａおよび導電体５４５ｂに吸収されることを抑制できる。また、絶縁体５８１より上層から水または水素等の不純物が、導電体５４５ａおよび導電体５４５ｂを通じて金属酸化物５３１に混入することを抑制できる。
　絶縁体５４１ａおよび絶縁体５４１ｂとして、例えば、絶縁体５５４等に用いることができる絶縁体を用いればよい。絶縁体５４１ａおよび絶縁体５４１ｂは、絶縁体５５４に接して設けられるため、絶縁体５８０等から水または水素等の不純物が、導電体５４５ａおよび導電体５４５ｂを通じて金属酸化物５３１に混入することを抑制できる。また、絶縁体５８０に含まれる酸素が導電体５４５ａおよび導電体５４５ｂに吸収されることを抑制できる。
　図示しないが、導電体５４５ａの上面、および導電体５４５ｂの上面に接して配線として機能する導電体を配置してもよい。配線として機能する導電体は、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることが好ましい。また、当該導電体は、積層構造としてもよく、例えば、チタンまたは窒化チタンと上記導電性材料との積層としてもよい。当該導電体は、絶縁体に設けられた開口に埋め込むように形成してもよい。
＜トランジスタの構成材料＞
　トランジスタに用いることができる構成材料について説明する。
［基板］
　トランジスタ５００を形成する基板として、例えば、絶縁体基板、半導体基板、または導電体基板を用いればよい。絶縁体基板として、例えば、ガラス基板、石英基板、サファイア基板、安定化ジルコニア基板（イットリア安定化ジルコニア基板等）、樹脂基板等がある。また、半導体基板として、例えば、シリコン、ゲルマニウム等の半導体基板、または炭化シリコン、シリコンゲルマニウム、ヒ化ガリウム、リン化インジウム、酸化亜鉛、酸化ガリウムからなる化合物半導体基板等がある。さらには、前述の半導体基板内部に絶縁体領域を有する半導体基板、例えば、ＳＯＩ（Ｓｉｌｉｃｏｎ　Ｏｎ　Ｉｎｓｕｌａｔｏｒ）基板等がある。導電体基板として、黒鉛基板、金属基板、合金基板、導電性樹脂基板等がある。または、金属の窒化物を有する基板、金属の酸化物を有する基板等がある。さらには、絶縁体基板に導電体または半導体が設けられた基板、半導体基板に導電体または絶縁体が設けられた基板、導電体基板に半導体または絶縁体が設けられた基板等がある。または、これらの基板に素子が設けられたものを用いてもよい。基板に設けられる素子として、容量素子、抵抗素子、スイッチ素子、発光デバイス、記憶素子等がある。
［絶縁体］
　絶縁体として、絶縁性を有する酸化物、窒化物、酸化窒化物、窒化酸化物、金属酸化物、金属酸化窒化物、金属窒化酸化物等がある。
　例えば、トランジスタの微細化、および高集積化が進むと、ゲート絶縁体の薄膜化により、リーク電流等の問題が生じる場合がある。ゲート絶縁体として機能する絶縁体に、ｈｉｇｈ−ｋ材料を用いることで物理膜厚を保ちながら、トランジスタ動作時の低電圧化が可能となる。一方、層間膜として機能する絶縁体には、比誘電率が低い材料を用いることで、配線間に生じる寄生容量を低減することができる。したがって、絶縁体の機能に応じて、材料を選択するとよい。
　比誘電率の高い絶縁体として、酸化ガリウム、酸化ハフニウム、酸化ジルコニウム、アルミニウムおよびハフニウムを有する酸化物、アルミニウムおよびハフニウムを有する酸化窒化物、シリコンおよびハフニウムを有する酸化物、シリコンおよびハフニウムを有する酸化窒化物、またはシリコンおよびハフニウムを有する窒化物等がある。
　比誘電率が低い絶縁体として、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素および窒素を添加した酸化シリコン、空孔を有する酸化シリコン、または樹脂等がある。
　酸化物半導体を用いたトランジスタは、水素等の不純物および酸素の透過を抑制する機能を有する絶縁体（絶縁体５１４、絶縁体５２２、絶縁体５５４、および絶縁体５７４等）で囲うことによって、トランジスタの電気特性を安定にすることができる。水素等の不純物および酸素の透過を抑制する機能を有する絶縁体として、例えば、ホウ素、炭素、窒素、酸素、フッ素、マグネシウム、アルミニウム、シリコン、リン、塩素、アルゴン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、ランタン、ネオジム、ハフニウム、またはタンタルを含む絶縁体を、単層で、または積層で用いればよい。具体的には、水素等の不純物および酸素の透過を抑制する機能を有する絶縁体として、酸化アルミニウム、酸化マグネシウム、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウム、または酸化タンタル等の金属酸化物、窒化アルミニウム、窒化アルミニウムチタン、窒化チタン、窒化酸化シリコンまたは窒化シリコン等の金属窒化物を用いることができる。
　ゲート絶縁体として機能する絶縁体は、加熱により脱離する酸素を含む領域を有する絶縁体であることが好ましい。例えば、加熱により脱離する酸素を含む領域を有する酸化シリコンまたは酸化窒化シリコンを金属酸化物５３１と接する構造とすることで、金属酸化物５３１が有する酸素欠損を補償することができる。
［導電体］
　導電体として、アルミニウム、クロム、銅、銀、金、白金、タンタル、ニッケル、チタン、モリブデン、タングステン、ハフニウム、バナジウム、ニオブ、マンガン、マグネシウム、ジルコニウム、ベリリウム、インジウム、ルテニウム、イリジウム、ストロンチウム、ランタン等から選ばれた金属元素、または上述した金属元素を成分とする合金か、上述した金属元素を組み合わせた合金等を用いることが好ましい。例えば、窒化タンタル、窒化チタン、タングステン、チタンとアルミニウムを含む窒化物、タンタルとアルミニウムを含む窒化物、酸化ルテニウム、窒化ルテニウム、ストロンチウムとルテニウムを含む酸化物、ランタンとニッケルを含む酸化物等を用いることが好ましい。また、窒化タンタル、窒化チタン、チタンとアルミニウムを含む窒化物、タンタルとアルミニウムを含む窒化物、酸化ルテニウム、窒化ルテニウム、ストロンチウムとルテニウムを含む酸化物、ランタンとニッケルを含む酸化物は、酸化しにくい導電性材料、または、酸素を吸収しても導電性を維持する材料であるため、好ましい。また、リン等の不純物元素を含有させた多結晶シリコンに代表される、電気伝導度が高い半導体、ニッケルシリサイド等のシリサイドを用いてもよい。
　上記の材料で形成される導電体を複数積層して用いてもよい。例えば、前述した金属元素を含む材料と、酸素を含む導電性材料と、を組み合わせた積層構造としてもよい。また、前述した金属元素を含む材料と、窒素を含む導電性材料と、を組み合わせた積層構造としてもよい。また、前述した金属元素を含む材料と、酸素を含む導電性材料と、窒素を含む導電性材料と、を組み合わせた積層構造としてもよい。
　なお、トランジスタのチャネル形成領域に金属酸化物を用いる場合において、ゲート電極として機能する導電体には、前述した金属元素を含む材料と、酸素を含む導電性材料と、を組み合わせた積層構造を用いることが好ましい。この場合は、酸素を含む導電性材料をチャネル形成領域側に設けるとよい。酸素を含む導電性材料をチャネル形成領域側に設けることで、当該導電性材料から離脱した酸素がチャネル形成領域に供給されやすくなる。
　特に、ゲート電極として機能する導電体として、チャネルが形成される金属酸化物に含まれる金属元素および酸素を含む導電性材料を用いることが好ましい。また、前述した金属元素および窒素を含む導電性材料を用いてもよい。例えば、窒化チタン、窒化タンタル等の窒素を含む導電性材料を用いてもよい。また、インジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、シリコンを添加したインジウム錫酸化物を用いてもよい。また、窒素を含むインジウムガリウム亜鉛酸化物を用いてもよい。このような材料を用いることで、チャネルが形成される金属酸化物に含まれる水素を捕獲することができる場合がある。または、外方の絶縁体等から混入する水素を捕獲することができる場合がある。
　本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。
　本実施の形態に示す構成は、他の実施の形態および実施例に示した構成と適宜組み合わせて用いることができる。
（実施の形態４）
　本実施の形態では、上記の実施の形態で説明したＯＳトランジスタに用いることができる金属酸化物（以下、酸化物半導体ともいう。）について説明する。
＜結晶構造の分類＞
　まず、酸化物半導体における、結晶構造の分類について、図３５Ａを用いて説明を行う。図３５Ａは、酸化物半導体、代表的にはＩＧＺＯ（Ｉｎと、Ｇａと、Ｚｎと、を含む金属酸化物）の結晶構造の分類を説明する図である。
　図３５Ａに示すように、酸化物半導体は、大きく分けて「Ａｍｏｒｐｈｏｕｓ（無定形）」と、「Ｃｒｙｓｔａｌｌｉｎｅ（結晶性）」と、「Ｃｒｙｓｔａｌ（結晶）」と、に分類される。また、「Ａｍｏｒｐｈｏｕｓ」の中には、ｃｏｍｐｌｅｔｅｌｙ　ａｍｏｒｐｈｏｕｓが含まれる。また、「Ｃｒｙｓｔａｌｌｉｎｅ」の中には、ＣＡＡＣ（ｃ−ａｘｉｓ−ａｌｉｇｎｅｄ　ｃｒｙｓｔａｌｌｉｎｅ）、ｎｃ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ）、およびＣＡＣ（ｃｌｏｕｄ−ａｌｉｇｎｅｄ　ｃｏｍｐｏｓｉｔｅ）が含まれる（ｅｘｃｌｕｄｉｎｇ　ｓｉｎｇｌｅ　ｃｒｙｓｔａｌ　ａｎｄ　ｐｏｌｙｃｒｙｓｔａｌ）。なお、「Ｃｒｙｓｔａｌｌｉｎｅ」の分類には、ｓｉｎｇｌｅ　ｃｒｙｓｔａｌ、ｐｏｌｙｃｒｙｓｔａｌ、およびｃｏｍｐｌｅｔｅｌｙ　ａｍｏｒｐｈｏｕｓは除かれる。また、「Ｃｒｙｓｔａｌ」の中には、ｓｉｎｇｌｅ　ｃｒｙｓｔａｌ、およびｐｏｌｙｃｒｙｓｔａｌが含まれる。
　なお、図３５Ａに示す太枠内の構造は、「Ａｍｏｒｐｈｏｕｓ（無定形）」と、「Ｃｒｙｓｔａｌ（結晶）」との間の中間状態であり、新しい境界領域（Ｎｅｗ　ｃｒｙｓｔａｌｌｉｎｅ　ｐｈａｓｅ）に属する構造である。すなわち、当該構造は、「Ｃｒｙｓｔａｌ（結晶）」もしくはエネルギー的に不安定な「Ａｍｏｒｐｈｏｕｓ（無定形）」とは全く異なる構造と言い換えることができる。
　なお、膜または基板の結晶構造は、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ　Ｄｉｆｆｒａｃｔｉｏｎ）スペクトルを用いて評価することができる。ここで、「Ｃｒｙｓｔａｌｌｉｎｅ」に分類されるＣＡＡＣ−ＩＧＺＯ膜のＧＩＸＤ（Ｇｒａｚｉｎｇ−Ｉｎｃｉｄｅｎｃｅ　ＸＲＤ）測定で得られるＸＲＤスペクトルを図３５Ｂに示す（横軸は２θ［ｄｅｇ．］とし、また、縦軸は強度（Ｉｎｔｅｎｓｉｔｙ）を任意単位（ａ．ｕ．）で表している）。なお、ＧＩＸＤ法は、薄膜法またはＳｅｅｍａｎｎ−Ｂｏｈｌｉｎ法ともいう。以降、図３５Ｂに示すＧＩＸＤ測定で得られるＸＲＤスペクトルを、単にＸＲＤスペクトルと記す。なお、図３５Ｂに示すＣＡＡＣ−ＩＧＺＯ膜の組成は、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３［原子数比］近傍である。また、図３５Ｂに示すＣＡＡＣ−ＩＧＺＯ膜の厚さは、５００ｎｍである。
　図３５Ｂに示すように、ＣＡＡＣ−ＩＧＺＯ膜のＸＲＤスペクトルでは、明確な結晶性を示すピークが検出される。具体的には、ＣＡＡＣ−ＩＧＺＯ膜のＸＲＤスペクトルでは、２θ＝３１°近傍に、ｃ軸配向を示すピークが検出される。なお、図３５Ｂに示すように、２θ＝３１°近傍のピークは、ピーク強度が検出された角度を軸に左右非対称である。
　膜または基板の結晶構造は、極微電子線回折法（ＮＢＥＤ：Ｎａｎｏ　Ｂｅａｍ　Ｅｌｅｃｔｒｏｎ　Ｄｉｆｆｒａｃｔｉｏｎ）によって観察される回折パターン（極微電子線回折パターンともいう。）にて評価することができる。ＣＡＡＣ−ＩＧＺＯ膜の回折パターンを、図３５Ｃに示す。図３５Ｃは、電子線を基板に対して平行に入射するＮＢＥＤによって観察される回折パターンである。なお、図３５Ｃに示すＣＡＡＣ−ＩＧＺＯ膜の組成は、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３［原子数比］近傍である。また、極微電子線回折法では、プローブ径を１ｎｍとして電子線回折が行われる。
　図３５Ｃに示すように、ＣＡＡＣ−ＩＧＺＯ膜の回折パターンでは、ｃ軸配向を示す複数のスポットが観察される。
〔酸化物半導体の構造〕
　なお、酸化物半導体は、結晶構造に着目した場合、図３５Ａとは異なる分類となる場合がある。例えば、酸化物半導体は、単結晶酸化物半導体と、それ以外の非単結晶酸化物半導体と、に分けられる。非単結晶酸化物半導体として、例えば、上述のＣＡＡＣ−ＯＳ、およびｎｃ−ＯＳがある。また、非単結晶酸化物半導体には、多結晶酸化物半導体、擬似非晶質酸化物半導体（ａ−ｌｉｋｅ　ＯＳ：ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ　ｏｘｉｄｅ　ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、非晶質酸化物半導体、等が含まれる。
　ここで、上述のＣＡＡＣ−ＯＳ、ｎｃ−ＯＳ、およびａ−ｌｉｋｅ　ＯＳの詳細について、説明を行う。
［ＣＡＡＣ−ＯＳ］
　ＣＡＡＣ−ＯＳは、複数の結晶領域を有し、当該複数の結晶領域はｃ軸が特定の方向に配向している酸化物半導体である。なお、特定の方向とは、ＣＡＡＣ−ＯＳ膜の厚さ方向、ＣＡＡＣ−ＯＳ膜の被形成面の法線方向、またはＣＡＡＣ−ＯＳ膜の表面の法線方向である。また、結晶領域とは、原子配列に周期性を有する領域である。なお、原子配列を格子配列とみなすと、結晶領域とは、格子配列の揃った領域でもある。さらに、ＣＡＡＣ−ＯＳは、ａ−ｂ面方向において複数の結晶領域が連結する領域を有し、当該領域は歪みを有する場合がある。なお、歪みとは、複数の結晶領域が連結する領域において、格子配列の揃った領域と、別の格子配列の揃った領域と、の間で格子配列の向きが変化している箇所を指す。つまり、ＣＡＡＣ−ＯＳは、ｃ軸配向し、ａ−ｂ面方向には明らかな配向をしていない酸化物半導体である。
　なお、上記複数の結晶領域のそれぞれは、１つまたは複数の微小な結晶（最大径が１０ｎｍ未満である結晶）で構成される。結晶領域が１つの微小な結晶で構成されている場合、当該結晶領域の最大径は１０ｎｍ未満となる。また、結晶領域が多数の微小な結晶で構成されている場合、当該結晶領域の大きさは、数十ｎｍ程度となる場合がある。
　Ｉｎ−Ｍ−Ｚｎ酸化物（元素Ｍは、アルミニウム、ガリウム、イットリウム、スズ、チタン等から選ばれた一種、または複数種）において、ＣＡＡＣ−ＯＳは、インジウム（Ｉｎ）、および酸素を有する層（以下、Ｉｎ層）と、元素Ｍ、亜鉛（Ｚｎ）、および酸素を有する層（以下、（Ｍ，Ｚｎ）層）とが積層した、層状の結晶構造（層状構造ともいう）を有する傾向がある。なお、インジウムと元素Ｍは、互いに置換可能である。よって、（Ｍ，Ｚｎ）層にはインジウムが含まれる場合がある。また、Ｉｎ層には元素Ｍが含まれる場合がある。なお、Ｉｎ層にはＺｎが含まれる場合もある。当該層状構造は、例えば、高分解能ＴＥＭ像において、格子像として観察される。
　ＣＡＡＣ−ＯＳ膜に対し、例えば、ＸＲＤ装置を用いて構造解析を行うと、θ／２θスキャンを用いたＯｕｔ−ｏｆ−ｐｌａｎｅ　ＸＲＤ測定では、ｃ軸配向を示すピークが２θ＝３１°またはその近傍に検出される。なお、ｃ軸配向を示すピークの位置（２θの値）は、ＣＡＡＣ−ＯＳを構成する金属元素の種類、組成等により変動する場合がある。
　例えば、ＣＡＡＣ−ＯＳ膜の電子線回折パターンにおいて、複数の輝点（スポット）が観測される。なお、あるスポットと別のスポットとは、試料を透過した入射電子線のスポット（ダイレクトスポットともいう。）を対称中心として、点対称の位置に観測される。
　上記特定の方向から結晶領域を観察した場合、当該結晶領域内の格子配列は、六方格子を基本とするが、単位格子は正六角形とは限らず、非正六角形である場合がある。また、上記歪みにおいて、五角形、七角形等の格子配列を有する場合がある。なお、ＣＡＡＣ−ＯＳにおいて、歪み近傍においても、明確な結晶粒界（グレインバウンダリー）を確認することはできない。即ち、格子配列の歪みによって、結晶粒界の形成が抑制されていることがわかる。これは、ＣＡＡＣ−ＯＳが、ａ−ｂ面方向において酸素原子の配列が稠密でないこと、金属原子が置換することで原子間の結合距離が変化すること、などによって、歪みを許容することができるためと考えられる。
　なお、明確な結晶粒界が確認される結晶構造は、いわゆる多結晶（ｐｏｌｙｃｒｙｓｔａｌ）と呼ばれる。結晶粒界は、再結合中心となり、キャリアが捕獲されトランジスタのオン電流の低下、電界効果移動度の低下等を引き起こす可能性が高い。よって、明確な結晶粒界が確認されないＣＡＡＣ−ＯＳは、トランジスタの半導体層に好適な結晶構造を有する結晶性の酸化物の一つである。なお、ＣＡＡＣ−ＯＳを構成するには、Ｚｎを有する構成が好ましい。例えば、Ｉｎ−Ｚｎ酸化物、およびＩｎ−Ｇａ−Ｚｎ酸化物は、Ｉｎ酸化物よりも結晶粒界の発生を抑制できるため好適である。
　ＣＡＡＣ−ＯＳは、結晶性が高く、明確な結晶粒界が確認されない酸化物半導体である。よって、ＣＡＡＣ−ＯＳは、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。また、酸化物半導体の結晶性は不純物の混入および／または欠陥の生成等によって低下する場合があるため、ＣＡＡＣ−ＯＳは不純物および欠陥（酸素欠損等）の少ない酸化物半導体ともいえる。従って、ＣＡＡＣ−ＯＳを有する酸化物半導体は、物理的性質が安定する。そのため、ＣＡＡＣ−ＯＳを有する酸化物半導体は熱に強く、信頼性が高い。また、ＣＡＡＣ−ＯＳは、製造工程における高い温度（所謂サーマルバジェット）に対しても安定である。したがって、ＯＳトランジスタにＣＡＡＣ−ＯＳを用いると、製造工程の自由度を広げることが可能となる。
［ｎｃ−ＯＳ］
　ｎｃ−ＯＳは、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。別言すると、ｎｃ−ＯＳは、微小な結晶を有する。なお、当該微小な結晶の大きさは、例えば、１ｎｍ以上１０ｎｍ以下、特に１ｎｍ以上３ｎｍ以下であることから、当該微小な結晶をナノ結晶ともいう。また、ｎｃ−ＯＳは、異なるナノ結晶間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。したがって、ｎｃ−ＯＳは、分析方法によっては、ａ−ｌｉｋｅ　ＯＳおよび非晶質酸化物半導体と区別が付かない場合がある。例えば、ｎｃ−ＯＳ膜に対し、ＸＲＤ装置を用いて構造解析を行うと、θ／２θスキャンを用いたＯｕｔ−ｏｆ−ｐｌａｎｅ　ＸＲＤ測定では、結晶性を示すピークが検出されない。また、ｎｃ−ＯＳ膜に対し、ナノ結晶よりも大きいプローブ径（例えば５０ｎｍ以上）の電子線を用いる電子線回折（制限視野電子線回折ともいう。）を行うと、ハローパターンのような回折パターンが観測される。一方、ｎｃ−ＯＳ膜に対し、ナノ結晶の大きさと近いかナノ結晶より小さいプローブ径（例えば１ｎｍ以上３０ｎｍ以下）の電子線を用いる電子線回折（ナノビーム電子線回折ともいう。）を行うと、ダイレクトスポットを中心とするリング状の領域内に複数のスポットが観測される電子線回折パターンが取得される場合がある。
［ａ−ｌｉｋｅ　ＯＳ］
　ａ−ｌｉｋｅ　ＯＳは、ｎｃ−ＯＳと非晶質酸化物半導体との間の構造を有する酸化物半導体である。ａ−ｌｉｋｅ　ＯＳは、鬆または低密度領域を有する。即ち、ａ−ｌｉｋｅ　ＯＳは、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳと比べて、結晶性が低い。また、ａ−ｌｉｋｅ　ＯＳは、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳと比べて、膜中の水素濃度が高い。
［酸化物半導体の構成］
　次に、上述のＣＡＣ−ＯＳの詳細について、説明を行う。なお、ＣＡＣ−ＯＳは材料構成に関する。
［ＣＡＣ−ＯＳ］
　ＣＡＣ−ＯＳとは、例えば、金属酸化物を構成する元素が、０．５ｎｍ以上１０ｎｍ以下、好ましくは、１ｎｍ以上３ｎｍ以下、またはその近傍のサイズで偏在した材料の一構成である。なお、以下では、金属酸化物において、一つまたは複数の金属元素が偏在し、該金属元素を有する領域が、０．５ｎｍ以上１０ｎｍ以下、好ましくは、１ｎｍ以上３ｎｍ以下、またはその近傍のサイズで混合した状態をモザイク状、またはパッチ状ともいう。
　さらに、ＣＡＣ−ＯＳとは、第１の領域と、第２の領域と、に材料が分離することでモザイク状となり、当該第１の領域が、膜中に分布した構成（以下、クラウド状ともいう。）である。つまり、ＣＡＣ−ＯＳは、当該第１の領域と、当該第２の領域とが、混合している構成を有する複合金属酸化物である。
　ここで、Ｉｎ−Ｇａ−Ｚｎ酸化物におけるＣＡＣ−ＯＳを構成する金属元素に対するＩｎ、Ｇａ、およびＺｎの原子数比のそれぞれを、［Ｉｎ］、［Ｇａ］、および［Ｚｎ］と表記する。例えば、Ｉｎ−Ｇａ−Ｚｎ酸化物におけるＣＡＣ−ＯＳにおいて、第１の領域は、［Ｉｎ］が、ＣＡＣ−ＯＳ膜の組成における［Ｉｎ］よりも大きい領域である。また、第２の領域は、［Ｇａ］が、ＣＡＣ−ＯＳ膜の組成における［Ｇａ］よりも大きい領域である。または、例えば、第１の領域は、［Ｉｎ］が、第２の領域における［Ｉｎ］よりも大きく、且つ、［Ｇａ］が、第２の領域における［Ｇａ］よりも小さい領域である。また、第２の領域は、［Ｇａ］が、第１の領域における［Ｇａ］よりも大きく、且つ、［Ｉｎ］が、第１の領域における［Ｉｎ］よりも小さい領域である。
　具体的には、上記第１の領域は、インジウム酸化物、インジウム亜鉛酸化物等が主成分である領域である。また、上記第２の領域は、ガリウム酸化物、ガリウム亜鉛酸化物等が主成分である領域である。つまり、上記第１の領域を、Ｉｎを主成分とする領域と言い換えることができる。また、上記第２の領域を、Ｇａを主成分とする領域と言い換えることができる。
　なお、上記第１の領域と、上記第２の領域とは、明確な境界が観察できない場合がある。
　例えば、Ｉｎ−Ｇａ−Ｚｎ酸化物におけるＣＡＣ−ＯＳでは、エネルギー分散型Ｘ線分光法（ＥＤＸ：Ｅｎｅｒｇｙ　Ｄｉｓｐｅｒｓｉｖｅ　Ｘ−ｒａｙ　ｓｐｅｃｔｒｏｓｃｏｐｙ）を用いて取得したＥＤＸマッピングにより、Ｉｎを主成分とする領域（第１の領域）と、Ｇａを主成分とする領域（第２の領域）とが、偏在し、混合している構造を有することが確認できる。
　ＣＡＣ−ＯＳをトランジスタに用いる場合、第１の領域に起因する導電性と、第２の領域に起因する絶縁性とが、相補的に作用することにより、スイッチングさせる機能（Ｏｎ／Ｏｆｆさせる機能）をＣＡＣ−ＯＳに付与することができる。つまり、ＣＡＣ−ＯＳとは、材料の一部では導電性の機能と、材料の一部では絶縁性の機能とを有し、材料の全体では半導体としての機能を有する。導電性の機能と絶縁性の機能とを分離させることで、双方の機能を最大限に高めることができる。よって、ＣＡＣ−ＯＳをトランジスタに用いることで、高いオン電流（Ｉｏｎ）、高い電界効果移動度（μ）、および良好なスイッチング動作を実現することができる。
　酸化物半導体は、多様な構造をとり、それぞれが異なる特性を有する。本発明の一態様の酸化物半導体は、非晶質酸化物半導体、多結晶酸化物半導体、ａ−ｌｉｋｅ　ＯＳ、ＣＡＣ−ＯＳ、ｎｃ−ＯＳ、ＣＡＡＣ−ＯＳのうち、二種以上を有していてもよい。
＜酸化物半導体を有するトランジスタ＞
　続いて、上記酸化物半導体をトランジスタに用いる場合について説明する。
　上記酸化物半導体をトランジスタに用いることで、高い電界効果移動度のトランジスタを実現することができる。また、信頼性の高いトランジスタを実現することができる。
　トランジスタには、キャリア濃度の低い酸化物半導体を用いることが好ましい。例えば、酸化物半導体のキャリア濃度は１×１０１７ｃｍ−３以下、好ましくは１×１０１５ｃｍ−３以下、さらに好ましくは１×１０１３ｃｍ−３以下、より好ましくは１×１０１１ｃｍ−３以下、さらに好ましくは１×１０１０ｃｍ−３未満であり、１×１０−９ｃｍ−３以上である。なお、酸化物半導体膜のキャリア濃度を低くする場合においては、酸化物半導体膜中の不純物濃度を低くし、欠陥準位密度を低くすればよい。本明細書等において、不純物濃度が低く、欠陥準位密度の低いことを高純度真性または実質的に高純度真性と言う。なお、キャリア濃度の低い酸化物半導体を、高純度真性または実質的に高純度真性な酸化物半導体と呼ぶ場合がある。
　高純度真性または実質的に高純度真性である酸化物半導体膜は、欠陥準位密度が低いため、トラップ準位密度も低くなる場合がある。
　酸化物半導体のトラップ準位に捕獲された電荷は、消失するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、トラップ準位密度の高い酸化物半導体にチャネル形成領域が形成されるトランジスタは、電気特性が不安定となる場合がある。
　従って、トランジスタの電気特性を安定にするためには、酸化物半導体中の不純物濃度を低減することが有効である。また、酸化物半導体中の不純物濃度を低減するためには、近接する膜中の不純物濃度も低減することが好ましい。不純物は、水素、窒素、アルカリ金属、アルカリ土類金属、鉄、ニッケル、シリコン等がある。
＜不純物＞
　ここで、酸化物半導体中における各不純物の影響について説明する。
　酸化物半導体において、第１４族元素の一つであるシリコンおよび／または炭素が含まれると、酸化物半導体において欠陥準位が形成される。このため、酸化物半導体におけるシリコンおよび炭素の濃度と、酸化物半導体との界面近傍のシリコンおよび炭素の濃度（ＳＩＭＳにより得られる濃度）を、２×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
　酸化物半導体にアルカリ金属またはアルカリ土類金属が含まれると、欠陥準位を形成し、キャリアを生成する場合がある。従って、アルカリ金属またはアルカリ土類金属が含まれている酸化物半導体を用いたトランジスタはノーマリーオン特性となりやすい。このため、ＳＩＭＳにより得られる酸化物半導体中のアルカリ金属またはアルカリ土類金属の濃度を、１×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１６ａｔｏｍｓ／ｃｍ３以下にする。
　酸化物半導体において、窒素が含まれると、キャリアである電子が生じ、キャリア濃度が増加し、ｎ型化しやすい。この結果、窒素が含まれている酸化物半導体を半導体に用いたトランジスタはノーマリーオン特性となりやすい。または、酸化物半導体において、窒素が含まれると、トラップ準位が形成される場合がある。この結果、トランジスタの電気特性が不安定となる場合がある。このため、ＳＩＭＳにより得られる酸化物半導体中の窒素濃度を、５×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下にする。
　酸化物半導体に含まれる水素は、金属原子と結合する酸素と反応して水になるため、酸素欠損を形成する場合がある。該酸素欠損に水素が入ることで、キャリアである電子が生成される場合がある。また、水素の一部が金属原子と結合する酸素と結合して、キャリアである電子を生成することがある。従って、水素が含まれている酸化物半導体を用いたトランジスタはノーマリーオン特性となりやすい。このため、酸化物半導体中の水素はできる限り低減されていることが好ましい。具体的には、酸化物半導体において、ＳＩＭＳにより得られる水素濃度を、１×１０２０ａｔｏｍｓ／ｃｍ３未満、好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３未満、より好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満にする。
　不純物が十分に低減された酸化物半導体をトランジスタのチャネル形成領域に用いることで、安定した電気特性を付与することができる。
　本実施の形態に示す構成は、他の実施の形態および実施例に示した構成と適宜組み合わせて用いることができる。
（実施の形態５）
　本実施の形態では、本発明の一態様に係る半導体装置を適用可能な電子機器について説明する。
　本発明の一態様に係る半導体装置を、電子機器の表示部に適用することができる。したがって、表示品位の高い電子機器を実現できる。または、極めて高精細な電子機器を実現できる。または、信頼性の高い電子機器を実現できる。
　本発明の一態様に係る半導体装置などを用いた電子機器として、テレビ、モニタ等の表示装置、照明装置、デスクトップ型或いはノート型のパーソナルコンピュータ、ワードプロセッサ、ＤＶＤ（Ｄｉｇｉｔａｌ　Ｖｅｒｓａｔｉｌｅ　Ｄｉｓｃ）などの記録媒体に記憶された静止画または動画を再生する画像再生装置、ポータブルＣＤプレーヤ、ラジオ、テープレコーダ、ヘッドホンステレオ、ステレオ、置き時計、壁掛け時計、コードレス電話子機、トランシーバ、自動車電話、携帯電話、携帯情報端末、タブレット型端末、携帯型ゲーム機、パチンコ機などの固定式ゲーム機、電卓、電子手帳、電子書籍端末、電子翻訳機、音声入力機器、ビデオカメラ、デジタルスチルカメラ、電気シェーバ、電子レンジ等の高周波加熱装置、電気炊飯器、電気洗濯機、電気掃除機、温水器、扇風機、毛髪乾燥機、エアコンディショナー、加湿器、除湿器などの空調設備、食器洗い器、食器乾燥器、衣類乾燥器、布団乾燥器、電気冷蔵庫、電気冷凍庫、電気冷凍冷蔵庫、ＤＮＡ保存用冷凍庫、懐中電灯、チェーンソー等の工具、煙感知器、透析装置等の医療機器などが挙げられる。さらに、誘導灯、信号機、ベルトコンベア、エレベータ、エスカレータ、産業用ロボット、電力貯蔵システム、電力の平準化とスマートグリッドのための蓄電装置等の産業機器が挙げられる。また、燃料を用いたエンジン、または蓄電体からの電力を用いた電動機により推進する移動体なども、電子機器の範疇に含まれる場合がある。上記移動体として、例えば、電気自動車（ＥＶ）、内燃機関と電動機を併せ持ったハイブリッド車（ＨＶ）、プラグインハイブリッド車（ＰＨＶ）、これらのタイヤ車輪を無限軌道に変えた装軌車両、電動アシスト自転車を含む原動機付自転車、自動二輪車、電動車椅子、ゴルフ用カート、小型または大型船舶、潜水艦、ヘリコプター、航空機、ロケット、人工衛星、宇宙探査機、惑星探査機、宇宙船などが挙げられる。
　本発明の一態様に係る電子機器は、二次電池（バッテリ）を有していてもよく、非接触電力伝送を用いて、二次電池を充電することができると好ましい。
　二次電池として、例えば、リチウムイオン二次電池、ニッケル水素電池、ニカド電池、有機ラジカル電池、鉛蓄電池、空気二次電池、ニッケル亜鉛電池、銀亜鉛電池などが挙げられる。
　本発明の一態様に係る電子機器は、アンテナを有していてもよい。アンテナで信号を受信することで、表示部で映像および情報等の表示を行うことができる。また、電子機器がアンテナおよび二次電池を有する場合、アンテナを、非接触電力伝送に用いてもよい。
　本発明の一態様に係る電子機器は、センサ（力、変位、位置、速度、加速度、角速度、回転数、距離、光、液、磁気、温度、化学物質、音声、時間、硬度、電場、電流、電圧、電力、放射線、流量、湿度、傾度、振動、においまたは赤外線を測定する機能を含むもの）を有していてもよい。
　本発明の一態様に係る電子機器は、様々な機能を有することができる。例えば、様々な情報（静止画、動画、テキスト画像など）を表示部に表示する機能、タッチパネル機能、カレンダー、日付または時刻などを表示する機能、様々なソフトウェア（プログラム）を実行する機能、無線通信機能、記録媒体に記録されているプログラムまたはデータを読み出す機能等を有することができる。
　さらに、複数の表示部を有する電子機器においては、表示部の一部を主として画像情報を表示し、別の一部を主として文字情報を表示する機能、または複数の表示部に視差を考慮した画像を表示することで立体的な画像を表示する機能等を有することができる。さらに、受像部を有する電子機器においては、静止画または動画を撮影する機能、撮影した画像を自動または手動で補正する機能、撮影した画像を記録媒体（外部または電子機器に内蔵）に保存する機能、撮影した画像を表示部に表示する機能等を有することができる。なお、本発明の一態様の電子機器が有する機能はこれらに限定されず、様々な機能を有することができる。
　本発明の一態様に係る半導体装置は、高精細な画像を表示することができる。そのため、特に携帯型の電子機器、装着型の電子機器（ウェアラブル機器）、および電子書籍端末などに好適に用いることができる。例えば、ＶＲ機器またはＡＲ機器などのｘＲ機器に好適に用いることができる。
　図３６Ａは、ファインダー８１００を取り付けた状態のカメラ８０００の外観を示す図である。
　カメラ８０００は、筐体８００１、表示部８００２、操作ボタン８００３、シャッターボタン８００４等を有する。またカメラ８０００には、着脱可能なレンズ８００６が取り付けられている。なお、カメラ８０００は、レンズ８００６と筐体とが一体となっていてもよい。
　カメラ８０００は、シャッターボタン８００４を押す、またはタッチパネルとして機能する表示部８００２をタッチすることにより撮像することができる。
　筐体８００１は、電極を有するマウントを有し、ファインダー８１００のほか、ストロボ装置等を接続することができる。
　ファインダー８１００は、筐体８１０１、表示部８１０２、ボタン８１０３等を有する。
　筐体８１０１は、カメラ８０００のマウントと係合するマウントにより、カメラ８０００に取り付けられている。ファインダー８１００はカメラ８０００から受信した映像等を表示部８１０２に表示させることができる。
　ボタン８１０３は、電源ボタン等としての機能を有する。
　カメラ８０００の表示部８００２、およびファインダー８１００の表示部８１０２に、本発明の一態様に係る半導体装置を適用できる。なお、ファインダー８１００は、カメラ８０００に内蔵されていてもよい。
　図３６Ｂは、ヘッドマウントディスプレイ８２００の外観を示す図である。
　ヘッドマウントディスプレイ８２００は、装着部８２０１、レンズ８２０２、本体８２０３、表示部８２０４、ケーブル８２０５等を有している。また装着部８２０１には、バッテリ８２０６が内蔵されている。
　ケーブル８２０５は、バッテリ８２０６から本体８２０３に電力を供給する。本体８２０３は無線受信機等を備え、受信した映像情報を表示部８２０４に表示させることができる。また、本体８２０３はカメラを備え、使用者の眼球またはまぶたの動きの情報を入力手段として用いることができる。
　装着部８２０１には、使用者に触れる位置に、使用者の眼球の動きに伴って流れる電流を検知可能な複数の電極が設けられ、視線を認識する機能を有していてもよい。また、当該電極に流れる電流により、使用者の脈拍をモニタする機能を有していてもよい。また、装着部８２０１には、温度センサ、圧力センサ、加速度センサ等の各種センサを有していてもよく、使用者の生体情報を表示部８２０４に表示する機能、使用者の頭部の動きに合わせて表示部８２０４に表示する映像を変化させる機能などを有していてもよい。
　表示部８２０４に、本発明の一態様に係る半導体装置を適用できる。
　図３６Ｃ乃至図３６Ｅは、ヘッドマウントディスプレイ８３００の外観を示す図である。ヘッドマウントディスプレイ８３００は、筐体８３０１と、表示部８３０２と、バンド状の固定具８３０４と、一対のレンズ８３０５と、を有する。
　使用者は、レンズ８３０５を通して、表示部８３０２の表示を視認することができる。なお、表示部８３０２を湾曲して配置させると、使用者が高い臨場感を感じることができるため好ましい。また、表示部８３０２の異なる領域に表示された別の画像を、レンズ８３０５を通して視認することで、視差を用いた３次元表示等を行うこともできる。なお、表示部８３０２を１つ設ける構成に限られず、表示部８３０２を２つ設け、使用者の片方の目につき１つの表示部を配置してもよい。
　表示部８３０２に、本発明の一態様に係る半導体装置を適用できる。本発明の一態様に係る半導体装置は、極めて高い精細度を実現することも可能である。例えば、図３６Ｅのようにレンズ８３０５を用いて表示を拡大して視認される場合でも、使用者に画素が視認されにくい。つまり、表示部８３０２を用いて、使用者に現実感の高い映像を視認させることができる。
　図３６Ｆは、ゴーグル型のヘッドマウントディスプレイ８４００の外観を示す図である。ヘッドマウントディスプレイ８４００は、一対の筐体８４０１と、装着部８４０２と、緩衝部材８４０３と、を有する。一対の筐体８４０１内には、それぞれ、表示部８４０４およびレンズ８４０５が設けられる。一対の表示部８４０４に互いに異なる画像を表示させることで、視差を用いた３次元表示を行うことができる。
　使用者は、レンズ８４０５を通して表示部８４０４を視認することができる。レンズ８４０５はピント調整機構を有し、使用者の視力に応じて位置を調整することができる。表示部８４０４は、正方形または横長の長方形であることが好ましい。これにより、臨場感を高めることができる。
　装着部８４０２は、使用者の顔のサイズに応じて調整でき、かつ、ずれ落ちることのないよう、可塑性および弾性を有することが好ましい。また、装着部８４０２の一部は、骨伝導イヤフォンとして機能する振動機構を有していることが好ましい。これにより、別途イヤフォン、スピーカなどの音響機器を必要とせず、装着しただけで映像と音声を楽しむことができる。なお、筐体８４０１内に、無線通信により音声データを出力する機能を有していてもよい。
　装着部８４０２と緩衝部材８４０３は、使用者の顔（額、頬など）に接触する部分である。緩衝部材８４０３が使用者の顔と密着することにより、光漏れを防ぐことができ、より没入感を高めることができる。緩衝部材８４０３は、使用者がヘッドマウントディスプレイ８４００を装着した際に使用者の顔に密着するよう、柔らかな素材を用いることが好ましい。例えばゴム、シリコーンゴム、ウレタン、スポンジなどの素材を用いることができる。また、スポンジ等の表面を布、革（天然皮革または合成皮革）、などで覆ったものを用いると、使用者の顔と緩衝部材８４０３との間に隙間が生じにくく光漏れを好適に防ぐことができる。また、このような素材を用いると、肌触りが良いことに加え、寒い季節などに装着した際に、使用者に冷たさを感じさせないため好ましい。緩衝部材８４０３または装着部８４０２などの、使用者の肌に触れる部材は、取り外し可能な構成とすると、クリーニングまたは交換が容易となるため好ましい。
　図３７Ａにテレビジョン装置の一例を示す。テレビジョン装置７１００は、筐体７１０１に表示部７０００が組み込まれている。ここでは、スタンド７１０３により筐体７１０１を支持した構成を示している。
　表示部７０００に、本発明の一態様の半導体装置を適用することができる。
　図３７Ａに示すテレビジョン装置７１００の操作は、筐体７１０１が備える操作スイッチ、および、別体のリモコン操作機７１１１により行うことができる。または、表示部７０００にタッチセンサを備えていてもよく、指等で表示部７０００に触れることでテレビジョン装置７１００を操作してもよい。リモコン操作機７１１１は、当該リモコン操作機７１１１から出力する情報を表示する表示部を有していてもよい。リモコン操作機７１１１が備える操作キーまたはタッチパネルにより、チャンネルおよび音量の操作を行うことができ、表示部７０００に表示される映像を操作することができる。
　なお、テレビジョン装置７１００は、受信機およびモデムなどを備えた構成とする。受信機により一般のテレビ放送の受信を行うことができる。また、モデムを介して有線または無線による通信ネットワークに接続することにより、一方向（送信者から受信者）または双方向（送信者と受信者間、あるいは受信者同士など）の情報通信を行うことも可能である。
　図３７Ｂに、ノート型パーソナルコンピュータの一例を示す。ノート型パーソナルコンピュータ７２００は、筐体７２１１、キーボード７２１２、ポインティングデバイス７２１３、外部接続ポート７２１４等を有する。筐体７２１１に、表示部７０００が組み込まれている。
　表示部７０００に、本発明の一態様の半導体装置を適用することができる。
　図３７Ｃおよび図３７Ｄに、デジタルサイネージの一例を示す。
　図３７Ｃに示すデジタルサイネージ７３００は、筐体７３０１、表示部７０００、およびスピーカ７３０３等を有する。さらに、ＬＥＤランプ、操作キー（電源スイッチ、または操作スイッチを含む）、接続端子、各種センサ、マイク等を有することができる。
　図３７Ｄは円柱状の柱７４０１に取り付けられたデジタルサイネージ７４００である。デジタルサイネージ７４００は、柱７４０１の曲面に沿って設けられた表示部７０００を有する。
　図３７Ｃおよび図３７Ｄにおいて、表示部７０００に、本発明の一態様の半導体装置を適用することができる。
　表示部７０００が広いほど、一度に提供できる情報量を増やすことができる。また、表示部７０００が広いほど、人の目につきやすく、例えば、広告の宣伝効果を高めることができる。
　表示部７０００にタッチパネルを適用することで、表示部７０００に画像または動画を表示するだけでなく、使用者が直感的に操作することができ、好ましい。また、路線情報もしくは交通情報などの情報を提供するための用途に用いる場合には、直感的な操作によりユーザビリティを高めることができる。
　図３７Ｃおよび図３７Ｄに示すように、デジタルサイネージ７３００またはデジタルサイネージ７４００は、ユーザが所持するスマートフォン等の情報端末機７３１１または情報端末機７４１１と無線通信により連携可能であることが好ましい。例えば、表示部７０００に表示される広告の情報を、情報端末機７３１１または情報端末機７４１１の画面に表示させることができる。また、情報端末機７３１１または情報端末機７４１１を操作することで、表示部７０００の表示を切り替えることができる。
　デジタルサイネージ７３００またはデジタルサイネージ７４００に、情報端末機７３１１または情報端末機７４１１の画面を操作手段（コントローラ）としたゲームを実行させることもできる。これにより、不特定多数のユーザが同時にゲームに参加し、楽しむことができる。
　図３７Ｅに示す情報端末７５５０は、筐体７５５１、表示部７５５２、マイク７５５７、スピーカ部７５５４、カメラ７５５３、および操作スイッチ７５５５などを有する。表示部７５５２に、本発明の一態様に係る半導体装置を適用できる。また、表示部７５５２は、タッチパネルとしての機能を有する。また、情報端末７５５０は、筐体７５５１の内側にアンテナ、バッテリなどを備える。情報端末７５５０は、例えば、スマートフォン、携帯電話、タブレット型情報端末、タブレット型パーソナルコンピュータ、電子書籍端末等として用いることができる。
　図３７Ｆに腕時計型の情報端末の一例を示す。情報端末７６６０は、筐体７６６１、表示部７６６２、バンド７６６３、バックル７６６４、操作スイッチ７６６５、入出力端子７６６６などを備える。また、情報端末７６６０は、筐体７６６１の内側にアンテナおよびバッテリなどを備える。情報端末７６６０は、移動電話、電子メール、文章閲覧および作成、音楽再生、インターネット通信、コンピュータゲームなどの種々のアプリケーションを実行することができる。
　表示部７６６２はタッチセンサを備え、指またはスタイラスなどで画面に触れることで操作できる。例えば、表示部７６６２に表示されたアイコン７６６７に触れることで、アプリケーションを起動できる。操作スイッチ７６６５は、時刻設定のほか、電源のオン、オフ動作、無線通信のオン、オフ動作、マナーモードの実行および解除、省電力モードの実行および解除など、様々な機能を持たせることができる。例えば、情報端末７６６０に組み込まれたオペレーティングシステムにより、操作スイッチ７６６５の機能を設定することもできる。
　情報端末７６６０は、通信規格された近距離無線通信を実行することが可能である。例えば無線通信可能なヘッドセットと相互通信することによって、ハンズフリーで通話することもできる。また、情報端末７６６０は入出力端子７６６６を備え、入出力端子７６６６を介して他の情報端末とデータの送受信を行うことができる。また入出力端子７６６６を介して充電を行うこともできる。なお、充電動作は入出力端子７６６６を介さずに無線給電により行ってもよい。
　図３８Ａに自動車９７００の外観を示す。図３８Ｂに自動車９７００の運転席を示す。自動車９７００は、車体９７０１、車輪９７０２、ダッシュボード９７０３、ライト９７０４等を備える。本発明の一態様にかかる表示装置は、自動車９７００の表示部などに用いることができる。例えば、図３８Ｂに示す表示部９７１０乃至表示部９７１５に本発明の一態様にかかる表示装置を設けることができる。
　表示部９７１０と表示部９７１１は、自動車のフロントガラスに設けられた表示装置である。本発明の一態様に係る表示装置は、表示装置が備える電極を、透光性を備える導電性材料で作製することによって、反対側が透けて見える、いわゆるシースルー状態の表示装置とすることができる。シースルー状態の表示装置であれば、自動車９７００の運転時にも視界の妨げになることがない。よって、本発明の一態様にかかる表示装置を自動車９７００のフロントガラスに設置することができる。なお、表示装置に、表示装置を駆動するためのトランジスタなどを設ける場合には、有機半導体材料を用いた有機トランジスタ、または酸化物半導体を用いたトランジスタなど、透光性を備えるトランジスタを用いるとよい。
　表示部９７１２はピラー部分に設けられた表示装置である。例えば、車体に設けられた撮像手段からの映像を表示部９７１２に映し出すことによって、ピラーで遮られた視界を補完することができる。表示部９７１３はダッシュボード部分に設けられた表示装置である。例えば、車体に設けられた撮像手段からの映像を表示部９７１３に映し出すことによって、ダッシュボードで遮られた視界を補完することができる。すなわち、自動車の外側に設けられた撮像手段からの映像を映し出すことによって、死角を補い、安全性を高めることができる。また、見えない部分を補完する映像を映すことによって、より自然に違和感なく安全確認を行うことができる。
　図３９は、運転席と助手席にベンチシートを採用した自動車の室内を示している。表示部９７２１は、ドア部に設けられた表示装置である。例えば、車体に設けられた撮像手段からの映像を表示部９７２１に映し出すことによって、ドアで遮られた視界を補完することができる。また、表示部９７２２は、ハンドルに設けられた表示装置である。表示部９７２３は、ベンチシートの座面の中央部に設けられた表示装置である。
　表示部９７１４、表示部９７１５、または表示部９７２２はナビゲーション情報、走行速度、エンジンの回転数、走行距離、燃料の残量、ギアの状態、エアコンの設定などを表示することで、様々な情報を提供できる。また、表示部に表示される表示項目およびレイアウトは、使用者の好みに合わせて適宜変更できる。なお、上記情報は、表示部９７１０乃至表示部９７１３、表示部９７２１、表示部９７２３にも表示できる。また、表示部９７１０乃至表示部９７１５、表示部９７２１乃至表示部９７２３は照明装置として用いることも可能である。
　本実施の形態に示す構成は、他の実施の形態および実施例に示した構成と適宜組み合わせて用いることができる。
　本実施例では、先の実施の形態に示すトランジスタを複数個有する試料を作製し、当該トランジスタの電気特性、当該トランジスタの電気特性のばらつき、及び当該トランジスタの信頼性について評価した。
　本実施例に用いた試料は、図３４Ａ乃至図３４Ｃに示すトランジスタ５００と同様のトランジスタを有している。試料のトランジスタ５００の設計値は、チャネル長を２００ｎｍとし、チャネル幅を１３０ｎｍとした。試料において、トランジスタ５００が３個直列に接続されており、トリプルゲート構造（図５Ｂのトランジスタ１８０Ｂ参照）が形成されている。本実施例の試料では、３個のトランジスタ５００で構成されるトリプルゲート構造が複数個設けられている。
［トランジスタ５００の構造］
　以下、試料に含まれるトランジスタ５００の構造について、図３４Ｂを参照して説明する。
　図３４Ｂに示すように、トランジスタ５００は、絶縁体５１４と、絶縁体５１４の上に配置された絶縁体５１６と、絶縁体５１６に埋め込まれるように配置された導電体５０５と、絶縁体５１６と導電体５０５の上に配置された絶縁体５２２と、絶縁体５２２の上に配置された絶縁体５２４と、絶縁体５２４の上に配置された金属酸化物５３１と、金属酸化物５３１の上に、互いに離隔して配置された導電体５４２ａ、および導電体５４２ｂと、導電体５４２ａおよび導電体５４２ｂ上に配置され、導電体５４２ａと導電体５４２ｂの間に開口が形成された絶縁体５５４及び絶縁体５８０と、開口の中に配置された導電体５６０と、金属酸化物５３１、導電体５４２ａ、導電体５４２ｂ、および絶縁体５８０と、導電体５６０と、の間に配置された絶縁体５５０と、絶縁体５８０、絶縁体５５０、および導電体５６０の上に配置された絶縁体５７４と、を有する。
　絶縁体５１４は、膜厚６０ｎｍの窒化シリコン膜と、当該窒化シリコン膜上の、膜厚４０ｎｍの酸化アルミニウム膜の積層膜である。窒化シリコン膜及び酸化アルミニウム膜の成膜は、スパッタリング法を用いた。
　絶縁体５１６は、スパッタリング法を用いて成膜した酸化シリコン膜である。
　本実施例に係る導電体５０５は、導電体５０５ａ、及び導電体５０５ｂは有するが、導電体５０５ｃは有さない構造である。導電体５０５ａは、膜厚４０ｎｍの窒化タンタル膜と、当該窒化タンタル膜上の、膜厚２０ｎｍの窒化チタン膜の積層膜である。窒化タンタル膜はスパッタリング法で、窒化チタン膜はＣＶＤ法で成膜した。また、導電体５０５ｂは、ＣＶＤ法で成膜したタングステン膜である。
　絶縁体５２２は、ＡＬＤ法で成膜した、膜厚２０ｎｍの酸化ハフニウム膜である。
　絶縁体５２４は、スパッタリング法で成膜した、膜厚２０ｎｍの酸化シリコン膜である。
　本実施例に係る金属酸化物５３１は、図３１に示す半導体層３２１などと同様に、単層構造である。つまり、金属酸化物５３１は、金属酸化物５３１ａだけの単層構造である。金属酸化物５３１ａは、膜厚２０ｎｍのＩｎ−Ｇａ−Ｚｎ酸化物膜である。金属酸化物５３１ａは、Ｉｎ：Ｇａ：Ｚｎ＝１：３：４［原子数比］の近傍の組成を有するターゲットを用いて、スパッタリング法で成膜した。
　導電体５４２ａおよび導電体５４２ｂは、スパッタリング法で成膜した、膜厚２０ｎｍの窒化タンタル膜である。また、導電体５４２ａおよび導電体５４２ｂの上に重畳して、スパッタリング法で成膜した、膜厚５ｎｍの酸化アルミニウム膜が設けられている。
　絶縁体５５４は、膜厚５ｎｍの酸化アルミニウム膜と、当該酸化アルミニウム膜上の、膜厚５ｎｍの窒化シリコン膜の積層膜である。窒化シリコン膜の成膜にはＡＬＤ法を用い、酸化アルミニウム膜の成膜にはスパッタリング法を用いた。
　絶縁体５８０は、スパッタリング法を用いて成膜した酸化シリコン膜である。
　絶縁体５５０は、膜厚１ｎｍの酸化アルミニウム膜と、当該酸化アルミニウム膜上の、膜厚１０ｎｍの酸化シリコン膜と、当該酸化シリコン膜上の、膜厚１．５ｎｍの酸化ハフニウム膜と、当該酸化ハフニウム膜上の、膜厚１ｎｍの窒化シリコン膜の積層膜である。酸化アルミニウム膜、酸化シリコン膜、酸化ハフニウム膜、および窒化シリコン膜の成膜はＡＬＤ法を用いた。
　本実施例に係る導電体５６０は、導電体５６０ａ、及び導電体５６０ｂを有する。導電体５６０ａは、膜厚５ｎｍの窒化チタン膜である。窒化チタン膜はＣＶＤ法で成膜した。また、導電体５６０ｂは、ＣＶＤ法で成膜したタングステン膜である。
　絶縁体５７４は、スパッタリング法で成膜した、膜厚４０ｎｍの酸化アルミニウム膜である。
　以上のような構造のトランジスタ５００を複数個有する試料について、電気特性評価、および信頼性評価を行った。
［電気特性評価］
　試料に含まれる、トリプルゲート構造のトランジスタ（トランジスタ１８０Ｂ）の電気特性を評価した。ここでは、電気特性として、Ｉｄ−Ｖｇ特性を測定した。Ｉｄ−Ｖｇ特性の測定では、ドレイン電圧Ｖｄを０．１Ｖまたは１．２Ｖ、ソース電圧Ｖｓおよびバックゲート電圧Ｖｂｇを０Ｖとし、トップゲート電圧Ｖｇを−４．０Ｖから＋４．０Ｖまで、０．１Ｖステップで掃引した。また、当該測定は、室温環境下で行った。
　図４０Ａに、試料に含まれるトランジスタのＩｄ−Ｖｇ特性を示す。図４０Ａにおいて、横軸はゲート電圧（Ｖｇ［Ｖ］）を表し、縦軸はドレイン電流（Ｉｄ［Ａ］）を表す。また、図４０Ａでは、ドレイン電圧Ｖｄを０．１ＶとしたときのＩｄを実線で示し、ドレイン電圧Ｖｄを１．２ＶとしたときのＩｄを破線で示す。
　図４０Ａより、試料に含まれるトランジスタはノーマリーオフ特性であり、スイッチング特性が確認できた。また、図４０Ａに示すように、当該トランジスタのオフ電流は、測定下限以下であり、顕著に低くなっていた。
　次に、トリプルゲート構造のトランジスタ（トランジスタ１８０Ｂ）について、Ｉｄ−Ｖｇ特性を測定し、しきい値電圧（Ｖｔｈ［Ｖ］）、Ｉｏｎ［Ａ］、及びＳ値（ＳＳ［Ｖ／ｄｅｃ］）のばらつきについて評価した。なお、１０６０個のトリプルゲート構造のトランジスタ（１０６０個のトランジスタ１８０Ｂ）について、Ｉｄ−Ｖｇ特性を測定した。しきい値電圧Ｖｔｈは、Ｉｄ＝１ｐＡとなるトップゲート電圧Ｖｇの値である。また、Ｉｏｎは、Ｖｇ＝Ｖｔｈ＋２．５Ｖにおけるドレイン電流Ｉｄの値である。また、Ｓ値は、Ｖｄ＝１．２Ｖに設定し、サブスレッショルド領域において、Ｉｄが一桁変化するのに要するＶｇの値である。
　図４０Ｂに、試料に含まれるトランジスタのしきい値電圧の累積確率を示す。図４０Ｂにおいて、横軸はしきい値電圧（Ｖｔｈ［Ｖ］）を表し、縦軸は累積確率（Ｐｅｒｃｅｎｔｉｌｅ［％］）を表す。
　図４０Ｂより、トランジスタのＶｔｈの標準偏差σは、１６１ｍＶであった。
　図４１Ａに、試料に含まれるトランジスタのＩｏｎの累積確率を示す。図４１Ａにおいて、横軸はＩｏｎ［Ａ］を表し、縦軸は累積確率（Ｐｅｒｃｅｎｔｉｌｅ［％］）を表す。
　図４１Ａより、トランジスタのＩｏｎの標準偏差σは、１．１６×１０−８Ａであった。また、トランジスタ１０６０個のＩｏｎの平均値ａｖｅｒａｇｅは、３．１９×１０−８Ａであった。よって、σ／ａｖｅｒａｇｅ＝３６％であった。
　図４１Ｂに、試料に含まれるトランジスタのＳ値の累積確率を示す。図４１Ｂにおいて、横軸はＳ値（ＳＳ［Ｖ／ｄｅｃ］）を表し、縦軸は累積確率（Ｐｅｒｃｅｎｔｉｌｅ［％］）を表す。
　図４１Ｂより、トランジスタのＳ値の標準偏差σは、４８ｍＶ／ｄｅｃであった。
　以上に示すように、本実施例に係る試料のトランジスタの電気特性は、ばらつきが小さいことが示された。当該トランジスタを表示装置の駆動トランジスタとして用いることで、表示品位の良好な表示装置を提供することができる。
［信頼性評価］
　次に、トリプルゲート構造のトランジスタについて、白表示に相当するストレスまたは黒表示に相当するストレスを掛けて、信頼性の評価を行った。白表示に相当するストレスでは、基板温度を１２５℃として、Ｖｇ＝＋１．９０ＶでＶｄ＝＋３．８０Ｖを印加した。黒表示に相当するストレスでは、基板温度を１２５℃として、Ｖｇ＝０ＶでＶｄ＝＋９．００Ｖを印加した。両方のストレス試験において、ストレス時間は最大で９０時間とした。また、両方のストレス試験において、Ｖｓ＝０Ｖ、Ｖｂｇ＝０Ｖとした。以下において、白表示に相当するストレスを掛ける試験、及び黒表示に相当するストレスを掛ける試験を指して、ストレス試験と呼ぶ場合がある。
　信頼性の評価は、しきい値電圧Ｖｔｈ、Ｓ値（ＳＳ）、電界効果移動度μＦＥ、及びＩｏｎを測定して、ストレス試験前とストレス試験後で差分をとることで行った。それぞれの差分を、ΔＶｔｈ、ΔＳＳ、ΔμＦＥ、及びΔＩｏｎとする。なお、電界効果移動度μＦＥは、Ｖｄ＝０．１Ｖにおける最大値を適用した。電界効果移動度μＦＥは、グラジュアルチャネル近似の式を電界効果移動度μＦＥについて解くことで得られる。
　図４２Ａに、しきい値電圧の差分の時間依存性を示す。図４２Ａにおいて、横軸はストレス時間（Ｔｉｍｅ［ｈｒ］）を表し、縦軸はしきい値電圧の差分（ΔＶｔｈ［ｍＶ］）を表す。また、図４２Ａの白丸は白表示のストレス試験のグラフであり、黒丸は黒表示のストレス試験のグラフである。
　図４２Ａより、白表示のストレスでは、ΔＶｔｈがほぼ＋１００ｍＶ以下であった。また、黒表示のストレスでは、ΔＶｔｈのマイナス方向への変化が見られたが、ΔＶｔｈの絶対値は白表示のストレスのときより小さかった。よって、長時間にわたって電流を流し続ける駆動トランジスタとして、本実施例のトランジスタを用いても、しきい値電圧の劣化は小さいと推測される。
　図４２Ｂに、Ｓ値の差分の時間依存性を示す。図４２Ｂにおいて、横軸はストレス時間（Ｔｉｍｅ［ｈｒ］）を表し、縦軸はＳ値の差分（ΔＳＳ［Ｖ／ｄｅｃ］）を表す。また、図４２Ｂの白丸は白表示のストレス試験のグラフであり、黒丸は黒表示のストレス試験のグラフである。
　図４２Ｂより、白表示のストレス及び黒表示のストレスでＳ値の劣化はほとんど見られなかった。
　図４３Ａに、電界効果移動度の差分の時間依存性を示す。図４３Ａにおいて、横軸はストレス時間（Ｔｉｍｅ［ｈｒ］）を表し、縦軸は電界効果移動度の差分（ΔμＦＥ［ｃｍ２／Ｖｓ］）を表す。また、図４３Ａの白丸は白表示のストレス試験のグラフであり、黒丸は黒表示のストレス試験のグラフである。
　図４３Ａより、白表示のストレス及び黒表示のストレスで電界効果移動度の劣化はほとんど見られなかった。
　図４３Ｂに、Ｉｏｎの差分の時間依存性を示す。図４３Ｂにおいて、横軸はストレス時間（Ｔｉｍｅ［ｈｒ］）を表し、縦軸はＩｏｎの差分（ΔＩｏｎ［％］）を表す。Ｉｏｎの差分は、初期状態を１００％とした割合で示す。また、図４３Ｂの白丸は白表示のストレス試験のグラフであり、黒丸は黒表示のストレス試験のグラフである。
　図４３Ｂより、白表示のストレス及び黒表示のストレスでＩｏｎが増加する方向に変化していた。ここで、Ｉｏｎは、Ｖｇ＝Ｖｔｈ＋２．５Ｖにおける値であり、ストレス試験中のＶｔｈの変化を反映していると推測される。
　上記のように、ストレス試験において、電界効果移動度及びＳ値はほとんど劣化しない、そのため、画素回路において、少なくともしきい値電圧の変動を補正するような回路構成を用いれば、本発明に係る表示装置は、長期にわたって均一な表示を行うことができる。
　次に、６０時間のストレス試験の前後でＩｄ−Ｖｄ特性を測定した。Ｉｄ−Ｖｇ特性の測定では、トップゲート電圧Ｖｇを１．９Ｖ、ソース電圧Ｖｓおよびバックゲート電圧Ｖｂｇを０Ｖとし、ドレイン電圧Ｖｄを０Ｖから＋５．０Ｖまで、０．１Ｖステップで掃引した。また、当該測定は、基板温度１２５℃で行った。
　図４４Ａに、白表示のストレス前後でのＩｄ−Ｖｄ測定の結果を示し、図４４Ｂに、黒表示のストレス前後でのＩｄ−Ｖｄ測定の結果を示す。図４４Ａ及び図４４Ｂにおいて、横軸はドレイン電圧（Ｖｄ［Ｖ］）を表し、縦軸はドレイン電流（Ｉｄ［Ａ］）を表す。また、図４４Ａ及び図４４Ｂ）では、ストレス試験前のＩｄを実線で示し、ストレス試験後のＩｄを破線で示す。
　図４４Ａに示すように、白表示のストレス後では、Ｖｄ＝３．８ＶにおけるＩｄが約１７．７％増加していた。また、図４４Ｂに示すように、黒表示のストレス後では、Ｖｄ＝３．８ＶにおけるＩｄが約０．４％増加していた。
　図４４Ａ及び図４４Ｂに示すように、Ｖｄが大きい動作領域である、飽和領域では、Ｉｄがほぼ一定となっていた。よって、本実施例に係るトランジスタは、定電流源回路として、好適に発光デバイスを駆動することが可能である。
　本実施例では、先の実施の形態に示す容量素子７３に相当する試料を作製し、レジストマスクのパターン不良について評価した。
＜試料の作製＞
　まず、基板を準備した。基板として、トランジスタ及び絶縁層を設けたシリコン基板を用いた。当該基板は、図２に示す基板６９と絶縁層２８８間の構成に相当する。
　次に、基板上に、膜厚５０ｎｍの第１のタングステン膜をスパッタリング法により形成した。
　次に、第１のタングステン膜を加工し、複数の島状のタングステン層を形成した。当該タングステン層は、先の実施の形態に示す導電層８７に相当する。
　次に、タングステン層上に、絶縁層を形成した。絶縁層として、膜厚１４ｎｍの酸化アルミニウム膜と、膜厚７ｎｍの酸化窒化シリコン膜をこの順で形成した。酸化アルミニウム膜はＡＬＤ法により形成し、酸化窒化シリコン膜はＣＶＤ法により形成した。当該絶縁層は、先の実施の形態に示す絶縁層９１に相当する。
　次に、絶縁層上に、膜厚３０ｎｍの第２のタングステン膜をスパッタリング法により形成した。第２のタングステン膜は、先の実施の形態に示す導電層８９となる膜に相当する。
　次に、第２のタングステン膜上に、膜厚１５０ｎｍの第１の有機膜をスピンコート法により形成した。第１の有機膜として、ＳＯＣ（Ｓｐｉｎ　Ｏｎ　Ｃａｒｂｏｎ）膜を用いた。
　次に、第１の有機膜上に、膜厚４０ｎｍの第２の有機膜をスピンコート法により形成した。第２の有機膜として、ＳＯＧ（Ｓｐｉｎ　Ｏｎ　Ｇｌａｓｓ）膜を用いた。
　次に、第２の有機膜上に、レジスト材料を塗布し、電子ビームを用いたフォトリソグラフィ法により、複数のレジストマスクを形成した。レジスト材料はネガ型を用い、レジストマスクの膜厚を１００ｎｍとした。当該レジストマスクは、先の実施の形態に示す導電層８９を形成するためのレジストマスクに相当する。レジストマスクの面積の割合を試料で異ならせた。試料１のレジストマスクの面積の割合を２１％とし、試料２のレジストマスクの面積の割合を４９％とした。
＜光学顕微鏡観察＞
　次に、光学顕微鏡を用いて、各試料を観察した。試料１の光学顕微鏡の画像を、図４５Ａに示す。試料２の光学顕微鏡の画像を、図４５Ｂに示す。図４５Ａ及び図４５Ｂはそれぞれ、反射の明視野像である。図４５Ａに示すように、試料１はレジストマスク（ＰＲ）のパターン不良が発生することを確認した（図４５Ａ中の破線で示す領域を参照）。一方、試料２では、レジストマスク（ＰＲ）のパターン不良は観察されなかった。
　レジストマスクの面積の割合を高くすることにより、レジストマスクのパターン不良が低減することを確認できた。
Ｃ１１：容量素子、Ｃ１２：容量素子、Ｃ１３：容量素子、ＤＬ：配線、ＧＬａ：配線、ＧＬｂ：配線、ＧＬｃ：配線、Ｍ１１：トランジスタ、Ｍ１２：トランジスタ、Ｍ１３：トランジスタ、Ｍ１４：トランジスタ、Ｍ１５：トランジスタ、Ｍ１６：トランジスタ、Ｍ１７：トランジスタ、ＮＤ１１：ノード、ＮＤ１２：ノード、ＮＤ１３：ノード、ＮＤ１４：ノード、１０：表示装置、２３：ＣＰＵ、２４：ＧＰＵ、２５：記憶回路部、２９：入出力端子部、４０：層、５０：層、５１Ａ：画素回路、５１Ｂ：画素回路、５１：画素回路、６０：層、６１ａ：発光デバイス、６１Ｂ：発光デバイス、６１ｂ：発光デバイス、６１ｃ：発光デバイス、６１Ｇ：発光デバイス、６１Ｒ：発光デバイス、６１Ｗ：発光デバイス、６１：発光デバイス、６３Ａ：導電層、６３Ｂ：導電層、６３Ｃ：導電層、６３：導電層、６５：ＥＬ層、６７：導電層、６９：基板、７１ＤＭ：ダミートランジスタ、７１：トランジスタ、７３：容量素子、７５Ａ：配線、７５ＤＭａ：導電層、７５ＤＭｂ：ダミー層、７５：導電層、７７ａ：絶縁層、７７ｂ：絶縁層、７９ＤＭ：半導体層、７９：半導体層、８１ＤＭ：絶縁層、８１：絶縁層、８３ＤＭ：導電層、８３：導電層、８５ＤＭ：導電層、８５：導電層、８７Ａ：導電層、８７Ｂ：導電層、８７ＤＭ：ダミー層、８７：導電層、８９ＤＭ：ダミー層、８９：導電層、９１：絶縁層、９７Ａ：レジストマスク、９７Ｂ：レジストマスク、９７ＤＭ：レジストマスク、９７：レジストマスク、１００Ａ：半導体装置、１００Ｂ：半導体装置、１０１：配線、１０２：配線、１０３Ａ：導電層、１０３Ｂ：導電層、１０３Ｃ：導電層、１０３Ｄ：導電層、１０３：配線、１０４：配線、１０５Ａ：導電層、１０５Ｂ：導電層、１０５Ｃ：導電層、１０５Ｄ：導電層、１０５Ｅ：導電層、１０５Ｆ：導電層、１０５Ｇ：導電層、１０５Ｈ：導電層、１０５Ｉ：導電層、１０５Ｊ：導電層、１０５Ｋ：導電層、１０５Ｌ：導電層、１０６Ａ：導電層、１０６Ｂ：導電層、１０７Ａ：導電層、１０７Ｂ：導電層、１０７Ｃ：導電層、１０７Ｄ：導電層、１０７ＤＭａ：導電層、１０７ＤＭｂ：導電層、１０９ＤＭａ：ダミートランジスタ、１０９ＤＭｂ：ダミートランジスタ、１１０Ａ：コンタクトホール、１１０Ｂ：コンタクトホール、１１０Ｃ：コンタクトホール、１１０Ｄ：コンタクトホール、１１０Ｅ：コンタクトホール、１１０Ｆ：コンタクトホール、１１０Ｇ：コンタクトホール、１１０Ｈ：コンタクトホール、１１０Ｉ：コンタクトホール、１１０Ｊ：コンタクトホール、１１０Ｋ：コンタクトホール、１１０Ｌ：コンタクトホール、１１０Ｍ：コンタクトホール、１１０Ｎ：コンタクトホール、１１０Ｐ：コンタクトホール、１１０Ｑ：コンタクトホール、１１０Ｒ：コンタクトホール、１１０Ｓ：コンタクトホール、１１０Ｔ：コンタクトホール、１１０Ｖ：コンタクトホール、１１０Ｗ：コンタクトホール、１１０Ｘ：コンタクトホール、１１１Ａ：半導体層、１１１Ｂ：半導体層、１１１Ｃ：半導体層、１１１Ｄ：半導体層、１１１ＤＭａ：半導体層、１１１Ｅ：半導体層、１１１Ｆ：半導体層、１１３Ａ：導電層、１１３Ｂ：導電層、１１３Ｃ：導電層、１１３Ｄ：導電層、１１５Ａ：コンタクトホール、１１５Ｂ：コンタクトホール、１１５Ｃ：コンタクトホール、１１５Ｄ：コンタクトホール、１１５Ｅ：コンタクトホール、１１５Ｆ：コンタクトホール、１１５Ｇ：コンタクトホール、１１５Ｈ：コンタクトホール、１１５Ｉ：コンタクトホール、１１５Ｊ：コンタクトホール、１１７Ａ：コンタクトホール、１１７Ｂ：コンタクトホール、１１７Ｃ：コンタクトホール、１１９：配線、１２１Ａ：コンタクトホール、１２１Ｂ：コンタクトホール、１２１Ｃ：コンタクトホール、１７１：導電層、１７２ａ：ＥＬ層、１７２Ｂ：ＥＬ層、１７２ｂ：ＥＬ層、１７２Ｇ：ＥＬ層、１７２Ｒ：ＥＬ層、１７２Ｗ：ＥＬ層、１７２：ＥＬ層、１７３：導電層、１７４：共通層、１７５Ｂ：光、１７５Ｇ：光、１７５Ｒ：光、１８０Ａ：トランジスタ、１８０Ｂ：トランジスタ、１８０Ｃ：トランジスタ、２３０Ｂ：副画素、２３０Ｃ：副画素、２３０Ｇ：副画素、２３０Ｍ：副画素、２３０Ｒ：副画素、２３０Ｗ：副画素、２３０Ｙ：副画素、２３０：画素、２３１：第１の駆動回路部、２３２：第２の駆動回路部、２３５：表示領域、２４１：導電層、２４３：絶縁層、２４５：導電層、２４６：容量素子、２５１：導電層、２５２：導電層、２５４：絶縁層、２５５：絶縁層、２５６：プラグ、２６１：絶縁層、２６２：絶縁層、２６３：絶縁層、２６４Ｂ：着色層、２６４Ｇ：着色層、２６４Ｒ：着色層、２６４：絶縁層、２６５：絶縁層、２６６：プラグ、２７０：絶縁層、２７１：保護層、２７２：絶縁層、２７３：保護層、２７４Ａ：プラグ、２７４ａ：導電層、２７４Ｂ：プラグ、２７４ｂ：導電層、２７４Ｃ：プラグ、２７４Ｄ：プラグ、２７４：プラグ、２７５：領域、２７６：絶縁層、２７７：マイクロレンズアレイ、２７８：絶縁層、２７９ＤＭ：ダミー層、２７９：配線、２８１ＤＭ：ダミー層、２８１：配線、２８３：絶縁層、２８４：絶縁層、２８５：絶縁層、２８６：絶縁層、２８７：絶縁層、２８８：絶縁層、２８９：絶縁層、２９０：絶縁層、２９１：絶縁層、２９３：絶縁層、３０１Ａ：基板、３０１Ｂ：基板、３０１：基板、３１０Ａ：トランジスタ、３１０Ｂ：トランジスタ、３１０：トランジスタ、３１１：導電層、３１２：低抵抗領域、３１３：絶縁層、３１４：絶縁層、３１５：素子分離層、３２０：トランジスタ、３２１：半導体層、３２３：絶縁層、３２４：導電層、３２５：導電層、３２６：絶縁層、３２７：導電層、３２８：絶縁層、３２９：絶縁層、３３１：基板、３３２：絶縁層、３４１：導電層、３４２：導電層、３４３：プラグ、３６３：絶縁層、４１５：保護層、４１９：樹脂層、４２０：基板、５００：トランジスタ、５０５ａ：導電体、５０５ｂ：導電体、５０５ｃ：導電体、５０５：導電体、５１４：絶縁体、５１６：絶縁体、５２２：絶縁体、５２４：絶縁体、５３１ａ：金属酸化物、５３１ｂ：金属酸化物、５３１ｃ：金属酸化物、５３１：金属酸化物、５４１ａ：絶縁体、５４１ｂ：絶縁体、５４１：絶縁体、５４２ａ：導電体、５４２ｂ：導電体、５４２：導電体、５４５ａ：導電体、５４５ｂ：導電体、５４５：導電体、５５０：絶縁体、５５４：絶縁体、５６０ａ：導電体、５６０ｂ：導電体、５６０：導電体、５７４：絶縁体、５８０：絶縁体、５８１：絶縁体、４４１１：発光層、４４１２：発光層、４４１３：発光層、４４２０：層、４４３０：層、７０００：表示部、７１００：テレビジョン装置、７１０１：筐体、７１０３：スタンド、７１１１：リモコン操作機、７２００：ノート型パーソナルコンピュータ、７２１１：筐体、７２１２：キーボード、７２１３：ポインティングデバイス、７２１４：外部接続ポート、７３００：デジタルサイネージ、７３０１：筐体、７３０３：スピーカ、７３１１：情報端末機、７４００：デジタルサイネージ、７４０１：柱、７４１１：情報端末機、７５５０：情報端末、７５５１：筐体、７５５２：表示部、７５５３：カメラ、７５５４：スピーカ部、７５５５：操作スイッチ、７５５７：マイク、７６６０：情報端末、７６６１：筐体、７６６２：表示部、７６６３：バンド、７６６４：バックル、７６６５：操作スイッチ、７６６６：入出力端子、７６６７：アイコン、８０００：カメラ、８００１：筐体、８００２：表示部、８００３：操作ボタン、８００４：シャッターボタン、８００６：レンズ、８１００：ファインダー、８１０１：筐体、８１０２：表示部、８１０３：ボタン、８２００：ヘッドマウントディスプレイ、８２０１：装着部、８２０２：レンズ、８２０３：本体、８２０４：表示部、８２０５：ケーブル、８２０６：バッテリ、８３００：ヘッドマウントディスプレイ、８３０１：筐体、８３０２：表示部、８３０４：固定具、８３０５：レンズ、８４００：ヘッドマウントディスプレイ、８４０１：筐体、８４０２：装着部、８４０３：緩衝部材、８４０４：表示部、８４０５：レンズ、９７００：自動車、９７０１：車体、９７０２：車輪、９７０３：ダッシュボード、９７０４：ライト、９７１０：表示部、９７１１：表示部、９７１２：表示部、９７１３：表示部、９７１４：表示部、９７１５：表示部、９７２１：表示部、９７２２：表示部、９７２３：表示部

Claims (9)

  1. 　表示部を有し、
    　前記表示部は、複数の副画素を有し、
    　前記複数の副画素はそれぞれ、第１のトランジスタと、第２のトランジスタと、第１の容量素子と、第２の容量素子と、第３の容量素子と、第１の絶縁層と、配線と、を有し、
    　前記第１のトランジスタは、前記第２のトランジスタ、前記第１の容量素子、前記第２の容量素子、及び前記第３の容量素子と電気的に接続され、
    　前記第１の容量素子乃至前記第３の容量素子はそれぞれ、第１の導電層と、第２の導電層と、前記第１の導電層と前記第２の導電層に挟持される第２の絶縁層と、を有し、
    　前記第１の絶縁層は、前記第１のトランジスタ及び前記第２のトランジスタ上に設けられ、
    　前記第１の容量素子乃至前記第３の容量素子の第１の導電層、及び前記配線はそれぞれ、前記第１の絶縁層上に設けられ、
    　上面視において、前記副画素の面積に対する、前記第１の容量素子乃至前記第３の容量素子の第１の導電層、及び前記配線の合計面積の割合は１５％以上であり、
    　前記第２の容量素子の第１の導電層の面積は、前記第１の容量素子の第１の導電層の面積の２倍以上であり、
    　前記第３の容量素子の第１の導電層の面積は、前記第１の容量素子の第１の導電層の面積の２倍以上である半導体装置。
  2. 　表示部を有し、
    　前記表示部は、複数の副画素と、基板と、を有し、
    　前記複数の副画素はそれぞれ、第１のトランジスタと、第２のトランジスタと、第３のトランジスタと、第１の容量素子と、第２の容量素子と、第３の容量素子と、第１の絶縁層と、配線と、を有し、
    　前記第１のトランジスタ乃至前記第３のトランジスタはそれぞれ、前記基板上に設けられ、
    　前記第１のトランジスタは、前記第２のトランジスタ、前記第１の容量素子、前記第２の容量素子、及び前記第３の容量素子と電気的に接続され、
    　前記第３のトランジスタは、電気的にフローティングであり、
    　前記第１の容量素子乃至前記第３の容量素子はそれぞれ、第１の導電層と、第２の導電層と、前記第１の導電層と前記第２の導電層に挟持される第２の絶縁層と、を有し、
    　前記第１の絶縁層は、前記第１のトランジスタ及び前記第２のトランジスタ上に設けられ、
    　前記第１の容量素子乃至前記第３の容量素子の第１の導電層、及び前記配線はそれぞれ、前記第１の絶縁層上に設けられ、
    　上面視において、前記副画素の面積に対する、前記第１の容量素子乃至前記第３の容量素子の第１の導電層、及び前記配線の合計面積の割合は１５％以上であり、
    　前記第２の容量素子の第１の導電層の面積は、前記第１の容量素子の第１の導電層の面積の２倍以上であり、
    　前記第３の容量素子の第１の導電層の面積は、前記第１の容量素子の第１の導電層の面積の２倍以上であり、
    　前記第１のトランジスタ乃至前記第３のトランジスタはそれぞれ、半導体層を有し、
    　上面視において、前記副画素の面積に対する、前記第１のトランジスタ乃至前記第３のトランジスタの半導体層の合計面積の割合は１５％以上である半導体装置。
  3. 　表示部を有し、
    　前記表示部は、複数の副画素と、基板と、を有し、
    　前記複数の副画素はそれぞれ、第１のトランジスタと、第２のトランジスタと、第３のトランジスタと、第１の容量素子と、第２の容量素子と、第３の容量素子と、第１の絶縁層と、配線と、を有し、
    　前記第１のトランジスタ乃至前記第３のトランジスタはそれぞれ、前記基板上に設けられ、
    　前記第１のトランジスタは、前記第２のトランジスタ、前記第１の容量素子、前記第２の容量素子、及び前記第３の容量素子と電気的に接続され、
    　前記第３のトランジスタは、電気的にフローティングであり、
    　前記第１の容量素子乃至前記第３の容量素子はそれぞれ、第１の導電層と、第２の導電層と、前記第１の導電層と前記第２の導電層に挟持される第２の絶縁層と、を有し、
    　前記第１の絶縁層は、前記第１のトランジスタ及び前記第２のトランジスタ上に設けられ、
    　前記第１の容量素子乃至前記第３の容量素子の第１の導電層、及び前記配線はそれぞれ、前記第１の絶縁層上に設けられ、
    　上面視において、前記副画素の面積に対する、前記第１の容量素子乃至前記第３の容量素子の第１の導電層、及び前記配線の合計面積の割合は１５％以上であり、
    　前記第２の容量素子の第１の導電層の面積は、前記第１の容量素子の第１の導電層の面積の２倍以上であり、
    　前記第３の容量素子の第１の導電層の面積は、前記第１の容量素子の第１の導電層の面積の２倍以上であり、
    　前記第１のトランジスタ乃至前記第３のトランジスタはそれぞれ、半導体層を有し、
    　前記第３のトランジスタの半導体層は、前記第１のトランジスタの半導体層と共有する領域を有し、
    　上面視において、前記副画素の面積に対する、前記第１のトランジスタ乃至前記第３のトランジスタの半導体層の合計面積の割合は１５％以上である半導体装置。
  4. 　請求項１乃至請求項３のいずれか一において、
    　前記第１のトランジスタのソースまたはドレインの一方は、前記第１の容量素子の一方の端子と電気的に接続され、
    　前記第１のトランジスタのゲートは、前記第１の容量素子の他方の端子と電気的に接続され、
    　前記第１のトランジスタのソースまたはドレインの他方は、前記第２のトランジスタのソースまたはドレインの一方、前記第２の容量素子の一方の端子、及び前記第３の容量素子の一方の端子、と電気的に接続され、
    　前記第２のトランジスタのゲートは、前記第２の容量素子の他方の端子と電気的に接続され、
    　前記第２のトランジスタのバックゲートは、前記第３の容量素子の他方の端子と電気的に接続される半導体装置。
  5. 　請求項１乃至請求項３のいずれか一において、
    　前記第２のトランジスタは、マルチチャネルトランジスタである半導体装置。
  6. 　請求項１乃至請求項３のいずれか一において、
    　発光デバイスを有し、
    　前記発光デバイスの一方の端子は、前記第１のトランジスタのソースまたはドレインの一方と電気的に接続される半導体装置。
  7. 　請求項１乃至請求項３のいずれか一において、
    　前記第１のトランジスタの半導体層及び前記第２のトランジスタの半導体層の一または複数は、金属酸化物を含む半導体装置。
  8. 　請求項１乃至請求項３のいずれか一において、
    　前記第１のトランジスタの半導体層及び前記第２のトランジスタの半導体層の一または複数は、金属酸化物を含み、
    　前記金属酸化物は、インジウム及び亜鉛の一または複数を含む半導体装置。
  9. 　請求項１乃至請求項３のいずれか一において、
    　前記第２のトランジスタは、
    　前記第２のトランジスタの半導体層上に、互いに離隔して配置された第１の導電体、及び第２の導電体と、
    　前記第１の導電体、及び前記第２の導電体の上に配置され、前記第１の導電体及び前記第２の導電体の間に開口が形成された第１の絶縁体と、
    　前記第１の絶縁体の開口の中に配置された第３の導電体と、
    　前記半導体層、前記第１の導電体、前記第２の導電体、及び前記第１の絶縁体と、前記第３の導電体との間に配置された第２の絶縁体と、を有する半導体装置。
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