KR20240035540A - 반도체 장치 - Google Patents

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KR20240035540A
KR20240035540A KR1020247004777A KR20247004777A KR20240035540A KR 20240035540 A KR20240035540 A KR 20240035540A KR 1020247004777 A KR1020247004777 A KR 1020247004777A KR 20247004777 A KR20247004777 A KR 20247004777A KR 20240035540 A KR20240035540 A KR 20240035540A
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transistor
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conductive layer
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insulator
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KR1020247004777A
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히데토모 고바야시
유키 오카모토
토시히코 사이토
타츠야 오누키
히데카즈 미야이리
료 타가시라
카즈코 야마와키
마사미 엔도
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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

제조 수율이 높은 반도체 장치를 제공한다. 복수의 부화소를 갖는 반도체 장치로 한다. 부화소는 제 1 트랜지스터, 제 2 트랜지스터, 제 1 용량 소자 내지 제 3 용량 소자, 제 1 절연층, 및 배선을 갖는다. 제 1 용량 소자 내지 제 3 용량 소자는 각각 제 1 도전층과, 제 2 도전층과, 제 1 도전층과 제 2 도전층 사이에 끼워지는 제 2 절연층을 갖는다. 제 1 절연층은 제 1 트랜지스터 및 제 2 트랜지스터 위에 제공된다. 제 1 용량 소자 내지 제 3 용량 소자의 제 1 도전층 및 배선은 각각 제 1 절연층 위에 제공된다. 상면에서 보았을 때, 부화소의 면적에 대한 제 1 용량 소자 내지 제 3 용량 소자의 제 1 도전층 및 배선의 합계 면적의 비율은 15% 이상이다. 제 2 용량 소자의 제 1 도전층의 면적 및 제 3 용량 소자의 제 1 도전층의 면적은 각각 제 1 용량 소자의 제 1 도전층의 면적의 2배 이상이다.

Description

반도체 장치
본 발명의 일 형태는 반도체 장치에 관한 것이다.
또한 본 발명의 일 형태는 상기 기술분야에 한정되지 않는다. 본 명세서 등에서 개시(開示)하는 본 발명의 일 형태의 기술분야의 일례로서는 반도체 장치, 표시 장치, 발광 장치, 축전 장치, 기억 장치, 전자 기기, 조명 장치, 입력 장치, 입출력 장치, 이들의 구동 방법, 또는 이들의 제조 방법을 들 수 있다.
본 명세서 등에서 반도체 장치란, 반도체 특성을 이용한 장치이고, 반도체 소자(트랜지스터, 다이오드, 포토다이오드 등)를 포함하는 회로, 이 회로를 갖는 장치 등을 말한다. 또한 반도체 특성을 이용함으로써 기능할 수 있는 장치 전반을 말한다. 예를 들어 집적 회로, 집적 회로를 포함한 칩, 패키지에 칩을 수납한 전자 부품은 반도체 장치의 일례이다. 또한 기억 장치, 표시 장치, 발광 장치, 조명 장치, 및 전자 기기 등은 이들 자체가 반도체 장치이며, 반도체 장치를 포함하는 경우가 있다.
근년에 들어, 가상 현실(VR: Virtual Reality), 증강 현실(AR: Augmented Reality), 대체 현실(SR: Substitutional Reality), 또는 혼합 현실(MR: Mixed Reality)에 적용할 수 있는 표시 장치가 요구되고 있다.
VR, AR, SR, 및 MR를 총칭하여 xR(Extended Reality)라고도 한다. xR용 표시 장치는 현실감 및 몰입감을 높이기 위하여 정세도 및 색 재현성이 높은 것이 요구되고 있다. 상기 표시 장치에 적용 가능한 장치의 예로서는, 액정 표시 장치, 유기 EL(Electro Luminescence) 소자, 발광 다이오드(LED: Light Emitting Diode) 등의 발광 디바이스를 포함한 발광 장치 등이 있다.
예를 들어 유기 EL 소자의 기본적인 구성은, 한 쌍의 전극 사이에 발광성 유기 화합물을 포함하는 층을 끼운 것이다. 이 소자에 전압을 인가함으로써 발광성 유기 화합물로부터 발광을 얻을 수 있다. 이와 같은 유기 EL 소자가 적용된 표시 장치는 액정 표시 장치 등에서 필요한 백라이트가 불필요하기 때문에, 얇고, 가볍고, 콘트라스트가 높으며, 소비 전력이 낮은 표시 장치를 실현할 수 있다. 또한 유기 EL 소자의 응답 속도는 빠르기 때문에 움직임이 빠른 영상을 표시하는 데 적합한 표시 장치를 실현할 수 있다. 예를 들어 유기 EL 소자를 사용한 표시 장치의 일례가 특허문헌 1에 기재되어 있다.
특허문헌 2에는, 유기 EL 소자의 발광 휘도를 제어하는 화소 회로에서, 화소마다 트랜지스터의 문턱 전압의 편차를 보정하여 표시 장치의 표시 품질을 높이는 회로 구성이 개시되어 있다.
일본 공개특허공보 특개2002-324673호 일본 공개특허공보 특개2015-132816호
본 발명의 일 형태는 제조 수율이 높은 반도체 장치 또는 표시 장치를 제공하는 것을 과제 중 하나로 한다. 또는 소형 반도체 장치 또는 표시 장치를 제공하는 것을 과제 중 하나로 한다. 또는 본 발명의 일 형태는 표시 품질이 높은 반도체 장치 또는 표시 장치를 제공하는 것을 과제 중 하나로 한다. 또는 색 재현성이 높은 반도체 장치 또는 표시 장치를 제공하는 것을 과제 중 하나로 한다. 또는 고정세(高精細)의 반도체 장치 또는 표시 장치를 제공하는 것을 과제 중 하나로 한다. 또는 신뢰성이 높은 반도체 장치 또는 표시 장치를 제공하는 것을 과제 중 하나로 한다. 또는 본 발명의 일 형태는 소비 전력이 낮은 반도체 장치 또는 표시 장치를 제공하는 것을 과제 중 하나로 한다. 또는 신규 반도체 장치 또는 표시 장치를 제공하는 것을 과제 중 하나로 한다.
또한 이들 과제의 기재는 다른 과제의 존재를 방해하는 것이 아니다. 또한 본 발명의 일 형태는 이들 과제 모두를 해결할 필요는 없는 것으로 한다. 또한 이들 외의 과제는 명세서, 도면, 청구항 등의 기재에서 추출할 수 있다.
본 발명의 일 형태는 표시부를 갖는 반도체 장치이다. 표시부는 복수의 부화소를 갖는다. 복수의 부화소는 각각 제 1 트랜지스터와, 제 2 트랜지스터와, 제 1 용량 소자와, 제 2 용량 소자와, 제 3 용량 소자와, 제 1 절연층과, 배선을 갖는다. 제 1 트랜지스터는 제 2 트랜지스터, 제 1 용량 소자, 제 2 용량 소자, 및 제 3 용량 소자에 전기적으로 접속된다. 제 1 용량 소자 내지 제 3 용량 소자는 각각 제 1 도전층과, 제 2 도전층과, 제 1 도전층과 제 2 도전층 사이에 끼워지는 제 2 절연층을 갖는다. 제 1 절연층은 제 1 트랜지스터 및 제 2 트랜지스터 위에 제공된다. 제 1 용량 소자 내지 제 3 용량 소자의 제 1 도전층 및 배선은 각각 제 1 절연층 위에 제공된다. 상면에서 보았을 때, 부화소의 면적에 대한 제 1 용량 소자 내지 제 3 용량 소자의 제 1 도전층 및 배선의 합계 면적의 비율은 15% 이상이다. 제 2 용량 소자의 제 1 도전층의 면적은 제 1 용량 소자의 제 1 도전층의 면적의 2배 이상이다. 제 3 용량 소자의 제 1 도전층의 면적은 제 1 용량 소자의 제 1 도전층의 면적의 2배 이상이다.
상술한 반도체 장치는 기판과 제 3 트랜지스터를 갖는 것이 바람직하다. 제 1 트랜지스터 내지 제 3 트랜지스터는 각각 기판 위에 제공된다. 제 3 트랜지스터는 전기적으로 부유 상태이다. 제 1 트랜지스터 내지 제 3 트랜지스터는 각각 반도체층을 갖는다. 상면에서 보았을 때, 부화소의 면적에 대한 제 1 트랜지스터 내지 제 3 트랜지스터의 반도체층의 합계 면적의 비율은 15% 이상인 것이 바람직하다.
상술한 반도체 장치에서, 제 3 트랜지스터의 반도체층은 제 1 트랜지스터의 반도체층과 공유하는 영역을 갖는 것이 바람직하다.
상술한 반도체 장치에서, 제 3 트랜지스터의 개수는 복수인 것이 바람직하다.
상술한 반도체 장치에서, 제 1 트랜지스터의 소스 및 드레인 중 한쪽은 제 1 용량 소자의 한쪽 단자에 전기적으로 접속되는 것이 바람직하다. 제 1 트랜지스터의 게이트는 제 1 용량 소자의 다른 쪽 단자에 전기적으로 접속되는 것이 바람직하다. 제 1 트랜지스터의 소스 및 드레인 중 다른 쪽은 제 2 트랜지스터의 소스 및 드레인 중 한쪽, 제 2 용량 소자의 한쪽 단자, 및 제 3 용량 소자의 한쪽 단자에 전기적으로 접속되는 것이 바람직하다. 제 2 트랜지스터의 게이트는 제 2 용량 소자의 다른 쪽 단자에 전기적으로 접속되는 것이 바람직하다. 제 2 트랜지스터의 백 게이트는 제 3 용량 소자의 다른 쪽 단자에 전기적으로 접속되는 것이 바람직하다.
상술한 반도체 장치에서, 제 2 트랜지스터는 멀티채널 트랜지스터인 것이 바람직하다.
상술한 반도체 장치에서, 발광 디바이스를 갖는 것이 바람직하다. 발광 디바이스의 한쪽 단자는 제 1 트랜지스터의 소스 및 드레인 중 한쪽에 전기적으로 접속되는 것이 바람직하다.
상술한 반도체 장치에서, 제 1 트랜지스터 및 제 2 트랜지스터 중 하나 또는 복수는 반도체층에 금속 산화물을 포함하는 것이 바람직하다.
상술한 반도체 장치에서, 금속 산화물은 인듐 및 아연 중 하나 또는 복수를 포함하는 것이 바람직하다.
상술한 반도체 장치에서, 제 2 트랜지스터는 반도체층과, 반도체층 위에 서로 이격되어 배치된 제 1 도전체 및 제 2 도전체와, 제 1 도전체 및 제 2 도전체 위에 배치되고 제 1 도전체와 제 2 도전체 사이에 개구가 형성된 제 1 절연체와, 제 1 절연체의 개구 내에 배치된 제 3 도전체와, 반도체층, 제 1 도전체, 제 2 도전체, 및 제 1 절연체와 제 3 도전체 사이에 배치된 제 2 절연체를 갖는 것이 바람직하다.
본 발명의 일 형태에 의하여, 제조 수율이 높은 반도체 장치 또는 표시 장치를 제공할 수 있다. 또는 소형 반도체 장치 또는 표시 장치를 제공할 수 있다. 또는 본 발명의 일 형태는 표시 품질이 높은 반도체 장치 또는 표시 장치를 제공할 수 있다. 또는 색 재현성이 높은 반도체 장치 또는 표시 장치를 제공할 수 있다. 또는 고정세의 반도체 장치 또는 표시 장치를 제공할 수 있다. 또는 신뢰성이 높은 반도체 장치 또는 표시 장치를 제공할 수 있다. 또는 본 발명의 일 형태는 소비 전력이 낮은 반도체 장치 또는 표시 장치를 제공할 수 있다. 또는 신규 반도체 장치 또는 표시 장치를 제공할 수 있다.
또한 이들 효과의 기재는 다른 효과의 존재를 방해하는 것은 아니다. 또한 본 발명의 일 형태는 이들 효과 모두를 반드시 가질 필요는 없다. 또한 이들 외의 효과는 명세서, 도면, 청구항 등의 기재에서 추출할 수 있다.
도 1의 (A) 및 (B)는 표시 장치의 사시도이다.
도 2는 표시 장치의 구성예를 나타낸 단면도이다.
도 3의 (A) 및 (B)는 표시 장치의 구성예를 나타낸 상면도이다.
도 4는 반도체 장치를 설명하는 회로도이다.
도 5의 (A) 내지 (C)는 트랜지스터의 회로 기호를 나타낸 도면이다.
도 6은 반도체 장치를 설명하는 회로도이다.
도 7은 반도체 장치를 설명하는 상면도이다.
도 8은 반도체 장치를 설명하는 상면도이다.
도 9는 반도체 장치를 설명하는 상면도이다.
도 10은 반도체 장치를 설명하는 상면도이다.
도 11은 반도체 장치를 설명하는 상면도이다.
도 12의 (A) 및 (B)는 반도체 장치를 설명하는 상면도이다.
도 13의 (A) 및 (B)는 반도체 장치를 설명하는 상면도이다.
도 14의 (A) 및 (B)는 반도체 장치를 설명하는 상면도이다.
도 15의 (A) 및 (B)는 반도체 장치를 설명하는 상면도이다.
도 16의 (A) 내지 (G)는 화소의 구성예를 설명하는 상면도이다.
도 17의 (A) 및 (B)는 반도체 장치를 설명하는 상면도이다.
도 18의 (A) 및 (B)는 반도체 장치를 설명하는 상면도이다.
도 19는 반도체 장치의 동작을 설명하는 타이밍 차트이다.
도 20은 반도체 장치의 동작을 설명하는 도면이다.
도 21은 반도체 장치의 동작을 설명하는 도면이다.
도 22는 반도체 장치의 동작을 설명하는 도면이다.
도 23은 반도체 장치의 동작을 설명하는 도면이다.
도 24는 반도체 장치의 동작을 설명하는 도면이다.
도 25는 반도체 장치의 동작을 설명하는 도면이다.
도 26의 (A) 내지 (D)는 발광 디바이스의 구성예를 설명하는 도면이다.
도 27의 (A) 내지 (D)는 발광 디바이스의 구성예를 나타낸 도면이다.
도 28의 (A) 내지 (D)는 발광 디바이스의 구성예를 나타낸 도면이다.
도 29의 (A) 및 (B)는 발광 디바이스의 구성예를 나타낸 도면이다.
도 30은 표시 장치의 구성예를 나타낸 단면도이다.
도 31은 표시 장치의 구성예를 나타낸 단면도이다.
도 32는 표시 장치의 구성예를 나타낸 단면도이다.
도 33은 표시 장치의 구성예를 나타낸 단면도이다.
도 34의 (A)는 트랜지스터의 구성예를 나타낸 상면도이다. 도 34의 (B) 및 (C)는 트랜지스터의 구성예를 나타낸 단면도이다.
도 35의 (A)는 결정 구조의 분류를 설명하는 도면이다. 도 35의 (B)는 CAAC-IGZO막의 XRD 스펙트럼을 설명하는 도면이다. 도 35의 (C)는 CAAC-IGZO막의 나노빔 전자 회절 패턴을 설명하는 도면이다.
도 36의 (A) 내지 (F)는 전자 기기의 일례를 설명하는 도면이다.
도 37의 (A) 내지 (F)는 전자 기기의 일례를 설명하는 도면이다.
도 38의 (A) 및 (B)는 전자 기기의 일례를 설명하는 도면이다.
도 39는 전자 기기의 일례를 설명하는 도면이다.
도 40의 (A)는 본 실시예에 따른 전기 특성을 나타낸 도면이고, 도 40의 (B)는 본 실시예에 따른 전기 특성의 편차를 나타낸 도면이다.
도 41의 (A) 및 (B)는 본 실시예에 따른 전기 특성의 편차를 나타낸 도면이다.
도 42의 (A) 및 (B)는 본 실시예에 따른 신뢰성을 나타낸 도면이다.
도 43의 (A) 및 (B)는 본 실시예에 따른 신뢰성을 나타낸 도면이다.
도 44의 (A) 및 (B)는 본 실시예에 따른 신뢰성을 나타낸 도면이다.
도 45의 (A) 및 (B)는 본 실시예에 따른 광학 현미경 화상이다.
이하에서 실시형태에 대해서 도면을 참조하면서 설명한다. 다만, 실시형태는 많은 상이한 형태로 실시할 수 있고, 취지 및 그 범위에서 벗어남이 없이 그 형태 및 자세한 사항을 다양하게 변경할 수 있다는 것은 통상의 기술자라면 용이하게 이해할 수 있다. 따라서 본 발명은 아래의 실시형태의 기재 내용에 한정하여 해석되는 것은 아니다.
본 명세서 등에서 X와 Y가 접속된다고 기재되는 경우에는, X와 Y가 전기적으로 접속되는 경우와, X와 Y가 기능적으로 접속되는 경우와, X와 Y가 직접 접속되는 경우가 본 명세서 등에 개시되어 있는 것으로 한다. 따라서 소정의 접속 관계, 예를 들어 도면 또는 문장에 나타낸 접속 관계에 한정되지 않고, 도면 또는 문장에 나타낸 접속 관계 이외의 것도 도면 또는 문장에 개시되어 있는 것으로 한다. X, Y는 대상물(예를 들어 장치, 소자, 회로, 배선, 전극, 단자, 도전막, 층 등)인 것으로 한다.
X와 Y가 전기적으로 접속되는 경우에는, 일례로서 X와 Y의 전기적 접속을 가능하게 하는 소자(예를 들어 스위치, 트랜지스터, 용량 소자, 인덕터, 저항 소자, 다이오드, 표시 디바이스, 발광 디바이스, 부하 등)가 X와 Y 사이에 하나 이상 접속될 수 있다.
X와 Y가 기능적으로 접속되는 경우에는, 일례로서 X와 Y를 기능적으로 접속할 수 있는 회로(예를 들어 논리 회로(인버터, NAND 회로, NOR 회로 등), 신호 변환 회로(디지털 아날로그 변환 회로, 아날로그 디지털 변환 회로, 감마 보정 회로 등), 전위 레벨 변환 회로(전원 회로(승압 회로, 강압 회로 등), 신호의 전위 레벨을 바꾸는 레벨 시프터 회로 등), 전압원, 전류원, 전환 회로, 증폭 회로(신호 진폭 또는 전류량 등을 크게 할 수 있는 회로, 연산 증폭기, 차동 증폭 회로, 소스 폴로어 회로, 버퍼 회로 등), 신호 생성 회로, 기억 회로, 제어 회로 등)가 X와 Y 사이에 하나 이상 접속될 수 있다. 또한 일례로서, X와 Y 사이에 다른 회로를 끼워도 X로부터 출력된 신호가 Y로 전달되는 경우에는, X와 Y는 기능적으로 접속되는 것으로 한다.
또한 X와 Y가 전기적으로 접속된다고 명시적으로 기재되는 경우에는, X와 Y가 전기적으로 접속되는 경우(즉 X와 Y가 사이에 다른 소자 또는 다른 회로를 끼워 접속되는 경우)와, X와 Y가 직접 접속되는 경우(즉 X와 Y가 사이에 다른 소자 또는 다른 회로를 끼우지 않고 접속되는 경우)를 포함하는 것으로 한다.
예를 들어 'X, Y, 트랜지스터의 소스(또는 제 1 단자 등), 및 드레인(또는 제 2 단자 등)은 서로 전기적으로 접속되고, X, 트랜지스터의 소스(또는 제 1 단자 등), 트랜지스터의 드레인(또는 제 2 단자 등), Y의 순서로 전기적으로 접속되어 있다'라고 표현할 수 있다. 또는 '트랜지스터의 소스(또는 제 1 단자 등)는 X와 전기적으로 접속되고, 트랜지스터의 드레인(또는 제 2 단자 등)은 Y와 전기적으로 접속되고, X, 트랜지스터의 소스(또는 제 1 단자 등), 트랜지스터의 드레인(또는 제 2 단자 등), Y는 이 순서대로 전기적으로 접속된다'라고 표현할 수 있다. 또는 'X는 트랜지스터의 소스(또는 제 1 단자 등)와 드레인(또는 제 2 단자 등)을 통하여 Y와 전기적으로 접속되고, X, 트랜지스터의 소스(또는 제 1 단자 등), 트랜지스터의 드레인(또는 제 2 단자 등), Y는 이 접속 순서로 제공된다'라고 표현할 수 있다. 이들 예와 같은 표현 방법을 사용하여 회로 구성에서의 접속 순서에 대하여 규정함으로써, 트랜지스터의 소스(또는 제 1 단자 등)와 드레인(또는 제 2 단자 등)을 구별하여 기술적 범위를 결정할 수 있다. 또한 이들 표현 방법은 일례이고, 이들 표현 방법에 한정되지 않는다. 여기서 X, Y는 대상물(예를 들어 장치, 소자, 회로, 배선, 전극, 단자, 도전막, 층 등)인 것으로 한다.
또한 회로도상 독립된 구성 요소들이 전기적으로 접속되는 것처럼 도시되어 있는 경우에도, 하나의 구성 요소가 복수의 구성 요소의 기능을 겸비하는 경우도 있다. 예를 들어 배선의 일부가 전극으로서도 기능하는 경우에는, 하나의 도전막이 배선의 기능 및 전극의 기능 양쪽의 구성 요소의 기능을 겸비한다. 따라서 본 명세서에서의 전기적인 접속이란, 이와 같이 하나의 도전막이 복수의 구성 요소의 기능을 겸비하는 경우도 그 범주에 포함한다.
본 명세서 등에서 '용량 소자'는, 예를 들어 정전 용량이 0F보다 높은 회로 소자, 정전 용량이 0F보다 높은 배선의 영역, 기생 용량, 트랜지스터의 게이트 용량 등으로 할 수 있다. 그러므로 본 명세서 등에서 '용량 소자'는 한 쌍의 전극과, 상기 전극 사이에 포함되는 유전체를 포함하는 회로 소자뿐만 아니라, 배선과 배선 사이에 발생하는 기생 용량, 트랜지스터의 소스 및 드레인 중 한쪽과 게이트 사이에 발생하는 게이트 용량 등을 포함하는 것으로 한다. 또한 '용량 소자', '기생 용량', '게이트 용량' 등이라는 용어는 '용량' 등이라는 용어로 환언할 수 있고, 반대로 '용량'이라는 용어는 '용량 소자', '기생 용량', '게이트 용량' 등이라는 용어로 환언할 수 있다. 또한 '용량'의 '한 쌍의 전극'이라는 용어는 '한 쌍의 도전체', '한 쌍의 도전 영역', '한 쌍의 영역' 등으로 환언할 수 있다.
본 명세서 등에서 트랜지스터는 게이트, 소스, 및 드레인이라고 불리는 3개의 단자를 갖는다. 게이트는 소스와 드레인 사이를 흐르는 전류의 양을 제어하는 제어 단자이다. 소스 또는 드레인으로서 기능하는 2개의 단자는 트랜지스터의 입출력 단자이다. 2개의 입출력 단자는 트랜지스터의 도전형(n채널형, p채널형) 및 트랜지스터의 3개의 단자에 인가되는 전위의 높낮이에 따라 한쪽이 소스가 되고 다른 쪽이 드레인이 된다. 그러므로 본 명세서 등에서는, 소스 및 드레인이라는 용어는 환언할 수 있는 것으로 한다. 또한 본 명세서 등에서는, 트랜지스터의 접속 관계를 설명하는 경우, '소스 및 드레인 중 한쪽'(또는 제 1 전극 또는 제 1 단자), '소스 및 드레인 중 다른 쪽'(또는 제 2 전극 또는 제 2 단자)이라는 표기를 사용한다. 또한 트랜지스터의 구조에 따라서는 상술한 3개의 단자에 더하여 백 게이트를 갖는 경우가 있다. 이 경우, 본 명세서 등에서 트랜지스터의 게이트 및 백 게이트 중 한쪽을 제 1 게이트라고 부르고, 트랜지스터의 게이트 및 백 게이트 중 다른 쪽을 제 2 게이트라고 부르는 경우가 있다. 또한 같은 트랜지스터에서 '게이트'와 '백 게이트'라는 용어는 서로 바꿀 수 있는 경우가 있다. 또한 트랜지스터가 3개 이상의 게이트를 갖는 경우, 본 명세서 등에서는 각 게이트를 제 1 게이트, 제 2 게이트, 제 3 게이트 등이라고 부르는 경우가 있다.
본 명세서 등에서 '노드'는 회로 구성, 디바이스 구조 등에 따라 단자, 배선, 전극, 도전층, 도전체, 불순물 영역 등으로 환언할 수 있다. 또한 단자, 배선 등을 '노드'로 환언할 수 있다.
본 명세서 등에서 '제 1', '제 2', '제 3'이라는 서수사는 구성 요소의 혼동을 피하기 위하여 붙인 것이다. 따라서 구성 요소의 개수를 한정하는 것이 아니다. 또한 구성 요소의 순서를 한정하는 것이 아니다. 예를 들어 본 명세서 등의 실시형태 중 하나에서 '제 1'로 언급된 구성 요소가 다른 실시형태 또는 청구범위 등에서 '제 2'로 언급된 구성 요소가 될 수도 있다. 또한 예를 들어 본 명세서 등의 실시형태 중 하나에서 '제 1'로 언급된 구성 요소가 다른 실시형태 또는 청구범위 등에서 생략될 수도 있다.
본 명세서 등에서 '위에', '아래에', '위쪽에', 또는 '아래쪽에' 등의 배치를 나타내는 어구는 구성 요소끼리의 위치 관계를 도면을 참조하여 설명하기 위하여 편의상 사용하고 있는 경우가 있다. 또한 구성 요소끼리의 위치 관계는 각 구성을 묘사하는 방향에 따라 적절히 변화된다. 따라서 명세서 등에서 설명한 용어에 한정되지 않고, 상황에 따라 적절히 환언할 수 있다. 예를 들어 '도전체의 상면에 위치하는 절연체'라는 표현은, 나타낸 도면의 방향을 180° 회전시킴으로써, '도전체의 하면에 위치하는 절연체'라고 환언할 수 있다.
'위' 및 '아래'라는 용어는 구성 요소의 위치 관계가 바로 위 또는 바로 아래이며 직접 접하는 것을 한정하는 것은 아니다. 예를 들어 '절연층(A) 위의 전극(B)'이라는 표현이면, 절연층(A) 위에 전극(B)이 직접 접촉되어 형성될 필요는 없고, 절연층(A)과 전극(B) 사이에 다른 구성 요소를 포함하는 것을 제외하지 않는다.
본 명세서 등에서 '중첩' 등이라는 용어는 구성 요소의 적층 순서 등의 상태를 한정하는 것은 아니다. 예를 들어 '절연층(A)에 중첩되는 전극(B)'이라는 표현이면 절연층(A) 위에 전극(B)이 형성되어 있는 상태에 한정되지 않고, 절연층(A) 아래에 전극(B)이 형성되어 있는 상태 또는 절연층(A)의 오른쪽(또는 왼쪽)에 전극(B)이 형성되어 있는 상태 등을 제외하지 않는다.
본 명세서 등에서 '인접' 및 '근접'이라는 용어는 구성 요소가 직접 접촉하는 것을 한정하는 것은 아니다. 예를 들어 '절연층(A)에 인접한 전극(B)'이라는 표현이면, 절연층(A)과 전극(B)이 직접 접촉되어 형성될 필요는 없고, 절연층(A)과 전극(B) 사이에 다른 구성 요소를 포함하는 것을 제외하지 않는다.
본 명세서 등에서 '막', '층' 등이라는 용어는 상황에 따라 서로 바꿀 수 있다. 예를 들어 '도전층'이라는 용어를 '도전막'이라는 용어로 변경할 수 있는 경우가 있다. 또는 예를 들어 '절연막'이라는 용어를 '절연층'이라는 용어로 변경할 수 있는 경우가 있다. 또는 경우 또는 상황에 따라 '막', '층' 등이라는 용어를 사용하지 않고, 다른 용어로 바꿀 수 있다. 예를 들어 '도전층' 또는 '도전막'이라는 용어를 '도전체'라는 용어로 변경할 수 있는 경우가 있다. 또는 '도전체'라는 용어를 '도전층' 또는 '도전막'이라는 용어로 변경할 수 있는 경우가 있다. 또는 예를 들어 '절연층' 또는 '절연막'이라는 용어를 '절연체'라는 용어로 변경할 수 있는 경우가 있다. 또는 '절연체'라는 용어를 '절연층' 또는 '절연막'이라는 용어로 변경할 수 있는 경우가 있다.
본 명세서 등에서 '전극', '배선', '단자' 등이라는 용어는 이들 구성 요소를 기능적으로 한정하는 것은 아니다. 예를 들어 '전극'은 '배선'의 일부로서 사용되는 경우가 있고, 그 반대도 마찬가지이다. 또한 '전극' 또는 '배선'이라는 용어는 복수의 '전극' 또는 '배선'이 일체가 되어 형성되어 있는 경우 등도 포함한다. 또한 예를 들어 '단자'는 '배선' 또는 '전극'의 일부로서 사용되는 경우가 있고, 그 반대도 마찬가지이다. 또한 '단자'라는 용어는 복수의 '전극', '배선', '단자' 등이 일체가 되어 형성되어 있는 경우 등도 포함한다. 그러므로 예를 들어 '전극'은 '배선' 또는 '단자'의 일부가 될 수 있고, 예를 들어 '단자'는 '배선' 또는 '전극'의 일부가 될 수 있다. 또한 '전극', '배선', '단자' 등이라는 용어는 경우에 따라 '영역' 등이라는 용어로 치환되는 경우가 있다.
본 명세서 등에서 '배선', '신호선', '전원선' 등이라는 용어는 경우 또는 상황에 따라 서로 바꿀 수 있다. 예를 들어 '배선'이라는 용어를 '신호선'이라는 용어로 변경할 수 있는 경우가 있다. 또한 예를 들어 '배선'이라는 용어를 '전원선' 등이라는 용어로 변경할 수 있는 경우가 있다. 또한 그 반대도 마찬가지로 '신호선', '전원선' 등이라는 용어를 '배선'이라는 용어로 변경할 수 있는 경우가 있다. '전원선' 등이라는 용어는 '신호선' 등이라는 용어로 변경할 수 있는 경우가 있다. 또한 그 반대도 마찬가지로 '신호선' 등이라는 용어는 '전원선' 등이라는 용어로 변경할 수 있는 경우가 있다. 또한 배선에 인가되는 '전위'라는 용어를 경우 또는 상황에 따라 '신호' 등이라는 용어로 변경할 수 있는 경우가 있다. 또한 그 반대도 마찬가지로 '신호' 등이라는 용어는 '전위'라는 용어로 변경할 수 있는 경우가 있다.
본 명세서 등에서 '스위치'란 복수의 단자를 포함하고, 단자 간의 도통 및 비도통을 전환하는(선택하는) 기능을 갖는 것을 가리킨다. 예를 들어 스위치가 2개의 단자를 포함하고, 이들 단자 간이 도통되는 경우, 상기 스위치는 '도통 상태이다' 또는 '온 상태이다'라고 한다. 또한 이들 단자 간이 비도통인 경우, 상기 스위치는 '비도통 상태이다' 또는 '오프 상태이다'라고 한다. 또한 도통 상태 및 비도통 상태 중 한쪽의 상태로 전환하는 것, 또는 도통 상태 및 비도통 상태 중 한쪽의 상태를 유지하는 것을 '도통 상태를 제어한다'라고 하는 경우가 있다.
즉 스위치란 전류를 흘릴지 여부를 제어하는 기능을 갖는 것을 가리킨다. 또는 스위치란 전류를 흘릴 경로를 선택하여 전환하는 기능을 갖는 것을 가리킨다. 일례로서는 전기적 스위치, 기계적 스위치 등을 사용할 수 있다. 즉 스위치는 전류를 제어할 수 있는 것이면 좋고, 특정의 것에 한정되지 않는다.
스위치의 일례로서는 트랜지스터(예를 들어 바이폴러 트랜지스터, MOS 트랜지스터 등), 다이오드(예를 들어 PN 다이오드, PIN 다이오드, 쇼트키 다이오드, MIM(Metal Insulator Metal) 다이오드, MIS(Metal Insulator Semiconductor) 다이오드, 다이오드 접속의 트랜지스터 등), 또는 이들을 조합한 논리 회로 등이 있다. 또한 스위치로서 트랜지스터를 사용하는 경우, 트랜지스터의 '도통 상태' 또는 '온 상태'란 트랜지스터의 소스 전극과 드레인 전극이 전기적으로 단락되어 있다고 간주할 수 있는 상태를 말한다. 또한 트랜지스터의 '비도통 상태' 또는 '오프 상태'란 트랜지스터의 소스 전극과 드레인 전극이 전기적으로 차단되어 있다고 간주할 수 있는 상태를 말한다. 또한 트랜지스터를 단순히 스위치로서 동작시키는 경우에는, 트랜지스터의 극성(도전형)은 특별히 한정되지 않는다.
기계적 스위치의 일례로서는, MEMS(micro electro mechanical systems) 기술을 사용한 스위치가 있다. 그 스위치는 기계적으로 움직일 수 있는 전극을 포함하고, 그 전극이 움직임으로써 도통 또는 비도통을 선택한다.
본 명세서에서 '평행'이란 2개의 직선이 -10° 이상 10° 이하의 각도로 배치된 상태를 말한다. 따라서 -5° 이상 5° 이하의 경우도 포함된다. 또한 '실질적으로 평행' 또는 '대략 평행'이란 2개의 직선이 -30° 이상 30° 이하의 각도로 배치된 상태를 말한다. 또한 '수직'이란 2개의 직선이 80° 이상 100° 이하의 각도로 배치된 상태를 말한다. 따라서 85° 이상 95° 이하의 경우도 포함된다. 또한 '실질적으로 수직' 또는 '대략 수직'이란 2개의 직선이 60° 이상 120° 이하의 각도로 배치된 상태를 말한다.
또한 본 명세서 등에서 계수치 및 계량값에 관하여 '동일하다', '같다', '동등하다', 또는 '균일하다'(이들의 동의어를 포함함) 등이라고 하는 경우에는, 명시되어 있는 경우를 제외하고 ±20%의 오차를 포함하는 것으로 한다.
본 명세서에 기재되는 실시형태에 대해서는 도면을 참조하면서 설명한다. 다만, 실시형태는 많은 상이한 형태로 실시할 수 있고, 취지 및 그 범위에서 벗어남이 없이 그 형태 및 자세한 사항을 다양하게 변경할 수 있다는 것은 통상의 기술자라면 용이하게 이해할 수 있다. 따라서 본 발명은 실시형태의 기재 내용에 한정하여 해석되는 것은 아니다. 또한 실시형태의 발명의 구성에서 동일한 부분 또는 같은 기능을 갖는 부분에는 동일한 부호를 상이한 도면 간에서 공통적으로 사용하고, 이의 반복적인 설명은 생략하는 경우가 있다. 또한 같은 기능을 갖는 부분을 가리키는 경우에는, 해치 패턴을 동일하게 하고, 특별히 부호를 붙이지 않는 경우가 있다. 또한 도면의 이해를 돕기 위하여, 사시도 또는 상면도(평면도라고도 함) 등에서는, 일부의 구성 요소의 기재를 생략하는 경우가 있다.
본 명세서에 따른 도면 등에서 크기, 층의 두께, 또는 영역은 명료화를 위하여 과장되어 있는 경우가 있다. 따라서 그 크기 또는 종횡비 등에 반드시 한정되는 것은 아니다. 또한 도면은 이상적인 예를 모식적으로 나타낸 것이고, 도면에 나타낸 형상 또는 값 등에 한정되지 않는다. 예를 들어 노이즈로 인한 신호, 전압, 또는 전류의 편차, 혹은 타이밍의 어긋남으로 인한 신호, 전압, 또는 전류의 편차 등을 포함할 수 있다.
본 명세서에 따른 도면 등에서 X 방향, Y 방향, 및 Z 방향을 나타내는 화살표를 붙이는 경우가 있다. 본 명세서 등에서 'X 방향'이란 X축을 따른 방향이고, 명시하는 경우를 제외하고 순방향과 역방향을 구별하지 않는 경우가 있다. 'Y 방향' 및 'Z 방향'에 대해서도 마찬가지이다. 또한 X 방향, Y 방향, 및 Z 방향은 각각이 서로 교차되는 방향이다. 더 구체적으로는 X 방향, Y 방향, 및 Z 방향은 각각이 서로 직교하는 방향이다. 본 명세서 등에서는 X 방향, Y 방향, 및 Z 방향 중 하나를 '제 1 방향'이라고 부르는 경우가 있다. 또한 다른 하나를 '제 2 방향'이라고 부르는 경우가 있다. 또한 나머지 하나를 '제 3 방향'이라고 부르는 경우가 있다.
본 명세서 등에서 복수의 요소에 같은 부호를 사용하는 경우, 이들을 특별히 구별해야 할 경우에는 부호에 'A', 'b', '_1', '[n]', '[m,n]' 등의 식별용 부호를 부기하여 기재하는 경우가 있다.
(실시형태 1)
본 발명의 일 형태에 따른 반도체 장치에 대하여 설명한다. 본 발명의 일 형태의 반도체 장치는 예를 들어 표시 장치의 화소에 적합하게 사용할 수 있다.
본 발명의 일 형태의 반도체 장치는 표시부를 갖는다. 표시부는 복수의 부화소를 갖는다. 복수의 부화소는 각각 제 1 트랜지스터와, 제 2 트랜지스터와, 제 1 용량 소자와, 제 2 용량 소자와, 제 3 용량 소자와, 제 1 절연층과, 배선을 갖는다. 제 1 트랜지스터는 제 2 트랜지스터, 제 1 용량 소자, 제 2 용량 소자, 및 제 3 용량 소자에 전기적으로 접속된다.
제 1 용량 소자 내지 제 3 용량 소자는 각각 하부 전극으로서 기능하는 제 1 도전층과, 상부 전극으로서 기능하는 제 2 도전층과, 제 1 도전층과 제 2 도전층 사이에 끼워지는 제 2 절연층을 갖는다. 제 1 절연층은 제 1 트랜지스터 및 제 2 트랜지스터 위에 제공된다. 제 1 용량 소자 내지 제 3 용량 소자의 제 1 도전층 및 배선은 각각 제 1 절연층 위에 제공된다.
상면에서 보았을 때, 부화소의 면적에 대한 제 1 용량 소자 내지 제 3 용량 소자의 제 1 도전층 및 배선의 합계 면적의 비율은 15% 이상인 것이 바람직하다. 또한 제 2 용량 소자의 제 1 도전층의 면적은 제 1 용량 소자의 제 1 도전층의 면적의 2배 이상인 것이 바람직하다. 제 3 용량 소자의 제 1 도전층의 면적은 제 1 용량 소자의 제 1 도전층의 면적의 2배 이상인 것이 바람직하다.
본 발명의 일 형태의 반도체 장치에 포함되는 제 1 용량 소자 내지 제 3 용량 소자의 면적은 큰 것이 바람직하다. 예를 들어 상기 반도체 장치를 적용한 표시 장치는 소형이고 높은 색 재현성을 실현할 수 있다. 또한 제 1 용량 소자 내지 제 3 용량 소자의 면적을 크게 하면, 제조 공정에서의 레지스트 마스크의 면적의 비율이 증가되어, 레지스트 마스크에 기인한 이물질의 발생을 억제할 수 있다. 이에 의하여, 패턴 불량을 저감할 수 있고, 반도체 장치의 제조 수율을 높일 수 있다. 또한 더미 트랜지스터를 제공하면, 트랜지스터를 제작하는 공정에서도 마찬가지로 이물질의 발생을 억제할 수 있어, 제조 수율을 높일 수 있다.
<구성예 1>
본 발명의 일 형태의 반도체 장치를 적용한 표시 장치의 사시도를 도 1의 (A)에 나타내었다. 도 1의 (A)에 나타낸 표시 장치(10)는 표시 영역(235)과, 제 1 구동 회로부(231)와, 제 2 구동 회로부(232)를 갖는다.
표시 영역(235)은 매트릭스로 배치된 복수의 화소(230)를 갖는다. 복수의 화소(230)는 각각 발광 디바이스를 갖는다. 발광 디바이스로서는 예를 들어 OLED(Organic Light Emitting Diode) 또는 QLED(Quantum-dot Light Emitting Diode)를 사용하는 것이 바람직하다. 발광 디바이스에 포함되는 발광 물질로서는 예를 들어 형광을 방출하는 물질(형광 재료), 인광을 방출하는 물질(인광 재료), 무기 화합물(퀀텀닷(quantum dot) 재료 등), 및 열 활성화 지연 형광을 나타내는 물질(열 활성화 지연 형광(TADF: Thermally activated delayed fluorescence) 재료)이 있다. 또한 발광 디바이스로서는 예를 들어 LED(Light Emitting Diode)를 사용할 수도 있다.
제 1 구동 회로부(231)는 예를 들어 주사선 구동 회로로서 기능한다. 제 2 구동 회로부(232)는 예를 들어 신호선 구동 회로로서 기능한다. 또한 표시 영역(235)을 사이에 두고 제 1 구동 회로부(231)와 대향하는 위치에 다른 회로를 제공하여도 좋다. 표시 영역(235)을 사이에 두고 제 2 구동 회로부(232)와 대향하는 위치에 다른 회로를 제공하여도 좋다. 또한 제 1 구동 회로부(231) 및 제 2 구동 회로부(232)를 통틀어 '주변 구동 회로'라고 하는 경우가 있다.
주변 구동 회로에는 시프트 레지스터, 레벨 시프터, 인버터, 래치, 아날로그 스위치, 논리 회로 등의 다양한 회로를 사용할 수 있다. 주변 구동 회로에는 트랜지스터 및 용량 소자를 사용할 수 있다. 또한 주변 구동 회로에 포함되는 트랜지스터 및 용량 소자와, 화소(230)에 포함되는 트랜지스터 및 용량 소자를 같은 공정으로 형성할 수 있다.
표시 장치(10)는 입출력 단자부(29)를 가져도 좋다. 표시 장치(10)의 동작에 필요한 전력 및 신호를 입출력 단자부(29)를 통하여 표시 장치(10)에 공급할 수 있다.
표시 장치(10)는 층(50)과, 층(50) 위의 층(60)의 적층 구조를 가질 수 있다. 층(50)은 매트릭스로 배치된 복수의 화소 회로(51)와, 제 1 구동 회로부(231)와, 제 2 구동 회로부(232)와, 입출력 단자부(29)를 갖는다. 층(60)은 매트릭스로 배치된 복수의 발광 디바이스(61)를 갖는다. 하나의 화소 회로(51)와 하나의 발광 디바이스(61)가 전기적으로 접속되어 하나의 화소(230)로서 기능할 수 있다. 또한 상이한 색을 나타내는 복수의 화소(230)를 합쳐 하나의 화소로서 기능시킴으로써 풀 컬러 표시를 실현할 수 있다. 이때 각 화소(230)는 부화소로서 기능한다.
도 1의 (B)에 나타낸 바와 같이, 표시 장치(10)는 층(40)과, 층(40) 위의 층(50)과, 층(50) 위의 층(60)의 적층 구조를 가져도 좋다. 도 1의 (B)에는, 층(50)에 매트릭스로 배치된 복수의 화소 회로(51)를 제공하고, 층(40)에 제 1 구동 회로부(231) 및 제 2 구동 회로부(232)를 제공하는 구성을 나타내었다. 제 1 구동 회로부(231) 및 제 2 구동 회로부(232)를 화소 회로(51)와는 다른 층에 제공함으로써, 표시 영역(235) 주위의 베젤의 폭을 좁힐 수 있기 때문에, 표시 영역(235)의 면적을 크게 할 수 있다.
표시 영역(235)의 면적을 크게 함으로써 표시 영역(235)의 해상도를 높일 수 있다. 표시 영역(235)의 해상도가 일정한 경우에는, 화소 하나당 면적을 증가할 수 있다. 따라서 표시 영역(235)의 발광 휘도를 높일 수 있다. 또한 화소 하나의 면적에 대한 발광 영역의 면적의 비율('개구율'이라고도 함)을 높일 수 있다. 예를 들어 화소의 개구율을 40% 이상 100% 미만, 바람직하게는 50% 이상 95% 이하, 더 바람직하게는 60% 이상 95% 이하로 할 수 있다. 또한 화소 하나당 면적을 크게 함으로써 발광 디바이스(61)에 공급되는 전류 밀도를 저감할 수 있다. 따라서 발광 디바이스(61)에 가해지는 부하가 경감되기 때문에, 발광 디바이스(61)의 신뢰성을 높이고, 표시 장치(10)의 신뢰성을 높일 수 있다.
표시 영역(235)과 주변 구동 회로를 적층함으로써, 이들을 전기적으로 접속하는 배선을 짧게 할 수 있다. 따라서 배선 저항 및 기생 용량이 저감되어, 표시 장치(10)의 동작 속도를 높일 수 있다. 또한 표시 장치(10)의 소비 전력이 저감된다.
층(40)은 주변 구동 회로뿐만 아니라, CPU(23)(Central Processing Unit), GPU(24)(Graphics Processing Unit), 및 기억 회로부(25) 중 하나 이상을 가져도 좋다. 본 실시형태 등에서는 주변 구동 회로, CPU(23), GPU(24), 및 기억 회로부(25)를 통틀어 '기능 회로'라고 하는 경우가 있다.
예를 들어 CPU(23)는 기억 회로부(25)에 기억된 프로그램에 따라 GPU(24) 및 층(40)에 제공된 회로의 동작을 제어하는 기능을 갖는다. GPU(24)는 화상 데이터를 형성하기 위한 연산 처리를 수행하는 기능을 갖는다. 또한 GPU(24)는 많은 행렬 연산(적화 연산(product-sum operation))을 병행하여 수행할 수 있기 때문에, 예를 들어 신경망을 사용한 연산 처리를 고속으로 수행할 수 있다. GPU(24)는 예를 들어 기억 회로부(25)에 기억되어 있는 보정 데이터를 사용하여 화상 데이터를 보정하는 기능을 갖는다. 예를 들어 GPU(24)는 밝기, 색조, 및/또는 콘트라스트 등을 보정한 화상 데이터를 생성하는 기능을 갖는다.
GPU(24)를 사용하여 화상 데이터의 업컨버트 또는 다운컨버트를 수행하여도 좋다. 또한 층(40)에 초해상 회로를 제공하여도 좋다. 초해상 회로는 표시 영역(235)에 포함되는 임의의 화소의 전위를 상기 화소의 주위에 배치된 화소의 전위와 가중치의 적화 연산에 의하여 결정하는 기능을 갖는다. 초해상 회로는 해상도가 표시 영역(235)보다 낮은 화상 데이터를 업컨버트하는 기능을 갖는다. 또한 초해상 회로는 해상도가 표시 영역(235)보다 높은 화상 데이터를 다운컨버트하는 기능을 갖는다.
초해상 회로를 가짐으로써 GPU(24)에 대한 부하를 저감할 수 있다. 예를 들어 GPU(24)에서는 2K 해상도(또는 4K 해상도)까지의 처리를 수행하고, 초해상 회로에서 4K 해상도(또는 8K 해상도)로 업컨버트함으로써 GPU(24)에 대한 부하를 저감할 수 있다. 다운컨버트도 마찬가지로 수행하면 좋다.
또한 층(40)에 포함되는 기능 회로는 이들 구성 모두를 가질 필요는 없고, 이들 이외의 구성을 가져도 좋다. 예를 들어 복수의 상이한 전위를 생성하는 전위 생성 회로 및/또는 표시 장치(10)에 포함되는 회로마다 전력의 공급 및 정지를 제어하는 파워 매니지먼트 회로 등을 가져도 좋다.
전력의 공급 및 정지는 CPU(23)를 구성하는 회로마다 수행하여도 좋다. 예를 들어 CPU(23)를 구성하는 회로 중 한동안 사용하지 않는다고 판단된 회로에 대한 전력 공급을 정지하고, 필요할 때에 전력 공급을 재개함으로써, 소비 전력을 저감할 수 있다. 전력 공급을 재개하는 데 필요한 데이터는 상기 회로를 정지하기 전에 CPU(23) 내의 기억 회로 또는 기억 회로부(25) 등에 기억해 두면 좋다. 회로를 복귀시키는 데 필요한 데이터를 기억해 둠으로써, 정지한 회로를 고속으로 복귀시킬 수 있다. 또한 클록 신호의 공급을 정지함으로써 회로 동작을 정지시켜도 좋다.
기능 회로로서, DSP 회로, 센서 회로, 통신 회로, 및/또는 FPGA(Field Programmable Gate Array) 등을 가져도 좋다.
표시 장치(10)의 단면 구성예를 도 2에 나타내었다. 도 2는 화소(230)의 일부를 발췌하여 나타낸 것이다. 표시 장치(10)는 기판(69), 트랜지스터(71), 및 용량 소자(73)를 포함한 층(50)과, 발광 디바이스(61)를 포함한 층(60)을 갖는다. 또한 층(50)은 복수의 배선을 갖는다.
기판(69) 위에 트랜지스터(71)가 제공된다. 트랜지스터(71) 위에 절연층(288)이 제공된다. 절연층(288) 위에 용량 소자(73)가 제공된다. 도 2에 나타낸 바와 같이, 용량 소자(73)는 트랜지스터(71)와 중첩되는 영역을 갖는 것이 바람직하다. 용량 소자(73)가 트랜지스터(71)와 중첩되는 영역을 가짐으로써, 화소(230)의 면적을 작게 할 수 있고, 고정세의 표시 장치로 할 수 있다. 용량 소자(73) 위에 절연층(290)이 제공된다. 절연층(290) 위에 발광 디바이스(61)가 제공된다. 발광 디바이스(61)는 트랜지스터(71)와 중첩되는 영역, 및 용량 소자(73)와 중첩되는 영역을 갖는 것이 바람직하다. 발광 디바이스(61)가 트랜지스터(71) 및 용량 소자(73)와 중첩되는 영역을 가짐으로써 개구율을 높일 수 있다. 또한 절연층(290)과 발광 디바이스(61) 사이에 절연층(291) 및 절연층(293)을 더 제공하여도 좋다.
기판(69)으로서, 절연성 기판 또는 반도체 기판을 사용할 수 있다.
기판(69) 위에 절연층(283)이 제공된다. 절연층(283)은 기판(69)으로부터 물 또는 수소 등의 불순물이 트랜지스터(71)로 확산되는 것을 방지하는 배리어층으로서 기능한다. 절연층(283)은 예를 들어 산화 알루미늄막, 산화 하프늄막, 및 질화 실리콘막 중 하나 또는 복수를 사용할 수 있다.
절연층(283) 위에 트랜지스터(71)가 제공된다. 트랜지스터(71)는 백 게이트로서 기능하는 도전층(75), 제 1 게이트 절연층으로서 기능하는 절연층(77a) 및 절연층(77b), 반도체층(79), 제 2 게이트 절연층으로서 기능하는 절연층(81), 게이트로서 기능하는 도전층(83), 그리고 한 쌍의 도전층(85)을 갖는다. 한 쌍의 도전층(85)은 반도체층(79) 위에 접하여 제공되고, 소스 전극 및 드레인 전극으로서 기능한다. 또한 절연층(283) 위에 배선(75A)이 제공된다. 배선(75A)은 도전층(75)과 같은 공정으로 형성할 수 있다.
도 2에서 제 1 게이트 절연층은 절연층(77a)과, 절연층(77a) 위의 절연층(77b)의 적층 구조를 갖지만, 본 발명의 일 형태는 이에 한정되지 않는다. 제 1 게이트 절연층은 단층 구조를 가져도 좋고, 3층 이상의 적층 구조를 가져도 좋다. 이와 마찬가지로, 도전층(75), 반도체층(79), 절연층(81), 도전층(83), 및 도전층(85)은 각각 단층 구조를 가져도 좋고, 적층 구조를 가져도 좋다.
도전층(75)은 절연층(284)에 매립되도록 제공할 수 있다. 도전층(75)의 상면의 높이와 절연층(284)의 높이가 일치하거나 실질적으로 일치하도록 평탄화 처리를 수행하면 좋다.
도전층(85)의 상면 및 측면 그리고 반도체층(79)의 측면을 덮어 절연층(285)이 제공되고, 절연층(285) 위에 절연층(286)이 제공된다. 절연층(286)의 상면의 높이는 도전층(83)의 상면 및 절연층(81)의 상면의 높이와 일치하거나 실질적으로 일치하는 것이 바람직하다.
절연층(286) 위에 절연층(287)이 제공되고, 절연층(287) 위에 절연층(288)이 제공된다.
절연층(288) 위에 용량 소자(73)가 제공된다. 용량 소자(73)는 하부 전극으로서 기능하는 도전층(87), 상부 전극으로서 기능하는 도전층(89), 및 절연층(91)을 갖는다. 절연층(91)은 도전층(87)과 도전층(89) 사이에 끼워지고, 용량 소자(73)의 유전체로서 기능한다. 또한 절연층(288) 위에 도전층(87A) 및 도전층(87B)이 제공된다. 도전층(87A) 및 도전층(87B)은 도전층(87)과 같은 공정으로 형성할 수 있다.
절연층(288), 절연층(287), 절연층(286), 및 절연층(285)에 매립되도록 플러그(274A)가 제공된다. 도 2에는, 용량 소자(73)가 플러그(274A)를 통하여 트랜지스터(71)의 소스 및 드레인 중 한쪽에 전기적으로 접속되는 구성예를 나타내었다.
용량 소자(73) 위에 절연층(289)이 제공되고, 절연층(289) 위에 절연층(290)이 제공된다. 절연층(289) 및 절연층(290)에 매립되도록 플러그(274B)가 제공된다. 절연층(290) 위에 배선(279)이 제공된다. 배선(279) 위에 절연층(291)이 제공된다. 절연층(291)에 매립되도록 플러그(274C)가 제공된다. 절연층(291) 위에 배선(281)이 제공된다. 배선(281) 위에 절연층(293)이 제공된다. 절연층(293)에 매립되도록 플러그(274D)가 제공된다.
배선(281) 위에 발광 디바이스(61)가 제공된다. 발광 디바이스(61)는 도전층(63), 도전층(67), 및 EL층(65)을 갖는다. 도전층(63)과 도전층(67) 사이에 끼워지는 EL층(65)은 적어도 발광층을 갖는다. 발광층은 광을 방출하는 발광 물질을 포함한다. 도전층(63)과 도전층(67) 간에 전압을 인가함으로써, EL층(65)으로부터 광이 방출된다. 도 2에는, 발광 디바이스(61)가 플러그(274B), 배선(279), 플러그(274C), 배선(281), 및 플러그(274D)를 통하여 용량 소자(73)에 전기적으로 접속되는 구성을 나타내었다. 도전층(63)은 발광 디바이스(61)의 화소 전극으로서 기능하고, 도전층(67)은 공통 전극으로서 기능한다.
표시 장치(10)는 표시 장치(10)의 동작에 기여하지 않는 트랜지스터(이하, 더미 트랜지스터라고도 기재함)를 갖는 것이 바람직하다. 더미 트랜지스터는 반도체층과, 도전층과, 반도체층과 도전층 사이에 끼워지는 절연층의 적층 구조를 갖고, 게이트, 드레인, 및 소스 중 하나 이상이 전기적으로 부유 상태이다. 또한 표시 장치(10)는 표시 장치(10)의 동작에 기여하지 않는 층(이하, 더미층이라고도 기재함)를 가져도 좋다. 더미층으로서는, 예를 들어 배선으로서 기능하지 않는 도전층, 즉 전기적으로 부유 상태인 도전층을 제공할 수 있다. 또한 더미층으로서 전기적으로 부유 상태인 반도체층을 제공하여도 좋다.
도 2에는, 더미 트랜지스터(71DM), 더미층(75DMb), 더미층(87DM), 더미층(89DM), 더미층(279DM), 및 더미층(281DM)을 나타내었다. 더미 트랜지스터(71DM)는 절연층(283) 위에 제공되고, 도전층(75DMa), 절연층(77a), 절연층(77b), 반도체층(79DM), 절연층(81DM), 도전층(83DM), 및 한 쌍의 도전층(85DM)을 갖는다.
더미 트랜지스터(71DM)는 트랜지스터(71)와 같은 공정으로 형성할 수 있다. 예를 들어 도전층(75DMa)은 도전층(75)과 같은 공정으로 형성할 수 있다. 또한 도전층(75) 및 도전층(75DMa)의 형성 시 더미층(75DMb)을 형성하여도 좋다. 또한 도 2에는 트랜지스터(71)의 반도체층(79)과 더미 트랜지스터(71DM)의 반도체층이 분리되어 있는 구성을 나타내었지만, 본 발명의 일 형태는 이에 한정되지 않는다. 반도체층(79)과 반도체층(79DM)으로 분리되지 않는 구성, 즉 트랜지스터(71)와 더미 트랜지스터(71DM)가 하나의 반도체층을 공유하는 구성으로 하여도 좋다.
더미층(87DM)은 절연층(288) 위에 제공되고, 도전층(87)과 같은 공정으로 형성할 수 있다. 더미층(89DM)은 절연층(91) 위에 제공되고, 도전층(89)과 같은 공정으로 형성할 수 있다. 더미층(279DM)은 절연층(290) 위에 제공되고, 배선(279)과 같은 공정으로 형성할 수 있다. 더미층(281DM)은 절연층(291) 위에 제공되고, 배선(281)과 같은 공정으로 형성할 수 있다.
하나의 화소가 복수의 더미 트랜지스터를 가져도 좋다. 또한 같은 절연층 위에 복수의 더미층을 가져도 좋다. 도 2에는 절연층(291) 위에 2개의 더미층(281DM)이 제공되는 구성을 나타내었다.
여기서, 표시 장치(10)에 포함되는 층은 포토리소그래피법을 사용하여 형성할 수 있다. 예를 들어 반도체층은 상기 반도체층이 되는 반도체막 위에 형성한 레지스트 마스크를 마스크로서 사용하여 상기 반도체막을 에칭함으로써 형성할 수 있다. 에칭에는 예를 들어 드라이 에칭법, 웨트 에칭법, 및 샌드 블라스트법 중 하나 또는 복수를 사용할 수 있다. 도전층 및 절연층도 같은 방법으로 형성할 수 있다.
레지스트 마스크는 피(被)가공막 위에 감광성 레지스트 재료를 도포하고 노광 및 현상을 수행함으로써 형성할 수 있다. 레지스트 재료로서 네거티브형 레지스트 또는 포지티브형 레지스트를 사용할 수 있다. 또한 레지스트 재료로서는 화학 증폭형 레지스트를 사용하여도 좋다. 현상에는 예를 들어 TMAH(Tetra Methyl Ammonium Hydroxide)를 사용할 수 있다. 현상에는 계면 활성제를 첨가한 강알칼리 수용액을 사용하여도 좋다.
포토리소그래피법에서 노광에 사용하는 광으로서는 예를 들어 i선(파장 365nm), g선(파장 436nm), h선(파장 405nm), 또는 이들을 혼합시킨 광을 사용할 수 있다. 또한 자외선, KrF 레이저 광, 또는 ArF 레이저 광 등을 사용할 수도 있다. 액침 노광 기술에 의하여 노광을 수행하여도 좋다. 노광에 사용하는 광으로서는 극자외(EUV: Extreme Ultra-violet)광 또는 X선을 사용하여도 좋다. 또한 노광에 사용되는 광 대신에 전자 빔을 사용할 수도 있다. 극단 자외광, X선, 또는 전자 빔을 사용하면, 매우 미세한 가공을 수행할 수 있어 바람직하다. 또한 전자 빔 등의 빔을 주사하여 노광을 수행하는 경우에는 포토마스크가 필요하지 않다.
현상 시, 레지스트 마스크의 성분인 폴리머가 현상액 중에 유출되고, 그리고 응집함으로써 이물질이 되고, 이 이물질이 피가공막 위에 부착되는 경우가 있다. 또한 현상액 처리 시에 레지스트 마스크에 침입한 현상액이 현상액 처리 후의 세정 시에 용출됨으로써, 레지스트 마스크의 성분인 폴리머가 유출되어 이물질이 되는 경우가 있다. 특히, 피가공막이 친수성을 가지면, 이물질이 부착되기 쉬워지는 경우가 있다. 레지스트 마스크가 제공되지 않은 영역에 이물질이 부착되면, 에칭 시에 이물질이 마스크로서 기능하여 패턴 불량을 일으킬 우려가 있다. 또한 패턴 불량에 기인한 단락이 일어날 가능성이 있다.
본 발명의 일 형태의 반도체 장치에서는, 더미 트랜지스터 또는 더미층을 제공함으로써, 피가공막 위에 제공되는 레지스트 마스크의 합계 면적의 비율을 높일 수 있다. 그러므로, 레지스트 마스크에 덮이지 않고, 피가공막이 노출되는 영역의 면적의 비율이 낮아지고, 상술한 레지스트 마스크에 기인하는 이물질이 상기 영역에 부착되는 것을 억제할 수 있다. 즉 패턴 불량을 저감할 수 있고, 반도체 장치의 제조 수율을 높일 수 있다.
반도체 장치의 제작 시, 피가공막 위에 제공되는 레지스트 마스크의 합계 면적의 비율은 높은 것이 바람직하다. 상면에서 보았을 때, 화소 회로(51)가 제공되는 영역의 면적에 대한, 레지스트 마스크의 합계 면적의 비율은 10% 이상인 것이 바람직하고, 12% 이상인 것이 더 바람직하고, 15% 이상인 것이 더 바람직하고, 17% 이상인 것이 더 바람직하고, 20% 이상인 것이 더 바람직하고, 25% 이상인 것이 더 바람직하고, 30% 이상인 것이 더 바람직하고, 40% 이상인 것이 더 바람직하다. 트랜지스터, 용량 소자, 및 각종 배선이 배치되지 않은 영역에 더미 트랜지스터 또는 더미층을 제공함으로써, 레지스트 마스크의 합계 면적의 비율을 높일 수 있다. 더미 트랜지스터 또는 더미층을 제공하지 않아도 레지스트 마스크의 합계 면적의 비율이 상술한 범위가 되는 경우에는, 더미 트랜지스터 또는 더미층은 제공하지 않아도 된다. 또한 레지스트 마스크의 합계 면적의 비율은 모든 포토리소그래피 공정에서 상술한 범위에 있지 않아도 된다. 또한 레지스트 마스크의 합계 면적의 비율은 높은 것이 바람직하지만, 레지스트 마스크의 합계 면적의 비율이 높으면, 상술한 레지스트 마스크에 기인하는 이물질 이외의 이물질로 인하여 패턴 불량이 발생하는 경우가 있다. 그러므로 레지스트 마스크의 합계 면적의 비율의 상한을 설정하는 경우, 90% 이하가 바람직하고, 80% 이하가 더 바람직하고, 70% 이하가 더 바람직하다. 또한 콘택트 홀의 형성에 사용하는 레지스트 마스크의 합계 면적의 비율에 대해서는 특별히 상한을 설정할 필요는 없다.
또한 본 명세서 등에서, 상면에서 보았을 때의 화소 회로(51)가 제공되는 영역의 면적을 화소의 면적 또는 부화소의 면적이라고 기재하는 경우가 있다.
같은 면에 제공되는 층의 합계 면적의 비율은 높은 것이 바람직하다. 상면에서 보았을 때, 화소(230)의 면적에 대한 상기 층의 합계 면적의 비율은 10% 이상인 것이 바람직하고, 12% 이상인 것이 더 바람직하고, 15% 이상인 것이 더 바람직하고, 17% 이상인 것이 더 바람직하고, 20% 이상인 것이 더 바람직하고, 25% 이상인 것이 더 바람직하고, 30% 이상인 것이 더 바람직하고, 40% 이상인 것이 더 바람직하다. 도 2에 나타낸 도전층(87), 도전층(87A), 도전층(87B), 및 더미층(87DM)의 구성예를 나타낸 상면도를 도 3의 (A)에 나타내었다. 도전층(87), 도전층(87A), 도전층(87B), 및 더미층(87DM)은 모두 절연층(288) 위에 제공된다. 화소(230)의 면적에 대한 도전층(87), 도전층(87A), 도전층(87B), 및 더미층(87DM)의 합계 면적의 비율은 상술한 범위로 하는 것이 바람직하다. 또한 여기서는, 도전층(87), 도전층(87A), 도전층(87B), 및 더미층(87DM)을 예로 들어 설명하였지만, 다른 층도 마찬가지로, 같은 면에 제공되는 층의 합계 면적의 비율은 상술한 범위로 하는 것이 바람직하다. 또한 합계 면적의 비율은 모든 층에서 상술한 범위에 있지 않아도 된다.
상면에서 보았을 때, 용량 소자의 면적은 큰 것이 바람직하다. 용량 소자의 면적을 크게 함으로써, 상기 용량 소자에 유지된 전하가 장기간 유지될 수 있다. 그러므로 용량 소자의 하부 전극으로서 기능하는 도전층(87)의 면적은 큰 것이 바람직하다. 도전층(87), 도전층(87A), 도전층(87B), 및 더미층(87DM)의 합계 면적의 비율은 특히 25% 이상인 것이 바람직하고, 30% 이상인 것이 더 바람직하고, 40% 이상인 것이 더 바람직하다. 상부 전극으로서 기능하는 도전층(89) 및 도전층(89)과 같은 면에 제공되는 층의 합계 면적의 비율도 마찬가지이다.
또한 도전층(87), 도전층(87A), 도전층(87B), 및 더미층(87DM)의 개수, 배치, 및 상면 형상은 도 3의 (A)에 한정되지 않는다.
도 3의 (A)에 나타낸 도전층(87), 도전층(87A), 도전층(87B), 및 더미층(87DM)의 형성 시의 레지스트 마스크의 상면도를 도 3의 (B)에 나타내었다. 레지스트 마스크(97), 레지스트 마스크(97A), 레지스트 마스크(97B), 및 레지스트 마스크(97DM)는 각각 도전층(87), 도전층(87A), 도전층(87B), 및 더미층(87DM)에 대응한다. 레지스트 마스크(97), 레지스트 마스크(97A), 레지스트 마스크(97B), 및 레지스트 마스크(97DM)는 도전층(87), 도전층(87A), 도전층(87B), 및 더미층(87DM)이 되는 도전막 위에 제공된다. 상면에서 보았을 때, 화소(230)의 면적에 대한 레지스트 마스크(97), 레지스트 마스크(97A), 레지스트 마스크(97B), 및 레지스트 마스크(97DM)의 합계 면적의 비율은 상술한 범위로 하는 것이 바람직하다. 다른 층도 마찬가지로, 같은 면에 제공되는 레지스트 마스크의 합계 면적의 비율은 상술한 범위로 하는 것이 바람직하다.
도 3의 (B)는 레지스트 마스크(97), 레지스트 마스크(97A), 레지스트 마스크(97B), 및 레지스트 마스크(97DM)의 상면 형상이 사각형인 예를 나타내었지만, 상면 형상은 특별히 한정되지 않는다. 또한 도 3의 (A) 및 (B)에는 도전층과 이 도전층에 대응하는 레지스트 마스크의 상면 형상이 서로 같은 예를 나타내었지만, 본 발명의 일 형태는 이에 한정되지 않는다. 도전층과 레지스트 마스크의 상면 형상은 달라도 좋다. 예를 들어 도전층의 단부가 이 도전층에 대응하는 레지스트 마스크의 단부보다 내측에 위치하여도 좋고 외측에 위치하여도 좋다.
주변 구동 회로에서도 마찬가지로, 같은 면에 제공되는 레지스트 마스크의 합계 면적의 비율은 높은 것이 바람직하다. 상면에서 보았을 때, 주변 구동 회로의 면적에 대한, 같은 면에 제공되는 레지스트 마스크의 합계 면적의 비율은 상술한 범위로 하는 것이 바람직하다. 또한 상면에서 보았을 때, 주변 구동 회로의 면적에 대한, 같은 면에 제공되는 층의 합계 면적의 비율은 상술한 범위로 하는 것이 바람직하다.
예를 들어 현상액의 처리 시에 현상액을 바꿈으로써, 상술한 레지스트 마스크에 기인하는 이물질이 피가공막 위에 부착되는 것을 억제할 수 있다. 또는 현상액 처리 후의 세정 시간을 길게 하거나, 세정을 복수회 수행함으로써, 피가공막 위에 이물질이 부착되는 것을 억제할 수 있다. 상기 세정에는 예를 들어 순수를 사용할 수 있다. 상기 세정에는 가스를 첨가한 순수를 사용하여도 좋다. 예를 들어 이산화 탄소를 첨가한 순수, 수소를 첨가한 순수, 또는 질소를 첨가한 순수를 사용할 수 있다. 또는 세정 후에 블로우 드라이를 수행함으로써, 피가공막 위에 이물질이 부착되는 것을 억제할 수 있다. 상기 블로우에는 예를 들어 질소, 공기, 또는 비활성 기체를 사용할 수 있다. 상기 블로우에는 건조 공기(CDA: Clean Dry Air)를 사용하여도 좋다.
<회로 구성예 1>
본 발명의 일 형태의 반도체 장치에 적용할 수 있는 회로 구성예를 도 4에 나타내었다. 도 4에 나타낸 반도체 장치(100A)는 화소 회로(51A)와 발광 디바이스(61)를 갖는다.
발광 디바이스(61)의 한쪽 단자는 화소 회로(51A)에 전기적으로 접속되고, 다른 쪽 단자는 배선(104)에 전기적으로 접속된다. 예를 들어 발광 디바이스(61)의 한쪽 단자를 애노드 단자로 하고, 다른 쪽 단자를 캐소드 단자로 할 수 있다. 또한 발광 디바이스(61)의 한쪽 단자를 캐소드 단자로 하고, 다른 쪽 단자를 애노드 단자로 하여도 좋다. 화소 회로(51)는 발광 디바이스(61)의 발광을 제어하는 기능을 갖는다.
화소 회로(51A)는 트랜지스터(M11) 내지 트랜지스터(M17) 및 용량 소자(C11) 내지 용량 소자(C13)를 갖는다.
또한 본 명세서 등에서, 트랜지스터(M11) 내지 트랜지스터(M17)는 명시된 경우를 제외하고 인핸스먼트형(노멀리 오프형)의 n채널형 전계 효과 트랜지스터인 것으로 한다. 따라서 그 문턱 전압(Vth)은 0V보다 큰 것으로 한다.
발광 디바이스(61)의 한쪽 단자는 트랜지스터(M15)의 소스 및 드레인 중 한쪽 및 용량 소자(C13)의 한쪽 단자에 전기적으로 접속된다.
트랜지스터(M15)의 게이트는 용량 소자(C13)의 다른 쪽 단자 및 트랜지스터(M17)의 소스 및 드레인 중 한쪽에 전기적으로 접속된다. 트랜지스터(M15)의 소스 및 드레인 중 다른 쪽은 용량 소자(C11)의 한쪽 단자, 용량 소자(C12)의 한쪽 단자, 트랜지스터(M12)의 소스 및 드레인 중 한쪽, 트랜지스터(M13)의 소스 및 드레인 중 한쪽, 및 트랜지스터(M16)의 소스 및 드레인 중 한쪽에 전기적으로 접속된다.
트랜지스터(M12)의 게이트는 용량 소자(C11)의 다른 쪽 단자, 트랜지스터(M13)의 소스 및 드레인 중 다른 쪽, 및 트랜지스터(M11)의 소스 및 드레인 중 한쪽에 전기적으로 접속된다. 트랜지스터(M12)는 백 게이트를 갖는다. 트랜지스터(M12)의 백 게이트는 용량 소자(C12)의 다른 쪽 단자, 및 트랜지스터(M14)의 소스 및 드레인 중 한쪽에 전기적으로 접속된다.
트랜지스터(M11)의 소스 및 드레인 중 다른 쪽은 배선(DL)에 전기적으로 접속되고, 게이트는 배선(GLa)에 전기적으로 접속된다. 트랜지스터(M11)는 트랜지스터(M12)의 게이트와 배선(DL) 간을 도통 상태로 할지 비도통 상태로 할지를 선택하는 기능을 갖는다.
트랜지스터(M12)의 소스 및 드레인 중 다른 쪽은 배선(101)에 전기적으로 접속된다. 트랜지스터(M12)는 백 게이트를 갖는다. 트랜지스터(M12)는 발광 디바이스(61)를 흐르는 전류 Ie의 양을 제어하는 기능을 갖는다. 즉 트랜지스터(M12)는 발광 디바이스(61)의 발광량을 제어하는 기능을 갖는다. 그러므로 트랜지스터(M12)를 구동 트랜지스터라고 할 수 있다.
트랜지스터(M13)의 게이트는 배선(GLb)에 전기적으로 접속된다. 트랜지스터(M13)는 트랜지스터(M12)의 게이트와 소스 간을 도통 상태로 할지 비도통 상태로 할지를 선택하는 기능을 갖는다.
트랜지스터(M14)의 게이트는 배선(GLb)에 전기적으로 접속되고, 소스 및 드레인 중 다른 쪽은 배선(102)에 전기적으로 접속된다. 트랜지스터(M14)는 배선(102)과 용량 소자(C12)의 한쪽 단자 간을 도통 상태로 할지 비도통 상태로 할지를 선택하는 기능을 갖는다.
트랜지스터(M15)는 트랜지스터(M12)와 발광 디바이스(61) 간의 도통과 비도통을 전환하는 기능을 갖는다. 트랜지스터(M15)가 오프 상태일 때 발광 디바이스(61)는 소광되고, 트랜지스터(M15)가 온 상태일 때 발광 디바이스(61)는 발광할 수 있다. 구동 트랜지스터로 결정된 양의 전류를 발광 디바이스(61)에 확실하게 흘리기 위하여, 트랜지스터(M15)는 소스 전위 및 드레인 전위가 어떤 값이어도 확실하게 온 상태가 될 필요가 있다.
트랜지스터(M16)의 게이트는 배선(GLa)에 전기적으로 접속되고, 소스 및 드레인 중 다른 쪽은 배선(103)에 전기적으로 접속된다. 트랜지스터(M16)는 트랜지스터(M12)의 소스 및 드레인 중 한쪽과 배선(103) 간을 도통 상태로 할지 비도통 상태로 할지를 선택하는 기능을 갖는다.
트랜지스터(M17)의 게이트는 배선(GLa)에 전기적으로 접속되고, 소스 및 드레인 중 다른 쪽은 배선(GLc)에 전기적으로 접속된다. 트랜지스터(M17)는 트랜지스터(M15)의 게이트와 배선(GLc) 간을 도통 상태로 할지 비도통 상태로 할지를 선택하는 기능을 갖는다.
용량 소자(C11)의 한쪽 단자, 용량 소자(C12)의 한쪽 단자, 트랜지스터(M12)의 소스 및 드레인 중 한쪽, 트랜지스터(M13)의 소스 및 드레인 중 한쪽, 트랜지스터(M15)의 소스 및 드레인 중 다른 쪽, 및 트랜지스터(M16)의 소스 및 드레인 중 한쪽이 전기적으로 접속되는 영역을 노드(ND11)라고도 한다.
용량 소자(C12)의 다른 쪽 단자, 트랜지스터(M12)의 백 게이트, 및 트랜지스터(M14)의 소스 및 드레인 중 한쪽이 전기적으로 접속되는 영역을 노드(ND12)라고도 한다.
트랜지스터(M11)의 소스 및 드레인 중 한쪽, 트랜지스터(M13)의 소스 및 드레인 중 다른 쪽, 용량 소자(C11)의 다른 쪽 단자, 및 트랜지스터(M12)의 게이트가 전기적으로 접속되는 영역을 노드(ND13)라고도 한다.
트랜지스터(M15)의 게이트, 용량 소자(C13)의 다른 쪽 단자, 및 트랜지스터(M17)의 소스 및 드레인 중 한쪽이 전기적으로 접속되는 영역을 노드(ND14)라고도 한다.
용량 소자(C11)는 노드(ND13)가 부유 상태일 때 트랜지스터(M12)의 소스 및 드레인 중 한쪽과 트랜지스터(M12)의 게이트의 전위차를 유지하는 기능을 갖는다. 용량 소자(C12)는 노드(ND12)가 부유 상태일 때 트랜지스터(M12)의 소스 및 드레인 중 한쪽과 트랜지스터(M12)의 백 게이트의 전위차를 유지하는 기능을 갖는다. 용량 소자(C13)는 노드(ND14)가 부유 상태일 때 트랜지스터(M15)의 소스 및 드레인 중 한쪽과 트랜지스터(M15)의 게이트의 전위차를 유지하는 기능을 갖는다.
용량 소자(C11) 내지 용량 소자(C13)의 용량은 큰 것이 바람직하다. 특히 용량 소자(C11) 및 용량 소자(C12)의 용량은 큰 것이 바람직하고, 용량 소자(C13)의 용량보다 큰 것이 바람직하다. 용량 소자(C11) 및 용량 소자(C12)의 용량은 각각 2fF 이상인 것이 바람직하고, 4fF 이상인 것이 더 바람직하고, 6fF 이상인 것이 더 바람직하고, 8fF 이상인 것이 더 바람직하고, 10fF 이상인 것이 더 바람직하다. 용량 소자(C13)의 용량은 1fF 이상인 것이 바람직하고, 2fF 이상인 것이 더 바람직하고, 3fF 이상인 것이 더 바람직하고, 4fF 이상인 것이 더 바람직하고, 5fF 이상인 것이 더 바람직하다. 또한 용량 소자(C11) 내지 용량 소자(C13)의 용량은 클수록 바람직하기 때문에 특별히 상한을 설정할 필요는 없다. 다만 상한을 설정하는 경우에는, 용량 소자(C11) 및 용량 소자(C12)의 용량을 각각 20fF 이하, 용량 소자(C13)의 용량을 10fF 이하로 하면 좋다.
용량 소자(C11)의 용량을 크게 함으로써, 트랜지스터(M12)의 소스 및 드레인 중 한쪽과 트랜지스터(M12)의 게이트의 전위차를 장시간 유지할 수 있다. 용량 소자(C12)의 용량을 크게 함으로써, 트랜지스터(M12)의 소스 및 드레인 중 한쪽과 트랜지스터(M12)의 백 게이트의 전위차를 장시간 유지할 수 있다. 용량 소자(C13)의 용량을 크게 함으로써, 트랜지스터(M15)의 소스 및 드레인 중 한쪽과 트랜지스터(M15)의 게이트의 전위차를 장시간 유지할 수 있다.
용량 소자(C11) 및 용량 소자(C12)에 유지되는 데이터는 표시 품질에 큰 영향을 미치기 때문에 외부 노이즈의 영향이 작은 것이 바람직하다. 용량 소자(C11) 및 용량 소자(C12)의 용량을 크게 함으로써, 외부 노이즈의 영향을 작게 할 수 있고, 표시 품질이 높은 표시 장치를 실현할 수 있다. 또한 용량 소자(C11)는 데이터를 1프레임 기간보다 길게 유지하는 것이 바람직하다. 용량 소자(C12)도 마찬가지로 데이터를 1프레임 기간보다 길게 유지하는 것이 바람직하고, 1초 이상 유지하는 것이 더 바람직하고, 1분 이상 유지하는 것이 더 바람직하고, 1시간 이상 유지하는 것이 더 바람직하다. 그러므로 용량 소자(C12)의 용량을 용량 소자(C11)의 용량보다 크게 하여도 좋다. 한편, 용량 소자(C13)는 트랜지스터(M15)를 충분히 온 상태로 할 수 있는 전압을 유지할 수 있으면 되므로, 용량 소자(C11) 및 용량 소자(C12)보다 용량이 작아도 된다.
용량 소자(C11)의 용량은 용량 소자(C13)의 용량의 2배 이상인 것이 바람직하고, 3배 이상인 것이 더 바람직하고, 4배 이상인 것이 더 바람직하고, 5배 이상인 것이 더 바람직하다. 용량 소자(C12)의 용량은 용량 소자(C13)의 용량의 2배 이상인 것이 바람직하고, 3배 이상인 것이 더 바람직하고, 4배 이상인 것이 더 바람직하고, 5배 이상인 것이 더 바람직하다.
상면에서 보았을 때, 용량 소자(C11)의 면적은 용량 소자(C13)의 면적의 2배 이상인 것이 바람직하고, 3배 이상인 것이 더 바람직하고, 4배 이상인 것이 더 바람직하고, 5배 이상인 것이 더 바람직하다. 용량 소자(C12)의 면적은 용량 소자(C13)의 면적의 2배 이상인 것이 바람직하고, 3배 이상인 것이 더 바람직하고, 4배 이상인 것이 더 바람직하고, 5배 이상인 것이 더 바람직하다.
또한 본 명세서 등에서, 용량 소자의 면적이란 용량 소자의 상부 전극과 하부 전극이 중첩되는 영역의 면적을 가리킨다.
본 발명의 일 형태의 반도체 장치에 포함되는 트랜지스터의 구조는 특별히 한정되지 않는다. 화소 회로(51A)는 예를 들어 플레이너형, FIN형(핀형), TRI-GATE형(트라이 게이트형), 톱 게이트형, 보텀 게이트형, 듀얼 게이트형(채널 위아래에 게이트가 배치되어 있는 구조) 등 다양한 구성의 트랜지스터를 사용할 수 있다. 또한 본 발명의 일 형태에 따른 트랜지스터로서 MOS형 트랜지스터, 접합형 트랜지스터, 바이폴러 트랜지스터 등을 사용할 수 있다.
본 발명의 일 형태의 반도체 장치에 포함되는 트랜지스터에 적용되는 반도체 재료는 특별히 한정되지 않는다. 예를 들어 채널이 형성되는 영역(이하, 채널 형성 영역이라고 기재함)에 단결정 반도체, 다결정 반도체, 미결정 반도체, 또는 비정질 반도체를 포함하는 트랜지스터를 사용할 수 있다. 또한 주성분이 단일의 원소로 구성되는 단체의 반도체(예를 들어 실리콘(Si) 또는 저마늄(Ge))에 한정되지 않고, 화합물 반도체(예를 들어 실리콘 저마늄(SiGe) 또는 비소화 갈륨(GaAs)) 또는 산화물 반도체 등을 사용할 수 있다.
또한 본 실시형태 등에서는 n채널형 트랜지스터를 사용하여 반도체 장치를 구성하는 예를 나타내었지만, 본 발명의 일 형태는 이에 한정되지 않는다. 반도체 장치를 구성하는 트랜지스터의 일부 또는 전부에 p채널형 트랜지스터를 사용하여도 좋다.
본 발명의 일 형태의 반도체 장치에서는, 채널 형성 영역에 산화물 반도체를 포함한 트랜지스터(이하, OS 트랜지스터라고 기재함)를 사용하여도 좋다. 또는 채널 형성 영역에 실리콘을 포함하는 트랜지스터(이하, Si 트랜지스터라고도 기재함)를 사용하여도 좋다. 실리콘으로서는 단결정 실리콘, 다결정 실리콘, 및 비정질 실리콘을 들 수 있다.
예를 들어 화소 회로(51A)에 OS 트랜지스터를 사용하여도 좋다. 산화물 반도체는 밴드 갭이 2eV 이상이기 때문에, OS 트랜지스터의 오프 전류 값은 매우 낮다.
실온하에서의 채널 폭 1μm당 OS 트랜지스터의 오프 전류값은 1aA(1×10-18A) 이하, 1zA(1×10-21A) 이하, 또는 1yA(1×10-24A) 이하로 할 수 있다. 또한 실온하에서의 채널 폭 1μm당 Si 트랜지스터의 오프 전류값은 1fA(1×10-15A) 이상 1pA(1×10-12A) 이하이다. 따라서 OS 트랜지스터의 오프 전류는 Si 트랜지스터의 오프 전류보다 10자릿수 정도 낮다고 할 수도 있다.
화소 회로(51A)에 OS 트랜지스터를 사용하면, 노드에 기록된 전하가 장기간 유지될 수 있다. 예를 들어 프레임마다 재기록을 할 필요가 없는 정지 화상을 표시하는 경우에, 주변 구동 회로의 동작을 정지하여도 화상 표시를 계속할 수 있다. 이와 같이 정지 화상의 표시 중에 주변 구동 회로의 동작을 정지하는 구동 방법을 "아이들링 스톱(idling stop) 구동"이라고도 한다. 아이들링 스톱 구동을 수행함으로써 표시 장치의 소비 전력을 저감할 수 있다.
OS 트랜지스터는 고온 환경하에서도 오프 전류가 거의 증가하지 않는다. 구체적으로는, 실온 이상 200℃ 이하의 환경 온도에서도 오프 전류가 거의 증가하지 않는다. 또한 고온 환경하에서도 온 전류가 저하되기 어렵다. OS 트랜지스터를 포함하는 반도체 장치는 고온 환경하에서도 동작이 안정되고 높은 신뢰성이 얻어진다.
OS 트랜지스터는 소스와 드레인 사이의 절연 내압이 높다. 화소 회로(51A)에 OS 트랜지스터를 사용함으로써, 전위 Va와 전위 Vc의 전위차가 큰 경우에도 동작이 안정되고, 신뢰성이 양호한 반도체 장치를 실현할 수 있다. 특히 트랜지스터(M12) 및 트랜지스터(M15) 중 한쪽 또는 양쪽에 OS 트랜지스터를 사용하는 것이 바람직하다.
OS 트랜지스터의 반도체층은 예를 들어 인듐과 원소 M(M은 갈륨, 알루미늄, 실리콘, 붕소, 이트륨, 주석, 구리, 바나듐, 베릴륨, 타이타늄, 철, 니켈, 저마늄, 지르코늄, 몰리브데넘, 란타넘, 세륨, 네오디뮴, 하프늄, 탄탈럼, 텅스텐, 및 마그네슘 중에서 선택된 1종류 또는 복수 종류)과 아연을 포함하는 것이 바람직하다. 특히 원소 M은 알루미늄, 갈륨, 이트륨, 및 주석 중에서 선택된 1종류 또는 복수 종류인 것이 바람직하다.
특히 반도체층에는 인듐(In), 갈륨(Ga), 및 아연(Zn)을 포함하는 산화물(IGZO라고도 기재함)을 사용하는 것이 바람직하다. 또는 반도체층에는 인듐(In), 알루미늄(Al), 및 아연(Zn)을 포함하는 산화물(IAZO라고도 기재함)을 사용하여도 좋다. 또는 반도체층에는 인듐(In), 알루미늄(Al), 갈륨(Ga), 및 아연(Zn)을 포함하는 산화물(IAGZO라고도 기재함)을 사용하여도 좋다.
반도체층이 In-M-Zn 산화물인 경우, 상기 In-M-Zn 산화물에서의 In의 원자수비는 M의 원자수비 이상인 것이 바람직하다. 이와 같은 In-M-Zn 산화물의 금속 원소의 원자수비로서는 예를 들어, In:M:Zn=1:1:1 또는 그 근방의 조성, In:M:Zn=1:1:1.2 또는 그 근방의 조성, In:M:Zn=1:3:2 또는 그 근방의 조성, In:M:Zn=1:3:4 또는 그 근방의 조성, In:M:Zn=2:1:3 또는 그 근방의 조성, In:M:Zn=3:1:2 또는 그 근방의 조성, In:M:Zn=4:2:3 또는 그 근방의 조성, In:M:Zn=4:2:4.1 또는 그 근방의 조성, In:M:Zn=5:1:3 또는 그 근방의 조성, In:M:Zn=5:1:6 또는 그 근방의 조성, In:M:Zn=5:1:7 또는 그 근방의 조성, In:M:Zn=5:1:8 또는 그 근방의 조성, In:M:Zn=6:1:6 또는 그 근방의 조성, In:M:Zn=5:2:5 또는 그 근방의 조성이 있다. 또한 근방의 조성이란, 원하는 원자수비의 ±30%의 범위를 포함한 것이다.
예를 들어 원자수비가 In:Ga:Zn=4:2:3 또는 그 근방의 조성이라고 기재된 경우, In의 원자수비를 4로 하였을 때, Ga의 원자수비가 1 이상 3 이하이고, Zn의 원자수비가 2 이상 4 이하인 경우를 포함한다. 또한 원자수비가 In:Ga:Zn=5:1:6 또는 그 근방의 조성이라고 기재된 경우, In의 원자수비를 5로 하였을 때, Ga의 원자수비가 0.1보다 크고 2 이하이고, Zn의 원자수비가 5 이상 7 이하인 경우를 포함한다. 또한 원자수비가 In:Ga:Zn=1:1:1 또는 그 근방의 조성이라고 기재된 경우, In의 원자수비를 1로 하였을 때, Ga의 원자수비가 0.1보다 크고 2 이하이고, Zn의 원자수비가 0.1보다 크고 2 이하인 경우를 포함한다.
예를 들어 화소 회로(51A)에 Si 트랜지스터를 사용하여도 좋다. 특히, 채널 형성 영역에 저온 폴리실리콘(LTPS: Low Temperature Poly Silicon)을 갖는 트랜지스터(이하, LTPS 트랜지스터라고도 함)를 적합하게 사용할 수 있다. LTPS 트랜지스터는 전계 효과 이동도가 높고, 주파수 특성이 양호하다.
화소 회로(51A)를 상이한 반도체 재료를 사용한 복수 종류의 트랜지스터로 구성하여도 좋다. 예를 들어 화소 회로(51A)를 LTPS 트랜지스터와 OS 트랜지스터로 구성하여도 좋다. LTPS 트랜지스터와 OS 트랜지스터를 조합한 구성을 LTPO라고 부르는 경우가 있다.
화소 회로(51A)를 상이한 반도체 재료를 사용한 복수 종류의 트랜지스터로 구성하는 경우, 트랜지스터를 그 종류마다 상이한 층에 제공하여도 좋다. 예를 들어 화소 회로(51A)가 Si 트랜지스터와 OS 트랜지스터로 구성되는 경우, Si 트랜지스터를 포함하는 층과 OS 트랜지스터를 포함하는 층을 중첩시켜 제공하여도 좋다. 이러한 구성으로 함으로써 화소 회로(51A)의 면적을 작게 할 수 있다.
주변 구동 회로를 구성하는 트랜지스터에 Si 트랜지스터 및 OS 트랜지스터 중 한쪽 또는 양쪽을 사용하여도 좋다. 예를 들어 화소 회로(51A)를 구성하는 트랜지스터에 OS 트랜지스터를 사용하고, 주변 구동 회로를 구성하는 트랜지스터에 Si 트랜지스터를 사용하여도 좋다. OS 트랜지스터는 오프 전류가 낮기 때문에 소비 전력을 저감할 수 있다. 또한 Si 트랜지스터는 OS 트랜지스터보다 동작 속도가 빠르기 때문에 주변 구동 회로에 사용하면 적합하다. 또한 표시 장치에 따라서는 화소 회로(51A)를 구성하는 트랜지스터와, 주변 구동 회로 및 주변 구동 회로를 구성하는 트랜지스터의 양쪽에 OS 트랜지스터를 사용하여도 좋다. 또한 화소 회로(51A)를 구성하는 트랜지스터와, 주변 구동 회로 및 주변 구동 회로를 구성하는 트랜지스터의 양쪽에 Si 트랜지스터를 사용하여도 좋다. 또는 화소 회로(51A)를 구성하는 트랜지스터에 Si 트랜지스터를 사용하고, 주변 구동 회로를 구성하는 트랜지스터에 OS 트랜지스터를 사용하여도 좋다.
화소 회로(51A)를 구성하는 트랜지스터 중 트랜지스터(M11) 및 트랜지스터(M13) 내지 트랜지스터(M17)는 각각 스위치로서 기능한다. 그러므로 트랜지스터(M11) 및 트랜지스터(M13) 내지 트랜지스터(M17)는 스위치의 기능을 실현할 수 있는 소자로 치환할 수 있다.
도 4에는 트랜지스터(M12)가 백 게이트를 갖고, 트랜지스터(M12) 이외의 트랜지스터가 백 게이트를 갖지 않는 구성을 나타내었지만, 본 발명의 일 형태는 이에 한정되지 않는다. 트랜지스터(M12) 이외의 트랜지스터가 백 게이트를 가져도 좋다.
화소 회로(51A)에 멀티채널형 트랜지스터를 사용하여도 좋다. 멀티채널형 트랜지스터는 전기적으로 접속되는 복수의 게이트를 갖고, 소스와 드레인 사이에 반도체층과 상기 게이트가 중첩되는 영역을 복수로 갖는다. 즉 멀티채널형 트랜지스터는 전기적으로 접속되는 복수의 게이트를 갖고, 소스와 드레인 사이에 채널 형성 영역을 복수로 갖는다. 또한 본 명세서 등에서 멀티채널형 트랜지스터를 "멀티채널 트랜지스터", "멀티 게이트 트랜지스터", 또는 "멀티 게이트형 트랜지스터"라고 기재하는 경우가 있다.
멀티채널 트랜지스터의 일례로서, 소스와 드레인 사이에 2개의 채널 형성 영역을 갖는 더블 게이트형 트랜지스터(180A)의 회로 기호의 예를 도 5의 (A)에 나타내었다.
트랜지스터(180A)는 트랜지스터(Tr1)와 트랜지스터(Tr2)가 직렬로 접속된 구성을 갖는다. 도 5의 (A)에는 트랜지스터(Tr1)의 소스 및 드레인 중 한쪽이 단자(S)에 전기적으로 접속되고, 트랜지스터(Tr1)의 소스 및 드레인 중 다른 쪽이 트랜지스터(Tr2)의 소스 및 드레인 중 한쪽에 전기적으로 접속되고, 트랜지스터(Tr2)의 소스 및 드레인 중 다른 쪽이 단자(D)에 전기적으로 접속되는 구성을 나타내었다. 또한 트랜지스터(Tr1)의 게이트와 트랜지스터(Tr2)의 게이트가 서로 전기적으로 접속되고 또한 단자(G)에 전기적으로 접속된다. 트랜지스터(180A)는 게이트를 공유하는 트랜지스터(Tr1)와 트랜지스터(Tr2)를 갖는다고 할 수도 있다.
도 5의 (A)에 나타낸 트랜지스터(180A)는 단자(G)의 전위를 변화시킴으로써 단자(S)와 단자(D) 간의 도통 또는 비도통을 전환하는 기능을 갖는다. 따라서 더블 게이트형 트랜지스터인 트랜지스터(180A)는 트랜지스터(Tr1)와 트랜지스터(Tr2)를 포함하고, 하나의 트랜지스터로서 기능한다. 즉 도 5의 (A)에서, 트랜지스터(180A)의 소스 및 드레인 중 한쪽은 단자(S)에 전기적으로 접속되고, 소스 및 드레인 중 다른 쪽은 단자(D)에 전기적으로 접속되고, 게이트는 단자(G)에 전기적으로 접속되어 있다고 할 수 있다.
화소 회로(51A)에 트리플 게이트형 트랜지스터를 사용하여도 좋다. 도 5의 (B)에 트리플 게이트형 트랜지스터(180B)의 회로 기호의 예를 나타내었다.
트랜지스터(180B)는 트랜지스터(Tr1), 트랜지스터(Tr2), 및 트랜지스터(Tr3)가 직렬로 접속된 구성을 갖는다. 도 5의 (B)에는 트랜지스터(Tr1)의 소스 및 드레인 중 한쪽이 단자(S)에 전기적으로 접속되고, 트랜지스터(Tr1)의 소스 및 드레인 중 다른 쪽이 트랜지스터(Tr2)의 소스 및 드레인 중 한쪽에 전기적으로 접속되고, 트랜지스터(Tr2)의 소스 및 드레인 중 다른 쪽이 트랜지스터(Tr3)의 소스 및 드레인 중 한쪽에 전기적으로 접속되고, 트랜지스터(Tr3)의 소스 및 드레인 중 다른 쪽이 단자(D)에 전기적으로 접속되는 구성을 나타내었다. 또한 트랜지스터(Tr1), 트랜지스터(Tr2), 및 트랜지스터(Tr3)의 게이트가 서로 전기적으로 접속되고 또한 단자(G)에 전기적으로 접속된다.
도 5의 (B)에 나타낸 트랜지스터(180B)는 단자(G)의 전위를 변화시킴으로써 단자(S)와 단자(D) 간의 도통 또는 비도통을 전환하는 기능을 갖는다. 따라서 트리플 게이트형 트랜지스터인 트랜지스터(180B)는 트랜지스터(Tr1), 트랜지스터(Tr2), 및 트랜지스터(Tr3)를 포함하고, 하나의 트랜지스터로서 기능한다. 즉 도 5의 (B)에서, 트랜지스터(180B)의 소스 및 드레인 중 한쪽은 단자(S)에 전기적으로 접속되고, 소스 및 드레인 중 다른 쪽은 단자(D)에 전기적으로 접속되고, 게이트는 단자(G)에 전기적으로 접속되어 있다고 할 수 있다.
화소 회로(51A)를 구성하는 트랜지스터는 4개 이상의 트랜지스터가 직렬로 접속된 구성을 가져도 좋다. 도 5의 (C)에 나타낸 트랜지스터(180C)에서는 6개의 트랜지스터(트랜지스터(Tr1) 내지 트랜지스터(Tr6))가 직렬로 접속된다. 또한 6개의 트랜지스터의 게이트가 서로 전기적으로 접속되고 또한 단자(G)에 전기적으로 접속된 구성을 나타내었다.
도 5의 (C)에 나타낸 트랜지스터(180C)는 단자(G)의 전위를 변화시킴으로써 단자(S)와 단자(D) 간의 도통 또는 비도통을 전환하는 기능을 갖는다. 따라서 트랜지스터(180C)는 트랜지스터(Tr1) 내지 트랜지스터(Tr6)를 포함하고, 하나의 트랜지스터로서 기능한다. 즉 도 5의 (C)에서, 트랜지스터(180C)의 소스 및 드레인 중 한쪽은 단자(S)에 전기적으로 접속되고, 소스 및 드레인 중 다른 쪽은 단자(D)에 전기적으로 접속되고, 게이트는 단자(G)에 전기적으로 접속되어 있다고 할 수 있다.
예를 들어 트랜지스터를 포화 영역에서 동작시키는 경우, 포화 영역에서의 전기 특성을 향상시키기 위하여, 트랜지스터의 채널 길이를 길게 하는 경우가 있다. 채널 길이가 긴 트랜지스터로서 멀티 게이트 트랜지스터를 사용하여도 좋다.
도 5의 (A) 내지 (C)에서는, 멀티 게이트 트랜지스터를 구성하는 각 트랜지스터가 백 게이트를 갖지 않는 구성을 나타내었지만, 본 발명의 일 형태는 이에 한정되지 않는다. 멀티 게이트 트랜지스터를 구성하는 각 트랜지스터가 백 게이트를 가져도 좋다.
<구성예 2>
도 4에 나타낸 반도체 장치(100A)와는 다른 구성예를 도 6에 나타내었다. 도 6에 나타낸 반도체 장치(100B)는 화소 회로(51B)와 발광 디바이스(61)를 갖는다. 반도체 장치(100B)는 주로 화소 회로(51B)에 포함되는 트랜지스터(M11) 및 트랜지스터(M13) 내지 트랜지스터(M17)가 백 게이트를 갖는 점에서 반도체 장치(100A)와 다르다.
도 6에는 트랜지스터(M11) 및 트랜지스터(M13) 내지 트랜지스터(M17) 각각에서 게이트와 백 게이트가 전기적으로 접속되는 예를 나타내었다. 또한 게이트와 백 게이트를 전기적으로 접속하지 않고, 백 게이트에 임의의 전위를 인가하여도 좋다. 또한 백 게이트에 공급하는 전위는 고정 전위에 한정되지 않는다. 반도체 장치를 구성하는 트랜지스터의 백 게이트에 공급하는 전위는 트랜지스터마다 상이하여도 좋고, 같아도 좋다. 또한 반도체 장치를 구성하는 모든 트랜지스터에 백 게이트를 제공할 필요는 없다. 반도체 장치는 백 게이트를 갖는 트랜지스터와 백 게이트를 갖지 않는 트랜지스터를 가져도 좋다.
도 6에 나타낸 화소 회로(51B)의 구성예를 나타낸 상면도를 도 7에 나타내었다. 도 7은 트랜지스터(M11) 내지 트랜지스터(M17)를 발췌하여 나타낸 것이다. 또한 화소 회로(51B)를 구성하는 일부의 배선도 함께 나타내었다. 또한 도 7에서는, 복잡하게 되는 것을 피하기 위하여 화소 회로(51B)의 구성 요소의 일부(절연막 등)를 생략하였다.
도 7에 나타낸 바와 같이, 트랜지스터(M11)는 반도체층(111A)을 갖는다. 도전층(107A)은 반도체층(111A)을 개재(介在)하여 도전층(103A)과 중첩되는 영역을 갖는다. 도전층(107A)의 일부는 트랜지스터(M11)의 게이트로서 기능하고, 도전층(103A)의 일부는 트랜지스터(M11)의 백 게이트로서 기능한다.
트랜지스터(M12)는 반도체층(111B)을 갖는다. 도전층(107B)은 반도체층(111B)을 개재하여 도전층(103B)과 중첩되는 영역을 갖는다. 도전층(107B)의 일부는 트랜지스터(M11)의 게이트로서 기능하고, 도전층(103B)의 일부는 트랜지스터(M11)의 백 게이트로서 기능한다. 도 7에는 트랜지스터(M12)에 트리플 게이트형 트랜지스터를 적용한 예를 나타내었다.
트랜지스터(M13)는 반도체층(111C)을 갖는다. 도전층(107C)은 반도체층(111C)을 개재하여 도전층(103C)과 중첩되는 영역을 갖는다. 도전층(107C)의 일부는 트랜지스터(M13)의 게이트로서 기능하고, 도전층(103C)의 일부는 트랜지스터(M13)의 백 게이트로서 기능한다.
트랜지스터(M14)는 반도체층(111D)을 갖는다. 도전층(107C)은 반도체층(111D)을 개재하여 도전층(103C)과 중첩되는 영역을 갖는다. 도전층(107C)의 일부는 트랜지스터(M14)의 게이트로서 기능하고, 도전층(103C)의 일부는 트랜지스터(M14)의 백 게이트로서 기능한다.
트랜지스터(M15)는 반도체층(111E)을 갖는다. 도전층(107D)은 반도체층(111E)을 개재하여 도전층(103D)과 중첩되는 영역을 갖는다. 도전층(107D)의 일부는 트랜지스터(M15)의 게이트로서 기능하고, 도전층(103D)의 일부는 트랜지스터(M15)의 백 게이트로서 기능한다.
트랜지스터(M16)는 반도체층(111C)을 갖는다. 도전층(107A)은 반도체층(111C)을 개재하여 도전층(103A)과 중첩되는 영역을 갖는다. 도전층(107A)의 일부는 트랜지스터(M16)의 게이트로서 기능하고, 도전층(103A)의 일부는 트랜지스터(M16)의 백 게이트로서 기능한다. 또한 도 7에는 트랜지스터(M16)와 트랜지스터(M13)가 반도체층(111C)의 일부를 공유하는 구성을 나타내었지만, 본 발명의 일 형태는 이에 한정되지 않는다. 트랜지스터(M16)와 트랜지스터(M13)가 반도체층을 공유하지 않고, 각 트랜지스터가 분리된 반도체층을 가져도 좋다.
트랜지스터(M17)는 반도체층(111F)을 갖는다. 도전층(107A)은 반도체층(111F)을 개재하여 도전층(103A)과 중첩되는 영역을 갖는다. 도전층(107A)의 일부는 트랜지스터(M17)의 게이트로서 기능하고, 도전층(103A)의 일부는 트랜지스터(M17)의 백 게이트로서 기능한다.
배선(103), 도전층(103A) 내지 도전층(103D)에는 같은 재료를 사용할 수 있다. 또한 배선(103), 도전층(103A) 내지 도전층(103D)은 같은 공정으로 형성할 수 있다. 또한 배선(103), 도전층(103A) 내지 도전층(103D)에 상이한 재료를 사용하여도 좋다.
반도체층(111A) 내지 반도체층(111F)에는 같은 재료를 사용할 수 있다. 또한 반도체층(111A) 내지 반도체층(111F)은 같은 공정으로 형성할 수 있다. 또한 반도체층(111A) 내지 반도체층(111F)에 상이한 재료를 사용하여도 좋다.
도전층(107A) 내지 도전층(107D)에는 같은 재료를 사용할 수 있다. 또한 도전층(107A) 내지 도전층(107D)은 같은 공정으로 형성할 수 있다. 또한 도전층(107A) 내지 도전층(107D)에 상이한 재료를 사용하여도 좋다.
화소 회로(51B)는 트랜지스터(M11) 내지 트랜지스터(M17) 이외에, 하나 이상의 더미 트랜지스터를 갖는 것이 바람직하다. 도 7에서는, 화소 회로(51B)에 포함되는 복수의 더미 트랜지스터 중에서 더미 트랜지스터(109DMa) 및 더미 트랜지스터(109DMb)에 부호를 부기하였다.
더미 트랜지스터(109DMa)는 반도체층(111DMa)과, 반도체층(111DMa) 위의 도전층(107DMa)을 갖는다. 더미 트랜지스터(109DMb)는 반도체층(111E)과, 반도체층(111E) 위의 도전층(107DMb)을 갖는다.
더미 트랜지스터는 트랜지스터(M11) 내지 트랜지스터(M17) 중 어느 것과 공유하는 층을 가져도 좋다. 도 7에는 더미 트랜지스터(109DMb)와 트랜지스터(M15)가 반도체층(111E)을 공유하는 예를 나타내었다. 더미 트랜지스터는 트랜지스터(M11) 내지 트랜지스터(M17) 중 어느 것과도 공유하는 층을 갖지 않아도 된다. 더미 트랜지스터(109DMa)에서의 도전층(107DMa) 및 더미 트랜지스터(109DMb)에서의 도전층(107DMb)은 각각 트랜지스터(M11) 내지 트랜지스터(M17)의 게이트에 상당한다. 도전층(107DMa) 및 도전층(107DMb)은 더미층이라고 할 수도 있다.
도 7에 나타낸 트랜지스터(M11) 내지 트랜지스터(M17)에 용량 소자(C11) 내지 용량 소자(C13)를 추가한 상면도를 도 8에 나타내었다. 또한 복잡하게 되는 것을 피하기 위하여, 도 8에는 용량 소자(C11) 내지 용량 소자(C13)의 하부 전극을 발췌하여 나타내었다. 또한 화소 회로(51B)를 구성하는 일부의 배선도 함께 나타내었다.
용량 소자(C11) 내지 용량 소자(C13)는 트랜지스터(M11) 내지 트랜지스터(M17) 위에 제공할 수 있다.
용량 소자(C11)의 하부 전극으로서 기능하는 도전층(105A)은 콘택트 홀(110A)을 통하여 트랜지스터(M11)의 소스 및 드레인 중 한쪽에 전기적으로 접속된다. 도전층(105A)은 콘택트 홀(110B)을 통하여 트랜지스터(M12)의 게이트에 전기적으로 접속된다. 도전층(105A)은 콘택트 홀(110C)을 통하여 트랜지스터(M13)의 소스 및 드레인 중 다른 쪽에 전기적으로 접속된다. 또한 전기적으로 접속되는 2개의 소자 및 배선은 콘택트 홀에 제공되는 플러그를 통하여 전기적으로 접속되어도 좋다.
용량 소자(C12)의 하부 전극으로서 기능하는 도전층(105B)은 콘택트 홀(110D)을 통하여 트랜지스터(M12)의 백 게이트에 전기적으로 접속된다. 도전층(105B)은 콘택트 홀(110E)을 통하여 트랜지스터(M14)의 소스 및 드레인 중 한쪽에 전기적으로 접속된다.
용량 소자(C13)의 하부 전극으로서 기능하는 도전층(105C)은 콘택트 홀(110F)을 통하여 트랜지스터(M15)의 게이트에 전기적으로 접속된다. 도전층(105C)은 콘택트 홀(110J)을 통하여 트랜지스터(M15)의 백 게이트에 전기적으로 접속된다. 즉 도전층(105C)을 통하여 트랜지스터(M15)의 게이트와 백 게이트가 전기적으로 접속된다. 도전층(105C)은 콘택트 홀(110G)을 통하여 트랜지스터(M17)의 소스 및 드레인 중 한쪽에 전기적으로 접속된다.
도 8에 나타낸 바와 같이, 용량 소자(C11)는 트랜지스터(M11) 및 트랜지스터(M13)와 중첩되는 영역과 중첩되는 영역을 갖는 것이 바람직하다. 용량 소자(C12)는 트랜지스터(M14)와 중첩되는 영역을 갖는 것이 바람직하다. 용량 소자(C13)는 트랜지스터(M17)와 중첩되는 영역을 갖는 것이 바람직하다. 용량 소자가 트랜지스터와 중첩되는 영역을 가짐으로써 화소 회로(51A)의 면적을 작게 할 수 있고, 고정세의 표시 장치로 할 수 있다.
도전층(105D)은 콘택트 홀(110H)을 통하여 트랜지스터(M11)의 소스 및 드레인 중 다른 쪽에 전기적으로 접속된다.
도전층(105E)은 콘택트 홀(110I)을 통하여 트랜지스터(M12)의 소스 및 드레인 중 한쪽에 전기적으로 접속된다. 도전층(105E)은 콘택트 홀(110K)을 통하여 트랜지스터(M15)의 소스 및 드레인 중 다른 쪽에 전기적으로 접속된다. 도전층(105E)은 콘택트 홀(110X)을 통하여 트랜지스터(M13)의 소스 및 드레인 중 한쪽 및 트랜지스터(M16)의 소스 및 드레인 중 한쪽에 전기적으로 접속된다.
도전층(105F)은 콘택트 홀(110L)을 통하여 트랜지스터(M12)의 소스 및 드레인 중 다른 쪽에 전기적으로 접속된다.
도전층(105G)은 콘택트 홀(110M)을 통하여 트랜지스터(M14)의 소스 및 드레인 중 다른 쪽에 전기적으로 접속된다.
도전층(105H)은 콘택트 홀(110N)을 통하여 트랜지스터(M15)의 소스 및 드레인 중 한쪽에 전기적으로 접속된다.
도전층(105I)은 콘택트 홀(110P)을 통하여 트랜지스터(M16)의 소스 및 드레인 중 다른 쪽에 전기적으로 접속된다. 도전층(105I)은 콘택트 홀(110Q)을 통하여 배선(103)에 전기적으로 접속된다. 즉 트랜지스터(M16)의 소스 및 드레인 중 다른 쪽은 도전층(105I)을 통하여 배선(103)에 전기적으로 접속된다. 트랜지스터(M16)와 배선(103)을 전기적으로 접속하는 도전층(105I)과 같이, 2개의 소자 및 배선을 전기적으로 접속하는 도전층을 리드 배선 또는 단순히 배선이라고 할 수 있다. 예를 들어 2개의 트랜지스터를 리드 배선에 의하여 전기적으로 접속할 수 있다.
도전층(105J)은 콘택트 홀(110R)을 통하여 트랜지스터(M17)의 소스 및 드레인 중 다른 쪽에 전기적으로 접속된다.
도전층(105K)은 콘택트 홀(110S)을 통하여 도전층(103A)에 전기적으로 접속된다. 도전층(105K)은 콘택트 홀(110T)을 통하여 도전층(107A)에 전기적으로 접속된다. 즉 도전층(105K)을 통하여 트랜지스터(M11)의 게이트와 백 게이트, 트랜지스터(M16)의 게이트와 백 게이트, 그리고 트랜지스터(M17)의 게이트와 백 게이트가 전기적으로 접속된다.
도전층(105L)은 콘택트 홀(110V)을 통하여 도전층(103C)에 전기적으로 접속된다. 도전층(105L)은 콘택트 홀(110W)을 통하여 도전층(107C)에 전기적으로 접속된다. 즉 도전층(105L)을 통하여 트랜지스터(M13)의 게이트와 백 게이트 그리고 트랜지스터(M14)의 게이트와 백 게이트가 전기적으로 접속된다.
도전층(105A) 내지 도전층(105L)에는 같은 재료를 사용할 수 있다. 또한 도전층(105A) 내지 도전층(105L)은 같은 공정으로 형성할 수 있다. 또한 도전층(105A) 내지 도전층(105L)에 상이한 재료를 사용하여도 좋다.
도 8에 나타낸 용량 소자(C11) 내지 용량 소자(C13)의 하부 전극에 상부 전극을 추가한 상면도를 도 9에 나타내었다.
용량 소자(C11) 및 용량 소자(C12)의 상부 전극으로서 기능하는 도전층(106A)은 도전층(105A)과 중첩되는 영역 및 도전층(105B)과 중첩되는 영역을 갖는다. 용량 소자(C13)의 상부 전극으로서 기능하는 도전층(106B)은 도전층(105C)과 중첩되는 영역을 갖는다. 도 9에는 용량 소자(C11) 내지 용량 소자(C13)의 상부 전극의 단부가 하부 전극의 단부보다 내측에 위치하는 예, 즉 상부 전극이 하부 전극을 포함하는 예를 나타내었다. 상부 전극이 하부 전극을 포함하는 구성으로 함으로써, 용량 소자의 누설을 저감할 수 있다. 또한 용량 소자(C11) 내지 용량 소자(C13)의 상부 전극의 단부가 하부 전극의 단부보다 외측에 위치하여도 좋다.
도전층(106A) 및 도전층(106B)에는 같은 재료를 사용할 수 있다. 또한 도전층(106A) 및 도전층(106B)은 같은 공정으로 형성할 수 있다. 또한 도전층(106A) 및 도전층(106B)에 상이한 재료를 사용하여도 좋다.
용량 소자(C11) 내지 용량 소자(C13)는 각각 상부 전극과 하부 전극 사이에 끼워지고 유전체로서 기능하는 절연층을 갖는다. 또한 용량 소자(C11)에 포함되는 절연층, 용량 소자(C12)에 포함되는 절연층, 및 용량 소자(C13)에 포함되는 절연층은 같은 공정으로 형성할 수 있다.
용량 소자(C11) 내지 용량 소자(C13)의 용량은 상술한 범위로 하는 것이 바람직하다. 상면에서 보았을 때, 용량 소자(C11) 내지 용량 소자(C13)의 면적은 상술한 범위로 하는 것이 바람직하다. 도 9에 나타낸 바와 같이, 용량 소자의 상부 전극이 하부 전극을 포함하는 경우에는, 용량 소자의 면적을 하부 전극의 면적으로 치환할 수 있다. 즉 상면에서 보았을 때, 용량 소자(C11)의 하부 전극의 면적은 용량 소자(C13)의 하부 전극의 면적의 2배 이상인 것이 바람직하고, 3배 이상인 것이 더 바람직하고, 4배 이상인 것이 더 바람직하고, 5배 이상인 것이 더 바람직하다. 용량 소자(C12)의 하부 전극의 면적은 용량 소자(C13)의 하부 전극의 면적의 2배 이상인 것이 바람직하고, 3배 이상인 것이 더 바람직하고, 4배 이상인 것이 더 바람직하고, 5배 이상인 것이 더 바람직하다.
도 9에 나타낸 트랜지스터(M11) 내지 트랜지스터(M17) 및 용량 소자(C11) 내지 용량 소자(C13)에 배선(GLa) 내지 배선(GLc) 및 배선(101)을 추가한 상면도를 도 10에 나타내었다. 또한 화소 회로(51B)를 구성하는 일부의 배선도 함께 나타내었다.
배선(GLa)은 콘택트 홀(115A)을 통하여 도전층(105K)에 전기적으로 접속된다. 즉 배선(GLa)은 트랜지스터(M11)의 게이트, 트랜지스터(M16)의 게이트, 및 트랜지스터(M17)의 게이트에 전기적으로 접속된다.
배선(GLb)은 콘택트 홀(115B)을 통하여 도전층(105L)에 전기적으로 접속된다. 즉 배선(GLb)은 트랜지스터(M13)의 게이트 및 트랜지스터(M14)의 게이트에 전기적으로 접속된다.
배선(GLc)은 콘택트 홀(115C)을 통하여 도전층(105J)에 전기적으로 접속된다. 즉 배선(GLc)은 트랜지스터(M17)의 소스 및 드레인 중 다른 쪽에 전기적으로 접속된다.
배선(101)은 콘택트 홀(115D)을 통하여 도전층(105F)에 전기적으로 접속된다. 즉 배선(101)은 트랜지스터(M12)의 소스 및 드레인 중 다른 쪽에 전기적으로 접속된다.
도전층(113A)은 콘택트 홀(115E)을 통하여 도전층(105G)에 전기적으로 접속된다.
도전층(113B)은 콘택트 홀(115F)을 통하여 도전층(105D)에 전기적으로 접속된다.
도전층(113C)은 콘택트 홀(115G)을 통하여 도전층(106A)에 전기적으로 접속된다. 도전층(113C)은 콘택트 홀(115H)을 통하여 도전층(105E)에 전기적으로 접속된다. 즉 도전층(113C)을 통하여 용량 소자(C11)의 한쪽 단자, 용량 소자(C12)의 한쪽 단자, 트랜지스터(M12)의 소스 및 드레인 중 한쪽, 트랜지스터(M13)의 소스 및 드레인 중 한쪽, 트랜지스터(M15)의 소스 및 드레인 중 다른 쪽, 및 트랜지스터(M16)의 소스 및 드레인 중 한쪽이 전기적으로 접속된다.
도전층(113D)은 콘택트 홀(115I)을 통하여 도전층(105H)에 전기적으로 접속된다. 도전층(113D)은 콘택트 홀(115J)을 통하여 도전층(106B)에 전기적으로 접속된다. 즉 도전층(113D)을 통하여 트랜지스터(M15)의 소스 및 드레인 중 한쪽과 용량 소자(C13)의 한쪽 단자가 전기적으로 접속된다.
배선(GLa) 내지 배선(GLc), 배선(101), 및 도전층(113A) 내지 도전층(113D)에는 같은 재료를 사용할 수 있다. 또한 배선(GLa) 내지 배선(GLc), 배선(101), 및 도전층(113A) 내지 도전층(113D)은 같은 공정으로 형성할 수 있다. 또한 배선(GLa) 내지 배선(GLc), 배선(101), 및 도전층(113A) 내지 도전층(113D)에 상이한 재료를 사용하여도 좋다.
도 10에 나타낸 배선(GLa) 내지 배선(GLc), 배선(101), 및 도전층(113A) 내지 도전층(113D)에 배선(DL) 및 배선(102)을 추가한 상면도를 도 11에 나타내었다. 또한 화소 회로(51B)를 구성하는 일부의 배선도 함께 나타내었다.
배선(DL)은 콘택트 홀(117A)을 통하여 도전층(113B)에 전기적으로 접속된다. 즉 배선(DL)은 트랜지스터(M11)의 소스 및 드레인 중 다른 쪽에 전기적으로 접속된다.
배선(102)은 콘택트 홀(117B)을 통하여 도전층(113A)에 전기적으로 접속된다. 즉 배선(102)은 트랜지스터(M14)의 소스 및 드레인 중 다른 쪽에 전기적으로 접속된다.
배선(119)은 콘택트 홀(117C)을 통하여 도전층(113D)에 전기적으로 접속된다.
상면에서 보았을 때, 화소 회로(51B)가 제공되는 영역의 면적에 대한, 같은 면에 제공되는 층의 합계 면적의 비율은 10% 이상인 것이 바람직하고, 12% 이상인 것이 더 바람직하고, 15% 이상인 것이 더 바람직하고, 17% 이상인 것이 더 바람직하고, 20% 이상인 것이 더 바람직하고, 25% 이상인 것이 더 바람직하고, 30% 이상인 것이 더 바람직하고, 40% 이상인 것이 더 바람직하다. 또한 합계 면적의 비율은 모든 층에서 상술한 범위에 있지 않아도 된다.
같은 면에 제공되는 층의 합계 면적의 비율에 대하여 구체적으로 설명한다.
트랜지스터(M11) 내지 트랜지스터(M17)의 백 게이트, 더미 트랜지스터의 백 게이트, 배선(103), 그리고 이들과 같은 면에 제공되는 배선 및 더미층의 상면도를 도 12의 (A)에 나타내었다. 도 12의 (A)는 행 방향으로 연속되는 3개의 화소 회로(51B)를 나타낸 것이다. 상면에서 보았을 때, 상술한 백 게이트, 배선(103), 배선, 및 더미층의 합계 면적의 비율은 높은 것이 바람직하고, 특히 상술한 범위로 하는 것이 바람직하다. 또한 도 12의 (A)에 나타낸 구성예의 경우, 화소 회로(51)가 제공되는 영역의 면적에 대한 층의 합계 면적의 비율은 34%이다.
트랜지스터(M11) 내지 트랜지스터(M17)의 반도체층, 더미 트랜지스터의 반도체층, 및 이들과 같은 면에 제공되는 반도체층의 상면도를 도 12의 (B)에 나타내었다. 상면에서 보았을 때, 반도체층의 합계 면적의 비율은 높은 것이 바람직하고, 특히 상술한 범위로 하는 것이 바람직하다. 또한 도 12의 (B)에 나타낸 구성예의 경우, 화소 회로(51)가 제공되는 영역의 면적에 대한 층의 합계 면적의 비율은 약 23%이다.
트랜지스터(M11) 내지 트랜지스터(M17)의 게이트, 더미 트랜지스터의 게이트, 그리고 이들과 같은 면에 제공되는 배선 및 더미층의 상면도를 도 13의 (A)에 나타내었다. 상면에서 보았을 때, 게이트, 배선, 및 더미층의 합계 면적의 비율은 높은 것이 바람직하고, 특히 상술한 범위로 하는 것이 바람직하다. 또한 도 13의 (A)에 나타낸 구성예의 경우, 화소 회로(51)가 제공되는 영역의 면적에 대한 층의 합계 면적의 비율은 약 21%이다.
용량 소자(C11) 내지 용량 소자(C13)의 하부 전극, 및 이들과 같은 면에 제공되는 배선의 상면도를 도 13의 (B)에 나타내었다. 상면에서 보았을 때, 하부 전극 및 배선의 합계 면적의 비율은 높은 것이 바람직하고, 특히 상술한 범위로 하는 것이 바람직하다. 또한 도 13의 (B)에 나타낸 구성예의 경우, 화소 회로(51)가 제공되는 영역의 면적에 대한 층의 합계 면적의 비율은 약 58%이다.
용량 소자(C11) 내지 용량 소자(C13)의 상부 전극의 상면도를 도 14의 (A)에 나타내었다. 상면에서 보았을 때, 상부 전극의 합계 면적의 비율은 높은 것이 바람직하고, 특히 상술한 범위로 하는 것이 바람직하다. 또한 도 14의 (A)에 나타낸 구성예의 경우, 화소 회로(51)가 제공되는 영역의 면적에 대한 층의 합계 면적의 비율은 약 49%이다.
배선(GLa) 내지 배선(GLc), 배선(101), 및 이들과 같은 면에 제공되는 배선의 상면도를 도 14의 (B)에 나타내었다. 상면에서 보았을 때, 배선의 합계 면적의 비율은 높은 것이 바람직하고, 특히 상술한 범위로 하는 것이 바람직하다. 또한 도 14의 (B)에 나타낸 구성예의 경우, 화소 회로(51)가 제공되는 영역의 면적에 대한 층의 합계 면적의 비율은 약 44%이다.
배선(DL), 배선(102), 및 이들과 같은 면에 제공되는 배선의 상면도를 도 15의 (A)에 나타내었다. 상면에서 보았을 때, 배선의 합계 면적의 비율은 높은 것이 바람직하고, 특히 상술한 범위로 하는 것이 바람직하다. 또한 도 15의 (A)에 나타낸 구성예의 경우, 화소 회로(51)가 제공되는 영역의 면적에 대한 층의 합계 면적의 비율은 약 43%이다.
도 12의 (A) 내지 도 15의 (A)에 나타낸 각 층을 중첩시킨 상면도를 도 15의 (B)에 나타내었다. 또한 도 15의 (B)는 행 방향으로 연속되는 3개의 화소 회로(51B)를 발췌하여 나타내었지만, 도 1의 (A) 등에 나타낸 바와 같이 표시 영역(235)에는 매트릭스로 배열된 화소 회로가 제공된다.
<화소의 배열의 예>
화소의 배열에 대하여 설명한다.
적색광을 방출하는 기능을 갖는 화소(230), 녹색광을 방출하는 기능을 갖는 화소(230), 및 청색광을 방출하는 기능을 갖는 화소(230)를 합쳐 하나의 화소로서 기능시키고, 각 화소(230)의 발광량(발광 휘도)을 제어함으로써, 풀 컬러 표시를 실현할 수 있다. 따라서 상기 3개의 화소(230)는 각각이 부화소로서 기능한다. 각 부화소는 발광 디바이스(61)와, 발광 디바이스(61)의 발광을 제어하는 화소 회로(51)를 갖는다.
부화소의 배열은 특별히 한정되지 않고, 다양한 배열을 사용할 수 있다. 발광 디바이스(61)의 배열로서는, 예를 들어 스트라이프 배열, S 스트라이프 배열, 매트릭스 배열, 델타 배열, 베이어 배열, 및 펜타일 배열이 있다.
부화소의 배열의 예를 도 16의 (A) 내지 (G)에 나타내었다. 도 16의 (A) 내지 (G)에 나타낸 부화소의 상면 형상은 발광 디바이스의 발광 영역의 상면 형상에 상당한다. 또한 화소 회로(51)가 제공되는 영역의 상면 형상과 상기 화소 회로(51)가 제어하는 발광 디바이스(61)의 발광 영역의 상면 형상은 일치하지 않아도 된다.
스트라이프 배열의 예를 도 16의 (A)에 나타내었다. 도 16의 (A)에 나타낸 화소(230)는 행 방향으로 적색광을 방출하는 기능을 갖는 부화소(230R), 녹색광을 방출하는 기능을 갖는 부화소(230G), 및 청색광을 방출하는 기능을 갖는 부화소(230B)를 갖는다.
또한 도 16의 (A)는 부화소의 상면 형상이 직사각형인 예를 나타내었지만, 본 발명의 일 형태는 이에 한정되지 않는다. 또한 부화소의 상면 형상으로서는 예를 들어 삼각형, 사각형(직사각형 및 정사각형을 포함함), 오각형 등의 다각형, 모서리가 둥근 상기 다각형, 타원형, 및 원형이 있다.
3개의 부화소로부터 방출되는 광의 색은 적색(R), 녹색(G), 및 청색(B)의 조합에 한정되지 않고, 시안(C), 마젠타(M), 및 황색(Y)이어도 좋다. 도 16의 (B)에 나타낸 화소(230)는 행 방향으로 시안색광을 방출하는 기능을 갖는 부화소(230C), 마젠타색광을 방출하는 기능을 갖는 부화소(230M), 및 황색광을 방출하는 기능을 갖는 부화소(230Y)를 갖는다.
델타 배열의 예를 도 16의 (C)에 나타내었다. 도 16의 (C)에 나타낸 바와 같이, 각 부화소 각각의 중심점을 잇는 선이 삼각형이 되도록 배열하여도 좋다.
부화소의 면적은 서로 달라도 좋다. 발광색에 따라 발광 효율 및 신뢰성 등이 다른 경우, 발광색마다 부화소의 면적을 다르게 하여도 좋다.
S 스트라이프 배열의 예를 도 16의 (D)에 나타내었다. 도 16의 (D)에 나타낸 화소(230)는 2행 2열로 구성되고, 왼쪽 열(제 1 열)에 2개의 부화소(부화소(230R) 및 부화소(230G))를 갖고, 오른쪽 열(제 2 열)에 하나의 부화소(부화소(230B))를 갖는다. 바꿔 말하면 화소(230)는 위쪽 행(제 1 행)에 2개의 부화소(부화소(230R) 및 부화소(230B))를 갖고, 아래쪽 행(제 2 행)에 2개의 부화소(부화소(230G) 및 부화소(230B))를 갖고, 이 2행에 걸쳐 부화소(230B)를 갖는다.
4개의 부화소를 합쳐 하나의 화소(230)로서 기능시켜도 좋다. 예를 들어 도 16의 (E)에 나타낸 바와 같이, 화소(230)는 4개의 부화소(부화소(230R), 부화소(230G), 부화소(230B), 및 백색광을 방출하는 발광 디바이스(61)를 갖는 부화소(230W))를 가져도 좋다. 화소(230)는 부화소(230R) 및 부화소(230G)에 부화소(230W)를 추가함으로써 표시 영역의 휘도를 높일 수 있다. 또한 도 16의 (F)에 나타낸 바와 같이, 부화소(230R), 부화소(230G), 및 부화소(230B)에 부화소(230Y)를 추가하여도 좋다. 도 16의 (G)에 나타낸 바와 같이, 부화소(230C), 부화소(230M), 부화소(230Y)에 부화소(230W)를 추가하여도 좋다.
하나의 화소로서 기능시키는 부화소의 수를 늘리고, 적색, 녹색, 청색, 시안, 마젠타, 및 황색 등의 광을 제어하는 부화소를 적절히 조합하여 사용함으로써, 중간조의 재현성을 높일 수 있다. 따라서 표시 품질을 높일 수 있다.
본 발명의 일 형태의 표시 장치는 다양한 규격의 색역을 재현할 수 있다. 예를 들어 텔레비전 방송에 사용되는 PAL(Phase Alternating Line) 규격 및 NTSC(National Television System Committee) 규격, 퍼스널 컴퓨터, 디지털 카메라, 프린터 등의 전자 기기에 사용되는 표시 장치에서 널리 사용되는 sRGB(standard RGB) 규격 및 Adobe RGB 규격, HDTV(High Definition Television, 하이비전이라고도 함)에 사용되는 ITU-R BT.709(International Telecommunication Union Radiocommunication Sector Broadcasting Service(Television) 709) 규격, 디지털 시네마 영사에 사용되는 DCI-P3(Digital Cinema Initiatives P3) 규격, UHDTV(Ultra High Definition Television, 슈퍼 하이비전이라고도 함)에 사용되는 ITU-R BT.2020(REC.2020(Recommendation 2020)) 규격 등의 색역을 재현할 수 있다.
화소(230)를 1920×1080의 매트릭스로 배치하면 소위 풀 하이비전('2K 해상도', '2K1K', 또는 '2K' 등이라고도 함)의 해상도로 풀 컬러 표시를 할 수 있는 표시 장치(10)를 실현할 수 있다. 또한 예를 들어 화소(230)를 3840×2160의 매트릭스로 배치하면 소위 울트라 하이비전('4K 해상도', '4K2K', 또는 '4K' 등이라고도 함)의 해상도로 풀 컬러 표시를 할 수 있는 표시 장치(10)를 실현할 수 있다. 또한 예를 들어 화소(230)를 7680×4320의 매트릭스로 배치하면 소위 슈퍼 하이비전('8K 해상도', '8K4K', 또는 '8K' 등이라고도 함)의 해상도로 풀 컬러 표시를 할 수 있는 표시 장치(10)를 실현할 수 있다. 화소(230)를 늘림으로써 16K 또는 32K의 해상도로 풀 컬러 표시를 할 수 있는 표시 장치(10)를 실현할 수도 있다.
표시 영역(235)의 화소 밀도는 100ppi 이상 10000ppi 이하가 바람직하고, 1000ppi 이상 10000ppi 이하가 더 바람직하다. 예를 들어 2000ppi 이상 6000ppi 이하이어도 좋고, 3000ppi 이상 5000ppi 이하이어도 좋다.
또한 표시 영역(235)의 종횡비에 대해서는 특별히 한정되지 않는다. 표시 장치(10)의 표시 영역(235)은 예를 들어 1:1(정사각형), 4:3, 16:9, 16:10 등 다양한 종횡비에 대응할 수 있다.
표시 영역(235)의 대각의 크기는 0.1인치 이상 100인치 이하이면 좋고, 100인치 이상이어도 좋다.
또한 표시 장치(10)를 가상 현실(VR) 또는 증강 현실(AR)용 표시 장치로서 사용하는 경우, 표시 영역(235)의 대각의 크기는 0.1인치 이상 5.0인치 이하, 바람직하게는 0.5인치 이상 2.0인치 이하, 더 바람직하게는 1인치 이상 1.7인치 이하로 할 수 있다. 예를 들어 표시 영역(235)의 대각의 크기를 1.5인치 또는 1.5인치 근방으로 하여도 좋다. 표시 영역(235)의 대각의 크기를 2.0인치 이하, 바람직하게는 1.5인치 근방으로 함으로써, 노광 장치(대표적으로는 스캐너 장치)에 의한 한 번의 노광 처리로 처리를 마칠 수 있기 때문에, 제조 공정의 생산성을 향상시킬 수 있다.
표시 영역(235)의 대각의 크기에 따라 표시 영역(235)에 사용하는 트랜지스터의 구성을 적절히 선택하여도 좋다. 예를 들어 표시 영역(235)에 단결정 Si 트랜지스터를 사용하는 경우, 표시 영역(235)의 대각의 크기는 0.1인치 이상 3인치 이하가 바람직하다. 또한 표시 영역(235)에 LTPS 트랜지스터를 사용하는 경우, 표시 영역(235)의 대각의 크기는 0.1인치 이상 30인치 이하가 바람직하고, 1인치 이상 30인치 이하가 더 바람직하다. 또한 표시 영역(235)에 LTPO(LTPS 트랜지스터와 OS 트랜지스터를 조합하는 구성)를 사용하는 경우, 표시 영역(235)의 대각의 크기는 0.1인치 이상 50인치 이하가 바람직하고, 1인치 이상 50인치 이하가 더 바람직하다. 또한 표시 영역(235)에 OS 트랜지스터를 사용하는 경우, 표시 영역(235)의 대각의 크기는 0.1인치 이상 200인치 이하가 바람직하고, 50인치 이상 100인치 이하가 더 바람직하다.
단결정 Si 트랜지스터에서는, 표시 영역(235)의 크기를 단결정 Si 기판의 크기보다 크게 하기 매우 어렵다. 또한 LTPS 트랜지스터는 제조 공정에서 레이저 결정화 장치를 사용하기 때문에, 대형화(대표적으로는 대각의 크기가 30인치를 넘는 화면)에 대응하기 어렵다. 한편 OS 트랜지스터는 제조 공정에서 레이저 결정화 장치 등을 사용하는 제약이 없거나 비교적 저온의 프로세스 온도(대표적으로는 450℃ 이하)에서 제조할 수 있기 때문에 비교적 대면적(대표적으로는 대각의 크기가 50인치 이상 100인치 이하)의 표시 패널까지 대응할 수 있다. 또한 LTPO에 대해서는 LTPS 트랜지스터를 사용하는 경우와, OS 트랜지스터를 사용하는 경우의 중간 범위의 표시 패널의 크기(대표적으로는 대각의 크기가 1인치 이상 50인치 이하)에 적용할 수 있게 된다.
도 15의 (B)에 나타낸 화소 회로(51B)에 발광 디바이스(61)의 화소 전극으로서 기능하는 도전층을 추가한 상면도를 도 17의 (A)에 나타내었다. 또한 도 17의 (A)에 나타낸 바와 같이, 화소 전극으로서 기능하는 도전층(63A), 도전층(63B), 및 도전층(63C)의 상면 형상과, 화소 회로(51B)를 포함하는 영역의 상면 형상은 일치하지 않아도 된다.
도전층(63A)은 콘택트 홀(121A)을 통하여 도 11에 나타낸 배선(119)에 전기적으로 접속된다. 즉 발광 디바이스(61)의 화소 전극으로서 기능하는 도전층(63A)은 트랜지스터(M15)의 소스 및 드레인 중 한쪽 및 용량 소자(C13)의 한쪽 단자에 전기적으로 접속된다. 이와 마찬가지로, 도전층(63B)은 콘택트 홀(121B)을 통하여 트랜지스터(M15)의 소스 및 드레인 중 한쪽 및 용량 소자(C13)의 한쪽 단자에 전기적으로 접속된다. 도전층(63C)은 콘택트 홀(121C)을 통하여 트랜지스터(M15)의 소스 및 드레인 중 한쪽 및 용량 소자(C13)의 한쪽 단자에 전기적으로 접속된다.
도 15의 (B)에 나타낸 화소 전극에 발광 디바이스(61)의 공통 전극으로서 기능하는 도전층(67)을 추가한 상면도를 도 17의 (B)에 나타내었다. 또한 도 17의 (B)에서는, 도전층(67)의 해칭을 투과시켜, 도전층(67)보다 아래 측의 구성을 명시하였다.
화소 전극으로서 기능하는 도전층(63A), 도전층(63B), 및 도전층(63C)과 공통 전극으로서 기능하는 도전층(67) 사이에 각각 EL층(도시하지 않았음)을 제공함으로써, 화소 회로(51B) 위에 발광 디바이스(61)를 형성할 수 있다. 도 18의 (A)에는 화소 회로(51B) 위에 발광 디바이스(61a), 발광 디바이스(61b), 및 발광 디바이스(61c)가 제공되는 구성을 나타내었다.
예를 들어 도전층(63A)과 도전층(67) 사이에 적색광을 방출하는 EL층을 제공함으로써, 발광 디바이스(61R)를 형성할 수 있다. 도전층(63B)과 도전층(67) 사이에 녹색광을 방출하는 EL층을 제공함으로써, 발광 디바이스(61G)를 형성할 수 있다. 도전층(63C)과 도전층(67) 사이에 청색광을 방출하는 EL층을 제공함으로써, 발광 디바이스(61B)를 형성할 수 있다. 도 18의 (B)에는 화소 회로(51B) 위에 제공되는, 적색광을 방출하는 기능을 갖는 발광 디바이스(61R), 녹색광을 방출하는 기능을 갖는 발광 디바이스(61G), 및 청색광을 방출하는 기능을 갖는 발광 디바이스(61B)를 나타내었다. 또한 도 18의 (B)에 나타낸 발광 디바이스(61)의 배열은 도 16의 (D)에 나타낸 S 스트라이프 배열에 상당한다.
<동작예>
다음으로 반도체 장치(100B)의 동작예에 대하여 설명한다. 도 19는 반도체 장치(100A)의 동작예를 설명하기 위한 타이밍 차트이다. 도 20 내지 도 25는 반도체 장치(100A)의 동작예를 설명하기 위한 회로도이다.
[Vth 보정 동작]
먼저, 기간 T11에서 리셋 동작을 수행한다. 구체적으로는 배선(GLa) 및 배선(GLb)에 전위 H를 공급하고, 배선(GLc)에 전위 L을 공급한다. 도 20에 나타낸 바와 같이, 트랜지스터(M11), 트랜지스터(M13), 트랜지스터(M14), 트랜지스터(M16), 및 트랜지스터(M17)가 온 상태가 된다.
노드(ND11)에는 트랜지스터(M16)를 통하여 전위 V0이 공급된다. 또한 노드(ND13)에는 트랜지스터(M16) 및 트랜지스터(M13)를 통하여 전위 V0이 공급된다. 또한 노드(ND12)에는 트랜지스터(M14)를 통하여 전위 V1이 공급된다. 또한 노드(ND14)에는 트랜지스터(M17)를 통하여 전위 L이 공급된다. 따라서 트랜지스터(M15)는 오프 상태가 된다.
기간 T11에서 트랜지스터(M11), 트랜지스터(M13), 및 트랜지스터(M16)를 통하여 배선(DL)과 배선(103)이 도통 상태가 된다. 따라서 기간 T11에서는 배선(DL)과 배선(103)을 같은 전위로 하거나 배선(DL)을 부유 상태로 하는 것이 바람직하다.
다음으로 기간 T12에서 배선(GLa)에 전위 L을 공급한다. 도 21에 나타낸 바와 같이, 트랜지스터(M11), 트랜지스터(M16), 및 트랜지스터(M17)가 오프 상태가 된다.
노드(ND14)가 부유 상태가 되고 노드(ND14)에 공급된 전하가 유지되기 때문에 트랜지스터(M15)의 오프 상태가 유지된다. 노드(ND12)의 전위가 V1이기 때문에 트랜지스터(M12)는 온 상태이다. 따라서 트랜지스터(M12)를 통하여 배선(101)으로부터 노드(ND11)에 전하가 공급되어 노드(ND11)의 전위가 상승한다. 또한 트랜지스터(M13)도 온 상태이기 때문에 노드(ND13)의 전위도 상승한다. 구체적으로는 노드(ND11) 및 노드(ND13)의 전위는 V1에서 트랜지스터(M12)의 Vth2를 뺀 값까지 상승한다.
여기서 노드(ND12)의 전위가 V1로 고정되어 있기 때문에 노드(ND11) 및 노드(ND13)의 전위가 상승함에 따라 트랜지스터(M12)의 백 게이트와 트랜지스터(M12)의 소스 사이의 전위차가 작아진다. 노드(ND11)의 전위가 V1-Vth2 근방까지 상승하면, 트랜지스터(M12)를 통하여 배선(101)으로부터 노드(ND11)에 흐르는 전류가 작아져, 노드(ND11)의 전위의 상승 속도가 느려진다. 따라서 기간 T12에서는, 노드(ND11)의 전위가 V1-Vth2까지 상승하는데 충분한 시간을 확보할 수 있다. 구체적으로는, 기간 T12를 1μs 이상으로 하는 것이 바람직하고, 10μs 이상으로 하는 것이 더 바람직하다.
다음으로, 기간 T13에서 배선(GLb)에 전위 L을 공급하고, 배선(GLc)에 전위 H를 공급한다. 도 22에 나타낸 바와 같이, 트랜지스터(M13) 및 트랜지스터(M14)가 오프 상태가 된다. 노드(ND11), 노드(ND12), 및 노드(ND13)가 부유 상태가 되고, 각 노드에 공급된 전하가 유지된다. 또한 트랜지스터(M15)의 오프 상태가 유지된다.
[데이터 기록 동작]
기간(T14)에서, 배선(GLa)에 전위 H를 공급한다. 도 23에 나타낸 바와 같이, 트랜지스터(M11)가 온 상태가 되고, 노드(ND13)에 비디오 신호(Vdata)가 공급된다. 또한 트랜지스터(M16)가 온 상태가 되고, 노드(ND11)에 전위 V0이 공급된다.
노드(ND11)와 노드(ND12)는 용량 소자(C12)를 통하여 용량 결합되어 있기 때문에, 노드(ND11)의 전위가 V1-Vth2로부터 V0으로 변화되면, 노드(ND12)의 전위도 마찬가지로 변화된다. 본 실시형태 등에서는 전위 V0은 0V이기 때문에, 노드(ND12)의 전위는 V1-(V1-Vth2)로 나타내어진다. 즉 노드(ND12)의 전위는 Vth2가 된다.
트랜지스터(M17)가 온 상태가 되고, 배선(GLc)으로부터 노드(ND14)에 전하가 공급된다. 노드(ND14)의 전위는 전위 H에서 트랜지스터(M17)의 Vth7을 뺀 값까지 상승한다. 예를 들어 전위 H를 6V로 하고, 트랜지스터(M15)의 Vth5 및 트랜지스터(M17)의 Vth7을 각각 1V로 하면, 노드(ND14)의 전위(H-Vth7)는 5V가 된다. 따라서 트랜지스터(M15)는 온 상태가 되기 때문에, 발광 디바이스(61)의 애노드 단자의 전위가 V0이 된다.
[발광 동작]
기간 T15에서 배선(GLa)에 전위 L을 공급한다. 도 24에 나타낸 바와 같이, 트랜지스터(M11) 및 트랜지스터(M16)가 오프 상태가 된다. 배선(101)으로부터 배선(104)으로 전류가 흐르고, 발광 디바이스(61)가 전류 Ie에 대응하는 휘도로 발광한다. 또한 노드(ND11) 및 발광 디바이스(61)의 애노드 단자의 전위가 상승한다.
노드(ND13)는 부유 상태이고, 노드(ND11)와 노드(ND13)가 용량 소자(C11)를 통하여 용량 결합되어 있다. 기간 T15에서 노드(ND11)의 전위가 전위 V0으로부터 전위 Va1로 변화되면, 노드(ND13)의 전위도 마찬가지로 변화된다. 여기서는 노드(ND13)의 전위가 비디오 신호 Vdata+Va1이 된다. 즉 트랜지스터(M12)의 소스 전위가 변화되어도 트랜지스터(M12)의 게이트와 트랜지스터(M12)의 소스 사이의 전위차(전압)는 비디오 신호 Vdata인 채 유지된다.
이와 마찬가지로, 노드(ND12)는 부유 상태이고, 노드(ND11)와 노드(ND13)가 용량 소자(C11)를 통하여 용량 결합되어 있다. 그러므로 노드(ND11)의 전위 변화에 따라 노드(ND12)의 전위가 Vth2+Va1이 된다. 따라서 트랜지스터(M12)의 백 게이트와 트랜지스터(M12)의 소스 사이의 전위차는 Vth2인 채 유지된다.
트랜지스터(M17)가 오프 상태가 되고, 노드(ND14)가 부유 상태가 된다. 발광 디바이스(61)의 애노드 단자와 노드(ND14)는 용량 소자(C13)를 통하여 용량 결합되어 있다. 따라서 발광 디바이스(61)의 애노드 단자의 전위가 전위 V0으로부터 전위 Va2로 변화되면, 노드(ND14)의 전위도 마찬가지로 변화된다. 본 실시형태 등에서는, 전위 V0은 0V이기 때문에, 노드(ND14)의 전위는 H-Vth7+Va2가 된다. 즉 발광 디바이스(61)의 애노드 단자의 전위가 변화되어도 트랜지스터(M15)의 게이트와 트랜지스터(M15)의 소스 사이의 전위차(전압)는 전위 H-Vth7인 채 유지된다.
예를 들어 트랜지스터(M15)의 게이트가 고정 전위인 경우, 트랜지스터(M15)의 소스 전위가 상승하면, 트랜지스터(M15)의 게이트와 트랜지스터(M15)의 소스 사이의 전위차가 작아진다. 트랜지스터(M15)의 게이트와 트랜지스터(M15)의 소스 사이의 전위차가 트랜지스터(M15)의 문턱 전압을 밑돌면 트랜지스터(M15)가 오프 상태가 된다. 그러므로 애노드 전위를 높이는 경우에는 트랜지스터(M15)의 게이트에도 높은 전위를 인가할 필요가 있고, 이를 위한 전원 또는 전원 회로를 추가할 필요가 있다.
본 발명의 일 형태에 따른 반도체 장치(100A)에서는 트랜지스터(M15)의 게이트와 트랜지스터(M15)의 소스 사이에 용량 소자(C13)를 제공하여 부트스트랩 회로를 구성함으로써, 애노드 전위를 크게 하여도 전원 회로를 추가하지 않고 트랜지스터(M15)의 온 상태를 유지할 수 있다. 따라서 전류 Ie를 발광 디바이스(61)에 안정적으로 공급할 수 있다. 또한 용량 소자(C13)를 '부트스트랩 용량'이라고 부르는 경우가 있다. 또한 용량 소자(C11) 및 용량 소자(C12)도 각각 부트스트랩 용량으로서 기능한다.
본 발명의 일 형태에 따른 반도체 장치(100A)는 싱글 구조의 발광 디바이스뿐만 아니라 싱글 구조의 발광 디바이스보다 큰 구동 전압이 필요한 탠덤 구조의 발광 디바이스에도 적합하게 사용할 수 있다.
상술한 바와 같이 발광 디바이스(61)를 흐르는 전류 Ie의 양은 비디오 신호(Vdata)와 트랜지스터(M12)의 Vth2에 의하여 결정된다. 본 발명의 일 형태에 따른 반도체 장치(100A)에서는 Vth값 보정 동작을 수행함으로써 발광 디바이스(61)를 흐르는 전류 Ie의 양을 비디오 신호 Vdata에 의하여 제어할 수 있다.
발광 디바이스(61)의 발광 휘도를 비디오 신호 Vdata에 의하여 제어하기 위하여 발광 동작 시에는 트랜지스터(M15)를 확실하게 온 상태로 할 필요가 있다. 본 발명의 일 형태에 따른 반도체 장치(100A)에서는 발광 동작 시에 트랜지스터(M15)를 확실하게 온 상태로 할 수 있다. 본 발명의 일 형태에 따른 반도체 장치(100A)를 표시 장치에 사용하면, 전류 Ie의 정확한 제어가 가능하므로, 중간조의 색 재현성을 높일 수 있다. 따라서 상기 표시 장치의 표시 품질을 높일 수 있다.
[소광 동작]
기간 T16에서 배선(GLa)에 전위 H를 공급하고, 배선(GLc)에 전위 L을 공급한다. 도 25에 나타낸 바와 같이, 트랜지스터(M11), 트랜지스터(M16), 및 트랜지스터(M17)가 온 상태가 되고, 노드(ND11)의 전위가 전위 V0이 되고, 노드(ND14)의 전위가 L 전위가 된다. 노드(ND14)의 전위가 L 전위가 되면, 트랜지스터(M15)가 오프 상태가 되어, 발광 디바이스(61)의 발광이 정지(소광)된다.
또한 기간 T16에서는 배선(DL)에 전기적으로 접속되는 다른 반도체 장치(100A)에 기록하기 위한 비디오 신호가 트랜지스터(M11)를 통하여 노드(ND13)에 공급되는 경우가 있지만, 트랜지스터(M15)가 오프 상태이기 때문에 소광 동작은 방해되지 않는다. 또한 기간 T14(데이터 기록 동작)에서의 비디오 신호 Vdata와 구별하기 위하여 도 25에는 VdataX라고 기재하였다.
표시 소자로서 EL 소자 등의 발광 디바이스를 사용한 표시 장치는 1프레임 기간 중에 발광 디바이스를 계속 점등시킬 수 있다. 이와 같은 구동 방법을 '홀드형' 또는 '홀드형 구동'이라고도 한다. 표시 장치의 구동 방법을 홀드형 구동으로 함으로써, 표시 화면의 플리커 현상 등을 경감할 수 있다. 한편, 홀드형 구동에서는 동영상의 표시에서 잔상 및 화상의 흐려짐 등이 발생하기 쉽다. 동영상을 표시하였을 때 사람이 느끼는 해상도를 '동영상 해상도'라고도 한다. 즉 홀드형 구동은 동영상 해상도가 저하되기 쉽다.
동영상 표시에서의 잔상 및 화상의 흐려짐 등을 개선하는 '흑색 삽입 구동'이 알려져 있다. '흑색 삽입 구동'은 '의사 임펄스형' 또는 '의사 임펄스형 구동'이라고도 불린다. 흑색 삽입 구동은 1프레임 걸러 흑색 표시를 수행하거나 1프레임 중의 일정 기간 동안 흑색 표시를 수행하는 구동 방법이다.
반도체 장치(100A)는 싱글 구조의 발광 디바이스뿐만 아니라 싱글 구조의 발광 디바이스보다 큰 구동 전압이 필요한 탠덤 구조의 발광 디바이스에도 적합하게 사용할 수 있다. 또한 반도체 장치(100A)는 소광 동작에 의하여 흑색 삽입 구동을 용이하게 수행할 수 있다. 본 발명의 일 형태에 따른 반도체 장치(100A)를 사용한 표시 장치는 동영상 해상도가 저하되기 어려우므로 표시 품질이 높은 동영상 표시를 실현할 수 있다.
본 실시형태에 나타낸 구성은 다른 실시형태 및 실시예에 나타낸 구성과 적절히 조합하여 사용할 수 있다.
(실시형태 2)
본 실시형태에서는, 본 발명의 일 형태에 따른 반도체 장치에 사용할 수 있는 발광 디바이스에 대하여 설명한다.
<발광 디바이스의 구성예>
도 26의 (A)에 나타낸 바와 같이, 발광 디바이스(61)는 한 쌍의 전극(도전층(171), 도전층(173)) 사이에 EL층(172)을 갖는다. EL층(172)은 층(4420), 발광층(4411), 층(4430) 등의 복수의 층으로 구성할 수 있다. 층(4420)은 예를 들어 전자 주입성이 높은 물질을 포함하는 층(전자 주입층) 및 전자 수송성이 높은 물질을 포함하는 층(전자 수송층) 등을 가질 수 있다. 발광층(4411)은 예를 들어 발광성 화합물을 갖는다. 층(4430)은 예를 들어 정공 주입성이 높은 물질을 포함한 층(정공 주입층) 및 정공 수송성이 높은 물질을 포함한 층(정공 수송층)을 가질 수 있다.
한 쌍의 전극 사이에 제공된 층(4420), 발광층(4411), 및 층(4430)을 갖는 구성은 단일의 발광 유닛으로서 기능할 수 있고, 본 명세서 등에서는 도 26의 (A)의 구성을 싱글 구조라고 한다.
도 26의 (B)는 도 26의 (A)에 나타낸 발광 디바이스(61)에 포함되는 EL층(172)의 변형예를 나타낸 것이다. 구체적으로는, 도 26의 (B)에 나타낸 발광 디바이스(61)는 도전층(171) 위의 층(4430-1)과, 층(4430-1) 위의 층(4430-2)과, 층(4430-2) 위의 발광층(4411)과, 발광층(4411) 위의 층(4420-1)과, 층(4420-1) 위의 층(4420-2)과, 층(4420-2) 위의 도전층(173)을 갖는다. 예를 들어 도전층(171)을 양극으로 하고, 도전층(173)을 음극으로 한 경우, 층(4430-1)이 정공 주입층으로서 기능하고, 층(4430-2)이 정공 수송층으로서 기능하고, 층(4420-1)이 전자 수송층으로서 기능하고, 층(4420-2)이 전자 주입층으로서 기능한다. 또는 도전층(171)을 음극으로 하고, 도전층(173)을 양극으로 한 경우에는, 층(4430-1)이 전자 주입층으로서 기능하고, 층(4430-2)이 전자 수송층으로서 기능하고, 층(4420-1)이 정공 수송층으로서 기능하고, 층(4420-2)이 정공 주입층으로서 기능한다. 이러한 층 구조로 함으로써, 발광층(4411)에 캐리어를 효율적으로 주입하고, 발광층(4411) 내에서의 캐리어의 재결합의 효율을 높일 수 있다.
또한 도 26의 (C)에 나타낸 바와 같이, 층(4420)과 층(4430) 사이에 복수의 발광층(발광층(4411), 발광층(4412), 발광층(4413))이 제공되는 구성도 싱글 구조의 일례이다.
도 26의 (D)에 나타낸 바와 같이, 복수의 발광 유닛(EL층(172a), EL층(172b))이 중간층(전하 발생층(4440))을 개재하여 직렬로 접속된 구성을 본 명세서 등에서는 탠덤 구조 또는 스택 구조라고 부른다. 또한 탠덤 구조로 함으로써, 고휘도 발광이 가능한 발광 디바이스를 실현할 수 있다.
발광 디바이스(61)에 도 26의 (D)에 나타낸 탠덤 구조를 적용하는 경우, EL층(172a)과 EL층(172b)의 발광색을 같은 색으로 하여도 좋다. 예를 들어 EL층(172a) 및 EL층(172b)의 발광색이 모두 녹색이어도 좋다. 또한 표시 영역(235)이 R, G, B의 3개의 부화소를 포함하고, 각 부화소가 발광 디바이스를 갖는 경우, 각 부화소의 발광 디바이스에 탠덤 구조를 적용하여도 좋다. 구체적으로는, R의 부화소의 EL층(172a) 및 EL층(172b)은 각각 적색 발광이 가능한 재료를 갖고, G의 부화소의 EL층(172a) 및 EL층(172b)은 각각 녹색 발광이 가능한 재료를 갖고, B의 부화소의 EL층(172a) 및 EL층(172b)은 각각 청색 발광이 가능한 재료를 갖는다. 바꿔 말하면, 발광층(4411)과 발광층(4412)의 재료가 같아도 좋다. EL층(172a)과 EL층(172b)의 발광색을 같은 색으로 함으로써, 단위 발광 휘도당 전류 밀도를 저감할 수 있다. 따라서 발광 디바이스(61)의 신뢰성을 높일 수 있다.
발광 디바이스의 발광색은 EL층(172)을 구성하는 재료에 따라 적색, 녹색, 청색, 시안, 마젠타, 황색, 또는 백색 등으로 할 수 있다. 또한 발광 디바이스는 마이크로캐비티 구조를 부여함으로써 색 순도를 더 높일 수 있다.
발광층은 R(적색), G(녹색), B(청색), Y(황색), O(주황색) 등의 발광을 나타내는 발광 물질을 2개 이상 포함하여도 좋다. 백색광을 방출하는 발광 디바이스는 발광층에 2종류 이상의 발광 물질을 포함하는 구성으로 하는 것이 바람직하다. 백색 발광을 얻기 위하여, 2개의 발광 물질의 각각이 방출하는 광의 색이 보색 관계가 되는 발광 물질을 선택하면 좋다. 예를 들어 제 1 발광층의 발광색과 제 2 발광층의 발광색이 보색 관계가 되도록 함으로써, 발광 디바이스 전체로서 백색 발광하는 발광 디바이스를 얻을 수 있다. 또한 발광 디바이스가 3개 이상의 발광층을 갖는 경우에는, 각각의 발광색의 혼합에 의하여 백색 발광하는 구성으로 할 수 있다.
발광층에는 R(적색), G(녹색), B(청색), Y(황색), O(주황색) 등의 발광을 나타내는 발광 물질이 2개 이상 포함되는 것이 바람직하다. 또는 발광 물질을 2개 이상 포함하고, 각 발광 물질의 발광은 R, G, B 중 2개 이상의 색의 스펙트럼 성분을 포함하는 것이 바람직하다.
<발광 디바이스의 형성 방법>
이하에서는 발광 디바이스(61)의 형성 방법의 일례에 대하여 설명한다.
도 27의 (A)는 발광 디바이스(61)의 상면 개략도이다. 발광 디바이스(61)는 적색을 나타내는 발광 디바이스(61R), 녹색을 나타내는 발광 디바이스(61G), 및 청색을 나타내는 발광 디바이스(61B)를 각각 복수로 갖는다. 도 27의 (A)에서는, 각 발광 디바이스의 구별을 용이하게 하기 위하여, 각 발광 디바이스의 발광 영역 내에 R, G, B의 부호를 부여하였다. 또한 도 27의 (A)에 나타낸 발광 디바이스(61)의 구성을 SBS(Side By Side) 구조라고 불러도 좋다. 또한 도 27의 (A)에는 적색(R), 녹색(G), 및 청색(B)의 3개의 발광색을 갖는 구성을 예시하였지만, 이에 한정되지 않는다. 예를 들어 4개 이상의 색을 갖는 구성으로 하여도 좋다.
발광 디바이스(61R), 발광 디바이스(61G), 및 발광 디바이스(61B)는 각각 매트릭스로 배열되어 있다. 도 27의 (A)에는 한쪽 방향으로 동일한 색의 발광 디바이스가 배열되는, 소위 스트라이프 배열을 나타내었지만, 발광 디바이스의 배열 방법은 이에 한정되지 않는다. 발광 디바이스의 배열 방법으로서 델타 배열, 지그재그 배열, S-Stripe RGB 배열, 또는 펜타일 배열 등을 사용할 수 있다.
도 27의 (B)는 도 27의 (A)의 일점쇄선 A1-A2에 대응하는 단면 개략도이다. 도 27의 (B)에는 발광 디바이스(61R), 발광 디바이스(61G), 및 발광 디바이스(61B)의 단면을 나타내었다. 발광 디바이스(61R), 발광 디바이스(61G), 및 발광 디바이스(61B)는 각각 절연층(363) 위에 제공되고, 화소 전극으로서 기능하는 도전층(171) 및 공통 전극으로서 기능하는 도전층(173)을 갖는다. 절연층(363)에는 무기 절연막 및 유기 절연막 중 한쪽 또는 양쪽을 사용할 수 있다. 절연층(363)으로서 무기 절연막을 사용하는 것이 바람직하다. 무기 절연막으로서는 예를 들어 산화 실리콘막, 산화질화 실리콘막, 질화산화 실리콘막, 질화 실리콘막, 산화 알루미늄막, 산화질화 알루미늄막, 산화 하프늄막 등의 산화물 절연막 및 질화물 절연막이 있다.
발광 디바이스(61R)는 화소 전극으로서 기능하는 도전층(171)과 공통 전극으로서 기능하는 도전층(173) 사이에 EL층(172R)을 갖는다. EL층(172R)은 적어도 적색의 파장 영역에 강도를 갖는 광을 방출하는 발광성 유기 화합물을 갖는다. 발광 디바이스(61G)에 포함되는 EL층(172G)은 적어도 녹색 파장 영역에 강도를 갖는 광을 방출하는 발광성 유기 화합물을 갖는다. 발광 디바이스(61B)에 포함되는 EL층(172B)은 적어도 청색 파장 영역에 강도를 갖는 광을 방출하는 발광성 유기 화합물을 갖는다.
EL층(172R), EL층(172G), 및 EL층(172B)은 각각 발광성 유기 화합물을 포함한 층(발광층) 이외에 전자 주입층, 전자 수송층, 정공 주입층, 및 정공 수송층 중 하나 이상을 가져도 좋다.
화소 전극으로서 기능하는 도전층(171)은 발광 디바이스마다 제공되어 있다. 또한 공통 전극으로서 기능하는 도전층(173)은 각 발광 디바이스에서 공유되는 연속된 하나의 층으로서 제공되어 있다. 화소 전극으로서 기능하는 도전층(171) 및 공통 전극으로서 기능하는 도전층(173) 중 어느 한쪽에 가시광에 대하여 투과성을 갖는 도전막을 사용하고, 다른 쪽에 반사성을 갖는 도전막을 사용한다. 화소 전극으로서 기능하는 도전층(171)에 광 투과성을 부여하고, 공통 전극으로서 기능하는 도전층(173)에 반사성을 부여함으로써, 하면 방출형(보텀 이미션형) 표시 장치로 할 수 있고, 이와 반대로, 화소 전극으로서 기능하는 도전층(171)에 반사성을 부여하고, 공통 전극으로서 기능하는 도전층(173)에 광 투과성을 부여함으로써, 상면 방출형(톱 이미션형) 표시 장치로 할 수 있다. 또한 화소 전극으로서 기능하는 도전층(171) 및 공통 전극으로서 기능하는 도전층(173)의 양쪽에 광 투과성을 부여함으로써, 양면 방출형(듀얼 이미션형) 표시 장치로 할 수도 있다.
예를 들어 발광 디바이스(61R)가 톱 이미션형인 경우, 발광 디바이스(61R)로부터 방출되는 광(175R)은 도전층(173) 측으로 방출된다. 발광 디바이스(61R)가 톱 이미션형인 경우, 발광 디바이스(61G)로부터 방출되는 광(175G)은 도전층(173) 측으로 방출된다. 발광 디바이스(61B)가 톱 이미션형인 경우, 발광 디바이스(61B)로부터 방출되는 광(175B)은 도전층(173) 측으로 방출된다.
화소 전극으로서 기능하는 도전층(171)의 단부를 덮어 절연층(272)이 제공되어 있다. 절연층(272)의 단부는 테이퍼 형상인 것이 바람직하다. 절연층(272)에는 절연층(363)에 사용할 수 있는 재료와 같은 재료를 사용할 수 있다.
절연층(272)은 인접한 발광 디바이스(61)가 의도치 않게 전기적으로 단락되어 의도치 않게 발광하는 것을 방지하기 위하여 제공된다. 또한 EL층(172)의 형성에 메탈 마스크를 사용하는 경우, 메탈 마스크가 도전층(171)에 접촉되지 않도록 하는 기능도 갖는다.
EL층(172R), EL층(172G), 및 EL층(172B)은 각각 화소 전극으로서 기능하는 도전층(171)의 상면에 접하는 영역과, 절연층(272)의 표면에 접하는 영역을 갖는다. 또한 EL층(172R)의 단부, EL층(172G)의 단부, 및 EL층(172B)의 단부는 절연층(272) 위에 위치한다.
도 27의 (B)에 나타낸 바와 같이, 상이한 색의 발광 디바이스의 2개의 EL층 사이에는 틈이 있다. 이와 같이 EL층(172R), EL층(172G), 및 EL층(172G)이 서로 접촉하지 않도록 제공되어 있는 것이 바람직하다. 이로써 인접한 2개의 EL층을 통하여 전류가 흘러, 의도치 않은 발광이 발생되는 것(크로스토크라고도 함)을 적합하게 방지할 수 있다. 그러므로 콘트라스트를 높일 수 있고, 표시 품질이 높은 표시 장치를 실현할 수 있다.
EL층(172R), EL층(172G), 및 EL층(172G)은 메탈 마스크 등의 섀도 마스크를 사용한 진공 증착법 등에 의하여 따로따로 형성할 수 있다. 또는 포토리소그래피법으로 이들을 개별적으로 제작하여도 좋다. 포토리소그래피법을 사용함으로써, 메탈 마스크를 사용한 경우에는 실현이 어려운, 정세도가 높은 표시 장치를 실현할 수 있다.
또한 본 명세서 등에서, 메탈 마스크 또는 FMM(파인 메탈 마스크, 고정세 메탈 마스크)을 사용하여 제작되는 디바이스를 MM(메탈 마스크) 구조의 디바이스라고 부르는 경우가 있다. 또한 본 명세서 등에서 메탈 마스크 또는 FMM을 사용하지 않고 제작된 디바이스를 MML(메탈 마스크리스) 구조의 디바이스라고 부르는 경우가 있다. MML 구조의 표시 장치는 메탈 마스크를 사용하지 않고 제작되기 때문에, MM 구조의 표시 장치보다 화소 배치 및 화소 형상 등의 설계 자유도가 높다.
공통 전극으로서 기능하는 도전층(173) 위에는 발광 디바이스(61R), 발광 디바이스(61G), 및 발광 디바이스(61B)를 덮어 보호층(271)이 제공되어 있다. 보호층(271)은 위쪽으로부터 각 발광 디바이스로 물 등의 불순물이 확산되는 것을 방지하는 기능을 갖는다.
보호층(271)은 예를 들어 적어도 무기 절연막을 포함하는 단층 구조 또는 적층 구조를 가질 수 있다. 무기 절연막으로서는 예를 들어 산화 실리콘막, 산화질화 실리콘막, 질화산화 실리콘막, 질화 실리콘막, 산화 알루미늄막, 산화질화 알루미늄막, 산화 하프늄막 등의 산화물막 또는 질화물막이 있다. 또는 보호층(271)으로서 인듐 갈륨 산화물, 인듐 갈륨 아연 산화물(IGZO) 등의 반도체 재료를 사용하여도 좋다. 또한 보호층(271)은 ALD법, CVD법, 및 스퍼터링법 중 하나 또는 복수를 사용하여 형성하면 좋다. 또한 보호층(271)으로서, 무기 절연막을 포함한 구성을 예시하였지만 이에 한정되지 않는다. 예를 들어 보호층(271)은 무기 절연막과 유기 절연막의 적층 구조로 하여도 좋다.
또한 본 명세서 중에서 질화산화물이란 산소보다 질소의 함유량이 많은 화합물을 말한다. 또한 산화질화물이란 질소보다 산소의 함유량이 많은 화합물을 말한다. 또한 각 원소의 함유량은 예를 들어 러더퍼드 후방 산란법(RBS: Rutherford Backscattering Spectrometry) 등을 사용하여 측정할 수 있다.
보호층(271)으로서 인듐 갈륨 아연 산화물을 사용하는 경우, 웨트 에칭법 또는 드라이 에칭법을 사용하여 가공할 수 있다. 예를 들어 보호층(271)으로서 IGZO를 사용하는 경우, 옥살산, 인산, 또는 혼합 약액(예를 들어 인산, 아세트산, 질산, 및 물의 혼합 약액(혼산 알루미늄 에칭액이라고도 함)) 등의 약액을 사용할 수 있다. 또한 상기 혼산 알루미늄 에칭액은 체적비로 인산:아세트산:질산:물=53.3:6.7:3.3:36.7 근방의 비율로 할 수 있다.
도 27의 (C)에는 상술한 것과 다른 예를 나타내었다. 구체적으로는 도 27의 (C)에서는, 백색의 광을 나타내는 발광 디바이스(61W)를 갖는다. 발광 디바이스(61W)는 화소 전극으로서 기능하는 도전층(171)과 공통 전극으로서 기능하는 도전층(173) 사이에 백색의 광을 나타내는 EL층(172W)을 갖는다.
EL층(172W)은 예를 들어 발광색이 보색 관계가 되도록 선택된 2개의 발광층이 적층된 구성을 가질 수 있다. 또한 발광층들 사이에 전하 발생층이 끼워진 적층형 EL층을 사용하여도 좋다. 3개 이상의 발광층을 적층하는 경우에는, 각각의 발광색의 혼합에 의하여 백색 발광하는 구성으로 할 수 있다.
도 27의 (C)에는 3개의 발광 디바이스(61W)를 나란히 나타내었다. 왼쪽의 발광 디바이스(61W)의 상부에는 착색층(264R)이 제공된다. 착색층(264R)은 적색의 광을 투과시키는 밴드 패스 필터로서 기능한다. 마찬가지로, 중앙의 발광 디바이스(61W)의 상부에는 녹색의 광을 투과시키는 착색층(264G)이 제공되고, 오른쪽의 발광 디바이스(61W)의 상부에는 청색의 광을 투과시키는 착색층(264B)이 제공된다. 이로써 표시 장치는 컬러 화상을 표시할 수 있다.
여기서, EL층(172W) 및 공통 전극으로서 기능하는 도전층(173)은 인접한 2개의 발광 디바이스(61W) 사이에서 각각 분리되어 있다. 이로써 인접한 2개의 발광 디바이스(61W)에서 EL층(172W)을 통하여 전류가 흘러 의도치 않은 발광이 생기는 것을 방지할 수 있다. 특히, EL층(172W)으로서 2개의 발광층 사이에 전하 발생층이 제공되는 적층형 EL층을 사용한 경우에는, 정세도가 높을수록, 즉 인접 화소 간의 거리가 작을수록, 크로스토크의 영향이 현저히 나타나, 콘트라스트가 저하된다는 문제가 있다. 그러므로 이와 같은 구성으로 함으로써, 높은 정세도와 높은 콘트라스트를 겸비하는 표시 장치를 실현할 수 있다.
EL층(172W) 및 공통 전극으로서 기능하는 도전층(173)은 포토리소그래피법으로 분리시키는 것이 바람직하다. 이에 의하여, 발광 디바이스 간의 간격을 좁힐 수 있기 때문에 예를 들어 메탈 마스크 등의 섀도 마스크를 사용한 경우보다 개구율이 높은 표시 장치를 실현할 수 있다.
또한 보텀 이미션형 발광 디바이스인 경우에는 화소 전극으로서 기능하는 도전층(171)과 절연층(363) 사이에 착색층을 제공하면 좋다.
도 27의 (D)에는 상술한 것과 다른 예를 나타내었다. 구체적으로는 도 27의 (D)는 발광 디바이스(61R)와, 발광 디바이스(61G)와, 발광 디바이스(61B) 사이에 절연층(272)이 제공되지 않은 구성이다. 상기 구성으로 함으로써 개구율이 높은 표시 장치로 할 수 있다. 또한 절연층(272)을 제공하지 않음으로써 발광 디바이스(61)의 요철이 저감되기 때문에 표시 장치의 시야각이 향상된다. 구체적으로는 시야각을 150° 이상 180° 미만, 바람직하게는 160° 이상 180° 미만, 더 바람직하게는 160° 이상 180° 미만으로 할 수 있다.
보호층(271)은 EL층(172R), EL층(172G), 및 EL층(172B)의 측면을 덮고 있다. 상기 구성으로 함으로써 EL층(172R), EL층(172G), 및 EL층(172B)의 측면으로부터의 불순물(대표적으로는 물 등)의 침입을 억제할 수 있다. 또한 인접한 발광 디바이스(61) 사이의 누설 전류가 저감되기 때문에, 채도 및 콘트라스트비가 향상되고 또한 소비 전력이 절감된다.
도 27의 (D)에 나타낸 구성에서는, 도전층(171), EL층(172R), 및 도전층(173)의 상면 형상이 실질적으로 일치한다. 이와 같은 구조는 도전층(171), EL층(172R), 및 도전층(173)을 형성한 후, 레지스트 마스크 등을 사용하여 일괄적으로 형성할 수 있다. 이와 같은 공정은 도전층(173)을 마스크로서 사용하여 EL층(172R) 및 도전층(173)을 가공하기 때문에, 셀프 얼라이먼트 패터닝(self-alignment patterning)이라고 부를 수도 있다. 또한 여기서는 EL층(172R)에 대하여 설명하였지만 EL층(172G) 및 EL층(172B)도 같은 구성으로 할 수 있다.
도 27의 (D)에서는, 보호층(271) 위에 보호층(273)이 더 제공되어 있다. 예를 들어 보호층(271)을 피복성이 높은 막을 성막할 수 있는 장치(대표적으로는 ALD 장치 등)를 사용하여 형성하고, 보호층(273)을 보호층(271)보다 피복성이 낮은 막이 성막되는 장치(대표적으로는 스퍼터링 장치 등)를 사용하여 형성함으로써, 보호층(271)과 보호층(273) 사이에 영역(275)을 제공할 수 있다. 또한 바꿔 말하면, 영역(275)은 EL층(172R)과 EL층(172G) 사이 및 EL층(172G)과 EL층(172B) 사이에 위치한다.
또한 영역(275)은 예를 들어 공기, 질소, 산소, 이산화 탄소, 및 18족 원소(대표적으로는 헬륨, 네온, 아르곤, 제논, 크립톤 등) 중에서 선택되는 어느 하나 또는 복수를 갖는다. 또한 영역(275)에는 예를 들어 보호층(273)의 성막 시에 사용하는 기체가 포함되는 경우가 있다. 예를 들어 스퍼터링법으로 보호층(273)을 성막하는 경우, 영역(275)에는 상기 18족 원소 중 어느 하나 또는 복수가 포함되는 경우가 있다. 또한 영역(275)에 기체가 포함되는 경우, 가스 크로마토그래피법 등으로 기체의 동정 등을 수행할 수 있다. 또는 스퍼터링법으로 보호층(273)을 성막하는 경우, 보호층(273)의 막 내에도 스퍼터링 시에 사용한 가스가 포함되는 경우가 있다. 이 경우, 보호층(273)을 에너지 분산형 X선 분석(EDX 분석) 등에 의하여 해석하였을 때, 아르곤 등의 원소가 검출되는 경우가 있다.
영역(275)의 굴절률이 보호층(271)의 굴절률보다 낮은 경우, EL층(172R), EL층(172G), 또는 EL층(172B)으로부터 방출되는 광이 보호층(271)과 영역(275)의 계면에서 반사된다. 이로써 EL층(172R), EL층(172G), 또는 EL층(172B)으로부터 방출되는 광이 인접한 화소에 입사하는 것을 억제할 수 있는 경우가 있다. 이로써 근접 화소로부터 방출된 다른 색의 광이 혼입되는 것을 억제할 수 있기 때문에, 표시 장치의 표시 품질을 높일 수 있다.
또한 도 27의 (D)에 나타낸 구성의 경우, 발광 디바이스(61R)와 발광 디바이스(61G) 사이의 영역 또는 발광 디바이스(61G)와 발광 디바이스(61B) 사이의 영역(이하에서는 단순히 발광 디바이스 간의 거리라고 함)을 좁힐 수 있다. 구체적으로는 발광 디바이스 간의 거리를 1μm 이하, 바람직하게는 500nm 이하, 더 바람직하게는 200nm 이하, 100nm 이하, 90nm 이하, 70nm 이하, 50nm 이하, 30nm 이하, 20nm 이하, 15nm 이하, 또는 10nm 이하로 할 수 있다. 바꿔 말하면, EL층(172R)의 측면과 EL층(172G)의 측면 간의 간격 또는 EL층(172G)의 측면과 EL층(172B)의 측면 간의 간격이 1μm 이하인 영역을 갖고, 바람직하게는 0.5μm(500nm) 이하인 영역을 갖고, 더 바람직하게는 100nm 이하인 영역을 갖는다.
예를 들어 영역(275)이 기체를 갖는 경우, 발광 디바이스 사이에서 소자를 분리시키면서, 각 발광 디바이스로부터의 광의 혼색 또는 크로스토크 등을 억제할 수 있다.
영역(275)을 충전재로 매립하여도 좋다. 충전재로서는, 에폭시 수지, 아크릴 수지, 실리콘(silicone) 수지, 페놀 수지, 폴리이미드 수지, 이미드 수지, PVC(폴리바이닐클로라이드) 수지, PVB(폴리바이닐뷰티랄) 수지, EVA(에틸렌바이닐아세테이트) 수지 등이 있다. 또한 충전재로서 포토레지스트를 사용하여도 좋다. 충전재로서 사용하는 포토레지스트는 포지티브형 포토레지스트이어도 좋고, 네거티브형 포토레지스트이어도 좋다.
상술한 백색 발광 디바이스(싱글 구조 또는 탠덤 구조)와, SBS 구조의 발광 디바이스를 비교한 경우, SBS 구조의 발광 디바이스는 백색 발광 디바이스보다 소비 전력을 낮출 수 있다. 소비 전력을 낮게 하고자 하는 경우에는 SBS 구조의 발광 디바이스를 사용하면 적합하다. 한편, 백색 발광 디바이스는 제조 공정이 SBS 구조의 발광 디바이스보다 간단하기 때문에 제조 비용을 낮추거나 제조 수율을 높일 수 있어 적합하다.
도 28의 (A)에는 상술한 것과 다른 예를 나타내었다. 구체적으로는 도 28의 (A)에 나타낸 구성은 절연층(363)의 구성이 도 27의 (D)에 나타낸 구성과 다르다. 절연층(363)은 발광 디바이스(61R), 발광 디바이스(61G), 및 발광 디바이스(61B)의 가공 시에 상면의 일부가 에칭됨으로써 오목부를 갖는다. 또한 상기 오목부에는 보호층(271)이 형성된다. 바꿔 말하면, 단면에서 보았을 때 도전층(171)의 하면보다 보호층(271)의 하면이 아래에 위치하는 영역을 갖는다. 상기 영역을 가짐으로써, 아래쪽으로부터 발광 디바이스(61R), 발광 디바이스(61G), 및 발광 디바이스(61B)에 들어갈 수 있는 불순물(대표적으로는 물 등)을 적합하게 억제할 수 있다. 또한 상기 오목부는 발광 디바이스(61R), 발광 디바이스(61G), 및 발광 디바이스(61B)를 가공할 때에 각 발광 디바이스의 측면에 부착될 수 있는 불순물(잔류물이라고도 함)을 웨트 에칭 등에 의하여 제거할 때 형성될 수 있다. 상기 잔류물을 제거한 후, 각 발광 디바이스의 측면을 보호층(271)으로 덮음으로써 신뢰성이 높은 표시 장치로 할 수 있다.
도 28의 (B)에는 상술한 것과 다른 예를 나타내었다. 구체적으로는 도 28의 (B)에 나타낸 구성은 도 28의 (A)에 나타낸 구성에 더하여 절연층(276)과 마이크로렌즈 어레이(277)를 갖는다. 절연층(276)은 접착층으로서의 기능을 갖는다. 또한 절연층(276)의 굴절률이 마이크로렌즈 어레이(277)의 굴절률보다 낮은 경우, 마이크로렌즈 어레이(277)는 발광 디바이스(61R), 발광 디바이스(61G), 및 발광 디바이스(61B)로부터 방출되는 광을 집광할 수 있다. 이에 의하여, 표시 장치의 광 추출 효율을 높일 수 있다. 특히 사용자가 표시 장치의 표시면의 정면으로부터 상기 표시면을 보았을 때, 밝은 화상을 시인할 수 있으므로 적합하다. 또한 절연층(276)으로서는 자외선 경화형 등의 광 경화형 접착제, 반응 경화형 접착제, 열 경화형 접착제, 혐기형 접착제 등 각종 경화형 접착제를 사용할 수 있다. 이들 접착제로서는 에폭시 수지, 아크릴 수지, 실리콘 수지, 페놀 수지, 폴리이미드 수지, 이미드 수지, PVC(폴리바이닐클로라이드) 수지, PVB(폴리바이닐뷰티랄) 수지, EVA(에틸렌바이닐아세테이트) 수지 등이 있다. 특히 에폭시 수지 등 투습성이 낮은 재료가 바람직하다. 또한 2액 혼합형 수지를 사용하여도 좋다. 또한 접착 시트 등을 사용하여도 좋다.
도 28의 (C)에는 상술한 것과 다른 예를 나타내었다. 구체적으로는 도 28의 (C)에 나타낸 구성은 도 28의 (A)에 나타낸 구성에서의 발광 디바이스(61R), 발광 디바이스(61G), 및 발광 디바이스(61B) 대신에 3개의 발광 디바이스(61W)를 갖는다. 또한 3개의 발광 디바이스(61W)의 위쪽에 절연층(276)을 갖고, 절연층(276)의 위쪽에 착색층(264R), 착색층(264G), 및 착색층(264B)을 갖는다. 구체적으로는 왼쪽의 발광 디바이스(61W)와 중첩되는 위치에 적색의 광을 투과시키는 착색층(264R)이 제공되고, 중앙의 발광 디바이스(61W)와 중첩되는 위치에 녹색의 광을 투과시키는 착색층(264G)이 제공되고, 오른쪽의 발광 디바이스(61W)와 중첩되는 위치에 청색의 광을 투과시키는 착색층(264B)이 제공되어 있다. 이에 의하여, 반도체 장치는 컬러 화상을 표시할 수 있다. 도 28의 (C)에 나타낸 구성은 도 27의 (C)에 나타낸 구성의 변형예이기도 하다.
도 28의 (D)에는 상술한 것과 다른 예를 나타내었다. 구체적으로는 도 28의 (D)에 나타낸 구성에서는 보호층(271)이 도전층(171) 및 EL층(172)의 측면과 인접하여 제공되어 있다. 또한 도전층(173)은 각 발광 디바이스에서 공유되는 연속된 하나의 층으로서 제공되어 있다. 또한 도 28의 (D)에 나타낸 구성에서는 영역(275)이 충전재로 매립되어 있는 것이 바람직하다.
발광 디바이스(61)에 미소 광공진기(마이크로캐비티) 구조를 부여함으로써 발광색의 색 순도를 높일 수 있다. 발광 디바이스(61)에 마이크로캐비티 구조를 부여하기 위해서는, 도전층(171)과 도전층(173) 간의 거리 d와 EL층(172)의 굴절률 n의 곱(광학 거리)이 파장 λ의 2분의 1의 m배(m은 1 이상의 정수임)가 되도록 구성하면 좋다. 거리 d는 수학식 1로 산출할 수 있다.
d=m×λ/(2×n) ··· 수학식 1.
수학식 1에 따르면 마이크로캐비티 구조의 발광 디바이스(61)는 발광하는 광의 파장(발광색)에 따라 거리 d가 결정된다. 거리 d는 EL층(172)의 두께에 상당한다. 따라서 EL층(172G)은 EL층(172B)보다 두껍게 제공되고, EL층(172R)은 EL층(172G)보다 두껍게 제공되는 경우가 있다.
발광 디바이스(61)에 포함되는 한 쌍의 전극 중 한쪽은 가시광에 대한 투과성 및 반사성을 갖는 전극(반투과·반반사 전극)인 것이 바람직하고, 다른 쪽은 가시광에 대한 반사성을 갖는 전극(반사 전극)인 것이 바람직하다. 또한 엄밀하게는 거리 d는 반사 전극으로서 기능하는 도전층(171)의 반사 영역에서 반투과·반반사 전극으로서 기능하는 도전층(173)의 반사 영역까지의 거리이다. 예를 들어 도전층(171)이 은과 투명 도전막인 인듐 주석 산화물(이하, ITO라고도 기재함)의 적층 구조를 갖고 상기 ITO가 EL층(172) 측에 있는 경우, 상기 ITO의 막 두께를 조정함으로써 발광색에 대응하는 거리 d를 설정할 수 있다. 즉 EL층(172R), EL층(172G), 및 EL층(172B)의 두께가 같아도 상기 ITO의 두께를 변경함으로써, 발광색에 적합한 거리 d를 얻을 수 있다.
그러나 도전층(171) 및 도전층(173)에서의 반사 영역의 위치를 엄밀하게 결정하기 어려운 경우가 있다. 이 경우, 도전층(171) 및 도전층(173)의 임의의 위치를 반사 영역으로 가정함으로써 마이크로캐비티의 효과를 충분히 얻을 수 있는 것으로 한다.
발광 디바이스(61)는 정공 주입층, 정공 수송층, 발광층, 전자 수송층, 전자 주입층 등으로 구성된다. 발광 디바이스(61)의 자세한 구성예에 대해서는 다른 실시형태에서 설명한다. 마이크로캐비티 구조에서 광의 추출 효율을 높이기 위하여 반사 전극으로서 기능하는 도전층(171)에서 발광층까지의 광학 거리를 λ/4의 홀수배로 하는 것이 바람직하다. 상기 광학 거리를 실현하기 위하여 발광 디바이스(61)를 구성하는 각 층의 두께를 적절히 조정하는 것이 바람직하다.
광을 도전층(173) 측으로부터 방출하는 경우에는 도전층(173)의 광 반사율이 광 투과율보다 큰 것이 바람직하다. 도전층(173)의 광 투과율을 바람직하게는 2% 이상 50% 이하, 더 바람직하게는 2% 이상 30% 이하, 더 바람직하게는 2% 이상 10% 이하로 하면 좋다. 도전층(173)의 광 투과율을 작게(광 반사율을 크게) 함으로써 마이크로캐비티의 효과를 높일 수 있다.
도 29의 (A)에는 상술한 것과 다른 예를 나타내었다. 구체적으로는 도 29의 (A)에 나타낸 구성은 발광 디바이스(61R), 발광 디바이스(61G), 및 발광 디바이스(61B)의 각각에서 EL층(172)이 도전층(171)의 단부를 넘어 연장되어 있다. 예를 들어 발광 디바이스(61R)에서 EL층(172R)이 도전층(171)의 단부를 넘어 연장되어 있다. 또한 발광 디바이스(61G)에서 EL층(172G)이 도전층(171)의 단부를 넘어 연장되어 있다. 발광 디바이스(61B)에서 EL층(172B)이 도전층(171)의 단부를 넘어 연장되어 있다.
발광 디바이스(61R), 발광 디바이스(61G), 및 발광 디바이스(61B)의 각각에서 EL층(172)과 보호층(271)은 절연층(270)을 개재하여 중첩되는 영역을 포함한다. 또한 인접한 발광 디바이스(61) 사이의 영역에서 보호층(271) 위에 절연층(278)이 제공되어 있다.
절연층(278)으로서는 에폭시 수지, 아크릴 수지, 실리콘 수지, 페놀 수지, 폴리이미드 수지, 이미드 수지, PVC(폴리바이닐클로라이드) 수지, PVB(폴리바이닐뷰티랄) 수지, EVA(에틸렌바이닐 아세테이트) 수지 등이 있다. 또한 절연층(278)으로서 포토레지스트를 사용하여도 좋다. 절연층(278)으로서 사용하는 포토레지스트는 포지티브형 포토레지스트이어도 좋고 네거티브형 포토레지스트이어도 좋다.
발광 디바이스(61R), 발광 디바이스(61G), 발광 디바이스(61B), 및 절연층(278) 위에 공통층(174)이 제공되고, 공통층(174) 위에 도전층(173)이 제공된다. 공통층(174)은 EL층(172R)과 접하는 영역과, EL층(172G)과 접하는 영역과, EL층(172B)과 접하는 영역을 갖는다. 공통층(174)은 발광 디바이스(61R), 발광 디바이스(61G), 및 발광 디바이스(61B)에서 공유된다.
공통층(174)으로서는 정공 주입층, 정공 수송층, 정공 차단층, 전자 차단층, 전자 수송층, 및 전자 주입층 중 하나 이상을 적용할 수 있다. 예를 들어 공통층(174)은 캐리어 주입층(정공 주입층 또는 전자 주입층)이어도 좋다. 또한 공통층(174)은 EL층(172)의 일부라고 할 수도 있다. 또한 공통층(174)은 필요에 따라 제공하면 좋다. 공통층(174)을 제공하는 경우, EL층(172)에 포함되는 층 중, 공통층(174)과 같은 기능을 갖는 층을 제공하지 않아도 된다.
도전층(173) 위에 보호층(273)이 제공되고, 보호층(273) 위에 절연층(276)이 제공되어 있다.
도 29의 (B)에는 상술한 것과 다른 예를 나타내었다. 구체적으로는 도 29의 (B)에 나타낸 구성은 도 29의 (A)에 나타낸 구성에서의 발광 디바이스(61R), 발광 디바이스(61G), 및 발광 디바이스(61B) 대신에 3개의 발광 디바이스(61W)를 갖는다. 또한 3개의 발광 디바이스(61W)의 위쪽에 절연층(276)을 갖고, 절연층(276)의 위쪽에 착색층(264R), 착색층(264G), 및 착색층(264B)을 갖는다. 구체적으로는 왼쪽의 발광 디바이스(61W)와 중첩되는 위치에 적색의 광을 투과시키는 착색층(264R)이 제공되고, 중앙의 발광 디바이스(61W)와 중첩되는 위치에 녹색의 광을 투과시키는 착색층(264G)이 제공되고, 오른쪽의 발광 디바이스(61W)와 중첩되는 위치에 청색의 광을 투과시키는 착색층(264B)이 제공되어 있다. 이에 의하여, 반도체 장치는 컬러 화상을 표시할 수 있다. 도 29의 (B)에 나타낸 구성은 도 28의 (C)에 나타낸 구성의 변형예이기도 하다.
층(40)에 포함되는 기능 회로를 구성하는 트랜지스터의 일부를 층(50)에 제공하여도 좋다. 또한 층(50)에 포함되는 화소 회로(51)를 구성하는 트랜지스터의 일부를 층(40)에 제공하여도 좋다. 따라서 기능 회로를 Si 트랜지스터와 OS 트랜지스터를 포함한 구성으로 하여도 좋다. 또한 화소 회로(51)를 Si 트랜지스터와 OS 트랜지스터를 포함한 구성으로 하여도 좋다.
도 30은 도 1의 (A)에 나타낸 표시 장치(10)의 일부의 단면 구성예를 나타낸 것이다. 도 30에 나타낸 표시 장치(10)는 기판(301), 용량 소자(246), 및 트랜지스터(310)를 포함한 층(50)과, 발광 디바이스(61R), 발광 디바이스(61G), 발광 디바이스(61B)를 포함한 층(60)을 갖는다. 층(60)은 층(50)에 포함되는 절연층(363) 위에 제공되어 있다.
트랜지스터(310)는 기판(301)에 채널 형성 영역을 갖는 트랜지스터이다. 기판(301)으로서는 예를 들어 단결정 실리콘 기판 등의 반도체 기판을 사용할 수 있다. 트랜지스터(310)는 기판(301)의 일부, 도전층(311), 저저항 영역(312), 절연층(313), 및 절연층(314)을 갖는다. 도전층(311)은 게이트 전극으로서 기능한다. 절연층(313)은 기판(301)과 도전층(311) 사이에 위치하고 게이트 절연층으로서 기능한다. 저저항 영역(312)은 기판(301)에 불순물이 도핑된 영역이고 소스 및 드레인 중 한쪽으로서 기능한다. 절연층(314)은 도전층(311)의 측면을 덮어 제공된다.
인접한 2개의 트랜지스터(310) 사이에, 기판(301)에 매립되도록 소자 분리층(315)이 제공되어 있다.
트랜지스터(310)를 덮어 절연층(261)이 제공되고, 절연층(261) 위에 용량 소자(246)가 제공되어 있다.
용량 소자(246)는 도전층(241)과, 도전층(245)과, 이들 사이에 위치하는 절연층(243)을 갖는다. 도전층(241)은 용량 소자(246)의 한쪽 전극으로서 기능하고, 도전층(245)은 용량 소자(246)의 다른 쪽 전극으로서 기능하고, 절연층(243)은 용량 소자(246)의 유전체로서 기능한다.
도전층(241)은 절연층(261) 위에 제공되고, 절연층(254)에 매립되어 있다. 도전층(241)은 절연층(261)에 매립된 플러그(266)에 의하여 트랜지스터(310)의 소스 및 드레인 중 한쪽에 전기적으로 접속된다. 절연층(243)은 도전층(241)을 덮어 제공된다. 도전층(245)은 절연층(243)을 개재하여 도전층(241)과 중첩된 영역에 제공된다.
용량 소자(246)를 덮어 절연층(255)이 제공되고, 절연층(255) 위에 절연층(363)이 제공되고, 절연층(363) 위에 발광 디바이스(61R), 발광 디바이스(61G), 및 발광 디바이스(61B)가 제공되어 있다. 발광 디바이스(61R), 발광 디바이스(61G), 및 발광 디바이스(61B) 위에는 보호층(415)이 제공되어 있고, 보호층(415)의 상면에는 수지층(419)을 개재하여 기판(420)이 제공되어 있다.
발광 디바이스의 화소 전극은 절연층(255) 및 절연층(363)에 매립된 플러그(256), 절연층(254)에 매립된 도전층(241), 및 절연층(261)에 매립된 플러그(266)에 의하여 트랜지스터(310)의 소스 및 드레인 중 한쪽에 전기적으로 접속되어 있다.
도 31은 도 30에 나타낸 단면 구성예의 변형예를 나타낸 것이다. 도 31에 나타낸 표시 장치(10)의 단면 구성예에서는 트랜지스터(310) 대신 트랜지스터(320)를 갖는 점이 도 30에 나타낸 단면 구성예와 주로 다르다. 또한 도 30과 같은 부분에 대해서는 설명을 생략하는 경우가 있다.
트랜지스터(320)는 채널이 형성되는 반도체층에 금속 산화물(산화물 반도체라고도 함)이 적용된 트랜지스터이다.
트랜지스터(320)는 반도체층(321), 절연층(323), 도전층(324), 한 쌍의 도전층(325), 절연층(326), 및 도전층(327)을 갖는다.
기판(331)으로서는 절연성 기판 또는 반도체 기판을 사용할 수 있다.
기판(331) 위에 절연층(332)이 제공되어 있다. 절연층(332)은 기판(331)으로부터 트랜지스터(320)로 물 또는 수소 등의 불순물이 확산되는 것 및 반도체층(321)으로부터 절연층(332) 측으로 산소가 이탈되는 것을 방지하는 배리어층으로서 기능한다. 절연층(332)으로서는, 예를 들어 산화 알루미늄막, 산화 하프늄막, 질화 실리콘막 등, 산화 실리콘막에 비하여 수소 또는 산소가 확산되기 어려운 막을 사용할 수 있다.
절연층(332) 위에 도전층(327)이 제공되고, 도전층(327)을 덮어 절연층(326)이 제공되어 있다. 도전층(327)은 트랜지스터(320)의 제 1 게이트 전극으로서 기능하고, 절연층(326)의 일부는 제 1 게이트 절연층으로서 기능한다. 절연층(326)에서 적어도 반도체층(321)과 접하는 부분에는 산화 실리콘막 등의 산화물 절연막을 사용하는 것이 바람직하다. 절연층(326)의 상면은 평탄화되어 있는 것이 바람직하다.
반도체층(321)은 절연층(326) 위에 제공된다. 반도체층(321)은 반도체 특성을 갖는 금속 산화물(산화물 반도체라고도 함)막을 갖는 것이 바람직하다. 반도체층(321)에 적합하게 사용할 수 있는 재료의 자세한 사항에 대해서는 후술한다.
한 쌍의 도전층(325)은 반도체층(321) 위에 접하여 제공되고, 소스 전극 및 드레인 전극으로서 기능한다.
한 쌍의 도전층(325)의 상면 및 측면, 그리고 반도체층(321)의 측면 등을 덮어 절연층(328)이 제공되고, 절연층(328) 위에 절연층(264)이 제공된다. 절연층(328)은 절연층(264) 등으로부터 반도체층(321)으로 물 또는 수소 등의 불순물이 확산되는 것 및 반도체층(321)으로부터 산소가 이탈되는 것을 방지하는 배리어층으로서 기능한다. 절연층(328)으로서는 상기 절연층(332)과 같은 절연막을 사용할 수 있다.
절연층(328) 및 절연층(264)에는 반도체층(321)에 도달하는 개구가 제공되어 있다. 상기 개구의 내부에, 절연층(264), 절연층(328), 및 도전층(325)의 측면, 그리고 반도체층(321)의 상면에 접하는 절연층(323)과, 도전층(324)이 매립되어 있다. 도전층(324)은 제 2 게이트 전극으로서 기능하고, 절연층(323)은 제 2 게이트 절연층으로서 기능한다.
도전층(324)의 상면, 절연층(323)의 상면, 및 절연층(264)의 상면은 각각 높이가 실질적으로 일치하도록 평탄화 처리되고, 이들을 덮어 절연층(329) 및 절연층(265)이 제공되어 있다.
절연층(264) 및 절연층(265)은 층간 절연층으로서 기능한다. 절연층(329)은 절연층(265) 등으로부터 트랜지스터(320)로 물 또는 수소 등의 불순물이 확산되는 것을 방지하는 배리어층으로서 기능한다. 절연층(329)으로서는 상기 절연층(328) 및 절연층(332)과 같은 절연막을 사용할 수 있다.
한 쌍의 도전층(325) 중 한쪽에 전기적으로 접속되는 플러그(274)는 절연층(265), 절연층(329), 및 절연층(264)에 매립되도록 제공되어 있다. 여기서 플러그(274)는 절연층(265), 절연층(329), 절연층(264), 및 절연층(328) 각각의 개구의 측면 및 도전층(325)의 상면의 일부를 덮는 도전층(274a)과, 도전층(274a)의 상면에 접하는 도전층(274b)을 갖는 것이 바람직하다. 이때 도전층(274a)으로서 수소 및 산소가 확산되기 어려운 도전성 재료를 사용하는 것이 바람직하다.
도 32는 도 1의 (B)에 나타낸 표시 장치(10)의 일부의 단면 구성예를 나타낸 것이다. 도 32에 나타낸 표시 장치(10)는 층(40)에 포함되는 기판(301A)에 채널이 형성되는 트랜지스터(310A)와 층(40)에 포함되는 기판(301A)에 채널이 형성되는 트랜지스터(310B)가 적층된 구성을 갖는다. 기판(301A)에 기판(301)과 같은 재료를 사용할 수 있다.
도 32에 나타낸 표시 장치(10)는 발광 디바이스(61)가 제공된 층(60)과, 기판(301B), 트랜지스터(310B), 및 용량 소자(246)가 제공된 층(50)과, 기판(301A), 트랜지스터(310A)가 제공된 층(40)이 접합된 구성을 갖는다.
기판(301B)에는 기판(301B)을 관통하는 플러그(343)가 제공된다. 플러그(343)는 Si 관통 전극(TSV: Through Silicon Via)으로서 기능한다. 또한 플러그(343)는 기판(301)의 뒷면(기판(420)과는 반대 측의 표면)에 제공된 도전층(342)에 전기적으로 접속되어 있다. 한편, 기판(301A)에서는 절연층(261) 위에 도전층(341)이 제공되어 있다.
도전층(341)과 도전층(342)이 접합됨으로써 층(40)과 층(50)이 전기적으로 접속된다.
도전층(341) 및 도전층(342)에는 같은 도전성 재료를 사용하는 것이 바람직하다. 예를 들어 Al, Cr, Cu, Ta, Sn, Zn, Au, Ag, Pt, Ti, Mo, 및 W 중에서 선택된 원소를 포함한 금속막, 또는 상술한 원소를 성분으로 하는 금속 질화물막(질화 타이타늄막, 질화 몰리브데넘막, 질화 텅스텐막) 등을 사용할 수 있다. 특히 도전층(341) 및 도전층(342)에 구리를 사용하는 것이 바람직하다. 이에 의하여 Cu-Cu(Copper·Copper) 직접 접합 기술(Cu(구리)의 패드끼리를 접속함으로써 전기적 도통을 실현하는 기술)을 적용할 수 있다. 또한 도전층(341)과 도전층(342)은 범프를 개재하여 접합되어도 좋다.
도 33은 도 32에 나타낸 단면 구성예의 변형예를 나타낸 것이다. 도 33에 나타낸 표시 장치(10)의 단면 구성예에서는, 기판(301A)에 채널이 형성되는 트랜지스터(310A)와, 채널이 형성되는 반도체층에 금속 산화물을 포함하는 트랜지스터(320)가 적층되어 있다. 또한 도 30 내지 도 32와 같은 부분에 대해서는 설명을 생략하는 경우가 있다.
도 33에 나타낸 층(50)은 도 31에 나타낸 층(50)에서 기판(331)을 제외한 구성을 갖는다. 또한 도 33에 나타낸 층(40)에서는 트랜지스터(310A)를 덮어 절연층(261)이 제공되고, 절연층(261) 위에 도전층(251)이 제공되어 있다. 또한 도전층(251)을 덮어 절연층(262)이 제공되고, 절연층(262) 위에 도전층(252)이 제공되어 있다. 도전층(251) 및 도전층(252)은 각각 배선으로서 기능한다. 또한 도전층(252)을 덮어 절연층(263) 및 절연층(332)이 제공되고, 절연층(332) 위에 트랜지스터(320)가 제공되어 있다. 또한 트랜지스터(320)를 덮어 절연층(265)이 제공되고, 절연층(265) 위에 용량 소자(246)가 제공되어 있다. 용량 소자(246)와 트랜지스터(320)는 플러그(274)로 전기적으로 접속되어 있다. 층(50)은 층(40)에 포함되는 절연층(263)에 중첩되어 제공되어 있다.
트랜지스터(320)는 화소 회로(51)를 구성하는 트랜지스터로서 사용할 수 있다. 또한 트랜지스터(310)는 화소 회로(51)를 구성하는 트랜지스터 또는 주변 구동 회로를 구성하는 트랜지스터로서 사용할 수 있다. 또한 트랜지스터(310) 및 트랜지스터(320)는 연산 회로 또는 기억 회로 등의 기능 회로를 구성하는 트랜지스터로서 사용할 수 있다.
이와 같은 구성으로 함으로써 발광 디바이스(61)를 포함한 층(60) 직하에 화소 회로(51)뿐만 아니라 주변 구동 회로 등을 형성할 수 있다. 따라서 표시 영역의 주변에 구동 회로를 제공하는 경우에 비하여 표시 장치를 소형화할 수 있다.
또한 도 30 내지 도 33에서는 더미 트랜지스터 및 더미층을 생략하였다. 상면에서 보았을 때, 같은 면에 제공되는 층의 합계 면적의 비율은 상술한 범위로 하는 것이 바람직하다. 같은 면에 제공되는 층의 합계 면적의 비율을 높임으로써, 제작 공정에서 레지스트 마스크에 기인하는 이물질의 발생을 억제할 수 있어, 제조 수율을 높일 수 있다.
본 실시형태에 나타낸 구성은 다른 실시형태 및 실시예에 나타낸 구성과 적절히 조합하여 사용할 수 있다.
(실시형태 3)
본 실시형태에서는 본 발명의 일 형태에 따른 반도체 장치에 사용할 수 있는 트랜지스터에 대하여 설명한다.
<트랜지스터의 구성예>
도 34의 (A), (B), 및 (C)는 본 발명의 일 형태에 따른 반도체 장치에 사용할 수 있는 트랜지스터(500)의 상면도 및 단면도이다. 본 발명의 일 형태에 따른 반도체 장치에 트랜지스터(500)를 적용할 수 있다.
도 34의 (A)는 트랜지스터(500)의 상면도이다. 또한 도 34의 (B) 및 (C)는 트랜지스터(500)의 단면도이다. 여기서 도 34의 (B)는 도 34의 (A)에 A1-A2의 일점쇄선으로 나타낸 부분의 단면도이고, 트랜지스터(500)의 채널 길이 방향의 단면도이기도 하다. 또한 도 34의 (C)는 도 34의 (A)에 A3-A4의 일점쇄선으로 나타낸 부분의 단면도이고, 트랜지스터(500)의 채널 폭 방향의 단면도이기도 하다. 또한 도 34의 (A)의 상면도에서는, 도면의 명료화를 위하여 일부의 요소를 생략하여 도시하였다.
도 34에 나타낸 바와 같이, 트랜지스터(500)는 기판(도시하지 않았음) 위에 배치된 금속 산화물(531a)과, 금속 산화물(531a) 위에 배치된 금속 산화물(531b)과, 금속 산화물(531b) 위에 서로 이격되어 배치된 도전체(542a) 및 도전체(542b)와, 도전체(542a) 및 도전체(542b) 위에 배치되고 도전체(542a)와 도전체(542b) 사이에 개구가 형성된 절연체(580)와, 개구 내에 배치된 도전체(560)와, 금속 산화물(531b), 도전체(542a), 도전체(542b), 및 절연체(580)와 도전체(560) 사이에 배치된 절연체(550)와, 금속 산화물(531b), 도전체(542a), 도전체(542b), 및 절연체(580)와 절연체(550) 사이에 배치된 금속 산화물(531c)을 갖는다. 여기서 도 34의 (B) 및 (C)에 나타낸 바와 같이, 도전체(560)의 상면은 절연체(550), 절연체(554), 금속 산화물(531c), 및 절연체(580)의 상면과 실질적으로 일치하는 것이 바람직하다. 또한 이하에서는 금속 산화물(531a), 금속 산화물(531b), 및 금속 산화물(531c)을 통틀어 금속 산화물(531)이라고 하는 경우가 있다. 또한 도전체(542a) 및 도전체(542b)를 통틀어 도전체(542)라고 하는 경우가 있다.
도 34에 나타낸 트랜지스터(500)에서는, 도전체(542a) 및 도전체(542b)의 도전체(560) 측의 측면이 실질적으로 수직인 형상을 갖는다. 또한 도 34에 나타낸 트랜지스터(500)는 이에 한정되지 않고, 도전체(542a) 및 도전체(542b)의 측면과 바닥면이 이루는 각이 10° 이상 80° 이하, 바람직하게는 30° 이상 60° 이하로 하여도 좋다. 또한 도전체(542a) 및 도전체(542b)의 대향하는 측면이 복수의 면을 가져도 좋다.
도 34에 나타낸 바와 같이, 절연체(524), 금속 산화물(531a), 금속 산화물(531b), 도전체(542a), 도전체(542b), 및 금속 산화물(531c)과 절연체(580) 사이에 절연체(554)가 배치되는 것이 바람직하다. 여기서 절연체(554)는 도 34의 (B) 및 (C)에 나타낸 바와 같이, 금속 산화물(531c)의 측면, 도전체(542a)의 상면과 측면, 도전체(542b)의 상면과 측면, 금속 산화물(531a) 및 금속 산화물(531b)의 측면, 그리고 절연체(524)의 상면과 접촉하는 것이 바람직하다.
또한 채널 형성 영역과 그 근방에 금속 산화물(531a), 금속 산화물(531b), 및 금속 산화물(531c)의 3층이 적층된 트랜지스터(500)의 구성을 나타내었지만, 본 발명은 이에 한정되는 것이 아니다. 예를 들어 금속 산화물(531b)과 금속 산화물(531c)의 2층 구조, 또는 4층 이상의 적층 구조를 제공하는 구성으로 하여도 좋다. 또한 트랜지스터(500)에서 도전체(560)는 2층의 적층 구조를 갖지만, 본 발명은 이에 한정되는 것이 아니다. 예를 들어 도전체(560)는 단층 구조를 가져도 좋고, 3층 이상의 적층 구조를 가져도 좋다. 또한 금속 산화물(531a), 금속 산화물(531b), 및 금속 산화물(531c) 각각이 2층 이상의 적층 구조를 가져도 좋다.
예를 들어 금속 산화물(531c)이 제 1 금속 산화물과, 제 1 금속 산화물 위의 제 2 금속 산화물로 이루어지는 적층 구조를 갖는 경우, 제 1 금속 산화물은 금속 산화물(531b)과 같은 조성을 갖고, 제 2 금속 산화물은 금속 산화물(531a)과 같은 조성을 갖는 것이 바람직하다.
여기서 도전체(560)는 트랜지스터의 게이트 전극으로서 기능하고, 도전체(542a) 및 도전체(542b)는 각각 소스 전극 또는 드레인 전극으로서 기능한다. 상술한 바와 같이, 도전체(560)는 절연체(580)의 개구, 및 도전체(542a)와 도전체(542b) 사이의 영역에 매립되도록 형성된다. 여기서 도전체(560), 도전체(542a), 및 도전체(542b)의 배치는 절연체(580)의 개구에 대하여 자기 정합(self-aligned)적으로 선택된다. 즉 트랜지스터(500)에서, 게이트 전극을 소스 전극과 드레인 전극 사이에 자기 정합적으로 배치할 수 있다. 따라서 위치를 맞추기 위한 마진을 제공하지 않고 도전체(560)를 형성할 수 있기 때문에, 트랜지스터(500)의 면적을 축소할 수 있다. 이로써 표시 장치의 정세도를 높일 수 있다. 또한 표시 장치의 베젤을 좁게 할 수 있다.
도 34에 나타낸 바와 같이, 도전체(560)는 절연체(550)의 내측에 제공된 도전체(560a)와, 도전체(560a)의 내측에 매립되도록 제공된 도전체(560b)를 갖는 것이 바람직하다.
트랜지스터(500)는 기판(도시하지 않았음) 위에 배치된 절연체(514)와, 절연체(514) 위에 배치된 절연체(516)와, 절연체(516)에 매립되도록 배치된 도전체(505)와, 절연체(516)와 도전체(505) 위에 배치된 절연체(522)와, 절연체(522) 위에 배치된 절연체(524)를 갖는 것이 바람직하다. 절연체(524) 위에 금속 산화물(531a)이 배치되는 것이 바람직하다.
트랜지스터(500) 위에 층간막으로서 기능하는 절연체(574) 및 절연체(581)가 배치되는 것이 바람직하다. 여기서 절연체(574)는 도전체(560)의 상면, 절연체(550)의 상면, 절연체(554)의 상면, 금속 산화물(531c)의 상면, 및 절연체(580)의 상면과 접촉하여 배치되는 것이 바람직하다.
절연체(522), 절연체(554), 및 절연체(574)는 수소(예를 들어 수소 원자, 수소 분자 등 중 적어도 하나)의 확산을 억제하는 기능을 갖는 것이 바람직하다. 예를 들어 절연체(522), 절연체(554), 및 절연체(574)는 절연체(524), 절연체(550), 및 절연체(580)보다 수소 투과성이 낮은 것이 바람직하다. 또한 절연체(522) 및 절연체(554)는 산소(예를 들어 산소 원자, 산소 분자 등 중 적어도 하나)의 확산을 억제하는 기능을 갖는 것이 바람직하다. 예를 들어 절연체(522) 및 절연체(554)는 절연체(524), 절연체(550), 및 절연체(580)보다 산소 투과성이 낮은 것이 바람직하다.
여기서 절연체(524), 금속 산화물(531), 및 절연체(550)는 절연체(554) 및 절연체(574)에 의하여 절연체(580) 및 절연체(581)와 이격되어 있다. 그러므로 절연체(580) 및 절연체(581)에 포함되는 수소 등의 불순물이 절연체(524), 금속 산화물(531), 및 절연체(550)에 혼입되는 것, 및 과잉 산소가 절연체(524), 금속 산화물(531a), 금속 산화물(531b), 및 절연체(550)에 혼입되는 것을 억제할 수 있다.
트랜지스터(500)에 전기적으로 접속되고, 플러그로서 기능하는 도전체(545)(도전체(545a) 및 도전체(545b))가 제공되는 것이 바람직하다. 또한 플러그로서 기능하는 도전체(545)의 측면과 접촉하여 절연체(541)(절연체(541a) 및 절연체(541b))가 제공된다. 즉 절연체(554), 절연체(580), 절연체(574), 및 절연체(581)의 개구의 내벽과 접촉하여 절연체(541)가 제공된다. 또한 절연체(541)의 측면과 접촉하여 도전체(545)의 제 1 도전체가 제공되고, 더 내측에 도전체(545)의 제 2 도전체가 제공되는 구성으로 하여도 좋다. 여기서 도전체(545)의 상면의 높이와 절연체(581)의 상면의 높이는 같은 정도로 할 수 있다. 또한 도전체(545)의 제 1 도전체와 도전체(545)의 제 2 도전체가 적층되는 트랜지스터(500)의 구성을 나타내었지만, 본 발명은 이에 한정되는 것이 아니다. 예를 들어 도전체(545)를 단층 또는 3층 이상의 적층 구조로서 제공하는 구성으로 하여도 좋다. 구조체가 적층 구조를 갖는 경우, 형성 순서대로 서수를 붙여 구별하는 경우가 있다.
트랜지스터(500)에서는, 채널 형성 영역을 포함하는 금속 산화물(531)(금속 산화물(531a), 금속 산화물(531b), 및 금속 산화물(531c))에 산화물 반도체로서 기능하는 금속 산화물(이하, 산화물 반도체라고도 함)을 사용하는 것이 바람직하다. 예를 들어 금속 산화물(531)의 채널 형성 영역이 되는 금속 산화물로서, 밴드 갭이 2eV 이상, 바람직하게는 2.5eV 이상인 것을 사용하는 것이 바람직하다.
상기 금속 산화물로서, 적어도 인듐(In) 또는 아연(Zn)을 포함하는 것이 바람직하다. 특히 인듐(In) 및 아연(Zn)을 포함하는 것이 바람직하다. 또한 이들에 더하여 원소 M이 포함되는 것이 바람직하다. 원소 M으로서, 알루미늄(Al), 갈륨(Ga), 이트륨(Y), 주석(Sn), 붕소(B), 타이타늄(Ti), 철(Fe), 니켈(Ni), 저마늄(Ge), 지르코늄(Zr), 몰리브데넘(Mo), 란타넘(La), 세륨(Ce), 네오디뮴(Nd), 하프늄(Hf), 탄탈럼(Ta), 텅스텐(W), 마그네슘(Mg), 및 코발트(Co) 중 하나 이상을 사용할 수 있다. 특히 원소 M은 알루미늄(Al), 갈륨(Ga), 이트륨(Y), 및 주석(Sn) 중 하나 이상으로 하는 것이 바람직하다. 또한 원소 M은 Ga 및 Sn 중 어느 한쪽 또는 양쪽을 갖는 것이 더 바람직하다.
도 34의 (B)에 나타낸 바와 같이, 금속 산화물(531b)은 도전체(542)와 중첩되지 않은 영역의 막 두께가 도전체(542)와 중첩된 영역의 막 두께보다 얇아지는 경우가 있다. 이는 도전체(542a) 및 도전체(542b)를 형성할 때, 금속 산화물(531b)의 상면의 일부가 제거됨으로써 형성된다. 도전체(542)가 되는 도전막을 성막하였을 때, 금속 산화물(531b)의 상면에서 상기 도전막과의 계면 근방에 저항이 낮은 영역이 형성되는 경우가 있다. 이와 같이 금속 산화물(531b)의 상면에서 도전체(542a)와 도전체(542b) 사이에 위치하는 저항이 낮은 영역을 제거함으로써, 상기 영역에 채널이 형성되는 것을 방지할 수 있다.
본 발명의 일 형태에 의하여 크기가 작은 트랜지스터를 갖고, 정세도가 높은 표시 장치를 제공할 수 있다. 또는 온 전류가 높은 트랜지스터를 갖고, 휘도가 높은 표시 장치를 제공할 수 있다. 또는 동작이 빠른 트랜지스터를 갖고, 동작이 빠른 표시 장치를 제공할 수 있다. 또는 전기 특성이 안정적인 트랜지스터를 갖고, 신뢰성이 높은 표시 장치를 제공할 수 있다. 또는 오프 전류가 낮은 트랜지스터를 갖고, 소비 전력이 낮은 표시 장치를 제공할 수 있다.
본 발명의 일 형태인 표시 장치에 사용할 수 있는 트랜지스터(500)의 자세한 구성에 대하여 설명한다.
도전체(505)는 금속 산화물(531) 및 도전체(560)와 중첩되는 영역을 갖도록 배치된다. 또한 도전체(505)는 절연체(516)에 매립되어 제공되는 것이 바람직하다.
도전체(505)는 도전체(505a), 도전체(505b), 및 도전체(505c)를 갖는다. 도전체(505a)는 절연체(516)에 제공된 개구의 밑면 및 측벽과 접촉하여 제공된다. 도전체(505b)는 도전체(505a)에 형성된 오목부에 매립되도록 제공된다. 여기서 도전체(505b)의 상면은 도전체(505a)의 상면 및 절연체(516)의 상면보다 낮아진다. 도전체(505c)는 도전체(505b)의 상면 및 도전체(505a)의 측면과 접촉하여 제공된다. 여기서 도전체(505c)의 상면의 높이는 도전체(505a)의 상면의 높이 및 절연체(516)의 상면의 높이와 실질적으로 일치한다. 즉 도전체(505b)는 도전체(505a) 및 도전체(505c)로 감싸이는 구성이다.
도전체(505a) 및 도전체(505c)에는 수소 원자, 수소 분자, 물 분자, 질소 원자, 질소 분자, 산화 질소 분자(N2O, NO, NO2 등), 구리 원자 등의 불순물의 확산을 억제하는 기능을 갖는 도전성 재료를 사용하는 것이 바람직하다. 또는 산소(예를 들어 산소 원자, 산소 분자 등 중 적어도 하나)의 확산을 억제하는 기능을 갖는 도전성 재료를 사용하는 것이 바람직하다.
도전체(505a) 및 도전체(505c)에 수소의 확산을 저감하는 기능을 갖는 도전성 재료를 사용함으로써, 도전체(505b)에 포함되는 수소 등의 불순물이 절연체(524) 등을 통하여 금속 산화물(531)로 확산되는 것을 억제할 수 있다. 또한 도전체(505a) 및 도전체(505c)에 산소의 확산을 억제하는 기능을 갖는 도전성 재료를 사용함으로써, 도전체(505b)가 산화되어 도전율이 저하하는 것을 억제할 수 있다. 산소의 확산을 억제하는 기능을 갖는 도전성 재료로서는 예를 들어 타이타늄, 질화 타이타늄, 탄탈럼, 질화 탄탈럼, 루테늄, 산화 루테늄 등을 사용하는 것이 바람직하다. 따라서 도전체(505a)는 상기 도전성 재료의 단층 또는 적층으로 하면 좋다. 예를 들어 도전체(505a)에는 질화 타이타늄을 사용하면 좋다.
도전체(505b)에는 텅스텐, 구리, 또는 알루미늄을 주성분으로 하는 도전성 재료를 사용하는 것이 바람직하다. 예를 들어 도전체(505b)에는 텅스텐을 사용하면 좋다.
여기서 도전체(560)는 제 1 게이트(톱 게이트라고도 함) 전극으로서 기능하는 경우가 있다. 또한 도전체(505)는 제 2 게이트(보텀 게이트라고도 함) 전극으로서 기능하는 경우가 있다. 그 경우, 도전체(505)에 인가하는 전위를 도전체(560)에 인가하는 전위와 연동시키지 않고, 독립적으로 변화시킴으로써, 트랜지스터(500)의 Vth를 제어할 수 있다. 특히 도전체(505)에 음의 전위를 인가함으로써, 트랜지스터(500)의 Vth를 0V보다 크게 하고, 오프 전류를 낮게 할 수 있게 된다. 따라서 도전체(505)에 음의 전위를 인가하는 것이, 인가하지 않은 경우보다 도전체(560)에 인가하는 전위가 0V일 때의 드레인 전류를 더 낮게 할 수 있다.
도전체(505)는 금속 산화물(531)에서의 채널 형성 영역보다 크게 제공하는 것이 좋다. 특히 도 34의 (C)에 나타낸 바와 같이, 도전체(505)는 금속 산화물(531)의 채널 폭 방향과 교차되는 단부보다 외측의 영역에서도 연장되어 있는 것이 바람직하다. 즉 금속 산화물(531)의 채널 폭 방향에서의 측면의 외측에서 도전체(505)와 도전체(560)가 절연체를 개재하여 중첩되어 있는 것이 바람직하다.
상기 구성을 가짐으로써, 제 1 게이트 전극으로서의 기능을 갖는 도전체(560)의 전계와 제 2 게이트 전극으로서의 기능을 갖는 도전체(505)의 전계에 의하여 금속 산화물(531)의 채널 형성 영역을 전기적으로 둘러쌀 수 있다.
도 34의 (C)에 나타낸 바와 같이, 도전체(505)는 연장되어 배선으로서도 기능한다. 다만, 이에 한정되지 않고, 도전체(505) 아래에 배선으로서 기능하는 도전체를 제공하는 구성으로 하여도 좋다.
절연체(514)는 물 또는 수소 등의 불순물이 기판 측으로부터 트랜지스터(500)에 혼입되는 것을 억제하는 배리어 절연막으로서 기능하는 것이 바람직하다. 따라서 절연체(514)에는 수소 원자, 수소 분자, 물 분자, 질소 원자, 질소 분자, 산화 질소 분자(N2O, NO, NO2 등), 구리 원자 등의 불순물의 확산을 억제하는 기능을 갖는(상기 불순물이 투과하기 어려운) 절연성 재료를 사용하는 것이 바람직하다. 또는 산소(예를 들어 산소 원자, 산소 분자 등 중 적어도 하나)의 확산을 억제하는 기능을 갖는(상기 산소가 투과하기 어려운) 절연성 재료를 사용하는 것이 바람직하다.
예를 들어 절연체(514)로서 산화 알루미늄 또는 질화 실리콘 등을 사용하는 것이 바람직하다. 이로써 물 또는 수소 등의 불순물이 절연체(514)보다 기판 측으로부터 트랜지스터(500) 측으로 확산되는 것을 억제할 수 있다. 또는 절연체(524) 등에 포함되는 산소가 절연체(514)보다 기판 측으로 확산되는 것을 억제할 수 있다.
층간막으로서 기능하는 절연체(516), 절연체(580), 및 절연체(581)는 절연체(514)보다 유전율이 낮은 것이 바람직하다. 유전율이 낮은 재료를 층간막으로 함으로써, 배선 사이에 생기는 기생 용량을 저감할 수 있다. 예를 들어 절연체(516), 절연체(580), 및 절연체(581)로서 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 질화 실리콘, 플루오린을 첨가한 산화 실리콘, 탄소를 첨가한 산화 실리콘, 탄소 및 질소를 첨가한 산화 실리콘, 또는 공공(空孔)을 갖는 산화 실리콘 등을 적절히 사용하면 좋다.
절연체(522) 및 절연체(524)는 게이트 절연체로서의 기능을 갖는다.
여기서 금속 산화물(531)과 접촉하는 절연체(524)는 가열에 의하여 산소를 이탈시키는 것이 바람직하다. 본 명세서에서는 가열에 의하여 이탈되는 산소를 과잉 산소라고 부르는 경우가 있다. 예를 들어 절연체(524)에는 산화 실리콘 또는 산화질화 실리콘 등을 적절히 사용하면 좋다. 산소를 포함하는 절연체를 금속 산화물(531)과 접촉하여 제공함으로써, 금속 산화물(531) 내의 산소 결손을 저감하여, 트랜지스터(500)의 신뢰성을 향상시킬 수 있다.
절연체(524)로서 구체적으로는 가열에 의하여 일부의 산소가 이탈되는 산화물 재료를 사용하는 것이 바람직하다. 가열에 의하여 산소가 이탈되는 산화물이란, TDS(Thermal Desorption Spectroscopy) 분석에서 산소 원자로 환산한 산소의 이탈량이 1.0×1018atoms/cm3 이상, 바람직하게는 1.0×1019atoms/cm3 이상, 더 바람직하게는 2.0×1019atoms/cm3 이상 또는 3.0×1020atoms/cm3 이상인 산화물막이다. 또한 상기 TDS 분석 시의 막의 표면 온도는 100℃ 이상 700℃ 이하, 또는 100℃ 이상 400℃ 이하의 범위가 바람직하다.
도 34의 (C)에 나타낸 바와 같이, 절연체(524)에서 절연체(554)와 중첩되지 않고 또한 금속 산화물(531b)과 중첩되지 않은 영역의 막 두께는 이 이외의 영역의 막 두께보다 얇아지는 경우가 있다. 절연체(524)에서 절연체(554)와 중첩되지 않고 또한 금속 산화물(531b)과 중첩되지 않은 영역의 막 두께는 상기 산소를 충분히 확산시킬 수 있는 막 두께인 것이 바람직하다.
절연체(522)는 절연체(514) 등과 마찬가지로 물 또는 수소 등의 불순물이 기판 측으로부터 트랜지스터(500)에 혼입되는 것을 억제하는 배리어 절연막으로서 기능하는 것이 바람직하다. 예를 들어 절연체(522)는 절연체(524)보다 수소 투과성이 낮은 것이 바람직하다. 절연체(522), 절연체(554), 및 절연체(574)에 의하여 절연체(524), 금속 산화물(531), 및 절연체(550) 등을 둘러쌈으로써, 외부로부터 물 또는 수소 등의 불순물이 트랜지스터(500)로 침입하는 것을 억제할 수 있다.
또한 절연체(522)는 산소(예를 들어 산소 원자, 산소 분자 등 중 적어도 하나)의 확산을 억제하는 기능을 갖는(상기 산소가 투과하기 어려운) 것이 바람직하다. 예를 들어 절연체(522)는 절연체(524)보다 산소 투과성이 낮은 것이 바람직하다. 절연체(522)가 산소 및 불순물의 확산을 억제하는 기능을 가짐으로써, 금속 산화물(531)에 포함되는 산소가 기판 측으로 확산되는 것을 저감할 수 있어 바람직하다. 또한 도전체(505)가 절연체(524) 및 금속 산화물(531)에 포함되는 산소와 반응하는 것을 억제할 수 있다.
절연체(522)에는 절연성 재료인 알루미늄 및 하프늄 중 한쪽 또는 양쪽의 산화물을 포함하는 절연체를 사용하는 것이 좋다. 알루미늄 및 하프늄 중 한쪽 또는 양쪽의 산화물을 포함하는 절연체로서, 산화 알루미늄, 산화 하프늄, 그리고 알루미늄 및 하프늄을 포함하는 산화물(하프늄 알루미네이트) 등을 사용하는 것이 바람직하다. 이와 같은 재료를 사용하여 절연체(522)를 형성한 경우, 절연체(522)는 금속 산화물(531)로부터의 산소의 방출, 그리고 트랜지스터(500)의 주변부로부터 금속 산화물(531)로의 수소 등의 불순물의 혼입을 억제하는 층으로서 기능한다.
또는 이들 절연체에, 예를 들어 산화 알루미늄, 산화 비스무트, 산화 저마늄, 산화 나이오븀, 산화 실리콘, 산화 타이타늄, 산화 텅스텐, 산화 이트륨, 산화 지르코늄을 첨가하여도 좋다. 또는 이들 절연체를 질화 처리하여도 좋다. 상기 절연체에 산화 실리콘, 산화질화 실리콘, 또는 질화 실리콘을 적층시켜 사용하여도 좋다.
절연체(522)에는 예를 들어 산화 알루미늄, 산화 하프늄, 산화 탄탈럼, 산화 지르코늄, 타이타늄산 지르콘산 연(PZT), 타이타늄산 스트론튬(SrTiO3), 또는 (Ba,Sr)TiO3(BST) 등의 소위 high-k 재료를 포함하는 절연체를 단층으로 또는 적층하여 사용하여도 좋다. 트랜지스터의 미세화 및 고집적화가 진행되면, 게이트 절연체의 박막화로 인하여 누설 전류 등의 문제가 발생하는 경우가 있다. 게이트 절연체로서 기능하는 절연체에 high-k 재료를 사용함으로써, 물리적 막 두께를 유지하면서 트랜지스터 동작 시의 게이트 전위의 저감이 가능하다.
또한 절연체(522) 및 절연체(524)가 2층 이상의 적층 구조를 가져도 좋다. 그 경우, 같은 재료로 이루어지는 적층 구조에 한정되지 않고, 상이한 재료로 이루어지는 적층 구조이어도 좋다. 예를 들어 절연체(522) 아래에 절연체(524)와 같은 절연체를 제공하는 구성으로 하여도 좋다.
금속 산화물(531)은 금속 산화물(531a)과, 금속 산화물(531a) 위의 금속 산화물(531b)과, 금속 산화물(531b) 위의 금속 산화물(531c)을 갖는다. 금속 산화물(531b) 아래에 금속 산화물(531a)을 가짐으로써, 금속 산화물(531a)보다 아래쪽에 형성된 구조물로부터 금속 산화물(531b)에 대한 불순물의 확산을 억제할 수 있다. 또한 금속 산화물(531b) 위에 금속 산화물(531c)을 가짐으로써, 금속 산화물(531c)보다 위쪽에 형성된 구조물로부터 금속 산화물(531b)에 대한 불순물의 확산을 억제할 수 있다.
또한 금속 산화물(531)은 각 금속 원자의 원자수비가 상이한 복수의 산화물층의 적층 구조를 갖는 것이 바람직하다. 예를 들어 금속 산화물(531)이 적어도 인듐(In)과 원소 M을 포함하는 경우, 금속 산화물(531a)을 구성하는 원소 전체의 원자수에 대한, 금속 산화물(531a)에 포함되는 원소 M의 원자수의 비율은 금속 산화물(531b)을 구성하는 원소 전체의 원자수에 대한, 금속 산화물(531b)에 포함되는 원소 M의 원자수의 비율보다 높은 것이 바람직하다. 또한 금속 산화물(531a)에 포함되는 원소 M의 In에 대한 원자수비는 금속 산화물(531b)에 포함되는 원소 M의 In에 대한 원자수비보다 큰 것이 바람직하다. 여기서 금속 산화물(531c)로서는 금속 산화물(531a) 또는 금속 산화물(531b)에 사용할 수 있는 금속 산화물을 사용할 수 있다.
금속 산화물(531a) 및 금속 산화물(531c)의 전도대 하단의 에너지가 금속 산화물(531b)의 전도대 하단의 에너지보다 높아지는 것이 바람직하다. 또한 바꿔 말하면, 금속 산화물(531a) 및 금속 산화물(531c)의 전자 친화력이 금속 산화물(531b)의 전자 친화력보다 작은 것이 바람직하다. 이 경우, 금속 산화물(531c)로서는 금속 산화물(531a)에 사용할 수 있는 금속 산화물을 사용하는 것이 바람직하다. 구체적으로는 금속 산화물(531c)을 구성하는 원소 전체의 원자수에 대한, 금속 산화물(531c)에 포함되는 원소 M의 원자수의 비율은 금속 산화물(531b)을 구성하는 원소 전체의 원자수에 대한, 금속 산화물(531b)에 포함되는 원소 M의 원자수의 비율보다 높은 것이 바람직하다. 또한 금속 산화물(531c)에 포함되는 원소 M의 In에 대한 원자수비는 금속 산화물(531b)에 포함되는 원소 M의 In에 대한 원자수비보다 큰 것이 바람직하다.
여기서 금속 산화물(531a), 금속 산화물(531b), 및 금속 산화물(531c)의 접합부에서 전도대 하단의 에너지 준위는 완만하게 변화된다. 바꿔 말하면, 금속 산화물(531a), 금속 산화물(531b), 및 금속 산화물(531c)의 접합부에서의 전도대 하단의 에너지 준위는 연속적으로 변화 또는 연속 접합한다고도 할 수 있다. 이와 같이 하기 위해서는, 금속 산화물(531a)과 금속 산화물(531b)의 계면 및 금속 산화물(531b)과 금속 산화물(531c)의 계면에서 형성되는 혼합층의 결함 준위 밀도를 낮추면 좋다.
구체적으로는 금속 산화물(531a)과 금속 산화물(531b), 금속 산화물(531b)과 금속 산화물(531c)이 산소 이외에 공통되는 원소를 가짐으로써(주성분으로 함으로써), 결함 준위 밀도가 낮은 혼합층을 형성할 수 있다. 예를 들어 금속 산화물(531b)이 In-Ga-Zn 산화물인 경우, 금속 산화물(531a) 및 금속 산화물(531c)로서, In-Ga-Zn 산화물, Ga-Zn 산화물, 산화 갈륨 등을 사용하여도 좋다. 또한 금속 산화물(531c)을 적층 구조로 하여도 좋다. 예를 들어 In-Ga-Zn 산화물과 상기 In-Ga-Zn 산화물 위의 Ga-Zn 산화물의 적층 구조, 또는 In-Ga-Zn 산화물과 상기 In-Ga-Zn 산화물 위의 산화 갈륨의 적층 구조를 사용할 수 있다. 바꿔 말하면, In-Ga-Zn 산화물과 In을 포함하지 않는 산화물의 적층 구조를 금속 산화물(531c)로서 사용하여도 좋다.
구체적으로는 금속 산화물(531a)로서, In:Ga:Zn=1:3:4[원자수비] 또는 1:1:0.5[원자수비]의 금속 산화물을 사용하면 좋다. 또한 금속 산화물(531b)로서, In:Ga:Zn=4:2:3[원자수비] 또는 3:1:2[원자수비]의 금속 산화물을 사용하면 좋다. 또한 금속 산화물(531c)로서, In:Ga:Zn=1:3:4[원자수비], In:Ga:Zn=4:2:3[원자수비], Ga:Zn=2:1[원자수비], 또는 Ga:Zn=2:5[원자수비]의 금속 산화물을 사용하면 좋다. 또한 금속 산화물(531c)을 적층 구조로 하는 경우의 구체적인 예로서, In:Ga:Zn=4:2:3[원자수비]과 Ga:Zn=2:1[원자수비]의 적층 구조, In:Ga:Zn=4:2:3[원자수비]과 Ga:Zn=2:5[원자수비]의 적층 구조, In:Ga:Zn=4:2:3[원자수비]과 산화 갈륨의 적층 구조 등을 들 수 있다.
이때, 캐리어의 주된 경로는 금속 산화물(531b)이다. 금속 산화물(531a), 금속 산화물(531c)을 상술한 구성으로 함으로써, 금속 산화물(531a)과 금속 산화물(531b)의 계면 및 금속 산화물(531b)과 금속 산화물(531c)의 계면에서의 결함 준위 밀도를 낮출 수 있다. 그러므로 계면 산란으로 인한 캐리어 전도에 대한 영향이 작아지고, 트랜지스터(500)는 높은 온 전류 및 높은 주파수 특성을 얻을 수 있다. 또한 금속 산화물(531c)을 적층 구조로 한 경우, 상술한 금속 산화물(531b)과 금속 산화물(531c)의 계면에서의 결함 준위 밀도를 낮추는 효과에 더하여, 금속 산화물(531c)에 포함되는 구성 원소가 절연체(550) 측으로 확산되는 것을 억제하는 것이 기대된다. 더 구체적으로는 금속 산화물(531c)을 적층 구조로 하고, In을 포함하지 않는 산화물을 적층 구조의 위쪽에 위치하게 하기 때문에 절연체(550) 측으로 확산될 수 있는 In을 억제할 수 있다. 절연체(550)는 게이트 절연체로서 기능하기 때문에, In이 확산된 경우, 트랜지스터의 특성 불량이 된다. 따라서 금속 산화물(531c)을 적층 구조로 함으로써, 신뢰성이 높은 표시 장치를 제공할 수 있게 된다.
금속 산화물(531b) 위에는 소스 전극 및 드레인 전극으로서 기능하는 도전체(542)(도전체(542a) 및 도전체(542b))가 제공된다. 도전체(542)에는 알루미늄, 크로뮴, 구리, 은, 금, 백금, 탄탈럼, 니켈, 타이타늄, 몰리브데넘, 텅스텐, 하프늄, 바나듐, 나이오븀, 망가니즈, 마그네슘, 지르코늄, 베릴륨, 인듐, 루테늄, 이리듐, 스트론튬, 란타넘 중에서 선택된 금속 원소, 또는 상술한 금속 원소를 성분으로 하는 합금이나, 상술한 금속 원소를 조합한 합금 등을 사용하는 것이 바람직하다. 예를 들어 질화 탄탈럼, 질화 타이타늄, 텅스텐, 타이타늄과 알루미늄을 포함하는 질화물, 탄탈럼과 알루미늄을 포함하는 질화물, 산화 루테늄, 질화 루테늄, 스트론튬과 루테늄을 포함하는 산화물, 란타넘과 니켈을 포함하는 산화물 등을 사용하는 것이 바람직하다. 또한 질화 탄탈럼, 질화 타이타늄, 타이타늄과 알루미늄을 포함하는 질화물, 탄탈럼과 알루미늄을 포함하는 질화물, 산화 루테늄, 질화 루테늄, 스트론튬과 루테늄을 포함하는 산화물, 란타넘과 니켈을 포함하는 산화물은 산화되기 어려운 도전성 재료, 또는 산소를 흡수하여도 도전성을 유지하는 재료이기 때문에 바람직하다.
금속 산화물(531)과 접촉하도록 상기 도전체(542)를 제공함으로써, 금속 산화물(531)의 도전체(542) 근방에서 산소 농도가 저감되는 경우가 있다. 또한 금속 산화물(531)의 도전체(542) 근방에서 도전체(542)에 포함되는 금속과 금속 산화물(531)의 성분을 포함하는 금속 화합물층이 형성되는 경우가 있다. 이러한 경우, 금속 산화물(531)의 도전체(542) 근방의 영역에서 캐리어 밀도가 증가되어 상기 영역은 저저항 영역이 된다.
여기서 도전체(542a)와 도전체(542b) 사이의 영역은 절연체(580)의 개구에 중첩되어 형성된다. 이로써 도전체(542a)와 도전체(542b) 사이에 도전체(560)를 자기 정합적으로 배치할 수 있다.
절연체(550)는 게이트 절연체로서 기능한다. 절연체(550)는 금속 산화물(531c)의 상면과 접촉하여 배치하는 것이 바람직하다. 절연체(550)에는 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 질화 실리콘, 플루오린을 첨가한 산화 실리콘, 탄소를 첨가한 산화 실리콘, 탄소 및 질소를 첨가한 산화 실리콘, 공공을 갖는 산화 실리콘을 사용할 수 있다. 특히 산화 실리콘 및 산화질화 실리콘은 열에 대하여 안정적이기 때문에 바람직하다.
절연체(550)는 절연체(524)와 마찬가지로 절연체(550) 내의 물 또는 수소 등의 불순물의 농도가 저감되어 있는 것이 바람직하다. 절연체(550)의 막 두께는 1nm 이상 20nm 이하로 하는 것이 바람직하다.
절연체(550)와 도전체(560) 사이에 금속 산화물을 제공하여도 좋다. 상기 금속 산화물은 절연체(550)로부터 도전체(560)에 대한 산소 확산을 억제하는 것이 바람직하다. 이로써 절연체(550)의 산소로 인한 도전체(560)의 산화를 억제할 수 있다.
상기 금속 산화물은 게이트 절연체의 일부로서의 기능을 갖는 경우가 있다. 따라서 절연체(550)에 산화 실리콘 또는 산화질화 실리콘 등을 사용하는 경우, 상기 금속 산화물에는 비유전율이 높은 high-k 재료인 금속 산화물을 사용하는 것이 바람직하다. 게이트 절연체를 절연체(550)와 상기 금속 산화물의 적층 구조로 함으로써, 열에 대하여 안정적이고, 또한 비유전율이 높은 적층 구조로 할 수 있다. 따라서 게이트 절연체의 물리적 막 두께를 유지한 채, 트랜지스터 동작 시에 인가하는 게이트 전위를 저감할 수 있다. 또한 게이트 절연체로서 기능하는 절연체의 등가 산화막 두께(EOT)를 저감할 수 있다.
구체적으로는 하프늄, 알루미늄, 갈륨, 이트륨, 지르코늄, 텅스텐, 타이타늄, 탄탈럼, 니켈, 저마늄, 및 마그네슘 등 중에서 선택된 1종류 또는 2종류 이상이 포함된 금속 산화물을 사용할 수 있다. 특히 알루미늄 및 하프늄 중 한쪽 또는 양쪽의 산화물을 포함하는 절연체인 산화 알루미늄, 산화 하프늄, 그리고 알루미늄 및 하프늄을 포함하는 산화물(하프늄 알루미네이트) 등을 사용하는 것이 바람직하다.
도전체(560)는 도 34에서는 2층 구조로 도시하였지만, 단층 구조로 하여도 좋고, 3층 이상의 적층 구조로 하여도 좋다.
도전체(560a)는 상술한 수소 원자, 수소 분자, 물 분자, 질소 원자, 질소 분자, 산화 질소 분자(N2O, NO, NO2 등), 구리 원자 등의 불순물의 확산을 억제하는 기능을 갖는 도전체를 사용하는 것이 바람직하다. 또는 산소(예를 들어 산소 원자, 산소 분자 등 중 적어도 하나)의 확산을 억제하는 기능을 갖는 도전성 재료를 사용하는 것이 바람직하다.
도전체(560a)가 산소의 확산을 억제하는 기능을 가짐으로써, 절연체(550)에 포함되는 산소로 인하여 도전체(560b)가 산화되어 도전율이 저하되는 것을 억제할 수 있다. 산소의 확산을 억제하는 기능을 갖는 도전성 재료로서, 예를 들어 탄탈럼, 질화 탄탈럼, 루테늄, 또는 산화 루테늄 등을 사용하는 것이 바람직하다.
도전체(560b)에는 텅스텐, 구리, 또는 알루미늄을 주성분으로 하는 도전성 재료를 사용하는 것이 바람직하다. 또한 도전체(560)는 배선으로서도 기능하기 때문에 도전성이 높은 도전체를 사용하는 것이 바람직하다. 예를 들어 텅스텐, 구리, 또는 알루미늄을 주성분으로 하는 도전성 재료를 사용할 수 있다. 또한 도전체(560b)는 적층 구조로 하여도 좋고, 예를 들어 타이타늄 또는 질화 타이타늄과 상기 도전성 재료의 적층 구조로 하여도 좋다.
도 34의 (A) 및 (C)에 나타낸 바와 같이, 금속 산화물(531b)에서 도전체(542)와 중첩되지 않은 영역, 바꿔 말하면 금속 산화물(531)의 채널 형성 영역에서, 금속 산화물(531)의 측면이 도전체(560)로 덮이도록 배치되어 있다. 이로써 제 1 게이트 전극으로서 기능하는 도전체(560)의 전계를 금속 산화물(531)의 측면에 작용시키기 쉬워진다. 따라서 트랜지스터(500)의 온 전류를 증대시켜, 주파수 특성을 향상시킬 수 있다.
절연체(554)는 절연체(514) 등과 마찬가지로 물 또는 수소 등의 불순물이 절연체(580) 측으로부터 트랜지스터(500)에 혼입되는 것을 억제하는 배리어 절연막으로서 기능하는 것이 바람직하다. 예를 들어 절연체(554)는 절연체(524)보다 수소 투과성이 낮은 것이 바람직하다. 또한 도 34의 (B) 및 (C)에 나타낸 바와 같이, 절연체(554)는 금속 산화물(531c)의 측면, 도전체(542a)의 상면과 측면, 도전체(542b)의 상면과 측면, 금속 산화물(531a) 및 금속 산화물(531b)의 측면, 그리고 절연체(524)의 상면과 접촉하는 것이 바람직하다. 이러한 구성으로 함으로써, 절연체(580)에 포함되는 수소가 도전체(542a), 도전체(542b), 금속 산화물(531a), 금속 산화물(531b), 및 절연체(524)의 상면 또는 측면으로부터 금속 산화물(531)로 침입하는 것을 억제할 수 있다.
또한 절연체(554)는 산소(예를 들어 산소 원자, 산소 분자 등 중 적어도 하나)의 확산을 억제하는 기능을 갖는(상기 산소가 투과하기 어려운) 것이 바람직하다. 예를 들어 절연체(554)는 절연체(580) 또는 절연체(524)보다 산소 투과성이 낮은 것이 바람직하다.
절연체(554)는 스퍼터링법을 사용하여 성막되는 것이 바람직하다. 절연체(554)를 산소를 포함하는 분위기에서 스퍼터링법을 사용하여 성막함으로써, 절연체(524)에서 절연체(554)와 접촉하는 영역 근방에 산소를 첨가할 수 있다. 이로써 상기 영역으로부터 절연체(524)를 통하여 금속 산화물(531) 내에 산소를 공급할 수 있다. 여기서 절연체(554)가 위쪽으로의 산소 확산을 억제하는 기능을 가짐으로써, 산소가 금속 산화물(531)로부터 절연체(580)로 확산되는 것을 방지할 수 있다. 또한 절연체(522)가 아래쪽으로의 산소 확산을 억제하는 기능을 가짐으로써, 산소가 금속 산화물(531)로부터 기판 측으로 확산되는 것을 방지할 수 있다. 이와 같이 하여 금속 산화물(531)의 채널 형성 영역에 산소가 공급된다. 이로써 금속 산화물(531)의 산소 결손을 저감하여 트랜지스터가 노멀리 온이 되는 것을 억제할 수 있다.
절연체(554)로서, 예를 들어 알루미늄 및 하프늄 중 한쪽 또는 양쪽의 산화물을 포함하는 절연체를 성막하는 것이 좋다. 또한 알루미늄 및 하프늄 중 한쪽 또는 양쪽의 산화물을 포함하는 절연체로서, 산화 알루미늄, 산화 하프늄, 알루미늄 및 하프늄을 포함하는 산화물(하프늄 알루미네이트) 등을 사용하는 것이 바람직하다.
수소에 대하여 배리어성을 갖는 절연체(554)로 절연체(524), 절연체(550), 및 금속 산화물(531)을 덮음으로써, 절연체(580)는 절연체(554)에 의하여 절연체(524), 금속 산화물(531), 및 절연체(550)와 이격되어 있다. 이로써 트랜지스터(500)의 외부로부터 수소 등의 불순물이 침입하는 것을 억제할 수 있기 때문에, 트랜지스터(500)에 양호한 전기 특성 및 신뢰성을 부여할 수 있다.
절연체(580)는 절연체(554)를 개재하여 절연체(524), 금속 산화물(531), 및 도전체(542) 위에 제공된다. 예를 들어 절연체(580)는 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 플루오린을 첨가한 산화 실리콘, 탄소를 첨가한 산화 실리콘, 탄소 및 질소를 첨가한 산화 실리콘, 또는 공공을 갖는 산화 실리콘 등을 갖는 것이 바람직하다. 특히 산화 실리콘 및 산화질화 실리콘은 열적으로 안정적이기 때문에 바람직하다. 특히 산화 실리콘, 산화질화 실리콘, 공공을 갖는 산화 실리콘 등의 재료는 가열에 의하여 이탈되는 산소를 포함하는 영역을 용이하게 형성할 수 있기 때문에 바람직하다.
절연체(580) 내의 물 또는 수소 등의 불순물의 농도가 저감되어 있는 것이 바람직하다. 또한 절연체(580)의 상면은 평탄화되어도 좋다.
절연체(574)는 절연체(514) 등과 마찬가지로 물 또는 수소 등의 불순물이 위쪽으로부터 절연체(580)에 혼입되는 것을 억제하는 배리어 절연막으로서 기능하는 것이 바람직하다. 절연체(574)로서, 예를 들어 절연체(514), 절연체(554) 등에 사용할 수 있는 절연체를 사용하면 좋다.
절연체(574) 위에 층간막으로서 기능하는 절연체(581)를 제공하는 것이 바람직하다. 절연체(581)는 절연체(524) 등과 마찬가지로 막 내의 물 또는 수소 등의 불순물의 농도가 저감되어 있는 것이 바람직하다.
절연체(581), 절연체(574), 절연체(580), 및 절연체(554)에 형성된 개구에 도전체(545a) 및 도전체(545b)를 배치한다. 도전체(545a) 및 도전체(545b)는 도전체(560)를 개재하여 대향하여 제공된다. 또한 도전체(545a) 및 도전체(545b)의 상면의 높이는 절연체(581)의 상면과 동일 평면상으로 하여도 좋다.
또한 절연체(581), 절연체(574), 절연체(580), 및 절연체(554)의 개구의 내벽과 접촉하여 절연체(541a)가 제공되고, 그 측면과 접촉하여 도전체(545a)의 제 1 도전체가 형성되어 있다. 상기 개구의 바닥부의 적어도 일부에는 도전체(542a)가 위치하고, 도전체(545a)가 도전체(542a)와 접촉한다. 마찬가지로 절연체(581), 절연체(574), 절연체(580), 및 절연체(554)의 개구의 내벽과 접촉하여 절연체(541b)가 제공되고, 그 측면과 접촉하여 도전체(545b)의 제 1 도전체가 형성되어 있다. 상기 개구의 바닥부의 적어도 일부에는 도전체(542b)가 위치하고, 도전체(545b)가 도전체(542b)와 접촉한다.
도전체(545a) 및 도전체(545b)에는 텅스텐, 구리, 또는 알루미늄을 주성분으로 하는 도전성 재료를 사용하는 것이 바람직하다. 또한 도전체(545a) 및 도전체(545b)는 적층 구조로 하여도 좋다.
도전체(545)를 적층 구조로 하는 경우, 금속 산화물(531a), 금속 산화물(531b), 도전체(542), 절연체(554), 절연체(580), 절연체(574), 절연체(581)와 접촉하는 도전체에는 상술한 물 또는 수소 등의 불순물의 확산을 억제하는 기능을 갖는 도전체를 사용하는 것이 바람직하다. 예를 들어 탄탈럼, 질화 탄탈럼, 타이타늄, 질화 타이타늄, 루테늄, 또는 산화 루테늄 등을 사용하는 것이 바람직하다. 또한 물 또는 수소 등의 불순물의 확산을 억제하는 기능을 갖는 도전성 재료는 단층으로 또는 적층하여 사용하여도 좋다. 상기 도전성 재료를 사용함으로써, 절연체(580)에 첨가된 산소가 도전체(545a) 및 도전체(545b)에 흡수되는 것을 억제할 수 있다. 또한 절연체(581)보다 위층으로부터 물 또는 수소 등의 불순물이 도전체(545a) 및 도전체(545b)를 통하여 금속 산화물(531)에 혼입되는 것을 억제할 수 있다.
절연체(541a) 및 절연체(541b)로서, 예를 들어 절연체(554) 등에 사용할 수 있는 절연체를 사용하면 좋다. 절연체(541a) 및 절연체(541b)는 절연체(554)와 접촉하여 제공되기 때문에, 절연체(580) 등으로부터 물 또는 수소 등의 불순물이 도전체(545a) 및 도전체(545b)를 통하여 금속 산화물(531)에 혼입되는 것을 억제할 수 있다. 또한 절연체(580)에 포함되는 산소가 도전체(545a) 및 도전체(545b)에 흡수되는 것을 억제할 수 있다.
도시하지 않았지만, 도전체(545a)의 상면 및 도전체(545b)의 상면과 접촉하여 배선으로서 기능하는 도전체를 배치하여도 좋다. 배선으로서 기능하는 도전체에는 텅스텐, 구리, 또는 알루미늄을 주성분으로 하는 도전성 재료를 사용하는 것이 바람직하다. 또한 상기 도전체는 적층 구조로 하여도 좋고, 예를 들어 타이타늄 또는 질화 타이타늄과 상기 도전성 재료의 적층으로 하여도 좋다. 상기 도전체는 절연체에 제공된 개구에 매립되도록 형성하여도 좋다.
<트랜지스터의 구성 재료>
트랜지스터에 사용할 수 있는 구성 재료에 대하여 설명한다.
[기판]
트랜지스터(500)를 형성하는 기판으로서, 예를 들어 절연체 기판, 반도체 기판, 또는 도전체 기판을 사용하면 좋다. 절연체 기판으로서, 예를 들어 유리 기판, 석영 기판, 사파이어 기판, 안정화 지르코니아 기판(이트리아 안정화 지르코니아 기판 등), 수지 기판 등이 있다. 또한 반도체 기판으로서, 예를 들어 실리콘, 저마늄 등으로 이루어지는 반도체 기판, 또는 탄소화 실리콘, 실리콘 저마늄, 비소화 갈륨, 인화 인듐, 산화 아연, 산화 갈륨으로 이루어지는 화합물 반도체 기판 등이 있다. 또한 상술한 반도체 기판 내부에 절연체 영역을 갖는 반도체 기판, 예를 들어 SOI(Silicon On Insulator) 기판 등이 있다. 도전체 기판으로서, 흑연 기판, 금속 기판, 합금 기판, 도전성 수지 기판 등이 있다. 또는 금속의 질화물을 갖는 기판, 금속의 산화물을 갖는 기판 등이 있다. 또한 절연체 기판에 도전체 또는 반도체가 제공된 기판, 반도체 기판에 도전체 또는 절연체가 제공된 기판, 도전체 기판에 반도체 또는 절연체가 제공된 기판 등이 있다. 또는 이들 기판에 소자가 제공된 것을 사용하여도 좋다. 기판에 제공되는 소자로서, 용량 소자, 저항 소자, 스위칭 소자, 발광 디바이스, 기억 소자 등이 있다.
[절연체]
절연체로서, 절연성을 갖는 산화물, 질화물, 산화질화물, 질화산화물, 금속 산화물, 금속 산화질화물, 금속 질화산화물 등이 있다.
예를 들어 트랜지스터의 미세화 및 고집적화가 진행되면, 게이트 절연체의 박막화로 인하여 누설 전류 등의 문제가 발생되는 경우가 있다. 게이트 절연체로서 기능하는 절연체에 high-k 재료를 사용함으로써, 물리적 막 두께를 유지하면서 트랜지스터 동작 시의 전압을 저감할 수 있게 된다. 한편, 층간막으로서 기능하는 절연체에는 비유전율이 낮은 재료를 사용함으로써, 배선 사이에 생기는 기생 용량을 저감할 수 있다. 따라서 절연체의 기능에 따라 재료를 선택하는 것이 좋다.
비유전율이 높은 절연체로서, 산화 갈륨, 산화 하프늄, 산화 지르코늄, 알루미늄 및 하프늄을 갖는 산화물, 알루미늄 및 하프늄을 갖는 산화질화물, 실리콘 및 하프늄을 갖는 산화물, 실리콘 및 하프늄을 갖는 산화질화물, 또는 실리콘 및 하프늄을 갖는 질화물 등이 있다.
비유전율이 낮은 절연체로서, 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 질화 실리콘, 플루오린을 첨가한 산화 실리콘, 탄소를 첨가한 산화 실리콘, 탄소 및 질소를 첨가한 산화 실리콘, 공공을 갖는 산화 실리콘, 또는 수지 등이 있다.
산화물 반도체를 사용한 트랜지스터는 수소 등의 불순물 및 산소의 투과를 억제하는 기능을 갖는 절연체(절연체(514), 절연체(522), 절연체(554), 및 절연체(574) 등)로 둘러쌈으로써, 트랜지스터의 전기 특성을 안정적으로 할 수 있다. 수소 등의 불순물 및 산소의 투과를 억제하는 기능을 갖는 절연체로서, 예를 들어 붕소, 탄소, 질소, 산소, 플루오린, 마그네슘, 알루미늄, 실리콘, 인, 염소, 아르곤, 갈륨, 저마늄, 이트륨, 지르코늄, 란타넘, 네오디뮴, 하프늄, 또는 탄탈럼을 포함하는 절연체를 단층으로 또는 적층하여 사용하면 좋다. 구체적으로는 수소 등의 불순물 및 산소의 투과를 억제하는 기능을 갖는 절연체로서, 산화 알루미늄, 산화 마그네슘, 산화 갈륨, 산화 저마늄, 산화 이트륨, 산화 지르코늄, 산화 란타넘, 산화 네오디뮴, 산화 하프늄, 또는 산화 탄탈럼 등의 금속 산화물, 질화 알루미늄, 질화 알루미늄 타이타늄, 질화 타이타늄, 질화산화 실리콘, 또는 질화 실리콘 등의 금속 질화물을 사용할 수 있다.
게이트 절연체로서 기능하는 절연체는 가열에 의하여 이탈되는 산소를 포함하는 영역을 갖는 절연체인 것이 바람직하다. 예를 들어 가열에 의하여 이탈되는 산소를 포함하는 영역을 갖는 산화 실리콘 또는 산화질화 실리콘을 금속 산화물(531)과 접촉하는 구조로 함으로써, 금속 산화물(531)에 포함되는 산소 결손을 보상할 수 있다.
[도전체]
도전체에는 알루미늄, 크로뮴, 구리, 은, 금, 백금, 탄탈럼, 니켈, 타이타늄, 몰리브데넘, 텅스텐, 하프늄, 바나듐, 나이오븀, 망가니즈, 마그네슘, 지르코늄, 베릴륨, 인듐, 루테늄, 이리듐, 스트론튬, 란타넘 등에서 선택된 금속 원소, 또는 상술한 금속 원소를 성분으로 하는 합금이나, 상술한 금속 원소를 조합한 합금 등을 사용하는 것이 바람직하다. 예를 들어 질화 탄탈럼, 질화 타이타늄, 텅스텐, 타이타늄과 알루미늄을 포함하는 질화물, 탄탈럼과 알루미늄을 포함하는 질화물, 산화 루테늄, 질화 루테늄, 스트론튬과 루테늄을 포함하는 산화물, 란타넘과 니켈을 포함하는 산화물 등을 사용하는 것이 바람직하다. 또한 질화 탄탈럼, 질화 타이타늄, 타이타늄과 알루미늄을 포함하는 질화물, 탄탈럼과 알루미늄을 포함하는 질화물, 산화 루테늄, 질화 루테늄, 스트론튬과 루테늄을 포함하는 산화물, 란타넘과 니켈을 포함하는 산화물은 산화되기 어려운 도전성 재료, 또는 산소를 흡수하여도 도전성을 유지하는 재료이기 때문에 바람직하다. 또한 인 등의 불순물 원소를 함유시킨 다결정 실리콘으로 대표되는 전기 전도도가 높은 반도체, 니켈실리사이드 등의 실리사이드를 사용하여도 좋다.
상기 재료로 형성되는 도전체를 복수 적층하여 사용하여도 좋다. 예를 들어 상술한 금속 원소를 포함하는 재료와 산소를 포함하는 도전성 재료를 조합한 적층 구조로 하여도 좋다. 또한 상술한 금속 원소를 포함하는 재료와 질소를 포함하는 도전성 재료를 조합한 적층 구조로 하여도 좋다. 또한 상술한 금속 원소를 포함하는 재료와, 산소를 포함하는 도전성 재료와, 질소를 포함하는 도전성 재료를 조합한 적층 구조로 하여도 좋다.
또한 트랜지스터의 채널 형성 영역에 금속 산화물을 사용하는 경우에, 게이트 전극으로서 기능하는 도전체에는 상술한 금속 원소를 포함하는 재료와 산소를 포함하는 도전성 재료를 조합한 적층 구조를 사용하는 것이 바람직하다. 이 경우, 산소를 포함하는 도전성 재료를 채널 형성 영역 측에 제공하는 것이 좋다. 산소를 포함하는 도전성 재료를 채널 형성 영역 측에 제공함으로써, 상기 도전성 재료로부터 이탈된 산소가 채널 형성 영역에 공급되기 쉬워진다.
특히 게이트 전극으로서 기능하는 도전체로서 채널이 형성되는 금속 산화물에 포함되는 금속 원소 및 산소를 포함하는 도전성 재료를 사용하는 것이 바람직하다. 또한 상술한 금속 원소 및 질소를 포함하는 도전성 재료를 사용하여도 좋다. 예를 들어 질화 타이타늄, 질화 탄탈럼 등의 질소를 포함하는 도전성 재료를 사용하여도 좋다. 또한 인듐 주석 산화물, 산화 텅스텐을 포함하는 인듐 산화물, 산화 텅스텐을 포함하는 인듐 아연 산화물, 산화 타이타늄을 포함하는 인듐 산화물, 산화 타이타늄을 포함하는 인듐 주석 산화물, 인듐 아연 산화물, 실리콘을 첨가한 인듐 주석 산화물을 사용하여도 좋다. 또한 질소를 포함하는 인듐 갈륨 아연 산화물을 사용하여도 좋다. 이러한 재료를 사용함으로써, 채널이 형성되는 금속 산화물에 포함되는 수소를 포획할 수 있는 경우가 있다. 또는 외부의 절연체 등으로부터 혼입되는 수소를 포획할 수 있는 경우가 있다.
본 실시형태는 적어도 그 일부를 본 명세서에 기재되는 다른 실시형태와 적절히 조합하여 실시할 수 있다.
본 실시형태에 기재된 구성은 다른 실시형태 및 실시예에 기재된 구성과 적절히 조합하여 사용할 수 있다.
(실시형태 4)
본 실시형태에서는 앞의 실시형태에서 설명한 OS 트랜지스터에 사용할 수 있는 금속 산화물(이하, 산화물 반도체라고도 함)에 대하여 설명한다.
<결정 구조의 분류>
우선, 산화물 반도체에서의 결정 구조의 분류에 대하여 도 35의 (A)를 사용하여 설명한다. 도 35의 (A)는 산화물 반도체, 대표적으로는 IGZO(In과, Ga과, Zn을 포함하는 금속 산화물)의 결정 구조의 분류를 설명하는 도면이다.
도 35의 (A)에 나타낸 바와 같이, 산화물 반도체는 'Amorphous(무정형)'와, 'Crystalline(결정성)'과, 'Crystal(결정)'로 크게 분류된다. 또한 'Amorphous'의 범주에는 completely amorphous가 포함된다. 또한 'Crystalline'의 범주에는 CAAC(c-axis-aligned crystalline), nc(nanocrystalline), 및 CAC(cloud-aligned composite)가 포함된다(excluding single crystal and polycrystal). 또한 'Crystalline'의 분류에서는 single crystal, polycrystal, 및 completely amorphous는 제외된다. 또한 'Crystal'의 범주에는 single crystal 및 polycrystal이 포함된다.
또한 도 35의 (A)에 나타낸 굵은 테두리 내의 구조는 'Amorphous(무정형)'와 'Crystal(결정)' 사이의 중간 상태이고, 새로운 경계 영역(New crystalline phase)에 속하는 구조이다. 즉 상기 구조는 'Crystal(결정)' 또는 에너지적으로 불안정한 'Amorphous(무정형)'와는 전혀 다른 구조라고 바꿔 말할 수 있다.
또한 막 또는 기판의 결정 구조는 X선 회절(XRD: X-Ray Diffraction) 스펙트럼을 사용하여 평가할 수 있다. 여기서 'Crystalline'으로 분류되는 CAAC-IGZO막의 GIXD(Grazing-Incidence XRD) 측정으로 얻어지는 XRD 스펙트럼을 도 35의 (B)에 나타내었다(가로축은 2θ[deg.]를 나타내고, 세로축은 강도(Intensity)를 임의 단위(a.u.)로 나타냄). 또한 GIXD법은 박막법 또는 Seemann-Bohlin법이라고도 한다. 이하에서는, 도 35의 (B)에 나타낸 GIXD 측정으로 얻어지는 XRD 스펙트럼을 단순히 XRD 스펙트럼이라고 기재한다. 또한 도 35의 (B)에 나타낸 CAAC-IGZO막의 조성은 In:Ga:Zn=4:2:3[원자수비] 근방이다. 또한 도 35의 (B)에 나타낸 CAAC-IGZO막의 두께는 500nm이다.
도 35의 (B)에 나타낸 바와 같이, CAAC-IGZO막의 XRD 스펙트럼에서는 명확한 결정성을 나타내는 피크가 검출된다. 구체적으로는 CAAC-IGZO막의 XRD 스펙트럼에서는 2θ=31° 근방에 c축 배향을 나타내는 피크가 검출된다. 또한 도 35의 (B)에 나타낸 바와 같이, 2θ=31° 근방의 피크는 피크 강도가 검출된 각도를 축으로 하여 좌우 비대칭이다.
막 또는 기판의 결정 구조는, 나노빔 전자 회절법(NBED: Nano Beam Electron Diffraction)에 의하여 관찰되는 회절 패턴(나노빔 전자 회절 패턴이라고도 함)으로 평가할 수 있다. CAAC-IGZO막의 회절 패턴을 도 35의 (C)에 나타내었다. 도 35의 (C)는 기판에 대하여 평행하게 전자선을 입사하는 NBED에 의하여 관찰되는 회절 패턴을 나타낸 것이다. 또한 도 35의 (C)에 나타낸 CAAC-IGZO막의 조성은 In:Ga:Zn=4:2:3[원자수비] 근방이다. 또한 나노빔 전자 회절법에서는 프로브 직경을 1nm로 하여 전자선 회절이 수행된다.
도 35의 (C)에 나타낸 바와 같이, CAAC-IGZO막의 회절 패턴에서는 c축 배향을 나타내는 복수의 스폿이 관찰된다.
[산화물 반도체의 구조]
또한 산화물 반도체는 결정 구조에 착안한 경우, 도 35의 (A)와는 다른 식으로 분류되는 경우가 있다. 예를 들어 산화물 반도체는 단결정 산화물 반도체와 이 이외의 비단결정 산화물 반도체로 나누어진다. 비단결정 산화물 반도체로서 예를 들어 상술한 CAAC-OS 및 nc-OS가 있다. 또한 비단결정 산화물 반도체에는 다결정 산화물 반도체, a-like OS(amorphous-like oxide semiconductor), 비정질 산화물 반도체 등이 포함된다.
여기서 상술한 CAAC-OS, nc-OS, 및 a-like OS의 자세한 사항에 대하여 설명한다.
[CAAC-OS]
CAAC-OS는 복수의 결정 영역을 갖고, 상기 복수의 결정 영역은 c축이 특정 방향으로 배향되는 산화물 반도체이다. 또한 특정 방향이란, CAAC-OS막의 두께 방향, CAAC-OS막의 피형성면의 법선 방향, 또는 CAAC-OS막의 표면의 법선 방향이다. 또한 결정 영역이란 원자 배열에 주기성을 갖는 영역을 말한다. 또한 원자 배열을 격자 배열로 간주하면, 결정 영역은 격자 배열이 정렬된 영역이기도 하다. 또한 CAAC-OS는 a-b면 방향에서 복수의 결정 영역이 연결되는 영역을 갖고, 상기 영역은 변형을 갖는 경우가 있다. 또한 변형이란 복수의 결정 영역이 연결되는 영역에서, 격자 배열이 정렬된 영역과 격자 배열이 정렬된 다른 영역 사이에서 격자 배열의 방향이 변화되는 부분을 가리킨다. 즉 CAAC-OS는 c축 배향을 갖고, a-b면 방향으로는 명확한 배향을 갖지 않는 산화물 반도체이다.
또한 상기 복수의 결정 영역은 각각, 하나 또는 복수의 미소한 결정(최대 직경이 10nm 미만인 결정)으로 구성된다. 결정 영역이 하나의 미소한 결정으로 구성되는 경우, 상기 결정 영역의 최대 직경은 10nm 미만이 된다. 또한 결정 영역이 다수의 미소한 결정으로 구성되는 경우, 상기 결정 영역의 크기는 수십nm 정도가 되는 경우가 있다.
In-M-Zn 산화물(원소 M은 알루미늄, 갈륨, 이트륨, 주석, 타이타늄 등 중에서 선택된 1종류 또는 복수 종류)에서, CAAC-OS는 인듐(In) 및 산소를 갖는 층(이하, In층)과, 원소 M, 아연(Zn), 및 산소를 갖는 층(이하 (M, Zn)층)이 적층된 층상 결정 구조(층상 구조라고도 함)를 갖는 경향이 있다. 또한 인듐과 원소 M은 서로 치환될 수 있다. 따라서 (M, Zn)층에는 인듐이 포함되는 경우가 있다. 또한 In층에는 원소 M이 포함되는 경우가 있다. 또한 In층에는 Zn이 포함되는 경우도 있다. 상기 층상 구조는 예를 들어 고분해능 TEM 이미지에서 격자상(格子像)으로 관찰된다.
예를 들어 XRD 장치를 사용하여 CAAC-OS막의 구조 해석을 수행하면, θ/2θ 스캔을 사용한 Out-of-plane XRD 측정에서는, c축 배향을 나타내는 피크가 2θ=31° 또는 그 근방에서 검출된다. 또한 c축 배향을 나타내는 피크의 위치(2θ의 값)는 CAAC-OS를 구성하는 금속 원소의 종류, 조성 등에 따라 변동되는 경우가 있다.
예를 들어 CAAC-OS막의 전자선 회절 패턴에서 복수의 휘점(스폿)이 관측된다. 또한 어떤 스폿과 다른 스폿은 시료를 투과한 입사 전자선의 스폿(디렉트 스폿이라고도 함)을 대칭 중심으로 하여 점대칭의 위치에서 관측된다.
상기 특정 방향에서 결정 영역을 관찰한 경우, 상기 결정 영역 내의 격자 배열은 기본적으로 육방 격자이지만, 단위 격자는 정육각형에 한정되지 않고, 비정육각형인 경우가 있다. 또한 상기 변형에서 오각형, 칠각형 등의 격자 배열을 갖는 경우가 있다. 또한 CAAC-OS에서는, 변형 근방에서도 명확한 결정립계(그레인 바운더리)를 확인할 수 없다. 즉 격자 배열의 변형에 의하여 결정립계의 형성이 억제되어 있는 것을 알 수 있다. 이는, CAAC-OS가 a-b면 방향에서 산소 원자의 배열이 조밀하지 않은 것, 금속 원자가 치환됨으로써 원자 사이의 결합 거리가 변화되는 것 등에 의하여, 변형을 허용할 수 있기 때문이라고 생각된다.
또한 명확한 결정립계가 확인되는 결정 구조는 소위 다결정(polycrystal)이라고 불린다. 결정립계는 재결합 중심이 되고, 캐리어가 포획되어 트랜지스터의 온 전류 저하, 전계 효과 이동도 저하 등을 일으킬 가능성이 높다. 따라서 명확한 결정립계가 확인되지 않는 CAAC-OS는 트랜지스터의 반도체층에 적합한 결정 구조를 갖는 결정성 산화물의 하나이다. 또한 CAAC-OS를 구성하기 위해서는 Zn을 갖는 구성이 바람직하다. 예를 들어 In-Zn 산화물 및 In-Ga-Zn 산화물은 In 산화물보다 결정립계의 발생을 억제할 수 있기 때문에 적합하다.
CAAC-OS는 결정성이 높고, 명확한 결정립계가 확인되지 않는 산화물 반도체이다. 따라서 CAAC-OS는 결정립계에 기인하는 전자 이동도 저하가 일어나기 어렵다고 할 수 있다. 또한 산화물 반도체의 결정성은 불순물 혼입 및/또는 결함 생성 등에 의하여 저하되는 경우가 있기 때문에, CAAC-OS는 불순물 및 결함(산소 결손 등)이 적은 산화물 반도체라고도 할 수 있다. 따라서 CAAC-OS를 갖는 산화물 반도체는 물리적 성질이 안정된다. 그러므로 CAAC-OS를 갖는 산화물 반도체는 열에 강하고 신뢰성이 높다. 또한 CAAC-OS는 제조 공정에서의 높은 온도(소위 thermal budget)에 대해서도 안정적이다. 따라서 OS 트랜지스터에 CAAC-OS를 사용하면, 제조 공정의 자유도를 높일 수 있게 된다.
[nc-OS]
nc-OS는 미소한 영역(예를 들어 1nm 이상 10nm 이하의 영역, 특히 1nm 이상 3nm 이하의 영역)에서 원자 배열에 주기성을 갖는다. 바꿔 말하면, nc-OS는 미소한 결정을 갖는다. 또한 상기 미소한 결정은 크기가 예를 들어 1nm 이상 10nm 이하, 특히 1nm 이상 3nm 이하이기 때문에 나노 결정이라고도 한다. 또한 nc-OS에서는 상이한 나노 결정 간에서 결정 방위에 규칙성이 보이지 않는다. 그러므로 막 전체에서 배향성이 보이지 않는다. 따라서 nc-OS는 분석 방법에 따라서는 a-like OS 및 비정질 산화물 반도체와 구별할 수 없는 경우가 있다. 예를 들어 XRD 장치를 사용하여 nc-OS막의 구조 해석을 수행하면, θ/2θ 스캔을 사용한 Out-of-plane XRD 측정에서는 결정성을 나타내는 피크가 검출되지 않는다. 또한 나노 결정보다 큰 프로브 직경(예를 들어 50nm 이상)의 전자선을 사용하는 전자선 회절(제한 시야 전자선 회절이라고도 함)을 nc-OS막에 대하여 수행하면 헤일로 패턴과 같은 회절 패턴이 관측된다. 한편, 나노 결정의 크기와 가깝거나 나노 결정보다 작은 프로브 직경(예를 들어 1nm 이상 30nm 이하)의 전자선을 사용하는 전자선 회절(나노빔 전자선 회절이라고도 함)을 nc-OS막에 대하여 수행하면, 디렉트 스폿을 중심으로 하는 링 형상의 영역 내에 복수의 스폿이 관측되는 전자선 회절 패턴이 취득되는 경우가 있다.
[a-like OS]
a-like OS는 nc-OS와 비정질 산화물 반도체의 중간의 구조를 갖는 산화물 반도체이다. a-like OS는 공동(void) 또는 저밀도 영역을 갖는다. 즉 a-like OS는 nc-OS 및 CAAC-OS와 비교하여 결정성이 낮다. 또한 a-like OS는 nc-OS 및 CAAC-OS와 비교하여 막 내의 수소 농도가 높다.
[산화물 반도체의 구성]
다음으로, 상술한 CAC-OS의 자세한 사항에 대하여 설명한다. 또한 CAC-OS는 재료 구성에 관한 것이다.
[CAC-OS]
CAC-OS란, 예를 들어 금속 산화물을 구성하는 원소가 0.5nm 이상 10nm 이하, 바람직하게는 1nm 이상 3nm 이하, 또는 그 근방의 크기로 편재된 재료의 한 구성이다. 또한 이하에서는, 금속 산화물에서 하나 또는 복수의 금속 원소가 편재되고, 상기 금속 원소를 갖는 영역이 0.5nm 이상 10nm 이하, 바람직하게는 1nm 이상 3nm 이하, 또는 그 근방의 크기로 혼합된 상태를 모자이크 패턴 또는 패치 패턴이라고도 한다.
또한 CAC-OS란, 재료가 제 1 영역과 제 2 영역으로 분리하여 모자이크 패턴을 형성하고, 상기 제 1 영역이 막 내에 분포된 구성(이하, 클라우드상이라고도 함)이다. 즉 CAC-OS는 상기 제 1 영역과 상기 제 2 영역이 혼합된 구성을 갖는 복합 금속 산화물이다.
여기서 In-Ga-Zn 산화물에서의 CAC-OS를 구성하는 금속 원소에 대한 In, Ga, 및 Zn의 원자수비를 각각 [In], [Ga], 및 [Zn]이라고 표기한다. 예를 들어 In-Ga-Zn 산화물에서의 CAC-OS에서, 제 1 영역은 [In]이 CAC-OS막의 조성에서의 [In]보다 큰 영역이다. 또한 제 2 영역은 [Ga]이 CAC-OS막의 조성에서의 [Ga]보다 큰 영역이다. 또는 예를 들어 제 1 영역은 [In]이 제 2 영역에서의 [In]보다 크고, [Ga]이 제 2 영역에서의 [Ga]보다 작은 영역이다. 또한 제 2 영역은 [Ga]이 제 1 영역에서의 [Ga]보다 크고, [In]이 제 1 영역에서의 [In]보다 작은 영역이다.
구체적으로는 상기 제 1 영역은 인듐 산화물, 인듐 아연 산화물 등이 주성분인 영역이다. 또한 상기 제 2 영역은 갈륨 산화물, 갈륨 아연 산화물 등이 주성분인 영역이다. 즉 상기 제 1 영역을 In을 주성분으로 하는 영역이라고 바꿔 말할 수 있다. 또한 상기 제 2 영역을 Ga을 주성분으로 하는 영역이라고 바꿔 말할 수 있다.
또한 상기 제 1 영역과 상기 제 2 영역 사이에서 명확한 경계를 관찰할 수 없는 경우가 있다.
예를 들어 In-Ga-Zn 산화물에서의 CAC-OS에서는, 에너지 분산형 X선 분광법(EDX: Energy Dispersive X-ray spectroscopy)을 사용하여 취득한 EDX 매핑으로부터, In을 주성분으로 하는 영역(제 1 영역)과 Ga을 주성분으로 하는 영역(제 2 영역)이 편재되고 혼합된 구조를 갖는 것을 확인할 수 있다.
CAC-OS를 트랜지스터에 사용하는 경우에는, 제 1 영역에 기인하는 도전성과 제 2 영역에 기인하는 절연성이 상보적으로 작용함으로써, 스위칭 기능(On/Off 기능)을 CAC-OS에 부여할 수 있다. 즉 CAC-OS는 재료의 일부에서는 도전성 기능을 갖고, 재료의 일부에서는 절연성 기능을 갖고, 재료의 전체에서는 반도체로서의 기능을 갖는다. 도전성 기능과 절연성 기능을 분리함으로써, 양쪽의 기능을 최대한 높일 수 있다. 따라서 CAC-OS를 트랜지스터에 사용함으로써, 높은 온 전류(Ion), 높은 전계 효과 이동도(μ), 및 양호한 스위칭 동작을 실현할 수 있다.
산화물 반도체는 다양한 구조를 갖고, 각각이 다른 특성을 갖는다. 본 발명의 일 형태에 따른 산화물 반도체는 비정질 산화물 반도체, 다결정 산화물 반도체, a-like OS, CAC-OS, nc-OS, CAAC-OS 중 2종류 이상을 가져도 좋다.
<산화물 반도체를 갖는 트랜지스터>
이어서, 상기 산화물 반도체를 트랜지스터에 사용하는 경우에 대하여 설명한다.
상기 산화물 반도체를 트랜지스터에 사용함으로써, 전계 효과 이동도가 높은 트랜지스터를 실현할 수 있다. 또한 신뢰성이 높은 트랜지스터를 실현할 수 있다.
트랜지스터에는 캐리어 농도가 낮은 산화물 반도체를 사용하는 것이 바람직하다. 예를 들어 산화물 반도체의 캐리어 농도는 1×1017cm-3 이하이고, 바람직하게는 1×1015cm-3 이하이고, 더 바람직하게는 1×1013cm-3 이하이고, 더 바람직하게는 1×1011cm-3 이하이고, 더 바람직하게는 1×1010cm-3 미만이고, 1×10-9cm-3 이상이다. 또한 산화물 반도체막의 캐리어 농도를 낮추는 경우에는, 산화물 반도체막 내의 불순물 농도를 낮추고, 결함 준위 밀도를 낮추면 좋다. 본 명세서 등에서 불순물 농도가 낮고 결함 준위 밀도가 낮은 것을 고순도 진성 또는 실질적으로 고순도 진성이라고 한다. 또한 캐리어 농도가 낮은 산화물 반도체를 고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체라고 부르는 경우가 있다.
고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체막은 결함 준위 밀도가 낮기 때문에 트랩 준위 밀도도 낮아지는 경우가 있다.
산화물 반도체의 트랩 준위에 포획된 전하는 소실되는 데 걸리는 시간이 길어, 마치 고정 전하처럼 작용하는 경우가 있다. 그러므로 트랩 준위 밀도가 높은 산화물 반도체에 채널 형성 영역이 형성되는 트랜지스터는 전기 특성이 불안정해지는 경우가 있다.
따라서 트랜지스터의 전기 특성을 안정적으로 하기 위해서는, 산화물 반도체 내의 불순물 농도를 저감하는 것이 유효하다. 또한 산화물 반도체 내의 불순물 농도를 저감하기 위해서는, 근접한 막 내의 불순물 농도도 저감하는 것이 바람직하다. 불순물로서는 수소, 질소, 알칼리 금속, 알칼리 토금속, 철, 니켈, 실리콘 등이 있다.
<불순물>
여기서 산화물 반도체 내에서의 각 불순물의 영향에 대하여 설명한다.
산화물 반도체에 14족 원소 중 하나인 실리콘 및/또는 탄소가 포함되면, 산화물 반도체에서 결함 준위가 형성된다. 그러므로 산화물 반도체에서의 실리콘 및 탄소의 농도와, 산화물 반도체와의 계면 근방의 실리콘 및 탄소의 농도(SIMS에 의하여 얻어지는 농도)를 2×1018atoms/cm3 이하, 바람직하게는 2×1017atoms/cm3 이하로 한다.
산화물 반도체에 알칼리 금속 또는 알칼리 토금속이 포함되면, 결함 준위를 형성하고 캐리어를 생성하는 경우가 있다. 따라서 알칼리 금속 또는 알칼리 토금속이 포함되는 산화물 반도체를 사용한 트랜지스터는 노멀리 온 특성을 갖기 쉽다. 그러므로 SIMS에 의하여 얻어지는 산화물 반도체 내의 알칼리 금속 또는 알칼리 토금속의 농도를 1×1018atoms/cm3 이하, 바람직하게는 2×1016atoms/cm3 이하로 한다.
산화물 반도체에 질소가 포함되면, 캐리어인 전자가 발생하고 캐리어 농도가 증가되어 n형화되기 쉽다. 그러므로 질소가 포함되는 산화물 반도체를 반도체로서 사용한 트랜지스터는 노멀리 온 특성을 갖기 쉽다. 또는 산화물 반도체에 질소가 포함되면, 트랩 준위가 형성되는 경우가 있다. 이 결과, 트랜지스터의 전기 특성이 불안정해지는 경우가 있다. 그러므로 SIMS에 의하여 얻어지는 산화물 반도체 내의 질소 농도를 5×1019atoms/cm3 미만으로, 바람직하게는 5×1018atoms/cm3 이하, 더 바람직하게는 1×1018atoms/cm3 이하, 더 바람직하게는 5×1017atoms/cm3 이하로 한다.
산화물 반도체에 포함되는 수소는 금속 원자와 결합하는 산소와 반응하여 물이 되기 때문에, 산소 결손을 형성하는 경우가 있다. 상기 산소 결손에 수소가 들어감으로써, 캐리어인 전자가 생성되는 경우가 있다. 또한 수소의 일부가 금속 원자와 결합하는 산소와 결합하여 캐리어인 전자를 생성하는 경우가 있다. 따라서 수소가 포함되는 산화물 반도체를 사용한 트랜지스터는 노멀리 온 특성을 갖기 쉽다. 그러므로 산화물 반도체 내의 수소는 가능한 한 저감되어 있는 것이 바람직하다. 구체적으로는 산화물 반도체에서 SIMS에 의하여 얻어지는 수소 농도를 1×1020atoms/cm3 미만으로, 더 바람직하게는 1×1019atoms/cm3 미만으로, 더 바람직하게는 5×1018atoms/cm3 미만으로, 더 바람직하게는 1×1018atoms/cm3 미만으로 한다.
불순물이 충분히 저감된 산화물 반도체를 트랜지스터의 채널 형성 영역에 사용함으로써, 안정된 전기 특성을 부여할 수 있다.
본 실시형태에 기재된 구성은 다른 실시형태 및 실시예에 기재된 구성과 적절히 조합하여 사용할 수 있다.
(실시형태 5)
본 실시형태에서는 본 발명의 일 형태에 따른 표시 장치를 적용할 수 있는 전자 기기에 대하여 설명한다.
본 발명의 일 형태에 따른 반도체 장치를 전자 기기의 표시부에 적용할 수 있다. 따라서 표시 품질이 높은 전자 기기를 실현할 수 있다. 또는 정세도가 매우 높은 전자 기기를 실현할 수 있다. 또는 신뢰성이 높은 전자 기기를 실현할 수 있다.
본 발명의 일 형태에 따른 반도체 장치 등을 사용한 전자 기기로서 텔레비전, 모니터 등의 표시 장치, 조명 장치, 데스크톱형 또는 노트북형 퍼스널 컴퓨터, 워드프로세서, DVD(Digital Versatile Disc) 등의 기록 매체에 저장된 정지 화상 또는 동영상을 재생하는 화상 재생 장치, 포터블 CD 플레이어, 라디오, 테이프 리코더, 헤드폰 스테레오, 스테레오, 탁상 시계, 벽걸이 시계, 무선 전화 핸드셋, 트랜스시버, 자동차 전화, 휴대 전화기, 휴대 정보 단말기, 태블릿형 단말기, 휴대용 게임기, 파친코기 등의 고정식 게임기, 전자식 탁상 계산기, 전자 수첩, 전자책 단말기, 전자 번역기, 음성 입력 기기, 비디오 카메라, 디지털 스틸 카메라, 전기 면도기, 전자 레인지 등의 고주파 가열 장치, 전기 밥솥, 전기 세탁기, 전기 청소기, 온수기, 선풍기, 헤어드라이어, 에어컨디셔너, 가습기, 제습기 등의 공기 조화 설비, 식기 세척기, 식기 건조기, 의류 건조기, 이불 건조기, 전기 냉장고, 전기 냉동고, 전기 냉동 냉장고, DNA 저장용 냉동고, 손전등, 사슬톱 등의 공구, 연기 감지기, 투석 장치 등의 의료 기기 등을 들 수 있다. 또한 유도등, 신호기, 벨트 컨베이어, 엘리베이터, 에스컬레이터, 산업용 로봇, 전력 저장 시스템, 전력의 평준화와 스마트 그리드를 위한 축전 장치 등의 산업 기기를 들 수 있다. 또한 연료를 사용한 엔진 또는 축전체로부터의 전력을 사용한 전동기에 의하여 추진하는 이동체 등도 전자 기기의 범주에 포함되는 경우가 있다. 상기 이동체로서는, 예를 들어 전기 자동차(EV), 내연 기관과 전동기 양쪽을 포함하는 하이브리드 자동차(HV), 플러그인 하이브리드 자동차(PHV), 이들의 바퀴 차륜을 무한궤도로 변경한 궤도 차량, 전동 어시스트 자전거를 포함하는 원동기 장치 자전거, 자동 이륜차, 전동 휠체어, 골프용 카트, 소형 또는 대형 선박, 잠수함, 헬리콥터, 항공기, 로켓, 인공위성, 우주 탐사기, 혹성 탐사기, 우주선 등이 있다.
본 발명의 일 형태에 따른 전자 기기는 이차 전지(배터리)를 가져도 좋고, 비접촉 전력 전송(傳送)을 사용하여 이차 전지를 충전할 수 있는 것이 바람직하다.
이차 전지로서는 예를 들어 리튬 이온 이차 전지, 니켈 수소 전지, 니켈 카드뮴 전지, 유기 라디칼 전지, 납축전지, 공기 이차 전지, 니켈 아연 전지, 은 아연 전지 등이 있다.
본 발명의 일 형태에 따른 전자 기기는 안테나를 가져도 좋다. 안테나로 신호를 수신함으로써 표시부에 영상 및 정보 등을 표시할 수 있다. 또한 전자 기기가 안테나 및 이차 전지를 갖는 경우, 안테나를 비접촉 전력 전송에 사용하여도 좋다.
본 발명의 일 형태에 따른 전자 기기는 센서(힘, 변위, 위치, 속도, 가속도, 각속도, 회전수, 거리, 광, 액체, 자기, 온도, 화학 물질, 음성, 시간, 경도(硬度), 전기장, 전류, 전압, 전력, 방사선, 유량, 습도, 경사도, 진동, 냄새, 또는 적외선을 측정하는 기능을 갖는 것)를 가져도 좋다.
본 발명의 일 형태에 따른 전자 기기는 다양한 기능을 가질 수 있다. 예를 들어 다양한 정보(정지 화상, 동영상, 텍스트 화상 등)를 표시부에 표시하는 기능, 터치 패널 기능, 달력, 날짜, 또는 시각 등을 표시하는 기능, 다양한 소프트웨어(프로그램)를 실행하는 기능, 무선 통신 기능, 기록 매체에 기록되는 프로그램 또는 데이터를 판독하는 기능 등을 가질 수 있다.
또한 복수의 표시부를 갖는 전자 기기에서는, 표시부의 일부에 화상 정보를 주로 표시하고, 다른 일부에 문자 정보를 주로 표시하는 기능, 또는 복수의 표시부에 시차(視差)를 고려한 화상을 표시함으로써, 입체적인 화상을 표시하는 기능 등을 가질 수 있다. 또한 수상부(受像部)를 갖는 전자 기기에서는, 정지 화상 또는 동영상을 촬영하는 기능, 촬영한 화상을 자동 또는 수동으로 보정하는 기능, 촬영한 화상을 기록 매체(외부 또는 전자 기기에 내장됨)에 저장하는 기능, 촬영한 화상을 표시부에 표시하는 기능 등을 가질 수 있다. 또한 본 발명의 일 형태의 전자 기기에 포함되는 기능은 이들에 한정되지 않고, 다양한 기능을 가질 수 있다.
본 발명의 일 형태에 따른 반도체 장치는 고정세의 화상을 표시할 수 있다. 그러므로 특히 휴대형 전자 기기, 장착형 전자 기기(웨어러블 기기), 및 전자책 단말기 등에 적합하게 사용할 수 있다. 예를 들어 VR 기기 또는 AR 기기 등의 xR 기기에 적합하게 사용할 수 있다.
도 36의 (A)는 파인더(8100)를 장착한 상태의 카메라(8000)의 외관을 나타낸 도면이다.
카메라(8000)는 하우징(8001), 표시부(8002), 조작 버튼(8003), 셔터 버튼(8004) 등을 갖는다. 또한 카메라(8000)에는 탈착 가능한 렌즈(8006)가 장착된다. 또한 카메라(8000)는 렌즈(8006)와 하우징이 일체화되어 있어도 좋다.
카메라(8000)는 셔터 버튼(8004)을 누르거나 터치 패널로서 기능하는 표시부(8002)를 터치함으로써 촬상할 수 있다.
하우징(8001)은 전극을 갖는 마운트를 갖고, 파인더(8100) 외에 스트로보 장치 등을 접속할 수 있다.
파인더(8100)는 하우징(8101), 표시부(8102), 버튼(8103) 등을 포함한다.
하우징(8101)은 카메라(8000)의 마운트와 연결되는 마운트에 의하여 카메라(8000)에 장착되어 있다. 파인더(8100)는 카메라(8000)로부터 수신한 영상 등을 표시부(8102)에 표시시킬 수 있다.
버튼(8103)은 전원 버튼 등으로서의 기능을 갖는다.
카메라(8000)의 표시부(8002) 및 파인더(8100)의 표시부(8102)에 본 발명의 일 형태에 따른 반도체 장치를 적용할 수 있다. 또한 파인더(8100)는 카메라(8000)에 내장되어 있어도 좋다.
도 36의 (B)는 헤드 마운트 디스플레이(8200)의 외관을 나타낸 도면이다.
헤드 마운트 디스플레이(8200)는 장착부(8201), 렌즈(8202), 본체(8203), 표시부(8204), 및 케이블(8205) 등을 갖는다. 또한 장착부(8201)에는 배터리(8206)가 내장된다.
케이블(8205)은 배터리(8206)로부터 본체(8203)에 전력을 공급한다. 본체(8203)는 무선 수신기 등을 갖고, 수신한 영상 정보를 표시부(8204)에 표시시킬 수 있다. 또한 본체(8203)는 카메라를 갖고, 사용자의 안구 또는 눈꺼풀의 움직임의 정보를 입력 수단으로서 사용할 수 있다.
장착부(8201)는 사용자와 접하는 위치에 사용자의 안구의 움직임에 따라 흐르는 전류를 검지할 수 있는 복수의 전극이 제공되고 시선을 인식하는 기능을 가져도 좋다. 또한 상기 전극에 흐르는 전류에 의하여 사용자의 맥박을 모니터링하는 기능을 가져도 좋다. 또한 장착부(8201)는 온도 센서, 압력 센서, 가속도 센서 등의 각종 센서를 가져도 좋고, 사용자의 생체 정보를 표시부(8204)에 표시하는 기능, 사용자의 머리 움직임에 맞추어 표시부(8204)에 표시되는 영상을 변화시키는 기능 등을 가져도 좋다.
표시부(8204)에 본 발명의 일 형태에 따른 반도체 장치를 적용할 수 있다.
도 36의 (C) 내지 (E)는 헤드 마운트 디스플레이(8300)의 외관을 나타낸 도면이다. 헤드 마운트 디스플레이(8300)는 하우징(8301), 표시부(8302), 밴드상의 고정구(8304), 한 쌍의 렌즈(8305)를 갖는다.
사용자는 렌즈(8305)를 통하여 표시부(8302)의 표시를 시인할 수 있다. 또한 표시부(8302)를 만곡시켜 배치하면, 사용자는 높은 현장감을 느낄 수 있어 바람직하다. 또한 표시부(8302)의 상이한 영역에 표시된 다른 화상을 렌즈(8305)를 통하여 시인함으로써 시차를 사용한 3차원 표시 등을 할 수도 있다. 또한 하나의 표시부(8302)를 제공하는 구성에 한정되지 않고, 2개의 표시부(8302)를 제공하여 사용자의 한쪽 눈마다 하나의 표시부를 배치하여도 좋다.
표시부(8302)에 본 발명의 일 형태에 따른 반도체 장치를 적용할 수 있다. 본 발명의 일 형태에 따른 반도체 장치는 매우 높은 정세도를 실현할 수도 있다. 예를 들어 도 36의 (E)와 같이 렌즈(8305)를 사용하여 표시를 확대하는 경우에도, 사용자에게 화소가 시인되기 어렵다. 즉 표시부(8302)를 사용하여 사용자에게 현실감이 높은 영상을 시인시킬 수 있다.
도 36의 (F)는 고글형 헤드 마운트 디스플레이(8400)의 외관을 나타낸 도면이다. 헤드 마운트 디스플레이(8400)는 한 쌍의 하우징(8401)과, 장착부(8402)와, 완충 부재(8403)를 갖는다. 한 쌍의 하우징(8401) 내에는 각각 표시부(8404) 및 렌즈(8405)가 제공된다. 한 쌍의 표시부(8404)에 서로 다른 화상을 표시함으로써, 시차를 사용한 3차원 표시를 수행할 수 있다.
사용자는 렌즈(8405)를 통하여 표시부(8404)를 시인할 수 있다. 렌즈(8405)는 초점 조정 기구를 갖고, 사용자의 시력에 따라 위치를 조정할 수 있다. 표시부(8404)는 정사각형 또는 가로로 긴 직사각형인 것이 바람직하다. 이로써 현장감을 높일 수 있다.
장착부(8402)는 사용자의 얼굴 크기에 따라 조정할 수 있고 또한 흘러내리지 않도록 가소성 및 탄성을 갖는 것이 바람직하다. 또한 장착부(8402)의 일부는 골전도 이어폰으로서 기능하는 진동 기구를 갖는 것이 바람직하다. 이로써 별도로 이어폰, 스피커 등의 음향 기기가 불필요하고, 장착하기만 하면 영상과 음성을 즐길 수 있다. 또한 하우징(8401) 내에 무선 통신에 의하여 음성 데이터를 출력하는 기능을 가져도 좋다.
장착부(8402)와 완충 부재(8403)는 사용자의 얼굴(이마, 뺨 등)에 접촉하는 부분이다. 완충 부재(8403)가 사용자의 얼굴과 밀착되면, 광 누설을 방지할 수 있기 때문에 몰입감을 더 높일 수 있다. 완충 부재(8403)는 사용자가 헤드 마운트 디스플레이(8400)를 장착하였을 때 사용자의 얼굴에 밀착되도록 부드러운 소재를 사용하는 것이 바람직하다. 예를 들어 고무, 실리콘(silicone) 고무, 우레탄, 스펀지 등의 소재를 사용할 수 있다. 또한 스펀지 등의 표면을 천, 피혁(천연 피혁 또는 합성 피혁) 등으로 덮은 것을 사용하면, 사용자의 얼굴과 완충 부재(8403) 사이에 틈이 생기기 어렵기 때문에 광 누설을 적합하게 방지할 수 있다. 또한 이와 같은 소재를 사용하면 촉감이 좋고, 추운 계절 등에 장착한 경우에 사용자가 차갑다고 느끼지 않기 때문에 바람직하다. 완충 부재(8403) 또는 장착부(8402) 등 사용자의 피부에 접촉되는 부재를 탈착 가능한 구성으로 하면, 클리닝 또는 교환이 용이하기 때문에 바람직하다.
도 37의 (A)에 텔레비전 장치의 일례를 나타내었다. 텔레비전 장치(7100)는 하우징(7101)에 표시부(7000)가 제공되어 있다. 여기서는 스탠드(7103)에 의하여 하우징(7101)을 지지한 구성을 나타내었다.
표시부(7000)에 본 발명의 일 형태의 반도체 장치를 적용할 수 있다.
도 37의 (A)에 나타낸 텔레비전 장치(7100)의 조작은 하우징(7101)이 포함하는 조작 스위치 및 별체의 리모트 컨트롤러(7111)에 의하여 수행할 수 있다. 또는 표시부(7000)에 터치 센서를 가져도 좋고, 손가락 등으로 표시부(7000)를 터치함으로써 텔레비전 장치(7100)를 조작하여도 좋다. 리모트 컨트롤러(7111)는 상기 리모트 컨트롤러(7111)로부터 출력되는 정보를 표시하는 표시부를 가져도 좋다. 리모트 컨트롤러(7111)의 조작 키 또는 터치 패널에 의하여 채널 및 음량을 조작할 수 있고, 표시부(7000)에 표시되는 영상을 조작할 수 있다.
또한 텔레비전 장치(7100)는 수신기 및 모뎀 등을 갖는 구성으로 한다. 수신기에 의하여 일반적인 텔레비전 방송을 수신할 수 있다. 또한 모뎀을 통하여 유선 또는 무선에 의하여 통신 네트워크에 접속함으로써 한 방향(송신자로부터 수신자) 또는 쌍방향(송신자와 수신자 간, 또는 수신자들 간 등)의 정보 통신을 수행할 수도 있다.
도 37의 (B)에 노트북형 퍼스널 컴퓨터의 일례를 나타내었다. 노트북형 퍼스널 컴퓨터(7200)는 하우징(7211), 키보드(7212), 포인팅 디바이스(7213), 외부 접속 포트(7214) 등을 갖는다. 하우징(7211)에 표시부(7000)가 제공된다.
표시부(7000)에 본 발명의 일 형태의 반도체 장치를 적용할 수 있다.
도 37의 (C) 및 (D)에 디지털 사이니지의 일례를 나타내었다.
도 37의 (C)에 나타낸 디지털 사이니지(7300)는 하우징(7301), 표시부(7000), 및 스피커(7303) 등을 포함한다. 또한 LED 램프, 조작 키(전원 스위치 또는 조작 스위치를 포함함), 접속 단자, 각종 센서, 마이크로폰 등을 가질 수 있다.
도 37의 (D)는 원기둥 형상의 기둥(7401)에 장착된 디지털 사이니지(7400)이다. 디지털 사이니지(7400)는 기둥(7401)의 곡면을 따라 제공된 표시부(7000)를 갖는다.
도 37의 (C) 및 (D)에서 표시부(7000)에 본 발명의 일 형태의 반도체 장치를 적용할 수 있다.
표시부(7000)가 넓을수록 한번에 제공할 수 있는 정보량을 늘릴 수 있다. 또한 표시부(7000)가 넓을수록 사람의 눈에 띄기 쉽기 때문에, 예를 들어 광고의 홍보 효과를 높일 수 있다.
표시부(7000)에 터치 패널을 적용함으로써, 표시부(7000)에 화상 또는 동영상을 표시할 뿐만 아니라, 사용자가 직관적으로 조작할 수 있어 바람직하다. 또한 노선 정보 또는 교통 정보 등의 정보를 제공하기 위한 용도로 사용하는 경우에는, 직관적인 조작에 의하여 사용성을 높일 수 있다.
도 37의 (C) 및 (D)에 나타낸 바와 같이 디지털 사이니지(7300) 또는 디지털 사이니지(7400)는 사용자가 소유하는 스마트폰 등의 정보 단말기(7311) 또는 정보 단말기(7411)와 무선 통신에 의하여 연계할 수 있는 것이 바람직하다. 예를 들어 표시부(7000)에 표시되는 광고의 정보를 정보 단말기(7311) 또는 정보 단말기(7411)의 화면에 표시시킬 수 있다. 또한 정보 단말기(7311) 또는 정보 단말기(7411)를 조작함으로써 표시부(7000)의 표시를 전환할 수 있다.
디지털 사이니지(7300) 또는 디지털 사이니지(7400)에 정보 단말기(7311) 또는 정보 단말기(7411)의 화면을 조작 수단(컨트롤러)으로 한 게임을 실행시킬 수도 있다. 이로써 불특정 다수의 사용자가 동시에 게임에 참가하여 즐길 수 있다.
도 37의 (E)에 나타낸 정보 단말기(7550)는 하우징(7551), 표시부(7552), 마이크로폰(7557), 스피커부(7554), 카메라(7553), 및 조작 스위치(7555) 등을 포함한다. 표시부(7552)에 본 발명의 일 형태에 따른 반도체 장치를 적용할 수 있다. 또한 표시부(7552)는 터치 패널로서의 기능을 갖는다. 또한 정보 단말기(7550)는, 하우징(7551)의 내측에 안테나, 배터리 등을 포함한다. 정보 단말기(7550)는 예를 들어 스마트폰, 휴대 전화기, 태블릿형 정보 단말기, 태블릿형 퍼스널 컴퓨터, 전자책 단말기 등으로서 사용할 수 있다.
도 37의 (F)에 손목시계형의 정보 단말기의 일례를 나타내었다. 정보 단말기(7660)는 하우징(7661), 표시부(7662), 밴드(7663), 버클(7664), 조작 스위치(7665), 입출력 단자(7666) 등을 포함한다. 또한 정보 단말기(7660)는 하우징(7661)의 내측에 안테나 및 배터리 등을 포함한다. 정보 단말기(7660)는 이동 전화, 전자 메일, 문장 열람 및 작성, 음악 재생, 인터넷 통신, 컴퓨터 게임 등의 다양한 애플리케이션을 실행할 수 있다.
표시부(7662)는 터치 센서를 포함하고, 손가락 또는 스타일러스 등으로 화면을 터치함으로써 조작할 수 있다. 예를 들어 표시부(7662)에 표시된 아이콘(7667)을 터치함으로써 애플리케이션을 기동할 수 있다. 조작 스위치(7665)는 시각 설정 외에, 전원의 온/오프 동작, 무선 통신의 온/오프 동작, 매너 모드의 실행 및 해제, 전력 절약 모드의 실행 및 해제 등 다양한 기능을 가질 수 있다. 예를 들어 정보 단말기(7660)에 설치된 운영 체계에 의하여 조작 스위치(7665)의 기능을 설정할 수도 있다.
정보 단말기(7660)는 통신 규격된 근거리 무선 통신을 실행할 수 있다. 예를 들어 무선 통신 가능한 헤드셋과 상호 통신함으로써 핸즈프리 통화를 할 수 있다. 또한 정보 단말기(7660)는 입출력 단자(7666)를 포함하고, 입출력 단자(7666)를 통하여 다른 정보 단말기와 데이터의 송수신을 수행할 수 있다. 또한 입출력 단자(7666)를 통하여 충전을 수행할 수도 있다. 또한 충전 동작은 입출력 단자(7666)를 통하지 않고 무선 급전에 의하여 수행하여도 좋다.
도 38의 (A)에 자동차(9700)의 외관을 나타내었다. 도 38의 (B)에 자동차(9700)의 운전석을 나타내었다. 자동차(9700)는 차체(9701), 차륜(9702), 대시 보드(9703), 라이트(9704) 등을 포함한다. 본 발명의 일 형태에 따른 표시 장치는 자동차(9700)의 표시부 등에 사용할 수 있다. 예를 들어 도 38의 (B)에 나타낸 표시부(9710) 내지 표시부(9715)에 본 발명의 일 형태에 따른 표시 장치를 제공할 수 있다.
표시부(9710)와 표시부(9711)는 자동차의 앞유리에 제공된 표시 장치이다. 본 발명의 일 형태에 따른 표시 장치는 표시 장치가 포함하는 전극을, 광 투과성을 갖는 도전성 재료로 제작함으로써, 반대편이 비쳐 보이는 소위 시스루 상태의 표시 장치로 할 수 있다. 시스루 상태의 표시 장치이면, 자동차(9700)의 운전 시에도 시야의 방해가 되지 않는다. 따라서 본 발명의 일 형태에 따른 표시 장치를 자동차(9700)의 앞유리에 설치할 수 있다. 또한 표시 장치에 표시 장치를 구동시키기 위한 트랜지스터 등을 제공하는 경우에는, 유기 반도체 재료를 사용한 유기 트랜지스터 또는 산화물 반도체를 사용한 트랜지스터 등 광 투과성을 갖는 트랜지스터를 사용하는 것이 좋다.
표시부(9712)는 필러 부분에 제공된 표시 장치이다. 예를 들어 차체에 제공된 촬상 수단으로부터의 영상을 표시부(9712)에 표시함으로써, 필러에 가려진 시야를 보완할 수 있다. 표시부(9713)는 대시 보드 부분에 제공된 표시 장치이다. 예를 들어 차체에 제공된 촬상 수단으로부터의 영상을 표시부(9713)에 표시함으로써, 대시 보드에 가려진 시야를 보완할 수 있다. 즉 자동차의 외측에 제공된 촬상 수단으로부터의 영상을 표시함으로써, 사각을 보완하여, 안전성을 높일 수 있다. 또한 보이지 않는 부분을 보완하는 영상을 표시함으로써, 더 자연스럽고 위화감 없이 안전을 확인할 수 있다.
도 39는 운전석과 조수석에 벤치 시트를 채용한 자동차의 실내를 나타내었다. 표시부(9721)는 도어부에 제공된 표시 장치이다. 예를 들어 차체에 제공된 촬상 수단으로부터의 영상을 표시부(9721)에 표시함으로써, 도어에 가려진 시야를 보완할 수 있다. 또한 표시부(9722)는 핸들에 제공된 표시 장치이다. 표시부(9723)는 벤치 시트의 착좌면의 중앙부에 제공된 표시 장치이다.
표시부(9714), 표시부(9715), 또는 표시부(9722)는 내비게이션 정보, 주행 속도, 엔진의 회전수, 주행 거리, 연료의 잔량, 기어의 상태, 에어컨디셔너의 설정 등을 표시함으로써, 다양한 정보를 제공할 수 있다. 또한 표시부에 표시되는 표시 항목 및 레이아웃은 사용자의 취향에 맞추어 적절히 변경할 수 있다. 또한 상기 정보는 표시부(9710) 내지 표시부(9713), 표시부(9721), 표시부(9723)에도 표시할 수 있다. 또한 표시부(9710) 내지 표시부(9715), 표시부(9721) 내지 표시부(9723)는 조명 장치로서 사용할 수도 있다.
본 실시형태에 나타낸 구성은 다른 실시형태 및 실시예에 나타낸 구성과 적절히 조합하여 사용할 수 있다.
(실시예 1)
본 실시예에서는, 앞의 실시형태에 나타낸 트랜지스터를 복수 개 갖는 시료를 제작하고, 상기 트랜지스터의 전기 특성, 상기 트랜지스터의 전기 특성의 편차, 및 상기 트랜지스터의 신뢰성을 평가하였다.
본 실시예에 사용한 시료는 도 34의 (A) 내지 (C)에 나타낸 트랜지스터(500)와 같은 트랜지스터를 갖는다. 시료의 트랜지스터(500)의 설곗값으로서는, 채널 길이를 200nm로 하고, 채널 폭을 130nm로 하였다. 시료에서, 3개의 트랜지스터(500)가 직렬로 접속되어 있고, 트리플 게이트 구조(도 5의 (B)의 트랜지스터(180B) 참조)가 형성되어 있다. 본 실시예의 시료에는 3개의 트랜지스터(500)로 구성되는 트리플 게이트 구조가 복수 개 제공되어 있다.
[트랜지스터(500)의 구조]
이하, 시료에 포함되는 트랜지스터(500)의 구조에 대하여 도 34의 (B)를 참조하여 설명한다.
도 34의 (B)에 나타낸 바와 같이, 트랜지스터(500)는 절연체(514)와, 절연체(514) 위에 배치된 절연체(516)와, 절연체(516)에 매립되도록 배치된 도전체(505)와, 절연체(516)와 도전체(505) 위에 배치된 절연체(522)와, 절연체(522) 위에 배치된 절연체(524)와, 절연체(524) 위에 배치된 금속 산화물(531)과, 금속 산화물(531) 위에 서로 이격되어 배치된 도전체(542a) 및 도전체(542b)와, 도전체(542a) 및 도전체(542b) 위에 배치되고 도전체(542a)와 도전체(542b) 사이에 개구가 형성된 절연체(554) 및 절연체(580)와, 개구 내에 배치된 도전체(560)와, 금속 산화물(531), 도전체(542a), 도전체(542b), 및 절연체(580)와 도전체(560) 사이에 배치된 절연체(550)와, 절연체(580), 절연체(550), 및 도전체(560) 위에 배치된 절연체(574)를 갖는다.
절연체(514)는 막 두께 60nm의 질화 실리콘막과, 상기 질화 실리콘막 위의 막 두께 40nm의 산화 알루미늄막의 적층막이다. 질화 실리콘막 및 산화 알루미늄막의 성막에는 스퍼터링법을 사용하였다.
절연체(516)는 스퍼터링법으로 성막한 산화 실리콘막이다.
본 실시예에 따른 도전체(505)는 도전체(505a) 및 도전체(505b)를 갖고, 도전체(505c)는 갖지 않는다. 도전체(505a)는 막 두께 40nm의 질화 탄탈럼막과, 상기 질화 탄탈럼막 위의 막 두께 20nm의 질화 타이타늄막의 적층막이다. 질화 탄탈럼막은 스퍼터링법으로 성막하고, 질화 타이타늄막은 CVD법으로 성막하였다. 또한 도전체(505b)는 CVD법으로 성막한 텅스텐막이다.
절연체(522)는 ALD법으로 성막한 막 두께 20nm의 산화 하프늄막이다.
절연체(524)는 스퍼터링법으로 성막한 막 두께 20nm의 산화 실리콘막이다.
본 실시예에 따른 금속 산화물(531)은 도 31에 나타낸 반도체층(321) 등과 같이 단층 구조를 갖는다. 즉 금속 산화물(531)은 금속 산화물(531a)만으로 이루어진 단층 구조를 갖는다. 금속 산화물(531a)은 막 두께 20nm의 In-Ga-Zn 산화물막이다. 금속 산화물(531a)은 In:Ga:Zn=1:3:4[원자수비] 근방의 조성을 갖는 타깃을 사용하여 스퍼터링법으로 성막하였다.
도전체(542a) 및 도전체(542b)는 스퍼터링법으로 성막된 막 두께 20nm의 질화 탄탈럼막이다. 또한 도전체(542a) 및 도전체(542b) 위에 중첩시켜, 스퍼터링법으로 성막한 막 두께 5nm의 산화 알루미늄막이 제공되어 있다.
절연체(554)는 막 두께 5nm의 산화 알루미늄막과, 상기 산화 알루미늄막 위의 막 두께 5nm의 질화 실리콘막의 적층막이다. 질화 실리콘막의 성막에는 ALD법을 사용하고, 산화 알루미늄막의 성막에는 스퍼터링법을 사용하였다.
절연체(580)는 스퍼터링법으로 성막한 산화 실리콘막이다.
절연체(550)는 막 두께 1nm의 산화 알루미늄막과, 상기 산화 알루미늄막 위의 막 두께 10nm의 산화 실리콘막과, 상기 산화 실리콘막 위의 막 두께 1.5nm의 산화 하프늄막과, 상기 산화 하프늄막 위의 막 두께 1nm의 질화 실리콘막의 적층막이다. 산화 알루미늄막, 산화 실리콘막, 산화 하프늄막, 및 질화 실리콘막의 성막에는 ALD법을 사용하였다.
본 실시예에 따른 도전체(560)는 도전체(560a) 및 도전체(560b)를 갖는다. 도전체(560a)는 막 두께 5nm의 질화 타이타늄막이다. 질화 타이타늄막은 CVD법으로 성막하였다. 또한 도전체(560b)는 CVD법으로 성막한 텅스텐막이다.
절연체(574)는 스퍼터링법으로 성막한 막 두께 40nm의 산화 알루미늄막이다.
상술한 바와 같은 구조를 갖는 트랜지스터(500)를 복수 개 갖는 시료의 전기 특성 및 신뢰성을 평가하였다.
[전기 특성의 평가]
시료에 포함되는 트리플 게이트 구조의 트랜지스터(트랜지스터(180B))의 전기 특성을 평가하였다. 여기서는, 전기 특성으로서 Id-Vg 특성을 측정하였다. Id-Vg 특성의 측정에서는 드레인 전압(Vd)을 0.1V 또는 1.2V로 하고, 소스 전압(Vs) 및 백 게이트 전압(Vbg)을 0V로 하고, 톱 게이트 전압(Vg)을 -4.0V부터 +4.0V까지 0.1V의 스텝으로 소인(sweep)하였다. 또한 상기 측정은 실온 환경하에서 수행하였다.
도 40의 (A)에 시료에 포함되는 트랜지스터의 Id-Vg 특성을 나타내었다. 도 40의 (A)에서, 가로축은 게이트 전압(Vg[V])을 나타내고, 세로축은 드레인 전류(Id[A])를 나타낸다. 또한 도 40의 (A)에서는, 드레인 전압(Vd)을 0.1V로 하였을 때의 Id를 실선으로 나타내고, 드레인 전압(Vd)을 1.2V로 하였을 때의 Id를 파선으로 나타내었다.
도 40의 (A)에 의하여, 시료에 포함되는 트랜지스터는 노멀리 오프 특성 및 스위칭 특성을 갖는 것을 확인할 수 있었다. 또한 도 40의 (A)에 나타낸 바와 같이, 상기 트랜지스터의 오프 전류는 측정 하한 이하이며 현저하게 낮았다.
다음으로, 트리플 게이트 구조의 트랜지스터(트랜지스터(180B))의 Id-Vg 특성을 측정하고, 문턱 전압(Vth[V]), Ion[A], 및 S값(SS[V/dec])의 편차를 평가하였다. 또한 1060개의 트리플 게이트 구조의 트랜지스터(1060개의 트랜지스터(180B))의 Id-Vg 특성을 측정하였다. 문턱 전압(Vth)은 Id=1pA가 되는 톱 게이트 전압(Vg)의 값이다. 또한 Ion은 Vg=Vth+2.5V에서의 드레인 전류(Id)의 값이다. 또한 S값은 Vd=1.2V로 설정하고 서브스레숄드 영역에서 Id가 한 자릿수 변화하는 데 필요한 Vg의 값이다.
도 40의 (B)에 시료에 포함되는 트랜지스터의 문턱 전압의 누적 확률을 나타내었다. 도 40의 (B)에서, 가로축은 문턱 전압(Vth[V])을 나타내고, 세로축은 누적 확률(Percentile[%])을 나타낸다.
도 40의 (B)에 따르면, 트랜지스터의 Vth의 표준 편차 σ는 161mV이었다.
도 41의 (A)에 시료에 포함되는 트랜지스터의 Ion의 누적 확률을 나타내었다. 도 41의 (A)에서, 가로축은 Ion[A]을 나타내고, 세로축은 누적 확률(Percentile[%])을 나타낸다.
도 41의 (A)에 따르면, 트랜지스터의 Ion의 표준 편차 σ는 1.16×10-8A이었다. 또한 1060개의 트랜지스터의 Ion의 평균값(average)은 3.19×10-8A이었다. 따라서 σ/average=36%이었다.
도 41의 (B)에 시료에 포함되는 트랜지스터의 S값의 누적 확률을 나타내었다. 도 41의 (B)에서, 가로축은 S값(SS[V/dec])을 나타내고, 세로축은 누적 확률(Percentile[%])을 나타낸다.
도 41의 (B)에 따르면, 트랜지스터의 S값의 표준 편차 σ는 48mV/dec이었다.
상술한 바와 같이, 본 실시예에 따른 시료의 트랜지스터는 전기 특성의 편차가 작은 것을 알 수 있었다. 상기 트랜지스터를 표시 장치의 구동 트랜지스터로서 사용하면, 표시 품질이 양호한 표시 장치를 제공할 수 있다.
[신뢰성의 평가]
다음으로, 트리플 게이트 구조의 트랜지스터에 대하여, 백색 표시에 상당하는 스트레스 또는 흑색 표시에 상당하는 스트레스를 가하고, 신뢰성을 평가하였다. 백색 표시에 상당하는 스트레스에서는, 기판 온도를 125℃로 하고, Vg=+1.90V에서 Vd=+3.80V를 인가하였다. 흑색 표시에 상당하는 스트레스에서는, 기판 온도를 125℃로 하고, Vg=0V에서 Vd=+9.00V를 인가하였다. 양쪽의 스트레스 시험에서, 스트레스 시간은 최대 90시간으로 하였다. 또한 양쪽의 스트레스 시험에서, Vs=0V, Vbg=0V로 하였다. 이하에서, 백색 표시에 상당하는 스트레스를 가하는 시험, 및 흑색 표시에 상당하는 스트레스를 가하는 시험을 스트레스 시험이라고 부르는 경우가 있다.
문턱 전압(Vth), S값(SS), 전계 효과 이동도(μFE), 및 Ion을 측정하고, 스트레스 시험 전과 스트레스 시험 후의 차분을 얻음으로써, 신뢰성을 평가하였다. 각 차분을 ΔVth, ΔSS, ΔμFE, 및 ΔIon이라고 나타낸다. 또한 전계 효과 이동도(μFE)로서는 Vd=0.1V에서의 최댓값을 적용하였다. 전계 효과 이동도(μFE)는 점진적 채널 근사(gradual channel approximation)의 식을 사용하여 얻을 수 있다.
도 42의 (A)에 문턱 전압의 차분의 시간 의존성을 나타내었다. 도 42의 (A)에서, 가로축은 스트레스 시간(Time[hr])을 나타내고, 세로축은 문턱 전압의 차분(ΔVth[mV])을 나타낸다. 또한 도 42의 (A)의 백색 동그라미는 백색 표시의 스트레스 시험의 그래프이고, 흑색 동그라미는 흑색 표시의 스트레스 시험의 그래프이다.
도 42의 (A)에 따르면, 백색 표시의 스트레스에서는, ΔVth가 거의 +100mV 이하이었다. 또한 흑색 표시의 스트레스에서는, ΔVth의 음 방향으로의 변화가 보이지만, ΔVth의 절댓값은 백색 표시의 스트레스 시보다 작았다. 따라서 장시간에 걸쳐 전류를 계속 흘리는 구동 트랜지스터로서 본 실시예의 트랜지스터를 사용하여도, 문턱 전압의 열화는 작은 것으로 추측된다.
도 42의 (B)에 S값의 차분의 시간 의존성을 나타내었다. 도 42의 (B)에서, 가로축은 스트레스 시간(Time[hr])을 나타내고, 세로축은 S값의 차분(ΔSS[V/dec])을 나타낸다. 또한 도 42의 (B)의 백색 동그라미는 백색 표시의 스트레스 시험의 그래프이고, 흑색 동그라미는 흑색 표시의 스트레스 시험의 그래프이다.
도 42의 (B)에 따르면, 백색 표시의 스트레스 및 흑색 표시의 스트레스에서 S값의 열화는 거의 보이지 않았다.
도 43의 (A)에, 전계 효과 이동도의 차분의 시간 의존성을 나타내었다. 도 43의 (A)에서, 가로축은 스트레스 시간(Time[hr])을 나타내고, 세로축은 전계 효과 이동도의 차분(ΔμFE[cm2/Vs])을 나타낸다. 또한 도 43의 (A)의 백색 동그라미는 백색 표시의 스트레스 시험의 그래프이고, 흑색 동그라미는 흑색 표시의 스트레스 시험의 그래프이다.
도 43의 (A)에 따르면, 백색 표시의 스트레스 및 흑색 표시의 스트레스에서 전계 효과 이동도의 열화는 거의 보이지 않았다.
도 43의 (B)에 Ion의 차분의 시간 의존성을 나타내었다. 도 43의 (B)에서, 가로축은 스트레스 시간(Time[hr])을 나타내고, 세로축은 Ion의 차분(ΔIon[%])을 나타낸다. Ion의 차분은 초기 상태를 100%로 한 비율로 나타낸다. 또한 도 43의 (B)의 백색 동그라미는 백색 표시의 스트레스 시험의 그래프이고, 흑색 동그라미는 흑색 표시의 스트레스 시험의 그래프이다.
도 43의 (B)에 따르면, 백색 표시의 스트레스 및 흑색 표시의 스트레스에서 Ion은 증가되는 방향으로 변화되었다. 여기서, Ion은 Vg=Vth+2.5V에서의 값이고, 스트레스 시험 시의 Vth의 변화가 반영된 것으로 추측된다.
상술한 바와 같이, 스트레스 시험에서 전계 효과 이동도 및 S값은 거의 열화되지 않기 때문에, 화소 회로에서 적어도 문턱 전압의 변동을 보정하는 회로 구성을 사용하면, 본 발명에 따른 표시 장치는 장기간에 걸쳐 균일한 표시를 수행할 수 있다.
다음으로, 60시간의 스트레스 시험 전후에 Id-Vd 특성을 측정하였다. Id-Vg 특성의 측정에서는 톱 게이트 전압(Vg)을 1.9V로 하고, 소스 전압(Vs) 및 백 게이트 전압(Vbg)을 0V로 하고, 드레인 전압(Vd)을 0V부터 +5.0V까지 0.1V의 스텝으로 소인하였다. 또한 상기 측정은 기판 온도 125℃에서 수행하였다.
도 44의 (A)에 백색 표시의 스트레스 전후의 Id-Vd 측정의 결과를 나타내고, 도 44의 (B)에 흑색 표시의 스트레스 전후의 Id-Vd 측정의 결과를 나타내었다. 도 44의 (A) 및 (B)에서, 가로축은 드레인 전압(Vd[V])을 나타내고, 세로축은 드레인 전류(Id[A])를 나타낸다. 또한 도 44의 (A) 및 (B)에서는, 스트레스 시험 전의 Id를 실선으로 나타내고, 스트레스 시험 후의 Id를 파선으로 나타내었다.
도 44의 (A)에 나타낸 바와 같이, 백색 표시의 스트레스 후에 Vd=3.8V에서의 Id가 약 17.7% 증가되었다. 또한 도 44의 (B)에 나타낸 바와 같이, 흑색 표시의 스트레스 후에 Vd=3.8V에서의 Id가 약 0.4% 증가되었다.
도 44의 (A) 및 (B)에 나타낸 바와 같이, Vd가 큰 동작 영역인 포화 영역에서는, Id가 거의 일정하였다. 따라서 본 실시예에 따른 트랜지스터는 정전류원 회로로서 발광 디바이스를 적합하게 구동할 수 있다.
(실시예 2)
본 실시예에서는, 앞의 실시형태에 나타낸 용량 소자(73)에 상당하는 시료를 제작하고, 레지스트 마스크의 패턴 불량을 평가하였다.
<시료의 제작>
먼저, 기판을 준비하였다. 기판으로서, 트랜지스터 및 절연층을 제공한 실리콘 기판을 사용하였다. 상기 기판은 도 2에 나타낸 기판(69)과 절연층(288) 사이의 구성에 상당한다.
다음으로, 기판 위에 막 두께 50nm의 제 1 텅스텐막을 스퍼터링법으로 형성하였다.
다음으로, 제 1 텅스텐막을 가공하여, 복수의 섬 형상의 텅스텐층을 형성하였다. 상기 텅스텐층은 앞의 실시형태에 나타낸 도전층(87)에 상당한다.
다음으로, 텅스텐층 위에 절연층을 형성하였다. 절연층으로서 막 두께 14nm의 산화 알루미늄막과, 막 두께 7nm의 산화질화 실리콘막을 이 순서대로 형성하였다. 산화 알루미늄막은 ALD법으로 형성하고, 산화질화 실리콘막은 CVD법으로 형성하였다. 상기 절연층은 앞의 실시형태에 나타낸 절연층(91)에 상당한다.
다음으로, 절연층 위에 막 두께 30nm의 제 2 텅스텐막을 스퍼터링법으로 형성하였다. 제 2 텅스텐막은 앞의 실시형태에 나타낸 도전층(89)이 되는 막에 상당한다.
다음으로, 제 2 텅스텐막 위에 막 두께 150nm의 제 1 유기막을 스핀 코팅법으로 형성하였다. 제 1 유기막으로서 SOC(Spin On Carbon)막을 사용하였다.
다음으로, 제 1 유기막 위에 막 두께 40nm의 제 2 유기막을 스핀 코팅법으로 형성하였다. 제 2 유기막으로서 SOG(Spin On Glass)막을 사용하였다.
다음으로, 제 2 유기막 위에 레지스트 재료를 도포하고, 전자 빔을 사용한 포토리소그래피법으로 복수의 레지스트 마스크를 형성하였다. 네거티브형 레지스트 재료를 사용하고, 레지스트 마스크의 막 두께를 100nm로 하였다. 상기 레지스트 마스크는 앞의 실시형태에 나타낸 도전층(89)을 형성하기 위한 레지스트 마스크에 상당한다. 시료 간에서 레지스트 마스크의 면적의 비율을 다르게 하였다. 시료 1에서의 레지스트 마스크의 면적의 비율을 21%로 하고, 시료 2에서의 레지스트 마스크의 면적의 비율을 49%로 하였다.
<광학 현미경에 의한 관찰>
다음으로, 광학 현미경을 사용하여 각 시료를 관찰하였다. 시료 1의 광학 현미경 화상을 도 45의 (A)에 나타내었다. 시료 2의 광학 현미경 화상을 도 45의 (B)에 나타내었다. 도 45의 (A) 및 (B)는 각각 반사의 명시야 이미지이다. 도 45의 (A)에 나타낸 바와 같이, 시료 1에서는 레지스트 마스크(PR)의 패턴 불량이 발생한 것을 확인하였다(도 45의 (A)에서 파선으로 나타낸 영역 참조). 한편, 시료 2에서는 레지스트 마스크(PR)의 패턴 불량은 관찰되지 않았다.
레지스트 마스크의 면적의 비율을 높임으로써 레지스트 마스크의 패턴 불량이 저감되는 것을 확인할 수 있었다.
C11: 용량 소자, C12: 용량 소자, C13: 용량 소자, DL: 배선, GLa: 배선, GLb: 배선, GLc: 배선, M11: 트랜지스터, M12: 트랜지스터, M13: 트랜지스터, M14: 트랜지스터, M15: 트랜지스터, M16: 트랜지스터, M17: 트랜지스터, ND11: 노드, ND12: 노드, ND13: 노드, ND14: 노드, 10: 표시 장치, 23: CPU, 24: GPU, 25: 기억 회로부, 29: 입출력 단자부, 40: 층, 50: 층, 51A: 화소 회로, 51B: 화소 회로, 51: 화소 회로, 60: 층, 61a: 발광 디바이스, 61B: 발광 디바이스, 61b: 발광 디바이스, 61c: 발광 디바이스, 61G: 발광 디바이스, 61R: 발광 디바이스, 61W: 발광 디바이스, 61: 발광 디바이스, 63A: 도전층, 63B: 도전층, 63C: 도전층, 63: 도전층, 65: EL층, 67: 도전층, 69: 기판, 71DM: 더미 트랜지스터, 71: 트랜지스터, 73: 용량 소자, 75A: 배선, 75DMa: 도전층, 75DMb: 더미층, 75: 도전층, 77a: 절연층, 77b: 절연층, 79DM: 반도체층, 79: 반도체층, 81DM: 절연층, 81: 절연층, 83DM: 도전층, 83: 도전층, 85DM: 도전층, 85: 도전층, 87A: 도전층, 87B: 도전층, 87DM: 더미층, 87: 도전층, 89DM: 더미층, 89: 도전층, 91: 절연층, 97A: 레지스트 마스크, 97B: 레지스트 마스크, 97DM: 레지스트 마스크, 97: 레지스트 마스크, 100A: 반도체 장치, 100B: 반도체 장치, 101: 배선, 102: 배선, 103A: 도전층, 103B: 도전층, 103C: 도전층, 103D: 도전층, 103: 배선, 104: 배선, 105A: 도전층, 105B: 도전층, 105C: 도전층, 105D: 도전층, 105E: 도전층, 105F: 도전층, 105G: 도전층, 105H: 도전층, 105I: 도전층, 105J: 도전층, 105K: 도전층, 105L: 도전층, 106A: 도전층, 106B: 도전층, 107A: 도전층, 107B: 도전층, 107C: 도전층, 107D: 도전층, 107DMa: 도전층, 107DMb: 도전층, 109DMa: 더미 트랜지스터, 109DMb: 더미 트랜지스터, 110A: 콘택트 홀, 110B: 콘택트 홀, 110C: 콘택트 홀, 110D: 콘택트 홀, 110E: 콘택트 홀, 110F: 콘택트 홀, 110G: 콘택트 홀, 110H: 콘택트 홀, 110I: 콘택트 홀, 110J: 콘택트 홀, 110K: 콘택트 홀, 110L: 콘택트 홀, 110M: 콘택트 홀, 110N: 콘택트 홀, 110P: 콘택트 홀, 110Q: 콘택트 홀, 110R: 콘택트 홀, 110S: 콘택트 홀, 110T: 콘택트 홀, 110V: 콘택트 홀, 110W: 콘택트 홀, 110X: 콘택트 홀, 111A: 반도체층, 111B: 반도체층, 111C: 반도체층, 111D: 반도체층, 111DMa: 반도체층, 111E: 반도체층, 111F: 반도체층, 113A: 도전층, 113B: 도전층, 113C: 도전층, 113D: 도전층, 115A: 콘택트 홀, 115B: 콘택트 홀, 115C: 콘택트 홀, 115D: 콘택트 홀, 115E: 콘택트 홀, 115F: 콘택트 홀, 115G: 콘택트 홀, 115H: 콘택트 홀, 115I: 콘택트 홀, 115J: 콘택트 홀, 117A: 콘택트 홀, 117B: 콘택트 홀, 117C: 콘택트 홀, 119: 배선, 121A: 콘택트 홀, 121B: 콘택트 홀, 121C: 콘택트 홀, 171: 도전층, 172a: EL층, 172B: EL층, 172b: EL층, 172G: EL층, 172R: EL층, 172W: EL층, 172: EL층, 173: 도전층, 174: 공통층, 175B: 광, 175G: 광, 175R: 광, 180A: 트랜지스터, 180B: 트랜지스터, 180C: 트랜지스터, 230B: 부화소, 230C: 부화소, 230G: 부화소, 230M: 부화소, 230R: 부화소, 230W: 부화소, 230Y: 부화소, 230: 화소, 231: 제 1 구동 회로부, 232: 제 2 구동 회로부, 235: 표시 영역, 241: 도전층, 243: 절연층, 245: 도전층, 246: 용량 소자, 251: 도전층, 252: 도전층, 254: 절연층, 255: 절연층, 256: 플러그, 261: 절연층, 262: 절연층, 263: 절연층, 264B: 착색층, 264G: 착색층, 264R: 착색층, 264: 절연층, 265: 절연층, 266: 플러그, 270: 절연층, 271: 보호층, 272: 절연층, 273: 보호층, 274A: 플러그, 274a: 도전층, 274B: 플러그, 274b: 도전층, 274C: 플러그, 274D: 플러그, 274: 플러그, 275: 영역, 276: 절연층, 277: 마이크로렌즈 어레이, 278: 절연층, 279DM: 더미층, 279: 배선, 281DM: 더미층, 281: 배선, 283: 절연층, 284: 절연층, 285: 절연층, 286: 절연층, 287: 절연층, 288: 절연층, 289: 절연층, 290: 절연층, 291: 절연층, 293: 절연층, 301A: 기판, 301B: 기판, 301: 기판, 310A: 트랜지스터, 310B: 트랜지스터, 310: 트랜지스터, 311: 도전층, 312: 저저항 영역, 313: 절연층, 314: 절연층, 315: 소자 분리층, 320: 트랜지스터, 321: 반도체층, 323: 절연층, 324: 도전층, 325: 도전층, 326: 절연층, 327: 도전층, 328: 절연층, 329: 절연층, 331: 기판, 332: 절연층, 341: 도전층, 342: 도전층, 343: 플러그, 363: 절연층, 415: 보호층, 419: 수지층, 420: 기판, 500: 트랜지스터, 505a: 도전체, 505b: 도전체, 505c: 도전체, 505: 도전체, 514: 절연체, 516: 절연체, 522: 절연체, 524: 절연체, 531a: 금속 산화물, 531b: 금속 산화물, 531c: 금속 산화물, 531: 금속 산화물, 541a: 절연체, 541b: 절연체, 541: 절연체, 542a: 도전체, 542b: 도전체, 542: 도전체, 545a: 도전체, 545b: 도전체, 545: 도전체, 550: 절연체, 554: 절연체, 560a: 도전체, 560b: 도전체, 560: 도전체, 574: 절연체, 580: 절연체, 581: 절연체, 4411: 발광층, 4412: 발광층, 4413: 발광층, 4420: 층, 4430: 층, 7000: 표시부, 7100: 텔레비전 장치, 7101: 하우징, 7103: 스탠드, 7111: 리모트 컨트롤러, 7200: 노트북형 퍼스널 컴퓨터, 7211: 하우징, 7212: 키보드, 7213: 포인팅 디바이스, 7214: 외부 접속 포트, 7300: 디지털 사이니지, 7301: 하우징, 7303: 스피커, 7311: 정보 단말기, 7400: 디지털 사이니지, 7401: 기둥, 7411: 정보 단말기, 7550: 정보 단말기, 7551: 하우징, 7552: 표시부, 7553: 카메라, 7554: 스피커부, 7555: 조작 스위치, 7557: 마이크로폰, 7660: 정보 단말기, 7661: 하우징, 7662: 표시부, 7663: 밴드, 7664: 버클, 7665: 조작 스위치, 7666: 입출력 단자, 7667: 아이콘, 8000: 카메라, 8001: 하우징, 8002: 표시부, 8003: 조작 버튼, 8004: 셔터 버튼, 8006: 렌즈, 8100: 파인더, 8101: 하우징, 8102: 표시부, 8103: 버튼, 8200: 헤드 마운트 디스플레이, 8201: 장착부, 8202: 렌즈, 8203: 본체, 8204: 표시부, 8205: 케이블, 8206: 배터리, 8300: 헤드 마운트 디스플레이, 8301: 하우징, 8302: 표시부, 8304: 고정구, 8305: 렌즈, 8400: 헤드 마운트 디스플레이, 8401: 하우징, 8402: 장착부, 8403: 완충 부재, 8404: 표시부, 8405: 렌즈, 9700: 자동차, 9701: 차체, 9702: 차륜, 9703: 대시 보드, 9704: 라이트, 9710: 표시부, 9711: 표시부, 9712: 표시부, 9713: 표시부, 9714: 표시부, 9715: 표시부, 9721: 표시부, 9722: 표시부, 9723: 표시부

Claims (9)

  1. 반도체 장치로서,
    표시부를 갖고,
    상기 표시부는 복수의 부화소를 갖고,
    상기 복수의 부화소는 각각 제 1 트랜지스터와, 제 2 트랜지스터와, 제 1 용량 소자와, 제 2 용량 소자와, 제 3 용량 소자와, 제 1 절연층과, 배선을 갖고,
    상기 제 1 트랜지스터는 상기 제 2 트랜지스터, 상기 제 1 용량 소자, 상기 제 2 용량 소자, 및 상기 제 3 용량 소자에 전기적으로 접속되고,
    상기 제 1 용량 소자 내지 상기 제 3 용량 소자는 각각 제 1 도전층과, 제 2 도전층과, 상기 제 1 도전층과 상기 제 2 도전층 사이에 끼워지는 제 2 절연층을 갖고,
    상기 제 1 절연층은 상기 제 1 트랜지스터 및 상기 제 2 트랜지스터 위에 제공되고,
    상기 제 1 용량 소자 내지 상기 제 3 용량 소자의 제 1 도전층 및 상기 배선은 각각 상기 제 1 절연층 위에 제공되고,
    상면에서 보았을 때, 상기 부화소의 면적에 대한 상기 제 1 용량 소자 내지 상기 제 3 용량 소자의 제 1 도전층 및 상기 배선의 합계 면적의 비율은 15% 이상이고,
    상기 제 2 용량 소자의 제 1 도전층의 면적은 상기 제 1 용량 소자의 제 1 도전층의 면적의 2배 이상이고,
    상기 제 3 용량 소자의 제 1 도전층의 면적은 상기 제 1 용량 소자의 제 1 도전층의 면적의 2배 이상인, 반도체 장치.
  2. 반도체 장치로서,
    표시부를 갖고,
    상기 표시부는 복수의 부화소와, 기판을 갖고,
    상기 복수의 부화소는 각각 제 1 트랜지스터와, 제 2 트랜지스터와, 제 3 트랜지스터와, 제 1 용량 소자와, 제 2 용량 소자와, 제 3 용량 소자와, 제 1 절연층과, 배선을 갖고,
    상기 제 1 트랜지스터 내지 상기 제 3 트랜지스터는 각각 상기 기판 위에 제공되고,
    상기 제 1 트랜지스터는 상기 제 2 트랜지스터, 상기 제 1 용량 소자, 상기 제 2 용량 소자, 및 상기 제 3 용량 소자에 전기적으로 접속되고,
    상기 제 3 트랜지스터는 전기적으로 부유 상태이고,
    상기 제 1 용량 소자 내지 상기 제 3 용량 소자는 각각 제 1 도전층과, 제 2 도전층과, 상기 제 1 도전층과 상기 제 2 도전층 사이에 끼워지는 제 2 절연층을 갖고,
    상기 제 1 절연층은 상기 제 1 트랜지스터 및 상기 제 2 트랜지스터 위에 제공되고,
    상기 제 1 용량 소자 내지 상기 제 3 용량 소자의 제 1 도전층 및 상기 배선은 각각 상기 제 1 절연층 위에 제공되고,
    상면에서 보았을 때, 상기 부화소의 면적에 대한 상기 제 1 용량 소자 내지 상기 제 3 용량 소자의 제 1 도전층 및 상기 배선의 합계 면적의 비율은 15% 이상이고,
    상기 제 2 용량 소자의 제 1 도전층의 면적은 상기 제 1 용량 소자의 제 1 도전층의 면적의 2배 이상이고,
    상기 제 3 용량 소자의 제 1 도전층의 면적은 상기 제 1 용량 소자의 제 1 도전층의 면적의 2배 이상이고,
    상기 제 1 트랜지스터 내지 상기 제 3 트랜지스터는 각각 반도체층을 갖고,
    상면에서 보았을 때, 상기 부화소의 면적에 대한 상기 제 1 트랜지스터 내지 상기 제 3 트랜지스터의 반도체층의 합계 면적의 비율은 15% 이상인, 반도체 장치.
  3. 반도체 장치로서,
    표시부를 갖고,
    상기 표시부는 복수의 부화소와, 기판을 갖고,
    상기 복수의 부화소는 각각 제 1 트랜지스터와, 제 2 트랜지스터와, 제 3 트랜지스터와, 제 1 용량 소자와, 제 2 용량 소자와, 제 3 용량 소자와, 제 1 절연층과, 배선을 갖고,
    상기 제 1 트랜지스터 내지 상기 제 3 트랜지스터는 각각 상기 기판 위에 제공되고,
    상기 제 1 트랜지스터는 상기 제 2 트랜지스터, 상기 제 1 용량 소자, 상기 제 2 용량 소자, 및 상기 제 3 용량 소자에 전기적으로 접속되고,
    상기 제 3 트랜지스터는 전기적으로 부유 상태이고,
    상기 제 1 용량 소자 내지 상기 제 3 용량 소자는 각각 제 1 도전층과, 제 2 도전층과, 상기 제 1 도전층과 상기 제 2 도전층 사이에 끼워지는 제 2 절연층을 갖고,
    상기 제 1 절연층은 상기 제 1 트랜지스터 및 상기 제 2 트랜지스터 위에 제공되고,
    상기 제 1 용량 소자 내지 상기 제 3 용량 소자의 제 1 도전층 및 상기 배선은 각각 상기 제 1 절연층 위에 제공되고,
    상면에서 보았을 때, 상기 부화소의 면적에 대한 상기 제 1 용량 소자 내지 상기 제 3 용량 소자의 제 1 도전층 및 상기 배선의 합계 면적의 비율은 15% 이상이고,
    상기 제 2 용량 소자의 제 1 도전층의 면적은 상기 제 1 용량 소자의 제 1 도전층의 면적의 2배 이상이고,
    상기 제 3 용량 소자의 제 1 도전층의 면적은 상기 제 1 용량 소자의 제 1 도전층의 면적의 2배 이상이고,
    상기 제 1 트랜지스터 내지 상기 제 3 트랜지스터는 각각 반도체층을 갖고,
    상기 제 3 트랜지스터의 반도체층은 상기 제 1 트랜지스터의 반도체층과 공유하는 영역을 갖고,
    상면에서 보았을 때, 상기 부화소의 면적에 대한 상기 제 1 트랜지스터 내지 상기 제 3 트랜지스터의 반도체층의 합계 면적의 비율은 15% 이상인, 반도체 장치.
  4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 제 1 트랜지스터의 소스 및 드레인 중 한쪽은 상기 제 1 용량 소자의 한쪽 단자에 전기적으로 접속되고,
    상기 제 1 트랜지스터의 게이트는 상기 제 1 용량 소자의 다른 쪽 단자에 전기적으로 접속되고,
    상기 제 1 트랜지스터의 소스 및 드레인 중 다른 쪽은 상기 제 2 트랜지스터의 소스 및 드레인 중 한쪽, 상기 제 2 용량 소자의 한쪽 단자, 및 상기 제 3 용량 소자의 한쪽 단자에 전기적으로 접속되고,
    상기 제 2 트랜지스터의 게이트는 상기 제 2 용량 소자의 다른 쪽 단자에 전기적으로 접속되고,
    상기 제 2 트랜지스터의 백 게이트는 상기 제 3 용량 소자의 다른 쪽 단자에 전기적으로 접속되는, 반도체 장치.
  5. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 제 2 트랜지스터는 멀티채널 트랜지스터인, 반도체 장치.
  6. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    발광 디바이스를 갖고,
    상기 발광 디바이스의 한쪽 단자는 상기 제 1 트랜지스터의 소스 및 드레인 중 한쪽에 전기적으로 접속되는, 반도체 장치.
  7. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 제 1 트랜지스터의 반도체층 및 상기 제 2 트랜지스터의 반도체층 중 하나 또는 복수는 금속 산화물을 포함하는, 반도체 장치.
  8. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 제 1 트랜지스터의 반도체층 및 상기 제 2 트랜지스터의 반도체층 중 하나 또는 복수는 금속 산화물을 포함하고,
    상기 금속 산화물은 인듐 및 아연 중 하나 또는 복수를 포함하는, 반도체 장치.
  9. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 제 2 트랜지스터는
    상기 제 2 트랜지스터의 반도체층 위에 서로 이격되어 배치된 제 1 도전체 및 제 2 도전체와,
    상기 제 1 도전체 및 상기 제 2 도전체 위에 배치되고 상기 제 1 도전체와 상기 제 2 도전체 사이에 개구가 형성된 제 1 절연체와,
    상기 제 1 절연체의 개구 내에 배치된 제 3 도전체와,
    상기 반도체층, 상기 제 1 도전체, 상기 제 2 도전체, 및 상기 제 1 절연체와 상기 제 3 도전체 사이에 배치된 제 2 절연체를 갖는, 반도체 장치.
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