KR100947525B1 - 액정 표시 장치용 박막 트랜지스터 기판 및 이의 제조방법 - Google Patents

액정 표시 장치용 박막 트랜지스터 기판 및 이의 제조방법 Download PDF

Info

Publication number
KR100947525B1
KR100947525B1 KR1020030015522A KR20030015522A KR100947525B1 KR 100947525 B1 KR100947525 B1 KR 100947525B1 KR 1020030015522 A KR1020030015522 A KR 1020030015522A KR 20030015522 A KR20030015522 A KR 20030015522A KR 100947525 B1 KR100947525 B1 KR 100947525B1
Authority
KR
South Korea
Prior art keywords
layer
gate
substrate
pattern
data
Prior art date
Application number
KR1020030015522A
Other languages
English (en)
Other versions
KR20040080647A (ko
Inventor
정창오
조범석
최희환
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020030015522A priority Critical patent/KR100947525B1/ko
Priority to CNA2004800036722A priority patent/CN1748318A/zh
Priority to PCT/KR2004/000439 priority patent/WO2004081976A2/en
Priority to US10/548,562 priority patent/US7485927B2/en
Publication of KR20040080647A publication Critical patent/KR20040080647A/ko
Priority to US12/338,671 priority patent/US7713798B2/en
Application granted granted Critical
Publication of KR100947525B1 publication Critical patent/KR100947525B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78651—Silicon transistors
    • H01L29/7866—Non-monocrystalline silicon transistors
    • H01L29/78663—Amorphous silicon transistors
    • H01L29/78669—Amorphous silicon transistors with inverted-type structure, e.g. with bottom gate
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/136286—Wiring, e.g. gate line, drain line
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/45—Ohmic electrodes
    • H01L29/456—Ohmic electrodes on silicon
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4908—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET for thin film semiconductor, e.g. gate of TFT
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/136286—Wiring, e.g. gate line, drain line
    • G02F1/136295—Materials; Compositions; Manufacture processes

Abstract

오믹 콘택 특성이 양호한 액정 표시 장치의 박막 트랜지스터 기판 및 이의 제조방법이 개시되어 있다. 상기 박막 트랜지스터 기판은 실리콘을 함유하는 절연막 패턴상에 형성된 Ni-실리사이드층 및 Ni-실리사이드층상에 형성된 금속층을 포함하여 이루어진다. 상기 Ni-실리사이드층 및 금속층의 이중층은 Ni을 약 10∼500Å 두께 범위로 도포하고 그 상부에 Cr, Mo, MoW, Ta, Ti 등과 같은 금속 물질을 도포한 후 약 200∼350℃ 온도에서 열처리 공정을 수행하는 것에 의해 형성된다. 형성된 Ni-실리사이드층은 면저항이 낮아서 소자의 오믹 콘택 특성을 크게 향상시켜 준다. 이러한 Ni-실리사이드층은 박막 트랜지스터 기판의 다양한 배선으로서 적용될 수 있다.

Description

액정 표시 장치용 박막 트랜지스터 기판 및 이의 제조방법{Thin Film Transistor Of Liquid Crystal Display Device And Method Of Manufacturing The Same}
도 1a 내지 1c는 본 발명의 방법에 따라 액정 표시 장치의 박막 트랜지스터 기판상에 Ni-실리사이드 배선을 제조하기 위한 공정을 나타낸 단면도이다.
도 2a 및 2b는 열처리 조건에 따른 Ni-실리사이드층의 면저항 특성을 나타내는 그래프로서, 도 2a는 열처리 온도에 따른 결과를 나타내고, 도 2b는 열처리 시간에 따른 결과를 나타낸다.
도 3은 본 발명의 제1 실시예에 따른 액정 표시 장치용 박막 트랜지스터 기판이고,
도 4는 도 3의 Ⅱ-Ⅱ 선에 대한 단면도이고,
도 5 내지 8은 본 발명의 제1 실시예에 따른 액정 표시 장치용 박막 트랜지스터 기판을 제조하는 중간 과정을 그 공정 순서에 따라 도시한 단면도이고,
도 9는 본 발명의 제2 실시예에 따른 액정 표시 장치용 박막 트랜지스터 기판의 배치도이고,
도 10 및 도 11은 각각 도 9의 VII-VII' 선 및 IX-IX'선에 대한 단면도이고,
도 12a 및 12b 내지 도 19a 및 19b는 각각 도 10 및 도 11에 나타난 박막 트 랜지스터 기판의 제조 공정을 나타내는 단면도이다.
도 20은 본 발명의 제3 실시예에 따른 박막 트랜지스터 기판의 배치도이고,
도 21은 도 20에 도시한 박막 트랜지스터 기판을 절단선 XIX-XIX'을 따라 나타낸 단면도이고,
도 22 내지 29는 도21에 나타난 박막 트랜지스터 기판의 제조 공정을 설명하기 위한 단면도이다.
본 발명은 액정 표시 장치의 박막 트랜지스터 기판 및 이의 제조 방법에 관한 것으로서, 상세하게는 양호한 오믹 콘택 특성을 갖는 Ni-실리사이드를 배선으로서 적용한 액정 표시 장치의 박막 트랜지스터 기판 및 이의 용이한 제조 방법에 관한 것이다.
일반적으로 표시 장치는 전기적인 신호를 시각 영상으로 변환시켜 인간이 직접 정보를 인식할 수 있도록 하는데 사용되는 전기 광학적인 장치이다. 이러한 표시 장치중 액정 표시 장치는 전계를 인가하여 액정 분자의 배열을 변화시켜 액정의 광학적 성질을 이용하는 표시 장치이다.
박막 트랜지스터가 대형 표시 기판에 이용될 때 신호의 지연이나 이미지의 깜박거림을 방지하기 위해서는 게이트 저항이 작아야 한다. 작은 저항과 큰 전도도를 가지는 금속에는 구리나 알루미늄이 있다. 그러나 이러한 물질은 공정상 제약성 이 뒤따른다. 특히 금속중에서 가장 낮은 비저항을 갖는 구리의 경우는 이를 사용한 공정 개발에 많은 관심이 기울여지고 있다. 그러나 기판이나 절연막과의 접착력이 떨어지고 자연 산화가 쉽게 일어나는 결점이 있으며, 구리 배선을 박막 트랜지스터 공정에 적용하기 위해서는 우선 구리가 Si 기판으로 확산되는 것을 방지해야 하며 기판과의 접착력을 확보해야 한다는 어려움이 있다.
이에 따라 트랜지스터의 특성을 향상시키면서도 소자의 오믹 콘택(ohmic contact) 특성을 양호하게 할 수 있는 배선 물질의 개발은 항상 요구되고 있는 사항이다.
본 발명의 목적은 상기한 최근의 요구에 부응한 것으로서, 트랜지스터의 특성을 향상시키기 위하여 오믹 콘택 특성이 양호한 재료를 배선으로 적용하는 것에 의해 소자 특성이 향상된 액정 표시 장치의 박막 트랜지스터 기판을 제공하고자 하는 것이다.
본 발명의 다른 목적은 상기한 배선 재료를 채용한 액정 표시 장치용 박막 트랜지스터 기판의 용이한 제조 방법을 제공하는 것이다.
상기 목적을 달성하기 위하여 본 발명에서는, 게이트 패턴, 게이트 절연막, 반도체층 패턴, 저항성 접촉층 패턴, 데이터 배선, 보호막, 보조 게이트 끝단, 보조 데이터 끝단 및 화소 전극을 포함하는 액정 표시 장치용 박막 트랜지스터 기판을 제공한다. 상기 게이트 패턴은 게이트선, 게이트 끝단 및 게이트 전극을 포함한다. 상기 게이트 절연막은 상기 게이트 패턴을 포함하는 기판 상에 형성되고, 실리콘을 포함한다. 상기 반도체층 패턴은 상기 게이트 절연막을 포함하는 기판 상에 형성되고, 실리콘을 포함한다. 상기 저항성 접촉층 패턴은 상기 반도체층 패턴 상에 형성되고 실리콘을 포함한다. 상기 데이터 배선은 상기 게이트선과 교차하는 데이터선, 상기 데이터선과 연결되어 있는 데이터 끝단, 상기 데이터선과 연결된 소스 전극 및 상기 소스 전극의 맞은 편에 위치하는 드레인 전극을 포함한다. 상기 데이터 배선은 상기 저항성 접촉층 패턴을 포함하는 기판 상에 순차적으로 형성되고 서로 동일한 형상을 갖는 Ni-실리사이드층 및 금속 물질층을 포함한다. 상기 보호막은 상기 데이터 배선을 포함하는 기판 상에 형성된다. 상기 보조 게이트 끝단, 상기 보조 데이터 끝단 및 상기 화소 전극은 상기 보호막을 포함하는 기판 상에 형성되고, 각각은 상기 게이트 끝단, 상기 데이터 끝단 및 상기 드레인 전극과 연결된다.
삭제
삭제
특히 상기 Ni-실리사이드층은 두께가 10∼500Å 범위인 것이 바람직하며, 상기 금속층의 형성을 위해서는 Cr, Mo, MoW, Ta, Ti 등이 예외없이 사용될 수 있다.
또한 상기 Ni-실리사이드층의 면저항은 약 0 Ω/sp(Ω/□, ohm per square) 초과 약 50Ω/sp 이하이며 상기 Ni-실리사이드층 및 금속층은 게이트 배선 및 데이터 배선의 형성시에 적용되는 것이 가능하다. 상기 Ni-실리사이드층은 주성분으로서 NiSi2 화합물을 포함하는 것이 바람직하다.
상기한 본 발명의 다른 목적은, 액정 표시 장치용 박막 트랜지스터 기판의 제조 방법을 제공하는 것이다. 상기 제조 방법에서, 게이트 배선층은 기판 상에 형성한다. 상기 게이트 배선층을 식각하여 게이트 패턴을 형성한다. 상기 게이트 패턴은 게이트선, 게이트 끝단 및 게이트 전극을 포함한다. 상기 게이트 패턴을 포함하는 기판 상에 게이트 절연막을 형성한다. 반도체층 패턴 및 저항성 접촉층 패턴은 상기 게이트 절연막을 포함하는 기판 상에 순차적으로 형성한다. 데이터 배선층은 상기 저항성 접촉층 패턴을 포함하는 기판 상에 형성되고 Ni을 포함하는 Ni층 및 상기 Ni층 상에 형성되고 제2 데이터 배선 물질을 포함하는 데이터 배선층을 포함한다. 상기 데이터 배선층을 패터닝한다. 패터닝된 데이터 배선층 및 상기 패터닝된 데이터 배선층의 하부에 상기 Ni층이 변환되어 형성된 Ni-실리사이드층을 포함하는 데이터 배선을 형성한다. 상기 데이터 배선은 상기 게이트선과 교차하는 데이터선, 상기 데이터선과 연결되어 있는 데이터 끝단, 상기 데이터선과 연결되어 있으며 상기 게이트 전극에 인접하는 소스 전극 및 상기 게이트 전극에 대하여 상기 소스 전극의 맞은 편에 위치하는 드레인 전극을 포함한다. 상기 데이터 배선을 포함하는 기판 상에 보호막을 형성한다. 상기 게이트 절연막과 함께 상기 보호막을 패터닝하여 상기 게이트 끝단, 상기 데이터 끝단 및 상기 드레인 전극을 각각 드러내는 접촉 구멍을 형성한다. 상기 접촉 구멍이 형성된 기판 상에 투명 도전막을 적층한다. 상기 투명 도전막을 식각하여 상기 게이트 끝단, 상기 데이터 끝단 및 상기 드레인 전극과 각각 연결되는 보조 게이트 끝단, 보조 데이터 끝단 및 화소 전극을 형성한다.
삭제
삭제
특히, 상기 Ni-실리사이드층은 10∼500Å 두께로 도포되는 것이 바람직하며 상기 제2 데이터 배선 물질은 Cr, Mo, MoW, Ta 또는 Ti를 포함할 수 있다.
삭제
삭제
삭제
삭제
삭제
삭제
삭제
또한, 상기 Ni층 및 상기 데이터 배선층을 패터닝한 후, 약 200∼350℃ 온도에서 열처리 공정을 수행하는 것이 바람직한데, 이러한 열처리 공정은 진공하, 대기압하 또는 N2 가스 분위기하에서 수행가능하다.
다르게는, 상기 열처리 공정은 후속되는 보호막 형성 단계에 적용되는 열에 의해 수행되는 것도 가능하다.
액정 표시 장치용 박막 트랜지스터 기판의 다른 제조 방법에서, 기판 상에 게이트 배선층을 형성하고, 상기 게이트 배선층을 식각하여 게이트선, 게이트 끝단 및 게이트 전극을 포함하는 게이트 패턴을 형성한다. 상기 게이트 패턴을 포함하는 기판 상에 게이트 절연막을 적층하고, 상기 게이트 절연막을 포함하는 기판 상에 반도체층, 저항성 접촉층, Ni을 포함하는 Ni층 및 도전체층을 순차적으로 적층한다. 상기 도전체층 상에, 제1 부분, 상기 제1 부분보다 두께가 두꺼운 제2 부분, 상기 제1 두께보다 두께가 얇은 제3 부분을 가지는 감광막 패턴을 형성한다. 상기 감광막 패턴을 사용하여, 상기 반도체층, 상기 저항성 접촉층, 상기 Ni층 및 상기 도전체층을 패터닝한다. 패터닝된 도전체층 및 상기 패터닝된 도전체층의 하부에 상기 Ni층이 변환되어 형성된 Ni-실리사이드층을 포함하고, 상기 게이트선과 교차하는 데이터선, 상기 데이터선과 연결된 데이터 끝단, 소스 전극 및 드레인 전극을 포함하는 데이터 배선, 그리고 저항성 접촉층 패턴 및 반도체층 패턴을 형성한다. 상기 데이터 배선, 상기 저항성 접촉층 패턴 및 상기 반도체층 패턴을 포함하는 기판 상에 보호막을 형성한다. 상기 게이트 절연막과 함께 상기 보호막을 패터닝하여 상기 게이트 끝단, 상기 데이터 끝단 및 상기 드레인 전극을 각각 드러내는 접촉 구멍을 형성한다. 상기 접촉 구멍이 형성된 기판 상에 투명 도전막을 적층하고, 상기 투명 도전막을 식각하여, 상기 게이트 끝단, 상기 데이터 끝단 및 상기 드레인 전극과 각각 연결되는 보조 게이트 끝단, 보조 데이터 끝단 및 화소 전극을 형성한다.
삭제
삭제
삭제
삭제
삭제
삭제
삭제
삭제
삭제
삭제
특히, 상기 제1 부분은 상기 소스 전극과 상기 드레인 전극 사이에 위치하도록 형성하고, 상기 제2 부분은 상기 데이터 배선 상부에 위치하도록 형성하는 것이 바람직하다.
액정 표시 장치용 박막 트랜지스터 기판의 또 다른 제조 방법에서, 절연 기판상에 형성된 Ni을 포함하는 Ni층 및 상기 Ni층 상에 형성된 도전체층을 패터닝한다. 패터닝된 도전체층 및 상기 패터닝된 도전체층의 하부에 상기 Ni층이 변환되어 형성된 Ni-실리사이드층을 포함하고, 데이터선을 포함하는 데이터 배선을 형성한다. 상기 데이터 배선을 포함하는 기판 상부에 적, 녹, 청의 색필터를 형성한다. 상기 색필터를 포함하는 기판 상에 버퍼 물질을 증착하여 상기 데이터 배선 및 상기 색필터를 덮는 버퍼층을 형성한다. 상기 버퍼층 상부에 게이트 배선층 형성한다. 상기 게이트 배선층을 식각하여 게이트선 및 게이트 전극을 포함하는 게이트 배선을 형성한다. 상기 게이트 배선을 덮는 게이트 절연막을 형성한다. 상기 게이트 절연막 상에 섬모양의 저항성 접촉층과 반도체층 패턴을 형성하는 동시에 상기 게이트 절연막과 상기 버퍼층에 상기 데이터선을 드러내는 제1 접촉 구멍을 형성한다. 상기 제1 접촉 구멍이 형성된 기판 상에, 상기 섬 모양의 저항성 접촉층 패턴상에 투명도전물질을 도포후 식각하여, 서로 분리되어 형성되어 있으며 동일한 층으로 만들어진 소스용 전극 및 드레인용 전극과, 상기 드레인용 전극과 연결된 화소 전극을 포함하는 화소 배선을 형성한다. 상기 소스용 전극과 상기 드레인용 전극의 사이에 위치하는 상기 저항성 접촉층 패턴의 노출 부분을 제거하여 상기 저항성 접촉층 패턴을 양쪽으로 분리한다.
삭제
삭제
삭제
삭제
삭제
삭제
삭제
삭제
삭제
이하, 본 발명의 좀 더 상세히 설명하기로 한다.
살리시데이션(salicidation; self aligned silicide) 공정은 소망하는 영역에 선택적으로 실리사이드를 형성하는 공정으로서 Ti, Co, Ni 등과 같은 금속 물질을 증착한 후 열처리하면, 하지막에 실리콘 원소가 존재하는 경우 Ti-실리사이드, Co-실리사이드, Ni-실리사이드 등을 형성하도록 하는 공정이다. 이후 금속층을 증착하면 이를 통하여 실리콘 원소를 함유하는 하지막과 용이하게 접촉될 수 있다는 장점이 있다.
상기한 금속 물질중에서 특히 Ni은 실리콘과 반응하여 Ni-실리사이드를 형성하는데, 이는 면저항이 약 0Ω/sq (Ω/□, ohm per square) 초과 약 50Ω/sq 이하로서 트랜지스터 기판의 제조시 배선 물질로 적용할 경우 오믹 콘택 특성을 양호하게 할 것으로 기대되는 물질이다. 실리사이드를 형성하기 위해서는 Ni 단일막을 실리콘이 함유된 절연막상에 증착한 후 열처리 공정을 수행해야 한다. Ni은 그 자체만으로도 콘택 특성이 매우 우수하기 때문에 단일막으로서 게이트 전극용 또는 소오스/드레인 전극용 등의 금속 물질층으로 이용할 수도 있지만 Ni은 강자성체이기 때문에 막의 형성을 위한 스퍼터링 증착 공정의 수행이 용이하지 않다는 문제점이 있다. 즉, 일반적인 스퍼터링 장비를 사용하는 경우 스퍼터링 타겟의 두께를 3mmt (3mm thickness) 이하로 하여야 한다. 두꺼운 Ni 막을 형성하려면 자성이 매우 강한 마그넷을 채용한 장비를 필요로 하며, 막이 두꺼워 질수록 증착막의 균일도를 콘트롤 하기가 용이하지 않다. 이에 더하여, 증착막의 두께가 두꺼워지면 Ni이 강자성체이기 때문에 장비의 자기장 세기를 감소시켜 생산성을 저하시키는 문제가 있다.
상술한 제반 사항을 고려할 때, Ni을 약 10∼500Å 정도의 충분히 얇은 두께 로 증착하고 이의 상부에 이와의 접촉성이 우수한 제2 금속 물질을 증착하여 금속의 이중층을 형성하고, 후속되는 열처리 공정에 의해 Ni을 Ni-실리사이드로 변환시키는 것으로 해결책을 모색할 수 있다. 만약 Ni 증착층의 두께가 10Å 보다 얇으면 소자의 오믹 콘택 특성의 향상이 너무 미약하여 이의 형성으로 인한 효과의 수득이 너무 미미하고, 만약 이의 두께가 500Å 보다 두꺼우면 생산성이 저하되므로 Ni 증착층의 두께는 상기한 범위가 되도록 하는 것이 바람직하다.
Ni 증착층 상부의 제2 금속 물질층의 형성을 위한 금속 물질로서는 다양한 성분이 예외없이 적용가능하지만 Ni과의 접착력, 비저항 등을 고려할 때 Cr, Mo, MoW, Ta, Ti 등의 금속이 바람직하게 적용될 수 있다.
이하, 첨부한 도면을 참고로 하여 본 발명의 실시예에 따른 저저항 배선의 구조를 적용한 박막 트랜지스터 기판 및 그 제조 방법에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다.
먼저, 도 1a 내지 1c에는 본 발명의 방법에 따라 액정 표시 장치의 박막 트랜지스터 기판상에 Ni-실리사이드 배선을 제조하기 위한 공정을 단면도로 나타내었다.
도 1a에 나타난 바와 같이 실리콘을 함유하는 기판(10) 상에 약 10∼500Å 두께의 Ni층(11)을 형성하고 그 상부에 제2 금속 물질층(12)을 형성하도록 한다.
도 1b를 참고하면, 이후 별도의 열처리 공정이나 후속되는 공정에 적용되는 열처리 공정에 의해 Ni층은 Ni-실리사이드 화합물층(11a)으로 변환된다.
도 1c에 나타난 바와 같이 적절한 식각 조건에 따라 식각 공정을 수행함으로써 기판(10) 상에 Ni-실리사이드 패턴(11b) 및 제2 금속 물질층 패턴(12b)으로 이루어진 배선층 패턴(13b)을 형성하도록 한다.
이하, Ni층을 Ni-실리사이드층으로 변환시키기에 적절한 열처리 조건에 대하여 검토해 보기로 한다.
도 2a 및 2b는 열처리 조건에 따른 Ni-실리사이드층의 면저항 특성을 나타내는 그래프로서, 도 2a는 열처리 온도에 따른 결과를 나타내고, 도 2b는 열처리 시간에 따른 결과를 나타낸다.
먼저, 도 2a를 살펴보면, 열처리 시간이 1시간일 때 열처리 온도를 약 200℃에서 300℃ 범위로 변화시키면서 형성되는 Ni-실리사이드층의 면저항 특성을 나타내었다. 그래프로부터, 약200℃ 온도로 1시간 동안 열처리 했을 경우 형성되는 Ni-실리사이드층의 면저항이 약 50Ω/sq 이며, 온도가 증가할수록 면저항값이 감소하여 약 220℃ 이상이 되면 10Ω/sq 이하로 나타남을 확인할 수 있다.
도 2b를 살펴보면, 열처리 온도를 약 260℃로 고정시킨 경우 열처리 시간을약 550분까지 변화시키면서 형성되는 Ni-실리사이드층의 면저항 특성을 나타내었다. 그래프로부터, 열처리 시간이 길어질수록 처음에는 면저항 특성이 크게 감소하다가 나중에는 거의 일정값에 이르는 것을 확인할 수 있다.
상기한 열처리 온도 특성과 시간 특성은 서로 상보적이어서, 열처리 온도를 낮게하는 경우 열처리 시간을 길게 하는 것으로, 또한 열처리 온도가 높은 경우 열처리 시간을 짧게 하는 것으로 적절한 조건을 선택할 수 있을 것이다. 어떠한 조건을 선택하든지 형성되는 Ni-실리사이드층의 면저항 특성이 약 0Ω/sq 초과 약 50Ω/sq 이하이면 소정의 효과를 달성할 수 있게 된다. 상술한 결과를 고려할 때 바람직한 열처리 조건은 약 200∼350℃ 온도 범위에서 약 20∼100분 동안 수행하는 것으로 할 수 있다.
또한 열처리 분위기는 특별한 제한없이 어떠한 분위기이든지 적용가능하며 바람직하게는 대기압하에서, 진공하에서 또한 질소 분위기하에서 자유롭게 선택하여 수행할 수 있다.
이에 더하여, 상기 열처리 공정은 Ni 층을 형성한 후 별도의 열처리 공정을 추가하는 것으로 수행할 수도 있으나 공정 단순화와 비용 및 시간 감소를 위해서 생략하더라도 후속되는 보호막 형성 단계에서와 같이 후속되는 열처리 공정에 의해 수행될 수도 있다. 그러나 별도의 열처리 공정을 수행하면 좀 더 안정적인 열처리 공정이 가능하고, Ni-실리사이드층이 형성된 후 안정한 특성하에서 후속 공정을 진행할 수 있다는 잇점이 있다.
상술한 다양한 조건에 따른 열처리 공정에 의해 Ni은 하부층에 함유된 실리콘과 결합하여 Ni-실리사이드를 형성하는데, NiSi, Ni2Si, NiSi2 등이 형성되지만 주성분은 NiSi2 화합물인 것으로 이해된다.
이하, 도 3 및 도 4를 참고로 하여 본 발명의 제1 실시예에 따른 액정 표시 장치용 박막 트랜지스터 기판의 구조에 대하여 상세히 설명한다.
도 3은 본 발명의 제1 실시예에 따른 액정 표시 장치용 박막 트랜지스터 기판이고, 도 4는 도 3에 도시한 박막 트랜지스터 기판의 Ⅱ-Ⅱ 선에 대한 단면도이 다.
절연 기판(10) 위에 크롬, 알루미늄-네오듐 합금 등으로 이루어진 제1 게이트 배선층(221, 241, 261)과 알루미늄-네오듐 합금, 몰리브덴 등으로 이루어진 제2 게이트 배선층(222, 242, 262)의 이중층으로 이루어진 게이트 배선이 형성되어 있다. 게이트 배선은 가로 방향으로 뻗어 있는 게이트선(22), 게이트선(22)의 끝에 연결되어 있어 외부로부터의 게이트 신호를 인가받아 게이트선으로 전달하는 게이트 끝단(24) 및 게이트선(22)에 연결되어 있는 박막 트랜지스터의 게이트 전극(26)을 포함한다.
기판(10) 위에는 질화 규소(SiNx) 따위로 이루어진 게이트 절연막(30)이 게이트 배선(22, 24, 26)을 덮고 있다.
게이트 전극(24)의 게이트 절연막(30) 상부에는 비정질 규소 등의 반도체로 이루어진 반도체층(40)이 섬 모양으로 형성되어 있으며, 반도체층(40)의 상부에는 실리사이드 또는 n형 불순물이 고농도로 도핑되어 있는 n+ 수소화 비정질 규소 따위의 물질로 만들어진 저항성 접촉층(54, 56)이 각각 형성되어 있다.
저항성 접촉층(54, 56) 및 게이트 절연막(30) 위에는 Ni-실리사이드층(62a, 65a, 66a, 68a) 및 제2 금속 물질층(62b, 65b, 66b, 68b)의 이중층으로 이루어진 데이터 배선층(62, 65, 66, 68)이 형성되어 있다. 데이터 배선(62, 65, 66, 68)은 세로 방향으로 형성되어 게이트선(22)과 교차하여 화소를 정의하는 데이터선(62), 데이터선(62)의 분지이며 저항성 접촉층(54)의 상부까지 연장되어 있는 소스 전극(65), 데이터선(62)의 한쪽 끝에 연결되어 있으며 외부로부터의 화상 신호를 인가받는 데이터 끝단(68), 소스 전극(65)과 분리되어 있으며 게이트 전극(26)에 대하여 소스 전극(65)의 반대쪽 저항성 접촉층(56) 상부에 형성되어 있는 드레인 전극(66)을 포함한다. 데이터 배선(62, 65, 66, 68) 및 이들이 가리지 않는 반도체층(40) 상부에는 보호막(70)이 형성되어 있다.
보호막(70)에는 드레인 전극(66) 및 데이터 끝단(68)을 각각 드러내는 접촉 구멍(76, 78)이 형성되어 있으며, 게이트 절연막(30)과 함께 게이트 끝단(24)을 드러내는 접촉 구멍(74)이 형성되어 있다. 이때, 끝단(24, 68)을 드러내는 접촉 구멍(74, 78)은 각을 가지거나 원형의 다양한 모양으로 형성될 수 있으며, 면적은 2mm×60㎛를 넘지 않으며, 0.5mm×15㎛ 이상인 것이 바람직하다.
보호막(70) 위에는 접촉 구멍(76)을 통하여 드레인 전극(66)과 전기적으로 연결되어 있으며 화소에 위치하는 화소 전극(82)이 형성되어 있다. 또한, 보호막(70) 위에는 접촉 구멍(74, 78)을 통하여 각각 게이트 끝단(24) 및 데이터 끝단(68)과 연결되어 있는 보조 게이트 끝단(86) 및 보조 데이터 끝단(88)이 형성되어 있다. 여기서, 화소 전극(82)과 보조 게이트 및 데이터 끝단(86, 88)은 ITO(indium tin oxide)로 이루어져 있다.
여기서, 화소 전극(82)은 도 3 및 도 4에서 보는 바와 같이, 게이트선(22)과 중첩되어 유지 축전기를 이루며, 유지 용량이 부족한 경우에는 게이트 배선(22, 24, 26)과 동일한 층에 유지 용량용 배선을 추가할 수도 있다.
또, 화소 전극(82)은 데이터선(62)과도 중첩하도록 형성하여 개구율을 극대 화하고 있다. 이처럼 개구율을 극대화하기 위하여 화소 전극(82)을 데이터선(62)과 중첩시켜 형성하더라도 보호막(70)의 유전율이 낮기 때문에 이들 사이에서 형성되는 기생 용량은 문제가 되지 않을 정도로 작다.
그러면, 이러한 본 발명의 제1 실시예에 따른 액정 표시 장치용 박막 트랜지스터 기판의 제조 방법에 대하여 도 3 및 도 4와, 도 5 내지 도 8을 참고로 하여 상세히 설명한다.
먼저, 도 5에 도시한 바와 같이, 기판(10) 위에 절연 기판(10) 위에 크롬, 알루미늄-네오듐 합금 등으로 이루어진 제1 게이트 배선층(221, 241, 261)과 알루미늄-네오듐 합금, 몰리브덴 등으로 이루어진 제2 게이트 배선층(222, 242, 262)의 게이트 배선층(222, 242, 262)을 적층한 다음, 패터닝하여 게이트선(22), 게이트 전극(26) 및 게이트 끝단(24)을 포함하는 가로 방향으로 뻗어 있는 게이트 배선을 형성한다.
다음, 도 6에 도시한 바와 같이, 질화 규소로 이루어진 게이트 절연막(30), 비정질 규소로 이루어진 반도체층(40), 도핑된 비정질 규소층의 삼층막을 연속하여 적층하고, 반도체층(40)과 도핑된 비정질 규소층을 사진 식각하여 게이트 전극(24) 상부의 게이트 절연막(30) 위에 섬 모양의 반도체층(40)과 저항성 접촉층(55, 56)을 형성한다.
다음, 도 7에 도시한 바와 같이, Cr/Ni, Mo/Ni, MoW/Ni, Ta/Ni, Ti/Ni 중 어느 하나를 선택하여 증착하도록 한다. 바람직하게는 Ni을 증착하여 Ni층을 형성한 후 Cr을 증착하여 Cr층(65b, 66b, 68b)을 형성함으로써 데이터 배선층(65, 66, 68) 을 적층하도록 한다. 이후 대기압하 약 260℃의 온도에서 약 1시간 동안 열처리 하여 상기 Ni층을 Ni-실리사이드층(65a, 66a, 68a)으로 변환하도록 한다.
이후 사진 식각 공정을 수행하여 상기 금속의 이중층을 식각함으로써 게이트선(22)과 교차하는 데이터선(62), 데이터선(62)과 연결되어 게이트 전극(26) 상부까지 연장되어 있는 소스 전극(65), 데이터선(62)은 한쪽 끝에 연결되어 있는 데이터 끝단(68) 및 소스 전극(64)과 분리되어 있으며 게이트 전극(26)을 중심으로 소스 전극(65)과 마주하는 드레인 전극(66)을 포함하는 데이터 배선을 형성한다.
이어, 데이터 배선(62, 65, 66, 68)으로 가리지 않는 도핑된 비정질 규소층 패턴을 식각하여 게이트 전극(26)을 중심으로 양쪽으로 분리시키는 한편, 양쪽의 도핑된 비정질 규소층(55, 56) 사이의 반도체층 패턴(40)을 노출시킨다. 이어, 노출된 반도체층(40)의 표면을 안정화시키기 위하여 산소 플라스마를 실시하는 것이 바람직하다. 다음으로, 도 8에 나타난 바와 같은 보호막을 형성한다.
이어, 사진 식각 공정으로 게이트 절연막(30)과 함께 보호막을 패터닝하여, 게이트 끝단(24), 드레인 전극(66) 및 데이터 끝단(68)을 드러내는 접촉 구멍(74, 76, 78)을 형성한다. 여기서, 접촉 구멍(74, 76, 78)은 각을 가지는 모양 또는 원형의 모양으로 형성할 수 있으며, 끝단(24, 68)을 드러내는 접촉 구멍(74, 78)의 면적은 2mm×60㎛를 넘지 않으며, 0.5mm×15㎛ 이상인 것이 바람직하다.
다음, 마지막으로 도 3 및 4에 도시한 바와 같이, ITO막을 증착하고 사진 식각하여 제1 접촉 구멍(76)을 통하여 드레인 전극(66)과 연결되는 화소 전극(82)과 제2 및 제3 접촉 구멍(74, 78)을 통하여 게이트 끝단(24) 및 데이터 끝단(68)과 각 각 연결되는 보조 게이트 끝단(86) 및 보조 데이터 끝단(88)을 형성한다. ITO를 적층하기 전의 예열(pre-heating) 공정에서 사용하는 기체는 질소를 이용하는 것이 바람직하다. 이는 접촉 구멍(74, 76, 78)을 통해 노출되어 있는 금속막(24, 66, 68)의 상부에 금속 산화막이 형성되는 것을 방지하기 위함이다.
이러한 방법은 앞에서 설명한 바와 같이, 5매의 마스크를 이용하는 제조 방법에 적용할 수 있지만, 4매 마스크를 이용하는 액정 표시 장치용 박막 트랜지스터 기판의 제조 방법에서도 동일하게 적용할 수 있다. 이에 대하여 도면을 참조하여 상세하게 설명하기로 한다.
먼저, 도 9 내지 도 11을 참고로 하여 본 발명의 실시예에 따른 4매 마스크를 이용하여 완성된 액정 표시 장치용 박막 트랜지스터 기판의 단위 화소 구조에 대하여 상세히 설명한다.
도 9는 본 발명의 제2 실시예에 따른 액정 표시 장치용 박막 트랜지스터 기판의 배치도이고, 도 10 및 도 11은 각각 도 9에 도시한 박막 트랜지스터 기판을 VIII-VIII' 선 및 IX-IX' 선에 대한 단면도이다.
먼저, 절연 기판(10) 위에 제1 실시예와 동일하게 절연 기판(10) 위에 크롬, 알루미늄-네오듐 합금 등으로 이루어진 제1 게이트 배선층(221, 241, 261)과 알루미늄-네오듐 합금, 몰리브덴 등으로 이루어진 제2 게이트 배선층(222, 242, 262)의 이중층으로 이루어진 게이트 배선이 형성되어 있다. 게이트 배선은 게이트선(22), 게이트 끝단(24) 및 게이트 전극(26)을 포함한다.
기판(10) 위에는 게이트선(22)과 평행하게 유지 전극선(28)이 형성되어 있 다. 유지 전극선(28) 역시 제1 및 제2 게이트 배선층(281, 282)의 이중층으로 이루어져 있다. 유지 전극선(28)은 후술할 화소 전극(82)과 연결된 유지 축전기용 도전체 패턴(68)과 중첩되어 화소의 전하 보존 능력을 향상시키는 유지 축전기를 이루며, 후술할 화소 전극(82)과 게이트선(22)의 중첩으로 발생하는 유지 용량이 충분할 경우 형성하지 않을 수도 있다. 유지 전극선(28)에는 상부 기판의 공통 전극과 동일한 전압이 인가되는 것이 보통이다.
게이트 배선(22, 24, 26) 및 유지 전극선(28) 위에는 질화 규소(SiNx) 따위로 이루어진 게이트 절연막(30)이 형성되어 게이트 배선(22, 24, 26, 28)을 덮고 있다.
게이트 절연막(30) 위에는 수소화 비정질 규소(hydrogenated amorphous silicon) 따위의 반도체로 이루어진 반도체 패턴(42, 48)이 형성되어 있으며, 반도체 패턴(42, 48) 위에는 인(P) 따위의 n형 불순물이 고농도로 도핑되어 있는 비정질 규소 따위로 이루어진 저항성 접촉층(ohmic contact layer) 패턴 또는 중간층 패턴(55, 56, 58)이 형성되어 있다.
저항성 접촉층 패턴(55, 56, 58) 위에는 Ni-실리사이드층(62a, 64a, 65a, 66a, 68a) 및 제2 금속 물질층(62b, 64b, 65b, 66b, 68b)으로 이루어진 데이터 배선층(62, 64, 65, 66, 68)이 형성되어 있다. 데이터 배선은 세로 방향으로 형성되어 있는 데이터선(62), 데이터선(62)의 한쪽 끝에 연결되어 외부로부터의 화상 신호를 인가받는 데이터 끝단(68), 그리고 데이터선(62)의 분지인 박막 트랜지스터의 소스 전극(65)으로 이루어진 데이터선부(62, 68, 65)를 포함하며, 또한 데이터선부(62, 68, 65)와 분리되어 있으며 게이트 전극(26) 또는 박막 트랜지스터의 채널부(C)에 대하여 소스 전극(65)의 반대쪽에 위치하는 박막 트랜지스터의 드레인 전극(66)과 유지 전극선(28) 위에 위치하고 있는 유지 축전기용 도전체 패턴(64)도 포함한다. 유지 전극선(28)을 형성하지 않을 경우 유지 축전기용 도전체 패턴(64) 또한 형성하지 않는다.
접촉층 패턴(55, 56, 58)은 그 하부의 반도체 패턴(42, 48)과 그 상부의 데이터 배선(62, 64, 65, 66, 68)의 접촉 저항을 낮추어 주는 역할을 하며, 데이터 배선(62, 64, 65, 66, 68)과 완전히 동일한 형태를 가진다. 즉, 데이터선부 중간층 패턴(55)은 데이터선부(62, 68, 65)와 동일하고, 드레인 전극용 중간층 패턴(56)은 드레인 전극(66)과 동일하며, 유지 축전기용 중간층 패턴(58)은 유지 축전기용 도전체 패턴(64)과 동일하다.
한편, 반도체 패턴(42, 48)은 박막 트랜지스터의 채널부(C)를 제외하면 데이터 배선(62, 64, 65, 66, 68) 및 저항성 접촉층 패턴(55, 56, 58)과 동일한 모양을 하고 있다. 구체적으로는, 유지 축전기용 반도체 패턴(48)과 유지 축전기용 도전체 패턴(64) 및 유지 축전기용 접촉층 패턴(58)은 동일한 모양이지만, 박막 트랜지스터용 반도체 패턴(42)은 데이터 배선 및 접촉층 패턴의 나머지 부분과 약간 다르다. 즉, 박막 트랜지스터의 채널부(C)에서 데이터선부(62, 68, 65), 특히 소스 전극(65)과 드레인 전극(66)이 분리되어 있고 데이터선부 중간층(55)과 드레인 전극용 접촉층 패턴(56)도 분리되어 있으나, 박막 트랜지스터용 반도체 패턴(42)은 이 곳에서 끊어지지 않고 연결되어 박막 트랜지스터의 채널을 생성한다. 데이터 배선(62, 64, 65, 66, 68) 위에는 보호막(70)이 형성되어 있다.
보호막(70)은 드레인 전극(66), 데이터 끝단(64) 및 유지 축전기용 도전체 패턴(68)을 드러내는 접촉구멍(76, 78, 72)을 가지고 있으며, 또한 게이트 절연막(30)과 함께 게이트 끝단(24)을 드러내는 접촉 구멍(74)을 가지고 있다.
보호막(70) 위에는 박막 트랜지스터로부터 화상 신호를 받아 상판의 전극과 함께 전기장을 생성하는 화소 전극(82)이 형성되어 있다. 화소 전극(82)은 ITO의 투명한 도전 물질로 만들어지며, 접촉 구멍(76)을 통하여 드레인 전극(66)과 물리적·전기적으로 연결되어 화상 신호를 전달받는다. 화소 전극(82)은 또한 이웃하는 게이트선(22) 및 데이터선(62)과 중첩되어 개구율을 높이고 있으나, 중첩되지 않을 수도 있다. 또한 화소 전극(82)은 접촉 구멍(72)을 통하여 유지 축전기용 도전체 패턴(64)과도 연결되어 도전체 패턴(64)으로 화상 신호를 전달한다. 한편, 게이트 끝단(24) 및 데이터 끝단(68) 위에는 접촉 구멍(74, 78)을 통하여 각각 이들과 연결되는 보조 게이트 끝단(86) 및 보조 데이터 끝단(88)이 형성되어 있으며, 이들은 끝단(24, 68)과 외부 회로 장치와의 접착성을 보완하고 끝단을 보호하는 역할을 하는 것으로 필수적인 것은 아니며, 이들의 적용 여부는 선택적이다.
그러면, 도 9 내지 도 11의 구조를 가지는 액정 표시 장치용 박막 트랜지스터 기판을 4매 마스크를 이용하여 제조하는 방법에 대하여 상세하게 도 9 내지 도 11과 도 12a 내지 도 19b를 참조하여 설명하기로 한다.
먼저, 도 12a 및 12b에 도시한 바와 같이, 제1 실시예와 동일하게 기판(10) 위에 크롬, 알루미늄-네오듐 합금 등으로 이루어진 제1 게이트 배선층(221, 241, 261)과 알루미늄-네오듐 합금, 몰리브덴 등으로 이루어진 제2 게이트 배선층(222, 242, 262)을 증착하여 게이트 배선층(222, 242, 262, 282)을 적층한 다음, 사진 식각하여 게이트선(22), 게이트 끝단(24), 게이트 전극(26)을 포함하는 게이트 배선과 유지 전극선(28)을 형성한다.
다음, 도 13a 및 13b에 도시한 바와 같이, 질화 규소로 이루어진 게이트 절연막(30), 반도체층(40), 중간층(50)을 화학 기상 증착법을 이용하여 각각 1,500Å 내지 5,000Å, 500Å 내지 2,000Å, 300Å 내지 600Å의 두께로 연속 증착하고, 이어 Ni 및 Cr을 스퍼터링 등의 방법으로 순차적으로 증착하고 대기압하, 약 260℃에서 1시간 동안 열처리하여 Ni-실리사이드층(60a) 및 Cr층(60b)으로 이루어진 도전체층(60)을 형성한 다음 그 위에 감광막(110)을 1㎛ 내지 2㎛의 두께로 도포한다.
그 후, 마스크를 통하여 감광막(110)에 빛을 조사한 후 현상하여, 도 14a 및 14b에 도시한 바와 같이, 감광막 패턴(112, 114)을 형성한다. 이때, 감광막 패턴(112, 114) 중에서 박막 트랜지스터의 채널부(C), 즉 소스 전극(65)과 드레인 전극(66) 사이에 위치한 제1 부분(114)은 데이터 배선부(A), 즉 데이터 배선(62, 64, 65, 66, 68)이 형성될 부분에 위치한 제2 부분(112)보다 두께가 작게 되도록 하며, 기타 부분(B)의 감광막은 모두 제거한다. 이 때, 채널부(C)에 남아 있는 감광막(114)의 두께와 데이터 배선부(A)에 남아 있는 감광막(112)의 두께의 비는 후에 후술할 식각 공정에서의 공정 조건에 따라 다르게 하여야 하되, 제1 부분(114)의 두께를 제2 부분(112)의 두께의 1/2 이하로 하는 것이 바람직하며, 예를 들면, 4,000Å 이하인 것이 좋다.
이와 같이, 위치에 따라 감광막의 두께를 달리하는 방법으로 여러 가지가 있을 수 있으며, A 영역의 빛 투과량을 조절하기 위하여 주로 슬릿(slit)이나 격자 형태의 패턴을 형성하거나 반투명막을 사용한다.
이때, 슬릿 사이에 위치한 패턴의 선 폭이나 패턴 사이의 간격, 즉 슬릿의 폭은 노광시 사용하는 노광기의 분해능보다 작은 것이 바람직하며, 반투명막을 이용하는 경우에는 마스크를 제작할 때 투과율을 조절하기 위하여 다른 투과율을 가지는 박막을 이용하거나 두께가 다른 박막을 이용할 수 있다.
이와 같은 마스크를 통하여 감광막에 빛을 조사하면 빛에 직접 노출되는 부분에서는 고분자들이 완전히 분해되며, 슬릿 패턴이나 반투명막이 형성되어 있는 부분에서는 빛의 조사량이 적으므로 고분자들은 완전 분해되지 않은 상태이며, 차광막으로 가려진 부분에서는 고분자가 거의 분해되지 않는다. 이어 감광막을 현상하면, 고분자 분자들이 분해되지 않은 부분만이 남고, 빛이 적게 조사된 중앙 부분에는 빛에 전혀 조사되지 않은 부분보다 얇은 두께의 감광막이 남길 수 있다. 이때, 노광 시간을 길게 하면 모든 분자들이 분해되므로 그렇게 되지 않도록 해야 한다.
이러한 얇은 두께의 감광막(114)은 리플로우가 가능한 물질로 이루어진 감광막을 이용하고 빛이 완전히 투과할 수 있는 부분과 빛이 완전히 투과할 수 없는 부분으로 나뉘어진 통상적인 마스크로 노광한 다음 현상하고 리플로우 시켜 감광막이 잔류하지 않는 부분으로 감광막의 일부를 흘러내리도록 함으로써 형성할 수도 있 다.
이어, 감광막 패턴(114) 및 그 하부의 막들, 즉 도전체층(60), 중간층(50) 및 반도체층(40)에 대한 식각을 진행한다. 이때, 데이터 배선부(A)에는 데이터 배선 및 그 하부의 막들이 그대로 남아 있고, 채널부(C)에는 반도체층만 남아 있어야 하며, 나머지 부분(B)에는 위의 3개 층(60, 50, 40)이 모두 제거되어 게이트 절연막(30)이 드러나야 한다.
먼저, 도 15a 및 15b에 도시한 것처럼, 기타 부분(B)의 노출되어 있는 도전체층(60)을 제거하여 그 하부의 중간층(50)을 노출시킨다. 이 과정에서는 건식 식각 또는 습식 식각 방법을 모두 사용할 수 있으며, 이때 도전체층(60)은 식각되고 감광막 패턴(112, 114)은 거의 식각되지 않는 조건하에서 행하는 것이 좋다. 그러나, 건식 식각의 경우 도전체층(60)만을 식각하고 감광막 패턴(112, 114)은 식각되지 않는 조건을 찾기가 어려우므로 감광막 패턴(112, 114)도 함께 식각되는 조건하에서 행할 수 있다. 이 경우에는 습식 식각의 경우보다 제1 부분(114)의 두께를 두껍게 하여 이 과정에서 제1 부분(114)이 제거되어 하부의 도전체층(60)이 드러나는 일이 생기지 않도록 한다.
이렇게 하면, 도 15a 및 도 15b에 나타낸 것처럼, 채널부(C) 및 데이터 배선부(B)의 도전체층, 즉 소스/드레인용 도전체 패턴(67(67a, 67b))과 유지 축전기용 도전체 패턴(68(68a, 68b))만이 남고 기타 부분(B)의 도전체층(60)은 모두 제거되어 그 하부의 중간층(50)이 드러난다. 이때 남은 도전체 패턴(67(67a, 67b), 64(64a, 64b))은 소스 및 드레인 전극(65(65a, 65b), 66(66a, 66b))이 분리되지 않 고 연결되어 있는 점을 제외하면 데이터 배선(62(62a, 62b), 64(64a, 64b), 65(65a, 65b), 66(66a, 66b), 68(68a, 68b))의 형태와 동일하다. 또한 건식 식각을 사용한 경우 감광막 패턴(112, 114)도 어느 정도의 두께로 식각된다.
이어, 도 16a 및 16b에 도시한 바와 같이, 기타 부분(B)의 노출된 중간층(50) 및 그 하부의 반도체층(40)을 감광막의 제1 부분(114)과 함께 건식 식각 방법으로 동시에 제거한다. 이 때의 식각은 감광막 패턴(112, 114)과 중간층(50) 및 반도체층(40)(반도체층과 중간층은 식각 선택성이 거의 없음)이 동시에 식각되며 게이트 절연막(30)은 식각되지 않는 조건하에서 행하여야 하며, 특히 감광막 패턴(112, 114)과 반도체층(40)에 대한 식각비가 거의 동일한 조건으로 식각하는 것이 바람직하다. 예를 들어, SF6과 HCl의 혼합 기체나, SF6과 O2의 혼합 기체를 사용하면 거의 동일한 두께로 두 막을 식각할 수 있다. 감광막 패턴(112, 114)과 반도체층(40)에 대한 식각비가 동일한 경우 제1 부분(114)의 두께는 반도체층(40)과 중간층(50)의 두께를 합한 것과 같거나 그보다 작아야 한다.
이렇게 하면, 도 16a 및 16b에 나타낸 바와 같이, 채널부(C)의 제1 부분(114)이 제거되어 소스/드레인용 도전체 패턴(67(67a, 67b))이 드러나고, 기타 부분(B)의 중간층(50) 및 반도체층(40)이 제거되어 그 하부의 게이트 절연막(30)이 드러난다. 한편, 데이터 배선부(A)의 제2 부분(112) 역시 식각되므로 두께가 얇아진다. 또한, 이 단계에서 반도체 패턴(42, 48)이 완성된다. 도면 부호 57과 58은 각각 소스/드레인용 도전체 패턴(67(67a, 67b)) 하부의 중간층 패턴과 유지 축전기 용 도전체 패턴(64(64a, 64b)) 하부의 중간층 패턴을 가리킨다.
이어 애싱(ashing)을 통하여 채널부(C)의 소스/드레인용 도전체 패턴(67(67a, 67b)) 표면에 남아 있는 감광막 찌꺼기를 제거한다.
다음, 도 17a 및 17b에 도시한 바와 같이 채널부(C)의 소스/드레인용 도전체 패턴(67(67a, 67b)) 및 그 하부의 소스/드레인용 중간층 패턴(57)을 식각하여 제거한다. 이 때, 식각은 소스/드레인용 도전체 패턴(67)과 중간층 패턴(57) 모두에 대하여 건식 식각만으로 진행할 수도 있으며, 소스/드레인용 도전체 패턴(67)에 대해서는 습식 식각으로, 중간층 패턴(57)에 대해서는 건식 식각으로 행할 수도 있다. 전자의 경우 소스/드레인용 도전체 패턴(67)과 중간층 패턴(57)의 식각 선택비가 큰 조건하에서 식각을 행하는 것이 바람직하며, 이는 식각 선택비가 크지 않을 경우 식각 종점을 찾기가 어려워 채널부(C)에 남는 반도체 패턴(42)의 두께를 조절하기가 쉽지 않기 때문이다. 습식 식각과 건식 식각을 번갈아 하는 후자의 경우에는 습식 식각되는 소스/드레인용 도전체 패턴(67)의 측면은 식각되지만, 건식 식각되는 중간층 패턴(57)은 거의 식각되지 않으므로 계단 모양으로 만들어진다. 중간층 패턴(57) 및 반도체 패턴(42)을 식각할 때 사용하는 식각 기체의 예로는 CF4와 HCl의 혼합 기체나 CF4와 O2의 혼합 기체를 들 수 있으며, CF4와 O2를 사용하면 균일한 두께로 반도체 패턴(42)을 남길 수 있다. 이때, 도 16b에 도시한 것처럼 반도체 패턴(42)의 일부가 제거되어 두께가 작아질 수도 있으며 감광막 패턴의 제2 부분(112)도 이때 어느 정도의 두께로 식각된다. 이때의 식각은 게이트 절연막(30) 이 식각되지 않는 조건으로 행하여야 하며, 제2 부분(112)이 식각되어 그 하부의 데이터 배선(62, 64, 65, 66, 68)이 드러나는 일이 없도록 감광막 패턴이 두꺼운 것이 바람직함은 물론이다.
이렇게 하면, 소스 전극(65)과 드레인 전극(66)이 분리되면서 데이터 배선(62, 64, 65, 66, 68)과 그 하부의 접촉층 패턴(55, 56, 58)이 완성된다.
마지막으로 데이터 배선부(A)에 남아 있는 감광막 제2 부분(112)을 제거한다. 그러나, 제2 부분(112)의 제거는 채널부(C) 소스/드레인용 도전체 패턴(67)을 제거한 후 그 밑의 중간층 패턴(57)을 제거하기 전에 이루어질 수도 있다.
앞에서 설명한 것처럼, 습식 식각과 건식 식각을 교대로 하거나 건식 식각만을 사용할 수 있다. 후자의 경우에는 한 종류의 식각만을 사용하므로 공정이 비교적 간편하지만, 알맞은 식각 조건을 찾기가 어렵다. 반면, 전자의 경우에는 식각 조건을 찾기가 비교적 쉬우나 공정이 후자에 비하여 번거로운 점이 있다. 다음, 도 18a 및 도 18b에 도시한 바와 같이 보호막(70)을 형성한다.
이어, 도 19a 및 19b에 도시한 바와 같이, 보호막(70)을 게이트 절연막(30)과 함께 사진 식각하여 드레인 전극(66), 게이트 끝단(24), 데이터 끝단(68) 및 유지 축전기용 도전체 패턴(64)을 각각 드러내는 접촉 구멍(76, 74, 78, 72)을 형성한다. 이때, 끝단(24, 68)을 드러내는 접촉 구멍(74, 78)의 면적은 2mm×60㎛를 넘지 않으며, 0.5mm×15㎛ 이상인 것이 바람직하다.
마지막으로, 도 9 내지 도 11에 도시한 바와 같이, 400 Å 내지 500 Å 두께의 ITO층을 증착하고 사진 식각하여 드레인 전극(66) 및 유지 축전기용 도전체 패 턴(64)과 연결된 화소 전극(82), 게이트 끝단(24)과 연결된 보조 게이트 끝단(86) 및 데이터 끝단(68)과 연결된 보조 데이터 끝단(88)을 형성한다.
한편, ITO를 적층하기 전의 예열(pre-heating) 공정에서 사용하는 기체로는 질소를 사용하는 것이 바람직하며, 이는 접촉 구멍(72, 74, 76, 78)을 통해 드러난 금속막(24, 64, 66, 68)의 상부에 금속 산화막이 형성되는 것을 방지하기 위함이다.
이러한 본 발명의 제2 실시예에서는 제1 실시예에 따른 효과뿐만 아니라 데이터 배선(62, 64, 65, 66, 68)과 그 하부의 접촉층 패턴(55, 56, 58) 및 반도체 패턴(42, 48)을 하나의 마스크를 이용하여 형성하고 이 과정에서 소스 전극(65)과 드레인 전극(66)을 분리함으로써 제조 공정을 단순화할 수 있다.
본 발명에 따른 방법은 색필터 위에 박막 트랜지스터 어레이를 형성하는 AOC(array on color filter) 구조에도 용이하게 적용될 수 있다.
도 20은 본 발명의 제3 실시예에 따른 박막 트랜지스터 기판의 배치도이고, 도 21은 도 20에 도시한 박막 트랜지스터 기판을 절단선 XIX-XIX'을 따라 나타낸 단면도이다. 도 21에는 박막 트랜지스터 기판인 하부 기판과 이와 마주하는 상부 기판도 함께 도시하였다.
먼저, 하부 절연 기판(100) 위에 Ni-실리사이드층(120a, 121a, 124a) 및 크롬층(120b, 121b, 124b)으로 이루어진 데이터 배선(120, 121, 124)이 형성되어 있다.
데이터 배선(120, 121, 124)은 세로 방향으로 뻗어 있는 데이터선(120), 데 이터선(120)의 끝에 연결되어 있어 외부로부터 화상 신호를 전달받아 데이터선(120)으로 전달하는 데이터 끝단(124) 및 데이터선(120)의 분지로 기판(100)의 하부로부터 이후에 형성되는 박막 트랜지스터의 반도체층(170)으로 입사하는 빛을 차단하는 광 차단부(121)를 포함한다. 여기서, 광 차단부(121)는 누설되는 빛을 차단하는 블랙 매트릭스의 기능도 함께 가지는데, 데이터선(120)과 분리하여 단절된 배선으로 형성할 수 있다.
하부 절연 기판(100)의 위에는 가장자리 부분이 데이터 배선(120, 121)의 가장 자리와 중첩하는 적(R), 녹(G), 청(B)의 색필터(131, 132, 133)가 각각 형성되어 있다. 여기서, 색필터(131, 132, 133)는 데이터선(120)을 모두 덮도록 형성할 수 있다.
데이터 배선(120, 121, 124) 및 색필터(131, 132, 133) 위에는 버퍼층(140)이 형성되어 있다. 여기서, 버퍼층(140)은 색필터(131, 132, 133)로부터의 아웃개싱(outgassing)을 막고 색필터 자체가 후속 공정에서의 열 및 플라스마 에너지에 의하여 손상되는 것을 방지하기 위한 층이다. 또, 버퍼층(140)은 최하부의 데이터 배선(120, 121, 124)과 박막 트랜지스터 어레이를 분리하고 있으므로 이들 사이의 기생 용량 저감을 위해서는 유전율이 낮고 두께가 두꺼울수록 유리하다.
버퍼층(140) 위에는 크롬, 알루미늄-네오듐 합금 등으로 이루어진 하층(501)과 알루미늄-네오듐 합금, 몰리브덴 등으로 이루어진 상층(502)을 포함하는 이중층 구조의 게이트 배선이 형성되어 있다.
게이트 배선은 가로 방향으로 뻗어 데이터선(120)과 교차하여 단위 화소를 정의하는 게이트선(150), 게이트선(150)의 끝에 연결되어 있어 외부로부터의 주사 신호를 인가 받아 게이트선(150)으로 전달하는 게이트 끝단(152) 및 게이트선(150)의 일부인 박막 트랜지스터의 게이트 전극(151)을 포함한다.
여기서, 게이트선(150)은 후술할 화소 전극(410)과 중첩되어 화소의 전하 보존 능력을 향상시키는 유지 축전기를 이루며, 후술할 화소 전극(410)과 게이트선(150)의 중첩으로 발생하는 유지 용량이 충분하지 않을 경우 유지 용량용 공통 전극을 형성할 수도 있다.
이와 같이, 게이트 배선을 이중층 이상으로 형성하는 경우에는 한 층은 저항이 작은 물질로 형성하고 다른 층은 다른 물질과의 접촉 특성이 좋은 물질로 만드는 것이 바람직하다.
게이트 배선(150, 151, 152) 및 버퍼층(140) 위에는 저온 증착 게이트 절연막(160)이 형성되어 있다. 이 때, 저온 증착 게이트 절연막(160)은 유기 절연막, 저온 비정질 산화 규소막, 저온 비정질 질화 규소막 등으로 형성할 수 있다. 본 발명에 따른 박막 트랜지스터 구조에서는 색필터가 하부 기판에 형성되므로, 게이트 절연막은 고온으로 증착되는 통상의 절연막이 아닌 저온에서 증착이 가능한 예를 들어, 250℃ 이하의 저온 조건에서 증착이 가능한 저온 증착 절연막을 사용한다.
그리고, 게이트 전극(151)의 게이트 절연막(160) 위에는 이중층 구조의 반도체층(171)이 섬 모양으로 형성되어 있다. 이중층 구조의 반도체층(171)에서 하층 반도체층(701)은 밴드 갭이 높은 비정질 규소로 이루어지고, 상층 반도체층(702)은 하층 반도체(701)에 비하여 밴드 갭이 낮은 통상의 비정질 규소로 이루어진다. 예 를 들어, 하층 반도체층(701)의 밴드 갭을 1.9∼2.1 eV로, 상층 반도체층(702)의 밴드 갭을 1.7∼1.8 eV로 하여 형성할 수 있다. 여기서, 하층 반도체층(701)이 50∼200Å의 두께로 형성하고, 상층 반도체층(702)은 1000∼2000Å의 두께로 형성한다.
이와 같이, 밴드 갭이 서로 다른 상층 반도체층(702)과 하층 반도체층(701)의 사이에는 두 층의 밴드 갭의 차이에 해당하는 만큼의 밴드 오프셋이 형성된다. 이 때, TFT가 온(ON) 상태가 되면, 두 반도체층(701, 702)의 사이에 위치하는 밴드 오프셋 영역에 채널이 형성된다. 이 밴드 오프셋 영역은 기본적으로 동일한 원자 구조를 가지고 있으므로, 결함이 적어 양호한 TFT의 특성을 기대할 수 있다. 반도체층(171)은 단일층으로 형성할 수도 있다.
반도체층(171) 위에는 인(P) 따위의 n형 불순물이 고농도로 도핑되어 있는 비정질 규소 또는 미세 결정화된 규소 또는 금속 실리사이드 따위를 포함하는 저항성 접촉층(ohmic contact layer)(182, 183)이 서로 분리되어 형성되어 있다.
저항성 접촉층(182, 183) 위에는 ITO로 이루어진 소스용 및 드레인용 전극(412, 411) 및 화소 전극(410)을 포함하는 화소 배선(410, 411, 412)이 형성되어 있다. 소스용 전극(412)은 게이트 절연막(160) 및 버퍼층(140)에 형성되어 있는 접촉 구멍(161)을 통하여 데이터선(120)과 연결되어 있다. 드레인용 전극(411)은 화소 전극(410)과 연결되어 있고, 박막 트랜지스터로부터 화상 신호를 받아 화소 전극(410)으로 전달한다. 화소 배선(410. 411, 412)은 ITO의 투명한 도전 물질로 만들어진다.
또한, 화소 배선(410, 411, 412)과 동일한 층에는 접촉 구멍(162, 164)을 통하여 게이트 끝단(152) 및 데이터 끝단(124)과 각각 연결되어 있는 보조 게이트 끝단(413) 및 보조 데이터 끝단(414)이 형성되어 있다. 여기서, 보조 게이트 끝단(413)은 게이트 끝단(152)의 상부막(502)인 몰리브덴-텅스텐 합금막과 직접 접촉하고 있으며, 보조 데이터 끝단(414) 또한 데이터 끝단(124)의 상부막(202)인 구리 합금막과 직접 접촉하고 있다. 화소 전극(410)은 또한 이웃하는 게이트선(150) 및 데이터선(120)과 중첩되어 개구율을 높이고 있으나, 중첩되지 않을 수도 있다.
소스용 및 드레인용 전극(412, 411)의 상부에는 박막 트랜지스터를 보호하기 위한 보호막(190)이 형성되어 있으며, 그 상부에는 광 흡수가 우수한 짙은 색을 가지는 감광성 유색 유기막(430)이 형성되어 있다. 이때, 유색 유기막(430)은 박막 트랜지스터의 반도체층(171)으로 입사하는 빛을 차단하는 역할을 하고, 유색 유기막(430)의 높이를 조절하여 하부 절연 기판(100)과 이와 마주하는 상부 절연 기판(200) 사이의 간격을 유지하는 스페이서로 사용된다. 여기서, 보호막(190)과 유기막(430)은 게이트선(150)과 데이터선(120)을 따라 형성될 수도 있으며, 유기막(430)은 게이트 배선과 데이터 배선 주위에서 누설되는 빛을 차단하는 역할을 가질 수 있다.
한편, 상부 기판(200)에는 ITO 또는 IZO로 이루어져 있으며, 화소 전극(410)과 함께 전기장을 생성하는 공통 전극(210)이 전면적으로 형성되어 있다.
그러면, 이러한 본 발명의 실시예에 따른 박막 트랜지스터 기판의 제조 방법에 대하여 도 22 내지 29와 앞서의 도 20 및 도 21을 참조하여 상세히 설명한다.
먼저, 도 22에 도시한 바와 같이 Ni을 약 100Å 두께로 증착하고 Cr을 약 4000Å 두께로 증착한 후 대기압하에서 약 260℃로 1시간 동안 열처리 하여 Ni층을 Ni-실리사이드층으로 변환한다. 그 상부에 마스크를 이용한 사진 식각 공정으로 건식 또는 습식 식각하여, 하부 절연 기판(100) 위에 데이터선(120(120a, 120b)), 데이터 끝단(124(124a, 124b)) 및 광 차단부(121(121a, 121b))를 포함하는 데이터 배선(120, 121, 124)을 형성한다.
이어, 도 23에 도시한 바와 같이 적(R), 녹(G), 청(B)의 안료를 포함하는 감광성 물질을 차례로 도포하고 마스크를 이용한 사진 공정으로 패터닝하여 적(R), 녹(G), 청(B)의 색필터(131, 132, 133)를 차례로 형성한다. 이 때, 적(R), 녹(G), 청(B)의 색필터(131, 132, 133)는 세 장의 마스크를 사용하여 형성하지만, 제조 비용을 줄이기 위하여 하나의 마스크를 이동하면서 형성할 수도 있다. 또한, 레이저(laser) 전사법이나 프린트(print)법을 이용하면 마스크를 사용하지 않고 형성할 수도 있어, 제조 비용을 최소화할 수도 있다. 이때, 도면에서 보는 바와 같이. 적(R), 녹(G), 청(B)의 색필터(131, 132, 133)의 가장자리는 데이터선(120)과 중첩되도록 형성하는 것이 바람직하다. 이어, 도 24에서 보는 바와 같이, 절연 기판(100) 상부에 버퍼층(140)을 형성한다.
이어, 알루미늄 또는 알루미늄 합금과 몰리브덴 또는 몰리브덴 합금과 같은 도전 물질을 스퍼터링 따위의 방법으로 연속 증착하고 마스크를 이용한 사진 식각 공정으로 패터닝하여, 버퍼층(140) 위에 게이트선(150), 게이트 전극(151) 및 게이트 끝단(152)을 포함하는 게이트 배선(150, 151, 152)을 형성한다. 이 때, 게이트 배선(150, 151, 152)은 단일층 구조로 형성할 수 있다.
이어, 도 25에 보인 바와 같이, 게이트 배선(150, 151, 152) 및 유기 절연막(140) 위에 저온 증착 게이트 절연막(160), 제 1 비정질 규소막(701), 제 2 비정질 규소막(702) 및 불순물이 도핑된 비정질 규소막(180)을 순차적으로 증착한다.
저온 증착 게이트 절연막(160)은 250℃ 이하의 증착 온도에서도 증착될 수 있는 유기 절연막, 저온 비정질 산화 규소막, 저온 비정질 질화 규소막 등을 사용하여 형성할 수 있다.
제 1 비정질 규소막(701)은 밴드 갭이 높은 예를 들어, 1.9∼2.1 eV의 밴드 갭을 가지는 비정질 규소막으로 형성하고, 제 2 비정질 규소막(702)은 밴드 갭이 제 1 비정질 규소막(701)보다는 낮은 예를 들어, 1.7∼1.8 eV의 밴드 갭을 가지는 통상의 비정질 규소막으로 형성한다. 이 때, 제 1 비정질 규소막(701)은 비정질 규소막의 원료가스인 SiH4에 CH4, C2H2, 또는, C2H 6등을 적절한 양으로 첨가하여 CVD법에 의하여 증착할 수 있다. 예를 들어, CVD 장치에 SiH4 : CH4를 1:9의 비율로 투입하고, 증착 공정을 진행하면, C가 50%정도의 함유되며, 2.0∼2.3 eV의 밴드 갭을 가지는 비정질 규소막을 증착할 수 있다. 이와 같이, 비정질 규소층의 밴드 갭은 증착 공정 조건에 영향을 받는데, 탄소 화합물의 첨가량에 따라 대개 1.7∼2.5 eV 범위에서 밴드 갭을 용이하게 조절할 수 있다.
이 때, 저온 증착 게이트 절연막(160), 제 1 비정질 규소막(701) 및 제 2 비 정질 규소막(702), 불순물이 도핑된 비정질 규소막(180)은 동일한 CVD 장치에서 진공의 깨짐이 없이 연속적으로 증착할 수 있다.
다음, 도 26에 도시한 바와 같이, 제 1 비정질 규소막(701), 제 2 비정질 규소막(702) 및 불순물이 도핑된 비정질 규소막(180)을 마스크를 이용한 사진 식각 공정으로 패터닝하여 섬 모양의 반도체층(171) 및 저항성 접촉층(181)을 형성하고 동시에, 저온 증착 게이트 절연막(160)과 유기 절연막(140)에 데이터선(120), 게이트 끝단(152) 및 데이터 끝단(124)을 각각 드러내는 접촉 구멍(161, 162, 164)을 형성한다.
이때, 게이트 전극(151)의 상부를 제외한 부분에서는 제 1, 제 2 비정질 규소막(701, 702) 및 불순물이 도핑된 비정질 규소막(180)을 모두 제거해야 하며, 게이트 끝단(152) 상부에서는 제 1 및, 제 2 비정질 규소막(701, 702) 및 불순물이 도핑된 비정질 규소막(180)과 함께 게이트 절연막(160)도 제거해야 하며, 데이터선(120) 및 데이터 끝단(124) 상부에서는 제 1 및 제 2 비정질 규소막(701, 702), 불순물이 도핑된 비정질 규소막(180) 및 저온 증착 게이트 절연막(160)과 함께 유기 절연막(140)도 제거해야 한다.
이를 하나의 마스크를 이용한 사진 식각 공정으로 형성하기 위해서는 부분적으로 다른 두께를 가지는 감광막 패턴을 식각 마스크로 사용해야 한다. 이에 대하여 도 27과 도 28을 참조하여 설명한다.
우선, 도 27에 보인 바와 같이, 불순물이 도핑된 비정질 규소막(180)의 상부에 감광막을 1㎛ 내지 2㎛의 두께로 도포한 후, 마스크를 이용한 사진 공정을 통하 여 감광막에 빛을 조사한 후 현상하여 감광막 패턴(312, 314)을 형성한다.
이 때, 감광막 패턴(312, 314) 중에서 게이트 전극(151)의 상부에 위치한 제 1 부분(312)은 나머지 제 2 부분(314)보다 두께가 두껍게 되도록 형성하며, 데이터선(120), 데이터 끝단(124) 및 게이트 끝단(152)의 일부 위에는 감광막이 존재하지 않도록 한다. 제 2 부분(314)의 두께를 제 1 부분(312)의 두께의 1/2 이하로 하는 것이 바람직하며, 예를 들면, 4,000 Å 이하인 것이 좋다.
이와 같이, 위치에 따라 감광막의 두께를 달리하는 방법으로 여러 가지가 있을 수 있는 데, 여기에서는 양성 감광막을 사용하는 경우에 대하여 설명한다.
노광기의 분해능보다 작은 패턴, 예를 들면 B 영역에 슬릿(slit)이나 격자 형태의 패턴을 형성하거나 반투명막을 형성해 둠으로써 빛의 조사량을 조절할 수 있는 마스크(1000)를 통하여 감광막에 빛을 조사하면, 조사되는 빛의 양 또는 세기에 따라 고분자들이 분해되는 정도가 다르게 된다. 이때, 빛에 완전히 노출되는 C 영역의 고분자들이 완전히 분해되는 시기에 맞추어 노광을 중단하면, 빛에 완전히 노출되는 부분에 비하여 슬릿이나 반투명막이 형성되어 있는 B 영역을 통과하는 빛의 조사량이 적으므로 B 영역의 감광막은 일부만 분해되고 나머지는 분해되지 않은 상태로 남는다. 노광 시간을 길게 하면 모든 분자들이 분해되므로 그렇게 되지 않도록 해야 함은 물론이다.
이러한 감광막을 현상하면, 분자들이 분해되지 않은 제 1 부분(312)은 거의 그대로 남고, 빛이 적게 조사된 제 2 부분(314)은 제 1 부분(312)보다 얇은 두께로 일부만 남고, 빛에 완전히 노광된 C 영역에 대응하는 부분에는 감광막이 거의 제거 된다. 이러한 방법을 통하여 위치에 따라 두께가 서로 다른 감광막 패턴이 만들어진다.
다음, 도 28에 도시한 바와 같이, 이러한 감광막 패턴(312, 314)을 식각 마스크로 사용하여 불순물이 도핑된 비정질 규소막(180), 제 2 비정질 규소막(702), 제 1 비정질 규소막(702) 및 저온 증착 게이트 절연막(160)을 건식 식각하여 게이트 끝단(152)을 드러내는 접촉 구멍(162)을 완성하고, C 영역의 버퍼층(140)을 드러낸다. 계속해서, 감광막 패턴(312, 314)을 식각 마스크로 사용하여 C 영역의 버퍼층(140)을 건식 식각하여 데이터선(120) 및 데이터 끝단(124)을 드러내는 접촉 구멍(161, 164)을 완성한다.
이어, 감광막의 제 2 부분(314)을 완전히 제거하는 작업을 진행한다. 여기서, 제 2 부분(314)의 감광막 찌꺼기를 완전히 제거하기 위하여 산소를 이용한 애싱 공정을 추가할 수도 있다.
이렇게 하면, 감광막 패턴의 제 2 부분(314)은 제거되고, 불순물이 도핑된 비정질 규소막(180)이 드러나게 되며, 감광막 패턴의 제 1 부분(312)은 감광막 패턴의 제 2 부분(312)의 두께만큼 감소된 상태로 남게 된다.
다음, 남아 있는 감광막 패턴의 제 1 부분(312)을 식각 마스크로 사용하여 불순물이 도핑된 비정질 규소막(180) 및 그 하부의 제 1 및 제 2 비정질 규소막(701, 702)을 식각하여 제거함으로써 게이트 전극(151) 상부의 저온 증착 게이트 절연막(160) 위에 섬 모양의 반도체층(171)과 저항성 접촉층(181)을 남긴다.
마지막으로 남아 있는 감광막의 제 1 부분(312)을 제거한다. 여기서, 제 1 부분(312)의 감광막 찌꺼기를 완전히 제거하기 위하여 산소를 이용한 애싱 공정을 추가할 수도 있다.
다음, 도 29에서 보는 바와 같이, ITO층을 증착하고 마스크를 이용한 사진 식각 공정으로 패터닝하여 화소 전극(410), 소스용 전극(412), 드레인용 전극(411), 보조 게이트 끝단(413) 및 보조 데이터 끝단(414)을 형성한다.
이어, 소스용 전극(412)과 드레인용 전극(411)을 식각 마스크로 사용하여 이들 사이의 저항성 접촉층(181)을 식각하여 두 부분(182, 183)으로 분리된 저항성 접촉층 패턴을 형성하여, 소스용 전극(412)과 드레인용 전극(411) 사이로 반도체층(171)을 노출시킨다.
마지막으로 도 20 및 도 21에서 보는 바와 같이, 하부 절연 기판(100)의 상부에 질화 규소나 산화 규소 등의 절연 물질과 검은색 안료를 포함하는 감광성 유기 물질 등의 절연 물질을 차례로 적층하고 마스크를 이용한 사진 공정으로 노광 현상하여 유색 유기막(430)을 형성하고, 이를 식각 마스크로 사용하여 그 하부의 절연 물질을 식각하여 보호막(190)을 형성한다. 이때, 유색 유기막(430)은 박막 트랜지스터로 입사하는 빛을 차단하며, 게이트 배선 또는 데이터 배선의 상부에 형성하여 배선의 주위에서 누설되는 빛을 차단하는 기능을 부여할 수도 있다. 또한 본 발명의 실시예와 같이 유기막(430)의 높이를 조절하여 간격 유지재로 사용할 수도 있다.
한편, 상부 절연 기판(200)의 위에는 ITO 또는 IZO의 투명한 도전 물질을 적층하여 공통 전극(210)을 형성한다.
이상과 같은 실시예에서 Ni-실리사이드층은 데이터 배선에 적용되었다. 그러나 이러한 Ni-실리사이드층은 유리 기판 등을 포함하여 실리콘을 함유하는 모든 배선층에 적용될 수 있는 것으로서, 특히 게이트 배선에도 용이하게 적용될 수 있음이 물론이다.
이상과 같은 본 발명에 의하면 Ni-실리사이드 배선을 적용하여 액정 표시 장치용 박막 트랜지스터 기판을 제조하므로 낮은 저항과 양호한 오믹 콘택 특성을 갖는 소자를 구현할 수 있게 된다.
이상, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술분야의 숙련된 당업자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (23)

  1. 게이트선, 게이트 끝단 및 게이트 전극을 포함하는 게이트 패턴;
    상기 게이트 패턴을 포함하는 기판 상에 형성되고, 실리콘을 포함하는 게이트 절연막;
    상기 게이트 절연막을 포함하는 기판 상에 형성되고, 실리콘을 포함하는 반도체층 패턴 및 상기 반도체층 패턴 상에 형성된 저항성 접촉층 패턴;
    상기 저항성 접촉층 패턴을 포함하는 기판 상에 형성되고, 상기 게이트선과 교차하는 데이터선, 상기 데이터선과 연결되어 있는 데이터 끝단, 상기 데이터선과 연결된 소스 전극 및 상기 소스 전극의 맞은 편에 위치하는 드레인 전극을 포함하는 데이터 배선;
    상기 데이터 배선을 포함하는 기판 상에 형성된 보호막; 및
    상기 보호막을 포함하는 기판 상에 형성되고, 상기 게이트 끝단, 상기 데이터 끝단 및 상기 드레인 전극과 각각 연결되는 보조 게이트 끝단, 보조 데이터 끝단 및 화소 전극을 포함하고,
    상기 게이트 패턴 및 상기 데이터 배선은 Ni-실리사이드층 및 상기 Ni-실리사이드층 위에 상기 Ni-실리사이드층과 동일한 형상으로 패터닝된 금속 물질층을 포함하는 것을 특징으로 하는 액정 표시 장치용 박막 트랜지스터 기판.
  2. 제1항에 있어서, 상기 Ni-실리사이드층은 두께가 10∼500Å 범위인 것을 특징으로 하는 액정 표시 장치용 박막 트랜지스터 기판.
  3. 제1항에 있어서, 상기 금속 물질층은
    Cr, Mo, MoW, Ta 및 Ti로 이루어진 군에서 선택된 하나 이상을 포함하는 것을 특징으로 하는 액정 표시 장치용 박막 트랜지스터 기판.
  4. 제1항에 있어서, 상기 Ni-실리사이드층의 면저항은 0Ω/sq(Ω/□) 초과 50Ω/sq 이하인 것을 특징으로 하는 액정 표시 장치용 박막 트랜지스터 기판.
  5. 삭제
  6. 제1항에 있어서, 상기 Ni-실리사이드층은 NiSi2을 포함하는 것을 특징으로 하는 액정 표시 장치용 박막 트랜지스터 기판.
  7. 기판 상에 게이트 배선층을 형성하는 단계;
    상기 게이트 배선층을 식각하여 게이트선, 게이트 끝단 및 게이트 전극을 포함하는 게이트 패턴을 형성하는 단계;
    상기 게이트 패턴을 포함하는 기판 상에 게이트 절연막을 적층하는 단계;
    상기 게이트 절연막을 포함하는 기판 상에, 반도체층 패턴 및 저항성 접촉층 패턴을 순차적으로 형성하는 단계;
    상기 저항성 접촉층 패턴을 포함하는 기판 상에 형성되고, Ni를 포함하는 Ni층 및 상기 Ni층 상에 형성되고 제2 데이터 배선 물질을 포함하는 데이터 배선층이 형성된 기판에 열처리하여 상기 Ni층을 Ni-실리사이드층으로 변환하는 단계;
    상기 데이터 배선층 및 상기 데이터 배선층 하부에 형성된 상기 Ni-실리사이드층을 패터닝하여, 상기 게이트선과 교차하는 데이터선, 상기 데이터선과 연결되어 있는 데이터 끝단, 상기 데이터선과 연결되어 있으며 상기 게이트 전극에 인접하는 소스 전극 및 상기 게이트 전극에 대하여 상기 소스 전극의 맞은 편에 위치하는 드레인 전극을 포함하는 데이터 배선을 형성하는 단계;
    상기 데이터 배선을 포함하는 기판 상에 보호막을 형성하는 단계;
    상기 게이트 절연막과 함께 상기 보호막을 패터닝하여 상기 게이트 끝단, 상기 데이터 끝단 및 상기 드레인 전극을 각각 드러내는 접촉 구멍을 형성하는 단계;
    상기 접촉 구멍이 형성된 기판 상에 투명 도전막을 적층하는 단계; 및
    상기 투명 도전막을 식각하여 상기 게이트 끝단, 상기 데이터 끝단 및 상기 드레인 전극과 각각 연결되는 보조 게이트 끝단, 보조 데이터 끝단 및 화소 전극을 형성하는 단계를 포함하는 액정 표시 장치용 박막 트랜지스터 기판의 제조 방법.
  8. 제7항에 있어서, 상기 Ni-실리사이드층은 10∼500Å 두께인 것을 특징으로 하는 액정 표시 장치용 박막 트랜지스터 기판의 제조 방법.
  9. 제7항에 있어서, 상기 제2 데이터 배선 물질은
    Cr, Mo, MoW, Ta 및 Ti로 이루어진 군에서 선택된 하나 이상을 포함하는 것을 특징으로 하는 액정 표시 장치용 박막 트랜지스터 기판의 제조 방법.
  10. 제7항에 있어서, 상기 Ni-실리사이드층의 형성 온도는 200∼350℃인 것을 특징으로 하는 액정 표시 장치용 박막 트랜지스터 기판의 제조 방법.
  11. 제10항에 있어서, 상기 열처리 공정은 진공하, 대기압하 또는 N2 가스 분위기하에서 수행되는 것을 특징으로 하는 액정 표시 장치용 박막 트랜지스터 기판의 제조 방법.
  12. 삭제
  13. 기판 상에 게이트 배선층을 형성하는 단계;
    상기 게이트 배선층을 식각하여 게이트선, 게이트 끝단 및 게이트 전극을 포함하는 게이트 패턴을 형성하는 단계;
    상기 게이트 패턴을 포함하는 기판 상에 게이트 절연막을 적층하는 단계;
    상기 게이트 절연막을 포함하는 기판 상에 반도체층, 저항성 접촉층, Ni을 포함하는 Ni층 및 도전체층을 순차적으로 적층하는 단계;
    상기 반도체층, 저항성 접촉층, Ni층 및 도전체층이 순차적으로 적층된 기판을 열처리하여 상기 Ni층을 Ni-실리사이드층으로 변환하는 단계;
    상기 도전체층 상에, 제1 부분, 상기 제1 부분보다 두께가 두꺼운 제2 부분, 상기 제1 두께보다 두께가 얇은 제3 부분을 가지는 감광막 패턴을 형성하는 단계;
    상기 감광막 패턴을 사용하여, 상기 도전체층 및 상기 도전체층 하부에 형성된 상기 Ni-실리사이드층을 포함하는 상기 게이트선과 교차하는 데이터선, 상기 데이터선과 연결된 데이터 끝단, 소스 전극 및 드레인 전극을 포함하는 데이터 배선, 그리고 저항성 접촉층 패턴 및 반도체층 패턴을 형성하는 단계;
    상기 데이터 배선, 상기 저항성 접촉층 패턴 및 상기 반도체층 패턴을 포함하는 기판 상에 보호막을 형성하는 단계;
    상기 게이트 절연막과 함께 상기 보호막을 패터닝하여 상기 게이트 끝단, 상기 데이터 끝단 및 상기 드레인 전극을 각각 드러내는 접촉 구멍을 형성하는 단계;
    상기 접촉 구멍이 형성된 기판 상에 투명 도전막을 적층하는 단계; 및
    상기 투명 도전막을 식각하여, 상기 게이트 끝단, 상기 데이터 끝단 및 상기 드레인 전극과 각각 연결되는 보조 게이트 끝단, 보조 데이터 끝단 및 화소 전극을 형성하는 단계를 포함하는 액정 표시 장치용 박막 트랜지스터 기판의 제조 방법.
  14. 제13항에 있어서, 상기 Ni-실리사이드층은 10∼500Å 두께로 형성되는 것을 특징으로 하는 액정 표시 장치용 박막 트랜지스터 기판의 제조 방법.
  15. 제13항에 있어서, 상기 도전체층은
    Cr, Mo, MoW, Ta 및 Ti로 이루어진 군에서 선택된 하나 이상을 포함하는 것을 특징으로 하는 액정 표시 장치용 박막 트랜지스터 기판의 제조 방법.
  16. 제13항에 있어서, 상기 Ni-실리사이드층의 형성 온도는 200∼350℃인 것을 특징으로 하는 액정 표시 장치용 박막 트랜지스터 기판의 제조 방법.
  17. 제16항에 있어서, 상기 열처리 공정은 진공하, 대기압하 또는 N2 가스 분위기하에서 수행되는 것을 특징으로 하는 액정 표시 장치용 박막 트랜지스터 기판의 제조 방법.
  18. 삭제
  19. 제13항에 있어서, 상기 제1 부분은 상기 소스 전극과 상기 드레인 전극 사이에 위치하도록 형성하고, 상기 제2 부분은 상기 데이터 배선 상부에 위치하도록 형성하는 것을 특징으로 하는 액정 표시 장치용 박막 트랜지스터 기판의 제조 방법.
  20. 절연 기판상에 형성된 Ni을 포함하는 Ni층 및 상기 Ni층 상에 형성된 도전체층을 열처리하여 상기 Ni층을 Ni-실리사이드층으로 변환하는 단계;
    상기 도전체층 및 상기 도전체층의 하부에 형성된 Ni-실리사이드층을 패터닝하여, 상기 도전체층 및 상기 Ni-실리사이드층을 포함하는 데이터선을 포함하는 데이터 배선을 형성하는 단계;
    상기 데이터 배선을 포함하는 기판 상부에 적, 녹, 청의 색필터를 형성하는 단계;
    상기 색필터를 포함하는 기판 상에 버퍼 물질을 증착하여 상기 데이터 배선 및 상기 색필터를 덮는 버퍼층을 형성하는 단계;
    상기 버퍼층 상부에 게이트 배선층 형성하는 단계;
    상기 게이트 배선층을 식각하여 게이트선 및 게이트 전극을 포함하는 게이트 배선을 형성하는 단계;
    상기 게이트 배선을 덮는 게이트 절연막을 형성하는 단계;
    상기 게이트 절연막 상에 섬모양의 저항성 접촉층과 반도체층 패턴을 형성하는 동시에 상기 게이트 절연막과 상기 버퍼층에 상기 데이터선을 드러내는 제1 접촉 구멍을 형성하는 단계;
    상기 제1 접촉 구멍이 형성된 기판 상에, 상기 섬 모양의 저항성 접촉층 패턴상에 투명도전물질을 도포후 식각하여, 서로 분리되어 형성되어 있으며 동일한 층으로 만들어진 소스용 전극 및 드레인용 전극과, 상기 드레인용 전극과 연결된 화소 전극을 포함하는 화소 배선을 형성하는 단계; 및
    상기 소스용 전극과 상기 드레인용 전극의 사이에 위치하는 상기 저항성 접촉층 패턴의 노출 부분을 제거하여 상기 저항성 접촉층 패턴을 양쪽으로 분리하는 단계를 포함하는 액정 표시 장치용 박막 트랜지스터 기판의 제조 방법.
  21. 제20항에 있어서, 상기 Ni-실리사이드층은 10∼500Å 두께로 형성되는 것을 특징으로 하는 액정 표시 장치용 박막 트랜지스터 기판의 제조 방법.
  22. 제20항에 있어서, 상기 도전체층은
    Cr, Mo, MoW, Ta 및 Ti로 이루어진 군에서 선택된 하나 이상을 포함하는 액정 표시 장치용 박막 트랜지스터 기판의 제조 방법.
  23. 제20항에 있어서, 상기 Ni-실리사이드층의 형성 온도는 200∼350℃인 것을 특징으로 하는 액정 표시 장치용 박막 트랜지스터 기판의 제조 방법.
KR1020030015522A 2003-03-12 2003-03-12 액정 표시 장치용 박막 트랜지스터 기판 및 이의 제조방법 KR100947525B1 (ko)

Priority Applications (5)

Application Number Priority Date Filing Date Title
KR1020030015522A KR100947525B1 (ko) 2003-03-12 2003-03-12 액정 표시 장치용 박막 트랜지스터 기판 및 이의 제조방법
CNA2004800036722A CN1748318A (zh) 2003-03-12 2004-02-28 薄膜晶体管基片
PCT/KR2004/000439 WO2004081976A2 (en) 2003-03-12 2004-02-28 Thin film transistor substrate ofa display device and method of manufacturing the same
US10/548,562 US7485927B2 (en) 2003-03-12 2004-02-28 Thin film transistor substrate
US12/338,671 US7713798B2 (en) 2003-03-12 2008-12-18 Thin film transistor substrate having nickel-silicide layer

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020030015522A KR100947525B1 (ko) 2003-03-12 2003-03-12 액정 표시 장치용 박막 트랜지스터 기판 및 이의 제조방법

Publications (2)

Publication Number Publication Date
KR20040080647A KR20040080647A (ko) 2004-09-20
KR100947525B1 true KR100947525B1 (ko) 2010-03-12

Family

ID=36167014

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020030015522A KR100947525B1 (ko) 2003-03-12 2003-03-12 액정 표시 장치용 박막 트랜지스터 기판 및 이의 제조방법

Country Status (4)

Country Link
US (2) US7485927B2 (ko)
KR (1) KR100947525B1 (ko)
CN (1) CN1748318A (ko)
WO (1) WO2004081976A2 (ko)

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20060064264A (ko) * 2004-12-08 2006-06-13 삼성전자주식회사 박막 트랜지스터 표시판 및 그 제조 방법
KR100707175B1 (ko) * 2005-01-13 2007-04-13 삼성전자주식회사 복층 구조의 게이트 전극을 갖는 박막 트랜지스터 및 그제조 방법
KR101298940B1 (ko) * 2005-08-23 2013-08-22 주식회사 동진쎄미켐 포토레지스트 조성물 및 이를 이용한 박막 트랜지스터기판의 제조방법
US20070155180A1 (en) * 2006-01-05 2007-07-05 Chunghwa Picture Tubes, Ltd. Thin film etching method
JP5282085B2 (ja) * 2008-04-15 2013-09-04 株式会社アルバック 薄膜トランジスタ、薄膜トランジスタの製造方法
WO2011043217A1 (en) * 2009-10-09 2011-04-14 Semiconductor Energy Laboratory Co., Ltd. Liquid crystal display device and electronic device including the same
CN102136435B (zh) * 2010-04-08 2013-05-15 上海卓骋电子科技有限公司 高性能半导体结构的制造方法
CN104319261B (zh) * 2014-10-22 2018-03-16 合肥京东方光电科技有限公司 一种阵列基板的制备方法、阵列基板和显示装置
CN104637803B (zh) * 2015-01-30 2018-02-06 上海华虹宏力半导体制造有限公司 改善igbt背面金属化的工艺方法
CN104752440B (zh) * 2015-03-20 2017-10-17 京东方科技集团股份有限公司 一种像素结构、阵列基板及其制造方法
RU2734095C1 (ru) * 2020-05-02 2020-10-12 Федеральное государственное бюджетное образовательное учреждение высшего образования "Кабардино-Балкарский государственный университет им. Х.М. Бербекова" (КБГУ) Способ изготовления силицида никеля

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20000072230A (ko) * 2000-08-19 2000-12-05 장진 액정디스플레이용 비정질 실리콘 박막 트랜지스터 제조 방법
KR20010054687A (ko) * 1999-12-07 2001-07-02 윤종용 액정 표시 장치용 박막 트랜지스터 기판 및 그의 제조 방법
JP2002217129A (ja) * 2001-01-18 2002-08-02 New Japan Radio Co Ltd シリコンカーバイド半導体装置の製造方法

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
NL9100334A (nl) * 1991-02-26 1992-09-16 Philips Nv Werkwijze voor het vervaardigen van een halfgeleiderinrichting waarbij een zelfregistrerend kobalt- of nikkel-silicide gevormd wordt.
US5488000A (en) * 1993-06-22 1996-01-30 Semiconductor Energy Laboratory Co., Ltd. Method of fabricating a thin film transistor using a nickel silicide layer to promote crystallization of the amorphous silicon layer
KR0175410B1 (ko) * 1995-11-21 1999-02-01 김광호 액정 표시 장치용 박막 트랜지스터 기판 및 그 제조 방법
GB2339966B (en) * 1996-06-28 2000-12-20 Lg Electronics Inc Polysilicon thin film transistor
JP3082679B2 (ja) * 1996-08-29 2000-08-28 日本電気株式会社 薄膜トランジスタおよびその製造方法
KR100248119B1 (ko) * 1997-05-01 2000-03-15 구자홍 박막트랜지스터 및 그 제조방법
WO2000054339A1 (fr) 1999-03-10 2000-09-14 Matsushita Electric Industrial Co., Ltd. Transistors a couches minces, flan, et procedes de production de ceux-ci
US6448579B1 (en) * 2000-12-06 2002-09-10 L.G.Philips Lcd Co., Ltd. Thin film transistor array substrate for liquid crystal display and a method for fabricating the same
CN1195243C (zh) 1999-09-30 2005-03-30 三星电子株式会社 用于液晶显示器的薄膜晶体管阵列屏板及其制造方法
US6885064B2 (en) * 2000-01-07 2005-04-26 Samsung Electronics Co., Ltd. Contact structure of wiring and a method for manufacturing the same
KR20020083249A (ko) 2001-04-26 2002-11-02 삼성전자 주식회사 배선의 접촉 구조 및 그의 제조 방법과 이를 포함하는박막 트랜지스터 기판 및 그 제조 방법
US7102168B2 (en) * 2001-12-24 2006-09-05 Samsung Electronics Co., Ltd. Thin film transistor array panel for display and manufacturing method thereof
KR101066303B1 (ko) * 2004-09-09 2011-09-20 엘지디스플레이 주식회사 박막 트랜지스터 어레이 기판 및 그 제조 방법

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20010054687A (ko) * 1999-12-07 2001-07-02 윤종용 액정 표시 장치용 박막 트랜지스터 기판 및 그의 제조 방법
KR20000072230A (ko) * 2000-08-19 2000-12-05 장진 액정디스플레이용 비정질 실리콘 박막 트랜지스터 제조 방법
JP2002217129A (ja) * 2001-01-18 2002-08-02 New Japan Radio Co Ltd シリコンカーバイド半導体装置の製造方法

Also Published As

Publication number Publication date
US7485927B2 (en) 2009-02-03
US7713798B2 (en) 2010-05-11
WO2004081976A3 (en) 2004-12-16
US20060145255A1 (en) 2006-07-06
CN1748318A (zh) 2006-03-15
US20090212298A1 (en) 2009-08-27
WO2004081976A2 (en) 2004-09-23
KR20040080647A (ko) 2004-09-20

Similar Documents

Publication Publication Date Title
KR100980008B1 (ko) 배선 구조, 이를 이용하는 박막 트랜지스터 기판 및 그제조 방법
KR100897505B1 (ko) 액정 표시 장치의 박막 트랜지스터 기판 및 이의 제조 방법
JP5466665B2 (ja) 液晶表示装置用薄膜トランジスタ基板及びその製造方法
KR100915231B1 (ko) 저유전율 절연막의 증착방법, 이를 이용한 박막트랜지스터및 그 제조방법
JP4790134B2 (ja) 液晶表示装置用薄膜トランジスタ基板の製造方法
US7713798B2 (en) Thin film transistor substrate having nickel-silicide layer
KR20030027302A (ko) 저유전율 절연막을 사용하는 박막 트랜지스터 기판 및 그제조 방법
KR20030073006A (ko) 저유전율 절연막을 사용하는 박막 트랜지스터 기판 및 그제조 방법
KR100864608B1 (ko) 액정 표시 장치용 박막 트랜지스터 기판의 제조 방법
KR100740927B1 (ko) 액정 표시 장치용 박막 트랜지스터 기판 및 그의 제조 방법
KR100783608B1 (ko) 인듐징크옥사이드 식각액 조성물 및 이를 이용한 액정표시 장치의 박막 트랜지스터 기판의 제조방법
KR100940566B1 (ko) 배선 구조 및 박막 트랜지스터 기판
KR100750914B1 (ko) 화소 전극용 투명 도전막 및 이를 포함하는 액정 표시장치용 박막 트랜지스터 기판 및 그 제조 방법
KR100623983B1 (ko) 액정 표시 장치용 박막 트랜지스터 기판, 그를 포함하는 액정 표시 장치 및 그의 제조 방법
KR100878275B1 (ko) 저저항 배선을 사용하는 박막 트랜지스터 기판 및 이를포함하는 액정표시장치
KR100831224B1 (ko) 박막 트랜지스터 기판 및 그 제조방법
KR100913306B1 (ko) 몰리브덴 박막 패턴의 형성 방법 및 이를 이용한 액정표시 장치의 박막 트랜지스터 기판의 제조방법
KR100750919B1 (ko) 액정 표시 장치용 박막 트랜지스터 기판 및 그 제조 방법
KR100853718B1 (ko) 몰리브덴-텅스텐 박막 패턴의 형성 방법 및 이를 이용한액정 표시 장치의 박막 트랜지스터 기판의 제조방법
KR20010066176A (ko) 배선의 제조 방법 및 그 배선을 포함하는 액정 표시장치용 박막 트랜지스터 기판 및 그 제조 방법
KR100709706B1 (ko) 배선의 접촉 구조 및 그의 제조 방법과 이를 포함하는박막 트랜지스터 기판 및 그 제조 방법
KR20030092159A (ko) 몰리브덴-텅스텐 박막의 형성 방법 및 이를 이용한 액정표시 장치의 박막 트랜지스터 기판의 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee