KR100940566B1

KR100940566B1 - 배선 구조 및 박막 트랜지스터 기판

Info

Publication number: KR100940566B1
Application number: KR1020030003304A
Authority: KR
Inventors: 정창오; 조범석
Original assignee: 삼성전자주식회사
Priority date: 2003-01-17
Filing date: 2003-01-17
Publication date: 2010-02-03
Also published as: KR20040066286A

Abstract

본 발명은 반도체 소자용 기판 및 이의 제조방법에 관한 것으로서, 더욱 상세하게는 Si 계면과 금속배선 사이에 금속질화물층을 포함하는 것을 특징으로 하는 반도체 소자용 기판 및 이의 제조방법에 관한 것이다.

반도체 소자용 기판의 Si 계면과 금속배선물질 사이에 금속질화물층을 형성하면 금속배선물질의 Si 계면으로의 확산이 방지되어 저항성 접촉층의 물성 열하가 억제되고, Si 계면과 금속배선간의 접착력이 향상되어 에칭 등과 같은 기판의 후처리공정에 있어서의 박막의 들뜸, 벗겨짐 현상을 방지할 수 있다.

금속질화물층, 확산방지막

Description

배선 구조 및 박막 트랜지스터 기판{WIRING STRUCTURE AND THIN FILM TRANSISTOR ARRAY PANEL}

도 1은 본 발명의 반도체 소자용 기판에 있어서 Si 계면과 금속배선 사이에 금속 질화물층이 형성된 단면도이고,

도 2는 본 발명의 액정 표시 장치용 박막 트랜지스터 기판이고,

도 3은 도 2의 III-III' 선에 대한 단면도이고,

도 4a, 5a, 6a 및 7a는 본 발명의 액정 표시 장치용 박막 트랜지스터 기판을 제조하는 중간 과정을 그 공정 순서에 따라 도시한 박막 트랜지스터 기판의 배치도이고,

도 4b는 도 4a에서 IVb-IVb' 선에 대한 단면도이고,

도 5b는 도 5a에서 Vb-Vb' 선에 대한 단면도로서 도 4b의 다음 단계를 도시한 단면도이고,

도 6b는 도 6a에서 VIb-VIb' 선에 대한 단면도로서 도 5b의 다음 단계를 도시한 단면도이고,

도 7b는 도 7a에서 VIIb-VIIb' 선에 대한 단면도로서 도 7의 다음 단계를 도시한 단면도이고,

도 8은 본 발명의 액정 표시 장치용 박막 트랜지스터 기판의 배치도이고,

도 9 및 도 10은 각각 도 8의 IX-IX' 선 및 X-X'선에 대한 단면도이고,

도 11a는 본 발명의 박막 트랜지스터 기판의 배치도이고,

도 11b 및 11c는 각각 도 11a에서 XIb-XIb' 선 및 XIc-XIc' 선에 대한 단면도이며,

도 12a 및 12b는 각각 도 11a에서 XIb-XIb' 선 및 XIc-XIc' 선에 대한 단면도로서, 도 11b 및 도 11c 다음 단계에서의 단면도이고,

도 13a는 도 12a 및 12b 다음 단계에서의 박막 트랜지스터 기판의 배치도이고,

도 13b 및 13c는 각각 도 13a에서 XIIIb-XIIIb' 선 및 XIIIc-XIIIc' 선에 대한 단면도이며,

도 14a, 15a, 16a와 도 14b, 15b, 16b는 각각 도 13a에서 XIIIb-XIIIb' 선 및 XIIIc-XIIIc' 선에 대한 단면도로서 도 13b 및 13c 다음 단계들을 공정 순서에 따라 도시한 것이고,

도 17a 및 도 17b는 도 16a 및 16b 다음 단계에서의 박막 트랜지스터 기판의 단면도이고,

도 18a는 도 17a 및 도 17b의 다음 단계에서의 박막 트랜지스터 기판의 배치도이고,

도 18b 및 18c는 각각 도 18a에서 XVIIIb-XVIIIb' 선 및 XVIIIc-XVIIIc' 선에 대한 단면도이고,

도 19는 본 발명의 제3 실시예에 따른 액정 표시 장치용 박막 트랜지스터 기판의 구조를 도시한 배치도이고,

도 20은 도 19에서 XIX-XIX' 선을 따라 잘라 도시한 단면도이다.

본 발명은 반도체 소자용 배선, 이를 포함하는 박막 트랜지스터 기판 및 이들의 제조 방법에 관한 것에 관한 것이다.

박막 트랜지스터(Thin Film Ttansistor; TFT)는 초박형의 액정 표시장치(TFT Liquid crystal display)의 스위칭 소자로 널리 사용되는 디바이스(device) 중의 하나이다.

박막 트랜지스터 기판은 주사 신호를 전달하는 주사 신호선 또는 게이트선과 화상 신호를 전달하는 화상 신호선 또는 데이터선이 형성되어 있고, 게이트선 및 데이터선과 연결되어 있는 박막 트랜지스터, 박막 트랜지스터와 연결되어 있는 화소 전극 등을 포함한다. 이때, 박막 트랜지스터는 게이트선을 통하여 전달되는 주사 신호에 따라 데이터선을 통하여 전달되는 화상 신호를 화소 전극에 전달 또는 차단하는 스위칭 소자이다.

이러한 박막 트랜지스터를 스위칭 소자로 이용하는 초박형의 액정 표시장치는 액정의 광학적 이방성과 분극성질을 이용하여 액정에 전기장을 인가하여 액정의 분자 배열의 방향을 제어하여 화상을 구현하는 원리를 채용하고 있다.

특히 최근에 활발히 연구, 개발되고 있는 능동행렬 액정 표시장치(Active Matrix LCD; AMLCD)는 박막 트랜지스터에 연결된 화소 전극이 매트릭스 방식으로 배열되어 있고, 18인치 이상의 SXGA 또는 UXGA 등과 같이 대면적화, 고해상도화 되어 가고 있다.

SXGA 또는 UXGA 등과 같은 대면적 및 고해상도의 액정 표시 장치를 제조하기 위해서는 게이트선, 데이터선 등과 배선의 재질의 저항이 낮아야 한다. 특히 게이트선의 배선 저항이 높으면 배선 저항에 의한 신호 지연(signal delay)으로 발생하는 상호 간섭(cross-talk) 현상으로 인하여 화질이 저하되는 문제점이 있다. 배선으로 사용될 수 있는 금속의 종류와 그 특징을 하기 표 1에 나타내었다.

금속	비저항(μΩ-㎝)	가격	접착력	내열성
Cu	2	낮음	낮음	높음
Au	3	높음	낮음	높음
Al	4	낮음	높음	낮음
Mo	20	보통	높음	높음
Cr	50	보통	높음	높음

표 1에 나타난 바와 같이, 알루미늄은 내열성이 낮은 단점이 있고 구리는 가격 및 내열성 측면에서는 모두 만족스러우나 기판과의 접착력이 낮다는 문제점이 있다. 따라서 구리의 기판과의 접착력을 높이기 위한 연구, 개발이 활발히 진행되고 있다.

특히 구리 단독으로보다는 구리합금의 형태를 널리 사용하고 있으며 그 대표적인 구리합금 배선구조는 Cu/Ti/Si, Cu/TiN/Si, Cu/Ta/Si, Cu/TaN/Si 등과 같다. 그러나 이 구리 합금 배선구조의 제조공정은 복잡하고 Si와 Cu의 접착력이 약하고 확산방지막의 두께가 두껍고 열처리시 확산 방지막과 Cu의 부반응이 발생한다는 문제점이 있다.

최근에는 특히 구리와 은의 합금으로 배선을 형성하는 방법이 널리 사용된다. 그러나 은은 유리 기판이나 규소층 등에 대하여 접착력이 약하다는 문제점을 가지고 있다. 접착력이 약하면 세정 등의 후속 공정에서 박막이 들뜨거나 벗겨지게 되어 배선이 끊어지는 등의 불량이 빈발한다. 또한 은은 질화규소 등으로 이루어진 절연막을 식각하는 과정에서 건식 식각재에 의하여 쉽게 손상되는 문제점도 가지고 있다.

본 발명은 상술한 문제점을 해결하기 위한 것으로서, 본 발명의 목적은 기판과의 접착력이 우수하고 배선용 물질의 Si 계면으로의 확산 방지력이 우수한 반도체 소자용 배선을 제공하는 것이다.

본 발명의 다른 목적은 상기한 반도체 소자용 배선을 포함하는 박막 트랜지스터 기판을 제공하는 것이다.

본 발명의 또 다른 목적은 상기 반도체 소자용 배선을 포함하는 박막 트랜지스터 기판의 제조방법을 제공하는 것이다.

상기 목적을 달성하기 위하여, 본 발명의 실시예에서는 Si 계면과 금속 배선 사이에 형성되어 있는 금속 질화물층을 포함하는 것을 특징으로 하는 반도체 소자용 배선을 제공한다.

이러한 반도체 소자용 배선의 제조 방법에서는 우선, 규소의 기판 상부에 Ar 및 N₂의 혼합 가스를 주입하면서 도전 물질을 적층하며 금속 질화물층을 형성한 다음 Ar 가스만을 주입하면서 금속 질화물층 상부에 도전 물질을 적층하여 금속 물질층을 적층하는 단계를 포함하는 반도체 소자용 배선의 제조 방법을 제공한다.

이러한 본 발명의 실시예에 따른 반도체 소자용 배선 및 그 제조 방법은 신호선을 포함하는 액정 표시 장치용 박막 트랜지스터 기판 및 그 제조 방법에도 동일하게 적용할 수 있다.

첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.

도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다. 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 또다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다.

이제 본 발명의 실시예에 따른 반도체 소자용 배선, 이를 포함하는 박막 트랜지스터 기판 및 이들의 제조 방법에 대하여 도면을 참고로 하여 상세하게 설명한 다.

본 발명의 반도체 소자용 배선은 규소(Si)로 이루어진 기판의 계면과 금속층 사이에 금속 질화물층이 형성된 것을 특징으로 한다. 기판의 계면과 금속층 사이에 금속 질화물층이 형성된 본 발명의 반도체 소자용 배선의 단면도를 도 1에 나타내었다.

상기 금속 질화물층을 이루는 금속 물질은 질화물을 쉽게 형성할 수 있는 금속이면 모두 다 사용가능하고 그 중 구리 또는 구리 합금이 바람직하고, 구리 합금이 더 바람직하다. 구리 합금은 순수 구리보다 내화학성 및 내산화성 등의 물성이 우수하여 금속 질화물층 형성 이후 에칭, 세정 등의 공정에 있어서 금속층 박막의 벗겨짐, 들뜸 등의 문제점이 발생할 가능성이 적어 더욱 바람직하다.

상기 구리 합금에 있어서, 구리와 합금을 형성할 수 있는 금속으로는 구리와 쉽게 합금을 형성할 수 있고, 실리사이드 형성이 용이한 Th, Hf, Zr, Ti, Al, Ce, Sc, U, Be, La, Ta, B, Nb, Mg, V, Ca, Si, Li, Ba, Mn, Cr, In, Ga, Mo, Fe, Zn, Co, V, Ir, Ni, Re, W, Rh, Os, Ag, Ni, Ru, Pd, Pt 등이 바람직하게 사용될 수 있다.

실리사이드 형성이 용이한 금속의 구리 합금은 확산 방지 특성뿐만 아니라 실리사이드 형성으로 도핑된 수소화 비정질 규소(n+ a-Si)층과의 저항성 접촉 특성을 향상시킬 수 있어 바람직하다.

하기 표 2 및 표 3에 각각 상기 여러 금속의 300 ℃에서의 질화물 자유 생성 에너지 및 27 ℃에서의 실리사이드 형성시의 형성 에너지를 나타내었다.

원소	ㅿG?? (KJ/mol)	원소	ㅿG?? (KJ/mol)	원소	ㅿG?? (KJ/mol)
Th	-660	La	-475	Ba	-210
Hf	-640	Ta	-430	Mn	-175
Zr	-625	B	-410	Cr	-160
Ti	-570	Nb	-410	In	-150
Al	-520	Mg	-350	Ga	-90
Ce	-520	V	-340	Mo	-70
Sc	-510	Ca	-325	Fe	30
U	-495	Si	-280	Zn	70
Be	-480	Li	-230	Co	110

원소	실리사이드	(KJ/Si)	원소	실리사이드	(KJ/Si)
Zr	Zr₂Si	-339.1	Co	Co₂Si	-115.5
Ti	Ti₅Si₃	-193.3	Mn	MnSi	-111.3
Hf	Hf₂Si	-188.4	Mo	Mo₅Si₃	-103.4
V	VSi₂	-157.0	Fe	FeSi	-80.4
Ta	TaSi₂	-154.5	W	WSi₂	-77.2
Ir	Ir₃Si	-153.6	Rh	Rh₂Si	-77.0
Ni	Ni₅Si₂	-150.9	Os	Os₂Si₃	-69.1
Th	Th₃Si₂	-139.8	Ru	RuSi	-67.0
Cr	Cr₃Si	-138.1	Pd	Pd₂Si	-43.5
Re	ReSi	-125.6	Pt	Pt₂Si	-43.3
Nb	Nb₅Si₃	-121.7

상기 표 2 및 3에서 에너지 값이 작을수록 보다 안정하게 구리 합금을 형성하거나 실리사이드를 형성하는 것을 나타낸다. 따라서 본 발명의 반도체 소자용 배선의 금속층과 기판으로 사용되는 규소층 계면 사이에 형성되는 금속 질화물층의 원료 물질로서 상기 표 2 및 3에서 깁스의 자유 에너지(Gibb's free energy)가 작은 금속일수록 보다 바람직하게 사용될 수 있다.

상기 구리 합금을 형성하기 위하여 첨가되는 금속의 첨가량은 구리 합금 중 0.5 내지 15 at% 범위가 바람직하다.

본 발명의 규소의 기판과 금속층 사이에 형성된 금속 질화물층의 두께는 50 내지 1000 Å이 바람직하다. 상기 금속 질화물층의 두께가 50 Å 미만이면 접착력 증가 및 확산 방지막으로서의 기능을 효율적으로 발휘할 수 없고, 두께가 1000 Å을 초과하면 두께가 두꺼워져 박막의 트랜지스터 기판 제조에 적합하지 못하다는 문제점이 있다.

상기 기판의 재료로는 유리 또는 플라스틱이 바람직하게 사용될 수 있다.

본 발명의 실시예에 따른 규소의 기판과 금속층 사이에 형성된 금속 질화물층을 포함하는 것을 특징으로 하는 반도체 소자용 배선의 제조 방법은 다음과 같다.

첫째, 도핑된 수소화 비정질 규소(n+ a-Si)층으로 이루어진 기판 위에 Ar 및 N₂의 혼합가스를 주입하며 도전 물질을 적층하여 금속 질화물층을 기판 위에 형성한다.

이때 기판 위에 금속 질화물층 형성방법으로는 리액티브 스퍼터링(reactive sputtering)법이 바람직하게 사용될 수 있다. 리액티브 스퍼터링법은 기판 위에 산화물 또는 질화물 등의 박막을 형성하기 위하여 널리 사용되는 방법으로 스퍼터링 기체로 Ar을 사용하고, 형성되는 박막의 종류에 따라 산소나 질소 가스를 함께 공급해준다.

기판 위에 형성되는 금속 질화물층의 금속 성분으로는 질화물을 쉽게 형성할 수 있는 구리 또는 구리 합금이 바람직하고, 구리 합금이 더 바람직하다. 구리 합금은 순수 구리보다 내화학성 및 내산화성 등의 물성이 우수하여 금속 질화물층 형 성 이후 에칭, 세정 등의 공정에 있어서 박막인 금속층의 벗겨짐, 들뜸 등의 문제점이 발생하지 않아 더욱 바람직하다.

상기 구리 합금에 있어서 구리와 합금을 형성할 수 있는 금속으로는 구리와 쉽게 합금을 형성할 수 있고 실리사이드 형성이 용이한 Th, Hf, Zr, Ti, Al, Ce, Sc, U, Be, La, Ta, B, Nb, Mg, V, Ca, Si, Li, Ba, Mn, Cr, In, Ga, Mo, Fe, Zn, Co, V, Ir, Ni, Re, W, Rh, Os, Ag, Ni, Ru, Pd, Pt 등의 금속이 바람직하게 사용될 수 있다.

실리사이드 형성이 용이한 금속의 구리 합금은 확산 방지특성 뿐만 아니라 실리사이드 형성으로 n+a-Si 층과의 저항성 접촉 특성을 향상시킬 수 있어 바람직하다.

상기 구리 합금을 형성하기 위하여 첨가되는 금속의 첨가량은 구리 합금 중 0.5 내지 15 at%가 바람직하다.

상기 기판 위에 형성된 금속 질화물층의 두께는 50 내지 1000 Å이 바람직하다. 금속 질화물층의 두께가 50 Å 미만이면 접착력 증가 및 확산 방지막으로서의 기능을 효율적으로 발휘할 수 없고, 두께가 1000 Å을 초과하면 두께가 두꺼워져 박막의 반도체 소자용 기판 제조에 바람직하게 사용될 수 없다는 문제점이 있다.

금속 질화물층을 형성한 다음, 이어 N₂ 가스 주입을 중지하고 Ar 가스만을 주입하며 금속 질화물층 상부에 도전 물질을 적층하여 금속층을 형성한다.

이상 설명한 본 발명의 반도체 소자용 배선은 신호선과 이와 연결되어 있는 박막 트랜지스터를 포함하는 박막 트랜지스터 기판에 용이하게 적용할 수 있다. 이하 본 발명의 반도체 소자용 배선을 포함하는 박막 트랜지스터 기판 및 그 제조 방법을 예로 들어 본 발명의 실시예의 내용을 보다 구체적으로 설명한다.

본 발명의 박막 트랜지스터 기판은 절연 기판; 상기 절연 기판 위에 형성되어 있는 제1 신호선; 상기 제1 신호선 위에 형성되어 있는 제1 절연막; 상기 제1 절연막 위에 형성되어 있으며 상기 제1 신호선과 교차하고 있는 제2 신호선; 상기 제1 신호선 및 상기 제2 신호선과 전기적으로 연결되어 있는 박막 트랜지스터; 상기 박막 트랜지스터 위에 형성되어 있으며 상기 박막 트랜지스터의 소정 전극을 노출시키는 제1 접촉구를 가지는 제2 절연막; 및 상기 제2 절연막 위에 형성되어 있으며 상기 제1 접촉구를 통하여 상기 박막 트랜지스터의 소정 전극과 연결되어 있는 화소 전극을 포함하는 박막 트랜지스터 기판에 있어서, 상기 제1 및 제2 신호선 중의 적어도 하나는 규소층, 금속 배선 및 규소층의 계면과 금속 배선 사이에 형성되어 있는 금속 질화물층을 포함하는 금속 배선구 조를 가지는 것을 특징으로 한다.

첨부한 도면을 참고로 하여 본 발명의 반도체 소자용 배선을 포함하는 액정 표시 장치용 박막 트랜지스터 기판을 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 이때 상기 금속배선으로는 Cu와 Ag의 합금이 가장 바람직하므로 이하 도면에서는 금속 배선으로 Cu와 Ag의 합금을 사용하는 것으로 나타내기로 한다.

도 2는 본 발명의 실시예에 따른 액정 표시 장치용 박막 트랜지스터 기판이 고, 도 3은 도 2에 도시한 박막 트랜지스터 기판의 III-III' 선을 따라 잘라 도시한 단면도이다.

절연 기판(10) 위에 제1 게이트 배선층(221, 241, 261) 및 제2 게이트 배선층(222, 242, 262)의 2중층으로 이루어져 있는 게이트 배선(22, 26)이 형성되어 있다. 제1 게이트 배선층(221, 241, 261)은 금속 질화물층으로 이루어져 있고, 제2 게이트 배선층(222, 242, 262)은 구리 또는 구리합금으로 이루어져 있다. 여기서, 제1 게이트 배선층(221, 241, 261)은 기판(10)과의 접착력을 향상시키기 위하여 형성하는 층으로 50 내지 1000 Å의 두께로 형성하는 것이 바람직하고, 제2 게이트 배선층(222, 242, 262)은 배선의 본래 기능인 전기 신호의 통로 역할을 하는 층으로 낮은 비저항을 가지는 구리 또는 구리 합금을 포함한다.

게이트 배선(22, 26)은 가로 방향으로 뻗어 있는 게이트선(22) 및 게이트선(22)에 연결되어 있는 박막 트랜지스터의 게이트 전극(26)을 포함한다. 여기서 게이트선(22)의 한 쪽 끝 부분(24)은 외부 회로와의 연결을 위하여 폭이 확장되어 있다.

기판(10) 위에는 질화 규소(SiN_x) 따위로 이루어진 게이트 절연막(30)이 게이트 배선(22, 24, 26)을 덮고 있다.

게이트 전극(24)의 게이트 절연막(30) 상부에는 비정질 규소 등의 반도체로 이루어진 반도체층(40)이 형성되어 있으며, 반도체층(40)의 상부에는 실리사이드 또는 n형 불순물이 고농도로 도핑되어 있는 n+ 수소화 비정질 규소 따위의 물질로 만들어진 저항성 접촉층(55, 56)이 각각 형성되어 있다.

저항성 접촉층(55, 56) 및 게이트 절연막(30) 위에는 제1 데이터 배선층(621, 651, 661, 681) 및 제2 데이터 배선층(622, 652, 662, 682)의 2중층으로 이루어져 있는 데이터 배선(62, 65, 66)이 형성되어 있다. 제1 데이터 배선층(621, 651, 661, 681)은 금속 질화물층으로 이루어져 있고, 제2 데이터 배선층(622, 652, 662, 682)은 구리 또는 구리 합금을 포함한다. 여기서, 제1 데이터 배선층(621, 651, 661, 681)은 저항성 접촉층(55, 56) 및 게이트 절연막(30)과의 접착력을 향상시키기 위하여 형성하는 층으로 50 내지 1000 Å의 두께로 형성하는 것이 바람직하고, 제2 데이터 배선층(622, 652, 662, 682)은 배선의 본래 기능인 전기 신호의 통로 역할을 하는 층으로 비저항이 낮은 구리 또는 구리 합금을 포함한다.

데이터 배선(62, 65, 66)은 세로 방향으로 형성되어 게이트선(22)과 교차하여 화소를 정의하는 데이터선(62), 데이터선(62)의 분지이며 저항성 접촉층(55)의 상부까지 연장되어 있는 소스 전극(65), 소스 전극(65)과 분리되어 있으며 게이트 전극(26)을 중심으로 하여 소스 전극(65)의 반대쪽 저항성 접촉층(56) 상부에 형성되어 있는 드레인 전극(66)을 포함한다. 이 때, 데이터선(62)의 한 쪽 끝 부분(68)은 외부 회로와의 연결을 위하여 폭이 확장되어 있다.

데이터 배선(62, 65, 66, 68) 및 이들이 가리지 않는 반도체층(40) 상부에는 질화규소(SiNx), PECVD(plasma enhanced chemical vapor deposition) 방법에 의하여 증착된 a-Si:C:O 막 또는 a-Si:O:F 막(저유전율 CVD막), 및 아크릴계 유기 절연 막 등으로 이루어진 보호막(70)이 형성되어 있다. PECVD 방법에 의하여 증착된 a-Si:C:O 막과 a-Si:O:F 막(저유전율 CVD막)은 유전 상수가 4이하(유전 상수는 2에서 4사이의 값을 가진다.)로 유전율이 매우 낮다. 따라서, 두께가 얇아도 기생 용량 문제가 발생하지 않는다. 또 다른 막과의 접착성 및 스텝 커버리지(step coverage)가 우수하다. 또한 무기질 CVD막이므로 내열성이 유기 절연막에 비하여 우수하다. 아울러 PECVD 방법에 의하여 증착된 a-Si:C:O 막과 a-Si:O:F 막(저유전율 CVD막)은 증착 속도나 식각 속도가 질화 규소막에 비하여 4~10배 빠르므로 공정 시간 면에서도 매우 유리하다.

보호막(70)에는 드레인 전극(66) 및 데이터선의 끝 부분(68)을 각각 드러내는 접촉 구멍(76, 78)이 형성되어 있으며, 게이트 절연막(30)과 함께 게이트선의 끝 부분(24)을 드러내는 접촉 구멍(74)이 형성되어 있다. 이때, 끝 부분(24, 68)을 드러내는 접촉 구멍(74, 78)은 테이퍼 구조를 가지며, 각을 가지거나 원형의 다양한 모양으로 형성될 수 있으며, 면적은 2mm×60㎛를 넘지 않으며, 0.5mm×15㎛ 이상인 것이 바람직하다.

보호막(70) 위에는 접촉 구멍(76)을 통하여 드레인 전극(66)과 전기적으로 연결되어 있으며 화소 영역에 위치하는 화소 전극(82)이 형성되어 있다. 또한, 보호막(70) 위에는 접촉 구멍(74, 78)을 통하여 각각 게이트선의 끝 부분(24) 및 데이터선의 끝 부분(68)과 연결되어 있는 접촉 보조 부재(86, 88)가 형성되어 있다. 여기서, 화소 전극(82)과 접촉 보조 부재(86, 88)는 ITO(indium tin oxide) 또는 IZO(indium zinc oxide)로 이루어져 있다.

여기서, 화소 전극(82)은 도 2 및 도 3에서 보는 바와 같이, 게이트선(22)과 중첩되어 유지 축전기를 이루며, 유지 용량이 부족한 경우에는 게이트 배선(22, 24, 26)과 동일한 층에 유지 용량용 배선을 추가할 수도 있다.

또, 화소 전극(82)은 데이터선(62)과도 중첩하도록 형성하여 개구율을 극대화할 수 있다. 이처럼 개구율을 극대화하기 위하여 화소 전극(82)을 데이터선(62)과 중첩시켜 형성하더라도 보호막(70)의 저유전율 CVD막 등으로 형성하면 이들 사이에서 형성되는 기생 용량은 문제가 되지 않을 정도로 작게 유지할 수 있다.

이때, 금속 질화물층은 금속층의 하부에 형성되어 배선의 접착력을 보강하였지만, 금속층의 상부에 형성되어 제조 공정시 금속층이 손상되는 것을 방지하기 위한 보호층으로 사용될 수도 있다.

그러면, 이러한 본 발명의 실시예에 따른 바람직한 반도체 소자용 배선으로서의 구리 합금(Cu+Ag) 배선물질과 Si 계면 사이에 금속 질화물층을 포함하는 박막 트랜지스터 기판의 제조 방법에 대하여 도 2 및 도 3과 도 4a 내지 도 8b를 참고로 하여 상세히 설명한다.

먼저, 도 4a 및 4b에 도시한 바와 같이, 기판(10) 위에 제1 게이트 배선층(221, 241, 261) 및 제2 게이트 배선층(222, 242, 262)을 차례로 적층하고, 마스크를 이용한 사진 식각 공정으로 패터닝하여 하여 게이트선(22) 및 게이트 전극(26)을 포함하며 가로 방향으로 뻗어 있는 게이트 배선(22, 24, 26)을 형성한다.

다음, 도 5a 및 도 5b에 도시한 바와 같이, 질화 규소로 이루어진 게이트 절연막(30), 비정질 규소로 이루어진 반도체층(40), 도핑된 비정질 규소층(50)의 삼 층막을 연속하여 적층하고, 반도체층(40)과 도핑된 비정질 규소층(50)을 사진 식각하여 게이트 전극(24) 상부의 게이트 절연막(30) 위에 섬 모양의 반도체층(40)과 저항성 접촉층(50)을 형성한다.

다음, 도 6a 내지 도 6b에 도시한 바와 같이, 제1 데이터 배선층(621, 651, 661, 681)을 적층하고, 제2 데이터 배선층(622, 652, 662, 682)을 적층하고, 마스크를 이용한 사진 식각 공정으로 패터닝하여 게이트선(22)과 교차하는 데이터선(62), 데이터선(62)과 연결되어 게이트 전극(26) 상부까지 연장되어 있는 소스 전극(65) 및 소스 전극(65)과 분리되어 있으며 게이트 전극(26)을 중심으로 소스 전극(65)과 마주하는 드레인 전극(66)을 포함하는 데이터 배선을 형성한다.

이어, 데이터 배선(62, 65, 66, 68)으로 가리지 않는 도핑된 비정질 규소층 패턴(50)을 식각하여 게이트 전극(26)을 중심으로 양쪽으로 분리시키는 한편, 양쪽의 도핑된 비정질 규소층(55, 56) 사이의 반도체층 패턴(40)을 노출시킨다. 이어, 노출된 반도체층(40)의 표면을 안정화시키기 위하여 산소 플라스마를 실시하는 것이 바람직하다.

다음으로, 도 7a 및 7b에서 보는 바와 같이, 질화규소막, a-Si:C:O 막 또는 a-Si:O:F 막을 화학 기상 증착(CVD) 법에 의하여 성장시키거나 유기 절연막을 도포하여 보호막(70)을 형성한다.

이어, 사진 식각 공정으로 게이트 절연막(30)과 함께 보호막(70)을 패터닝하여, 게이트선의 끝 부분(24), 드레인 전극(66) 및 데이터선의 끝 부분(68)를 드러내는 접촉 구멍(74, 76, 78)을 형성한다.

다음, 마지막으로 도 2 및 3에 도시한 바와 같이, ITO 또는 IZO막을 증착하고 사진 식각하여 접촉 구멍(76)을 통하여 드레인 전극(66)과 연결되는 화소 전극(82)과 접촉 구멍(74, 78)을 통하여 게이트선의 끝 부분(24) 및 데이터선의 끝 부분(68)과 각각 연결되는 있는 접초 보조 부재(86, 88)를 각각 형성한다. ITO나 IZO를 적층하기 전의 예열(pre-heating) 공정에서 사용하는 기체는 질소를 이용하는 것이 바람직하다.

이상과 같이 게이트 배선과 데이터 배선을 구리 또는 구리 합금으로 형성하고, 하부 또는 상부에 각각 접착성을 향상시키기 위한 접착층과 후속 공정에서 구리 또는 구리 합금층을 보호하기 위한 보호층을 형성함으로써 저저항 배선을 구현함과 동시에 배선의 신뢰성을 확보할 수 있다.

한편 본 발명의 게이트 배선과 데이터 배선 모두에 금속질화물층을 형성하고 있으나 필요에 따라 게이트 배선과 데이터 배선 중 어느 하나에만 금속질화물층 구조를 적용할 수도 있다.

이러한 방법은 앞에서 설명한 바와 같이, 5매의 마스크를 이용하는 제조 방법에 적용할 수 있지만, 4매 마스크를 이용하는 액정 표시 장치용 박막 트랜지스터 기판의 제조 방법에서도 동일하게 적용할 수 있다. 이에 대하여 도면을 참조하여 상세하게 설명하기로 한다.

먼저, 도 8 내지 도 10을 참고로 하여 본 발명의 실시예에 따른 4매 마스크를 이용하여 완성된 액정 표시 장치용 박막 트랜지스터 기판의 단위 화소 구조에 대하여 상세히 설명한다.

도 8은 본 발명의 제2 실시예에 따른 액정 표시 장치용 박막 트랜지스터 기판의 배치도이고, 도 9 및 도 10은 각각 도 8에 도시한 박막 트랜지스터 기판의 IX-IX' 선 및 X-X' 선에 대한 단면도이다.

먼저, 절연 기판(10) 위에는 제1 실시예와 동일하게 제1 게이트 배선층(221, 241, 262) 및 제2 게이트 배선층(222, 242, 262)의 2중층으로 이루어져 있는 게이트 배선(22, 24, 26)이 형성되어 있다.

또한, 기판(10) 위에는 게이트선(22)과 평행하게 유지 전극선(28)이 형성되어 있다. 유지 전극선(28) 역시 제1 게이트 배선층(281)과 제2 게이트 배선층(282)의 2중층으로 이루어져 있다. 유지 전극선(28)은 후술할 화소 전극(82)과 연결된 유지 축전기용 도전체(68)와 중첩되어 화소의 전하 보존 능력을 향상시키는 유지 축전기를 이루며, 후술할 화소 전극(82)과 게이트선(22)의 중첩으로 발생하는 유지 용량이 충분할 경우 형성하지 않을 수도 있다. 유지 전극선(28)에는 상부 기판의 공통 전극과 동일한 전압이 인가되는 것이 보통이다.

게이트 배선(22, 24, 26) 및 유지 전극선(28) 위에는 질화 규소(SiN_x) 따위로 이루어진 게이트 절연막(30)이 형성되어 게이트 배선(22, 24, 26) 및 유지 전극선(28)을 덮고 있다.

게이트 절연막(30) 위에는 수소화 비정질 규소(hydrogenated amorphous silicon) 따위의 반도체로 이루어진 반도체 패턴(42, 48)이 형성되어 있으며, 반도체 패턴(42, 48) 위에는 인(P) 따위의 n형 불순물이 고농도로 도핑되어 있는 비정 질 규소 따위로 이루어진 저항성 접촉층(ohmic contact layer) 패턴 또는 중간층 패턴(55, 56, 58)이 형성되어 있다.

저항성 접촉층 패턴(55, 56, 58) 위에는 제1 데이터 배선층(621, 641, 651, 661, 681) 및 제2 데이터 배선층(622, 642, 652, 662, 682)의 3중층으로 이루어져 있는 데이터 배선(62, 64, 65, 66, 68)이 형성되어 있다. 제1 데이터 배선층(621, 641, 651, 661, 681)은 금속 질화물층으로 이루어져 있고, 제2 데이터 배선층(622, 642, 652, 662, 682)은 구리 또는 구리합금으로 이루어져 있다. 데이터 배선은 세로 방향으로 형성되어 있으며 데이터선(62)의 한쪽 끝에 연결되어 외부로부터의 화상 신호를 인가받는 데이터선의 끝 부분(68)을 가지는 데이터선(62), 데이터선(62)의 분지인 박막 트랜지스터의 소스 전극(65)으로 이루어진 데이터선부(62, 68, 65)를 포함하며, 또한 데이터선부(62, 68, 65)와 분리되어 있으며 게이트 전극(26) 또는 박막 트랜지스터의 채널부(C)에 대하여 소스 전극(65)의 반대쪽에 위치하는 박막 트랜지스터의 드레인 전극(66)과 유지 전극선(28) 위에 위치하고 있는 유지 축전기용 도전체(64)도 포함한다. 유지 전극선(28)을 형성하지 않을 경우 유지 축전기용 도전체(64) 또한 형성하지 않는다.

접촉층 패턴(55, 56, 58)은 그 하부의 반도체 패턴(42, 48)과 그 상부의 데이터 배선(62, 64, 65, 66, 68)의 접촉 저항을 낮추어 주는 역할을 하며, 데이터 배선(62, 64, 65, 66, 68)과 완전히 동일한 형태를 가진다. 즉, 데이터선부 중간층 패턴(55)은 데이터선부(62, 68, 65)와 동일하고, 드레인 전극용 중간층 패턴(56)은 드레인 전극(66)과 동일하며, 유지 축전기용 중간층 패턴(58)은 유지 축전기용 도전체(64)와 동일하다.

한편, 반도체 패턴(42, 48)은 박막 트랜지스터의 채널부(C)를 제외하면 데이터 배선(62, 64, 65, 66, 68) 및 저항성 접촉층 패턴(55, 56, 58)과 동일한 모양을 하고 있다. 구체적으로는, 유지 축전기용 반도체 패턴(48)과 유지 축전기용 도전체(64) 및 유지 축전기용 접촉층 패턴(58)은 동일한 모양이지만, 박막 트랜지스터용 반도체 패턴(42)은 데이터 배선 및 접촉층 패턴의 나머지 부분과 약간 다르다. 즉, 박막 트랜지스터의 채널부(C)에서 데이터선부(62, 68, 65), 특히 소스 전극(65)과 드레인 전극(66)이 분리되어 있고 데이터선부 중간층(55)과 드레인 전극용 접촉층 패턴(56)도 분리되어 있으나, 박막 트랜지스터용 반도체 패턴(42)은 이곳에서 끊어지지 않고 연결되어 박막 트랜지스터의 채널을 생성한다.

데이터 배선(62, 64, 65, 66, 68) 위에는 질화규소나 PECVD(plasma enhanced chemical vapor deposition) 방법에 의하여 증착된 a-Si:C:O 막 또는 a-Si:O:F 막(저유전율 CVD막) 또는 유기 절연막으로 이루어진 보호막(70)이 형성되어 있다. 보호막(70)은 드레인 전극(66), 데이터선의 끝 부분(68) 및 유지 축전기용 도전체(68)를 드러내는 접촉 구멍(76, 78, 72)을 가지고 있으며, 또한 게이트 절연막(30)과 함께 게이트선의 끝 부분(24)을 드러내는 접촉 구멍(74)을 가지고 있다.

보호막(70) 위에는 박막 트랜지스터로부터 화상 신호를 받아 상판의 전극과 함께 전기장을 생성하는 화소 전극(82)이 형성되어 있다. 화소 전극(82)은 ITO 도는 IZO(indium tin oxide) 따위의 투명한 도전 물질로 만들어지며, 접촉 구멍(76)을 통하여 드레인 전극(66)과 물리적·전기적으로 연결되어 화상 신호를 전달받는 다. 화소 전극(82)은 또한 이웃하는 게이트선(22) 및 데이터선(62)과 중첩되어 개구율을 높이고 있으나, 중첩되지 않을 수도 있다. 또한 화소 전극(82)은 접촉 구멍(72)을 통하여 유지 축전기용 도전체(64)와도 연결되어 도전체 패턴(64)으로 화상 신호를 전달한다. 한편, 게이트선의 끝 부분(24) 및 데이터선의 끝 부분(68) 위에는 접촉 구멍(74, 78)을 통하여 각각 이들과 연결되는 접촉 보조 부재(86, 88)가 형성되어 있다. 이 접촉 보조 부재는 끝 부분(24, 68)과 외부 회로 장치와의 접착성을 보완하고 게이트선 및 데이터선 각각의 끝 부분(24, 68)을 보호하는 역할을 하는 것으로 필수적인 것은 아니며, 이들의 적용 여부는 선택적이다.

그러면, 도 8 내지 도 10의 구조를 가지는 액정 표시 장치용 박막 트랜지스터 기판을 4매 마스크를 이용하여 제조하는 방법에 대하여 상세하게 도 8 내지 도 10과 도 11a 내지 도 18c를 참조하여 설명하기로 한다.

먼저, 도 11a 내지 11c에 도시한 바와 같이, 제1 실시예와 동일하게 제1 게이트 배선층(221, 241, 261, 281) 및 제2 게이트 배선층(222, 242, 262, 282)을 적층한 다음, 사진 식각하여 게이트선(22), 게이트 전극(26)을 포함하는 게이트 배선과 유지 전극선(28)을 형성한다. 이때 외부 회로와 연결되는 게이트선(22)의 한 쪽 끝 부분(24)은 폭이 확장되어 있다.

다음, 도 12a 및 12b에 도시한 바와 같이, 질화 규소로 이루어진 게이트 절연막(30), 반도체층(40), 중간층(50)을 화학 기상 증착법을 이용하여 각각 1,500 Å 내지 5,000 Å, 500 Å 내지 2,000 Å, 300 Å 내지 600 Å의 두께로 연속 증착하고, 이어 데이터 배선을 형성하기 위한 제1 도전막(601) 및 제2 도전막(602)을 스퍼터링 등의 방법으로 증착하여 도전체층(60)을 형성한 다음 그 위에 감광막(110)을 1㎛ 내지 2㎛의 두께로 도포한다.

그 후, 마스크를 통하여 감광막(110)에 빛을 조사한 후 현상하여, 도 13b 및 13c에 도시한 바와 같이, 감광막 패턴(112, 114)을 형성한다. 이때, 감광막 패턴(112, 114) 중에서 박막 트랜지스터의 채널부(C), 즉 소스 전극(65)과 드레인 전극(66) 사이에 위치한 제1 부분(114)은 데이터 배선부(A), 즉 데이터 배선(62, 64, 65, 66, 68)이 형성될 부분에 위치한 제2 부분(112)보다 두께가 작게 되도록 하며, 기타 부분(B)의 감광막은 모두 제거한다. 이 때, 채널부(C)에 남아 있는 감광막(114)의 두께와 데이터 배선부(A)에 남아 있는 감광막(112)의 두께의 비는 후에 후술할 식각 공정에서의 공정 조건에 따라 다르게 하여야 하되, 제1 부분(114)의 두께를 제2 부분(112)의 두께의 1/2 이하로 하는 것이 바람직하며, 예를 들면, 4,000 Å 이하인 것이 좋다.

이와 같이, 위치에 따라 감광막의 두께를 달리하는 방법으로 여러 가지가 있을 수 있으며, A 영역의 빛 투과량을 조절하기 위하여 주로 슬릿(slit)이나 격자 형태의 패턴을 형성하거나 반투명막을 사용한다.

이때, 슬릿 사이에 위치한 패턴의 선 폭이나 패턴 사이의 간격, 즉 슬릿의 폭은 노광시 사용하는 노광기의 분해능보다 작은 것이 바람직하며, 반투명막을 이용하는 경우에는 마스크를 제작할 때 투과율을 조절하기 위하여 다른 투과율을 가지는 박막을 이용하거나 두께가 다른 박막을 이용할 수 있다.

이와 같은 마스크를 통하여 감광막에 빛을 조사하면 빛에 직접 노출되는 부 분에서는 고분자들이 완전히 분해되며, 슬릿 패턴이나 반투명막이 형성되어 있는 부분에서는 빛의 조사량이 적으므로 고분자들은 완전 분해되지 않은 상태이며, 차광막으로 가려진 부분에서는 고분자가 거의 분해되지 않는다. 이어 감광막을 현상하면, 고분자 분자들이 분해되지 않은 부분만이 남고, 빛이 적게 조사된 중앙 부분에는 빛에 전혀 조사되지 않은 부분보다 얇은 두께의 감광막이 남길 수 있다. 이때, 노광 시간을 길게 하면 모든 분자들이 분해되므로 그렇게 되지 않도록 해야 한다.

이러한 얇은 두께의 감광막(114)은 리플로우가 가능한 물질로 이루어진 감광막을 이용하고 빛이 완전히 투과할 수 있는 부분과 빛이 완전히 투과할 수 없는 부분으로 나뉘어진 통상적인 마스크로 노광한 다음 현상하고 리플로우시켜 감광막이 잔류하지 않는 부분으로 감광막의 일부를 흘러내리도록 함으로써 형성할 수도 있다.

이어, 감광막 패턴(114) 및 그 하부의 막들, 즉 도전체층(60), 중간층(50) 및 반도체층(40)에 대한 식각을 진행한다. 이때, 데이터 배선부(A)에는 데이터 배선 및 그 하부의 막들이 그대로 남아 있고, 채널부(C)에는 반도체층만 남아 있어야 하며, 나머지 부분(B)에는 위의 3개 층(60, 50, 40)이 모두 제거되어 게이트 절연막(30)이 드러나야 한다.

먼저, 도 14a 및 14b에 도시한 것처럼, 기타 부분(B)의 노출되어 있는 도전체층(60)을 제거하여 그 하부의 중간층(50)을 노출시킨다. 이 과정에서는 건식 식각 또는 습식 식각 방법을 모두 사용할 수 있으며, 이때 도전체층(60)은 식각되고 감광막 패턴(112, 114)은 거의 식각되지 않는 조건하에서 행하는 것이 좋다. 그러나, 건식 식각의 경우 도전체층(60)만을 식각하고 감광막 패턴(112, 114)은 식각되지 않는 조건을 찾기가 어려우므로 감광막 패턴(112, 114)도 함께 식각되는 조건하에서 행할 수 있다. 이 경우에는 습식 식각의 경우보다 제1 부분(114)의 두께를 두껍게 하여 이 과정에서 제1 부분(114)이 제거되어 하부의 도전체층(60)이 드러나는 일이 생기지 않도록 한다.

이렇게 하면, 도 14a 및 도 14b에 나타낸 것처럼, 채널부(C) 및 데이터 배선부(B)의 도전체층, 즉 소스/드레인용 도전체 패턴(67)과 유지 축전기용 도전체(64)만이 남고 기타 부분(B)의 도전체층(60)은 모두 제거되어 그 하부의 중간층(50)이 드러난다. 이때 남은 도전체 패턴(67, 64)은 소스 및 드레인 전극(65, 66)이 분리되지 않고 연결되어 있는 점을 제외하면 데이터 배선(62, 64, 65, 66, 68)의 형태와 동일하다. 또한 건식 식각을 사용한 경우 감광막 패턴(112, 114)도 어느 정도의 두께로 식각된다.

이어, 도 15a 및 15b에 도시한 바와 같이, 기타 부분(B)의 노출된 중간층(50) 및 그 하부의 반도체층(40)을 감광막의 제1 부분(114)과 함께 건식 식각 방법으로 동시에 제거한다. 이 때의 식각은 감광막 패턴(112, 114)과 중간층(50) 및 반도체층(40)(반도체층과 중간층은 식각 선택성이 거의 없음)이 동시에 식각되며 게이트 절연막(30)은 식각되지 않는 조건하에서 행하여야 하며, 특히 감광막 패턴(112, 114)과 반도체층(40)에 대한 식각비가 거의 동일한 조건으로 식각하는 것이 바람직하다. 예를 들어, SF₆과 HCl의 혼합 기체나, SF₆과 O ₂의 혼합 기체를 사용하면 거의 동일한 두께로 두 막을 식각할 수 있다. 감광막 패턴(112, 114)과 반도체층(40)에 대한 식각비가 동일한 경우 제1 부분(114)의 두께는 반도체층(40)과 중간층(50)의 두께를 합한 것과 같거나 그보다 작아야 한다.

이렇게 하면, 도 15a 및 15b에 나타낸 바와 같이, 채널부(C)의 제1 부분(114)이 제거되어 소스/드레인용 도전체 패턴(67)이 드러나고, 기타 부분(B)의 중간층(50) 및 반도체층(40)이 제거되어 그 하부의 게이트 절연막(30)이 드러난다. 한편, 데이터 배선부(A)의 제2 부분(112) 역시 식각되므로 두께가 얇아진다. 또한, 이 단계에서 반도체 패턴(42, 48)이 완성된다. 도면 부호 57과 58은 각각 소스/드레인용 도전체 패턴(67) 하부의 중간층 패턴과 유지 축전기용 도전체(64) 하부의 중간층 패턴을 가리킨다.

이어 애싱(ashing)을 통하여 채널부(C)의 소스/드레인용 도전체 패턴(67) 표면에 남아 있는 감광막 찌꺼기를 제거한다.

다음, 도 16a 및 16b에 도시한 바와 같이 채널부(C)의 소스/드레인용 도전체 패턴(67) 및 그 하부의 소스/드레인용 중간층 패턴(57)을 식각하여 제거한다. 이 때, 식각은 소스/드레인용 도전체 패턴(67)과 중간층 패턴(57) 모두에 대하여 건식 식각만으로 진행할 수도 있으며, 소스/드레인용 도전체 패턴(67)에 대해서는 습식 식각으로, 중간층 패턴(57)에 대해서는 건식 식각으로 행할 수도 있다. 전자의 경우 소스/드레인용 도전체 패턴(67)과 중간층 패턴(57)의 식각 선택비가 큰 조건하 에서 식각을 행하는 것이 바람직하며, 이는 식각 선택비가 크지 않을 경우 식각 종점을 찾기가 어려워 채널부(C)에 남는 반도체 패턴(42)의 두께를 조절하기가 쉽지 않기 때문이다. 습식 식각과 건식 식각을 번갈아 하는 후자의 경우에는 습식 식각되는 소스/드레인용 도전체 패턴(67)의 측면은 식각되지만, 건식 식각되는 중간층 패턴(57)은 거의 식각되지 않으므로 계단 모양으로 만들어진다. 중간층 패턴(57) 및 반도체 패턴(42)을 식각할 때 사용하는 식각 기체의 예로는 CF₄와 HCl의 혼합 기체나 CF₄와 O₂의 혼합 기체를 들 수 있으며, CF₄와 O₂를 사용하면 균일한 두께로 반도체 패턴(42)을 남길 수 있다. 이때, 도 15b에 도시한 것처럼 반도체 패턴(42)의 일부가 제거되어 두께가 작아질 수도 있으며 감광막 패턴의 제2 부분(112)도 이때 어느 정도의 두께로 식각된다. 이때의 식각은 게이트 절연막(30)이 식각되지 않는 조건으로 행하여야 하며, 제2 부분(112)이 식각되어 그 하부의 데이터 배선(62, 64, 65, 66, 68)이 드러나는 일이 없도록 감광막 패턴이 두꺼운 것이 바람직함은 물론이다.

이렇게 하면, 소스 전극(65)과 드레인 전극(66)이 분리되면서 데이터 배선(62, 64, 65, 66, 68)과 그 하부의 접촉층 패턴(55, 56, 58)이 완성된다.

마지막으로 데이터 배선부(A)에 남아 있는 감광막 제2 부분(112)을 제거한다. 그러나, 제2 부분(112)의 제거는 채널부(C) 소스/드레인용 도전체 패턴(67)을 제거한 후 그 밑의 중간층 패턴(57)을 제거하기 전에 이루어질 수도 있다.

앞에서 설명한 것처럼, 습식 식각과 건식 식각을 교대로 하거나 건식 식각만 을 사용할 수 있다. 후자의 경우에는 한 종류의 식각만을 사용하므로 공정이 비교적 간편하지만, 알맞은 식각 조건을 찾기가 어렵다. 반면, 전자의 경우에는 식각 조건을 찾기가 비교적 쉬우나 공정이 후자에 비하여 번거로운 점이 있다.

다음, 도 17a 및 도 17b에 도시한 바와 같이, 질화규소나 a-Si:C:O 막 또는 a-Si:O:F 막을 화학 기상 증착(CVD) 법에 의하여 성장시키거나 유기 절연막을 도포하여 보호막(70)을 형성한다.

이어, 도 18a 내지 도 18c에 도시한 바와 같이, 보호막(70)을 게이트 절연막(30)과 함께 사진 식각하여 드레인 전극(66), 게이트선의 끝 부분(24), 데이터선의 끝 부분(68) 및 유지 축전기용 도전체(64)를 각각 드러내는 접촉 구멍(76, 74, 78, 72)을 형성한다.

마지막으로, 도 9 내지 도 11에 도시한 바와 같이, 400 Å 내지 500 Å 두께의 ITO층 또는 IZO층을 증착하고 사진 식각하여 드레인 전극(66) 및 유지 축전기용 도전체(64)와 연결된 화소 전극(82), 게이트선의 끝 부분(24)과 게이트 접촉 보조 부재(86) 및 데이터선의 끝 부분(68)과 연결된 데이터 접촉 보조 부재(88)를 형성한다.

한편, ITO나 IZO를 적층하기 전의 예열(pre-heating) 공정에서 사용하는 기체로는 질소를 사용하는 것이 바람직하며, 이는 접촉 구멍(72, 74, 76, 78)을 통해 드러난 금속막(24, 64, 66, 68)의 상부에 금속 산화막이 형성되는 것을 방지하기 위함이다.

이러한 본 발명의 제2 실시예에서는 제1 실시예에 따른 효과뿐만 아니라 데 이터 배선(62, 64, 65, 66, 68)과 그 하부의 접촉층 패턴(55, 56, 58) 및 반도체 패턴(42, 48)을 하나의 마스크를 이용하여 형성하고 이 과정에서 소스 전극(65)과 드레인 전극(66)을 분리함으로써 제조 공정을 단순화할 수 있다.

한편 본 발명의 제2 실시예에서도 게이트 배선과 데이터 배선 모두를 2중 층으로 형성하고 있으나 필요에 따라 게이트 배선과 데이터 배선 중 어느 하나에만 3중층 구조를 적용할 수도 있다.

이러한 본 발명의 실시예에 따른 제조 공정에서 배선 또는 배선과 함께 그 하부의 비정질 규소층을 패터닝하는 방법으로 두 가지를 들 수 있다.

첫째는 금속 질화물층 및 은의 금속층을 연속하여 증착하고, 그 위에 감광막 패턴을 형성한 후, 초산, 인산, 질산의 혼합물로 이루어진 식각제를 사용하여 2개층을 동시에 식각하는 것이다.

둘째는 Ag 전용 식각제를 사용하여 Ag의 금속층을 함께 식각하고, 접착층으로 사용하는 금속 질화물층은 저항성 접촉층과 함께 식각하는 것이다. 이러한 방법은 데이터 배선을 형성할 때 사용할 수 있다.

이상의 두 가지 방법 모두 2중층 구조의 배선을 형성하기 위하여 별도의 추가 공정을 필요로 하지 않다.

한편, 본 발명의 실시예에 따른 반도체 소자용 배선은 박막 트랜지스터 어레이 위에 색 필터가 형성되어 있는 COA(color filter on array) 액정 표시 장치용 박막 트랜지스터 기판의 구조에서도 동일하게 적용할 수 있다. 이에 대하여 도면을 참조하여 구체적으로 설명하기로 한다.

도 19는 본 발명의 제3 실시예에 따른 액정 표시 장치용 박막 트랜지스터 기판의 구조를 도시한 배치도이고, 도 20는 도 19에서 XIX-XIX' 선을 따라 잘라 도시한 단면도이다.

대부분의 구조는 도 2 및 도 3과 대개 동일하다.

하지만, 보호막(70) 하부의 화소 영역에는 드레인 전극(66)과 유지 축전기용 도전체 패턴(64)을 드러내는 개구부(C1, C2)를 가지는 적, 녹, 청의 컬러 필터(R, G, B)가 세로 방향으로 형성되어 있다. 여기서, 적, 녹, 청의 컬러 필터(R, G, B)의 경계는 데이터선(61) 상부에서 일치하여 도시되어 있지만, 데이터선(61) 상부에서 서로 중첩되어 화소 영역 사이에서 누설되는 빛을 차단하는 기능을 가질 수 있으며, 게이트선 및 데이터선 각각의 끝 부분(24, 68)이 배치되어 있는 패드부에서는 형성되어 있지 않다.

청, 녹, 청의 컬러 필터(R, G, B) 상부의 보호막(70)은 게이트 절연막(30)과 함께 게이트선의 끝 부분(24), 데이터선의 끝 부분(68), 드레인 전극(66) 및 유지 축전기용 도전체(64)를 드러내는 접촉 구멍(74, 78, 76, 72)을 가지고 있다. 이때, 드레인 전극(66) 및 유지 축전기용 도전체(64)를 드러내는 접촉 구멍(76, 74)은 컬러 필터(R, G, B)의 개구부(C1, C2) 안쪽에 위치한다.

이러한 COA 구조의 액정 표시 장치용 박막 트랜지스터 기판의 구조에서도 제1 및 제2 실시예에서와 같이 동일한 효과를 얻을 수 있다.

이상에서 본 발명의 바람직한 일 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.

반도체 소자용 기판의 Si 계면과 금속층 사이에 금속 질화물층을 형성하면 금속이 Si 계면으로의 확산이 방지되어 금속층의 물성 열하가 억제되고, 금속층과 Si 계면의 접착력이 향상되어 에칭 등과 같은 기판의 후처리 공정에 있어서의 금속 박막의 들뜸, 벗겨짐 현상을 억제할 수 있어 배선의 신뢰도를 확보할 수 있다.

Claims

표면에 Si를 포함하는 부재,

상기 표면에 Th, Hf, Zr, Ti, Ce, Sc, U, Be, La, B, Nb, Mg, V, Ca, Si, Li, Ba, Mn, In, Ga, Fe, Zn, Co, V, Ir, Re, Rh, Os, Ru, Pd 및 Pt로 이루어진 군으로부터 선택되는 하나 이상의 합금용 금속을 포함하는 구리합금의 질화물층,

그리고 상기 구리합금의 질화물층의 상부에 Th, Hf, Zr, Ti, Ce, Sc, U, Be, La, B, Nb, Mg, V, Ca, Si, Li, Ba, Mn, In, Ga, Fe, Zn, Co, V, Ir, Re, Rh, Os, Ru, Pd 및 Pt로 이루어진 군으로부터 선택되는 하나 이상의 합금용 금속을 포함하는 구리합금층을 포함하고,

상기 구리 합금 중 Cu 이외의 합금용 금속 원소의 함량은 0.5 내지 15 at%인 배선구조.
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제1항에 있어서,

상기 구리 합금의 질화물층의 두께는 50 내지 1,000 Å인 배선 구조.
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제1항에 있어서,

상기 부재는 유리 또는 플라스틱인 배선 구조.
절연 기판,

상기 절연 기판 위에 형성되어 있는 제1 신호선,

상기 제1 신호선 위에 형성되어 있는 제1 절연막,

상기 제1 절연막 위에 형성되어 있으며 상기 제1 신호선과 교차하고 있는 제2 신호선,

상기 제1 신호선 및 상기 제2 신호선과 전기적으로 연결되어 있는 박막 트랜지스터,

상기 박막 트랜지스터 위에 형성되어 있는 제2 절연막,

상기 제2 절연막 위에 형성되어 있으며 상기 제2 절연막에 형성된 접촉구를 통해서 상기 박막 트랜지스터와 연결되어 있는 화소 전극

을 포함하며,

상기 제1 신호선 또는 제2 신호선은 Th, Hf, Zr, Ti, Ce, Sc, U, Be, La, B, Nb, Mg, V, Ca, Si, Li, Ba, Mn, In, Ga, Fe, Zn, Co, V, Ir, Re, Rh, Os, Ru, Pd 및 Pt로 이루어진 군으로부터 선택되는 하나 이상의 합금용 금속을 포함하는 구리합금의 질화물층,

그리고 상기 구리합금의 질화물층의 상부에 Th, Hf, Zr, Ti, Ce, Sc, U, Be, La, B, Nb, Mg, V, Ca, Si, Li, Ba, Mn, In, Ga, Fe, Zn, Co, V, Ir, Re, Rh, Os, Ru, Pd 및 Pt로 이루어진 군으로부터 선택되는 하나 이상의 합금용 금속을 포함하는 구리 합금층으로 이루어지고,

상기 제1 신호선과 제2 신호선 사이에 형성되어 있는 반도체층 패턴과 저항성 접촉층을 더 포함하고,

상기 저항성 접촉층은 상기 제2 신호선과 실질적으로 동일한 구조를 가지는 박막 트랜지스터 기판.
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제8항에 있어서,

상기 박막 트랜지스터는 상기 제1 신호선과 연결되어 있는 게이트 전극,

상기 저항성 접촉층 위에 형성되어 있으며 상기 제2 신호선과 연결되어 있는 소스 전극,

상기 저항성 접촉층 위에 형성되어 있으며 상기 소스 전극과 마주하는 드레인 전극을 포함하고,

상기 반도체층 패턴은 상기 소스 전극과 상기 드레인 전극 사이의 채널부를 제외하고 상기 제2 신호선과 동일한 평면 모양을 가지는 박막 트랜지스터 기판.
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