CN1748318A - 薄膜晶体管基片 - Google Patents

薄膜晶体管基片 Download PDF

Info

Publication number
CN1748318A
CN1748318A CNA2004800036722A CN200480003672A CN1748318A CN 1748318 A CN1748318 A CN 1748318A CN A2004800036722 A CNA2004800036722 A CN A2004800036722A CN 200480003672 A CN200480003672 A CN 200480003672A CN 1748318 A CN1748318 A CN 1748318A
Authority
CN
China
Prior art keywords
layer
thin
film transistor
transistor substrate
display unit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CNA2004800036722A
Other languages
English (en)
Inventor
郑敞午
赵范锡
崔熙焕
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of CN1748318A publication Critical patent/CN1748318A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78651—Silicon transistors
    • H01L29/7866—Non-monocrystalline silicon transistors
    • H01L29/78663—Amorphous silicon transistors
    • H01L29/78669—Amorphous silicon transistors with inverted-type structure, e.g. with bottom gate
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/136286—Wiring, e.g. gate line, drain line
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/45—Ohmic electrodes
    • H01L29/456—Ohmic electrodes on silicon
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4908—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET for thin film semiconductor, e.g. gate of TFT
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/136286—Wiring, e.g. gate line, drain line
    • G02F1/136295—Materials; Compositions; Manufacture processes

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Ceramic Engineering (AREA)
  • Nonlinear Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Optics & Photonics (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Mathematical Physics (AREA)
  • Thin Film Transistor (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Liquid Crystal (AREA)

Abstract

本发明公开了一种LCD装置的薄膜晶体管基片及其制造方法。该薄膜晶体管基片包括形成在含有硅的绝缘层图样上的镍－硅化物层及在镍－硅化物层上形成的金属层。将镍涂布在含有硅的绝缘层图样并且将金属层涂布在镍涂布层上。然后，在大约200～350℃的温度下进行热处理以获得镍－硅化物层。由于通过应用镍－硅化物布线制造LCD装置的薄膜晶体管基片，所以可以获得具有低电阻率且具有良好欧姆接触特性的装置。

Description

薄膜晶体管基片
技术领域
本发明涉及显示装置的薄膜晶体管基片以及该薄膜晶体管基片的制造方法。更特别地，本发明涉及包括具有良好欧姆接触特性的镍-硅化物布线的LCD装置的薄膜晶体管基片以及该薄膜晶体管基片的制造方法。
背景技术
通常地，显示装置是用于将电信号转换为可视图像，以使用户可以直接识别信息的电光学装置。在这种显示装置中，LCD装置是一种利用液晶光学特性的显示装置。即，该LCD装置用于显示根据通过向其施加电场来改变液晶分子的排列而产生的图像。
当薄膜晶体管用于大尺寸显示装置时，晶体管的栅极阻抗应该非常小以防止信号的延迟或图像的闪烁。由于金属具有较小的阻抗和较高的电导率，因此例如可以采用铜(Cu)和铝(Al)。然而，这些金属的加工受限。特别是，铜在多种金属中，其电阻率最低，因此，采用铜的工艺开发需要非常注意。然而，当铜用于该工艺时，在基片或绝缘层上铜的粘接强度很低，而且在其上铜很容易形成活性氧化物薄膜。此外，当利用铜布线用于制造薄膜晶体管基片时，应该防止铜扩散到硅(Si)基片上，而且还应该确保铜在基片上的粘接强度。
因此，始终需要开发新的布线材料，从而可获得改善的晶体管特性和良好的装置的欧姆接触特性。
发明内容
技术问题：
考虑到上述问题，本发明的一个目的在于提供一种LCD装置的薄膜晶体管基片，其通过采用具有良好欧姆接触特性的布线材料而可获得改进的装置特性以及良好的晶体管特性。
本发明的另一个目的在于提供一种包括上述布线材料的LCD装置的薄膜晶体管基片的制造方法。
技术方案：
根据本发明的一个方面，提供了一种显示装置的薄膜晶体管基片，包括有形成在绝缘层图样上的镍-硅化物层以及形成在镍-硅化物层上的金属层。特别是，优选地，镍-硅化物层的厚度约为10～500，并且使用选自由铬(Cr)、钼(Mo)、钼-钨(Mo-W)、钽(Ta)、钛(Ti)构成的组中的至少一种形成金属层。另外，优选地，镍-硅化物层的薄膜电阻率为50Ω/cm或更低，且将镍-硅化物层及金属层用作栅极布线及数据布线的其中之一。此外，优选地，镍-硅化物层包括作为主要成份的NiSi2。
根据本发明的另一方面，提供了一种用于显示装置的薄膜晶体管基片的制造方法。根据该方法，在基片上形成栅极布线之后，蚀刻所述栅极布线以形成包括栅极线、栅极垫(gate pad)、及栅极电极的栅极图样。随后，在栅极图样上形成栅极绝缘层之后，在栅极绝缘层上形成半导体层图样及欧姆接触层图样。镀镍作为第一数据布线材料被涂布，并在其上涂布第二数据布线材料，并随后图样化以形成包括与栅极线交叉的数据线、与数据线连接的数据垫(datapad)、与栅极电极邻接并连接到数据线的源极、以及与以栅极电极为中心的源极电极相对的漏极电极。形成钝化层之后，对栅极绝缘层和钝化层进行图样化以形成露出栅极垫、数据垫、及漏极电极的接触孔。形成透明导电层，并随后蚀刻透明导电层以形成分别与栅极垫、数据垫、及漏极电极连接的辅助栅极垫、辅助数据垫、以及像素电极。此处，优选地，涂布有50～300厚度的第一数据布线材料，并且优选地，第二数据布线材料包括选自由Cr、Mo、Mo-W、Ta、Ti构成的组中的其中之一。此外，优选地，在涂布第一数据布线材料及第二数据布线材料后，在约200～350℃的温度下，在真空、大气压、或N2气体环境下进行热处理工艺。可选地，通过在后续的形成钝化层的过程中提供的热量来实现热处理。
根据本发明的再一方面，在用于显示装置的薄膜晶体管基片的制造方法中，在基片上形成栅极布线，并随后蚀刻栅极布线以形成包括栅极线、栅极垫、及栅极电极的栅极图样。在形成栅极绝缘层之后，形成半导体层、欧姆接触层、以及导电层。还形成有光刻胶图样，其包括第一部分、厚度比第一部分厚的第二部分、厚度比第一部分薄的第三部分。使用该光刻胶图样形成包括作为第一布线材料的包含有Ni的第一数据线、包括有第二二布线材料的第二数据线、与数据线连接的数据垫、以及包括有源极电极和漏极电极的数据布线，并且形成欧姆接触层图样及半导体层图样。在形成钝化层之后，使栅极绝缘层和钝化层形成图样以形成用于分别露出栅极垫、数据垫、以及漏极电极的接触孔。形成透明导电层，并随后蚀刻透明导电层以形成分别与栅极垫、数据垫、及漏极电极连接的辅助栅极垫、辅助数据垫、及像素电极。特别是，优选地，第一部分形成于源极电极和漏极电极之间，而第二部分形成于数据布线上。
根据本发明的又一方面，提供了一种用于显示装置的薄膜晶体管基片的制造方法。在该用于显示装置的薄膜晶体管基片的制造方法中，在绝缘基片上形成包括作为第一布线材料的、含有Ni的第一数据线和第二数据线之后，在基片上形成红、绿和蓝彩色滤光片；通过沉积缓冲材料形成缓冲层以覆盖数据布线及彩色滤光片。在缓冲层上形成栅极布线层之后，对栅极布线层图样化以形成包括栅极线及栅极电极的栅极布线。形成栅极绝缘层用于覆盖栅极布线。在栅极绝缘层上形成岛状的欧姆接触层和半导体层图样，并随后在栅极绝缘层和缓冲层形成第一接触孔用于露出数据线的一部分。在岛状的欧姆接触层图样上涂布透明导电材料，并随后进行蚀刻以形成源极电极和漏极电极，该源极电极和漏极电极单独形成作为同一层，并且形成包括与漏极电极连接的像素电极的像素布线，去除位于源极电极和漏极电极之间的欧姆接触层图样的外露部分以将欧姆接触层图样分离。
显示装置包括液晶显示器(LCD)、光学装置、半导体显示装置等。
根据本发明，由于通过应用镍-硅化物布线制造显示装置的薄膜晶体管基片，因此，可得到具有较低电阻率和良好欧姆接触特性的显示装置。
附图说明
通过以下参照附图对优选实施例进行的详细描述，本发明的上述和其他特征和优点将会变得更加显而易见，其中：
图1至图3是示出在根据本发明实施例的液晶显示装置的薄膜晶体管基片上形成镍-硅化物布线的方法的横截面图；
图4及图5是示出根据热处理，镍-硅化物层的薄膜电阻率的曲线图；
图6是根据本发明实施例的液晶显示装置的薄膜晶体管基片的示意性透视图；
图7是沿图6中的线II-II截取的横截面图；
图8至图11是示出根据本发明实施例的液晶显示装置的薄膜晶体管基片的制造方法的横截面图；
图12是根据本发明实施例的液晶显示装置的薄膜晶体管基片的示意性透视图；
图13及图14分别是沿图12中的线VII-VII′及IX-IX′截取的横截面图；
图15至图30是图13及图14所示的根据本发明实施例的液晶显示装置的薄膜晶体管基片的制造方法的横截面图；
图31是根据本发明实施例的液晶显示装置的薄膜晶体管基片的示意性透视图；
图32是沿图31中的线XIX-XIX′截取的横截面图；以及
图33至图40是根据本发明实施例的液晶显示装置的薄膜晶体管基片的制造方法的横截面图。
具体实施方式
下面，将对本发明的典型实施例进行详细地描述。
自对准硅化(salicidation；self-aligned silicide)工艺可用于在预定区域选择性地形成硅化物层。根据自对准硅化物工艺，沉积诸如钛(Ti)、钴(Co)、镍(Ni)等的金属材料，并随后进行热处理，用于当硅存在于底层(underlying layer)时形成钛-硅化物、钴-硅化物、镍-硅化物等。然后，沉积金属层以形成金属层。随后，通过硅化物层该金属层可方便地与含有硅的底层接触。
在这些金属当中，镍和硅可反应产生镍-硅化物层，镍-硅化物层的薄膜电阻率约为50Ω/cm或更低。因此，当将镍-硅化物层用于形成晶体管基片的布线时，其具有良好的欧姆接触特性。为了形成硅化物层，将镍的单层形成于含有硅的绝缘层上，并随后对镍的单层进行热处理。由于镍自身具有非常好的接触性，因此该镍的单层可用于栅极或源极/漏极电极的金属层。然而，因为镍为铁磁材料，所以不太容易通过溅射工艺形成镍层。
当使用溅射装置形成镍层时，溅射目标的厚度应在大约3mmt(3mm厚度)或更低。当需要更厚的镍层时，应该采用包括强磁力磁体的装置。然而，随着层的厚度的增加，不可能很容易地控制所形成的层的均匀度。而且，当层的厚度增加时，因为镍是铁磁材料，所以应该降低装置的磁场强度，从而降低了生产效率。
考虑到上述问题，可采用以下解决方法。即，将镍沉积成具有大约10～500的足够薄的厚度，并随后将可与镍良好接触的第二金属材料沉积在上述形成的镍层上以形成金属双层，然后，进行后续的热处理以将镍转化为镍-硅化物。
当镍层的厚度小于10时，装置的欧姆接触特性的改进可能会非常小。当镍层的厚度大于500时，其生产效率会下降。因此，优选地，镍层的厚度在大约10～500的范围之内。
可使用各种金属用于在镍层上形成第二金属层，当考虑到与镍的粘贴力、电阻率等时，可优选使用包括Cr、Mo、Mo-W、Ta、Ti等的金属。
下面，将参照附图对根据本发明的包括低电阻率的布线结构的薄膜晶体管及其制造方法进行详细地描述。
图1至图3是示出在根据本发明实施例的LCD装置的薄膜晶体管基片上形成镍-硅化物布线的方法的横截面图
如图1所示，在含有硅的基片10上形成厚度为大约10～500的镍层11之后，再在镍层11上形成第二金属层12。
如图2所示，通过另外的热处理工艺或在后续工艺中进行加热，将镍层11转化为镍-硅化物化合物层11a。
如图3所示，通过在预定蚀刻条件下所进行的蚀刻工艺，在基片10上形成包括有镍-硅化物图样11b及第二金属层图样12b的布线层图样13b。
下面对将镍层11转化为镍-硅化物层11a的热处理工艺的优选条件进行说明。
图4及图5是示出了根据热处理条件的镍-硅化物层薄膜电阻率的曲线图。图4示出了薄膜电阻率与热处理温度的关系，图5示出了薄膜电阻率与热处理时间的关系。
如图4所示，示出了当热处理时间为一个小时时，相对于大约200℃到大约300℃的热处理温度下的镍-硅化物层的薄膜电阻率。在曲线图中，当在200℃左右的温度下进行一个小时的热处理时，镍-硅化物层的薄膜电阻率约为50Ω/cm。随着热处理温度的增加，薄膜电阻率降低，并且当220℃左右的温度下进行一个小时的热处理时，镍-硅化物层的薄膜电阻率约为10Ω/cm或更低。
如图5所示，示出了当将热处理温度固定在260℃时，相对于大约0到550分钟的热处理时间的镍-硅化物层的薄膜电阻率。在曲线图中，刚开始随着热处理时间的增加，薄膜电阻率显著地降低，随后保持为一定值。
热处理温度特性和热处理时间特性是彼此互补的特性。也就是说，当热处理温度降低时，热处理时间会变长，并且当热处理温度升高时，热处理时间会缩短。鉴于不同的环境，可以应用任何适当的条件。只要当这样形成的镍-硅化物层的薄膜电阻率在大约50Ω/cm或更低时，可获得所需的效果。当考虑到这样所获得的结果时，优选地，热处理条件包括在约20～100分钟的时间范围内，以及在大约200～350℃的温度下。
然而，热处理过程中的大气环境没有限制，可以采用任意的大气环境，如空气、真空、或氮气(N2)的大气环境。此外，可以在形成镍层后独立地进行热处理工艺，或者为了节省时间和提高生产率也可省略热处理工艺。可在随后的工艺过程中(例如，形成钝化层的步骤中)进行热处理工艺。然而，当独立地进行热处理工艺时，需确保稳定的工艺条件。此外，当在形成镍-硅化物层后进行热处理工艺时，可在稳定的条件下进行后续工艺。
在根据上述各种条件完成热处理工艺之后，将镍与包含在底层的硅结合以形成镍-硅化物。这里，镍-硅化物包括NiSi、Ni2Si、NiSi2等。镍-硅化物优选地包括NiSi2作为其主要成分。
下面，参照图6及图7详细描述根据本发明的一个实施例的LCD装置的薄膜晶体管基片的结构。
图6是根据本发明的一个实施例的LCD装置的薄膜晶体管基片的示意性透视图，而图7是沿图6中的线II-II截取的横截面图。
在绝缘基片10上，形成包括有第一栅极布线层221、241、261，以及第二栅极布线层222、242、262的栅极布线。第一栅极布线层221、241、261由铬、铝-钕(Al-Mo)合金等形成，而第二栅极布线层222、242、262由铝-钕合金、钼等形成。栅极布线包括沿水平方向延伸的栅极线22、与栅极线22的端部连接用于将外部的栅极信号传送给栅极线22的栅极垫24、以及与栅极线22连接的薄膜晶体管的栅极电极26。
在基片10上形成有栅极绝缘层30以覆盖栅极布线22、24和26。栅极绝缘层30由氮化硅(SiNx)等组成。
在栅极电极24的栅极绝缘层30上，形成由诸如非晶硅的半导体材料组成的岛状的半导体层40。在半导体层40上，形成由硅化物或重掺杂n型杂质的n+氢化非晶硅制成的欧姆接触层55和56。
在欧姆接触层55和56及栅极绝缘层30上形成包括镍-硅化物层62a、65a、66a和68a及第二金属层62b，65b，66b和68b的数据布线层62、65、66和68。数据布线层62、65、66和68包括：数据线62，沿纵向形成并与栅极线22交叉以限定出像素62；源极电极65，其从数据线62中分离出并延伸到欧姆接触层55的上部；数据垫68，连接在数据线62端部，并接收来自外部的图像信号；以及漏极电极66，与源极电极65分开形成，并相对于栅极电极26形成于与源极电极65的欧姆接触层55相对的欧姆接触层56的上部。在数据布线层62、65、66和68及未被数据布线层覆盖的半导体层40上形成有钝化层70。
通过钝化层70，形成分别用于露出漏极电极66及数据垫68的接触孔76和78，并形成用于露出栅极绝缘层30和栅极垫24的接触孔74。这里，用于露出垫24、68的接触孔74、78可形成各种形状，如具有角度的或圆形等。优选地，接触孔74和78的面积不超过大约2mm×6μm或更多，优选地，接触孔74和78的面积为大约0.5mm×15μm或更多。
钝化层70上形成像素电极82。该像素电极82通过接触孔76与漏极电极66电连接并且位于像素位置上。另外，在钝化层70上形成通过接触孔74和78分别与栅极垫24及数据垫68连接的辅助栅极垫86及辅助数据垫88。在这里，像素电极82以及辅助栅极垫和辅助数据垫86、88由氧化铟锡(ITO)组成。
如图6及图7所示，将像素电极82与栅极线22重叠以生成存储蓄电池，当存储容量不足时，可以将用于存储容量的布线额外设置在与栅极布线22、24和26相同的层上。
像素电极82还与数据线62重叠以最大化孔径效率。即使将像素电极82与数据线62重叠以最大化孔径效率，它们之间所产生的寄生容量由于钝化层70的介电常数较低也很微不足道。
下面将参照图6和图7以及图8至图11详细描述根据本发明实施例的LCD装置的薄膜晶体管基片的制造方法。
图8至图11是示出根据本发明实施例的LCD装置的薄膜晶体管基片的制造方法的横截面图。
如图8所示，在基片10上形成由铬、铝-钕合金等形成的第一栅极布线层221、241、261和由铝-钕合金、钼等组成的第二栅极布线层222、242、262，并随后图样化以形成沿水平方向的栅极布线。这里，栅极布线包括栅极线22、栅极电极26、及栅极垫24。
如图9所示，在栅极布线上连续形成包括氮化硅的栅极绝缘层30、包括非晶硅的半导体层40、掺杂的非晶硅层。应用光刻工艺蚀刻半导体层40和掺杂的非晶硅层，从而在栅极绝缘层30上并且在栅极电极26上方形成岛状的半导体层40和欧姆接触层55、56。
如图10所示，选择Cr/Ni、Mo/Ni、MoW/Ni、Ta/Ni、Ti/Ni中的至少一种合金，并随后沉积在欧姆接触层55和56上。优选地，将镍沉积在欧姆接触层55和56上以形成镍层，并随后沉积铬以形成铬层65b、66b和68b，从而在欧姆接触层55和56上以及栅极绝缘层30上获得数据布线层65、66和68。然后，在大气压、大约260℃的温度下对镍层进行一个小时左右的热处理，以将镍层转化为镍-硅化物层65a、66a、68a。
应用光刻工艺蚀刻金属双层(即，镍-硅化物层65a、66a和68a以及铬层65b、66b和68b)以形成数据布线，其包括与栅极线22交叉的数据线62；与数据线62连接并延伸到栅极电极26上部的源极电极65；连接在数据线62的端部的数据垫68；以及与源极64分离，且以栅极电极26为中心，与源极电极65相对的漏极电极66。
蚀刻未被数据布线62、65、66和68覆盖的掺杂的非晶硅层，从而以栅极电极26为中心将掺杂的非晶硅层55和56分开，并且露出掺杂的非晶硅层55和56之间的半导体层40。接着，优选地，进行氧等离子体处理工艺以稳定所露出的半导体层40的表面。如图11所示，形成钝化层70。
随后，应用光刻工艺使得钝化层70与栅极绝缘层30一起图样化以形成分别露出栅极垫24、漏极66、及数据垫68的第一至第三接触孔74、76、78。在这里，第一至第三接触孔74、76、和78可以形成具有角度的形状或圆形等各种形状。优选地，用于露出垫24和68的接触孔74和78的面积不超过2mm×60μm。更优选地，接触孔74和78的面积约为0.5mm×15μm或更多。
如图6及图7所示，将ITO沉积在钝化层70上以填充接触孔74、76和78，并随后应用光刻工艺，形成通过第一接触孔76与漏极电极66连接的像素电极82；分别通过第二及第三接触孔74、78与栅极垫24及数据垫68连接的辅助栅极垫86及辅助数据垫88。在沉积ITO之前的预热工艺过程中，优选地，使用氮气作为周围气体以防止在通过接触孔74、76和78露出的金属层24、66和68上形成金属氧化物。
可采用根据本发明的方法应用五个掩模来制造LCD装置的薄膜晶体管基片。此外，根据本发明的方法还可用于应用四个掩模来制造LCD装置的薄膜晶体管基片。以下将参照附图对应用四个掩模来制造LCD装置的薄膜晶体管基片的方法进行描述。
以下将参照图12至图14对根据本发明的利用四个掩模所制造的LCD装置的薄膜晶体管基片的单位像素的结构进行说明。
图12是示出了根据本发明实施例的LCD装置的薄膜晶体管基片的示意性透视图，而图13及图14分别是沿图12中的线VII-VII′及IX-IX′截取的横截面图。
首先，如上述实施例中所述，在绝缘基片10上形成包括由铬、铝-钕合金等形成的第一栅极布线层221、241、261和由铝-钕合金、钼等形成的第二栅极布线层222、242、262的栅极布线。栅极布线包括栅极线22、栅极垫24、及栅极电极26。
在基片10上，形成与栅极线22平行的储存电极线28。存储电极线28还包括第一及第二栅极布线层281、282。存储电极线28形成存储电容器，其后来可与用于存储连接到像素电极82的电容器的导电图样68重叠，从而提高像素的电荷存储能力。
当随后通过像素电极82和栅极线22的重叠所产生的存储容量充足时，可能不会形成存储电极线28。通常地，向存储电极线28施加与上部基片的共电极相同的电压。
在栅极布线22、24、26及存储电极线28上形成包括氮化硅(SiNx)等的栅极绝缘层30以覆盖栅极布线22、24、26和28。
在栅极绝缘层30上形成包括诸如氢化非晶硅的半导体材料的半导体层图样42和48。在半导体层图样42、48上形成包括重掺杂诸如磷(P)等的n型杂质的非晶硅的欧姆接触层图样或中间层图样55、56和58。
在欧姆接触层图样55、56和58上形成包括镍-硅化物层62a、64a、65a、66a和68a及第二金属材料层62b、64b、65b、66b和68b的数据布线层62、64、65、66和68。数据布线层包括数据线部62、68和65。特别地，数据布线层包括沿纵向形成的数据线62；连接在数据线62端部以接收外部图像信号的数据垫68；以及从薄膜晶体管的数据线分离出的源极电极65。此外，数据布线层包括与数据线部62、68、65分离且以栅极电极26或薄膜晶体管的沟道部C为中心，与源极电极65相对的漏极电极66；以及设置在存储电极线28和薄膜晶体管的漏极电极66上方的用于存储电容器的导电图样64。当可不形成存储电极线28时，也可不形成用于存储电容器的导电图样64。
接触层图样55、56和58降低位于其下的半导体层图样42和48以及位于其上的数据布线62、64、65、66和68的接触电阻率。
接触层图样55、56和58具有与数据布线62、64、65、66和68相同的形状。即，数据线部的中间层图样55基本上与数据线部62、68、65相同，用于漏极电极的中间层图样56与漏极电极66基本相同。此外，用于存储电容器的中间层图样58与用于存储电容器的导电图样基本相同。
同时，除了薄膜晶体管的沟道部C之外，半导体层图样42和48具有与数据布线62、64、65、66和68的欧姆接触层图样55、56和58相同的形状。特别地，存储电容器的半导体图样48、存储电容器的导电图样64、以及存储电容器的接触图样58的形状基本相同。然而薄膜晶体管的半导体图样42与数据布线的其余部分及接触层图样略有不同。即，在薄膜晶体管的沟道部C，数据线部62、68和65，特别是源电极极65和漏极电极66分离，并且数据线部的中间层图样55和用于漏极电极的接触层图样56也分离，然而用于薄膜晶体管的半导体图样42未被断开，而是进行连接以形成薄膜晶体管的沟道。在数据布线62、64、65、66和68上形成钝化层70。
钝化层70包括用于露出漏极电极66、数据垫64、及用于存储电容器的导电部68的接触孔76、78和72，以及用于露出栅极绝缘层30和栅极垫24的接触孔74。
在钝化层70上形成接收来自薄膜晶体管的图像信号，并与上部基片的电极形成电场的像素电极82。像素电极82由诸如ITO的透明材料形成，并通过接触孔76与漏极66物理和电连接以接收图像信号。
像素电极82与相邻的栅极线22及数据线62重叠以提高孔径效率。然而，像素电极82也可能不与栅极线22及数据线62重叠。像素电极82也可以与相邻的栅极线22及数据线62重叠以提高孔径效率，但也可能不重叠。像素电极82通过接触孔72与用于存储电容器的导电图样64连接，以向导电图样64传送图像信号。
其间，分别通过接触孔74、78在栅极垫24及数据垫68上形成辅助栅极垫86及辅助数据垫88。辅助栅极垫86及辅助数据垫88维持与外部电路装置的粘接强度。从而，设置辅助栅极垫86及辅助数据垫88不是必需的而是可选的。
下面，将参照图12至图14以及图15至图30对利用四个掩模制造具有图12至图14所示结构的LCD装置的薄膜晶体管基片的方法进行描述。
如图15及图16所示，在基片10上沉积由铬、铝-钕合金等形成的第一栅极布线层221、241、261、和281以及由铝-钕合金、钼等形成的第二栅极布线层222、242、262、和282，并随后应用根据上述实施例的光刻工艺将其蚀刻以得到包括栅极线22、栅极垫24、栅极电极26的栅极布线和存储电极线28。
如图17及图18所示，利用化学气相沉积(CVD)法连续沉积包括氮化硅的栅极绝缘层30、半导体层40、和中间层50，以分别获得1,500至5,000、500至2,000、300至600的厚度。然后，通过溅射工艺依次沉积镍和铬，且在大气压下、大约260℃中进行约1个小时的热处理，以形成包括镍-硅化层60a及铬层60b的导电层60。然后形成具有1μm至2μm厚度的光刻胶膜110。
如图19和图20所示，通过掩模曝光光刻胶膜110，并随后将其显影以得到光刻胶图样112、114。这里，位于薄膜晶体管沟道部C的光刻胶图样114的第一部分(即，位于源极电极65和漏极电极66之间)比位于数据布线部A的光刻胶图样112的第二部分(即，位于数据布线62、64、65、66和68的区域)薄。去除光刻胶图样112、114的其余部分。
在沟道部C上剩余的光刻胶114与在数据布线部A上剩余的光刻胶112之间的厚度比取决于后述的蚀刻工艺的工艺条件。然而，优选地，第一部分114的厚度小于第二部分大约1/2的厚度。例如，最好是4,000或更薄。
根据位置可应用多种方法区分光刻胶层的厚度。例如，形成缝隙形状或晶格形状的图样或使用半透明膜来控制区域A中的光的透射量。
当应用缝隙时，形成于相邻缝隙之间的线的宽度，相邻图样之间的间距，即，缝隙的宽度优选地比用于曝光的分档器(stepper)的分辨率(resolution)小。
当使用半透明膜时，在制作掩模以控制透射率时可以利用具有不同透射率的薄膜或利用具有不同厚度的薄膜。
当通过掩模将光刻胶层曝光时，在所曝光部分的聚合物被完全分解，由于曝光量不充足，在缝隙图样或半透明膜部分处的聚合物被部分地分解，而遮光部分处的聚合物未被分解。当光刻胶显影时，将分解的聚合物去除，而保留未被分解的聚合物。其间，在聚合物被部分分解的中心部分残留有更薄的光刻胶层。如果延长曝光的时间，则几乎所有部分分解的聚合物都会被分解。因此，应该正确地控制曝光时间。
通过利用可以回流(re-flow)的材料形成光刻胶层；利用包括有光可完全透射的部分和光可完全被遮挡的部分的掩模进行曝光；显影被曝光的光刻胶层；以及回流这样获得的光刻胶层以将剩余光刻胶图样回流到完全显影出的区域来形成薄膜光刻胶层114。
然后，蚀刻光刻胶图样114和底层导电层60、中间层50、及半导体层40。这里，在数据布线部A应该残留有数据布线和底层，在沟道部C应该残留有半导体层。在剩余部分B，应该完全去除三层60、50、40以露出栅极绝缘层30。
如图21及图22所示，去除在剩余部分B露出的导电体层60以露出中间层50。可以使用干蚀刻或湿蚀刻方法进行该露出过程。根据优选的蚀刻条件，蚀刻导电层60，而光刻胶图样112、114几乎未被蚀刻。然而，根据干蚀刻，很难找到只蚀刻导电层60、而不蚀刻光刻胶图样112、114的条件。因此，可利用蚀刻导电层60和光刻胶图样112、114的本身的条件。这里，在第一部分114处所得到的光刻胶层的厚度要大于当应用湿蚀刻不去除第一部分114并露出下层导电层60时的厚度。
随后，如图21及图22所示，保留沟道部C及数据布线部B的导电层，即，用于源极/漏极的导电体图样67(67a、67b)和用于存储电容器的导电图样68(68a、68b)，并且完全去除在剩余部分B的导电体层60以曝光底层中间层50。这里，除了源极及漏极电极65(65a、65b)和66(66a、66b)未分离而是相互连接以外，剩余的导电图样67(67a、67b)和64(64a、64b)与数据布线62(62a、62b)、65(65a、65b)、66(66a、66b)、68(68a、68b)具有相似的形状。此外，当应用干蚀刻方法时，也将光刻胶图样112、114蚀刻一定厚度。
如图23及图24所示，通过应用干蚀刻方法将在剩余部分B的被曝光的中间层50及其底层半导体层40与光刻胶层的第一部分114一起去除。此时，同时蚀刻光刻胶图样112、114，中间层50，及半导体层40(半导体层和中间层几乎无蚀刻选择性)。特别地，根据蚀刻条件，光刻胶图样112、114和半导体层40的蚀刻比率相似。例如，使用SF6和HCl的混合气体或SF6和O2的混合气体作为蚀刻气体时，可以以几乎相同蚀刻比率对两个层进行蚀刻。当相对于光刻胶图样112、114和半导体层40的蚀刻比率相同时，第一部分114的厚度与半导体层40和中间层50的厚度之合相同或比该厚度之和小。
如图23及图24所示，去除沟道部C的第一部分114以露出用于源极/漏极的导电体图样67(67a、67b)，并且去除剩余部分B的中间层50及半导体层40以露出底层栅极绝缘层30。
其间，数据布线部A的第二部分112也被蚀刻并且减少其厚度。此外，在这个阶段形成半导体图样42、48。参考标号57与58分别表示用于源极/漏极的导电图样67(67a、67b)下面的中间层图样和用于存储电容器的导电图样64(64a、64b)下面的中间层图样。
通过灰化(ashing)工艺去除用于沟道部C的源极/漏极的导电图样67(67a、67b)表面部分上剩余的光刻胶残留物。
如图25及图26所示，通过蚀刻将沟道部C的用于源极/漏极的导电体图样67(67a、67b)及导电体图样67下部的用于源极/漏极的中间层图样57去除。此时，可通过干蚀刻工艺蚀刻用于源极/漏极的导电体图样67和中间层图样57。另外，可通过湿蚀刻工艺对用于源极/漏极的导电体图样67进行蚀刻，并且可通过干蚀刻工艺对中间层图样57进行蚀刻。当应用前一种方法时，优选地，在用于源极/漏极的导电体图样67与中间层图样57的很大蚀刻选择性的条件下进行蚀刻。当蚀刻选择性不大时，很难确定蚀刻的终点并且不易控制在沟道部C剩余的半导体图样42。当应用包括有湿蚀刻和干蚀刻工艺的后一种方法时，可将用于源极/漏极的导电图样67的侧部湿蚀刻。然而，很少通过干蚀刻工艺对中间层图样57进行蚀刻。因此，形成阶梯形。为了蚀刻中间层图样57及半导体图样42，可使用例如CF4与HCl的混合气体或CF4与O2的混合气体作为蚀刻气体。当使用CF4与O2作为蚀刻气体时，可以形成厚度均匀的半导体图样42。在这里，如图26所示，可去除半导体图样42的一部分以减小其厚度，并且同时将光刻胶图样的第二部分112去除一定厚度。在进行蚀刻的过程中，由于光刻胶图样的过渡蚀刻，所以不应蚀刻栅极绝缘层30，并且不应曝光光刻胶图样的第二部分112下面形成的数据布线62、64、65、66和68。为了避免数据布线的曝光，优选地，使光刻胶图样形成足够的厚度。
将源极65和漏极66的分离并且完成数据布线62、64、65、66和68以及底层接触层图样55、56和58。
随后，去除剩余在数据布线部A的光刻胶的第二部分112。然而，在去除沟道部C的用于源极/漏极的导电体图样67后并且在去除底层中间层图样57之前可去除光刻胶的第二部分112。
如上所述，可以通过交替应用湿蚀刻和干蚀刻工艺或仅应用干蚀刻工艺来进行蚀刻。当只应用干蚀刻工艺时，蚀刻工艺相对简单，然而，很难确保正确的蚀刻条件。当应用湿蚀刻和干蚀刻时，确保蚀刻条件相对容易，但是工艺很复杂。
如图27及图28所示，在所获得的结构上形成钝化层70。
如图29及图30所示，通过光刻工艺将钝化层70与栅极绝缘层30一起蚀刻以形成用于分别露出漏极电极66、栅极垫24、数据垫68、及用于存储电容器的导电体图样64的接触孔76、74、78和72。这里，优选地，用于露出垫24、68的接触孔74和79的面积为大约0.5mm×15μm到大约2mm×60μm。
如图12至图14所示，沉积大约400至大约500厚度的ITO，并随后通过光刻工艺将其蚀刻以形成与漏极电极66及用于存储电容器的导电体图样64连接的像素电极82、与栅极垫24连接的辅助栅极垫86、以及与数据垫68连接的辅助数据垫88。
其间，优选地，在沉积ITO之前使用氮气作为应用在预热工艺中的气体以防止在通过接触孔72、74、76、78露出的金属层24、64、66和68上形成金属氧化物。
根据本发明的该实施例，除了一个实施例所获得的效果以外，利用一个掩模形成数据布线62、64、65、66和68，底层接触层图样55、56和58，及半导体图样42和48。并在该过程中分离源极电极65和漏极电极66以简化制造工艺。
本发明的方法还可用于彩色滤光片阵列(AOC)结构，通过该方法在彩色滤光片上形成薄膜晶体管阵列。
图31是根据本发明的一个实施例的LCD装置的薄膜晶体管基片的示意性透视图，而图32是沿图31的线XIX-XIX′截取的横截面图。在图32中，同时示出了薄膜晶体管的下部基片和与该下部基片相对的上部基片。
首先，在下部绝缘基片100上形成包括镍-硅化物层120a、121a和124a及铬层120b、121b和124b的数据布线120、121和124。
数据布线120、121和124包括：数据线120，沿垂直方向延伸；数据垫124，连接于数据线120的端部，用于接收外部图像信号并将该图像信号传送到数据线120；以及光遮光部121，从数据线120分离出，用于遮挡从基片100下部射向薄膜晶体管的半导体层170的入射光。在这里，光遮光部121还可作为用于遮挡漏光的黑色矩阵，并且可以形成为与数据线120分离的布线。
在下部绝缘基片100上形成其边缘部与数据布线120和121的边缘部重叠的红(R)、绿(G)、蓝(B)的彩色滤光片131、132、和133。在这里，彩色滤光片131、132和133形成以覆盖所有的数据线120。
在数据布线120、121、124及彩色滤光片131、132、133上形成缓冲层140。缓冲层140防止从彩色滤光片131、132、133释气，并且防止在后续的工艺中由于热量及等离子能量造成的彩色滤光片的破坏。而且，缓冲层140从薄膜晶体管阵列中分离出最下部的数据布线120、121、124。因此，优选地，形成具有低介电常数和增加的厚度的缓冲层140以减小它们之间的寄生电容。
在缓冲层140上形成包括由铬、铝-钕合金等形成的下层501和由铝-钕合金、钼等形成的上层502的双层的栅极布线。
栅极布线包括：栅极线150，纵向延伸，与数据线120交叉以限定单元像素；栅极垫152，连接在栅极线150端部，接收外部扫描信号并将其传送到栅极线150；以及，对应于栅极线150的一部分的薄膜晶体管的栅极电极151。在这里，栅极线150与像素电极410重叠以形成用于提高像素的电荷保存能力的存储电容器。当由像素电极410与栅极线150重叠产生的存储容量不足时，还可以形成用于存储容量的共电极。
当栅极线包括双层时，优选地，应用具有低电阻率的材料形成一层，而应用具有良好的与其它材料的接触性的材料形成另一层。
在栅极布线150、151、152及缓冲层140上形成低温沉积的栅极绝缘层160。这里，低温沉积的栅极绝缘层160可形成为有机绝缘层、低温非晶硅氧化硅层、低温非晶硅氮化硅层等。根据本发明的薄膜晶体管，在下部基片上形成彩色滤光片。因此，通过在高温沉积形成的普通绝缘层不是优选的，而优选的是通过大约在250℃或更低温度下沉积而形成的低温沉积绝缘层。
在栅极电极151的栅极绝缘层160上形成岛状的双层半导体层171。在双层半导体层171包括由具有较高带隙的非晶硅形成的下层半导体层701，由具有与下层半导体层701相比较低的带隙的普通非晶硅形成的上层半导体层702。例如，可以将下层半导体层701的带隙设定为大约1.9～2.1eV，而上层半导体层702的带隙设定为大约1.7～1.8eV。在这里，下层半导体层701的厚度大约为50～200，上层半导体层702的厚度大约为1000～2000。
带隙不同的上层半导体层702和下层半导体701之间形成有与两层的差异相对的带偏差。此时，当TFT为开通(ON)状态时，形成在两个半导体层701和702之间的带偏移区域上形成沟道。由于该带偏移区域具有相同的原子结构，因此，可以得到具有很少缺陷的良好的TFT特性。当然，半导体层171可以形成单层。
在半导体层171上彼此分离形成包括由n型杂质(例如，磷(P))重掺杂的非晶硅、微小结晶化的硅或金属硅化物等的欧姆接触层182、183。
在欧姆接触层182、183上形成由ITO形成并且包括有源极电极和漏极电极以及像素电极410的像素布线410、411、412。通过形成在栅极绝缘层160及缓冲层140的接触孔161，源极电极412与数据线120连接。漏极电极411与像素电极410连接，并接收来自薄膜晶体管的图像信号并随后将其传送到像素电极410上。应用透明导电材料形成像素布线410、411、和412。
而且，在与像素布线410、411、412同一层上形成通过接触孔162、164分别与栅极垫152及数据垫124连接的辅助栅极垫413及辅助数据垫414。在这里，辅助栅极垫413与为栅极垫152的上层502的钼-钨合金层直接接触，而辅助数据垫414也与为数据垫124的上层202的铜合金层直接接触。像素电极410还与相邻的栅极线150及数据线120重叠以提高孔径效率，但其也可不重叠。
源极电极和漏极电极412和411上形成用于钝化薄膜晶体管的钝化层190，并且在其上形成光吸收良好的、且具有深色(黑色)的感光性有色的有机层430。这里，彩色的有机层430起到遮挡射向薄膜晶体管的半导体层171的入射光的作用。有色的有机层430可用作隔离片(spacer)以通过控制有机层430的高度来保持下部绝缘基片100和与其相对的上部绝缘基片200之间的间距。在这里，钝化层190和有机层430可以沿着栅极线150和数据线120形成。有机层430还可以具有遮挡栅极布线和数据布线周围的漏光的作用。
其间，在上部基片200上形成由ITO或IZO形成的共电极210。共电极210与像素电极410产生电场。
下面，参照图33至图40以及图31及图32对根据本发明的一个实施例的薄膜晶体管基片的制造方法进行描述。
如图33所示，以大约100的厚度沉积镍并且以4000的厚度沉积铬，并随后在大气压下，在约260℃的温度下热处理一个小时，从而将镍层转化为镍-硅化物层。在镍-硅化物层上，通过应用掩模和光刻法以及蚀刻工艺(例如，干蚀刻工艺和湿蚀刻工艺)将包括数据线120(120a、120b)、数据垫124(124a、124b)、以及光遮光部121(121a、121b)的数据布线120、121、124形成在下部绝缘基片100上。
如图34所示，相继涂布包括红(R)、绿(G)、蓝(B)色素的光刻胶材料并利用掩模以及光刻工艺图样化，以相继形成红(R)、绿(G)、蓝(B)彩色滤光片131、132和133。这里，使用三个掩模形成红(R)、绿(G)、蓝(B)彩色滤光片131、132和133，或通过移动而只使用一个掩模形成上述彩色滤光片以节约生产成本。可选地，在不应用掩模的情况下，还可使用激光传导法或印刷法以使成本最小化。优选地，红(R)、绿(G)、蓝(B)彩色滤光片131、132、133的边缘部与数据线120重叠。
如图35所示，在绝缘基片100上部形成缓冲层140。然后，利用沉积方法(例如，溅射法)沉积导电材料(例如，铝合金、钼、及钼合金等)，并随后利用掩模和光刻工艺进行图样化，以在缓冲层140上形成包括栅极线150、栅极电极151、及栅极垫152的栅极布线150、151、152。这里，栅极布线150、151、152可以形成单层。
如图36所示，在栅极布线150、151、152及有机绝缘层140上连续沉积低温沉积栅极绝缘层160、第一非晶硅层701、第二非晶硅层702、及掺杂杂质的非晶硅层180。
低温沉积栅极绝缘层160可以形成为可在大约250℃或更低的沉积温度下沉积的有机绝缘层、低温非晶硅氧化硅层、低温非晶硅氮化物层等。
优选地，第一非晶硅层701优选地形成为具有较高带隙(例如约1.9～2.1eV)的非晶硅层，而第二非晶硅层702优选地形成为具有与第一非晶硅层701相比较低的带隙(例如具有1.7～1.8eV)的非晶硅层。此时，可以通过CVD工艺应用非晶硅层原料气SiH4与适量的CH4，C2H2或C2H6等形成第一非晶硅层701。将混合比大约1∶9的SiH4∶CH4注入CVD装置中并且进行沉积工艺以沉积具有50％左右的C含量并具有2.0～2.3eV带隙的非晶硅层。
如上所述，非晶硅层的带隙取决于沉积的工艺条件，通过控制碳的添加量可以很容易地将非晶硅层的带隙控制在1.7～2.5eV的范围内。这里，在不破坏真空的情况下，在同一个CVD装置中连续沉积低温沉积栅极绝缘层160、第一非晶硅层701、及第二非晶硅层702、掺杂杂质的非晶硅层180。
如图37所示，利用掩模和光刻工艺使第一非晶硅层701、第二非晶硅层702、及掺杂杂质的非晶硅层180图样化，以形成岛状半导体层171及欧姆接触层181。这里，在低温沉积栅极绝缘层160处形成接触孔161、162、164以分别露出数据线120、栅极垫152、及数据垫124。此时，除了栅极电极151的上部，去除第一、第二非晶硅层701和702及掺杂杂质的非晶硅层180，然而，在栅极垫152的上部去除所有的第一及第二非晶硅层701和702及掺杂杂质的非晶硅层180以及栅极绝缘层160。在数据线120及数据垫124上部，去除第一及第二非晶硅层701和702、掺杂杂质的非晶硅层180、以及低温沉积栅极绝缘层160和有机绝缘层140。
为了利用一个掩模和光刻工艺完成上述过程，将具有部分厚度的光刻胶图样作为蚀刻掩模。以下将参照图38和图39对该工艺进行详细地描述。
如图38所示，在掺杂杂质的非晶硅层180上，沉积大约1μm至2μm厚度的光刻胶膜，并随后将由此形成的光刻胶膜曝光并显影以得到光刻胶图样312和314。
在光刻胶图样312、314中，位于栅极电极151上方的第一部分312的厚度大于第二部分314的厚度。在数据线120、数据垫124、及栅极垫152的一部分上方不应设置光刻胶图样。优选地，第二部分314的厚度是第一部分厚度的1/2或更小，例如，大约4,000或更小。
根据上述位置，可应用多种方法形成不同厚度的光刻胶膜。在这里，将对使用正型(positive-type)光刻胶膜的方法进行描述。
当通过掩模1000将光刻胶膜曝光时，其可通过将晶格状图样或半透明膜设置在比分档器的分辨率小的图样上(例如，区域B)来控制曝光的量时，聚合物的分解程度依赖于曝光的量或强度。
当进行曝光时，处于完全曝光区域的区域C的聚合物被完全分解，穿过形成缝隙或半透明膜的区域B的光量相对较少。因此，区域B的光刻胶的部分分解而部分未被分解。如果延长曝光时间，区域B中的所有聚合物分子都将被分解。因此，应谨慎地控制曝光时间。
当将光刻胶膜显影时，保留第一部分312，其中包含在其中的几乎全部分子都没有被分解；保留第二部分314，其中曝光量相对较少，从而其厚度比第一部分312厚；并且完全去除对应于区域C的部分，在该区域中光刻胶膜被完全曝光。根据上述方法，根据位置可形成具有局部厚度差的光刻胶图样。
如图39所示，应用光刻胶图样312和314作为蚀刻掩模对掺杂杂质的非晶硅层180、第二非晶硅层702、第一非晶硅层701、及低温沉积栅极绝缘层160进行干蚀刻，以形成用于露出栅极垫152的接触孔162并露出区域C的缓冲层140。接着，应用光刻胶图样312和314作为蚀刻掩模，对区域C的缓冲层140进行干蚀刻，以形成用于露出数据线120及数据垫124的接触孔161和164。
接下来，进行完全去除光刻胶图样的第二部分314的工序。在这里，可以增加利用氧的灰化工艺以完全去除光刻胶图样第二部分314的残留物。
随后，去除光刻胶图样的第二部分314，露出掺杂杂质的非晶硅层180并且保留光刻胶图样的第一部分312。将光刻胶图样的第一部分312的厚度减少到与光刻胶图样的第二部分314相同的厚度。
然后，通过应用光刻胶图样的第一部分312作为蚀刻掩模，蚀刻并去除掺杂杂质的非晶硅层180及底层的第一及第二非晶硅层701和702，以在栅极电极151上方并且在低温沉积栅极绝缘层160上保留具有岛状的半导体层171和欧姆接触层181。
去除保留的光刻胶第一部分312。在这里，可以另外进行利用氧的灰化工艺以完全去除光刻胶图样第一部分312的残留物。
如图40所示，形成ITO层并随后利用掩模和光刻工艺图样化，以形成像素电极410、源极电极412、漏极电极411、辅助栅极垫413、及辅助数据垫414。
应用源极电极412和漏极电极411作为蚀刻掩模蚀刻欧姆接触层181，以形成分开的两个欧姆接触图样182和183，并露出源极电极412与漏极电极411之间的半导体层171。
如图31及图32所示，在下部绝缘基片100上依次结合诸如氮化硅或氧化硅等绝缘材料，和诸如含有黑色色素的感光性有机材料等绝缘材料，并随后利用掩模和光刻工艺对上述形成的层进行曝光和显影，以形成有色的有机层430。然后，应用有色的有机层430作为蚀刻掩模蚀刻底层绝缘材料，以形成钝化层190。这里，有色的有机层430遮挡来自薄膜晶体管的入射光。另外，可在栅极布线或数据布线上形成有色的有机层以遮挡布线周围的漏光。此外，根据本实施例中的条件，可改变有色的有机层430的高度。
同时，在上部绝缘基片200上形成诸如ITO或IZO等的透明导电材料，以形成共电极210。
根据上述实施例，形成镍-硅化物层作为数据布线。然而，在诸如玻璃基片的含有硅的所有布线层上，并且尤其在栅极布线上可形成镍-硅化物层。
工业适用性
根据本发明，由于通过应用镍-硅化物布线制造液晶显示装置的薄膜晶体管基片，因此可以获得具有较低电阻率和良好欧姆接触特性的装置。
以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (23)

1.一种用于显示装置的薄膜晶体管基片，包括：
镍-硅化物层，形成在含有硅的绝缘层图样上；以及金属层，形成在所述镍-硅化物层上。
2.根据权利要求1所述的用于显示装置的薄膜晶体管基片，其中，所述镍-硅化物层的厚度在大约10～500的范围内。
3.根据权利要求1所述的用于显示装置的薄膜晶体管基片，其中，所述金属层包括选自铬(Cr)、钼(Mo)、钼-钨(Mo-W)、钽(Ta)、钛(Ti)构成的组中的至少一种。
4.根据权利要求1所述的用于显示装置的薄膜晶体管基片，其中，所述镍-硅化物层的薄膜电阻率为大约50Ω/cm或更低。
5.根据权利要求1所述的用于显示装置的薄膜晶体管基片，其中，将所述镍-硅化物层及金属层用作栅极布线及数据布线中的至少一种。
6.根据权利要求1所述的用于显示装置的薄膜晶体管基片，其中，所述镍-硅化物层包括NiSi2。
7.一种用于显示装置的薄膜晶体管的制造方法，包括：
在基片上形成栅极布线；
蚀刻所述栅极布线以形成包括栅极线、栅极垫、及栅极电极的栅极图样；
形成栅极绝缘层；
形成半导体层图样及欧姆接触层图样；
涂布作为第一数据布线材料的镍，并在其上涂布第二布线材料，并随后图样化，以形成包括与所述栅极线交叉的数据线、与所述数据线连接的栅极垫、与所述栅极电极相邻并与数据线连接的源极电极、以及以所述栅极电极为中心的与所述源极电极相对的漏极电极的数据布线；
形成钝化层；
将所述栅极绝缘层和所述钝化层图样化，以形成用于露出所述栅极垫、所述数据垫、及所述漏极电极的接触孔；
形成透明导电层；以及
蚀刻所述透明导电体层，以形成分别与所述栅极垫、所述数据垫、及所述漏极电极连接的辅助栅极垫、辅助数据垫、及像素电极。
8.根据权利要求7所述的用于显示装置的薄膜晶体管基片的制造方法，其中，涂布10～500厚的所述第一数据布线材料。
9.根据权利要求7所述的用于显示装置的薄膜晶体管基片的制造方法，其中，所述第二数据布线材料由选自Cr、Mo、Mo-W、Ta、和Ti构成的组中的至少一种形成。
10.根据权利要求7所述的用于显示装置的薄膜晶体管基片的制造方法，其中，在沉积所述第一数据布线材料及第二数据布线材料之后，在大约200～350℃的温度下进行热处理。
11.根据权利要求10所述的用于显示装置的薄膜晶体管基片的制造方法，其中，在真空、大气压、或氮气(N2)环境中的一种条件下进行所述热处理。
12.根据权利要求10所述的用于显示装置的薄膜晶体管基片的制造方法，其中，应用随后用于形成钝化层的热量进行所述热处理。
13.一种用于显示装置的薄膜晶体管基片的制造方法，包括：
在基片上形成栅极布线；
蚀刻所述栅极布线以形成包括栅极线、栅极垫、及栅极电极的栅极图样；
形成栅极绝缘层；
形成半导体层、欧姆接触层、及导电层；
形成包括第一部分、比所述第一部分厚的第二部分、比所述第一部分薄的第三部分的光刻胶图样；
图样化所述光刻胶图样以形成包括作为第一布线材料的镍的第一数据线、包括第二布线材料的第二数据线、与所述数据线连接的数据垫、以及包括源极电极和漏极电极的数据布线，并且用于形成欧姆接触层图样及半导体层图样；
形成钝化层；
将所述栅极绝缘层和所述钝化层图样化，以形成分别用于露出所述栅极垫、所述数据垫、及所述漏极电极的接触孔；
形成透明导电层；以及
蚀刻所述透明导电层以形成分别与所述栅极垫、所述数据垫、及所述漏极电极连接的辅助栅极垫、辅助数据垫、及像素电极。
14.根据权利要求13所述的用于显示装置的薄膜晶体管基片的制造方法，其中，所述第一数据线形成大约10～500的厚度。
15.根据权利要求13所述的用于显示装置的薄膜晶体管基片的制造方法，其中，所述第二数据布线材料由选自Cr、Mo、Mo-W、Ta、和Ti构成的组中的至少一种形成。
16.根据权利要求13所述的用于显示装置的薄膜晶体管基片的制造方法，其中，在形成所述第一数据线及第二数据线之后，在大约200～350℃的温度下进行热处理工艺。
17.根据权利要求16所述的用于显示装置的薄膜晶体管基片的制造方法，其中，在真空、大气压、或氮气(N2)环境中的一种条件下进行所述热处理工艺。
18.根据权利要求16所述的用于显示装置的薄膜晶体管基片的制造方法，其中，应用在形成钝化层的随后步骤中产生的热量进行所述热处理。
19.根据权利要求13所述的用于显示装置的薄膜晶体管基片的制造方法，其中，所述第一部分设置在所述源极电极与所述漏极电极之间，所述第二部分设置在所述数据布线上。
20.一种用于显示装置的薄膜晶体管基片的制造方法，包括：
在绝缘基片上形成包括作为第一布线材料的含有镍的第一数据线和第二数据线的数据布线；
在所述基片上形成红、绿、蓝彩色滤光片；
通过沉积缓冲材料形成缓冲层以覆盖所述数据布线及所述彩色滤光片；
在所述缓冲层上形成栅极布线层；
使所述栅极布线层图样化以形成包括栅极线及栅极电极的栅极布线；
形成用于覆盖所述栅极布线的栅极绝缘层；
在所述栅极绝缘层上形成岛状的欧姆接触层和半导体层图样，并且在所述栅极绝缘层和所述缓冲层形成用于露出所述数据线的一部分的第一接触孔；
在所述岛状的欧姆接触层图样上涂布透明导电材料并随后将其蚀刻，以形成包括源极电极和漏极电极，所述源极电极和漏极电极相互分离地形成在同一层，并且用于形成包括与所述漏极电极连接的像素电极的像素布线；以及
去除位于所述源极电极和所述漏极电极之间的所述欧姆接触层图样的曝光部分以分离所述欧姆接触层图样。
21.根据权利要求20所述的用于显示装置的薄膜晶体管基片的制造方法，其中，所述第一数据线形成大约10～500的厚度。
22.根据权利要求20所述的用于显示装置的薄膜晶体管基片的制造方法，其中，所述第二数据布线材料由选自Cr、Mo、Mo-W、Ta、和Ti构成的组中的至少一种形成。
23.根据权利要求20所述的用于显示装置的薄膜晶体管基片的制造方法，其中，在形成所述第一数据线及第二数据线之后，在大约200～350℃的温度下进行热处理工艺。
CNA2004800036722A 2003-03-12 2004-02-28 薄膜晶体管基片 Pending CN1748318A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020030015522 2003-03-12
KR1020030015522A KR100947525B1 (ko) 2003-03-12 2003-03-12 액정 표시 장치용 박막 트랜지스터 기판 및 이의 제조방법

Publications (1)

Publication Number Publication Date
CN1748318A true CN1748318A (zh) 2006-03-15

Family

ID=36167014

Family Applications (1)

Application Number Title Priority Date Filing Date
CNA2004800036722A Pending CN1748318A (zh) 2003-03-12 2004-02-28 薄膜晶体管基片

Country Status (4)

Country Link
US (2) US7485927B2 (zh)
KR (1) KR100947525B1 (zh)
CN (1) CN1748318A (zh)
WO (1) WO2004081976A2 (zh)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102136435A (zh) * 2010-04-08 2011-07-27 上海卓骋电子科技有限公司 高性能半导体结构的制造方法
CN101971350B (zh) * 2008-04-15 2012-10-10 株式会社爱发科 薄膜晶体管、薄膜晶体管的制造方法
CN104637803A (zh) * 2015-01-30 2015-05-20 上海华虹宏力半导体制造有限公司 改善igbt背面金属化的工艺方法

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20060064264A (ko) * 2004-12-08 2006-06-13 삼성전자주식회사 박막 트랜지스터 표시판 및 그 제조 방법
KR100707175B1 (ko) * 2005-01-13 2007-04-13 삼성전자주식회사 복층 구조의 게이트 전극을 갖는 박막 트랜지스터 및 그제조 방법
KR101298940B1 (ko) * 2005-08-23 2013-08-22 주식회사 동진쎄미켐 포토레지스트 조성물 및 이를 이용한 박막 트랜지스터기판의 제조방법
US20070155180A1 (en) * 2006-01-05 2007-07-05 Chunghwa Picture Tubes, Ltd. Thin film etching method
KR20120083341A (ko) * 2009-10-09 2012-07-25 가부시키가이샤 한도오따이 에네루기 켄큐쇼 액정 표시 장치 및 액정 표시 장치를 포함하는 전자 기기
CN104319261B (zh) * 2014-10-22 2018-03-16 合肥京东方光电科技有限公司 一种阵列基板的制备方法、阵列基板和显示装置
CN104752440B (zh) * 2015-03-20 2017-10-17 京东方科技集团股份有限公司 一种像素结构、阵列基板及其制造方法
RU2734095C1 (ru) * 2020-05-02 2020-10-12 Федеральное государственное бюджетное образовательное учреждение высшего образования "Кабардино-Балкарский государственный университет им. Х.М. Бербекова" (КБГУ) Способ изготовления силицида никеля

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
NL9100334A (nl) 1991-02-26 1992-09-16 Philips Nv Werkwijze voor het vervaardigen van een halfgeleiderinrichting waarbij een zelfregistrerend kobalt- of nikkel-silicide gevormd wordt.
US5488000A (en) * 1993-06-22 1996-01-30 Semiconductor Energy Laboratory Co., Ltd. Method of fabricating a thin film transistor using a nickel silicide layer to promote crystallization of the amorphous silicon layer
KR0175410B1 (ko) * 1995-11-21 1999-02-01 김광호 액정 표시 장치용 박막 트랜지스터 기판 및 그 제조 방법
GB2339966B (en) 1996-06-28 2000-12-20 Lg Electronics Inc Polysilicon thin film transistor
JP3082679B2 (ja) * 1996-08-29 2000-08-28 日本電気株式会社 薄膜トランジスタおよびその製造方法
KR100248119B1 (ko) 1997-05-01 2000-03-15 구자홍 박막트랜지스터 및 그 제조방법
KR20010043359A (ko) 1999-03-10 2001-05-25 모리시타 요이찌 박막 트랜지스터와 패널 및 그들의 제조 방법
US6448579B1 (en) * 2000-12-06 2002-09-10 L.G.Philips Lcd Co., Ltd. Thin film transistor array substrate for liquid crystal display and a method for fabricating the same
CN1195243C (zh) 1999-09-30 2005-03-30 三星电子株式会社 用于液晶显示器的薄膜晶体管阵列屏板及其制造方法
KR100740927B1 (ko) * 1999-12-07 2007-07-19 삼성전자주식회사 액정 표시 장치용 박막 트랜지스터 기판 및 그의 제조 방법
US6885064B2 (en) * 2000-01-07 2005-04-26 Samsung Electronics Co., Ltd. Contact structure of wiring and a method for manufacturing the same
KR20000072230A (ko) * 2000-08-19 2000-12-05 장진 액정디스플레이용 비정질 실리콘 박막 트랜지스터 제조 방법
JP2002217129A (ja) * 2001-01-18 2002-08-02 New Japan Radio Co Ltd シリコンカーバイド半導体装置の製造方法
KR20020083249A (ko) 2001-04-26 2002-11-02 삼성전자 주식회사 배선의 접촉 구조 및 그의 제조 방법과 이를 포함하는박막 트랜지스터 기판 및 그 제조 방법
US7102168B2 (en) * 2001-12-24 2006-09-05 Samsung Electronics Co., Ltd. Thin film transistor array panel for display and manufacturing method thereof
KR101066303B1 (ko) * 2004-09-09 2011-09-20 엘지디스플레이 주식회사 박막 트랜지스터 어레이 기판 및 그 제조 방법

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101971350B (zh) * 2008-04-15 2012-10-10 株式会社爱发科 薄膜晶体管、薄膜晶体管的制造方法
CN102136435A (zh) * 2010-04-08 2011-07-27 上海卓骋电子科技有限公司 高性能半导体结构的制造方法
CN102136435B (zh) * 2010-04-08 2013-05-15 上海卓骋电子科技有限公司 高性能半导体结构的制造方法
CN104637803A (zh) * 2015-01-30 2015-05-20 上海华虹宏力半导体制造有限公司 改善igbt背面金属化的工艺方法

Also Published As

Publication number Publication date
WO2004081976A3 (en) 2004-12-16
KR100947525B1 (ko) 2010-03-12
WO2004081976A2 (en) 2004-09-23
US7485927B2 (en) 2009-02-03
US20090212298A1 (en) 2009-08-27
KR20040080647A (ko) 2004-09-20
US7713798B2 (en) 2010-05-11
US20060145255A1 (en) 2006-07-06

Similar Documents

Publication Publication Date Title
CN1139837C (zh) 液晶显示器用薄膜晶体管阵列基板及其制造方法
CN1155058C (zh) 薄膜晶体管阵列面板及其制造方法和薄膜的光刻方法
CN1670909A (zh) 薄膜晶体管阵列面板及其制造方法
CN1165970C (zh) 供液晶显示器用薄膜晶体管阵列面板及其制造方法
CN1610859A (zh) 布线结构、利用该布线结构的薄膜晶体管基片及其制造方法
CN1495851A (zh) 薄膜晶体管阵列板及其制造方法
CN1786801A (zh) 薄膜晶体管阵列面板及其制造方法
CN1728363A (zh) 薄膜晶体管阵列面板及其制造方法
CN1808709A (zh) 薄膜晶体管阵列面板及其制造方法
CN1801479A (zh) 制造包括塑料基板的柔性薄膜晶体管阵列板的方法
CN1761049A (zh) 薄膜晶体管阵列面板及其制造方法
CN1714431A (zh) 用于液晶显示装置的薄膜晶体管基板及其制造方法
CN1683980A (zh) 显示装置
CN1752852A (zh) 用于剥离光刻胶的组合物及薄膜晶体管阵列面板制造方法
CN1828886A (zh) 信号线、有该信号线的薄膜晶体管阵列面板及其制造方法
US7713798B2 (en) Thin film transistor substrate having nickel-silicide layer
CN1773341A (zh) 制造柔性显示装置的方法
CN1575525A (zh) 半导体装置接触部及其制造方法和包括该接触部的用于显示器的薄膜晶体管阵列面板及其制造方法
CN1540716A (zh) 半导体器件及其制造方法
CN1508612A (zh) 薄膜晶体管阵列面板及包括该面板的液晶显示器
CN1491442A (zh) 半导体器件的接触部分和包括该接触部分的用于显示器的薄膜晶体管阵列板
CN1913146A (zh) 薄膜导体及其制造方法
CN1992237A (zh) 薄膜晶体管基板的制造方法
CN1517771A (zh) 薄膜晶体管阵列面板及其制造方法
CN1991456A (zh) 液晶显示器及其制造方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
AD01 Patent right deemed abandoned

Effective date of abandoning: 20060315

C20 Patent right or utility model deemed to be abandoned or is abandoned