TWI382264B - 薄膜電晶體陣列面板及包括此面板之顯示器裝置 - Google Patents

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Description

薄膜電晶體陣列面板及包括此面板之顯示器裝置 相關申請案之說明
本專利申請案係根據2004年7月27日與2004年9月24日提出申請之韓國專利申請案第10-2004-0058708與10-2004-0077500號主張優先權，該韓國案係以參考方式併入本發明來說明。
發明領域
本發明相關於顯示器裝置技術以及，更特別地，相關於薄膜電晶體陣列面板及包含如薄膜電晶體陣列面板之顯示器裝置其設計與應用。
 發明背景
通常，顯示器裝置包含顯示器面板，閘極驅動電路及資料驅動電路。顯示器面板包含具有閘極線、資料線、像素電極與薄膜電晶體之薄膜電晶體陣列面板、具有一或多個普通電極之相對面板與介於兩面板之液晶層。兩面板係以密封劑校準與密封。閘極驅動電路與資料驅動電路係通常提供於印刷電路板上，或連結至顯示器面板之積體電路上。
近來，閘極驅動電路為了最小化裝置尺寸與提升效率而直接形成於薄膜電晶體陣列面板上，不過，寄生電容係產生於閘極驅動電路與相對面板上普通電極或電極之間，因而可導致閘極驅動電路機能失常。因為密封劑之介電常 數小於液晶分子之介電常數，將密封劑置於閘極驅動電路與相對面板間以減少寄生電容是可推測的到地。
當顯示器裝置變得巨大時，滴注法隨光固型密封劑係廣泛使用以提供介於兩面板間之液晶材料。可維繫兩面板之光固型密封劑係以曝照光而硬化。因不透明層通常係形成於面對閘極驅動電路之相對面板上，密封劑係自薄膜電晶體陣列面板端照光。自薄膜電晶體陣列面板端照光，不過，會導致不足量光以硬化密封劑，尤其是當在閘極驅動電路中訊號線或電晶體其寬度大於100微米時。因此，兩面板對於經由未完全硬化之密封劑穿越之濕氣敏感，進而導致閘極驅動電路腐蝕。
於是，對具有閘極驅動電路且能克服上述缺點之顯示器裝置有所需求。
 發明概要
於此揭示之裝置與方法可應用於薄膜電晶體陣列面板與顯示器裝置。例如，根據本發明實施例，顯示器裝置包含薄膜電晶體陣列面板、反面板(counter panel)、密封劑以及由薄膜電晶體陣列面板、反面板與密封劑所包圍於空間中之液晶層。包含訊號線與驅動電路之閘極驅動電路可直接形成於薄膜電晶體陣列面板上且至少以一部分密封劑與反面板中不透明區域重疊。
孔洞係可形成於一或多條訊號線上，以使光自薄膜電晶體陣列面板端放射以輕易穿越，以便促使光固型密封劑 硬化。訊號線係可形成如階梯形或網狀結構。這樣的階梯形或網狀結構之訊號線可包含介於訊號線間之垂直及水平支線及連結相鄰垂直訊號線的支線。垂直及水平支線之寬度，或孔洞之寬度，係可設計成促使光穿越(如：約20~30微米，較佳為25微米)。上數之訊號線結構特別係適於超過100微米寬度之訊號線。
驅動電路可包含水平連結及間隔開之電晶體以形成電晶體中一或多個孔洞。孔洞寬度為使光通路簡易而係可決定，如：約20~100微米寬。
因閘極驅動電路中之孔洞，足夠光可穿越以硬化密封劑，因而使面板對空氣或濕氣隔絕。所以，閘極驅動電路可避免因來自外部之濕氣所導致之侵蝕，且顯示器裝置之閘極驅動電路內的機能失常係可減少。
本發明範圍係由申請專利範圍所定義。本發明實施例較完整說明及其優點係於下列提供。
圖式簡單說明
第1圖根據本發明實施例為顯示器裝置之例示佈局圖。
第2圖為沿第1圖裏線II-II’之橫截面圖。
第3圖根據本發明實施例為閘極驅動電路中位移暫存器之方塊圖。
第4圖為第3圖裏位移暫存器中第j個級之例示電路完成圖。
第5圖根據本發明實施例為閘極驅動電路之例示佈局圖。
第6圖為第5圖裏閘極驅動電路中訊號線之例示佈局圖。
第7圖為沿第6圖裏線VII-VII’之橫截面圖。
第8圖為第5圖裏閘極驅動電路中驅動電路之例示佈局圖。
第9圖為沿第8圖裏線IX-IX’之橫截面圖。
第10圖為顯示區域中像素之例示佈局圖。
第11圖為沿第10圖裏線XI-XI’之橫截面圖。
相同參考編號係使用以分別圖示間相同元件。此外，元件或層係可不繪出以排列並為清晰係可放大(如：當說明半導體層時)，並且，”高於”或”於上”係可使用，例如，對應另一個參考元素用作稱呼層位置、區域或片，但該用途不能意圖排除配置介於參考元素與層、區域或片之間的介面元素。不過，”直接高於”或”直接於上”係可用以表示不介於參考元素及層、區域或片間的介面元素。
 較佳實施例之詳細說明
第1圖根據本發明實施例為顯示器裝置600之例示佈局圖，而第2圖為沿第1圖裏線II-II’之橫截面圖。如第1圖與第2圖中所示，顯示器裝置600包含分別由閘極驅動電路400與資料驅動電路500提供之閘極訊號和資料訊號控制而顯示影像之顯示器面板300。顯示區域DA與閘極驅動電路可形成於單一基板上，如第2圖中的基板110。
顯示器面板300包含薄膜電晶體陣列面板100、相對於 薄膜電晶體陣列面板100之反面板200、密封劑350與由薄膜電晶體陣列面板100、反面板200和密封劑350包圍於空間中而提供之液晶層330。
顯示器面板300係可分割成顯示區域DA、包圍顯示區域DA之密封劑區域SA，在顯示區域DA外之第一週邊區域PA1與至少一部分顯示區域DA和密封劑區域SA之第二週邊區域PA2重疊。薄膜電晶體陣列面板100覆蓋顯示區域DA、密封劑區域SA以及週邊區域PA1與PA2，當反面板200無法覆蓋第一週邊區域PA1時。
作為顯示器面板300之等效電路包含閘極線GL1 ~GLn 、資料線DL1 ~DLm 及電氣連結至上述之像素。
兩兩相互絕緣且在顯示區域DA上相互交叉，並分別延伸至第二及第一週邊區域PA2及PA1之閘極線GL1 ~GLn 與資料線DL1 ~DLm 係形成於第一基板110上。閘極線GL1 ~GLn 與資料線DL1 ~DLm 係分別連結至閘極驅動電路400與資料驅動電路500。
每個像素包含液晶電容C1c 、電氣連結至對應閘極線與資料線之薄膜電晶體Tr。
薄膜電晶體Tr形成於薄膜電晶體陣列面板100上，且包含連結至閘極線之閘極電極、連結至資料線之源極電極及連結至液晶電容C1c 之汲極電極。薄膜電晶體Tr也包含非晶矽(a-Si)或多晶矽線。
液晶電容C1c 包含形成於薄膜電晶體陣列面板100上之像素電極(未顯示)、形成於第二基板210上之反電極270與配 置介於像素電極與反電極270間之液晶層330。像素電極係電氣連結至薄膜電晶體Tr，而反電極270係電氣連結至普通電壓源極。
資料驅動電路500係可如積體電路鑲嵌於薄膜電晶體陣列面板100之第一週邊區域PA1上，以代替係提供之印刷電路板(PCB)。資料驅動電路500係電氣連結至攜帶資料訊號之資料線DL1 ~DLm 。
閘極驅動電路400係形成於薄膜電晶體陣列面板100之第二週邊區域PA2上且係電氣連結至攜帶閘極訊號的閘極線GL1 ~GLn 。
密封劑350係提供於密封劑區域SA中。液晶層330係密封且兩面板100與200係由密封劑350維繫。密封劑350包含光固型材料。
密封劑350與至少一部分閘極驅動電路400重疊。密封劑350之基本介電常數，相較於液晶層330之介電常數為10.0或更高，為4.0。因此介於閘極驅動電路400與反電極270間的寄生電容可有效降低。
如第2圖所示，反面板200可進一步包含不透明地區220或介於第二基板210與反電極270間之彩色濾光片層(未顯示)。彩色濾光片層係可形成於薄膜電晶體陣列面板100上。
液晶層330係可利用滴注法(ODF)引入由薄膜電晶體陣列面板100、反面板200與密封劑350所包圍之空間中。在滴注法中，液晶滴不是係提供至薄膜電晶體陣列面板100就是 反面板200上，且密封劑350不是係提供至薄膜電晶體陣列面板100就是反面板200上。在薄膜電晶體面板100與反面板200間校準係執行後，密封劑350係以光照射以硬化。光係自薄膜電晶體陣列面板100端提供，以便不被若密封劑350由反面板200端照光之實例的不透明地區220封鎖。
第3圖根據本發明實施例為閘極驅動部分400中位移暫存器之方塊圖。第4圖為第3圖裏位移暫存器中級(如：第j個級)之例示電路完成圖。
如第3圖所示，閘極驅動電路400包含n+1個除最後一級STn+1 外分別連結至閘極線G1 ~Gn 之串聯級ST1 ~STn+1 。並且，如位移暫存器，閘極驅動電路400可接收閘極關閉電壓Voff 、第一與第二時間訊號CKV與CKVB、起始訊號INT及掃描開始訊號STV。
每個級包含閘極電壓終點(terminal)GV、第一與第二時鐘終點CK1與CK2、設定終點S、重設定終點R、框架重設定終點FR、閘極輸出終點OUT1及傳達輸出終點OUT2。每個級中(如：第j個級STj )，當重設定終點R接收下一級STj+1 之閘極輸出Gout (j+1)時，設定終點接收前一個級STj-1 之傳達輸出Cout (j-1)。並且，第一與第二時間CK1與CK2分別接收互補第一與第二時間CK1與CK2，且閘極電壓終點GV接收閘極關閉電壓Voff 。此級於閘極輸出終點OUT1提供閘極輸出訊號Gout (j)且經由傳達輸出終點OUT2提供傳達輸出訊號Cout (j)(實施例中，第一與第二時間訊號CKV與CKVB具有50%負荷比率及180°相位差)。
位移暫存器之第一級(如：ST1 )接收掃描開始訊號STV。相繼級接收器交替互補時間訊號CKV與CKVB之相位。此為，若第一與第二時鐘終點CK1與CK2分別接收第一與第二時間訊號CKV與CKVB，在第j個級STj 中，第一與第二時鐘終點CK1與CK2分別接收第二與第一時間訊號CKVB與CKV。
為了驅動像素之薄膜電晶體Tr，當第一與第二時間訊號CKV與CKVB之低訊號可為閘極關閉電壓Voff 時，第一與第二時間訊號CKV與CKVB之高訊號可為閘極開啟電壓Von 。
參照第4圖，閘極驅動電路400之第j級STj 包含輸入電路420、上拉(pull-up)驅動電路430、下拉(pull-down)驅動電路440及輸出電路450。第j級STj 包含具上拉驅動電路430之電晶體T1~T15(如：NMOS電晶體)及進一步包含電容C1~C3之輸出電路450。儘管NMOS電晶體係敘述，PMOS電晶體或其他類型電晶體係可使用以替代NMOS電晶體。此外，任何電容C1~C3可為介於閘極及由製造過程中所形成之電晶體其汲極/源極終點間的寄生電容。
此實施例中，輸入電路420包含設定終點及三個以串聯連結至閘極電壓終點GV之電晶體T5，T10與T11。兩電晶體T5與T11之閘極係連結至第二時鐘終點CK2，而電晶體T10之閘極係連結至第一時鐘終點CK1。電晶體T11與電晶體T10間之接面點係連結至接面點J1，而介於電晶體T5與電晶體T10間之接面點係連結至接面點J2。
如第4圖所示，上拉驅動電路430包含介於設定終點S 與接面點J1間之電晶體T4、介於第一時鐘終點CK1與接面點J3間之電晶體T12，及介於第一時鐘終點CK1與接面點J4間之電晶體T7。當源極係連結至接面點J1時，電晶體T4之閘極與汲極係正常連結至設定終點S。同樣地，當源極係連結至接面點J3時，電晶體T12之閘極與汲極係正常連結至第一時鐘終點CK1。
電晶體T7之閘極係連結至接面點J3與第一時鐘終點CK1。電晶體T7之汲極係連結至第一時鐘終點CK1。電晶體T7之源極係連結至接面點J4。電容C2係位於接面點J3與接面點J4之間。
下拉驅動電路440包含具備接收閘極關閉電壓Voff 之源極與傳輸閘極關閉電壓Voff 至接面點J1、J2、J3與J4之汲極的電晶體T6、T9、T13、T8、T3與T2。電晶體T9具有連結至重設定終點R之閘極，及連結至接面點J1之汲極。電晶體T13與T8分別具有正常連結至接面點J2之閘極，及連結至接面點J3與J4之汲極。電晶體T2與T3分別具有連結至接面點J4與重設定終點R之閘極，及正常連結至接面點J2之汲極。電晶體T6具有連結至框架重設定終點FR之閘極及連結至接面點J1之汲極。
輸出電路450可包含電容C3及兩電晶體T1與T15。電晶體T1與T15之閘極當電晶體T1與T15之源極連結至第一時鐘終點CK1時，係連結至接面點J1。電晶體T1與T15具有分別連接至輸出終點OUT1與OUT2之汲極。電容C3介於接面點J1與J2間。電晶體T1之汲極係也連結至接面點J2。
第4圖之例示級STj 其運作係現在說明。訊號之高電壓狀態係稱為貫穿此規格之”高訊號”；訊號之低電壓狀態係稱為”低訊號”且實質上與閘極關閉電壓Voff 相等。
隨著皆攜帶高訊號之第二時鐘訊號CKVB與先前的傳遞輸出Cout (j-1)，電晶體T11、T5與T4係開啟。接著，兩電晶體T11與T4當電晶體T5傳輸低訊號至接面點J2時，傳輸高訊號至接面點J1。之後，電晶體T1與T15係開啟且第一時鐘訊號CKV係傳輸至輸出終點OUT1與OUT2。
因為接面點J2之訊號與第一時鐘訊號CKV為低訊號，輸出訊號Gout (j)與Cout (j)為低訊號；同時，電容C3係充電至介於高訊號及低訊號間之電壓差。
此時，因為時鐘訊號CKV、下一個閘極輸出Gout (j+1)與接面點J2為低訊號，連結之電晶體T10、T9、T12、T13、T8與T2全部關閉。
接著，電晶體T11與T5當第二時鐘訊號CKVB為低時時而關閉；同時，當第一時鐘訊號CKV為高訊號時，電晶體T1之輸出訊號與接面點J2之訊號為高訊號。此時，因為電晶體T10之閘極與源極具有高訊號，零電壓差關閉了電晶體T10。因此電容C3之高訊號係增加至流動接面點J1。
第一時鐘訊號CKV與接面點J2之高訊號開啟了電晶體T12、T13與T8。直接連結之電晶體T12與T13介於高訊號與低訊號間之電壓中並根據開啟電晶體T12與T13之電阻而決定接面點J3之分裂電位。
此處，若電晶體T13在其開啟狀態下之電阻大於電晶體 T12在其開啟狀態下之電阻(如：10,000倍大)，接面點J3之電壓實質上與高訊號相同。隨後，電晶體T7係開啟，且接面點J4之電壓係由電晶體T7與T8之開啟電阻而決定。
伴隨著實質上具有相同電阻之電晶體T7與T8，接面點J4具有介於高訊號與低訊號間之中間電壓；因此，電晶體T3維持關閉狀態。並且，電晶體T9與T2因為下一個閘極輸出Gout (j+1)維持在低訊號下而保持關閉狀態。
因此，輸出終點OUT1與OUT2以與低訊號絕緣及連結至第一時鐘訊號CKV而傳輸高訊號。電容C1與C2係分別由其終點電位差充電，且接面點J3之電位低於接面點J5之電位。
當下一個閘極輸出訊號Gout (j+1)及第二時鐘訊號CKVB具有高訊號且第一時鐘訊號CKV具低訊號時，電晶體T9與T2係開啟並傳輸低訊號至接面點J1與J2。接面點J1之電壓係因電容C3放電至低電壓而降低。
因此，在下一個閘極輸出Gout (j+1)具有高訊號後，兩電晶體T1與T15保持一段時間的開啟狀態；接著，輸出終點OUT1與OUT2傳輸低訊號，以連結至第一時鐘訊號CKV。
接下來，因為以關閉電晶體T15使輸出終點OUT2絕緣於第一時鐘訊號CKV，傳遞輸出Cout (j)流動並維持低訊號，因而產生電容C3之完全放電與接面點J1之低電壓。同時，儘管電晶體T1係關閉，因為以低訊號經由電晶體T2之連結而使輸出終點OUT1持續地傳輸低電壓。
因為電晶體T12與T13係關閉，接面點J3係絕緣。並且 ，接面點J5之電壓低於接面點J4之電壓，且電晶體T7因接面點J3之電壓維持小於接面點J5之電壓係而關閉。同時，由於電晶體T8係關閉，接面點J4之電壓係降低。而且，電晶體T10因其閘極係連結至第一時鐘訊號CKV之低電壓且接面點J2之訊號為低而維持關閉狀態。
接下來，伴隨著高第一時鐘訊號CKV，電晶體T12與T7係關閉，且伴隨著接面點J4之電壓提升，電晶體T3係開啟並傳輸低訊號至接面點J2以使輸出終點OUT1傳輸低訊號。此即為，儘管下一個閘極輸出Gout (j+1)之輸出具有低訊號，接面點J2之電壓可為低訊號。
具有連結至高第一時鐘訊號CKV與低訊號接面點J2之閘極，電晶體T10係開啟且傳輸接面點J2之低電壓至接面點J1。電晶體T1與T15之源極連續地接收第一時鐘訊號CKV因為源極係連結至第一時鐘終點CK1。此外，因為電晶體T1大於其他電晶體，源極電壓之充電會因電晶體T1內介於閘極與源極間之大寄生電容而可影響閘極電壓。
因此，伴隨著高時鐘訊號CKV，電晶體T1可因介於其閘極與源極間之寄生電容而關閉。為避免電晶體T1上之切換，電晶體T1之閘極訊號係藉由傳輸接面點J2之低訊號至接面點J1而維持低訊號
接著，接面點J1維持低訊號直到先前傳遞輸出Cout (j-1)獲得高電壓。當第一時鐘訊號CKV為高電壓且第二時鐘訊號CKVB為低電壓時，接面點J2藉由電晶體T3維持低電壓；否則，伴隨著第一時鐘訊號CKV與高第二時鐘訊號CKVB ，接面點J2藉由電晶體T5保持低電壓。
自最後假級(dummy stage)STn+1 之傳遞輸出Cout (n+1)接收起始訊號INT，電晶體T6傳輸閘極關閉訊號Voff 至接面點J1。
如上所解釋，第j個級STj 依據先前傳遞訊號Cout (j-1)、下一個閘極訊號Gout (j+1)、第一與第二時鐘訊號CKV與CKVB而產生傳遞訊號Cout (j)與閘極訊號Gout (j)。
閘極驅動電路400之完成例示係參照第5圖、第6圖與第8圖而解釋。第5圖根據本發明實施例為閘極驅動電路之例示佈局圖。第6圖為第5圖裏閘極驅動部分中訊號線之例示佈局圖。第8圖為第5圖裏閘極驅動電路中驅動電路之例示佈局圖。
如第5圖所示，根據本發明實施例，閘極驅動電路400包含具有串聯級ST1 ~STn+1 與傳輸不同訊號之訊號線組的驅動電路CS，例如，Voff 、CKV、CKVB與INT至串聯級ST1 ~STn+1 。
訊號線組可包含傳輸閘極關閉訊號Voff 之閘極關閉訊號線SL1、分別傳輸第一與第二時鐘訊號CKV與CKVB之第一與第二時鐘訊號線SL2與SL3及傳輸起始訊號INT之起始訊號線SL4。訊號線SL1~SL4垂直延伸。閘極驅動電路可進一步包含水平延伸至級ST1 ~STn+1 之架橋線172(第6圖中之172a~172c)。
每個級中，例如驅動電路CS之第(j-1)個級STj-1 ，接收先前傳遞輸出Cout (j-2)之電晶體T4係可位於接近先前級 STj-2 ，且從第一時鐘訊號線SL2接收第一時鐘訊號CKV之電晶體T1與T15係可沿位在連結第一時鐘訊號線SL2之架橋線邊。接收第一時鐘訊號CKV之電晶體T7、T10與T12係位於靠近連結至第一時鐘訊號線SL2之架橋線。從第二訊號線SL3接收第二時鐘訊號CKVB之電晶體T11與T5係可位於沿連結至第二訊號線SL3之架橋線邊，且從起始訊號線SL4接收起始訊號INT之電晶體T6可位於左側(leftmore)。從閘極關閉訊號線SL1接收閘極關閉訊號Voff 之電晶體T2、T3、T8、T9與T13係位於沿連結至閘極關閉訊號線SL1之架橋線邊。
在第j級STj 之電晶體佈局與前一級-第(j-1)級-之電晶體佈局相同，除了第一時鐘訊號CKV及第一時鐘訊號線SL2係分別與第二時鐘訊號CKVB及第二時鐘訊號線SL3交換。
當驅動電路CS剩餘部份係位於密封區域SA之製造邊緣區域中時，訊號線SL及驅動電路CS部分係位於密封劑區域SA中。製造邊緣區域SA’之寬度目前約為0.3厘米，為在密封區域SA上配置密封劑350地區之最大變異值。
如上所解釋，在密封區域SA或製造邊緣區域SA’上之訊號線與電晶體係可設計以使足夠的光從第一基板110穿越以硬化密封劑350。
如第6圖所示，寬訊號線如SL1~SL3具有包含光可輕易穿透之孔洞之階梯或網形結構。因此每個訊號線SL1~SL3可包含垂直延伸之第一支線群、在第一支線群中並連結第一支線群之第二支線群及由第一支線群與第二支線群包 圍之孔洞。每個支線或孔洞係以預定寬度提供以使光輕易穿越(如：約20~30微米，且較佳為約25微米)。每個訊號線SL1~SL3之總寬度可由形成於上之孔洞所導致之增加電阻所決定。對超過100微米寬之訊號線而言，上述結構具顯著優點。
如第8圖所示，位於密封劑區域SA或製造邊緣區域SA’上之大電晶體(如：第5圖中電晶體T4或T15)包含水平連結且兩兩以孔洞分離之較小電晶體。每個較小電晶體或每個孔洞之寬度係提供以使光能輕易穿越(如：100微米或更小)。
包含閘極驅動電路400之薄膜電晶體陣列面板100其結構係參考第7圖及如第6至第8圖之第9圖至第11圖所解釋。第7圖為沿第6圖裏線VII-VII’之橫截面圖。第9圖為沿第8圖裏線IX-IX’之橫截面圖。第10圖為顯示區域中像素之例示佈局圖。第11圖為沿第10圖裏線XI-XI’之橫截面圖。
閘極驅動電路400之閘極線121與訊號線122(122a~122d)係形成於絕緣基板110上
如第10圖所示，閘極線121水平延伸至閘極驅動電路400且傳輸閘極訊號。每個閘極線121可包含閘極電極124，以及另一部分可為投影部分127。
如第6圖所示，訊號線122a~122d垂直延伸並傳輸閘極關閉訊號Voff 、第一與第二時鐘訊號CKV與CKVB及起始訊號INT。除了最窄線122d，訊號線122a~122c具有包含長垂直支線、在長垂直支線中並連結相鄰垂直支線之短水平支線及由垂直與水平支線包圍之孔洞的階梯或網型結構。每 個支線或孔洞可具有預定寬度以致光能輕易穿越(如：約20~30微米，且較佳為約25微米)。訊號線122a~122c之總寬度可由形成於上之孔洞所導致之增加電阻所決定。對超過100微米寬之訊號線而言，上述結構為所欲。
如第8圖所示，訊號線122係電氣連結至驅動電路中電晶體的閘極。
閘極線121與訊號線122係形成於低電阻率導電層外(如：銀、銀合金、鋁、鋁合金、銅或銅合金)。並且，閘極線121與訊號線122可具有包含額外導電層，如鉻、鈦、鉭、鉬或其具有優良化學、物理及與銦錫氧化物(ITO)或銦鋅氧化物(IZO)電氣接觸性質之合金(如：鎢化鉬合金)之多層結構。
閘極線121之多層結構其實例為鉻/鋁-釹合金。閘極線121與訊號線122係逐漸減少成與絕緣基板110之表面成30°~80°。
閘極絕緣層140，例如，由氮化矽製成，覆蓋閘極線121與訊號線122。線型半導體151或島型半導體152，例如，由氫化非晶矽製成，係形成於閘極絕緣層140上。線型半導體151垂直延伸且對閘極電極124具延伸部分154。此外，線型半導體151在接近閘極線交叉之點加寬以覆蓋閘極線121之寬區域。如第8圖所示，島型半導體152係位於閘極電極上。
在半導體層151與152上，線型或島型矽化物或高摻雜n+型氫化非晶矽係可形成如歐姆接觸161、162與165。線型 歐姆接觸161包含位於線型半導體151之第一延伸部分154上連接島型歐姆接觸165之第二突起物163。其他島型歐姆接觸162係位於島型半導體152上。歐姆接觸161、162與165或半導體151及152係逐漸減少成與絕緣基板110之表面成30°~80°。
資料線171、輸出電極175、儲存電容導體177及架橋線172(172a~172c)係形成於歐姆接觸161、162與165及閘極絕緣層140上。如第10圖所示，資料線171垂直延伸，與閘極線121交叉，且傳輸資料訊號(如：資料電壓)。自每條資料線171延伸至輸出電極175之支線形成輸入電極173。一對輸入與輸出電極173與175係分離且穿越閘極電極124兩兩面對。
儲存電容導體177與閘極線121之投射部分127重疊。
如第6圖所示，架橋線172a係可介於閘極關閉訊號線122a與第一時鐘訊號線122b間形成，且可包含向每個級延伸之垂直與水平支線。架橋線172b與172c係可介於第一時鐘訊號線122b與第二時鐘訊號線122c間形成，且可包含向每個級延伸之垂直與水平支線。
資料線171、輸出電極175、架橋線172與儲存電容導體177係以，例如銀、銀合金、鋁、鋁合金、銅或銅合金之低電阻率導電層所製成。此外，資料線171、輸出電極175及儲存電容導體177可具有包含額外導電層，耐火金屬如鉬、鉻、鈦、鉭或其合金(如：鎢化鉬合金)之多層結構。
資料線171之側邊、輸出電極175、架橋線172或儲存 電容導體177係逐漸減少成與絕緣基板110之表面成30°~80°。線型或島型歐姆接觸161、162與165係介於較低半導體151與152與較高資料線171、輸出電極175或架橋線172間提供以降低接觸電阻。
在資料線171上，輸出電極175、架橋線172、儲存電容導體177及無遮蔽(exposed)半導體151、鈍態層180可以用，如可輕易平坦化及光感性之有機材料、低介電(如：小於4.0)、絕緣材料如以電漿輔助化學氣相沉積系統(PECVD)形成之a-Si：C：O或a-Si：O：F，或如SiNx之無機材料。鈍態層180也可具有包含有機及無機層之多層結構。
在鈍態層180上，接觸洞182、185、187及188係形成以部分曝照資料線171之末端部分179區域、輸出電極175、儲存電容導體177及架橋線172。
在鈍態層180上，像素電極190之ITO或IZO層，接觸輔助(contact assistants)82與連結輔助(connection assistants)88係形成。穿越接觸洞185與187，像素電極190為了接收資料電壓係連結至輸出電極175，且為了傳輸資料電壓係連結至儲存電容導體177。
根據施加至像素電極190之資料電壓與施加至反電極之普通電壓所產生之電場，液晶層330之液晶分子係重排列。而且如上所解釋，介於像素電極190與反電極270間之電壓差在對應之薄膜電晶體關閉後依然維持。為了增加電容，額外電容，稱為儲存電容CST ，係可以水平連結提供至液晶電容。
儲存電容CST 係可利用以相鄰閘極線與像素電極190重疊所製造。為提升儲存電容，閘極線121可因較寬之重疊區域而包含延長部分127，進一步，連結至像素電極且與延長部分127相重疊之儲存電容導體177係可位於鈍態層180下。並且像素電極190係因較高孔洞比與相連閘極線或資料線相重疊。
非必須之接觸輔助82，係可經接觸洞182連結至資料線末端部分179以與外部裝置提升接觸性質及保護資料線末端部分179。
輔助電極88係可分別經由接觸洞188與189連結至訊號線122及架橋線172。若輔助電極88係以可由光輕易穿透之透明導電金屬製造，輔助電極88不需分裂成較小部分。並且，根據輔助電極88其尺寸，接觸電阻減小。
根據一或多個本發明實施例，透明導電高分子材料可用為像素電極190。或者，為了反射式液晶顯示器，不透明反射性金屬也可用為像素電極190。接觸補助82係可由不同於像素電極190，如銦錫氧化物且/或銦鋅氧化物，之材料所製成。
根據一或多個本發明實施例，訊號線122(122a~122d)係可形成與如資料線171之相同層，而架橋線172(172a~172c)係可形成與如閘極線121之相同層。
上述之實施例說明但不限本發明。數個改良或變動在本發明範圍內是可能的。因此，本發明之範圍係只以下列申請專利範圍而定義。
82‧‧‧接觸輔助
122a‧‧‧訊號線
88‧‧‧連結輔助
122b‧‧‧訊號線
100‧‧‧薄膜電晶體陣列面板
122c‧‧‧訊號線
110‧‧‧第一基板
122d‧‧‧訊號線
121‧‧‧閘極線
124‧‧‧閘極電極
122‧‧‧訊號線
127‧‧‧閘極線
140‧‧‧閘極絕緣層
185‧‧‧接觸洞
151‧‧‧半導體
188‧‧‧接觸洞
152‧‧‧半導體
189‧‧‧接觸洞
154‧‧‧半導體
190‧‧‧像素電極
161‧‧‧歐姆接觸
200‧‧‧反面板
162‧‧‧歐姆接觸
210‧‧‧第二基板
163‧‧‧歐姆接觸
220‧‧‧不透明地區
165‧‧‧歐姆接觸
270‧‧‧反電極
171‧‧‧資料線
300‧‧‧顯示器面板
172‧‧‧架橋線
330‧‧‧液晶層
172a‧‧‧架橋線
350‧‧‧密封劑
172b‧‧‧架橋線
400‧‧‧閘極驅動電路
173‧‧‧輸入電極
420‧‧‧輸入電路
175‧‧‧輸出電極
430‧‧‧上拉驅動電路
177‧‧‧儲存電容導體
440‧‧‧下拉驅動電路
179‧‧‧資料線
450‧‧‧輸出電路
180‧‧‧鈍態層
500‧‧‧資料驅動電路
182‧‧‧接觸洞
600‧‧‧顯示器裝置
187‧‧‧接觸洞
第1圖根據本發明實施例為顯示器裝置之例示佈局圖。
第2圖為沿第1圖裏線II-II’之橫截面圖。
第3圖根據本發明實施例為閘極驅動電路中位移暫存器之方塊圖。
第4圖為第3圖裏位移暫存器中第j個級之例示電路完成圖。
第5圖根據本發明實施例為閘極驅動電路之例示佈局圖。
第6圖為第5圖裏閘極驅動電路中訊號線之例示佈局圖。
第7圖為沿第6圖裏線VII-VII’之橫截面圖。
第8圖為第5圖裏閘極驅動電路中驅動電路之例示佈局圖。
第9圖為沿第8圖裏線IX-IX’之橫截面圖。
第10圖為顯示區域中像素之例示佈局圖。
第11圖為沿第10圖裏線XI-XI’之橫截面圖。
88‧‧‧連結輔助
122a‧‧‧訊號線
122b‧‧‧訊號線
122c‧‧‧訊號線
122d‧‧‧訊號線
152‧‧‧半導體
172a‧‧‧架橋線
172b‧‧‧架橋線
172c‧‧‧架橋線
188‧‧‧接觸洞
189‧‧‧接觸洞

Claims (24)

  1. 一種薄膜電晶體陣列面板，該薄膜電晶體陣列面板具有形成於一基板上的一閘極線、一資料線、一像素電極、一薄膜電晶體、及一閘極驅動電路，其中該閘極驅動電路係與該薄膜電晶體同時形成，並且該閘極驅動電路包含：一驅動電路，其輸出一閘極訊號至該閘極線；以及一訊號線，其電氣式連接至該驅動電路，其中在該訊號線中形成有一第一孔洞。
  2. 如申請專利範圍第1項之薄膜電晶體陣列面板，其中該訊號線之一區段的寬度大於或等於100微米。
  3. 如申請專利範圍第2項之薄膜電晶體陣列面板，其中該區段為包圍該第一孔洞的一邊界之一部份，並且該區段之寬度係介於20微米和30微米之間。
  4. 如申請專利範圍第1項之薄膜電晶體陣列面板，其中該訊號線係以與該閘極線或該資料線相同的層形成。
  5. 如申請專利範圍第1項之薄膜電晶體陣列面板，其中該訊號線包含至少兩個傳導層。
  6. 如申請專利範圍第5項之薄膜電晶體陣列面板，其中該等傳導層其中一者包含鋁、鋁合金、銀、銀合金、鉻、鉬或鉬合金。
  7. 如申請專利範圍第1項之薄膜電晶體陣列面板，其中該閘極驅動電路包含三個訊號線，且該驅動電路包括一個位移暫存器，該位移暫存器具有產生一輸出訊號的多個串聯級。
  8. 如申請專利範圍第7項之薄膜電晶體陣列面板，其中該等三個訊號線分別傳輸一閘極關閉訊號、一第一時鐘訊號、及一第二時鐘訊號至該位移暫存器，該第二時鐘訊號具有與該第一時鐘不同的相位。
  9. 如申請專利範圍第7項之薄膜電晶體陣列面板，其中該等三個訊號線各具有該第一孔洞。
  10. 如申請專利範圍第7項之薄膜電晶體陣列面板，其中該閘極驅動電路進一步包含另一個訊號線，其傳輸一初始化訊號至該位移暫存器。
  11. 如申請專利範圍第10項之薄膜電晶體陣列面板，其中該閘極驅動部分進一步包含一架橋線，其將該等三個訊號線及該另一個訊號線中之一者電氣式連接至該位移暫存器。
  12. 如申請專利範圍第11項之薄膜電晶體陣列面板，其中該架橋線係以與該等三個訊號線及該另一個訊號線中之該一者不同的層形成。
  13. 如申請專利範圍第12項之薄膜電晶體陣列面板，其中該架橋線係經由一連接輔助器而電氣式連接至該等三個訊號線及該另一個訊號線中之該一者。
  14. 如申請專利範圍第12項之薄膜電晶體陣列面板，其中該連接輔助器透明，且分別係經由第一與第二接觸洞而連接至該架橋線和該等三個訊號線及該另一個訊號線中之該一者。
  15. 如申請專利範圍第1項之薄膜電晶體陣列面板，其中該 驅動電路包括並聯連接的多個電晶體，且該等電晶體經調整以於該等電晶體之間形成一第二孔洞。
  16. 如申請專利範圍第15項之薄膜電晶體陣列面板，其中該第二孔洞具有小於或等於100微米的寬度。
  17. 如申請專利範圍第7項之薄膜電晶體陣列面板，其中該等三個訊號線包括一階梯或網型訊號線。
  18. 如申請專利範圍第17項之薄膜電晶體陣列面板，其中該階梯或網型訊號線包括多條第一支線與位在相鄰兩個第一支線之間並連接該等相鄰兩個第一支線的多條第二支線，該等第一與第二支線包圍該第一孔洞。
  19. 如申請專利範圍第17項之薄膜電晶體陣列面板，其中該等第一支線中之一者具有介於20微米和30微米之間的寬度。
  20. 如申請專利範圍第18項之薄膜電晶體陣列面板，其中該第一孔洞具有介於20微米和30微米之間的寬度。
  21. 一種顯示器裝置，其包含：一顯示器面板，其具有：一第一基板，在該第一基板上形成有多條閘極線、一閘極驅動電路、及多條資料線，一第二基板，配置於該等兩個基板之間的一密封劑，及配置到由該等兩個基板與該密封劑所包圍之一空間內的一液晶層；以及一資料驅動電路，其輸出資料訊號至該等多條資料 線，其中該閘極驅動電路包括：傳輸閘極驅動訊號的多條訊號線、及響應於該等閘極驅動訊號而輸出閘極訊號至該等多條閘極線的一驅動電路，並且其中於該等多條訊號線中之至少一者上形成有一孔洞。
  22. 如申請專利範圍第21項之顯示器裝置，其中該密封劑包括光固型材料，且該密封劑至少部分與該孔洞重疊。
  23. 如申請專利範圍第22項之顯示器裝置，其中於該第二基板上係形成有一不透明區，且該不透明區至少部分與該密封劑重疊。
  24. 一種置備顯示器裝置的方法，該方法包含下列步驟：在一第一基板上形成一閘極驅動部分，該閘極驅動部分包括具有一孔洞的一訊號線與一驅動電路；在一第二基板上形成一不透明區；置備配置於該等第一與第二基板中之一者上的一液晶層；置備配置於該等第一與第二基板中之一者上的一密封劑；將該等第一與第二基板置備為彼此對齊；以及將該密封劑置備為經由該孔洞受光曝照。
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