KR20200024979A - 디스플레이 장치 및 그 제조방법 - Google Patents
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Abstract
본 발명은 비발광 영역이 축소되고, 고품질의 이미지를 디스플레이함과 동시에 신뢰성이 향상된 디스플레이 장치 및 그 제조방법을 위하여, 하부기판; 박막트랜지스터에 전기적으로 연결된 복수의 화소전극들을 포함하는, 박막트랜지스터부; 상기 박막트랜지스터부를 사이에 두고 상기 하부기판과 대향하도록 배치되는, 상부기판; 상기 박막트랜지스터부를 둘러싸도록 외곽영역 상에 배치되며, 상기 하부기판과 상기 상부기판을 접합하는, 실링부; 상기 실링부와 상기 하부기판 사이에 개재되며 소정간격으로 이격된 복수의 도전 라인들을 포함하는, 배선부; 및 상기 실링부와 상기 상부기판 사이에 개재되며 광산란 입자을 포함하는, 광산란층을 구비하는, 디스플레이 장치를 제공한다.
Description
본 발명은 디스플레이 장치 및 그 제조방법에 관한 것으로서, 더 상세하게는 비발광 영역이 축소되고, 고품질의 이미지를 디스플레이함과 동시에 신뢰성이 향상된 디스플레이 장치 및 그 제조방법에 관한 것이다.
핸드폰, PDA, 컴퓨터, 대형 TV와 같은 각종 전자기기가 발전함에 따라 이에 적용할 수 있는 평판 표시 장치에 대한 요구가 점차 증대하고 있다. 평판 표시 장치 중 액정표시장치(LCD; Liquid Crystal Display)는 낮은 전력 소모, 용이한 동화상 표시 및 높은 콘트라스트비 등의 장점을 갖는다.
액정표시장치는 두 장의 표시 기판 사이에 배치된 액정층을 포함하며, 액정층에 전기장을 인가하여 액정 분자의 배열 방향을 변화시켜 입사광의 편광을 변화시키며, 이를 편광자와 연동시켜 화소 별로 입사광의 투과 여부를 제어함으로써 영상을 표시한다.
그러나 이러한 종래의 액정 디스플레이 장치에는, 비발광 영역을 축소하게 위하여 실링부와 디스플레이 영역 외곽의 도전 라인을 중첩하도록 위치함에 있어서, 광 경화를 통해 경화되는 실링부의 특성 상 도전 라인에 의해 광이 차단되어 실링부의 일부가 미경화되어 디스플레이 장치의 하부기판과 상부기판의 접합 불량이 발생하는 등의 문제점이 존재하였다.
본 발명은 상기와 같은 문제점을 포함하여 여러 문제점들을 해결하기 위한 것으로서, 비발광 영역이 축소되고, 고품질의 이미지를 디스플레이함과 동시에 신뢰성이 향상된 디스플레이 장치 및 그 제조방법을 제공하는 것을 목적으로 한다. 그러나 이러한 과제는 예시적인 것으로, 이에 의해 본 발명의 범위가 한정되는 것은 아니다.
본 발명의 일 관점에 따르면, 디스플레이 영역 및 상기 디스플레이 영역 주변의 외곽영역을 갖는, 하부기판; 상기 디스플레이 영역 상에 배치되며 각각이 박막트랜지스터에 전기적으로 연결된 복수의 화소전극들을 포함하는, 박막트랜지스터부; 상기 박막트랜지스터부를 사이에 두고 상기 하부기판과 대향하도록 배치되는, 상부기판; 상기 박막트랜지스터부를 둘러싸도록 외곽영역 상에 배치되며, 상기 하부기판과 상기 상부기판을 접합하는, 실링부; 상기 실링부와 상기 하부기판 사이에 개재되며 소정간격으로 이격된 복수의 도전 라인들을 포함하는, 배선부; 및 상기 실링부와 상기 상부기판 사이에 개재되며 광산란 입자을 포함하는, 광산란층을 구비하는, 디스플레이 장치가 제공된다.
본 실시예에 따르면, 상기 광산란 입자는 양자점 입자일 수 있다.
본 실시예에 따르면, 상기 광산란 입자의 지름은 2nm 내지 30nm일 수 있다.
본 실시예에 따르면, 상기 복수의 화소전극들 각각에 대응하도록 위치하는 복수의 개구들을 포함하며 상기 상부기판에 배치되는, 차광층; 상기 복수의 개구들을 덮도록 상기 상부기판에 배치되는 복수의 컬러필터들을 포함하는, 필터부; 상기 필터부를 덮으며 상면을 평탄화하게 하는, 평탄화층; 및 상기 평탄화층 상에 배치되는, 공통전극;을 더 포함하고, 상기 복수의 컬러필터들 중 적어도 일부는 양자점 입자를 포함할 수 있다.
본 실시예에 따르면, 상기 광산란층은 상기 복수의 컬러필터들 중 어느 하나와 동일 물질을 포함할 수 있다.
본 실시예에 따르면, 상기 평탄화층은 상기 외곽영역까지 연장되어, 상기 실링부와 상기 광산란층 사이에 개재될 수 있다.
본 실시예에 따르면, 상기 차광층은 상기 외곽영역까지 연장되어, 상기 상부기판과 상기 광산란층 사이에 개재될 수 있다.
본 실시예에 따르면, 상기 공통전극은 상기 외곽영역까지 연장되어, 상기 실링부와 상기 평탄화층 사이에 개재될 수 있다.
본 실시예에 따르면, 상기 복수의 박막트랜지스터들 각각은 게이트전극, 상기 게이트전극과 적어도 일부가 중첩되는 반도체층을 포함하고, 상기 배선부는 상기 게이트전극와 동일 물질을 포함할 수 있다.
본 실시예에 따르면, 상기 실링부와 상기 상부기판 사이에 개재되는 차광층을 더 포함할 수 있다.
본 실시예에 따르면, 상기 박막트랜지스터부는 상기 복수의 화소전극들에 각각 대응하도록, 상기 박막트랜지스터와 상기 복수의 화소전극들 사이에 각각 배치되는 복수의 컬러필터들을 더 포함할 수 있다.
본 실시예에 따르면, 상기 배선부는 상기 박막트랜지스터에 클럭 신호를 전달하는 배선일 수 있다.
본 실시예에 따르면, 상기 복수의 도전 라인들의 각각의 폭은 50㎛ 내지 100㎛일 수 있다.
본 실시예에 따르면, 상기 복수의 도전 라인들 간의 이격 폭은 15㎛ 내지 20㎛일 수 있다.
본 실시예에 따르면, 상기 배선부는 상기 실링부와 중첩할 수 있다.
본 발명의 다른 관점에 따르면, 디스플레이 영역 및 상기 디스플레이 영역 주변의 외곽영역을 갖는, 하부기판 및 상부기판을 준비하는 단계; 하부기판의 외곽영역 상에, 소정 간격으로 이격된 이격 폭을 갖는 복수의 도전 라인들을 포함하는 배선부를 형성하는 단계; 상부기판의 외곽영역 상에 광산란 입자를 포함하는 광산란층을 형성하는 단계; 배선부와 중첩되도록 하부기판과 상부기판 사이에 실링부를 형성하는 단계; 및 하부기판에서 상부기판 측으로 광을 조사하여 실링부를 경화시키는 단계;를 포함하는, 디스플레이 장치의 제조방법이 제공된다.
본 실시예에 따르면, 상기 실링부를 경화시키는 단계에서, 하부기판으로 조사된 광의 적어도 일부는 상기 복수의 도전 라인들 사이의 이격 폭을 관통하여 상기 광산란층으로 조사될 수 있다.
본 실시예에 따르면, 상기 광산란층으로 조사된 광의 적어도 일부는 상기 실링부 측으로 반사될 수 있다.
본 실시예에 따르면, 상기 상부기판의 외곽영역에 있어서, 상기 상부기판과 상기 광산란층 사이에 차광층을 형성하는 단계를 더 포함하고, 상기 광산란층으로 조사된 광의 적어도 일부는 상기 차광층에 의해 상기 실링부 측으로 반사될 수 있다.
본 실시예에 따르면, 상기 광산란 입자는 2nm 내지 30nm의 지름을 갖는 양자점 입자일 수 있다.
전술한 것 외의 다른 측면, 특징, 이점은 이하의 발명을 실시하기 위한 구체적인 내용, 청구범위 및 도면으로부터 명확해질 것이다.
이러한 일반적이고 구체적인 측면이 시스템, 방법, 컴퓨터 프로그램, 또는 어떠한 시스템, 방법, 컴퓨터 프로그램의 조합을 사용하여 실시될 수 있다.
상기한 바와 같이 이루어진 본 발명의 일 실시예에 따르면, 비발광 영역이 축소되고, 고품질의 이미지를 디스플레이함과 동시에 신뢰성이 향상된 디스플레이 장치 및 그 제조방법을 구현할 수 있다. 물론 이러한 효과에 의해 본 발명의 범위가 한정되는 것은 아니다.
도 1은 본 발명의 일 실시예에 따른 디스플레이 장치를 개략적으로 도시하는 분해 사시도이다.
도 2는 도 1의 디스플레이 장치를 개략적으로 도시하는 평면도이다.
도 3은 도 2의 A부분을 확대하여 개략적으로 도시하는 확대도이다.
도 4는 도 3의 A1-A1 선을 따라 취한 단면을 개략적으로 도시하는 단면도이다.
도 5는 본 발명의 다른 일 실시예에 관한 디스플레이 장치를 개략적으로 도시하는 단면도이다.
도 6은 도 2의 PX부분을 확대하여 개략적으로 도시하는 확대도이다.
도 7은 도 6의 A2-A2' 선을 따라 취한 단면을 개략적으로 도시하는 단면도이다.
도 8은 본 발명의 또 다른 일 실시예에 관한 디스플레이 장치의 제조 과정 중 일부를 개략적으로 도시하는 단면도이다.
도 2는 도 1의 디스플레이 장치를 개략적으로 도시하는 평면도이다.
도 3은 도 2의 A부분을 확대하여 개략적으로 도시하는 확대도이다.
도 4는 도 3의 A1-A1 선을 따라 취한 단면을 개략적으로 도시하는 단면도이다.
도 5는 본 발명의 다른 일 실시예에 관한 디스플레이 장치를 개략적으로 도시하는 단면도이다.
도 6은 도 2의 PX부분을 확대하여 개략적으로 도시하는 확대도이다.
도 7은 도 6의 A2-A2' 선을 따라 취한 단면을 개략적으로 도시하는 단면도이다.
도 8은 본 발명의 또 다른 일 실시예에 관한 디스플레이 장치의 제조 과정 중 일부를 개략적으로 도시하는 단면도이다.
본 발명은 다양한 변환을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 본 발명의 효과 및 특징, 그리고 그것들을 달성하는 방법은 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 다양한 형태로 구현될 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예들을 상세히 설명하기로 하며, 도면을 참조하여 설명할 때 동일하거나 대응하는 구성 요소는 동일한 도면부호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.
이하의 실시예에서, 제1, 제2 등의 용어는 한정적인 의미가 아니라 하나의 구성 요소를 다른 구성 요소와 구별하는 목적으로 사용되었다.
이하의 실시예에서, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
이하의 실시예에서, 포함하다 또는 가지다 등의 용어는 명세서상에 기재된 특징, 또는 구성요소가 존재함을 의미하는 것이고, 하나 이상의 다른 특징들 또는 구성요소가 부가될 가능성을 미리 배제하는 것은 아니다.
이하의 실시예에서, 막, 영역, 구성 요소 등의 부분이 다른 부분 위에 또는 상에 있다고 할 때, 다른 부분의 바로 위에 있는 경우뿐만 아니라, 그 중간에 다른 막, 영역, 구성 요소 등이 개재되어 있는 경우도 포함한다.
도면에서는 설명의 편의를 위하여 구성 요소들이 그 크기가 과장 또는 축소될 수 있다. 예컨대, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다.
어떤 실시예가 달리 구현 가능한 경우에 특정한 공정 순서는 설명되는 순서와 다르게 수행될 수도 있다. 예를 들어, 연속하여 설명되는 두 공정이 실질적으로 동시에 수행될 수도 있고, 설명되는 순서와 반대의 순서로 진행될 수 있다.
이하의 실시예에서, 막, 영역, 구성 요소 등이 연결되었다고 할 때, 막, 영역, 구성 요소들이 직접적으로 연결된 경우뿐만 아니라 막, 영역, 구성요소들 중간에 다른 막, 영역, 구성 요소들이 개재되어 간접적으로 연결된 경우도 포함한다. 예컨대, 본 명세서에서 막, 영역, 구성 요소 등이 전기적으로 연결되었다고 할 때, 막, 영역, 구성 요소 등이 직접 전기적으로 연결된 경우뿐만 아니라, 그 중간에 다른 막, 영역, 구성 요소 등이 개재되어 간접적으로 전기적 연결된 경우도 포함한다.
디스플레이 장치는 화상을 표시하는 장치로서, 액정 디스플레이 장치(Liquid Crystal Display), 전기영동 디스플레이 장치(Electrophoretic Display), 유기 발광 디스플레이 장치(Organic Light Emitting Display), 무기 EL 디스플레이 장치(Inorganic Light Emitting Display), 전계 방출 디스플레이 장치(Field Emission Display), 표면 전도 전자 방출 디스플레이 장치(Surface-conduction Electron-emitter Display), 플라즈마 디스플레이 장치(Plasma Display), 음극선관 디스플레이 장치(Cathode Ray Display) 등 일 수 있다.
이하에서는, 본 발명의 일 실시예에 따른 디스플레이 장치로서, 액정 디스플레이 장치를 예로 하여 설명하지만, 본 발명의 디스플레이 장치는 이에 제한되지 않으며, 다양한 방식의 디스플레이 장치일 수 있다.
도 1은 본 발명의 일 실시예에 따른 디스플레이 장치를 개략적으로 도시하는 분해 사시도이고, 도 2는 도 1의 디스플레이 장치를 개략적으로 도시하는 평면도이다.
도 1 및 도 2를 참조하면, 디스플레이 장치(1)는 하부기판(100), 하부기판(100)에 대향하는 상부기판(200), 하부기판(100)과 상부기판(200) 사이에 개재된 액정층(300) 및 하부기판(100)과 상부기판(200)을 접합하는 실링부(250)를 포함한다.
디스플레이 장치(1)의 하부기판(100)은 디스플레이 영역(DA) 및 디스플레이 영역(DA)의 주변을 둘러싸는 외곽영역(NDA)을 포함한다. 디스플레이 영역(DA)에는 매트릭스 형태로 배열된 복수의 화소가 정의된 디스플레이부(10)가 배치될 수 있다.
도 3을 참조하면, 하부기판(100)의 디스플레이 영역(DA)에는 각 화소(PX)마다 화소 전극(182)이 배치될 수 있다. 화소 전극(182)은 하부기판(100) 상에 배치된 박막트랜지스터(TFT, 도 6 참조)를 통해 데이터 전압을 제공받을 수 있다. 디스플레이 영역(DA)의 전면에는 화소와 무관하게 일체형으로 형성된 공통 전극(212, 도 6 참조)이 상부기판(200)에 배치될 수 있다. 화소 전극(182)은 공통 전극(212, 도 6 참조)과 함께 전계를 생성하여 그 사이에 배치된 액정층(300) 액정 분자의 배향 방향을 제어할 수 있다.
하부기판(100)의 디스플레이 영역(DA) 외곽으로 데이터 구동 신호를 제공하는 데이터 구동부(400)와 게이트 구동 신호를 제공하는 게이트 구동부(500)가 배치될 수 있다.
데이터 구동부(400)는 타이밍 컨트롤러로(미도시)로부터 영상 신호들 및 데이터 제어 신호를 제공받을 수 있다. 데이터 구동부(400)는 데이터 제어 신호에 응답하여 영상 신호들에 대응하는 아날로그 데이터 전압들을 생성할 수 있다. 데이터 구동부(400)는 데이터 전압을 데이터선(142)을 통해 각 화소에 제공할 수 있다.
데이터 구동부(400)는 복수의 데이터 구동칩(410)을 포함할 수 있다. 데이터 구동칩(410)은 대응되는 제1 연성회로기판(420)에 실장되어 구동회로기판(430)과 외곽영역(NDA)의 데이터 패드(미도시)에 연결될 수 있다. 도시하지 않았으나, 데이터 구동칩(410)이 실장된 제1 연성회로기판(420)은 대응되는 데이터 패드들에 이방성 도전 필름들에 의해 연결될 수 있다.
게이트 구동부(500)는 구동 회로 기판(430)에 실장된 타이밍 컨트롤러(미도시)로부터 제공된 게이트 제어 신호에 응답하여 게이트 신호들을 생성할 수 있다. 게이트 신호들은 게이트선(112)을 통해 행 단위로 그리고 순차적으로 화소에 제공될 수 있다. 도시하지 않았으나, 게이트 제어 신호는 제2 연성회로기판(520)을 경유하여 게이트 구동부(500)에 제공될 수 있다.
게이트 구동부(500)는 복수의 게이트 구동칩(510)을 포함할 수 있다. 게이트 구동칩(510)은 대응되는 제2 연성회로기판(520)에 실장되어 외곽영역(NDA)의 게이트 패드(미도시)에 연결될 수 있다. 도시하지 않았으나, 게이트 구동칩(510)이 실장된 제2 연성회로기판(520)은 대응되는 게이트 패드에 이방성 도전 필름에 의해 연결될 수 있다.
본 실시예에서 데이터 구동칩(410) 및 게이트 구동칩(510)이 제1 및 제2 연성회로기판들(420, 520) 상에 실장되는 테이프 캐리어 패키지(TCP: Tape Carrier Package) 방식을 예로 들었으나, 이에 제한되지 않고, 외곽영역(NDA)에 칩 온 글래스(COG: Chip On Glass) 방식으로 실장될 수도 있다. 또한, 게이트 구동부(500)는 외곽영역(NDA)에 일체로 형성되는 아모퍼스 실리콘 게이트(ASG: Amorphous Silicon Gate) 방식으로 형성될 수도 있음은 물론이다.
하부기판(100)과 상부기판(200)은 실런트 등으로 이루어진 실링부(250)에 의해 합착될 수 있다. 실링부(250)는 하부기판(100) 및 상부기판(200)의 주변의 비표시 영역으로서, 외곽영역(NDA)에 배치될 수 있다. 실링부(250)는 하부기판(100) 또는 상부기판(200)의 외곽영역(NDA) 상에 실런트 등을 도포 한 후, 광을 조사하여 실런트 물질을 경화시켜 형성한다.
일 실시예에서, 실링부(250)는 디스플레이 영역(DA)을 둘러싸도록 외곽영역(NDA) 상에 배치될 수 있다. 예를 들어, 실링부(250)는 도 2에 도시된 바와 같이, 디스플레이부(10)를 둘러써는 폐곡선의 사각 띠 형상으로 구현될 수 있다. 다만, 이는 예시적인 것으로, 실링부(250)의 형상이 이에 국한되는 것은 아니며, 디스플레이 장치의 구조에 따라 여러 다양한 형상으로 구현될 수 있음은 물론이다.
도시되어 있지는 않으나, 외곽영역(NDA) 상에는 공통전압공급배선(미도시)이 위치할 수 있다.
하부기판(100)과 상부기판(200)의 사이에는 양의 유전율 이방성 또는 음의 유전율 이방성을 가지는 액정 분자를 포함하는 액정층(300)이 개재될 수 있다.
한편, 비표시 영역인 외곽영역(NDA)의 폭이 좁은 일명, 내로우 베젤형 액정 디스플레이 장치는 내로우 벨젤형이 아닌 액정 디스플레이 장치에 비하여 외곽영역(NDA)이 협소할 수 있다. 이에 본 실시예에 따른 디스플레이 장치에서는, 실링부(250)가 외곽영역(NDA)에 배치된 배선부(260, 도 3 참조)와 중첩되도록 배치된다.
도 3은 도 2의 A부분을 확대하여 개략적으로 도시하는 확대도이고, 도 4는 도 3의 A1-A1 선을 따라 취한 단면을 개략적으로 도시하는 단면도이다.
도 3 및 도 4를 참조하면, 하부기판(100)의 외곽영역(NDA)에 배선부(260)가 배치된다. 배선부(260)는 제1 방향(y 방향)으로 연장된 복수의 도전 라인들을 포함할 수 있으며, 각각의 도전 라인(262)은 하부기판(100)과 실링부(250) 사이에 개재될 수 있다. 배선부(260) 상에는 절연층(270)이 배치되고, 절연층(270) 상에 실링부(250)가 위치할 수 있다.
배선부(260)는 디스플레이부(10, 도 2 참조)의 각 화소(PX, 도 2 참조)에 신호를 전달하는 배선일 수 있으며, 예컨대 클럭 신호를 전달하는 배선일 수 있다.
도 4에서 절연층(270)은 단층으로 도시되나, 절연층(270)은 복수개의 층이 적층된 다층구조일 수 있다. 절연층(270)은 유기막 또는 무기막, 또는 유/무기 복합막으로 형성될 수 있다. 일 실시예로, 절연층(270)은 실리콘옥사이드 및/또는 실리콘나이트라이드 등으로 형성될 수 있다.
배선부(260)는 실링부(250)와 중첩하도록 배치될 수 있다. 도 4와 같이 제2 방향(x 방향)을 따르는 배선부(260)의 폭(d1)은 실링부(250)의 폭(d2) 보다 작게 형성되며, 실링부(250)는 배선부(260)의 전체를 오버랩할 수 있다.
이와 같이, 배선부(260)와 실링부(250)가 중첩하도록 배치함에 따라, 실링부(250)의 경화를 위해 조사되는 광의 일부가 배선부(260)에 의해 차단되고, 결과적으로 실링부(250)의 일부가 미 경화되어 실링 불량이 발생할 수 있다. 비교예로써, 이와 같은 문제를 해결하기 위하여, 도전 라인(262)의 폭을 약 10㎛ 내지 35㎛ 정도로 좁게 형성하여, 배선부(260) 자체의 오픈률을 향상시키는 경우, 좁아진 폭에 의해 저항이 증가함에 따라 배선부(260)에 가해지는 로드가 증가되는 다른 문제점이 있다. 특히, 대형 디스플레이 장치의 경우 화소의 충전률 확보를 위해 배선부(260)의 저항을 감소시킬 필요성이 있어 더욱 문제가 된다.
따라서 본 발명의 일 실시예에 따른 디스플레이 장치에서는, 실링부(250)와 배선부(260)가 중첩되도록 배치됨으로써 좁은 베젤의 디스플레이 장치를 구현함과 동시에, 실링부(250)와 상부기판(200) 사이에 광산란층(600)을 구비하여 배선부(260)의 빛 가림 현상에 의한 실링부(250) 미 경화 문제를 해결할 수 있다.
광산란층(600)은 상부기판(200)과 실링부(250) 사이에 개재될 수 있다. 평탄화층(620)은 광산란층(600)을 커버하며 실링부(250)와 광산란층(600) 사이에 개재될 수 있다. 평탄화층(620)은 예컨대, 유기 절연막으로 형성될 수 있다. 다른 실시예로, 평탄화층(620)이 구비되지 않을 수도 있다.
광산란층(600)은 광산란 입자(600P)을 포함할 수 있다. 경화를 위해 실링부(250)에 조사된 광은 광산란층(600)에 포함된 광산란 입자(600P)에 의해 다시 실링부(250) 측으로 반사됨에 따라 광효율을 향상시켜 최소한의 광 만으로도 실링부(250)를 효과적으로 경화시킬 수 있다. 일 실시예로, 광산란 입자(600P)의 지름(D)은 약 2㎚ 내지 30㎚일 수 있다.
광산란층(600)은 약 1㎛ 내지 10㎛의 두께(T)를 가질 수 있으며, 바람직하게 약 6㎛ 내지 7㎛의 두께(T)를 가질 수 있다. 광산란층(600)의 두께(T)가 1㎛ 이하인 경우 광 산란이 원활하게 이루어지지 않아 광 효율 증진 효과가 미비하며, 광산란층(600)의 두께(T)가 10㎛ 이상인 경우 오히려 광이 광산란층(600)에 흡수되어 후술할 차광층(610)에 의해 빛 반사가 일어나지 않아 효율이 저하된다.
본 실시예예서, 광산란 입자(600P)은 양자점 입자(퀀텀 닷, quantum dot)일 수 있다. 다른 실시예로 광산란 입자(600P)는, 양자선(quantum rod) 또는 양자 테트라포드(tetrapod quantum dot)가 사용될 수 있다.
양자점 입자는 입사된 입사광을 흡수한 후 입사광과 다른 파장을 갖는 광을 방출한다. 즉, 양자점 입자는 양자점으로 입사된 광의 파장을 변환시킬 수 있는 파장변환 입자이다. 양자점의 크기에 따라 양자점에 의해 변환된 광의 파장이 달라질 수 있다. 예를 들어, 양자점의 직경 조절에 의하여, 양자점이 원하는 색상의 광을 방출하도록 할 수 있다.
예를 들어, 양자점 입자의 지름(D)이 약 2㎚ 내지 3㎚ 인 경우 청색 파장의 광을 방출하고, 약 3㎚ 내지 5㎚ 인 경우 녹색 파장의 광을 방출하며, 약 5㎚ 내지 30㎚ 인 경우에는 적색 파장의 광을 방출할 수 있다.
양자점은 일반적인 높은 흡광계수(extinction coefficient) 및 높은 양자효율(quantum yield)을 가져, 매우 강한 형광을 발생한다. 특히, 양자점은 짧은 파장의 빛을 흡수하여 더 긴 파장을 갖는 빛을 방출할 수 있다.
일 실시예로, 양자점은 코어(core) 및 코어를 둘러싸는 쉘(shell)을 포함하는 구조를 가질 수 있다. 쉘은 두 층 이상으로 형성될 수 있다. 또한, 양자점은 쉘에 결합되는 유기 리간드를 포함할 수 있고, 쉘을 둘러싸는 유기 코팅층을 포함할 수도 있다.
양자점은 Ⅱ족 화합물 반도체, Ⅲ족 화합물 반도체, Ⅴ족 화합물 반도체 및 VI족 화합물 반도체 중에서 적어도 한가지 물질을 포함할 수 있다. 상세하게, 양자점을 구성하는 코어는 PbSe, InAs, PbS, CdSe, InGaP, CdTe, CdS, ZnSe, ZnTe, ZnS, HgTe 및 HgS 중 적어도 하나를 포함할 수 있다. 또한, 쉘은 CuZnS, CdSe, CdTe, CdS, ZnSe, ZnTe, ZnS, HgTe 및 HgS 중 적어도 하나를 포함할 수 있다.
동일 물질을 포함하는 양자점이라도 직경에 따라 서로 다른 빛을 방출할 수 있다.
다른 실시예로서, 광산란 입자(600P)은 산란체 입자일 수 있다. 이 경우 광산란 입자(600P)는 절연물질(602) 내에 분포될 수 있다. 절연물질(602)은 예를 들어, 유기물, 무기물 또는 유무기 복합체에 의한 수지 조성물로 이루어질 수 있다. 이때, 아크릴계 수지를 포함하는 투명 유기막으로 이루어지거나, SiOx 또는 SiNx와 같은 무기막으로 이루어지거나 이 외에도 폴리실세스퀴옥산(polysilsesquioxane)과 같은 유무기 화합물로 이루어질 수 있다. 절연물질(602)이 유기막으로 이루어지는 경우, 광 경화성 폴리머 또는 열 경화성 폴리머와 같은 물질을 포함하는 투명 유기막 재료로 이루어질 수도 있을 것이다. 다만, 본 기재에 따른 실시 범위는 이에 한정되지 않으며, 이 외에도 다양한 변형예가 가능하다.
산란체 입자는 산란 효과를 향상시키기 위하여 2 이상의 굴절률을 가지는 물질로 이루어질 수 있다. 예를 들어, 산란체 입자는 2.66의 굴절률을 가지는 산화 티타늄(TiO2)이 사용될 수 있으며, 실리카(SiO2), 산화 지르코늄(ZrO2) 등과 같은 무기입자이거나 폴리스티렌(polystyrene, PS) 또는 폴리메틸메타아크릴레이트(polymethylmethacrylate, PMMA)와 같은 고분자 물질이 사용될 수 있으며, 이 외에도 광 산란 효과를 나타낼 수 있는 다양한 물질들이 사용될 수 있다.
도 4를 참조하면, 광산란층(600)과 상부기판(200) 사이에 차광층(610)이 위치할 수 있다. 도시되어 있지는 않으나, 차광층(610)은 디스플레이 영역(DA)에도 위치할 수 있으며, 디스플레이 영역(DA)에서 외곽영역(NDA) 측으로 연장되어 도 4와 같이 배치될 수 있다. 디스플레이 영역(DA)에 위치한 차광층(610)은 각 화소의 발광영역을 제외한 화소와 화소 사이의 빛을 차단하는 블랙 매트릭스(BM)의 역할을 할 수 있다.
본 실시예에서, 외곽영역(NDA)에 위치한 차광층(610)은 광의 반사판 역할을 할 수 있다. 실링부(250)를 경화시키기 위하여 조사된 광의 일부는 차광층(610)에 도달하게 되고, 차광층(610)의 표면에서 반사되어 다시 광산란층(600)으로 입사하고, 광산란층(600)은 반사된 빛을 통해 2차 적으로 광효율이 증대된다.
본 실시예예서, 차광층(610)은 빛을 차단할 수 있는 블랙 염료나 안료를 포함하는 블랙 유기 고분자 물질이나, 크롬, 크롬 산화물 등의 금속(금속 산화물) 등을 포함하여 이루어질 수 있다. 차광층(610)이 금속을 포함하는 경우에는 빛의 반사판으로서의 역할을 할 수 있다.
다시 도 3을 참조하면, 본 실시예에서 배선부(260)는 복수의 도전 라인(262)들을 포함한다. 복수의 도전 라인(262)들은 각각 제2 방향(x 방향)의 폭(W1)을 가지며, 본 실시예에서 복수의 도전 라인(262)들 각각의 폭(W1)은 약 50㎛ 내지 200㎛으로 형성될 수 있고, 바람직하게는 약 100㎛로 형성될 수 있다. 복수의 도전 라인(262)들은 소정 간격으로 이격되어 배치되며, 복수의 도전 라인(262)들 간의 이격 폭(W2)은 약 15㎛ 내지 20㎛으로 형성될 수 있다.
비교예로서, 복수의 도전 라인들 각각에 슬릿을 형성하여 빛이 통과할 수 있는 개구율을 향상시키는 경우, 도전 라인 각각의 폭이 30㎛ 이하로 좁아지게 되고, 이는 배선부의 저항을 증가시키는 문제점이 있다.
이에 본 발명의 일 실시예에 관한 디스플레이 장치에서는 복수의 도전 라인(262)들 각각의 폭(W1)은 약 50㎛ 내지 200㎛로 형성하여, 배선부(260)의 저항을 감소시킬 수 수 있다.
실링부(250)를 경화시키기 위한 광은 복수의 도전 라인(262)들 사이의 이격 폭(W2)을 통해 실링부(250)로 입사하게 된다. 상술한 것과 같이, 배선부(260)의 저항을 감소시키기 위하여 각 도전 라인(262)들의 폭을 바람직하게 약 100㎛으로 형성하였는바, 실링부(250)로 입사되는 광은 비교예에서 도전 라인에 슬릿을 형성한 경우보다 적어지게 된다. 본 실시예에서는, 실링부(250)로 입사된 광의 일부는 광산란층(600)에 입사되고, 광이 입사된 광산란층(600)의 발광에 의하여 결과적으로 적은 광으로도 광효율을 최대한 향상시켜 실링부(250)를 효과적으로 경화시킬 수 있다.
도 5은 본 발명의 다른 일 실시예에 관한 디스플레이 장치를 개략적으로 도시하는 단면도이다.
도 5에서는 디스플레이 장치에 있어서 디스플레이 영역(DA)과 외곽영역(NDA)를 의 일부를 도시한다.
도 5를 참조하면, 실링부(250)가 위치한 외곽영역(NDA)은 전술한 도 3 및 도 4의 실시예와 동일하다. 도 4에서는 도시되어 있지 않으나, 일 실시예로, 도 5와 같이 실링부(250)와 평탄화층(620) 사이에 공통전극(630)이 연장되어 개재될 수 있다.
디스플레이 영역(DA)은 이미지를 디스플레이하는 영역으로서, 박막트랜지스터(TFT)에 각각 전기적으로 연결된 복수의 화소전극(210)들을 포함하는 박막트랜지스터부가 배치된다. 즉, 박막트랜지스터부는 디스플레이부(10, 도 2 참조)일 수 있다. 박막트랜지스터(TFT)의 구체적인 구성은 도 7에 도시된 것과 동일한 바 도 7에서 상세하게 설명하도록 한다.
화소전극(210)들 사이에는 컬럼 스페이서(column spacer)(220)가 배치될 수 있다. 컬럼 스페이서(220)는 서브 컬럼 스페이서(222) 및 메인 컬럼 스페이서(224)를 포함할 수 있다. 메인 컬럼 스페이서(224)의 상부는 상부기판(200)에 형성된 층들에 맞닿을 수 있으며, 이를 통해 하부기판(100)과 상부기판(200)이 소정 거리로 이격되어 배치될 수 있다.
서브 컬럼 스페이서(222)는 메인 컬럼 스페이서(224)에 비해 단차가 낮게 형성될 수 있다. 이 경우, 외부 가압으로부터 하부기판(100)과 상부기판(200)의 간격은 일차적으로 메인 컬럼 스페이서(224)에 의해 유지될 수 있으며, 더욱 큰 가압이 이루어진 경우, 이차적으로 서브 컬럼 스페이서(222)에 의해 하부기판(100)과 상부기판(200) 사이의 간격이 유지될 수 있다.
상부기판(200)에는 복수의 화소들에 대응하도록 복수의 개구들(OP1, OP2, OP3)을 포함하는 차광층(610)이 배치될 수 있다. 차광층(610)은 전술한 도 4의 실시예와 동일하다. 차광층(610)의 복수의 개구들(OP1, OP2, OP3)에는 필터부(610)가 위치할 수 있다. 필터부(610)는 복수의 컬러필터들(612, 614, 616)을 포함하며, 컬러필터들(612, 614, 616)은 각각은 개구들(OP1, OP2, OP3)을 커버하도록 배치될 수 있다. 도시되지는 않았으나, 백라이트(미도시)에서 발광된 광은 컬러필터들(612, 614, 616)을 통해 서로 다른 파장으로 외부로 방출된다.
본 실시예에서, 필터부(610)의 각 컬러필터들(612, 614, 616)은 양자점 입자(퀀텀 닷, quantum dot)를 포함할 수 있다. 다른 실시예로, 양자선(quantum rod) 또는 양자 테트라포드(tetrapod quantum dot)를 포함할 수도 있다.
양자점 입자는 입사된 입사광을 흡수한 후 입사광과 다른 파장을 갖는 광을 방출한다. 즉, 양자점 입자는 양자점으로 입사된 광의 파장을 변환시킬 수 있는 파장변환 입자이다. 양자점의 크기에 따라 양자점에 의해 변환된 광의 파장이 달라질 수 있다. 예를 들어, 양자점의 직경 조절에 의하여, 양자점이 원하는 색상의 광을 방출하도록 할 수 있다.
따라서, 컬러필터들(612, 614, 616) 각각은 서로 다른 크기의 양자점을 포함할 수 있다. 예를 들어, 양자점 입자의 지름(D)이 약 2㎚ 내지 3㎚ 인 경우 청색 파장의 광을 방출하고, 약 3㎚ 내지 5㎚ 인 경우 녹색 파장의 광을 방출하며, 약 5㎚ 내지 30㎚ 인 경우에는 적색 파장의 광을 방출할 수 있다.
다른 실시예로, 복수의 개구들(OP1, OP2, OP3) 중 적어도 하나의 개구는 양자점을 포함하지 않는 절연막으로 커버될 수 있다. 양자점을 포함하지 않는 절연막을 관통하는 광을 파장이 변화하지 않을 수 있다. 예컨대, 백라이트(미도시)가 청색 광을 발광하도록 하는 경우, 청색 파장의 광을 방출하는 컬러필터가 불필요할 수 있다. 따라서, 이 경우 복수의 개구들(OP1, OP2, OP3) 중 적어도 하나의 개구는 양자점을 포함하지 않는 절연막으로 커버되어, 백라이트(미도시)의 청색 광이 그대로 통과되도록 할 수 있다.
본 실시예에서, 실링부(250) 상에 배치된 광산란층(600)은 복수의 컬러필터들(612, 614, 616) 중 하나와 동일 물질을 포함한다. 상술한 것과 같이, 복수의 컬러필터들(612, 614, 616)은 양자점 입자를 포함하고, 양자점의 크기에 따라 서로 다른 파장의 광을 방출하게 된다. 따라서, 광산란층(600)은 적색 광을 방출하는 양자점을 포함하거나, 청색 광을 방출하는 양자점을 포함하거나, 녹색 광을 방출하는 양자점을 포함할 수 있다.
본 실시예에서, 배선부(260)는 박막트랜지스터(TFT)의 게이트전극(114, 도 7 참조)과 동일 물질을 포함할 수 있다. 다만 이에 한정되는 것은 아니고, 박막트랜지스터(TFT)의 소스전극(144) 및 드레인전극(146)과 동일 물질을 포함할 수 있다.
도 6은 도 2의 화소(PX)를 확대하여 개략적으로 도시하는 확대도이고, 도 7은 도 6의 A2-A2' 선을 따라 취한 단면을 개략적으로 도시하는 단면도이다.
도 6 및 도 7을 참조하면, 이하에서는 본 발명의 일 실시예에 따른 디스플레이 장치(1)의 화소(PX, 도 2 참조)를 포함한 디스플레이부(10, 도 2 참조)의 구조에 대하여 설명한다. 단, 도 6 및 도 7에 도시된 화소 구조를 예시이며, 다양한 실시예로서 변형이 가능하다.
하부기판(100)은 투명한 유리, 석영, 세라믹, 실리콘 또는 투명 플라스틱 등의 절연 물질을 포함할 수 있으며, 실시예에 따라 적절히 선택될 수 있다. 일 실시예에서, 하부기판(100)은 가요성을 가질 수도 있다. 즉, 하부기판(100)은 롤링(rolling), 폴딩(folding), 벤딩(bending) 등으로 형태 변형이 가능한 기판일 수 있다.
하부기판(100) 상에는 게이트 배선(112, 114) 및 데이터 배선(142, 144, 146)이 배치될 수 있다.
게이트 배선(112, 114)은 게이트선(112), 및 게이트전극(114)을 포함할 수 있다. 데이터 배선(142, 144, 146)은 데이터선(142), 소스전극(144), 및 드레인전극(146)을 포함할 수 있다.
게이트 배선(112, 114) 및 데이터 배선(142, 144, 146)은 알루미늄(Al)과 알루미늄 합금 등 알루미늄 계열의 금속, 은(Ag)과 은 합금 등 은 계열의 금속, 구리(Cu)와 구리 합금 등 구리 계열의 금속, 몰리브덴(Mo)과 몰리브덴 합금 등 몰리브덴 계열의 금속, 크롬(Cr), 티타늄(Ti), 탄탈륨(Ta) 등으로 이루어질 수 있다.
또한, 게이트 배선(112, 114) 및 데이터 배선(142, 144, 146)은 물리적 성질이 다른 두 개의 도전막(미도시)을 포함하는 다중막 구조를 가질 수 있다. 예를 들어, 하나의 도전막은 알루미늄 계열 금속, 은 계열 금속, 구리 계열 금속 등으로 이루어지고, 다른 도전막은 몰리브덴 계열 금속, 크롬, 티타늄, 탄탈륨 등으로 이루어질 수 있다. 이러한 조합의 예로는, 크롬 하부막과 알루미늄 상부막 및 알루미늄 하부막과 몰리브덴 상부막을 들 수 있다. 다만, 본 발명은 이에 한정되지 않으며, 게이트 배선(112, 114) 및 데이터 배선(142, 144, 146)은 다양한 여러 가지 금속과 도전체로 형성될 수 있다.
게이트선(112)은 제2 방향(x 방향), 예를 들어 가로 방향으로 화소의 경계를 따라 연장될 수 있고, 각 데이터선(142)은 제1 방향(y 방향), 예를 들어 화소의 세로 방향 경계를 따라 연장될 수 있다. 게이트선(112) 및 데이터선(142)은 교차 배열되어 화소 영역을 정의할 수 있다. 즉, 화소 영역은 게이트선(112)과 데이터선(142)으로 둘러싸인 영역에 의해 정의될 수 있다.
게이트선(112)에는 화소마다 적어도 하나의 게이트전극(114)이 연결되어 배치된다. 게이트전극(114)은 게이트선(112)으로부터 반도체층(132) 측으로 분지되거나, 게이트선(112)이 확장되어 형성될 수 있다. 그러나, 이에 제한되는 것은 아니며, 게이트선(112)의 연장 경로 상에 반도체층(132)과 오버랩되는 영역에 게이트전극(114)이 정의될 수도 있다.
데이터선(142)에는 화소마다 적어도 하나의 소스전극(144)이 연결되어 배치된다. 소스전극(144)은 데이터선(142)으로부터 반도체층(132) 측으로 분지되거나, 데이터선(142)이 확장되어 형성될 수 있다. 그러나, 이에 제한되는 것은 아니며, 데이터선(142)의 연장 경로 상에 반도체층(132)과 오버랩되는 영역에 소스 전극(114)이 정의될 수도 있다. 예를 들어, 소스 전극(114)은 데이터선(142)으로부터 돌출되지 않고 실질적으로 데이터선(142)과 동일선 상에 위치할 수 있다. 드레인전극(146)은 반도체층(132)을 기준으로 소스 전극(114)과 이격되어 배치될 수 있으며, 보호층(152) 및 후술할 유기층(172)을 관통하도록 형성된 컨택홀(146a)을 통해 화소 전극(182)과 전기적으로 연결될 수 있다.
게이트 배선(122, 114)과 데이터 배선(142, 144, 146) 사이에는 게이트 절연막(122)이 배치될 수 있다. 일 실시예에서, 게이트 절연막(122)은 게이트 배선(122, 114) 상에 배치되고, 데이터 배선(142, 144, 146)은 게이트 절연막(122) 상에 배치될 수 있다. 게이트 절연막(122)은 예를 들어, 질화 실리콘(SiNx), 산화 실리콘(SiO2), 실리콘 산질화물(SiON), 또는 이들의 적층막 등으로 이루어질 수 있다. 게이트 절연막(122)은 게이트 배선(122, 114)과 이들의 상부에 위치하는 데이터선(142) 등의 도전성 박막들과의 절연을 유지하는 역할을 할 수 있다.
반도체층(132)은 게이트 절연막(122) 상에 배치되며, 예를 들어, 수소화 비정질 실리콘(hydrogenated amorphous silicon) 또는 다결정 실리콘 등으로 이루어질 수 있다. 반도체층(132)은 게이트전극(114)과 적어도 일부가 중첩되도록 배치된다. 반도체층(132)은 게이트전극(114), 소스전극(144), 및 드레인전극(146)과 함께 박막트랜지스터를 구성한다.
반도체층(132)은 아일랜트형 또는 선형 등 다양한 형상을 가질 수 있으며, 도 4는 반도체층(132)이 아일랜드형으로 형성된 경우를 예시하나, 이에 한정되는 것은 아니다. 반도체층(132)이 선형으로 형성된 경우, 별도 도시하지 않았으나, 반도체층(132)은 데이터 배선(142, 144, 146)과 오버랩될 수 있다.
반도체층(132) 상에는 n형 불순물이 고농도로 도핑된 n+ 수소화 비정질 실리콘 등으로 이루어진 저항성 접촉층(134)이 배치될 수 있다. 저항성 접촉층(134)은 하부의 반도체층(132)과 상부의 소스전극(144) 및 드레인전극(146) 사이에 위치하여 접촉 저항을 감소시키는 역할을 한다.
저항성 접촉층(134)은 반도체층(132)과 유사하게 아일랜드형 또는 선형 등 다양한 형상을 가질수 있다. 반도체층(132)이 아일랜드형 인 경우 저항성 접촉층(134)도 아일랜드형 일 수 있으며, 반도체층(132)이 선형인 경우 저항성 접촉층(134)도 선형일 수 있다. 저항성 접촉층(134)은 반도체층(132)과는 달리, 소스전극(144)과 드레인전극(146)이 마주보며 이격되어 있는 공간이 분리되어 있어 하부의 반도체층(132)이 노출될 수 있다. 반도체층(132)은 소스전극(144)과 드레인전극(146)이 마주보며 이격되어 있는 영역에 채널이 형성될 수 있다.
게이트전극(114)이 게이트 온 신호를 인가받아 반도체층(132)에 채널이 형성되면, 박막트랜지스터가 턴온되며 드레인전극(146)은 소스 전극 (144)으로부터 데이터 신호를 제공받아 이를 화소 전극(182)에 전달할 수 있다.
데이터 배선(142, 144, 146) 및 노출된 반도체층(132) 상에 보호층(152)(passivation layer)이 배치된다. 보호층(152)과 후술할 유기층(172)에는 드레인전극(146)의 적어도 일부를 노출시키는 컨택홀(146a)이 형성될 수 있다. 컨택홀(146a)을 통해 노출된 드레인전극(146)의 적어도 일부는 화소 전극(182)과 접촉될 수 있다. 이를 통해 드레인전극(146)과 화소 전극(182)은 전기적으로 연결/접속될 수 있다.
보호층(152)은 예를 들어, 질화 실리콘 또는 산화 실리콘 등의 무기물, 플라즈마 화학 기상 증착(plasma enhanced chemical vapor deposition: PECVD)으로 형성되는 a-Si:C:O, a-Si:O:F 등의 물질 등을 포함할 수 있다.
보호층(152) 상에는 유기층(172)이 배치될 수 있다. 유기층(172)은 평탄화 특성이 우수하며, 감광성(photosensitivity)을 가지는 물질을 포함할 수 있다. 유기층(172)은 드레인 전극(136)의 적어도 일부를 노출시키는 컨택홀(146a)를 포함한다.
본 실시예에서, 도 7에 도시된 바와 같이 유기층(172)과 보호층(152) 사이에 컬러 필터(162)가 배치될 수 있다. 컬러 필터(162)는 적색 컬러 필터(R), 녹색 컬러 필터(G), 및 청색 컬러 필터(B)를 포함할 수 있다. 각각의 R, G, B 컬러 필터는 각각 하나의 화소에 형성되어 R, G, B 화소를 형성한다. 컬러 필터(162)는 화소 전극(182)과 오버랩되도록 배치될 수 있다.
다른 실시예로, 백라이트(미도시)로서 청색 광을 사용하는 경우, 청색 컬러 필터(B)는 구비되지 않을 수도 있다.
컬러 필터(162)는 안료를 포함하는 감광성 유기물을 포함할 수 있다. 컬러 필터(162) 상에는 유기층(172)이 배치되어 R, G, B 컬러 필터의 단차를 평탄화할 수 있다. 컬러 필터(162)는 유기층(172)에 의해 커버될 수 있다. 즉, 컬러 필터(162)는 유기층(172)에 의해 커버되어 노출되는 부분이 없을 수 있다. 다만, 이는 예시적인 것이며 본 발명이 이러한 구조에 제한되는 것은 아니다.
화소 전극(182)은 유기층(172) 상에 단위 화소마다 배치될 수 있다. 화소 전극(182)의 일부는 컨택홀(146a)의 내부에 배치된다. 컨택홀(146a) 내부에 배치된 화소 전극(182)의 일부는 드레인전극(146)과 접촉되어 이와 전기적으로 연결될 수 있다.
컨택홀(146a)를 통해 화소 전극(182)에 데이터 전압이 인가되면, 화소 전극(182)은 공통 전극(630)과 함께 전계를 형성하여 액정층(300)에 포함된 액정 분자를 회전시킬 수 있다. 화소 전극(182)은 ITO(indium tin oxide), 또는 IZO(indium zinc oxide) 등의 투명한 도전성 물질을 포함할 수 있으나, 이에 제한되는 것은 아니다.
상부기판(200)은 절연 기판일 수 있다. 구체적으로, 상부기판(200)은 하부기판(100)과 마찬가지로 투명한 유리, 석영, 세라믹, 실리콘 또는 투명 플라스틱 등의 절연 물질을 포함할 수 있으며, 필요에 따라 적절히 선택할 수 있다. 일 실시예에서, 상부기판(200)은 가요성을 가질 수도 있다. 즉, 상부기판(200)은 롤링(rolling), 폴딩(folding), 벤딩(bending) 등으로 형태 변형이 가능한 기판일 수 있다. 상부기판(200)은 하부기판(100)에 대향하여 배치될 수 있다.
상부기판(200) 상에는 공통 전극(630)이 배치될 수 있다. 공통 전극(630)은 공통 전압을 인가 받아 화소 전극(182)과 함께 전계를 생성하여 액정층(300)에 포함된 액정 분자의 배향 방향을 제어할 수 있다.
공통 전극(630)은 게이트선(112)과 데이터선(142)으로 둘러싸인 화소 영역 전체에 걸쳐 일체형으로 형성될 수 있다. 공통 전극(630)은 ITO, 또는 IZO 등의 투명한 도전 물질로 구현될 수 있으나, 이에 제한되는 것은 아니다.
일 실시예로, 액정층(300)을 향하는 하부기판(100)의 일면 및 상부기판(200)의 일면에는 각각 제1, 2 배향막(222a, 222b)이 배치될 수 있다. 화소 전극(182) 상에는 제1 배향막(222a)이 배치되고, 공통 전극(630) 상에는 제2 배향막(222b)배치되며, 이러한 제1, 2 배향막(222a, 222b)을 통해 액정층(300)을 배향할 수 있다. 제1, 2 배향막(222a, 222b)은 폴리이미드, 폴리아믹산, 폴리아미드, 폴리아믹이미드, 폴리에스테르, 폴리에틸렌, 폴리우레탄, 또는 폴리스티렌과 같은 수지성 고분자 또는 이들의 혼합물을 포함할 수 있다. 또한, 제1, 2 배향막(222a, 222b)은 위 수지성 고분자의 모노머를 포함하여 구현될 수 있다.
도 8은 본 발명의 또 다른 일 실시예에 관한 디스플레이 장치의 제조 과정 중 일부를 개략적으로 도시하는 단면도이다.
이하에서는 도 8 및 전술한 도 1 내지 도 7을 참조하여, 본 발명의 일 실시예에 관한 디스플레이 장치의 제조방법을 설명한다. 이하 설명하는 구성요소들은 전술한 실시예와 동일하며, 동일한 부재번호는 동일한 구성요소를 의미한다. 이하에서는 제조방법을 중심으로 설명하고, 중복되는 내용은 전술한 설명을 원용한다.
먼저 디스플레이 영역(DA) 및 디스플레이 영역(DA) 주변의 외곽영역(NDA)을 갖는, 하부기판(100) 및 상부기판(200)을 준비한다. 하부기판(100)의 디스플레이 영역(DA) 상에 디스플레이부(10)를 형성한다. 디스플레이부(10)는 전술한 도 1, 도 2, 도 5 및 도 7의 구조와 동일한바, 해당 도면의 전술한 내용을 원용한다.
하부기판(100)의 외곽영역(PA) 상에 제1 방향(y 방향)으로 연장된 배선부(260)를 형성한다. 배선부(260)는 소정 간격으로 이격된 이격 폭(W2, 도 3 참조)을 갖는 복수의 도전 라인(262)들을 포함할 수 있다. 배선부(260)는 디스플레이부(10)를 형성하는 과정에서 박막트랜지스터(TFT)의 게이트전극(114)과 동일 공정으로 형성될 수 있다.
상부기판(200)의 디스플레이 영역(DA)에는 차광층(610)과 필터부(640)가 차례로 형성된다. 차광층(610)과 필터부(640)의 구체적인 구성은 도 4 및 도 5와 동일한 바, 이를 원용한다.
이 과정에서, 상부기판(200)의 외곽영역(PA)에는 광산란층(600)이 형성될 수 있다. 광산란층(600)은 광산란 입자를 포함할 수 있으며, 일 실시예로 필터부(640)와 동일 물질을 포함할 수 있다.
그 후, 배선부(260)와 중첩되도록 하부기판(100)과 상부기판(200) 사이에 실링부(250)를 형성한다. 실링부(250)는 하부기판(100) 상에 형성할 수도 있고, 상부기판(200) 상에 형성할 수도 있다. 실링부(250)는 광 경화를 통해 경화되는 실런트 물질을 이용할 수 있으며, 도 8과 같이 하부기판(100)과 상부기판(200) 사이에 실링부(250)를 형성한 후, 광을 조사하여 경화시키는 단계를 거친다.
한편, 도 8의 실시예에서는 도 4의 평탄화층(620)을 구비하지 않은 구조를 도시한다. 예컨대, 도 8의 광산란층(600)은 광산란 입자로서 TiO2 등으로 형성된 산란체를 포함할 수 있다.
도 8을 참조하면, 본 실시예에서는 하부기판(100)에서 상부기판(200) 측으로 광(L1, L2)을 조사하여 실링부(250)를 경화시킬 수 있다. 실링부(250)로 조사되는 광(L1, L2) 중 일부(L2를 의미)는 배선부(260)에 의해 차단되고, 일부(L1을 의미)만이 실링부(250)에 도달하여 실링부(250)를 경화시킬 수 있다. 본 발명의 일 실시예에 따른 디스플레이 장치에서는 실링부(250)와 배선부(260)를 중첩하도록 배치하여 좁은 베젤을 갖는 디스플레이 장치를 구현할 수 있으나, 상술한 것과 같이, 실링부(250)를 경화하는 과정에서 광의 일부(L2)가 배선부(260)에 의해 차단되어 실링부(250)가 미 경화되는 문제가 발생할 수 있다.
이에 본 발명의 일 실시예에 따른 디스플레이 장치에서는 실링부(250)와 상부기판(200) 사이에 광산란층(600)을 구비하여, 실링부(250)로 입사된 광(L2)을 산란 및 반사시켜 입사되는 광 대비 광효율을 최대한 향상시킬 수 있다.
실링부(250)로 입사된 광(L2)은 광산란층(600)에 도달하여 광산란 입자를 통해 산란 되거나, 입사된 파장과 다른 파장으로 발광(L3을 의미)할 수 있다. 광산란층(600)에 도달한 광(L2) 중 일부는 반사판 역할을 하는 차광층(610)에 도달하여 반사광(L4)이 되고, 반사광(L4)을 통해 광산란층(600)이 2차적으로 산란되거나 발광하여 이중의 효과를 낼 수 있다.
본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 당해 기술분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것 이다.
100: 하부기판
200: 상부기판
210: 화소전극
250: 실링부
260: 배선부
262: 도전 라인
270: 절연층
300: 사이에 개재된 액정층
400: 데이터 구동부
500: 게이트 구동부
600P: 광산란 입자
600: 광산란층
610: 차광층
620: 평탄화층
200: 상부기판
210: 화소전극
250: 실링부
260: 배선부
262: 도전 라인
270: 절연층
300: 사이에 개재된 액정층
400: 데이터 구동부
500: 게이트 구동부
600P: 광산란 입자
600: 광산란층
610: 차광층
620: 평탄화층
Claims (20)
- 디스플레이 영역 및 상기 디스플레이 영역 주변의 외곽영역을 갖는, 하부기판;
상기 디스플레이 영역 상에 배치되며 각각이 박막트랜지스터에 전기적으로 연결된 복수의 화소전극들을 포함하는, 박막트랜지스터부;
상기 박막트랜지스터부를 사이에 두고 상기 하부기판과 대향하도록 배치되는, 상부기판;
상기 박막트랜지스터부를 둘러싸도록 외곽영역 상에 배치되며, 상기 하부기판과 상기 상부기판을 접합하는, 실링부;
상기 실링부와 상기 하부기판 사이에 개재되며 소정간격으로 이격된 복수의 도전 라인들을 포함하는, 배선부; 및
상기 실링부와 상기 상부기판 사이에 개재되며 광산란 입자을 포함하는, 광산란층;
을 구비하는, 디스플레이 장치. - 제1항에 있어서,
상기 광산란 입자는 양자점인, 디스플레이 장치. - 제1항에 있어서,
상기 광산란 입자의 지름은 2nm 내지 30nm인, 디스플레이 장치. - 제2항에 있어서,
상기 복수의 화소전극들 각각에 대응하도록 위치하는 복수의 개구들을 포함하며 상기 상부기판에 배치되는, 차광층;
상기 복수의 개구들을 덮도록 상기 상부기판에 배치되는 복수의 컬러필터들을 포함하는, 필터부;
상기 필터부를 덮으며 상면을 평탄화하게 하는, 평탄화층; 및
상기 평탄화층 상에 배치되는, 공통전극;을 더 포함하고,
상기 복수의 컬러필터들 중 적어도 일부는 양자점 입자를 포함하는, 디스플레이 장치. - 제4항에 있어서,
상기 광산란층은 상기 복수의 컬러필터들 중 어느 하나와 동일 물질을 포함하는, 디스플레이 장치. - 제4항에 있어서,
상기 평탄화층은 상기 외곽영역까지 연장되어, 상기 실링부와 상기 광산란층 사이에 개재되는, 디스플레이 장치. - 제4항에 있어서,
상기 차광층은 상기 외곽영역까지 연장되어, 상기 상부기판과 상기 광산란층 사이에 개재되는, 디스플레이 장치. - 제4항에 있어서,
상기 공통전극은 상기 외곽영역까지 연장되어, 상기 실링부와 상기 평탄화층 사이에 개재되는, 디스플레이 장치. - 제4항에 있어서,
상기 복수의 박막트랜지스터들 각각은 게이트전극, 상기 게이트전극과 적어도 일부가 중첩되는 반도체층을 포함하고,
상기 배선부는 상기 게이트전극와 동일 물질을 포함하는, 디스플레이 장치. - 제1항에 있어서,
상기 실링부와 상기 상부기판 사이에 개재되는 차광층을 더 포함하는, 디스플레이 장치. - 제10항에 있어서,
상기 박막트랜지스터부는 상기 복수의 화소전극들에 각각 대응하도록, 상기 박막트랜지스터와 상기 복수의 화소전극들 사이에 각각 배치되는 복수의 컬러필터들을 더 포함하는, 디스플레이 장치. - 제1항에 있어서,
상기 배선부는 상기 박막트랜지스터에 클럭 신호를 전달하는 배선인, 디스플레이 장치. - 제1항에 있어서,
상기 복수의 도전 라인들의 각각의 폭은 50㎛ 내지 100㎛인, 디스플레이 장치. - 제13항에 있어서,
상기 복수의 도전 라인들 간의 이격 폭은 15㎛ 내지 20㎛인, 디스플레이 장치. - 제1항에 있어서,
상기 배선부는 상기 실링부와 중첩하는, 디스플레이 장치. - 디스플레이 영역 및 상기 디스플레이 영역 주변의 외곽영역을 갖는, 하부기판 및 상부기판을 준비하는 단계;
하부기판의 외곽영역 상에, 소정 간격으로 이격된 이격 폭을 갖는 복수의 도전 라인들을 포함하는 배선부를 형성하는 단계;
상부기판의 외곽영역 상에 광산란 입자를 포함하는 광산란층을 형성하는 단계;
배선부와 중첩되도록 하부기판과 상부기판 사이에 실링부를 형성하는 단계; 및
하부기판에서 상부기판 측으로 광을 조사하여 실링부를 경화시키는 단계;
를 포함하는, 디스플레이 장치의 제조방법. - 제16항에 있어서,
상기 실링부를 경화시키는 단계에서, 하부기판으로 조사된 광의 적어도 일부는 상기 복수의 도전 라인들 사이의 이격 폭을 관통하여 상기 광산란층으로 조사되는, 디스플레이 장치의 제조방법. - 제17항에 있어서,
상기 광산란층으로 조사된 광의 적어도 일부는 상기 실링부 측으로 반사되는, 디스플레이 장치의 제조방법. - 제17항에 있어서,
상기 상부기판의 외곽영역에 있어서, 상기 상부기판과 상기 광산란층 사이에 차광층을 형성하는 단계를 더 포함하고,
상기 광산란층으로 조사된 광의 적어도 일부는 상기 차광층에 의해 상기 실링부 측으로 반사되는, 디스플레이 장치의 제조방법. - 제16항에 있어서,
상기 광산란 입자는 2nm 내지 30nm의 지름을 갖는 양자점 입자인, 디스플레이 장치의 제조방법.
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