KR101209048B1 - 박막 트랜지스터 표시판, 이를 포함하는 표시 장치 및 표시 장치의 제조 방법 - Google Patents

박막 트랜지스터 표시판, 이를 포함하는 표시 장치 및 표시 장치의 제조 방법 Download PDF

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Abstract

표시 장치에서, 표시 패널은 다수의 게이트선과 다수의 데이터선이 형성된 제1 기판, 제1 기판과 마주하는 제2 기판 및 제1 기판과 제2 기판을 결합시키는 실런트로 이루어진다. 게이트 구동부는 외부로부터 다수의 신호를 입력받는 배선부 및 다수의 신호에 응답하여 구동신호를 출력하는 회로부로 이루어진다. 배선부에는 실런트를 경화시키기 위하여 상기 제1 기판의 후면을 통해 입사된 광을 투과시키는 개구부가 형성됨으로써, 상기 실런트에 의한 상기 제1 및 제2 기판 사이의 결합력을 향상시킬 수 있고, 그 결과 외부에서 유입되는 습기에 의한 부식불량 등을 개선할 수 있다.

Description

박막 트랜지스터 표시판, 이를 포함하는 표시 장치 및 표시 장치의 제조 방법{THIN FILM TRANSISTOR ARRAY PANEL, DISPLAY APPARATUS INCLUDING THE SAME, AND MANUFACTURING METHOD FOR THE DISPLAY APPARAUS}
본 발명은 박막 트랜지스터 표시판, 이를 포함하는 표시 장치 및 표시 장치의 제조 방법에 관한 것이다.
일반적으로, 표시장치는 게이트선, 데이터선, 화소전극 및 박막 트랜지스터가 구비된 박막 트랜지스터 표시판 및 공통 전극 표시판을 포함하는 표시 패널, 게이트선에 게이트 신호를 출력하는 게이트 구동부 및 데이터선에 데이터 신호를 출력하는 데이터 구동부로 이루어진다.
게이트 구동부 및 데이터 구동부는 칩 형태로 이루어져 표시 패널에 실장된다. 그러나, 최근에는 표시장치의 전체적인 사이즈를 감소시키면서 생산성을 증대시키기 위하여 게이트 구동부를 표시 패널에 내장하는 구조가 개발되고 있다.
대표적인 표시 패널이라 할 수 있는 액정 표시 패널의 경우 게이트선, 데이터선, 화소전극 및 박막 트랜지스터가 구비된 박막 트랜지스터 표시판, 박막 트랜지스터 표시판과 마주하는 공통 전극 표시판, 박막 트랜지스터 표시판과 공통 전극 표시판과의 사이에 개재된 액정층 및 박막 트랜지스터 표시판과 공통 전극 표시판을 결합시키는 실런트로 이루어진다.
게이트 구동부가 표시 패널의 박막 트랜지스터 표시판에 내장되는 구조에서는, 게이트 구동부와 공통 전극 표시판에 형성된 공통전극과의 사이에서 기생 용량이 발생하고, 이러한 기생 용량은 게이트 구동부의 오동작을 유발한다.
따라서 최근에는 기생 용량을 감소시키기 위한 방안으로 실런트를 게이트 구동부와 공통 전극의 사이에 배치시키는 구조가 제시되고 있다.
한편, 액정 표시 패널이 대형화됨에 따라, 박막 트랜지스터 표시판과 공통 전극 표시판 사이에 액정층을 주입하는 방법으로 액정 적하 방식을 일반적으로 사용할 뿐만 아니라, 박막 트랜지스터 표시판과 공통 전극 표시판 사이의 오정렬을 줄이기 위하여 광경화성 실런트를 일반적으로 사용한다. 이때, 광경화성 실런트는 광에 의해서 경화되어 박막 트랜지스터 표시판과 공통 전극 표시판을 결합시킨다. 이때, 공통 전극 표시판에는 게이트 구동부가 형성된 영역에 대응하여 차광층이 형성되므로, 일반적으로 광은 박막 트랜지스터 표시판의 후면에서 입사되는 배면 노광 방식에 의해 조사된다.
그러나, 실런트가 게이트 구동부와 공통 전극의 사이에 구비된 구조에서 실런트로 광을 제공하여 경화시키면, 게이트 구동부에 의해서 실런트로 입사된 광량이 감소한다. 특히 고전류가 흐르는 전원 전압 배선과 같이 그 선폭이 100μm 보다 커서 조사된 광의 회절이 미약한 경우에는 그 부분의 실런트에 조사되는 광량이 감소하여 실런트의 경화가 제대로 이루어지지 않고, 그 결과 박막 트랜지스터 표시판과 공통 전극 표시판의 결합력이 감소된다. 또한, 제대로 결합되지 않은 실런트를 통해 외부로부터 습기가 유입되기 쉬우므로, 게이트 구동부의 부식이 증가하고, 그로 인해 게이트 구동부가 오동작한다.
따라서, 본 발명의 목적은 광경화성 결합부재를 이용한 공통 전극 표시판과의 결합이 용이한 박막 트랜지스터 표시판을 제공하는 것이다. 또한 상기 박막 트랜지스터 표시판을 포함하는 표시장치를 제공하는 것이다.
본 발명의 일 특징에 따른 박막 트랜지스터 기판은 기판, 게이트 구동부를 포함한다. 상기 기판은 게이트선, 데이터선, 화소전극 및 박막 트랜지스터를 포함한다. 상기 게이트 구동부는 상기 기판 위에 형성되어 있으며 외부로부터 신호를 입력받는 배선부, 상기 외부신호에 응답하여 상기 게이트 신호를 상기 게이트선으로 출력하는 회로부를 포함하고, 상기 배선부에는 개구부가 형성되어 있다.
본 발명의 일 특징에 따른 표시장치는 표시 패널, 데이터 구동부 및 게이트 구동부를 포함한다. 상기 표시 패널은 게이트선, 데이터선, 화소전극, 박막 트랜지스터가 형성된 제1 기판, 상기 제1 기판과 마주하는 제2 기판 및 상기 제1 기판과 상기 제2 기판과의 사이에 개재되어 상기 제1 및 제2 기판을 결합시키는 결합부재로 이루어진다. 상기 표시 패널은 게이트 신호 및 데이터 신호에 응답하여 영상을 표시한다. 상기 데이터 구동부는 상기 데이터선에 상기 데이터 신호를 출력한다.
상기 게이트 구동부는 외부로부터의 신호를 입력받는 배선부 및 상기 신호에 응답하여 상기 게이트 신호를 상기 게이트선으로 출력하는 회로부로 이루어져 상기 제1 기판 상에 구비되고, 상기 배선부에는 개구부가 형성되어 있다.
이와 같은 표시장치에 따르면, 광경화성 물질을 포함하는 실런트가 게이트 구동부의 일부분을 커버하도록 제1 기판과 제2 기판과의 사이에 개재된 구조에서, 게이트 구동부의 신호배선에는 실런트를 경화시키기 위하여 제1 기판의 후면을 통해 입사된 광을 투과시키는 개구부가 형성됨으로써, 실런트에 의한 제1 및 제2 기판 사이의 결합력을 향상시킬 수 있고, 그 결과 외부에서 유입되는 습기에 의한 부식불량 등을 개선할 수 있다.
도 1은 본 발명의 일 실시예에 따른 표시 장치의 평면도이다.
도 2는 도 1에 도시한 표시 장치를 II - II` 선을 따라 절단한 단면도이다.
도 3은 도 1에 도시한 게이트 구동부로 사용되는 시프트 레지스터의 블록도의 한 예이다.
도 4는 도 3에 도시한 시프트 레지스터의 한 스테이지의 회로도의 한 예이다.
도 5는 본 발명의 한 실시예에 따른 게이트 구동부의 개략적인 배치도이다.
도 6은 도 5에 도시한 게이트 구동부의 배선부의 배치도의 한 예이다.
도 7은 도 6에 도시한 배선부를 VII-VII'선을 따라 잘라 도시한 단면도이다.
도 8은 도 5에 도시한 게이트 구동부의 회로부 일부의 배치도의 한 예이다.
도 9는 도 8에 도시한 배선부를 IX-IX'선을 따라 잘라 도시한 단면도이다.
도 10은 표시 영역(DA)의 화소의 배치도이다.
도 11은 도 10에 도시한 화소를 XI-XI'선을 따라 잘라 도시한 단면도이다.
첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다. 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다.
도 1은 본 발명의 한 실시예에 따른 표시 장치의 평면도이고, 도 2는 도 1에 도시한 표시 장치를 II - II`선 따라 잘라 도시한 단면도이다.
도 1 및 도 2를 참조하면, 본 발명의 한 실시예에 따른 표시장치(600)는 데이터 신호 및 게이트 신호에 응답하여 영상을 표시하는 표시 패널(300), 표시 패널(300)에 구비되어 표시 패널(300)에 데이터 신호 및 게이트 신호를 각각 출력하는 데이터 구동부(500) 및 게이트 구동부(400)를 포함한다.
표시 패널(300)은 박막 트랜지스터 표시판(100), 박막 트랜지스터 표시판(100)과 마주하는 공통 전극 표시판(200), 박막 트랜지스터 표시판(100)과 공통 전극 표시판(200)과의 사이에 개재되어 있는 액정층(330) 및 실런트(350)를 포함한다.
표시 패널(300)은 영상을 표시하는 표시 영역(DA), 표시 영역(DA)을 둘러싸는 실라인(seal line) 영역(SA), 실라인 영역(SA)의 외측에 위치하는 제1 주변 영역(PA1) 및 표시 영역(DA)과 실라인 영역(SA)의 일부와의 사이에 구비된 제2 주변 영역(PA2)으로 구획할 수 있다. 공통 전극 표시판(200)은 실라인 영역(SA) 및 그 안쪽에 위치하며 박막 트랜지스터 표시판(100)은 실라인 영역(SA) 바깥으로 제1 주변 영역(PA1)까지 연장되어 있다.
표시 패널(300)은 등가 회로로 볼 때, 복수의 게이트선(GL1 ~ GLn)과 복수의 데이터선(DL1 ~ DLm) 및 이에 연결되어 있는 복수의 화소를 포함한다.
게이트선(GL1 ~ GLn)과 데이터선(DL1 ~ DLm)은 박막 트랜지스터 표시판(100)의 기판(110) 위에 형성되어 있다. 게이트선(GL1 ~ GLn)과 데이터선(DL1 ~ DLm)은 표시 영역(DA)에서 서로 절연되어 교차하며 각각 제2 및 제1 주변 영역(PA2, PA1)까지 연장되어 게이트 구동부(400) 및 데이터 구동부(500)와 연결된다.
각 화소는 표시 영역(DA)에 위치하며 게이트선(GL1 ~ GLn) 및 데이터선(DL1 ~ DLm)에 연결되어 있는 박막 트랜지스터(Tr)와 이에 연결되어 있는 액정 축전기(Clc)를 포함한다.
박막 트랜지스터(Tr)는 박막 트랜지스터 표시판(100)에 형성되어 있으며, 게이트선(GL1 ~ GLn)에 연결되어 있는 제어 단자, 데이터선(DL1 ~ DLm)에 연결되어 있는 입력 단자 및 액정 축전기(Clc)에 연결되어 있는 출력 단자를 가지고 있다. 박막 트랜지스터(Tr)는 비정질 규소를 포함하는 것이 바람직하나 다결정 규소를 포함할 수도 있다.
액정 축전기(Clc)는 박막 트랜지스터 표시판(100)에 형성되어 있는 화소 전극(도시하지 않음)과 공통 전극 표시판(200)의 기판(210) 위에 형성되어 있는 공통 전극(270) 및 이들 사이의 액정층(330)으로 이루어진다. 화소 전극은 박막 트랜지스터(Tr)에 연결되며, 공통 전극(270)은 공통 전극 표시판(200)의 전면에 형성되어 있고 공통 전압을 인가 받는다.
제1 주변 영역(PA1)의 박막 트랜지스터 표시판(100) 위에는 칩 형태로 이루어진 데이터 구동부(500)가 장착되어 있다. 데이터 구동부(500)는 데이터선(DL1 ~ DLm)과 전기적으로 연결되어 데이터 신호를 인가한다.
한편, 제2 주변 영역(PA2)에 인접하는 실라인 영역(SA)과 제2 주변 영역(PA2) 상의 박막 트랜지스터 표시판(100)에는 게이트 구동부(400)가 형성되어 있다. 게이트 구동부(400)는 게이트선(GL1 ~ GLn)과 전기적으로 연결되어 게이트 신호를 인가한다.
실런트(350)는 실라인 영역(SA)에 위치하며 박막 트랜지스터 표시판(100)과 공통 전극 표시판(200)을 결합시키고 액정층(330)의 액정을 가두는 역할을 한다. 실런트(350)는 광경화성 물질을 포함한다.
실런트(350)는 실라인 영역(SA)에 위치한 게이트 구동부(400)의 일부분과 중첩된다. 액정층(330)의 유전 상수가 약 10 이상인데 비하여 실런트(350)의 유전 상수는 약 4.0 이하이므로, 이와 같이 하면 공통 전극 표시판(200)의 공통 전극(270)과 게이트 구동부(400)의 사이에서 생성되는 기생 용량을 감소시킬 수 있다.
도 2에 도시된 바와 같이, 공통 전극 표시판(200)에는 또한 실라인 영역(SA)과 제2 주변 영역(PA2)에 위치한 차광층(220)이 형성되어 있다. 공통 전극 표시판(200)의 제2 기판(210)과 공통 전극(270)과의 사이에 색필터층(도시하지 않음)이 구비될 수 있으며, 색필터층은 삼원색, 예를 들면 적색, 녹색 및 청색을 표시한다. 그러나 색필터층은 박막 트랜지스터 표시판(100)에 구비될 수도 있으며 때에 따라서는 생략될 수도 있다.
이러한 액정 표시 장치에서 액정층(330)은 적하 방식을 통하여 두 표시판(100, 200)의 사이에 실런트(350)로 밀봉되는데, 적하 방식에서는 액정층(330)은 두 표시판(100, 200)을 실런트(350)로 결합하기 전에 공통 전극 표시판(200) 또는 박막 트랜지스터 표시판(100) 상에 액정 방울을 떨어뜨린 후 두 표시판(100, 200)을 정렬하고 실런트(350)에 빛을 쬐어 경화시킨다. 그런데 공통 전극 표시판(200)에는 차광층(220)이 존재하여 빛을 차단하므로, 실런트(350)를 경화시킬 때 박막 트랜지스터 표시판(100)의 후면으로부터 빛을 입사한다.
도 3은 도 1에 도시한 게이트 구동부를 나타낸 블록도의 한 예이고, 도 4는 도 3에 도시한 게이트 구동부의 한 스테이지의 회로도의 한 예이다.
도 3 및 도 4를 참조하면, 게이트 구동부(400)는 서로 종속적으로 연결되어 있으며 차례로 게이트 신호를 출력하는 복수의 스테이지(ST1 ~ STn +1)를 포함하며, 게이트 오프 전압(Voff), 제1 및 제2 클록 신호(CKV, CKVB), 그리고 초기화 신호(INT)가 입력된다. 마지막 스테이지(STn +1)를 제외한 모든 스테이지(ST1 ~ STn+1)는 게이트선(GL1 ~ GLn)과 일대일로 연결되어 있다.
각 스테이지(ST1 ~ STn +1)는 제1 클록 단자(CK1), 제2 클록 단자(CK2), 세트 단자(S), 리세트 단자(R), 전원 전압 단자(GV), 프레임 리세트 단자(FR), 그리고 게이트 출력 단자(OUT1) 및 캐리 출력 단자(OUT2)를 가지고 있다.
각 스테이지, 예를 들면 j 번째 스테이지(STj)의 세트 단자(S)에는 전단 스테이지(STj-1)의 캐리 출력, 즉 전단 캐리 출력[Cout(j-1)]이, 리세트 단자(R)에는 후단 스테이지(STj +1)의 게이트 출력, 즉 후단 게이트 출력[Gout(j+1)]이 입력되고, 제1 및 제2 클록 단자(CK1, CK2)에는 클록 신호(CKV, CKVB)가 입력되고, 게이트 전압 단자(GV)에는 게이트 오프 전압(Voff)이 입력되며, 프레임 리세트 단자(FR)에는 초기화 신호(INT)가 입력된다. 게이트 출력 단자(OUT1)는 게이트 출력[Gout(j)]을 내보내고 캐리 출력 단자(OUT2)는 캐리 출력[Cout(j)]을 내보낸다. 마지막 스테이지(STn +1)의 캐리 출력[Cout(n+1)]은 초기화 신호(INT)로서 각 스테이지(ST1 ~ STn)에 제공된다.
단, 시프트 레지스터(400)의 첫 번째 스테이지(ST1)에는 전단 캐리 출력 대신 주사 시작 신호(STV)가 입력되며, 마지막 스테이지(STn +1)에는 후단 게이트 출력 대신 주사 시작 신호(STV)가 입력된다. 또한, j 번째 스테이지(STj)의 제1 클록 단자(CK1)에 제1 클록 신호(CKV)가, 제2 클록 단자(CK2)에 제2 클록 신호(CKVB)가 입력되는 경우, 이에 인접한 (j-1)번째 및 (j+1)번째 스테이지(STj -1, STj +1)의 제1 클록 단자(CK1)에는 제2 클록 신호(CKVB)가, 제2 클록 단자(CK2)에는 제1 클록 신호(CKV)가 입력된다.
제1 및 제2 클록 신호(CKV, CKVB)는 화소의 트랜지스터(Tr)를 구동할 수 있도록 전압 레벨이 하이인 경우는 게이트 온 전압(Von)과 같고 로우인 경우는 게이트 오프 전압(Voff)과 같은 것이 바람직하다. 제1 및 제2 클록 신호(CKV, CKVB)는 듀티비가 50%이고 그 위상차는 180°일 수 있다.
도 4를 참고하면, 본 발명의 한 실시예에 따른 게이트 구동부(400)의 각 스테이지, 예를 들면 j 번째 스테이지는 입력부(420), 풀업 구동부(430), 풀다운 구동부(440) 및 출력부(450)를 포함한다. 이들은 적어도 하나의 NMOS 트랜지스터(T1-T14)를 포함하며, 풀업 구동부(430)와 출력부(450)는 축전기(C1-C3)를 더 포함한다. 그러나 NMOS 트랜지스터 대신 PMOS 트랜지스터를 사용할 수도 있다. 또한, 축전기(C1-C3)는 실제로, 공정시에 형성되는 게이트와 드레인/소스간 기생 용량(parasitic capacitance)일 수 있다.
입력부(420)는 세트 단자(S)와 게이트 전압 단자(GV)에 차례로 직렬로 연결되어 있는 세 개의 트랜지스터(T11, T10, T5)를 포함한다. 트랜지스터(T11, T5)의 게이트는 제2 클록 단자(CK2)에 연결되어 있으며 트랜지스터(T5)의 게이트는 제1 클록 단자(CK1)에 연결되어 있다. 트랜지스터(T11)와 트랜지스터(T10) 사이의 접점은 접점(J1)에 연결되어 있고, 트랜지스터(T10)와 트랜지스터(T11) 사이의 접점은 접점(J2)에 연결되어 있다.
풀업 구동부(430)는 세트 단자(S)와 접점(J1) 사이에 연결되어 있는 트랜지스터(T4)와 제1 클록 단자(CK1)와 접점(J3) 사이에 연결되어 있는 트랜지스터(T12), 그리고 제1 클록 단자(CK1)와 접점(J4) 사이에 연결되어 있는 트랜지스터(T7)를 포함한다. 트랜지스터(T4)의 게이트와 드레인은 세트 단자(S)에 공통으로 연결되어 있으며 소스는 접점(J1)에 연결되어 있고, 트랜지스터(T12)의 게이트와 드레인은 제1 클록 단자(CK1)에 공통으로 연결되어 있고 소스는 접점(J3)에 연결되어 있다. 트랜지스터(T7)의 게이트는 접점(J3)에 연결됨과 동시에 축전기(C1)를 통하여 제1 클록 단자(CK1)에 연결되어 있고, 드레인은 제1 클록 단자(CK1)에, 소스는 접점(J4)에 연결되어 있으며, 접점(J3)과 접점(J4) 사이에 축전기(C2)가 연결되어 있다.
풀다운 구동부(440)는 소스를 통하여 게이트 오프 전압(Voff)을 입력받아 드레인을 통하여 접점(J1, J2, J3, J4)으로 출력하는 복수의 트랜지스터(T9, T13, T8, T3, T2, T6)를 포함한다. 트랜지스터(T9)의 게이트는 리세트 단자(R)에, 드레인은 접점(J1)에 연결되어 있고, 트랜지스터(T13, T8)의 게이트는 접점(J2)에 공통으로 연결되어 있고, 드레인은 각각 접점(J3, J4)에 연결되어 있다. 트랜지스터(T3)의 게이트는 접점(J4)에, 트랜지스터(T2)의 게이트는 리세트 단자(R)에 연결되어 있으며, 두 트랜지스터(T3, T2)의 드레인은 접점(J2)에 연결되어 있다. 트랜지스터(T6)의 게이트는 프레임 리세트 단자(FR)에 연결되어 있고, 드레인은 접점(J1)에, 소스는 게이트 오프 전압 단자(GV)에 연결되어 있다.
출력부(450)는 드레인과 소스가 각각 제1 클록 단자(CK1)와 출력 단자(OUT1, OUT2) 사이에 연결되어 있고 게이트가 접점(J1)에 연결되어 있는 한 쌍의 트랜지스터(T1, T15)와 트랜지스터(T1)의 게이트와 드레인 사이, 즉 접점(J1)과 접점(J2) 사이에 연결되어 있는 축전기(C3)를 포함한다. 트랜지스터(T1)의 소스는 또한 접점(J2)에 연결되어 있다.
그러면 이러한 스테이지의 동작에 대하여 설명한다.
설명의 편의를 위하여 제1 및 제2 클록 신호(CKV, CKVB)의 하이 레벨에 해당하는 전압을 고전압이라 하고, 제1 및 제2 클록 신호(CKV, CKVB)의 로우 레벨에 해당하는 전압의 크기는 게이트 오프 전압(Voff)과 동일하고 이를 저전압이라 한다.
먼저, 제2 클록 신호(CKVB) 및 전단 캐리 출력[Cout(j-1)]이 하이가 되면, 트랜지스터(T11, T5)와 트랜지스터(T4)가 턴온된다. 그러면 두 트랜지스터(T11, T4)는 고전압을 접점(J1)으로 전달하고, 트랜지스터(T5)는 저전압을 접점(J2)으로 전달한다. 이로 인해, 트랜지스터(T1, T15)가 턴온되어 제1 클록 신호(CKV)가 출력단(OUT1, OUT2)으로 출력되는데, 이 때 접점(J2)의 전압과 제1 클록 신호(CKV)가 모두 저전압이므로, 출력 전압[Gout(j), Cout(j)]은 저전압이 된다. 이와 동시에, 축전기(C3)는 고전압과 저전압의 차에 해당하는 크기의 전압을 충전한다.
이 때, 제1 클록 신호(CKV) 및 후단 게이트 출력[Gout(j+1)]은 로우이고 접점(J2) 또한 로우이므로, 이에 게이트가 연결되어 있는 트랜지스터(T10, T9, T12, T13, T8, T2)는 모두 오프 상태이다.
이어, 제2 클록 신호(CKVB)가 로우가 되면 트랜지스터(T11, T5)가 턴오프되고, 이와 동시에 제1 클록 신호(CKV)가 하이가 되면 트랜지스터(T1)의 출력 전압 및 접점(J2)의 전압이 고전압이 된다. 이 때, 트랜지스터(T10)의 게이트에는 고전압이 인가되지만 접점(J2)에 연결되어 있는 소스의 전위가 또한 동일한 고전압이므로, 게이트 소스간 전위차가 0이 되어 트랜지스터(T10)는 턴 오프 상태를 유지한다. 따라서, 접점(J1)은 부유 상태가 되고 이에 따라 축전기(C3)에 의하여 고전압만큼 전위가 더 상승한다.
한편, 제1 클록 신호(CKV) 및 접점(J2)의 전위가 고전압이므로 트랜지스터(T12, T13, T8)가 턴온된다. 이 상태에서 트랜지스터(T12)와 트랜지스터(T13)가 고전압과 저전압 사이에서 직렬로 연결되며, 이에 따라 접점(J3)의 전위는 두 트랜지스터(T12, T13)의 턴온시 저항 상태의 저항값에 의하여 분압된 전압값을 가진다. 그런데, 두 트랜지스터(T13)의 턴온시 저항 상태의 저항값이 트랜지스터(T12)의 턴온시 저항 상태의 저항값에 비하여 매우 크게, 이를테면 약 10,000배 정도로 설정되어 있다고 하면 접점(J3)의 전압은 고전압과 거의 동일하다. 따라서, 트랜지스터(T7)가 턴온되어 트랜지스터(T8)와 직렬로 연결되고, 이에 따라 접점(J4)의 전위는 두 트랜지스터(T7, T8)의 턴온시 저항 상태의 저항값에 의하여 분압된 전압값을 갖는다. 이 때, 두 트랜지스터(T7, T8)의 저항 상태의 저항값이 거의 동일하게 설정되어 있으면, 접점(J4)의 전위는 고전압과 저전압의 중간 값을 가지고 이에 따라 트랜지스터(T3)는 턴오프 상태를 유지한다. 이 때, 후단 게이트 출력[Gout(j+1)]이 여전히 로우이므로 트랜지스터(T9, T2) 또한 턴오프 상태를 유지한다. 따라서, 출력단(OUT1, OUT2)은 제1 클록 신호(CKV)에만 연결되고 저전압과는 차단되어 고전압을 내보낸다.
한편, 축전기(C1)와 축전기(C2)는 양단의 전위차에 해당하는 전압을 각각 충전하는데, 접점(J3)의 전압이 접점(J5)의 전압보다 낮다.
이어, 후단 게이트 출력[Gout(j+1)] 및 제2 클록 신호(CKVB)가 하이가 되고 제1 클록 신호(CKV)가 로우가 되면, 트랜지스터(T9, T2)가 턴온되어 접점(J1, J2)으로 저전압을 전달한다. 이 때, 접점(J1)의 전압은 축전기(C3)가 방전하면서 저전압으로 떨어지는데, 축전기(C3)의 방전 시간으로 인하여 저전압으로 완전히 내려가는 데는 어느 정도 시간을 필요로 한다. 따라서, 두 트랜지스터(T1, T15)는 후단 게이트 출력[Gout(j+1)]이 하이가 되고도 잠시동안 턴온 상태를 유지하게 되고 이에 따라 출력단(OUT1, OUT2)이 제1 클록 신호(CKV)와 연결되어 저전압을 내보낸다. 이어, 축전기(C3)가 완전히 방전되어 접점(J1)의 전위가 저전압에 이르면 트랜지스터(T15)가 턴오프되어 출력단(OUT2)이 제1 클록 신호(CKV)와 차단되므로, 캐리 출력[Cout(j)]은 부유 상태가 되어 저전압을 유지한다. 이와 동시에, 출력단(OUT1)은 트랜지스터(T1)가 턴오프되더라도 트랜지스터(T2)를 통하여 저전압과 연결되므로 계속해서 저전압을 내보낸다.
한편, 트랜지스터(T12, T13)가 턴오프되므로, 접점(J3)이 부유 상태가 된다. 또한 접점(J5)의 전압이 접점(J4)의 전압보다 낮아지는데 축전기(C1)에 의하여 접점(J3)의 전압이 접점(J5)의 전압보다 낮은 상태를 유지하므로 트랜지스터(T7)는 턴오프된다. 이와 동시에 트랜지스터(T8)도 턴오프 상태가 되므로 접점(J4)의 전압도 그만큼 낮아져 트랜지스터(T3) 또한 턴오프 상태를 유지한다. 또한, 트랜지스터(T10)는 게이트가 제1 클록 신호(CKV)의 저전압에 연결되고 접점(J2)의 전압도 로우이므로 턴오프 상태를 유지한다.
다음, 제1 클록 신호(CKV)가 하이가 되면, 트랜지스터(T12, T7)가 턴온되고, 접점(J4)의 전압이 상승하여 트랜지스터(T3)를 턴온시켜 저전압을 접점(J2)으로 전달하므로 출력단(OUT1)은 계속해서 저전압을 내보낸다. 즉, 비록 후단 게이트 출력[Gout(j+1)]이 출력이 로우라 하더라도 접점(J2)의 전압이 저전압이 될 수 있도록 한다.
한편, 트랜지스터(T10)의 게이트가 제1 클록 신호(CKV)의 고전압에 연결되고 접점(J2)의 전압이 저전압이므로 턴온되어 접점(J2)의 저전압을 접점(J1)으로 전달한다. 한편, 두 트랜지스터(T1, T15)의 드레인에는 제1 클록 단자(CK1)가 연결되어 있어 제1 클록 신호(CKV)가 계속해서 인가된다. 특히, 트랜지스터(T1)는 나머지 트랜지스터들에 비하여 상대적으로 크게 만드는데, 이로 인해 게이트 드레인간 기생 용량이 커서 드레인의 전압 변화가 게이트 전압에 영향을 미칠 수 있다. 따라서, 제1 클록 신호(CKV)가 하이가 될 때 게이트 드레인간 기생 용량 때문에 게이트 전압이 올라가 트랜지스터(T1)가 턴온될 수도 있다. 따라서, 접점(J2)의 저전압을 접점(J1)으로 전달함으로써 트랜지스터(T1)의 게이트 전압을 저전압으로 유지하여 트랜지스터(T1)가 턴온되는 것을 방지한다.
이후에는 전단 캐리 출력[Cout(j-1)]이 하이가 될 때까지 접점(J1)의 전압은 저전압을 유지하며, 접점(J2)의 전압은 제1 클록 신호(CKV)가 하이이고 제2 클록 신호(CKVB)가 로우일 때는 트랜지스터(T3)를 통하여 저전압이 되고, 그 반대의 경우에는 트랜지스터(T5)를 통하여 저전압을 유지한다.
한편, 트랜지스터(T6)는 마지막 더미 스테이지(STn +1)의 캐리 출력[Cout(n+1)]인 초기화 신호(INT)를 입력받아 게이트 오프 전압(Voff)을 접점(J1)으로 전달하여 접점(J1)의 전압을 한번 더 저전압으로 설정한다.
이러한 방식으로, 스테이지(STj)는 전단 캐리 신호[Cout(j-1)] 및 후단 게이트 신호[Gout(j+1)]에 기초하고 제1 및 제2 클록 신호(CKV, CKVB)에 동기하여 캐리 신호[Cout(j)] 및 게이트 신호[Gout(j)]를 생성한다.
그러면 도 4에 도시한 게이트 구동부(400)의 박막 트랜지스터 표시판(100) 상의 배치에 대하여 도 5, 도 6 및 도 8을 참고로 하여 상세하게 설명한다.
도 5는 본 발명의 한 실시예에 따른 게이트 구동부의 개략적인 배치도이고, 도 6은 도 5에 도시한 게이트 구동부의 배선부의 배치도이며, 도 8은 도 5에 도시한 게이트 구동부의 회로부 일부의 배치도이다.
도 5를 참고하면 본 실시예에 따른 게이트 구동부(400)는 앞서 설명한 스테이지(ST1 ~ STn+1)로 이루어진 회로부(CS)와 이들 스테이지(ST1 ~ STn+1)에 입력되는 각종 신호(Voff, CKV, CKVB, INT)를 전달하는 배선부(SL)를 포함한다.
배선부(SL)는 주로 세로 방향으로 뻗어 있는 복수의 구동 신호선(SL1 ~ SL4)를 포함한다. 구동 신호선(SL1 ~ SL4)은 게이트 오프 전압(Voff)을 전달하는 게이트 오프 전압선(SL1), 제1 및 제2 클록 신호(CKV, CKVB)를 각각 전달하는 제1 및 제2 클록 신호선(SL2, SL3) 및 초기화 신호(INT)를 전달하는 초기화 신호선(SL4)을 포함한다. 게이트 오프 전압선(SL1), 제1 및 제2 클록 신호선(SL2, SL3) 및 초기화 신호선(SL4)의 순서로 왼쪽부터 차례대로 배치되어 시프트 레지스터(400)에 가까워진다. 또한, 이들 구동 신호선(SL1 ~ SL4)은 스테이지(ST1 ~ STn+1)를 향하여 가로로 뻗은 연결선을 가지고 있는데, 게이트 오프 전압선(SL1)과 초기화 신호선(SL4)은 한 스테이지(ST1 ~ STn+1)에 하나씩 연결선을 내고 있으나, 제1 및 제2 클록 신호선(SL2, SL3)은 스테이지(ST1 ~ STn+1)의 경계 부근에 위치하여 번갈아 가며 하나씩 연결선을 내고 있다.
회로부(CS)에서 각 스테이지(ST1 ~ STn +1), 예를 들면 (j-1) 번째 스테이지 내의 트랜지스터(T1 ~ T13, T15)의 배치를 보면, 전단 스테이지와 가까운 왼쪽 위에는 전단 캐리 신호[Cout(j-1)]가 입력되는 트랜지스터(T4)가 배치되어 있고, 위쪽에 가로 방향으로 뻗은 제1 클록 신호선(SL2)의 연결선을 따라 제1 클록 신호(CKV)를 입력받는 트랜지스터(T1, T15)가 배치되어 있고, 트랜지스터(T15)의 아래쪽에 역시 제1 클록 신호(CKV)를 입력받는 트랜지스터(T7, T10, T12)가 배치되어 있다. 또한, 아래에서 올라오는 제2 클록 신호선(SL3)의 연결선에 연결되어 제2 클록 신호(CKVB)를 입력받는 트랜지스터(T11, T5)가 왼쪽 아래에 배치되어 있으며, 왼쪽에서 들어오는 초기화 신호선(SL4)의 연결선에 연결되어 초기화 신호(INT)를 입력받는 트랜지스터(T6)는 가장 왼쪽에 배치되어 있다. 이와 함께, 아래쪽에 가로 방향으로 뻗은 게이트 오프 전압선(SL1)의 연결선을 따라 게이트 오프 전압(Voff)을 입력받는 트랜지스터(T2, T3, T8, T9, T13)가 배치되어 있다.
이와 인접한 j 번째 스테이지(STj)의 경우, 제1 클록 신호선(SL2) 및 제1 클록 신호(CKV)가 제2 클록 신호선(SL3) 및 제2 클록 신호(CKVB)로, 그리고 반대로 제2 클록 신호선(SL3) 및 제2 클록 신호(CKVB)가 제1 클록 신호선(SL2) 및 제1 클록 신호(CKV)로 바뀐다는 점을 제외하면 각 트랜지스터의 배치가 (J-1) 번째 스테이지(STj -1)와 동일하다.
이때, 배선부(SL)는 실라인 영역(SA)에 위치하고 회로부(CS)의 일부도 실라인 영역(SA)에 위치하며 회로부(CS)의 다른 일부는 실라인 영역(SA)의 공정 마진 영역(SA')에 위치한다. 공정 마진 영역(SA')의 폭은 0.3mm 정도인데 이는 실런트(350)를 실라인 영역(SA)에 바를 때 생길 수 있는 최대 오차 범위를 뜻한다.
앞서 설명하였듯이, 실런트(350)를 경화시킬 때 박막 트랜지스터 표시판(100)의 후면으로부터 빛을 조사하므로 실라인 영역(SA)과 실라인 공정 마진 영역(SA')에 위치하는 신호선과 트랜지스터들은 빛을 잘 통과시킬 수 있는 평면 구조를 가진다.
도 6을 참고하면, 폭이 넓은 구동 신호선(122a ~ 122c)은 사다리 또는 그물 형태로 되어 있어 빛을 통과시킬 수 있는 개구부를 다수 갖추고 있다. 따라서 구동 신호선(122a ~ 122c) 각각은 세로로 길게 뻗은 한 쌍 또는 그 이상의 세로부와 이들을 연결하는 복수의 가로부로 이루어지며 이들로 둘러싸인 개구부를 가진다. 세로부의 폭과 간격은 빛이 회절하여 투과할 수 있는 정도로 정하며 약 20 μm 내지 30 μm, 바람직하게는 25 μm 정도인 것이 바람직하다. 각 구동 신호선(122a ~ 122c)의 전체 선폭은 개구부를 구비함으로 인하여 생기는 저항의 증가를 감안하여 적절하게 정한다. 개구부를 형성하지 않을 경우의 선폭이 약 100 μm 이상이어서 빛을 회절시키지 못할 경우에는 이와 같은 구조를 갖추는 것이 바람직하다.
도 8을 참고하면, 실라인 영역(SA)과 실라인 공정 마진 영역(SA')에 위치하는 크기가 큰 박막 트랜지스터, 예를 들면, 도 5에서 트랜지스터(T4, T15) 따위는 여러 개의 부 트랜지스터(T41 ~ T45)로 나뉘어 있고 이들 사이에 충분한 간격이 있어 부 트랜지스터(T41 ~ T45) 사이로 빛이 통과할 수 있다. 부 박막 트랜지스터(T41 ~ T45)의 폭과 간격 역시 빛이 회절하여 투과할 수 있는 정도로 정하며 약 100 μm 이하인 것이 바람직하다.
그러면 이러한 게이트 구동부(400)를 포함하는 박막 트랜지스터 표시판의 구조에 대하여 도 7 및 도 9 내지 도 11과 앞서의 도 6 및 도 8을 참고로 하여 상세하게 설명한다.
도 7은 도 6에 도시한 배선부를 VII-VII'선을 따라 잘라 도시한 단면도이고, 도 9는 도 8에 도시한 배선부를 IX-IX'선을 따라 잘라 도시한 단면도이고, 도 10은 표시 영역(DA)의 화소의 배치도이며, 도 11은 도 10에 도시한 화소를 XI-XI'선을 따라 잘라 도시한 단면도이다.
절연 기판(110) 위에 복수의 게이트선(121)과 복수의 구동 신호선(122, 122a ~ 122d)이 형성되어 있다.
도 10을 참고하면, 게이트선(121)은 게이트 신호를 전달하고 주로 가로 방향으로 뻗어 있으며 연장되어 게이트 구동부(400)와 연결된다. 각 게이트선(121)의 일부는 복수의 게이트 전극(gate electrode)(124)을 이루고, 다른 일부는 아래 방향으로 돌출하여 복수의 돌출부(projection)(127)를 이룬다.
도 6을 참고하면, 구동 신호선(122a ~ 122d)은 주로 세로 방향으로 뻗어 있으며, 각각 게이트 오프 전압(Voff)을 전달하는 게이트 오프 전압선(122a), 제1 및 제2 클록 신호(CKV, CKVB)을 전달하는 제1 및 제2 클록 신호선(122b, 122c) 및 초기화 신호(INT)를 전달하는 초기화 신호선(122d)를 포함한다. 폭이 가장 좁은 초기화 신호선(122d)을 제외한 나머지 게이트 오프 전압선, 제1 및 제2 클록 신호선(122a ~ 122c)은 사다리 형태를 갖추고 있어 세로로 길게 뻗은 한 쌍 또는 그 이상의 세로부와 이들을 연결하는 복수의 가로부로 이루어지며 이들로 둘러싸인 개구부를 가진다. 세로부의 폭과 간격은 빛이 회절하여 투과할 수 있는 정도로 정하며 약 20 μm 내지 30 μm, 바람직하게는 25 μm 정도인 것이 바람직하다. 게이트 오프 전압선, 제1 및 제2 클록 신호선(122a ~ 122c)의 전체 선폭은 개구부를 구비함으로 인하여 생기는 저항의 증가를 감안하여 적절하게 정한다. 개구부를 형성하지 않을 경우의 선폭이 약 100 μm 이상이어서 빛을 회절시키지 못할 경우에는 이와 같은 구조를 갖추는 것이 바람직하다. 한편, 초기화 신호선(122d)은 각 스테이지를 향하여 가로 방향으로 뻗은 복수의 가지를 가지고 있다.
도 8을 참고하면, 구동 신호선(122)은 게이트 구동부 내에서 신호를 전달하며, 확장되어 게이트 구동부의 박막 트랜지스터의 제어 전극의 역할을 한다.
게이트선(121) 및 구동 신호선(122, 122a ~ 122d)은 알루미늄(Al)이나 알루미늄 합금 등 알루미늄 계열의 금속, 은(Ag)이나 은 합금 등 은 계열의 금속, 구리(Cu)나 구리 합금 등 구리 계열의 금속, 몰리브덴(Mo)이나 몰리브덴 합금 등 몰리브덴 계열의 금속, 크롬(Cr), 탄탈륨(Ta) 및 티타늄(Ti) 따위로 이루어진다. 그러나 게이트선(121)은 물리적 성질이 다른 두 개의 막, 즉 하부막(도시하지 않음)과 그 위의 상부막(도시하지 않음)을 포함할 수도 있다. 상부막은 게이트선(121)의 신호 지연이나 전압 강하를 줄일 수 있도록 낮은 비저항(resistivity)의 금속, 예를 들면 알루미늄(Al)이나 알루미늄 합금 등 알루미늄 계열의 금속, 은(Ag)이나 은 합금 등 은 계열의 금속, 구리(Cu)나 구리 합금 등 구리 계열의 금속으로 이루어질 수 있다. 이와는 달리, 하부막은 다른 물질, 특히 ITO(indium tin oxide) 및 IZO(indium zinc oxide)와의 접촉 특성이 우수한 물질, 이를테면 크롬, 몰리브덴(Mo), 몰리브덴 합금, 탄탈륨(Ta), 또는 티타늄(Ti) 등으로 이루어질 수 있다. 크롬 하부막과 알루미늄-네오디뮴(Nd) 합금 상부막, 몰리브덴 상부막과 알루미늄-네오디뮴(Nd) 합금 하부막은 그 좋은 예이다.
게이트선(121) 및 구동 신호선(122, 122a ~ 122d)의 측면은 기판(110)의 표면에 대하여 경사져 있으며, 경사각은 약 30-80°범위이다.
게이트선(121) 및 구동 신호선(122, 122a ~ 122d) 위에는 질화규소(SiNx) 따위로 이루어진 게이트 절연막(gate insulating layer)(140)이 형성되어 있다.
게이트 절연막(140) 상부에는 수소화 비정질 규소(hydrogenated amorphous silicon)(비정질 규소는 약칭 a-Si로 씀) 등으로 이루어진 복수의 선형 반도체(151) 및 섬형 반도체(152)가 형성되어 있다. 선형 반도체(151)는 주로 세로 방향으로 뻗어 있으며 이로부터 복수의 돌출부(extension)(154)가 게이트 전극(124)을 향하여 뻗어 나와 있으며, 게이트선(121)과 만나는 지점 부근에서 폭이 커져서 게이트선(121)의 넓은 면적을 덮고 있다. 섬형 반도체(152)는 도 8에 도시한 바와 같이 게이트 구동부의 제어 전극 위에 위치하거나 도 6 및 도 8에 도시한 바와 같이 구동 신호선(122, 122a ~ 122d)의 일부 위에 위치하며, 구동 신호선(122, 122a ~ 122d)의 바깥으로 돌출된 부분을 가지고 있다.
반도체(151, 152)의 상부에는 실리사이드(silicide) 또는 n형 불순물이 고농도로 도핑되어 있는 n+ 수소화 비정질 규소 따위의 물질로 만들어진 복수의 선형 및 섬형 저항성 접촉 부재(ohmic contact)(161, 162, 165)가 형성되어 있다. 선형 접촉 부재(161)는 복수의 돌출부(163)를 가지고 있으며, 이 돌출부(163)와 섬형 접촉 부재(165)는 쌍을 이루어 반도체(151)의 돌출부(154) 위에 위치한다. 섬형 저항성 접촉 부재(162)는 섬형 반도체(152) 위에 위치한다.
반도체(151, 152)와 저항성 접촉 부재(161, 162, 165)의 측면 역시 경사져 있으며 경사각은 30-80°이다.
저항성 접촉 부재(161, 162, 165) 및 게이트 절연막(140) 위에는 복수의 데이터선(data line)(171), 복수의 출력 전극(175), 복수의 유지 축전기용 도전체(storage capacitor conductor)(177) 및 복수의 연결 신호선(172, 172a ~ 172c)이 형성되어 있다.
도 10을 참고하면, 데이터선(171)은 주로 세로 방향으로 뻗어 게이트선(121)과 교차하며 데이터 전압(data voltage)을 전달한다. 각 데이터선(171)에서 출력 전극(175)을 향하여 뻗은 복수의 가지가 입력 전극(173)을 이룬다. 한 쌍의 입력 전극(173)과 출력 전극(175)은 서로 분리되어 있으며 제어 전극(124)에 대하여 서로 반대쪽에 위치한다.
유지 축전기용 도전체(177)는 게이트선(121)의 확장부(127)와 중첩되어 있다.
도 6을 참고하면, 연결 신호선(172a)은 게이트 오프 전압선(122a)과 제1 클록 신호선(122b)의 사이에 위치하고 주로 세로 방향으로 벋은 줄기와 줄기로부터 각 스테이지를 향하여 가로 방향으로 벋은 복수의 가지를 가지고 있다. 연결 신호선(172b, 172c) 각각은 제1 클록 신호선(122b)과 제2 클록 신호선(122c)의 사이에 위치하고 주로 세로 방향으로 벋은 세로부와 그 끝에 연결되어 있으며 각 스테이지를 향하여 가로 방향으로 벋은 복수의 가로부를 포함한다.
도 8을 참고하면, 연결 신호선(172)은 게이트 구동부 내에서 신호를 전달하며 섬형 반도체(152) 및 섬형 저항성 접촉 부재(162) 위에 위치한 부분들은 박막 트랜지스터의 입력 및 출력 전극의 역할을 한다. 박막 트랜지스터 위에 위치한 부분들은 트랜지스터의 구동 전류를 높이기 위하여 깍지 모양을 가진다.
데이터선(171), 드레인 전극(175) 및 유지 축전기용 도전체(177)는 몰리브덴 계열 금속, 크롬, 탄탈륨, 티타늄 따위의 내화성 금속(refractory metal)으로 이루어지는 것이 바람직하며, 저항이 낮은 상부막과 접촉 특성이 좋은 하부막을 포함하는 다층막 구조를 가질 수 있다. 각 데이터선(171)의 끝 부분(179)은 다른 층 또는 외부 장치와의 접속을 위하여 폭이 확장되어 있다.
데이터선(171), 출력 전극(175), 연결 신호선(172, 172a ~ 172c), 그리고 유지 축전기용 도전체(177)의 측면 또한 기판(110)의 표면에 대하여 경사져 있으며, 그 경사각은 약 30-80° 범위이다.
저항성 접촉 부재(161, 162, 165)는 그 하부의 반도체(151, 152)와 그 상부의 데이터선(171), 연결 신호선(172) 및 출력 전극(175) 사이에만 존재하며 접촉 저항을 낮추어 주는 역할을 한다. 선형 반도체(151)는 소스 전극(173)과 드레인 전극(175) 사이를 비롯하여 데이터선(171) 및 드레인 전극(175)에 가리지 않고 노출된 부분을 가지고 있으며, 대부분의 곳에서는 선형 반도체(151)의 폭이 데이터선(171)의 폭보다 작지만 앞서 설명했듯이 게이트선(121)과 만나는 부분에서 폭이 커져서 데이터선(171)의 단선을 방지한다. 섬형 반도체(152)도 구동 신호선(122, 122a ~ 122d)과 연결 신호선(172, 172a ~ 172c)과 교차하는 부분에 위치하여 연결 신호선(172, 172a ~ 172c)의 단선을 방지한다.
데이터선(171)과 출력 전극(175), 연결 신호선(172, 172a ~ 172c), 그리고 유지 축전기용 도전체(177)와 노출된 반도체(151) 부분의 위에는 평탄화 특성이 우수하며 감광성(photosensitivity)을 가지는 유기 물질, 플라스마 화학 기상 증착(plasma enhanced chemical vapor deposition, PECVD)으로 형성되는 a-Si:C:O, a-Si:O:F 등 유전율 4.0 이하의 저유전율 절연 물질, 또는 무기 물질인 질화규소 따위로 이루어진 보호막(passivation layer)(180)이 형성되어 있다. 이와는 달리 보호막(180)은 유기물과 질화규소의 이중층으로 이루어질 수 있다.
보호막(180)에는 데이터선(171)의 끝 부분(179)과 출력 전극(175), 유지 축전기용 도전체(177) 및 연결 신호선(172, 172a ~ 172c)의 끝 부분을 각각 드러내는 복수의 접촉 구멍(contact hole)(182, 185, 187, 188)이 형성되어 있으며, 게이트 절연막(140)과 함께 구동 신호선(122, 122a ~ 122d)을 드러내는 복수의 접촉 구멍(189)이 형성되어 있다.
보호막(180) 위에는 ITO 또는 IZO로 이루어진 복수의 화소 전극(pixel electrode)(190)과 복수의 접촉 보조 부재(contact assistant)(82) 및 연결 보조 부재(connection assistant)(88)가 형성되어 있다.
화소 전극(190)은 접촉 구멍(185, 187)을 통하여 출력 전극(175) 및 유지 축전기용 도전체(177)와 각각 물리적?전기적으로 연결되어 출력 전극(175)으로부터 데이터 전압을 인가 받고 도전체(177)에 데이터 전압을 전달한다.
데이터 전압이 인가된 화소 전극(190)은 공통 전압(common voltage)을 인가 받는 다른 표시판(200)의 공통 전극(270)과 함께 전기장을 생성함으로써 두 전극(190, 270) 사이의 액정층(3)의 액정 분자들을 재배열시킨다.
또한 앞서 설명한 것처럼, 화소 전극(190)과 공통 전극(270)은 액정축전기를 이루어 박막 트랜지스터가 턴오프된 후에도 인가된 전압을 유지하는데, 전압 유지 능력을 강화하기 위하여 액정 축전기와 병렬로 연결된 다른 축전기를 두며 이를 “유지 축전기(storage electrode)”라 한다. 유지 축전기는 화소 전극(190) 및 이와 이웃하는 게이트선(121)[이를 “전단 게이트선(previous gate line)”이라 함]의 중첩 등으로 만들어지며, 유지 축전기의 정전 용량, 즉 유지 용량을 늘이기 위하여 게이트선(121)을 확장한 확장부(127)를 두어 중첩 면적을 크게 하는 한편, 화소 전극(190)과 연결되고 확장부(127)와 중첩되는 유지 축전기용 도전체(177)를 보호막(180) 아래에 두어 둘 사이의 거리를 가깝게 한다. 이와는 달리 유지 축전기는 별도로 구비된 유지 전극과 화소 전극(190)의 중첩으로 만들어질 수 있다.
화소 전극(190)은 또한 이웃하는 게이트선(121) 및 데이터선(171)과 중첩되어 개구율(aperture ratio)을 높이고 있으나, 중첩되지 않을 수도 있다.
접촉 보조 부재(82)는 접촉 구멍(182)을 통하여 데이터선의 끝 부분(179)과 연결된다. 접촉 보조 부재(82)는 데이터선(171)의 끝 부분(179)과 외부 장치와의 접착성을 보완하고 이들을 보호하는 역할을 하는 것으로 필수적인 것은 아니며, 이들의 적용 여부는 선택적이다.
연결 보조 부재(88)는 접촉 구멍(188, 189)을 통하여 구동 신호선(122a ~ 122c) 및 연결 신호선(172a ~ 172c)과 연결되어 구동 신호선(122a ~ 122c)으로부터 각종 신호를 인가 받아 연결 신호선(172a ~ 172c)에 전달한다. 연결 보조 부재(88)는 면적이 크고 여러 개의 접촉 구멍을 통하여 하나의 신호선과 연결된다. 연결 보조 부재(88)를 나누지 않고 크게 놔두는 이유는 연결 보조 부재(88)가 투명하여 빛을 통과시키기 때문에 굳이 작게 만들 이유가 없고 크게 만들수록 저항이 작아지기 때문이다. 또한 접촉 구멍을 여러 개 만들어 연결시키면 연결 보조 부재(88)의 단선 가능성이 그만큼 적어지기 때문이다.
본 발명의 다른 실시예에 따르면 화소 전극(190)의 재료로 투명한 도전성 폴리머(polymer) 등을 사용하며, 반사형(reflective) 액정 표시 장치의 경우 불투명한 반사성 금속을 사용하여도 무방하다. 이때, 접촉 보조 부재(82)는 화소 전극(190)과 다른 물질, 특히 ITO 또는 IZO로 만들어질 수 있다.
앞서 설명한 예에서와는 달리 구동 신호선(122, 122a ~ 122d)을 데이터선(171)과 동일한 층으로, 연결 신호선(172, 172a ~172c)을 게이트선(121)과 동일한 층으로 만들 수도 있으며, 이외에도 여러 가지 방법으로 이들을 만들 수 있다.
이와 같이, 구동 신호선(SL1 ~ SL3)에 개구부가 구비되어 있어서, 박막 트랜지스터 표시판(100)의 후면에서 제공된 빛이 개구부를 투과하여 광경화성 실런트(350)에 용이하게 다달음으로써 실런트(350)가 안정적으로 경화될 수 있게 한다. 결과적으로, 박막 트랜지스터 표시판(100)과 공통 전극 표시판(200) 사이의 결합력을 증가시키고, 외부로부터 유입되는 습기에 의한 부식을 방지하고, 게이트 구동부(400)의 오동작에 의한 구동불량을 감소시킨다.
이상 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100: 박막 트랜지스터 표시판 110: 제1 기판
500: 데이터 구동부 400: 게이트 구동부
200: 공통 전극 표시판 210: 제2 기판
270: 공통전극 300: 표시 패널
330: 액정층 350: 실런트
600: 표시장치

Claims (24)

  1. 표시 영역, 상기 표시 영역을 둘러싸는 실라인 영역, 그리고 상기 표시 영역 및 상기 실라인 영역 사이에 위치하는 주변 영역을 포함하고, 게이트선, 데이터선, 화소 전극 및 박막 트랜지스터가 형성되어 있는 기판, 그리고
    상기 기판 위에 형성되어 있으며, 외부로부터 신호를 입력 받는 배선부와 상기 신호에 응답하여 게이트 신호를 상기 게이트선으로 출력하는 회로부를 구비한 게이트 구동부를 포함하고,
    상기 배선부는 개구부가 형성되어 있는 구동 신호선을 포함하고, 상기 회로부에 인접하며, 상기 실라인 영역 이내에만 배치되어 있는
    박막 트랜지스터 표시판.
  2. 제1항에서,
    상기 구동 신호선에서 상기 개구부를 정의하는 부분의 선폭은 100μm 이하인 박막 트랜지스터 표시판.
  3. 제1항에서,
    상기 구동 신호선은 알루미늄 또는 알루미늄 합금 또는 은 또는 은 합금을 포함하는 제1 도전막과 크롬 또는 몰리브덴 또는 티타늄 또는 탄탈륨을 포함하는 제2 도전막을 포함하는 박막 트랜지스터 표시판.
  4. 제1항에서,
    상기 구동 신호선은 상기 게이트선 또는 상기 데이터선과 동일한 층으로 이루어진 박막 트랜지스터 표시판.
  5. 제1항에서,
    상기 회로부는 종속 연결되며 차례로 출력 신호를 생성하는 복수의 스테이지로 이루어진 시프트 레지스터를 포함하고,
    상기 구동 신호선은 상기 시프트 레지스터에 전원 전압과 서로 다른 위상의 제1 및 제2 클록 신호를 전달하는 게이트 오프 전압선, 제1 및 제2 클록 신호선을 포함하는 박막 트랜지스터 표시판.
  6. 제5항에서,
    상기 게이트 오프 전압선, 상기 제1 및 제2 클록 신호선은 모두 개구부를 가지는 박막 트랜지스터 표시판.
  7. 제5항 또는 제6항에서,
    상기 구동 신호선은 상기 시프트 레지스터에 초기화 신호를 전달하는 초기화 신호선을 더 포함하는 박막 트랜지스터 표시판.
  8. 제7항에서,
    상기 게이트 오프 전압선, 상기 제1 및 제2 클록 신호선 및 상기 초기화 신호선은 상기 시프트 레지스터에서 먼 곳에서 가까운 곳으로 차례로 배치되어 있는 박막 트랜지스터 표시판.
  9. 제8항에서,
    상기 배선부는 상기 게이트 오프 전압선, 상기 제1 및 제2 클록 신호선 및 상기 초기화 신호선 중 적어도 하나와 상기 시프트 레지스터를 연결하는 복수의 연결 신호선을 더 포함하는 박막 트랜지스터 표시판.
  10. 제9항에서,
    상기 연결 신호선은 상기 게이트 오프 전압선, 상기 제1 및 제2 클록 신호선 및 상기 초기화 신호선과 다른 층으로 이루어진 박막 트랜지스터 표시판.
  11. 제10항에서,
    상기 연결 신호선은 상기 게이트 오프 전압선, 상기 제1 및 제2 클록 신호선과 연결 보조 부재를 통하여 연결되어 있는 박막 트랜지스터 표시판.
  12. 제11항에서,
    상기 연결 보조 부재는 투명하며 상기 연결 신호선 및 상기 게이트 오프 전압선, 상기 제1 및 제2 클록 신호선과 복수의 접촉 구멍을 통하여 연결되어 있는 박막 트랜지스터 표시판.
  13. 제1항에서,
    상기 회로부는 복수의 트랜지스터를 포함하며, 상기 실라인 영역에 위치하거나 인접한 상기 복수의 트랜지스터는 서로 간격을 두고 있는 복수의 부 트랜지스터로 이루어진 박막 트랜지스터 표시판.
  14. 제13항에서,
    상기 부 트랜지스터 사이의 간격은 100 μm 이하인 박막 트랜지스터 표시판.
  15. 제1항에서,
    상기 배선부는 상기 실라인 영역에 중첩되어 있는 박막 트랜지스터 표시판.
  16. 제1항에서,
    상기 회로부는 종속 연결되며 차례로 출력 신호를 생성하는 복수의 스테이지로 이루어진 시프트 레지스터를 포함하고,
    상기 구동 신호선은 상기 회로부의 외부에 위치하며, 상기 시프트 레지스트에 전원 전압을 전달하는 게이트 오프 전압선, 서로 다른 위상의 제1 및 제2 클록 신호를 전달하는 제1 및 제2 클록 신호선, 상기 시프트 레지스트에 초기화 신호를 전달하는 초기화 신호선을 포함하고,
    상기 게이트 오프 전압선, 상기 제1 및 제2 클록 신호선은 개구부를 포함하고, 상기 초기화 신호선은 개구부를 포함하지 않는 박막 트랜지스터 표시판.
  17. 표시 영역, 상기 표시 영역을 둘러싸는 실라인 영역, 그리고 상기 표시 영역 및 상기 실라인 영역 사이에 위치하는 주변 영역을 포함하고, 게이트선, 데이터선, 화소 전극 및 박막 트랜지스터가 형성되어 있는 기판, 그리고
    상기 기판 위에 형성되어 있으며, 외부로부터 신호를 입력 받는 배선부와 상기 신호에 응답하여 게이트 신호를 상기 게이트선으로 출력하는 회로부를 구비한 게이트 구동부를 포함하고,
    상기 배선부는 사다리 모양의 구동 신호선을 포함하고,
    상기 게이트 구동부는 상기 실라인 영역 및 상기 주변 영역에 위치하고, 상기 회로부는 복수의 트랜지스터를 포함하며, 상기 실라인 영역에 위치한 상기 복수의 트랜지스터는 서로 간격을 두고 있는 복수의 부 트랜지스터로 이루어진
    박막 트랜지스터 표시판.
  18. 제17항에서,
    상기 사다리 모양의 구동 신호선은 제1 방향으로 뻗은 복수의 제1 부분과 상기 제1 부분을 연결하는 복수의 제2 부분을 포함하는 박막 트랜지스터 표시판.
  19. 제18항에서,
    상기 구동 신호선의 제1 부분 사이의 폭 및 간격은 20 μm 내지 30 μm 인 박막 트랜지스터 표시판.
  20. 표시 영역, 상기 표시 영역을 둘러싸는 실라인 영역, 그리고 상기 표시 영역 및 상기 실라인 영역 사이에 위치하는 주변 영역을 포함하고, 게이트선, 데이터선, 화소 전극 및 박막 트랜지스터가 형성되어 있는 기판, 그리고
    상기 기판 위에 형성되어 있으며, 외부로부터 신호를 입력 받는 배선부와 상기 신호에 응답하여 게이트 신호를 상기 게이트선으로 출력하는 회로부를 구비한 게이트 구동부를 포함하고,
    상기 게이트 구동부는 실라인 영역 및 상기 주변 영역에 위치하고,
    상기 회로부는 복수의 트랜지스터를 포함하며, 상기 실라인 영역에 위치한 상기 복수의 트랜지스터는 서로 간격을 두고 있는 복수의 부 트랜지스터로 이루어진
    박막 트랜지스터 표시판.
  21. 제20항에서,
    상기 부 트랜지스터 사이의 간격은 100 μm 이하인 박막 트랜지스터 표시판.
  22. 표시 영역, 상기 표시 영역을 둘러싸는 실라인 영역, 그리고 상기 표시 영역 및 상기 실라인 영역 사이에 위치하는 주변 영역을 포함하고, 복수의 게이트선과 복수의 데이터선이 형성된 제1 기판, 상기 제1 기판과 마주하는 제2 기판 및 상기 제1 기판과 상기 제2 기판과의 사이에 개재되어 상기 제1 및 제2 기판을 결합시키는 결합 부재로 이루어지고, 데이터 신호 및 게이트 신호에 응답하여 영상을 표시하는 표시 패널,
    상기 복수의 데이터선에 상기 데이터 신호를 출력하는 데이터 구동부, 그리고
    상기 제1 기판 상에 구비되고, 외부로부터 다수의 신호를 입력받는 배선부 및 상기 외부 신호에 응답하여 상기 게이트 신호를 상기 복수의 게이트선으로 출력하는 회로부로 이루어진 게이트 구동부를 포함하고,
    상기 배선부는 상기 결합 부재와 중첩되고 개구부가 형성되어 있는 구동 신호선을 포함하고,
    상기 게이트 구동부는 상기 실라인 영역 및 상기 주변 영역에 위치하고,
    상기 회로부는 복수의 트랜지스터를 포함하며, 상기 실라인 영역에 위치한 상기 복수의 트랜지스터는 서로 간격을 두고 있는 복수의 부 트랜지스터로 이루어진
    표시 장치.
  23. 제22항에서,
    상기 결합부재는 광경화성 물질을 포함하는 표시장치.
  24. 제1 기판 위에 개구부를 가지는 구동 신호선을 포함하고, 외부로부터 신호를 입력 받는 배선부와 상기 신호에 따라 게이트 신호를 생성하고, 서로 간격을 두고 있는 복수의 부 트랜지스터로 이루어진 트랜지스터를 포함하는 회로부를 포함하는 게이트 구동 회로를 형성하는 단계,
    제2 기판 위에 차광층을 형성하는 단계,
    상기 제1 또는 제2 기판 위에 실런트를 바르는 단계,
    상기 제1 또는 제2 기판 상에 액정 방울을 적하하여 액정층을 형성하는 단계,
    상기 제1 기판과 상기 제2 기판을 정렬하는 단계, 그리고
    상기 제1 기판의 개구부 및 상기 부 트랜지스터 사이의 간격을 통하여 상기 실런트에 빛을 조사하는 단계를 포함하고,
    상기 제1 기판은 표시 영역, 상기 표시 영역을 둘러싸는 실라인 영역, 그리고 상기 표시 영역 및 상기 실라인 영역 사이에 위치하는 주변 영역을 포함하고,
    상기 게이트 구동 회로는 상기 실라인 영역 및 상기 주변 영역에 위치하고,
    상기 서로 간격을 두고 있는 복수의 부 트랜지스터로 이루어진 상기 트랜지스터는 상기 실라인 영역에 위치하는 표시 장치의 제조 방법.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20170079573A (ko) * 2015-12-30 2017-07-10 엘지디스플레이 주식회사 어레이기판과 이를 포함하는 표시장치
US10942410B2 (en) 2018-08-28 2021-03-09 Samsung Display Co., Ltd. Display device and manufacturing method thereof

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102144278B1 (ko) * 2011-11-11 2020-08-13 엘지디스플레이 주식회사 액정 디스플레이 장치와 이의 제조방법
KR102004397B1 (ko) * 2012-09-19 2019-07-29 삼성디스플레이 주식회사 표시 패널
KR102060462B1 (ko) 2013-04-02 2019-12-31 삼성디스플레이 주식회사 게이트 구동부 및 그것을 포함하는 표시 장치
KR102657409B1 (ko) * 2018-12-20 2024-04-16 엘지디스플레이 주식회사 표시패널 및 표시장치

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100193140B1 (ko) 1994-08-24 1999-06-15 쓰지 하루오 드라이버일체형 액정표시장치
KR100220550B1 (ko) 1994-12-15 1999-09-15 마찌다 가쯔히꼬 액정 표시 패널 및 액정 표시 장치

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100193140B1 (ko) 1994-08-24 1999-06-15 쓰지 하루오 드라이버일체형 액정표시장치
KR100220550B1 (ko) 1994-12-15 1999-09-15 마찌다 가쯔히꼬 액정 표시 패널 및 액정 표시 장치

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20170079573A (ko) * 2015-12-30 2017-07-10 엘지디스플레이 주식회사 어레이기판과 이를 포함하는 표시장치
KR102470891B1 (ko) 2015-12-30 2022-11-24 엘지디스플레이 주식회사 어레이기판과 이를 포함하는 표시장치
US10942410B2 (en) 2018-08-28 2021-03-09 Samsung Display Co., Ltd. Display device and manufacturing method thereof

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