JP5667104B2 - 薄膜トランジスタ表示板、これを含む表示装置及び液晶表示装置の製造方法 - Google Patents

薄膜トランジスタ表示板、これを含む表示装置及び液晶表示装置の製造方法 Download PDF

Info

Publication number
JP5667104B2
JP5667104B2 JP2012045457A JP2012045457A JP5667104B2 JP 5667104 B2 JP5667104 B2 JP 5667104B2 JP 2012045457 A JP2012045457 A JP 2012045457A JP 2012045457 A JP2012045457 A JP 2012045457A JP 5667104 B2 JP5667104 B2 JP 5667104B2
Authority
JP
Japan
Prior art keywords
gate
line
signal
thin film
film transistor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2012045457A
Other languages
English (en)
Other versions
JP2012113321A (ja
Inventor
金　東　奎
東 奎 金
文　勝　煥
勝 煥 文
龍 淳 李
龍 淳 李
南 洙 姜
南 洙 姜
倖 源 朴
倖 源 朴
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Display Co Ltd
Original Assignee
Samsung Display Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from KR1020040058708A external-priority patent/KR101160822B1/ko
Priority claimed from KR1020040077500A external-priority patent/KR101090251B1/ko
Application filed by Samsung Display Co Ltd filed Critical Samsung Display Co Ltd
Publication of JP2012113321A publication Critical patent/JP2012113321A/ja
Application granted granted Critical
Publication of JP5667104B2 publication Critical patent/JP5667104B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/1333—Constructional arrangements; Manufacturing methods
    • G02F1/1345—Conductors connecting electrodes to cell terminals
    • G02F1/13454—Drivers integrated on the active matrix substrate
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/1333—Constructional arrangements; Manufacturing methods
    • G02F1/1339—Gaskets; Spacers; Sealing of cells
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/136286—Wiring, e.g. gate line, drain line
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1255—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs integrated with passive devices, e.g. auxiliary capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78651—Silicon transistors
    • H01L29/7866—Non-monocrystalline silicon transistors
    • H01L29/78663—Amorphous silicon transistors
    • H01L29/78669—Amorphous silicon transistors with inverted-type structure, e.g. with bottom gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78651—Silicon transistors
    • H01L29/7866—Non-monocrystalline silicon transistors
    • H01L29/78672—Polycrystalline or microcrystalline silicon transistor
    • H01L29/78678—Polycrystalline or microcrystalline silicon transistor with inverted-type structure, e.g. with bottom gate
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/1333—Constructional arrangements; Manufacturing methods
    • G02F1/1345—Conductors connecting electrodes to cell terminals
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/136286—Wiring, e.g. gate line, drain line
    • G02F1/13629—Multilayer wirings

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • General Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Optics & Photonics (AREA)
  • Mathematical Physics (AREA)
  • Ceramic Engineering (AREA)
  • Liquid Crystal (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)
  • Shift Register Type Memory (AREA)

Description

本発明は薄膜トランジスタ表示板、これを含む表示装置及び液晶表示装置の製造方法に関する。
一般に、表示装置は、ゲート線、データ線、画素電極及び薄膜トランジスタが具備された薄膜トランジスタ表示板と、共通電極表示板を備える表示パネルと、ゲート線にゲート信号を出力するゲート駆動部、及びデータ線にデータ信号を出力するデータ駆動部で構成される。
ゲート駆動部及びデータ駆動部は、チップ形態で表示パネルに実装されている。ところが近来、表示装置の小型化及び生産性の増大を実現するために、ゲート駆動部を表示パネルに内蔵する構造が開発されつつある。
表示パネルを代表する液晶表示パネルの場合、ゲート線、データ線、画素電極及び薄膜トランジスタが具備された薄膜トランジスタ表示板と、薄膜トランジスタ表示板と対向する共通電極表示板と、薄膜トランジスタ表示板と共通電極表示板との間に介在された液晶層、及び薄膜トランジスタ表示板と共通電極表示板を結合する密封材からなる。
ゲート駆動部が表示パネルの薄膜トランジスタ表示板に内蔵される構造では、ゲート駆動部と共通電極表示板に設けられた共通電極との間で寄生容量が発生し、この寄生容量はゲート駆動部の誤動作を誘発する。このため最近では、寄生容量を減少させるために密封材をゲート駆動部と共通電極との間に配置する構造が提示されている。
一方、液晶表示パネルの大型化に伴い、薄膜トランジスタ表示板と共通電極表示板との間に液晶層を注入する方法として、液晶滴下方式の他に、薄膜トランジスタ表示板と共通電極表示板との間の整列の誤差を減らすため光硬化性密封材が一般に用いられている。光硬化性密封材は、光によって硬化し薄膜トランジスタ表示板と共通電極表示板を結合させる。この時、共通電極表示板には、ゲート駆動部が設けられた領域に対応し遮光層が形成されており、一般に光は、薄膜トランジスタ表示板の背面から入射される背面露光方式で照射される。
しかし、下記特許文献１に示すように、密封材がゲート駆動部と共通電極との間に備わる構造において、密封材に光を提供し硬化させるとき、ゲート駆動部のため密封材に入射された光量が減少する。特に、高電流が流れる電源電圧配線のように、その線幅が１００μｍより大きくて照射された光の回折が弱い場合、該部分の密封材に照射される光量が減少して密封材の硬化が不完全状態となる。その結果、薄膜トランジスタ表示板と共通電極表示板の結合力が低下する。また、不完全な結合状態の密封材を通じて外部から湿気が流入し易くゲート駆動部の腐蝕が発生し、ゲート駆動部の誤動作が生じる。
また、前記構造において、外部から流入する静電気によって信号線と連結線が短絡する現象が発生する場合、ゲート駆動部は深刻なダメージを受けることになる。更に、ゲート駆動部が集積されている構造では、ダメージの修理が不可能であるため、製品全体に対し致命的な不良を起こす。
特開平１１−５２３９４号公報
したがって、本発明の目的は、光硬化性結合部材を用いた共通電極表示板との結合が容易である薄膜トランジスタ表示板及びこれを含む表示装置を提供することである。また、容易に修理を行うこともできる薄膜トランジスタ表示板及びこれを含む表示装置を提供することである。
本発明の一特徴による薄膜トランジスタ表示板は、ゲート線、データ線、画素電極及び薄膜トランジスタが設けられている基板、及び前記基板上に設けられ、外部からの信号を受信する配線部と前記配線部からの信号に応答してゲート信号を前記ゲート線に出力する回路部とを備えるゲート駆動部、を含み、前記配線部は、前記配線部に重畳する光硬化性の結合部材に光を透過させるための開口部が設けられている信号線を含み、前記配線部は開口部が設けられていない信号線をさらに含み、前記回路部は、複数のトランジスタを備え、前記トランジスタのうちの少なくとも一つは、前記回路部に重畳する光硬化性の結合部材に光を透過させるための間隙が形成されるように互いに間隔を置いて設けられた、前記トランジスタよりも小さい複数の小さいトランジスタからなる。
本発明の一特徴による表示装置は、複数のゲート線と複数のデータ線が設けられた第１基板と、前記第１基板と対向する第２基板、及び前記第１基板と前記第２基板との間に介在し前記第１及び第２基板を結合する光硬化性の結合部材からなり、データ信号及びゲート信号に応答して映像を表示する表示パネル、前記複数のデータ線に前記データ信号を出力するデータ駆動部、及び前記第１基板上に設けられ、外部から複数の信号を受信する配線部、及び前記外部信号に応答して前記ゲート信号を前記複数のゲート線に出力する回路部からなるゲート駆動部、を含み、前記配線部は、前記結合部材と重畳し前記結合部材に光を透過させるための開口部が設けられている信号線を含み、前記配線部は開口部が設けられていない信号線をさらに含み、前記回路部は、複数のトランジスタを備え、前記トランジスタのうちの少なくとも一つは、前記回路部に重畳する光硬化性の結合部材に光を透過させるための間隙が形成されるように互いに間隔を置いて設けられた、前記トランジスタよりも小さい複数の小さいトランジスタからなる。
本発明の一特徴による液晶表示装置の製造方法は、第１基板上に、重畳する光硬化性の結合部材に光を透過させるための開口部を備える信号線を含む配線部と、前記配線部からの信号によってゲート信号を生成する回路部を含むゲート駆動回路を形成する段階、第２基板上に遮光膜を形成する段階、前記第１または第２基板上に液晶を滴下する段階、前記第１または第２基板上に密封材を塗布する段階、前記第１基板と前記第２基板を整列する段階、及び前記第１基板の開口部を通じて前記密封材に光を照射する段階、を含み、前記配線部は開口部が設けられていない信号線をさらに含み、前記回路部は、複数のトランジスタを備え、前記トランジスタのうちの少なくとも一つは、前記回路部に重畳する光硬化性の結合部材に光を透過させるための間隙が形成されるように互いに間隔を置いて設けられた、前記トランジスタよりも小さい複数の小さいトランジスタからなる。
本発明の一特徴による薄膜トランジスタ表示板は、ゲート線、データ線、画素電極及び薄膜トランジスタが設けられている基板、及び前記基板上に設けられ、外部からの信号を受信する配線部と前記配線部からの信号に応答してゲート信号を前記ゲート線に出力する回路部とを備えるゲート駆動部、を含み、前記配線部は、開口部が設けられている信号線を含んでおり、前記開口部は一対の横辺と一対の縦辺で形成された四角形であり、前記横辺の長さと前記縦辺の長さが互いに異なり、前記配線部は開口部が設けられていない信号線をさらに含み、前記回路部は、複数のトランジスタを備え、前記トランジスタのうちの少なくとも一つは、前記回路部に重畳する光硬化性の結合部材に光を透過させるための間隙が形成されるように互いに間隔を置いて設けられた、前記トランジスタよりも小さい複数の小さいトランジスタからなる。
本発明によれば、光硬化性物質を含む密封材がゲート駆動部の一部分をカバーするよう第１基板と第２基板との間に介在する構造において、ゲート駆動部の信号配線には密封材を硬化するため、第１基板の背面を通じて入射された光を透過する開口部が設けられ、密封材によって第１及び第２基板間の結合力が向上される。その結果、外部から流入する湿気による腐蝕不良などを改善することができる。更に、容易に修理を行うこともできる。
本発明の一実施形態による表示装置の平面図である。 図１に示した表示装置のＩＩ-ＩＩ´線による断面図である。 図１に示したゲート駆動部として用いられるシフトレジスタブロック図の一例である。 図３に示したシフトレジスタの一ステージの回路図の一例である。 本発明の一実施形態によるゲート駆動部の概略的な配置図である。 図５に示したゲート駆動部の配線部の配置図の一例である。 図６に示した配線部のＶＩＩ-ＶＩＩ´線による断面図である。 図５に示したゲート駆動部の回路部の一部の配置図の一例である。 図８に示した配線部のＩＸ-ＩＸ´線による断面図である。 表示領域ＤＡの画素の配置図である。 図１０に示した画素のＸＩ-ＸＩ´線による断面図である。 図６に示した配置図において修理された状態の一例を示すものである。
以下、添付した図面を参照して、本発明の実施形態に対して、本発明が属する技術分野における通常の知識を有する者が容易に実施することができるように詳細に説明する。
図面は、各種層及び領域を明確に表現するために、厚さを拡大して示している。明細書全体を通じて類似した部分については同一な図面符号を付けている。層、膜、領域、板などの部分が、他の部分の“上に”あるとする時、これは他の部分の“すぐ上に”ある場合に限らず、その中間に更に他の部分がある場合も含む。逆に、ある部分が他の部分の“すぐ上に”あるとする時、これは中間に他の部分がない場合を意味する。
図１は、本発明の一実施形態による表示装置の平面図であり、図２は、図１に示した表示装置のＩＩ-ＩＩ´線による断面図である。
図１及び図２を参照すれば、本発明の一実施形態による表示装置６００は、データ信号及びゲート信号に応答して映像を表示する表示パネル３００、表示パネル３００に具備され表示パネル３００にデータ信号及びゲート信号をそれぞれ出力するデータ駆動部５００及びゲート駆動部４００を含む。
表示パネル３００は、薄膜トランジスタ表示板１００、薄膜トランジスタ表示板１００と対向する共通電極表示板２００、薄膜トランジスタ表示板１００と共通電極表示板２００との間に介在する液晶層３３０及び密封材３５０を含む。
表示パネル３００は、映像を表示する表示領域ＤＡ、表示領域ＤＡを囲むシールライン（ｓｅａｌ ｌｉｎｅ）領域ＳＡ、シールライン領域ＳＡの外側に位置する第１周辺領域ＰＡ１、及び表示領域ＤＡとシールライン領域ＳＡの一部との間に設けられた第２周辺領域ＰＡ２に区画することができる。共通電極表示板２００は、シールライン領域ＳＡ及びその内側に位置しており、薄膜トランジスタ表示板１００は、シールライン領域ＳＡの外側に第１周辺領域ＰＡ１まで延長されている。
表示パネル３００は、等価回路によれば、複数のゲート線ＧＬ１〜ＧＬｎと複数のデータ線ＤＬ１〜ＤＬｍ、及びこれと接続されている複数の画素を含む。
ゲート線ＧＬ１〜ＧＬｎ及びデータ線ＤＬ１〜ＤＬｍは、薄膜トランジスタ表示板１００の基板１１０上に形成されている。ゲート線ＧＬ１〜ＧＬｎ及びデータ線ＤＬ１〜ＤＬｍは、表示領域ＤＡで互いに絶縁されて交差し、各々第２及び第１周辺領域ＰＡ２、ＰＡ１まで延長されてゲート駆動部４００及びデータ駆動部５００に接続される。
各画素は、表示領域ＤＡに位置し、ゲート線ＧＬ１〜ＧＬｎ及びデータ線ＤＬ１〜ＤＬｍに接続されている薄膜トランジスタＴｒと、これに接続されている液晶キャパシタＣｌｃとを含む。
薄膜トランジスタＴｒは、薄膜トランジスタ表示板１００に形成され、ゲート線ＧＬ１〜ＧＬｎに接続されている制御端子、データ線ＤＬ１〜ＤＬｍに接続されている入力端子、及び液晶キャパシタＣｌｃに接続されている出力端子を備える。薄膜トランジスタＴｒは、非晶質シリコンを含むのが好ましいが、多結晶シリコンを含むこともできる。
液晶キャパシタＣｌｃは、薄膜トランジスタ表示板１００に形成されている画素電極（図示せず）と、共通電極表示板２００の基板２１０上に形成されている共通電極２７０、及びこれらの間の液晶層３３０を備えてなる。画素電極は薄膜トランジスタＴｒに接続されており、共通電極２７０は共通電極表示板２００の全面に形成され共通電圧の印加を受ける。
第１周辺領域ＰＡ１の薄膜トランジスタ表示板１００上には、チップ形態のデータ駆動部５００が装着されている。データ駆動部５００は、データ線ＤＬ１〜ＤＬｍと電気的に接続されデータ信号を印加する。
一方、第２周辺領域ＰＡ２に隣接するシールライン領域ＳＡ及び第２周辺領域ＰＡ２上の薄膜トランジスタ表示板１００には、ゲート駆動部４００が設けられている。ゲート駆動部４００は、ゲート線ＧＬ１〜ＧＬｎと電気的に接続されゲート信号を印加する。
密封材３５０は、シールライン領域ＳＡに位置しており、薄膜トランジスタ表示板１００と共通電極表示板２００を結合し、液晶層３３０の液晶を封じ込める役割を果たす。密封材３５０は光硬化性物質を含む。
密封材３５０は、シールライン領域ＳＡに位置したゲート駆動部４００の一部分と重畳している。液晶層３３０の誘電定数が約１０以上であるのに対し、密封材３５０の誘電定数は約４．０以下であるため、このようにすれば、共通電極表示板２００の共通電極２７０とゲート駆動部４００との間で発生する寄生容量を低減させることができる。
図２のように、共通電極表示板２００にはまた、シールライン領域ＳＡ及び第２周辺領域ＰＡ２に位置する遮光層２２０が設けられている。共通電極表示板２００の第２基板２１０と共通電極２７０との間にカラーフィルタ層（図示せず）が具備できるが、カラーフィルタ層は三原色、例えば赤色、緑色及び青色を表示する。ところが、カラーフィルタ層は、薄膜トランジスタ表示板１００に備えられるか、場合によっては省略することもできる。
前記液晶表示装置において液晶層３３０は、滴下方式によって二つの表示板１００、２００の間に密封材３５０で密封されており、滴下方式に関しては、液晶層３３０は、二つの表示板１００、２００を密封材３５０で結合する前に共通電極表示板２００または薄膜トランジスタ表示板１００の上に液晶を滴下した後、二つの表示板１００、２００を整列し密封材３５０に光を照射して硬化させる。ところが、共通電極表示板２００には遮光層２２０が存在し光を遮断するため、密封材３５０を硬化させる際には、薄膜トランジスタ表示板１００の背面から光を入射する。
図３は、図１に示したゲート駆動部のブロック図の例であり、図４は、図３に示したゲート駆動部の一ステージの回路図の例である。
図３及び図４を参照すれば、ゲート駆動部４００は、互いに従属的に接続され、順にゲート信号を出力する複数のステージＳＴ１〜ＳＴｎ+１を含み、ゲートオフ電圧Ｖｏｆｆ、第１及び第２クロック信号ＣＫＶ、ＣＫＶＢ及び初期化信号ＩＮＴが入力される。最後のステージＳＴｎ+１を除く全てのステージＳＴ１〜ＳＴｎ+１は、ゲート線ＧＬ１〜ＧＬｎと１対１に接続されている。
各ステージＳＴ１〜ＳＴｎ+１は、第１クロック端子ＣＫ１、第２クロック端子ＣＫ２、セット端子Ｓ、リセット端子Ｒ、電源電圧端子ＧＶ、フレームリセット端子ＦＲ、及びゲート出力端子ＯＵＴ１及びキャリー出力端子ＯＵＴ２を備えている。
各ステージ、例えばｊ番目ステージＳＴｊのセット端子Ｓには、前段ステージＳＴｊ-１のキャリー出力、つまり前段キャリー出力Ｃｏｕｔ（ｊ-１）が、リセット端子Ｒには後段ステージＳＴｊ+１のゲート出力、つまり後段ゲート出力Ｇｏｕｔ（ｊ+１）が入力され、第１及び第２クロック端子ＣＫ１、ＣＫ２にはクロック信号ＣＫＶ、ＣＫＶＢが入力され、ゲート電圧端子ＧＶにはゲートオフ電圧Ｖｏｆｆが入力され、フレームリセット端子ＦＲには初期化信号ＩＮＴが入力される。ゲート出力端子ＯＵＴ１はゲート出力Ｇｏｕｔ（ｊ）を出力し、キャリー出力端子ＯＵＴ２はキャリー出力Ｃｏｕｔ（ｊ）を出力する。最後のステージＳＴｎ+１のキャリー出力Ｃｏｕｔ（ｎ+１）は、初期化信号ＩＮＴとして各ステージＳＴ１〜ＳＴｎに提供される。
但し、シフトレジスタ４００の第１ステージＳＴ１には、前段キャリー出力の代わりに走査開始信号ＳＴＶが入力され、最後のステージＳＴｎ+１には後段ゲート出力の代わりに走査開始信号ＳＴＶが入力される。また、ｊ番目ステージＳＴｊの第１クロック端子ＣＫ１に第１クロック信号ＣＫＶが、第２クロック端子ＣＫ２に第２クロック信号ＣＫＶＢが入力される場合、これに隣接した（ｊ-１）番目及び（ｊ+１）番目ステージＳＴｊ-１、ＳＴｊ+１の第１クロック端子ＣＫ１には第２クロック信号ＣＫＶＢが、第２クロック端子ＣＫ２には第１クロック信号ＣＫＶが入力される。
第１及び第２クロック信号ＣＫＶ、ＣＫＶＢは、画素のトランジスタＴｒを駆動できるように、電圧レベルがハイの場合はゲートオン電圧Ｖｏｎと同一で、ローの場合はゲートオフ電圧Ｖｏｆｆと同一であるのが好ましい。第１及び第２クロック信号ＣＫＶ、ＣＫＶＢは、デューティ比が５０％であり、その位相差は１８０°であることができる。
図４を参照すれば、本発明の一実施形態によるゲート駆動部４００の各ステージ、例えばｊ番目ステージは、入力部４２０、プルアップ駆動部４３０、プルダウン駆動部４４０及び出力部４５０を含む。これらは少なくとも一つのＮＭＯＳトランジスタＴ１-Ｔ１４を含み、プルアップ駆動部４３０及び出力部４５０は、キャパシタＣ１-Ｃ３をさらに含む。ところが、ＮＭＯＳトランジスタの代わりにＰＭＯＳトランジスタを用いることもできる。実際にキャパシタＣ１-Ｃ３は、工程時に設けられるゲートとドレイン／ソース間の寄生容量（ｐａｒａｓｉｔｉｃ ｃａｐａｃｉｔａｎｃｅ）であり得る。
入力部４２０は、セット端子Ｓ及びゲート電圧端子ＧＶに順に直列に連結されている三つのトランジスタＴ１１、Ｔ１０、Ｔ５を備える。トランジスタＴ１１、Ｔ５のゲートは、第２クロック端子ＣＫ２に接続され、トランジスタＴ５のゲートは、第１クロック端子ＣＫ１に接続されている。トランジスタＴ１１とトランジスタＴ１０間の接続点は接続点Ｊ１に接続され、トランジスタＴ１０とトランジスタＴ１１間の接続点は接続点Ｊ２に接続されている。
プルアップ駆動部４３０は、セット端子Ｓと接続点Ｊ１との間に接続されているトランジスタＴ４と、第１クロック端子ＣＫ１と接続点Ｊ３との間に接続されているトランジスタＴ１２、及び第１クロック端子ＣＫ１と接続点Ｊ４との間に接続されているトランジスタＴ７を含む。トランジスタＴ４のゲート及びドレインは、セット端子Ｓに共通に接続され、ソースは接続点Ｊ１に接続されており、トランジスタＴ１２のゲート及びドレインは、第１クロック端子ＣＫ１に共通に接続され、ソースは接続点Ｊ３に接続されている。トランジスタＴ７のゲートは、接続点Ｊ３に接続されると同時に、キャパシタＣ１を通じて第１クロック端子ＣＫ１に接続され、ドレインは第１クロック端子ＣＫ１に、ソースは接続点Ｊ４に接続され、接続点Ｊ３と接続点Ｊ４との間にキャパシタＣ２が接続されている。
プルダウン駆動部４４０は、ソースを通じてゲートオフ電圧Ｖｏｆｆを受信して、ドレインを通じて接続点Ｊ１、Ｊ２、Ｊ３、Ｊ４に出力する複数のトランジスタＴ９、Ｔ１３、Ｔ８、Ｔ３、Ｔ２、Ｔ６を備える。トランジスタＴ９のゲートはリセット端子Ｒに、ドレインは接続点Ｊ１に接続され、トランジスタＴ１３、Ｔ８のゲートは接続点Ｊ２に共通に接続され、ドレインはそれぞれ接続点Ｊ３、Ｊ４に接続されている。トランジスタＴ３のゲートは接続点Ｊ４に、トランジスタＴ２のゲートはリセット端子Ｒに接続され、二つのトランジスタＴ３、Ｔ２のドレインは接続点Ｊ２に接続されている。トランジスタＴ６のゲートはフレームリセット端子ＦＲに接続され、ドレインは接続点Ｊ１に、ソースはゲートオフ電圧端子ＧＶに接続されている。
出力部４５０は、ドレイン及びソースが各々第１クロック端子ＣＫ１と出力端子ＯＵＴ１、ＯＵＴ２との間に接続され、ゲートが接続点Ｊ１に接続されている一対のトランジスタＴ１、Ｔ１５と、トランジスタＴ１のゲートとドレインとの間、つまり接続点Ｊ１と接続点Ｊ２との間に接続されているキャパシタＣ３とを備える。トランジスタＴ１のソースは接続点Ｊ２に接続されている。
以下、前記ステージの動作について説明する。
説明の便宜のため、第１及び第２クロック信号ＣＫＶ、ＣＫＶＢのハイレベルに当たる電圧を高電圧とし、第１及び第２クロック信号ＣＫＶ、ＣＫＶＢのローレベルに当たる電圧の大きさはゲートオフ電圧Ｖｏｆｆと同一であり、これを低電圧とする。
まず、第２クロック信号ＣＫＶＢ及び前段キャリー出力Ｃｏｕｔ（ｊ-１）がハイになるとき、トランジスタＴ１１、Ｔ５及びトランジスタＴ４が導通する。すると、二つのトランジスタＴ１１、Ｔ４は、高電圧を接続点Ｊ１に伝達し、トランジスタＴ５は、低電圧を接続点Ｊ２に伝達する。これにより、トランジスタＴ１、Ｔ１５が導通し第１クロック信号ＣＫＶが出力端ＯＵＴ１、ＯＵＴ２に出力されるが、この時、接続点Ｊ２の電圧と第１クロック信号ＣＫＶがいずれも低電圧であるため、出力電圧Ｇｏｕｔ（ｊ）、Ｃｏｕｔ（ｊ）は低電圧になる。これと同時に、キャパシタＣ３は、高電圧と低電圧の差に相当する大きさの電圧を充電する。
この時、第１クロック信号ＣＫＶ及び後段ゲート出力Ｇｏｕｔ（ｊ+１）はローであり、接続点Ｊ２もローであるため、これにゲートが接続されているトランジスタＴ１０、Ｔ９、Ｔ１２、Ｔ１３、Ｔ８、Ｔ２はいずれもオフ状態である。
次に、第２クロック信号ＣＫＶＢがローになるとき、トランジスタＴ１１、Ｔ５が遮断され、これと同時に、第１クロック信号ＣＫＶがハイになるとき、トランジスタＴ１の出力電圧及び接続点Ｊ２の電圧が高電圧になる。この時、トランジスタＴ１０のゲートには高電圧が印加されるが、接続点Ｊ２に接続されているソースの電位がまた同じ高電圧であるため、ゲートソース間の電位差が０となり、トランジスタＴ１０はターンオフ状態を維持する。この結果、接続点Ｊ１は浮遊状態になり、このため、キャパシタＣ３によって高電圧の分だけ電位が上昇する。
一方、第１クロック信号ＣＫＶ及び接続点Ｊ２の電位が高電圧であるため、トランジスタＴ１２、Ｔ１３、Ｔ８が導通する。この状態でトランジスタＴ１２及びトランジスタＴ１３が高電圧と低電圧の間で直列に接続され、これにより、接続点Ｊ３の電位は、二つのトランジスタＴ１２、Ｔ１３の導通時の抵抗状態の抵抗値によって分圧された電圧値を有する。しかし、二つのトランジスタＴ１３の導通時の抵抗状態の抵抗値がトランジスタＴ１２の導通時の抵抗状態の抵抗値に比べて極めて大きく、例えば約１０，０００倍に設定されている場合は、接続点Ｊ３の電圧は高電圧と略同一である。従って、トランジスタＴ７が導通しトランジスタＴ８と直列に接続され、これによって接続点Ｊ４の電位は、二つのトランジスタＴ７、Ｔ８の導通時の抵抗状態の抵抗値によって分圧された電圧値を有する。また、二つのトランジスタＴ７、Ｔ８の抵抗状態の抵抗値が略同一に設定されている場合には、接続点Ｊ４の電位は高電圧と低電圧の中間値を有し、これによってトランジスタＴ３は、遮断状態を維持する。この時、後段ゲート出力Ｇｏｕｔ（ｊ+１）が依然としてローであるため、トランジスタＴ９、Ｔ２も遮断状態を維持する。よって、出力端ＯＵＴ１、ＯＵＴ２は第１クロック信号ＣＫＶにのみ接続され、低電圧と遮断されて高電圧を出力する。
一方、キャパシタＣ１及びキャパシタＣ２は、両端の電位差に相当する電圧をそれぞれ充電し、接続点Ｊ３の電圧が接続点Ｊ５の電圧より低い。
次に、後段ゲート出力Ｇｏｕｔ（ｊ+１）及び第２クロック信号ＣＫＶＢがハイになり、第１クロック信号ＣＫＶがローになるとき、トランジスタＴ９、Ｔ２が導通し接続点Ｊ１、Ｊ２に低電圧を伝達する。この時、接続点Ｊ１の電圧は、キャパシタＣ３が放電によって低電圧に変わるが、キャパシタＣ３の放電時間によって完全に低電圧に変わるためにはある程度の時間が必要である。従って、二つのトランジスタＴ１、Ｔ１５は、後段ゲート出力Ｇｏｕｔ（ｊ+１）がハイになってからも当分の間導通状態を維持することになり、これによって出力端ＯＵＴ１、ＯＵＴ２が第１クロック信号ＣＫＶと接続されて低電圧を出力する。次に、キャパシタＣ３が完全に放電して接続点Ｊ１の電位が低電圧に到達したとき、トランジスタＴ１５が遮断されて出力端ＯＵＴ２が第１クロック信号ＣＫＶと遮断され、キャリー出力Ｃｏｕｔ（ｊ）は浮遊状態になって低電圧を維持する。これと同時に、出力端ＯＵＴ１は、トランジスタＴ１が遮断されても、トランジスタＴ２を通じて低電圧と接続され継続して低電圧を出力する。
一方、トランジスタＴ１２、Ｔ１３が遮断されるため接続点Ｊ３が浮遊状態になる。また、接続点Ｊ５の電圧が接続点Ｊ４の電圧より低くなるが、キャパシタＣ１によって接続点Ｊ３の電圧が接続点Ｊ５の電圧より低い状態を維持し、トランジスタＴ７は遮断される。同時に、トランジスタＴ８も遮断状態になって接続点Ｊ４の電圧もその分低くなり、トランジスタＴ３も遮断状態を維持する。また、トランジスタＴ１０は、ゲートが第１クロック信号ＣＫＶの低電圧に接続され、接続点Ｊ２の電圧もローであるため、遮断状態を維持する。
次に、第１クロック信号ＣＫＶがハイになるとき、トランジスタＴ１２、Ｔ７が導通し、接続点Ｊ４の電圧が上昇してトランジスタＴ３を導通させて低電圧を接続点Ｊ２に伝達するため、出力端ＯＵＴ１は継続して低電圧を出力する。即ち、後段ゲート出力Ｇｏｕｔ（ｊ+１）の出力がローであるときにも、接続点Ｊ２の電圧が低電圧になるようにする。
一方、トランジスタＴ１０のゲートが第１クロック信号ＣＫＶの高電圧に接続され、接続点Ｊ２の電圧が低電圧であるため導通されて接続点Ｊ２の低電圧を接続点Ｊ１に伝達する。一方、二つのトランジスタＴ１、Ｔ１５のドレインには、第１クロック端子ＣＫ１が接続されていて第１クロック信号ＣＫＶが継続して印加される。特に、トランジスタＴ１は、その他のトランジスタに比べて相対的に大きく作製されるが、このためゲートドレイン間の寄生容量が大きくドレインの電圧変化がゲート電圧に影響を及ぼす可能性がある。この結果、第１クロック信号ＣＫＶがハイになるとき、ゲートドレイン間の寄生容量によってゲート電圧が上昇し、トランジスタＴ１が導通することもある。従って、接続点Ｊ２の低電圧を接続点Ｊ１に伝達してトランジスタＴ１のゲート電圧を低電圧に維持し、トランジスタＴ１が導通するのを防止する。
その後は、前段キャリー出力Ｃｏｕｔ（ｊ-１）がハイになるまで接続点Ｊ１の電圧は低電圧を維持し、接続点Ｊ２の電圧は、第１クロック信号ＣＫＶがハイで、第２クロック信号ＣＫＶＢがローであるときは、トランジスタＴ３を通じて低電圧になり、その逆のときは、トランジスタＴ５を通じて低電圧を維持する。
一方、トランジスタＴ６は、最後のダミーステージＳＴｎ+１のキャリー出力Ｃｏｕｔ（ｎ+１）である初期化信号ＩＮＴを受信して、ゲートオフ電圧Ｖｏｆｆを接続点Ｊ１に伝達し、接続点Ｊ１の電圧をもう１度低電圧に設定する。
このような方法で、ステージＳＴｊは、前段キャリー信号Ｃｏｕｔ（ｊ-１）及び後段ゲート信号Ｇｏｕｔ（ｊ+１）に基づき、第１及び第２クロック信号ＣＫＶ、ＣＫＶＢに同期してキャリー信号Ｃｏｕｔ（ｊ）及びゲート信号Ｇｏｕｔ（ｊ）を生成する。
以下、図４に示したゲート駆動部４００の薄膜トランジスタ表示板１００上の配置について、図５、図６及び図８を参照して詳細に説明する。
図５は、本発明の一実施形態によるゲート駆動部の概略的な配置図であり、図６は、図５に示したゲート駆動部の配線部の配置図であり、図８は、図５に示したゲート駆動部の回路部を一部示した配置図である。
図５を参照すれば、本実施形態によるゲート駆動部４００は、既に説明したステージＳＴ１〜ＳＴｎ+１からなる回路部ＣＳと、これらステージＳＴ１〜ＳＴｎ+１に入力される各種信号Ｖｏｆｆ、ＣＫＶ、ＣＫＶＢ、ＩＮＴを伝達する配線部ＬＳを備える。
配線部ＬＳは、ゲートオフ電圧Ｖｏｆｆを伝達するゲートオフ電圧線ＳＬ１、第１及び第２クロック信号ＣＫＶ、ＣＫＶＢをそれぞれ伝達する第１及び第２クロック信号線ＳＬ２、ＳＬ３、及び初期化信号ＩＮＴを伝達する初期化信号線ＳＬ４を含む。各信号線ＳＬ１〜ＳＬ４は、主に縦方向に延びており、ゲートオフ電圧線ＳＬ１、クロック信号線ＳＬ２、ＳＬ３及び初期化信号線ＳＬ４の順に左側から配置されシフトレジスタ４００に近づく。また、前記信号線ＳＬ１〜ＳＬ４は、ステージＳＴ１〜ＳＴｎ+１に向けて横に延びた連結線を有し、ゲートオフ電圧線ＳＬ１及び初期化信号線ＳＬ４は、一つのステージＳＴ１〜ＳＴｎ+１に一つずつ連結線を出しているが、第１及び第２クロック信号線ＳＬ２、ＳＬ３は、ステージＳＴ１〜ＳＴｎ+１の境界付近に位置して交互に一つずつ連結線を出している。
回路部ＣＳにおける各ステージＳＴ１〜ＳＴｎ+１、例えば（ｊ-１）番目ステージ内のトランジスタＴ１〜Ｔ１３、Ｔ１５の配置によれば、前段ステージに近い左側上に前段キャリー信号Ｃｏｕｔ（ｊ-１）が入力されるトランジスタＴ４が配置され、上側に横方向に延びた第１クロック信号線ＳＬ２の連結線に沿って第１クロック信号ＣＫＶを受信するトランジスタＴ１、Ｔ１５が配置され、トランジスタＴ１５の下側にも第１クロック信号ＣＫＶを受信するトランジスタＴ７、Ｔ１０、Ｔ１２が配置されている。また、下側から延びている第２クロック信号線ＳＬ３の連結線に接続され第２クロック信号ＣＫＶＢを受信するトランジスタＴ１１、Ｔ５が左側下に配置され、左側から延びている初期化信号線ＳＬ４の連結線に接続され初期化信号ＩＮＴを受信するトランジスタＴ６は最も左側に配置されている。これと共に、下側に横方向に延びているゲートオフ電圧線ＳＬ１の連結線に沿ってゲートオフ電圧Ｖｏｆｆを受信するトランジスタＴ２、Ｔ３、Ｔ８、Ｔ９、Ｔ１３が配置されている。
これと隣接したｊ番目ステージＳＴｊの場合、第１クロック信号線ＳＬ２及び第１クロック信号ＣＫＶが第２クロック信号線ＳＬ３及び第２クロック信号ＣＫＶＢに変わり、これと逆に、第２クロック信号線ＳＬ３及び第２クロック信号ＣＫＶＢが第１クロック信号線ＳＬ２及び第１クロック信号ＣＫＶに変わることを除いて、各トランジスタの配置は、Ｊ-１番目ステージＳＴｊ-１と同一である。
この時、配線部ＳＬはシールライン領域ＳＡに位置し、回路部ＣＳの一部もシールライン領域ＳＡに位置し、回路部ＣＳの他の一部はシールライン領域ＳＡの工程マージン領域ＳＡ´に位置している。工程マージン領域ＳＡ´の幅は０．３ｍｍ程度であって、これは密封材３５０をシールライン領域ＳＡに塗布する際に生じ得る最大の誤差範囲である。
既に説明したように、密封材３５０を硬化する際に、薄膜トランジスタ表示板１００の背面から光を照射するため、シールライン領域ＳＡとシールライン工程マージン領域ＳＡ´に位置する信号線及びトランジスタは、光をうまく通過させるための平面構造を有する。
図６を参照すれば、幅の広い信号線ＳＬ１〜ＳＬ３は梯形または網形態であり、光を通過させる開口部を複数備えている。よって、信号線ＳＬ１〜ＳＬ３それぞれは、縦に長く延びている一対若しくはそれ以上の縦部と、これらを連結する複数の横部とからなり、これらで囲まれた開口部を備える。縦部の幅及び間隔は、光が回折して透過できる程度とする。約２０乃至３０μｍ、好ましくは２５μｍ程度であるのが好ましい。各信号線１２２ａ〜１２２ｃ全体の線幅は、開口部を備えることで発生する抵抗の増加を考慮して適切に定める。開口部を設けない場合の線幅が約１００μｍ以上であって光を回折できない場合には、このような構造を有するのが好ましい。
図８によれば、シールライン領域ＳＡ及びシールライン工程マージン領域ＳＡ´に位置するサイズの大きい薄膜トランジスタ、例えば図５に示すトランジスタＴ４、Ｔ１５は、複数の小さいトランジスタＴ４１〜Ｔ４５に分けられており、これらの間に充分な間隔があって小さいトランジスタＴ４１〜Ｔ４５の間から光が通過することができる。小さい薄膜トランジスタＴ４１〜Ｔ４５の幅及び間隔に対しても光が回折して透過できる程度とする。約１００μｍ以下が好ましい。
以下、前記のようなゲート駆動部４００を備える薄膜トランジスタ表示板の構造について、図７及び図９乃至図１１、図６及び図８を参照して詳細に説明する。
図７は、図６に示した配線部のＶＩＩ-ＶＩＩ´線による断面図であり、図９は、図８に示した配線部のＩＸ-ＩＸ´線による断面図であり、図１０は、表示領域ＤＡにおける画素の配置図であり、図１１は、図１０に示した画素のＸＩ-ＸＩ´線による断面図である。
絶縁基板１１０上に複数のゲート線１２１及び複数の駆動信号線１２２、１２２ａ〜１２２ｄが形成されている。
図１０を参照すれば、ゲート線１２１は、ゲート信号を伝達し、主に横方向に延びて延長されゲート駆動部４００と連結される。各ゲート線１２１の一部は複数のゲート電極１２４をなし、他の一部は下方向に突出して複数の突出部１２７をなしている。
図６を参照すれば、駆動信号線１２２ａ〜１２２ｄは、それぞれゲートオフ電圧Ｖｏｆｆ、第１及び第２クロック信号ＣＫＶ、ＣＫＶＢ及び初期化信号ＩＮＴを伝達し、主に縦方向に延びている。最も幅の狭い初期化信号線１２２ｃを除くその他の駆動信号線１２２ａ〜１２２ｃは梯形であって、縦に長く延びた一対若しくはそれ以上の縦部とこれらを連結する複数の横部とからなり、これらで囲まれた開口部を備える。縦部の幅及び間隔は、光が回折して透過できる程度とし、約２０乃至３０μｍ、好ましくは２５μｍ程度が好ましい。各信号線１２２ａ〜１２２ｃの全体の線幅は、開口部を備えることで発生する抵抗の増加を考慮して適切に定める。開口部を設けない場合の線幅が約１００μｍ以上であって光を回折できない場合には、このような構造を有するのが好ましい。一方、初期化信号線１２２ｄは、各ステージに向けて横方向に延びた複数の分枝を有する。
図８を参照すれば、駆動信号線１２２は、ゲート駆動部内で信号を伝達し、拡張されてゲート駆動部の薄膜トランジスタの制御電極の役割を果たす。
ゲート線１２１及び駆動信号線１２２、１２２ａ〜１２２ｄは、アルミニウム（Ａｌ）やアルミニウム合金等のアルミニウム系金属、銀（Ａｇ）や銀合金等の銀系金属、銅（Ｃｕ）や銅合金等の銅系金属、モリブデン（Ｍｏ）やモリブデン合金等のモリブデン系金属、クロム（Ｃｒ）、タンタル（Ｔａ）及びチタニウム（Ｔｉ）などからなる。ところが、ゲート線１２１は、物理的な性質の異なる二つの膜、つまり下部膜（図示せず）及びその上の上部膜（図示せず）を含むこともできる。上部膜は、ゲート線１２１の信号遅延や電圧降下を減らせるように低い比抵抗の金属、例えばアルミニウム（Ａｌ）やアルミニウム合金等のアルミニウム系金属、銀（Ａｇ）や銀合金等の銀系金属、銅（Ｃｕ）や銅合金等の銅系金属からなることができる。これとは異なって、下部膜は他の物質、特にＩＴＯ（ｉｎｄｉｕｍ ｔｉｎ ｏｘｉｄｅ）及びＩＺＯ（ｉｎｄｉｕｍ ｚｉｎｃ ｏｘｉｄｅ）との接触特性が優れた物質、例えばクロム、モリブデン（Ｍｏ）、モリブデン合金、タンタル（Ｔａ）、またはチタニウム（Ｔｉ）などからなることができる。クロム下部膜とアルミニウム-ネオジム（Ｎｄ）合金上部膜、モリブデン上部膜とアルミニウム-ネオジム（Ｎｄ）合金下部膜は、その好適な例である。
ゲート線１２１及び駆動信号線１２２、１２２ａ〜１２２ｄの側面は、基板１１０の表面に対して傾斜されており、傾斜角は約３０〜８０°の範囲である。
ゲート線１２１及び駆動信号線１２２、１２２ａ〜１２２ｄの上には、窒化ケイ素（ＳｉＮｘ）などからなるゲート絶縁膜１４０が形成されている。
ゲート絶縁膜１４０上部には、水素化非晶質シリコン（非晶質シリコンはａ-Ｓｉと略称する。）などからなる複数の線状半導体１５１及び島状半導体１５２が形成されている。線状半導体１５１は、主に縦方向に延びており、ここから複数の突出部１５４がゲート電極１２４に向けて延び、ゲート線１２１と出会う地点付近で幅が大きくなってゲート線１２１の広い面積を覆っている。島状半導体１５２は、図８に示したように、ゲート駆動部の制御電極上に位置したり、図６及び図８に示したように、駆動信号線１２２、１２２ａ〜１２２ｄの一部の上に位置したりし、駆動信号線１２２、１２２ａ〜１２２ｄの外側に突出した部分を有する。
半導体１５１、１５２の上部には、シリサイドまたはｎ型不純物が高濃度にドーピングされているｎ+水素化非晶質シリコンなどの物質で形成された複数の線状及び島状抵抗性接触部材（ｏｈｍｉｃ ｃｏｎｔａｃｔ）１６１、１６２、１６５が設けられている。線状接触部材１６１は、複数の突出部１６３を備えており、該突出部１６３と島状接触部材１６５が対をなして半導体１５１の突出部１５４上に位置している。島状抵抗性接触部材１６２は、島状半導体１５２上に位置している。
半導体１５１、１５２及び抵抗性接触部材１６１、１６２、１６５の側面も傾斜されており、その傾斜角は３０〜８０°である。
抵抗性接触部材１６１、１６２、１６５及びゲート絶縁膜１４０の上には、複数のデータ線１７１、複数の出力電極１７５、複数のストレージキャパシタ用導電体(storage capacitor conductor)１７７、及び複数の連結信号線１７２、１７２ａ〜１７２ｃが設けられている。
図１０を参照すれば、データ線１７１は、主に縦方向に延びてゲート線１２１と交差し、データ電圧を伝達する。各データ線１７１から出力電極１７５に向けて延びた複数の分枝が入力電極１７３をなす。一対の入力電極１７３と出力電極１７５は互いに分離されており、制御電極１２４に対して互いに反対側に位置している。
ストレージキャパシタ用導電体１７７は、ゲート線１２１の拡張部１２７と重畳している。
図６で、連結信号線１７２ａは、ゲートオフ電圧線１２２ａと第１クロック信号線１２２ｂとの間に位置し、主に縦方向に延びた幹と、幹から各ステージに向けて横方向に延びた複数の分枝を有する。連結信号線１７２ｂ、１７２ｃそれぞれは、第１クロック信号線１２２ｂと第２クロック信号線１２２ｃとの間に位置し、主に縦方向に延びた縦部とその端に連結され各ステージに向けて横方向に延びた複数の横部とを備える。
図８で、連結信号線１７２は、ゲート駆動部内で信号を伝達し、島状半導体１５２及び島状抵抗性接触部材１６２の上に位置した部分は、薄膜トランジスタの入力電極及び出力電極の役割を果たす。薄膜トランジスタ上に位置した部分は、トランジスタの駆動電流を増加させるために交錯形態となっている。
データ線１７１、ドレイン電極１７５及びストレージキャパシタ用導電体１７７は、モリブデン系金属、クロム、タンタル、チタニウムなどの耐火性金属からなるのが好ましく、低い抵抗の上部膜と優れた接触特性の下部膜とを備える多層膜構造であることができる。各データ線１７１の端部１７９は、他の層または外部装置との連結のために幅が拡張されている。
データ線１７１、出力電極１７５、連結信号線１７２、１７２ａ〜１７２ｃ、及びストレージキャパシタ用導電体１７７の側面も、基板１１０表面に対して傾斜されており、その傾斜角は約３０〜８０°の範囲である。
抵抗性接触部材１６１、１６２、１６５は、その下部の半導体１５１、１５２とその上部のデータ線１７１、連結信号線１７２及び出力電極１７５の間にのみ存在し、接触抵抗を低くする役割を果たす。線状半導体１５１は、ソース電極１７３とドレイン電極１７５との間を始めとして、データ線１７１及びドレイン電極１７５で覆われずに露出された部分を有し、殆どの所で線状半導体１５１の幅がデータ線１７１の幅より小さいが、既に説明したように、ゲート線１２１と出会う部分では幅が大きくなってデータ線１７１の断線を防止する。島状半導体１５２も駆動信号線１２２、１２２ａ〜１２２ｄと連結信号線１７２、１７２ａ〜１７２ｃとが交差する部分に位置し、連結信号線１７２、１７２ａ〜１７２ｃの断線を防止する。
データ線１７１と出力電極１７５、連結信号線１７２、１７２ａ〜１７２ｃ、及びストレージキャパシタ用導電体１７７と露出された半導体１５１部分の上には、平坦化特性が優れて感光性を有する有機物質、プラズマ化学気相蒸着（ＰＥＣＶＤ）で形成されるａ-Ｓｉ:Ｃ:Ｏ、ａ-Ｓｉ:Ｏ:Ｆ等、誘電率４．０以下の低誘電率絶縁物質、または無機物質である窒化ケイ素などからなる保護膜１８０が設けられている。なお、保護膜１８０は、有機物及び窒化ケイ素の二重層からなることができる。
保護膜１８０には、データ線１７１の端部１７９と、出力電極１７５、ストレージキャパシタ用導電体１７７及び連結信号線１７２、１７２ａ〜１７２ｃの端部をそれぞれ露出する複数の接触孔（ｃｏｎｔａｃｔ ｈｏｌｅ）１８２、１８５、１８７、１８８が設けられ、ゲート絶縁膜１４０と共に駆動信号線１２２、１２２ａ〜１２２ｄを露出する複数の接触孔１８９が設けられている。
保護膜１８０上には、ＩＴＯまたはＩＺＯからなる複数の画素電極１９０と複数の接触補助部材８２及び連結補助部材８８が設けられている。
画素電極１９０は、接触孔１８５、１８７を通じて出力電極１７５及びストレージキャパシタ用導電体１７７と各々物理的・電気的に接続されて出力電極１７５からデータ電圧の印加を受け、導電体１７７にデータ電圧を伝達する。
データ電圧が印加された画素電極１９０は、共通電圧の印加を受ける他の表示板２００の共通電極２７０と共に電場を生成することによって、二つの電極１９０、２７０間の液晶層３の液晶分子を再配列する。
また、前述したように、画素電極１９０及び共通電極２７０は液晶キャパシタを構成して、薄膜トランジスタが遮断された後にも印加された電圧を維持しており、電圧維持能力を強化するため液晶キャパシタと並列に接続された別のキャパシタを設ける。これを“ストレージキャパシタ”と言う。ストレージキャパシタは、画素電極１９０及びこれと隣接するゲート線１２１（これを“前段ゲート線”と言う。）の重畳などで形成され、ストレージキャパシタの静電容量、つまり保持容量を増加させるためゲート線１２１を拡張した拡張部１２７を設けて重畳面積を拡大する一方、画素電極１９０と接続され拡張部１２７と重畳しているストレージキャパシタ用導電体１７７を保護膜１８０下に設けて両者間の距離を短くする。更に、ストレージキャパシタは、別に具備された維持電極と画素電極１９０の重畳で形成されることができる。
画素電極１９０はまた、隣接するゲート線１２１及びデータ線１７１と重なって開口率を向上させているが、重ならない場合もある。
接触補助部材８２は、接触孔１８２を通じてデータ線の端部１７９と連結される。接触補助部材８２は、データ線１７１の端部１７９と外部装置との接着性を補完し、これらを保護する役割をするものであって必須ではなく、これらの適用は選択的である。
連結補助部材８８は、接触孔１８８、１８９を通じて駆動信号線１２２ａ〜１２２ｃ及び連結信号線１７２ａ〜１７２ｃと連結され、駆動信号線１２２ａ〜１２２ｃから各種信号の印加を受けて連結信号線１７２ａ〜１７２ｃに伝達する。連結補助部材８８は、面積が大きく、複数の接触孔を通じて一つの信号線と連結される。連結補助部材８８を小さく分けない理由は、連結補助部材８８が透明で光を通過させるため、敢えて小さくする必要がなく、大きいほど抵抗が小さくなるためである。なお、接触孔を複数作って連結させる場合、連結補助部材８８の断線可能性がその分少なくなる。
本発明の他の実施形態によれば、画素電極１９０の材料に透明な導電性ポリマーなどを用いており、反射型（ｒｅｆｌｅｃｔｉｖｅ）液晶表示装置の場合には、不透明な反射性金属を用いても構わない。この時、接触補助部材８２は、画素電極１９０と異なる物質、特にＩＴＯまたはＩＺＯで形成することができる。
前記例と異なって、駆動信号線１２２、１２２ａ〜１２２ｄをデータ線１７１と同一層で、連結信号線１７２、１７２ａ〜１７２ｃをゲート線１２１と同一層で形成することもでき、この他にも種々の方法を用いることができる。
このように、駆動信号線ＳＬ１〜ＳＬ３に開口部が設けられており、薄膜トランジスタ表示板１００の背面から提供された光が開口部を透過し、光硬化性密封材３５０に容易に到達して密封材３５０が安定的に硬化される。その結果、薄膜トランジスタ表示板１００と共通電極表示板２００との結合力が増加し、外部から流入する湿気による腐蝕を防止し、ゲート駆動部４００の誤動作による駆動不良が減少する。
一方、前記のような構造の表示装置において、外部から静電気が流入して信号線と連結線のうちの一つが短絡した場合、図１２のように、容易に修理することができる。これについて図１２を参照して説明する。
図１２によれば、例えば第１クロック線１２２ｂの縦線のうちの一つとゲートオフ電圧線１２２ａの横線が短絡した場合、三角形で表示した短絡地点の上側及び下側のＸ字表示の地点をそれぞれ切断する。すると、ゲートオフ電圧線１２２ａの横線は、ステージＳＴｊにのみ接続されてゲートオフ電圧Ｖｏｆｆを伝達できるようになる。
このような表示装置によれば、光硬化性物質を含む密封材がゲート駆動部の一部分をカバーするよう第１基板と第２基板との間に介在される構造において、ゲート駆動部の信号配線には密封材を硬化するために第１基板の背面を通じて入射された光を透過する開口部が設けられ、密封材によって第１及び第２基板間の結合力が向上される。その結果、外部から流入する湿気による腐蝕不良などを改善することができる。更に、容易に修理を行うこともできる。
以上、実施形態を参照して説明したが、該当技術分野における通常の知識を有する者であれば、特許請求の範囲に記載された本発明の思想及び領域の範囲内で様々な修正及び変形が可能であることが理解できるであろう。
１００ 薄膜トランジスタ表示板、
１１０ 第１基板、
５００ データ駆動部、
４００ ゲート駆動部、
２００ 共通電極表示板、
２１０ 第２基板、
２７０ 共通電極、
３００ 表示パネル、
３３０ 液晶層、
３５０ 密封材、
６００ 表示装置。

Claims (16)

  1. ゲート線、データ線、画素電極及び薄膜トランジスタが設けられている基板、及び前記基板上に設けられ、外部からの信号を受信する配線部と前記配線部からの信号に応答してゲート信号を前記ゲート線に出力する回路部とを備えるゲート駆動部、を含み、
    前記配線部は、前記配線部に重畳する光硬化性の結合部材に光を透過させるための開口部が設けられている信号線を含み、
    前記配線部は開口部が設けられていない信号線をさらに含み、
    前記回路部は、複数のトランジスタを備え、前記トランジスタのうちの少なくとも一つは、前記回路部に重畳する光硬化性の結合部材に光を透過させるための間隙が形成されるように互いに間隔を置いて設けられた、前記トランジスタよりも小さい複数の小さいトランジスタからなる薄膜トランジスタ表示板。
  2. 前記開口部が設けられている信号線の線幅は１００μｍ以上である、請求項１に記載の薄膜トランジスタ表示板。
  3. 前記信号線は、アルミニウムやアルミニウム合金、または銀や銀合金からなる第１導電膜と、クロムまたはモリブデンまたはチタニウムまたはタンタルからなる第２導電膜とを含む、請求項１または請求項２に記載の薄膜トランジスタ表示板。
  4. 前記信号線は、前記ゲート線または前記データ線と同一層で形成された、請求項１〜３のいずれか一項に記載の薄膜トランジスタ表示板。
  5. 前記回路部は、従属連結され順に出力信号を生成する複数のステージからなるシフトレジスタを備え、
    前記開口部が設けられている信号線は、前記シフトレジスタに電源電圧と互いに異なる位相の第１クロック信号及び第２クロック信号を伝達する第１信号線乃至第３信号線を備えている、請求項１〜４のいずれか一項に記載の薄膜トランジスタ表示板。
  6. 前記開口部が設けられていない信号線は前記シフトレジスタに初期化信号を伝達する第４信号線を含む、請求項５に記載の薄膜トランジスタ表示板。
  7. 前記第１乃至第４信号線は、前記シフトレジスタから遠い方から近い方へ順に配置されている、請求項６に記載の薄膜トランジスタ表示板。
  8. 前記配線部は、前記第１乃至第４信号線のうちの少なくとも一つ及び前記シフトレジスタを連結する複数の連結線をさらに含む、請求項６または請求項７に記載の薄膜トランジスタ表示板。
  9. 前記連結線は、前記信号線と異なる層で形成される、請求項８に記載の薄膜トランジスタ表示板。
  10. 前記連結線及び前記信号線は、連結補助部材を通じて連結されている、請求項８または請求項９に記載の薄膜トランジスタ表示板。
  11. 前記連結補助部材は、透明で、前記連結線及び前記信号線と複数の接触孔を通じて連結されている、請求項１０に記載の薄膜トランジスタ表示板。
  12. 前記トランジスタよりも小さい前記複数のトランジスタ間の間隔は１００μｍ以下である、請求項１〜１１のいずれか一項に記載の薄膜トランジスタ表示板。
  13. 複数のゲート線と複数のデータ線が設けられた第１基板と、前記第１基板と対向する第２基板、及び前記第１基板と前記第２基板との間に介在し前記第１及び第２基板を結合する光硬化性の結合部材からなり、データ信号及びゲート信号に応答して映像を表示する表示パネル、
    前記複数のデータ線に前記データ信号を出力するデータ駆動部、及び前記第１基板上に設けられ、外部から複数の信号を受信する配線部及び前記外部信号に応答して前記ゲート信号を前記複数のゲート線に出力する回路部からなるゲート駆動部、を含み、
    前記配線部は、前記結合部材と重畳し前記結合部材に光を透過させるための開口部が設けられている信号線を含み、
    前記配線部は開口部が設けられていない信号線をさらに含み、
    前記回路部は、複数のトランジスタを備え、前記トランジスタのうちの少なくとも一つは、前記回路部に重畳する光硬化性の結合部材に光を透過させるための間隙が形成されるように互いに間隔を置いて設けられた、前記トランジスタよりも小さい複数の小さいトランジスタからなる表示装置。
  14. 第１基板上に、重畳する光硬化性の結合部材に光を透過させるための開口部を備える信号線を含む配線部と、前記配線部からの信号によってゲート信号を生成する回路部を含むゲート駆動回路を形成する段階、
    第２基板上に遮光膜を形成する段階、
    前記第１または第２基板上に液晶を滴下する段階、
    前記第１または第２基板上に密封材を塗布する段階、
    前記第１基板と前記第２基板を整列する段階、及び
    前記第１基板の開口部を通じて前記密封材に光を照射する段階、を含み、
    前記配線部は開口部が設けられていない信号線をさらに含み、
    前記回路部は、複数のトランジスタを備え、前記トランジスタのうちの少なくとも一つは、前記回路部に重畳する光硬化性の結合部材に光を透過させるための間隙が形成されるように互いに間隔を置いて設けられた、前記トランジスタよりも小さい複数の小さいトランジスタからなる液晶表示装置の製造方法。
  15. ゲート線、データ線、画素電極及び薄膜トランジスタが設けられている基板、及び前記基板上に設けられ、外部からの信号を受信する配線部と前記配線部からの信号に応答してゲート信号を前記ゲート線に出力する回路部とを備えるゲート駆動部、を含み、
    前記配線部は、開口部が設けられている信号線を含んでおり、前記開口部は一対の横辺と一対の縦辺で形成された四角形であり、前記横辺の長さと前記縦辺の長さが互いに異なり、
    前記配線部は開口部が設けられていない信号線をさらに含み、
    前記回路部は、複数のトランジスタを備え、前記トランジスタのうちの少なくとも一つは、前記回路部に重畳する光硬化性の結合部材に光を透過させるための間隙が形成されるように互いに間隔を置いて設けられた、前記トランジスタよりも小さい複数の小さいトランジスタからなる薄膜トランジスタ表示板。
  16. 前記開口部の前記縦辺は前記信号線の長さ方向に延びており、
    前記開口部の前記縦辺の長さは前記開口部の前記横辺の長さより長い、請求項１５に記載の薄膜トランジスタ表示板。
JP2012045457A 2004-07-27 2012-03-01 薄膜トランジスタ表示板、これを含む表示装置及び液晶表示装置の製造方法 Active JP5667104B2 (ja)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
KR1020040058708A KR101160822B1 (ko) 2004-07-27 2004-07-27 박막 트랜지스터 표시판 및 이를 포함하는 표시 장치
KR10-2004-0058708 2004-07-27
KR10-2004-0077500 2004-09-24
KR1020040077500A KR101090251B1 (ko) 2004-09-24 2004-09-24 박막 트랜지스터 표시판 및 이를 포함하는 표시 장치

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
JP2005179932A Division JP5190580B2 (ja) 2004-07-27 2005-06-20 薄膜トランジスタ表示板及びこれを含む表示装置

Publications (2)

Publication Number Publication Date
JP2012113321A JP2012113321A (ja) 2012-06-14
JP5667104B2 true JP5667104B2 (ja) 2015-02-12

Family

ID=35731110

Family Applications (2)

Application Number Title Priority Date Filing Date
JP2005179932A Active JP5190580B2 (ja) 2004-07-27 2005-06-20 薄膜トランジスタ表示板及びこれを含む表示装置
JP2012045457A Active JP5667104B2 (ja) 2004-07-27 2012-03-01 薄膜トランジスタ表示板、これを含む表示装置及び液晶表示装置の製造方法

Family Applications Before (1)

Application Number Title Priority Date Filing Date
JP2005179932A Active JP5190580B2 (ja) 2004-07-27 2005-06-20 薄膜トランジスタ表示板及びこれを含む表示装置

Country Status (3)

Country Link
US (4) US7692617B2 (ja)
JP (2) JP5190580B2 (ja)
TW (1) TWI382264B (ja)

Families Citing this family (62)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100846464B1 (ko) * 2002-05-28 2008-07-17 삼성전자주식회사 비정질실리콘 박막 트랜지스터-액정표시장치 및 그 제조방법
US8334960B2 (en) * 2006-01-18 2012-12-18 Samsung Display Co., Ltd. Liquid crystal display having gate driver with multiple regions
KR100977978B1 (ko) * 2006-05-25 2010-08-24 엘지디스플레이 주식회사 액정표시장치 및 그 제조 방법
US8330492B2 (en) 2006-06-02 2012-12-11 Semiconductor Energy Laboratory Co., Ltd. Liquid crystal display device and electronic device
US7936332B2 (en) * 2006-06-21 2011-05-03 Samsung Electronics Co., Ltd. Gate driving circuit having reduced ripple effect and display apparatus having the same
KR101300038B1 (ko) * 2006-08-08 2013-08-29 삼성디스플레이 주식회사 게이트 구동회로 및 이를 포함하는 표시 장치
EP1895545B1 (en) 2006-08-31 2014-04-23 Semiconductor Energy Laboratory Co., Ltd. Liquid crystal display device
TWI749346B (zh) 2006-09-29 2021-12-11 日商半導體能源研究所股份有限公司 顯示裝置和電子裝置
KR101368822B1 (ko) * 2006-10-12 2014-03-04 삼성디스플레이 주식회사 게이트 구동회로 및 이를 갖는 표시 장치
KR100970925B1 (ko) 2006-12-29 2010-07-20 엘지디스플레이 주식회사 액정표시장치 및 이의 제조방법
KR101307414B1 (ko) * 2007-04-27 2013-09-12 삼성디스플레이 주식회사 게이트 구동 회로 및 이를 포함하는 액정 표시 장치
US8786793B2 (en) * 2007-07-27 2014-07-22 Semiconductor Energy Laboratory Co., Ltd. Display device and manufacturing method thereof
KR101415562B1 (ko) 2007-08-06 2014-07-07 삼성디스플레이 주식회사 게이트 구동회로 및 이를 가지는 표시장치
CN101842742B (zh) * 2007-12-04 2013-02-13 夏普株式会社 显示装置及其制造方法
KR20100006063A (ko) * 2008-07-08 2010-01-18 삼성전자주식회사 게이트 드라이버 및 이를 갖는 표시장치
KR101471553B1 (ko) * 2008-08-14 2014-12-10 삼성디스플레이 주식회사 게이트 구동 회로 및 이를 갖는 표시 장치
KR102052859B1 (ko) 2008-11-28 2019-12-05 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치, 표시 장치 및 표시 장치를 포함하는 전자 장치
KR101520807B1 (ko) * 2009-01-05 2015-05-18 삼성디스플레이 주식회사 게이트 구동회로 및 이를 갖는 표시장치
TWI664619B (zh) 2009-01-16 2019-07-01 日商半導體能源研究所股份有限公司 液晶顯示裝置及其電子裝置
US9741309B2 (en) 2009-01-22 2017-08-22 Semiconductor Energy Laboratory Co., Ltd. Method for driving display device including first to fourth switches
JP4890647B2 (ja) * 2009-02-16 2012-03-07 シャープ株式会社 Ｔｆｔアレイ基板、及び、液晶表示パネル
US20100224878A1 (en) * 2009-03-05 2010-09-09 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US8952949B2 (en) * 2009-06-19 2015-02-10 Sharp Kabushiki Kaisha Active matrix substrate, liquid crystal panel, liquid crystal display device, liquid crystal display unit, and television receiver
KR101857405B1 (ko) * 2009-07-10 2018-05-11 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제조 방법
BR112012000960A2 (pt) * 2009-07-15 2016-03-15 Sharp Kk circuito acionador da linha do sinal de digitalização e dispositivo de exibição tendo o mesmo
KR101424950B1 (ko) * 2009-10-09 2014-08-01 가부시키가이샤 한도오따이 에네루기 켄큐쇼 액정 표시 장치
WO2011065045A1 (ja) 2009-11-30 2011-06-03 シャープ株式会社 走査信号線駆動回路およびこれを備えた表示装置
CN102640203B (zh) * 2009-12-01 2014-09-10 夏普株式会社 有源矩阵基板和显示装置
JP5431502B2 (ja) * 2010-01-13 2014-03-05 シャープ株式会社 アレイ基板、及び、液晶表示パネル
JP5422455B2 (ja) * 2010-03-23 2014-02-19 パナソニック株式会社 固体撮像装置
EP2562739B1 (en) * 2010-04-22 2016-11-23 Sharp Kabushiki Kaisha Active matrix substrate and display device
TWI401497B (zh) * 2010-08-26 2013-07-11 Au Optronics Corp 顯示面板
KR101769400B1 (ko) * 2010-09-08 2017-08-31 삼성디스플레이 주식회사 게이트 구동 장치 및 이를 포함하는 표시 장치
CN102122496B (zh) * 2010-12-31 2013-07-03 福建华映显示科技有限公司 主动组件数组基板及降低消耗功率的方法
JP5971679B2 (ja) 2011-11-21 2016-08-17 株式会社ジャパンディスプレイ 液晶表示装置
EP2840566B1 (en) * 2012-04-20 2017-06-14 Sharp Kabushiki Kaisha Display device
US10838259B2 (en) * 2012-05-16 2020-11-17 Sharp Kabushiki Kaisha Liquid crystal display
JP6116882B2 (ja) * 2012-12-10 2017-04-19 株式会社ジャパンディスプレイ 液晶表示装置及びその製造方法
TWI498877B (zh) 2013-04-26 2015-09-01 Chunghwa Picture Tubes Ltd 顯示面板
CN103366704B (zh) * 2013-07-10 2015-08-19 京东方科技集团股份有限公司 一种移位寄存器单元及栅极驱动电路、显示装置
CN106164761B (zh) * 2014-11-17 2020-09-15 积水化学工业株式会社 液晶滴加工艺用密封剂、上下导通材料、以及液晶显示元件
KR102268671B1 (ko) * 2015-04-30 2021-06-24 삼성디스플레이 주식회사 게이트 구동회로 및 이를 포함하는 표시 장치
CN205263423U (zh) * 2015-12-30 2016-05-25 京东方科技集团股份有限公司 一种基板及显示装置
JP2017167432A (ja) * 2016-03-17 2017-09-21 株式会社ジャパンディスプレイ 表示装置
CN106935179B (zh) 2017-04-12 2019-08-02 京东方科技集团股份有限公司 阵列基板栅极驱动电路及其驱动方法和显示装置
US10923064B2 (en) * 2017-04-17 2021-02-16 Sharp Kabushiki Kaisha Scanning signal line drive circuit and display device equipped with same
CN107402486B (zh) * 2017-08-31 2020-06-30 京东方科技集团股份有限公司 阵列基板及其驱动方法、显示装置
JP7112410B2 (ja) 2017-09-06 2022-08-03 株式会社半導体エネルギー研究所 半導体装置
CN107464539B (zh) 2017-09-21 2021-12-24 京东方科技集团股份有限公司 移位寄存器单元、驱动装置、显示装置以及驱动方法
KR102679421B1 (ko) * 2018-08-28 2024-07-02 삼성디스플레이 주식회사 디스플레이 장치 및 그 제조방법
CN109407427B (zh) * 2018-11-05 2021-01-08 惠科股份有限公司 一种显示面板和显示装置
KR102657409B1 (ko) * 2018-12-20 2024-04-16 엘지디스플레이 주식회사 표시패널 및 표시장치
KR20200137072A (ko) * 2019-05-28 2020-12-09 삼성디스플레이 주식회사 스캔 구동부 및 이를 포함하는 표시 장치
TWI710838B (zh) * 2019-10-02 2020-11-21 友達光電股份有限公司 畫素陣列基板
US20220376027A1 (en) * 2019-11-01 2022-11-24 Sharp Kabushiki Kaisha Display device
JP7516039B2 (ja) * 2019-12-19 2024-07-16 株式会社ジャパンディスプレイ 表示装置
US11387314B2 (en) * 2020-03-16 2022-07-12 Chengdu Boe Optoelectronics Technology Co., Ltd. Display panel, method of manufacturing the same, and display device
US11699397B2 (en) * 2020-03-16 2023-07-11 Chengdu Boe Optoelectronics Technology Co., Ltd. Display substrate, manufacturing method thereof, and display device having the same
CN115088078A (zh) * 2021-01-13 2022-09-20 京东方科技集团股份有限公司 显示基板及其制作方法、显示装置
CN113219740B (zh) * 2021-04-20 2023-08-29 绵阳惠科光电科技有限公司 一种显示面板和显示装置
CN113359359B (zh) * 2021-04-20 2023-08-25 绵阳惠科光电科技有限公司 一种显示面板和显示装置
JP7526845B2 (ja) * 2021-12-22 2024-08-01 株式会社半導体エネルギー研究所 半導体装置、表示装置

Family Cites Families (55)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06308473A (ja) * 1993-04-20 1994-11-04 Sumitomo Electric Ind Ltd 透明導電性基材およびこれを用いた液晶素子
US6190933B1 (en) * 1993-06-30 2001-02-20 The United States Of America As Represented By The Secretary Of The Navy Ultra-high resolution liquid crystal display on silicon-on-sapphire
JP3122003B2 (ja) * 1994-08-24 2001-01-09 シャープ株式会社 アクティブマトリクス基板
TW347479B (en) 1994-12-15 1998-12-11 Sharp Kk Liquid crystal display panel and liquid crystal display apparatus
JPH08213631A (ja) * 1995-02-07 1996-08-20 Sony Corp 薄膜半導体装置
JP2882319B2 (ja) * 1995-08-24 1999-04-12 日本電気株式会社 液晶パネル
KR0182247B1 (ko) 1995-11-28 1999-05-01 김광호 리페어선을 가지고 있는 액정 표시 장치용 박막 트랜지스터 기판
JPH09297319A (ja) * 1996-04-30 1997-11-18 Hitachi Ltd 液晶表示装置
WO2004079826A1 (ja) * 1996-10-22 2004-09-16 Mitsutoshi Miyasaka 薄膜トランジスタの製造方法、及び表示装置と電子機器
JP3541625B2 (ja) * 1997-07-02 2004-07-14 セイコーエプソン株式会社 表示装置及びアクティブマトリクス基板
KR100471772B1 (ko) 1997-07-11 2005-06-07 삼성전자주식회사 듀얼 스캔 구동 방식의 액정 표시 장치용 기판
KR100463329B1 (ko) 1997-07-11 2005-05-03 삼성테크윈 주식회사 칼라형 전하 결합 소자 결상 광학계
JPH1152394A (ja) * 1997-07-29 1999-02-26 Nec Kagoshima Ltd 液晶表示装置及びその製造方法
JP3300638B2 (ja) * 1997-07-31 2002-07-08 株式会社東芝 液晶表示装置
JP3897873B2 (ja) 1997-09-11 2007-03-28 株式会社半導体エネルギー研究所 液晶表示装置の駆動回路
JP4128653B2 (ja) * 1997-10-06 2008-07-30 東芝松下ディスプレイテクノロジー株式会社 液晶表示装置
JP3349935B2 (ja) * 1997-12-05 2002-11-25 アルプス電気株式会社 アクティブマトリクス型液晶表示装置
TW569058B (en) * 1998-02-24 2004-01-01 Toshiba Corp Array substrate for liquid crystal display element, array substrate for liquid crystal display element and method of manufacturing the same
ATE385037T1 (de) * 1998-08-05 2008-02-15 Showa Denko Kk Niob-sinter für kondensator und verfahren zu seiner herstellung
JP4264675B2 (ja) 1998-08-17 2009-05-20 栄 田中 液晶表示装置とその製造方法
US6992718B1 (en) * 1998-08-31 2006-01-31 Matsushita Electric Industrial Co., Ltd. Illuminating apparatus, display panel, view finder, video display apparatus, and video camera mounting the elements
CN1139837C (zh) * 1998-10-01 2004-02-25 三星电子株式会社 液晶显示器用薄膜晶体管阵列基板及其制造方法
KR100313117B1 (ko) 1999-01-25 2001-11-03 김순택 액정표시장치의 구동회로 패턴 구조
US6441401B1 (en) * 1999-03-19 2002-08-27 Samsung Electronics Co., Ltd. Thin film transistor array panel for liquid crystal display and method for repairing the same
JP2000321600A (ja) * 1999-05-13 2000-11-24 Internatl Business Mach Corp <Ibm> 液晶表示装置及びこれの製造方法
JP2001222017A (ja) * 1999-05-24 2001-08-17 Fujitsu Ltd 液晶表示装置及びその製造方法
KR100347558B1 (ko) * 1999-07-23 2002-08-07 닛본 덴기 가부시끼가이샤 액정표시장치 및 그 구동방법
JP4671551B2 (ja) 2000-07-25 2011-04-20 株式会社半導体エネルギー研究所 表示装置
KR100488333B1 (ko) * 2000-08-30 2005-05-11 마츠시타 덴끼 산교 가부시키가이샤 액정 화면 표시 장치
JP4667587B2 (ja) * 2000-12-01 2011-04-13 株式会社日立製作所 液晶表示装置
JP4884586B2 (ja) * 2000-12-18 2012-02-29 株式会社 日立ディスプレイズ 液晶表示装置
TW525139B (en) 2001-02-13 2003-03-21 Samsung Electronics Co Ltd Shift register, liquid crystal display using the same and method for driving gate line and data line blocks thereof
JP2002268084A (ja) * 2001-03-08 2002-09-18 Sharp Corp アクティブマトリクス基板及びその製造方法
KR100776768B1 (ko) 2001-07-21 2007-11-16 삼성전자주식회사 액정표시패널용 기판 및 그 제조방법
JP4581305B2 (ja) 2001-08-30 2010-11-17 ソニー株式会社 液晶表示装置
CN1410806A (zh) 2001-09-25 2003-04-16 瀚宇彩晶股份有限公司 Odf液晶面板的制造方法
TW543145B (en) * 2001-10-11 2003-07-21 Samsung Electronics Co Ltd A thin film transistor array panel and a method of the same
JP4305811B2 (ja) * 2001-10-15 2009-07-29 株式会社日立製作所 液晶表示装置、画像表示装置およびその製造方法
JP3918496B2 (ja) * 2001-10-22 2007-05-23 株式会社日立製作所 液晶表示装置及びその製造方法
KR100458710B1 (ko) * 2001-11-06 2004-12-03 네오폴리((주)) Ｏｅｌｄ용 결정질 실리콘 박막트랜지스터 패널 및 제작방법
US6862052B2 (en) * 2001-12-14 2005-03-01 Samsung Electronics Co., Ltd. Liquid crystal display, thin film transistor array panel for liquid crystal display and manufacturing method thereof
KR100805389B1 (ko) * 2001-12-22 2008-02-25 엘지.필립스 엘시디 주식회사 라인 온 글래스형 액정패널
EP1343206B1 (en) * 2002-03-07 2016-10-26 Semiconductor Energy Laboratory Co., Ltd. Light emitting apparatus, electronic apparatus, illuminating device and method of fabricating the light emitting apparatus
KR100870005B1 (ko) * 2002-03-07 2008-11-21 삼성전자주식회사 액정 표시 장치
JP2003287770A (ja) * 2002-03-28 2003-10-10 Nec Lcd Technologies Ltd 液晶表示装置
JP4302535B2 (ja) * 2002-04-08 2009-07-29 サムスン エレクトロニクス カンパニー リミテッド ゲート駆動回路及びこれを有する液晶表示装置
JP4190921B2 (ja) * 2002-04-10 2008-12-03 シャープ株式会社 駆動回路及びそれを備えた表示装置
KR100831235B1 (ko) * 2002-06-07 2008-05-22 삼성전자주식회사 박막 트랜지스터 기판
KR100484950B1 (ko) * 2002-10-31 2005-04-22 엘지.필립스 엘시디 주식회사 액정표시장치 및 그 제조방법
KR100895311B1 (ko) 2002-11-19 2009-05-07 삼성전자주식회사 액정 표시 장치 및 그 검사 방법
KR100675629B1 (ko) * 2002-12-31 2007-02-01 엘지.필립스 엘시디 주식회사 액정 표시패널 및 그 제조방법
JP3603894B2 (ja) * 2003-02-17 2004-12-22 セイコーエプソン株式会社 薄膜トランジスタ回路およびそれを用いた液晶表示装置
KR20050014060A (ko) * 2003-07-29 2005-02-07 삼성전자주식회사 박막 트랜지스터 표시판 및 그의 제조 방법
JP4156476B2 (ja) * 2003-09-04 2008-09-24 株式会社 日立ディスプレイズ 液晶表示装置
KR100579548B1 (ko) * 2003-12-30 2006-05-12 엘지.필립스 엘시디 주식회사 유기전계 발광소자와 그 제조방법

Also Published As

Publication number Publication date
US7692617B2 (en) 2010-04-06
US20100141622A1 (en) 2010-06-10
US9874794B2 (en) 2018-01-23
US20060022201A1 (en) 2006-02-02
JP5190580B2 (ja) 2013-04-24
TWI382264B (zh) 2013-01-11
US9310657B2 (en) 2016-04-12
JP2006039524A (ja) 2006-02-09
JP2012113321A (ja) 2012-06-14
TW200604694A (en) 2006-02-01
US20160223850A1 (en) 2016-08-04
US20180143478A1 (en) 2018-05-24
US10025149B2 (en) 2018-07-17

Similar Documents

Publication Publication Date Title
JP5667104B2 (ja) 薄膜トランジスタ表示板、これを含む表示装置及び液晶表示装置の製造方法
KR101160822B1 (ko) 박막 트랜지스터 표시판 및 이를 포함하는 표시 장치
JP5603373B2 (ja) 液晶表示装置
JP4691387B2 (ja) 表示装置用駆動装置及び表示板
KR101758783B1 (ko) 게이트 구동부, 이를 포함하는 표시 기판 및 이 표시 기판의 제조 방법
KR101014172B1 (ko) 구동유닛 및 이를 갖는 표시장치
JP5236812B2 (ja) アクティブマトリクス基板およびアクティブマトリクス型表示装置
JP2007004160A (ja) アレイ基板及びこれを具備した表示装置
KR101209048B1 (ko) 박막 트랜지스터 표시판, 이를 포함하는 표시 장치 및 표시 장치의 제조 방법
KR20110124529A (ko) 표시 패널
KR101696393B1 (ko) 표시 패널
US10254604B2 (en) Liquid crystal display device
JP6718988B2 (ja) アクティブマトリクス基板およびそれを用いた表示装置
KR101090251B1 (ko) 박막 트랜지스터 표시판 및 이를 포함하는 표시 장치
JP2015119162A (ja) 薄膜トランジスタ
KR20070014242A (ko) 표시 기판 및 이를 구비한 표시 장치
KR20070059698A (ko) 액정표시장치 및 그 리페어 방법

Legal Events

Date Code Title Description
A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A712

Effective date: 20121213

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20130204

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20130613

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20130730

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20131029

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20140520

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20140806

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20141202

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20141211

R150 Certificate of patent or registration of utility model

Ref document number: 5667104

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250