KR20070014242A - 표시 기판 및 이를 구비한 표시 장치 - Google Patents

표시 기판 및 이를 구비한 표시 장치 Download PDF

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안병재
문연규
이종혁
김유진
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Abstract

게이트 회로부의 부식을 방지하기 위한 표시 기판 및 이를 구비한 표시 장치가 개시된다. 표시 기판은 화소 트랜지스터들 및 게이트 회로부를 포함한다. 화소 트랜지스터들은 게이트 배선들과 소스 배선들에 의해 정의된 표시 영역에 형성되어, 화소 전극들과 각각 전기적으로 연결된다. 게이트 회로부는 표시 영역을 둘러싸는 주변 영역에 복수의 스테이지들로 형성되어, 게이트 배선들에 게이트신호들을 출력한다. 각 스테이지는 복수의 트랜지스터들과 복수의 콘택부들을 포함하고, 콘택홀들 중 이전 게이트신호 또는 수직개시신호가 인가되는 금속 전극에 형성된 콘택부의 콘택 면적이 나머지 다른 콘택부의 콘택 면적보다 상대적으로 크다. 이에 따라, 콘택부의 콘택 저항을 줄임으로써 게이트 회로의 부식을 방지할 수 있다.
콘택 저항, 콘택홀, 게이트 회로, 콘택 면적

Description

표시 기판 및 이를 구비한 표시 장치{DISPLAY SUBSTRATE AND DISPLAY DEVICE HAVING THE SAME}
도 1은 본 발명의 실시예에 따른 표시 장치에 대한 개략적인 평면도이다.
도 2는 도 1에 도시된 게이트 회로부에 대한 상세한 블록도이다.
도 3은 도 2의 제N 스테이지에 대한 상세한 회로도이다.
도 4는 도 3에 도시된 제N 스테이지에 대한 개략적인 레이 아웃도이다.
도 5는 도 4에 도시된 제1 및 제2 콘택부와, 도 1에 도시된 화소부에 대한 각각의 평면도이다.
도 6은 도 5의 I-I' 라인을 따라 절단한 단면도이다.
<도면의 주요부분에 대한 부호의 설명>
100 : 소스 구동부 110 : 인쇄회로기판
120 : 연성인쇄회로기판 200 : 어레이 기판
210 : 게이트 회로부 220 : 신호 배선부
300 : 대향 기판 410 : 제1 밀봉 부재
430 : 제2 밀봉 부재
본 발명은 표시 기판 및 이의 제조 방법에 관한 것으로, 보다 상세하게는 게이트 회로부의 부식을 방지하기 위한 표시 기판 및 이를 구비한 표시 장치에 관한 것이다.
일반적으로, 액정표시장치는 복수의 게이트 라인과 복수의 데이터 라인이 구비된 액정표시패널, 복수의 게이트 라인에 게이트 신호를 출력하는 게이트 회로 및 복수의 데이터 라인에 데이터 신호를 출력하는 데이터 구동회로로 이루어진다.
최근에는 액정표시장치의 전체적인 사이즈를 감소시키면서 생산성을 증대시키기 위하여 게이트 회로를 액정표시패널에 집적하는 구조가 개발되고 있다.
즉, 상기 액정표시패널은 게이트 회로가 형성된 어레이 기판과, 상기 어레이 기판과 마주하는 대향 기판 및 어레이 기판과 대향 기판을 결합시켜 액정층을 수용하는 밀봉부재로 이루어진다. 상기 밀봉부재는 게이트 회로와 대향 기판의 공통전극간의 기생 커패시턴스를 방지하기 위해 상기 게이트 회로를 덮도록 형성된다.
상기 액정표시패널의 수분침투 신뢰성 평가시, 상기 어레이 기판과 대향 기판 사이에 수분이 침투되어, 수분에 의해 상기 어레이 기판 상에 집적된 상기 게이트 회로가 부식되는 문제점이 발생한다. 특히, 상기 밀봉부재와 인접한 액정표시패널의 외곽 부분에서 수분 침투에 의한 부식(또는 변색(Burnt)) 현상이 많이 발생하는 문제점을 갖는다.
이에 본 발명의 기술적 과제는 이러한 종래의 문제점을 해결하기 위한 것으 로, 본 발명의 목적은 수분 침투에 의한 게이트 회로의 부식을 방지하기 위한 표시 기판을 제공하는 것이다.
본 발명의 다른 목적은 상기 표시 기판을 구비한 표시 장치를 제공하는 것이다.
상기한 본 발명의 목적을 실현하기 위한 실시예에 따른 표시 기판은 화소 트랜지스터들 및 게이트 회로부를 포함한다. 상기 화소 트랜지스터들은 게이트 배선들과 소스 배선들에 의해 정의된 표시 영역에 형성되어, 화소 전극들과 각각 전기적으로 연결된다. 상기 게이트 회로부는 상기 표시 영역을 둘러싸는 주변 영역에 복수의 스테이지들로 형성되어, 상기 게이트 배선들에 게이트신호들을 출력한다. 각각의 스테이지는 복수의 트랜지스터들과 복수의 콘택부들을 포함하고, 콘택홀들 중 이전 게이트신호 또는 수직개시신호가 인가되는 금속 전극에 형성된 콘택부의 콘택 면적이 나머지 다른 콘택부의 콘택 면적보다 상대적으로 크다.
상기한 본 발명의 다른 목적을 실현하기 위한 실시예에 따른 표시 장치는 표시 패널, 연성인쇄회로기판 및 제1 밀봉 부재를 포함한다. 상기 표시 패널은 화소부들이 형성된 표시 영역과, 상기 표시 영역을 둘러싸는 주변 영역의 제1 영역에 상기 화소부들에 게이트 신호를 출력하는 게이트 회로부가 형성된다. 상기 연성인쇄회로기판은 상기 주변 영역의 제2 영역에 실장되어, 상기 화소부에 데이터 신호를 출력하는 구동 칩이 탑재된다. 상기 제1 밀봉 부재는 상기 표시 패널의 제1 및 제2 영역에 도포된다.
이러한 표시 기판 및 이를 구비한 표시 장치에 의하면, 게이트 회로에서 이전 게이트신호 또는 수직개시신호가 인가되는 금속 전극과 연결된 콘택부의 콘택 면적을 상대적으로 크게 형성함으로써 게이트 회로부의 부식을 방지할 수 있다.
이하, 첨부한 도면들을 참조하여, 본 발명을 보다 상세하게 설명하고자 한다.
도 1은 본 발명의 실시예에 따른 표시 장치에 대한 개략적인 평면도이다.
도 1을 참조하면, 표시 장치는 소스 구동부(100)와, 상기 소스 구동부(100)와 전기적으로 연결된 표시 패널(500)을 포함한다.
상기 소스 구동부(100)는 구동회로가 실장된 인쇄회로기판(110)과, 상기 인쇄회로기판(110)과 상기 표시 패널(500)을 전기적으로 연결하는 연성인쇄회로기판(120)을 포함한다. 상기 연성인쇄회로기판(120)은 소스 구동칩(121)이 탑재되어, 입력단자는 상기 인쇄회로기판(110)에 형성된 패드들과 본딩되고, 출력단자는 상기 표시 패널(500)에 형성된 패드들과 본딩된다.
상기 표시 패널(500)은 어레이 기판(200)과, 대향 기판(300)과, 액정층(미도시)과, 제1 밀봉 부재(410) 및 제2 밀봉 부재(430)를 포함한다.
상기 어레이 기판(200)은 표시 영역(DA)과, 상기 표시 영역(DA)을 둘러싸는 주변 영역(PA)으로 이루어진다. 상기 주변 영역(PA)은 제1 주변 영역(PA1) 및 제2 주변 영역(PA2)을 포함한다.
상기 표시 영역(DA)에는 제1 방향으로 연장된 소스 배선(DL)들과, 제1 방향과 교차하는 제2 방향으로 연장된 게이트 배선(GL)들 및 상기 소스 배선(DL)들과 상기 게이트 배선(GL)들에 의해 정의된 복수의 화소부(P)들을 포함한다. 각각의 화소부(P)에는 화소 트랜지스터(PTFT), 액정 캐패시터(CLC) 및 스토리지 캐패시터(CST)를 포함한다.
상기 제1 주변 영역(PA1)에는 소스 구동부(10)가 배치되어, 상기 소스 배선(DL)들에 데이터 신호를 출력한다. 즉, 상기 제1 주변 영역(PA1)에는 소스 구동칩(121)이 탑재된 연성인쇄회로기판(120)의 일단이 실장되고, 상기 연성인쇄회로기판(120)의 타단은 구동회로가 실장된 인쇄회로기판(110)에 실장된다.
상기 제2 주변 영역(PA2)에는 게이트 회로부(210) 및 신호 배선부(220)가 형성된다. 상기 게이트 회로부(210)는 복수의 스테이지들이 종속적으로 연결된 하나의 쉬프트 레지스터로서, 상기 게이트 배선(GL)들에 게이트 신호들을 출력한다.
상기 신호 배선부(220)는 상기 인쇄회로기판(110)에 실장된 구동회로로부터 제공되는 구동신호들을 상기 게이트 회로부(210)에 전달한다. 상기 구동신호들은 게이트 오프전압(VSS), 제1 클럭신호(CK), 제2 클럭신호(CKB) 및 수직개시신호(STV)를 포함한다.
상기 대향 기판(300)은 상기 어레이 기판(200)에 대향하는 기판으로서, 일반적으로 상기 화소부(P)들에 각각 대응하는 컬러필터패턴과 화소 전극에 대응하는 공통 전극이 형성된다.
상기 제1 밀봉 부재(410)는 상기 주변 영역(PA)에 형성되어, 상기 어레이 기판(200)과 대향 기판(300)을 결합시켜 액정층(미도시)을 수용한다. 구체적으로, 상기 밀봉 부재(410)는 상기 제2 주변 영역(PA2)에 형성된 신호 배선부(220)와 게이 트 회로부(210)의 일부 영역을 덮도록 형성된다.
상기 제2 밀봉 부재(430)는 실리콘 재질로서, 상기 제1 주변 영역(PA1) 및 제2 주변 영역(PA2)을 포함하는 주변 영역(PA)에 형성된다.
구체적으로 상기 제2 밀봉 부재(430)는 상기 연성인쇄회로기판(120)이 실장된 제1 주변 영역(PA1)에 실리콘을 도포하여 본딩 부분을 통해 수분이 침투하는 것을 방지하며, 더불어 결합력(또는 본딩력)을 강화시킨다.
또한, 상기 제2 밀봉 부재(430)는 상기 제2 주변 영역(PA2)에 도포하여 상기 제1 밀봉 부재(410)에 의해 상호 결합된 어레이 기판(200)과 대향 기판(300) 사이로 수분이 침투하는 것을 방지하며, 더불어 결합력을 강화시킨다. 물론, 도시되지는 않았으나, 상기 제2 밀봉 부재(430)는 상기 주변 영역(PA) 전체에 도포하여 수분 침투 및 결합력을 강화할 수 있다.
도 2는 도 1에 도시된 게이트 회로부에 대한 상세한 블록도이다.
도 2를 참조하면, 상기 게이트 회로부는 서로 종속적으로 연결된 복수의 스테이지들로 구성된 하나의 쉬프트 레지스터이다.
구체적으로 상기 쉬프트 레지스터는 게이트 배선들에 대응하는 n개의 스테이지들(SRC1,SRC2,...,SRCn)과 더미 스테이지(SRCd)로 구성된다.
상기 신호 배선부(220)는 상기 게이트 회로부(210)의 구동신호들에 대응하여 게이트 전압(VSS)이 전달되는 제1 신호 배선(221)과, 제1 클럭신호(CK)가 전달되는 제2 신호 배선(222)과, 제2 클럭신호(CKB)가 전달되는 제3 신호 배선(223) 및 게이트 전압(VSS)이 전달되는 제4 신호 배선(224)을 포함한다.
각각의 스테이지는 입력단자들과 출력단자를 갖는다. 상기 입력단자들은 개시신호인 수직개시신호(STV) 또는 이전 스테이지 출력신호가 입력되는 입력단자(IN)와, 다음 스테이지의 출력신호 또는 더미 스테이지의 출력신호가 입력되는 제어단자(CL), 제1 클럭신호(CK) 또는 제2 클럭신호(CKB)가 입력되는 클럭단자(CK)와, 게이트 전압(VSS)이 인가되는 전압단자(VSS)를 포함한다. 상기 출력단자는 해당하는 게이트 라인들에 연결되어 게이트 신호를 출력한다.
첫 번째 스테이지(SRC1)는 수직개시신호(STV), 제1 클럭신호(CK) 또는 제2 클럭신호(CKB) 및 게이트 전압(VSS)에 의해 구동이 개시된다. 첫 번째 스테이지 이외의 나머지 스테이지들은 입력단자(IN)에 이전 스테이지의 출력신호가 입력되고, 제어단자(CL)에 다음 스테이지의 출력신호가 입력되어 구동된다.
각 스테이지의 제어단자(CL)에는 다음 스테이지의 출력신호가 제어신호로 입력된다. 즉, 제어단자(CL)에 입력되는 제어신호는 이전 스테이지의 출력신호를 로우 레벨로 다운시키는 리셋 기능을 수행한다. 상기 로우 레벨은 전압단자(VSS)에 인가되는 게이트 전압에 의해 설정된다.
홀수번째 스테이지들에는 제1 클럭신호(CK)가 제공되고, 짝수번째 스테이지들에는 제2 클럭신호(CKB)가 제공된다. 이때, 제1 클럭신호(CK)와 제2 클럭신호(CKB)는 서로 반대되는 위상을 갖는다.
도 3은 도 2의 제N 스테이지에 대한 상세한 회로도이다.
도 3을 참조하면, N번째 스테이지(SRCN)는 출력단자(OUTN)로부터 출력되는 제N 출력신호를 제2 클럭신호(CK2)로 풀-업시키는 풀업부(201) 및 제N+1 스테이지 (SRCN+1)의 제N+1 출력신호에 응답하여 풀업된 상기 제N 출력신호를 풀다운시키는 풀다운부(202)를 포함한다.
상기 풀업부(201)는 게이트 전극이 제1 노드(N1)에 연결되고, 소스 전극은 제1 클럭단자(CK1)에 연결되며, 드레인 전극이 상기 출력단자(OUTN)에 연결된 제1 트랜지스(TFT1)를 포함한다.
즉, 상기 제1 트랜지스터(TFT1)의 게이트 전극은 버퍼부(203)의 제4 트랜지스터(TFT4)의 드레인 전극에 연결된다. 상기 제4 트랜지스터(TFT4)는 상대적으로 고전압인 이전 게이트 출력신호(OUT(N-1)) 또는 수직개시신호(STV)가 인가되면 턴-온되어 상대적으로 고전류를 상기 제1 트랜지스터(TFT1)의 게이트 전극에 전달한다.
상기 풀다운부(202)는 게이트 전극이 제2 입력단자(IN2)에 연결되고, 드레인 전극이 상기 출력단자(OUTN)에 연결되며, 소스 전극에 오프 전압(VSS)이 제공되는 제2 트랜지스터(TFT2)를 포함한다.
상기 제N 스테이지(SRCN)는 제N-1 스테이지(SRCN-1)의 출력신호(OUT(N-1))에 응답하여 상기 풀업부(201)를 턴-온 시키고, 제N+1 스테이지(SRCN+1)의 출력신호(OUT(N+1))에 응답하여 상기 풀업부(201)를 턴-오프시키는 풀업 구동부를 더 포함한다. 상기 풀업 구동부는 버퍼부(203), 충전부(204) 및 방전부(205)를 포함한다.
상기 버퍼부(203)는 게이트 및 드레인 전극이 제1 입력단자(IN1)에 공통적으로 연결되고, 소스 전극이 상기 제1 노드(N1)에 연결된 제4 트랜지스터(TFT4)를 포함한다. 상기 충전부(204)는 제1 전극은 상기 제1 노드(N1)에 연결되고, 제2 전극 은 제2 노드(N2)에 연결된 제1 캐패시터(C1)를 포함한다. 상기 제1 방전부(205)는 게이트 전극이 상기 제2 입력단자(IN2)에 연결되고, 드레인 전극이 상기 제1 노드(N1)에 연결되며, 소스 전극에 상기 오프 전압(VSS)이 제공되는 제9 트랜지스터(TFT9)를 포함한다.
상기 제N 스테이지(SRCN)는 상기 출력신호(OUT(N))를 상기 오프 전압(VSS) 상태로 홀딩시키는 홀딩부(206)와 상기 홀딩부(206)의 구동을 제어하는 스위칭부(207)를 더 포함한다.
상기 홀딩부(206)는 게이트 전극이 제3 노드(N3)에 연결되고, 드레인 전극이 상기 제2 노드(N2)에 연결되며, 소스 전극에 상기 오프전압(VSS)이 제공되는 제3 트랜지스터(TFT3)를 포함한다. 상기 스위칭부(207)는 제7, 제8, 제12 및 제13 트랜지스터(TFT7, TFT8, TFT12, TFT13), 제2 및 제3 캐패시터(C2, C3)를 포함한다.
상기 제12 트랜지스터(TFT7)의 게이트 전극과 드레인 전극은 제1 클럭단자(CK1)에 연결되고, 소스 전극은 상기 제3 노드(N3)에 연결된다. 상기 제7 트랜지스터(TFT7)의 드레인 전극은 상기 제1 클럭단자(CK1)에 연결되고, 게이트 전극은 상기 제2 캐패시터(C2)를 통해 상기 제1 클럭단자(CK1)에 연결되며, 소스 전극은 상기 제3 노드(N3)에 연결된다. 상기 제7 트랜지스터(TFT7)의 게이트 전극과 소스 전극과의 사이에는 상기 제3 캐패시터(C3)가 연결된다.
상기 제13 트랜지스터(TFT13)의 게이트 전극은 상기 제2 노드(N2)에 연결되고, 드레인 전극은 상기 제12 트랜지스터(TFT12)의 소스 전극에 연결되며, 소스 전극에는 상기 오프전압(VSS)이 제공된다. 상기 제10 트랜지스터(TFT10)의 게이트 전 극은 상기 제2 노드에 연결되고, 드레인 전극은 상기 제3 노드(N3)에 연결되며, 소스 전극에는 상기 오프전압(VSS)이 제공된다.
상기 제N 스테이지(SRCN)는 리플 방지부(208) 및 리셋부(209)를 더 포함한다.
상기 리플 방지부(208)는 제10 및 제11 트랜지스터(TFT10, TFT11)를 포함한다. 상기 제10 트랜지스터(TFT10)의 게이트 전극은 제1 클럭단자(CK1)에 연결되고, 드레인 전극은 상기 제11 트렌지스터(TFT11)의 소스 전극에 연결되며, 소스 전극은 제2 노드(N2)에 연결된다. 상기 제11 트랜지스터(TFT11)의 게이트 전극은 제2 클럭(CK2)이 입력된다.
상기 리셋부(209)는 게이트 전극이 마지막 스테이지의 출력신호(OUT LAST)가 인가되는 리셋 단자와, 드레인 전극이 제1 노드(N1)에 연결되며, 소스 전극에 상기 오프 전압(VSS)이 제공되는 제6 트랜지스터(TFT6)를 포함한다.
도 4는 도 3에 도시된 제N 스테이지에 대한 개략적인 레이 아웃도이다.
도 3 및 도 4를 참조하면, 상기 제N 스테이지(SRC N)는 복수의 트랜지스터들(TFT1 내지 TFT13)과, 상기 트랜지스터들을 전기적으로 연결시키는 복수의 콘택부들이 형성된다.
복수의 트랜지스터들 중 제4 트랜지스터(TFT4)는 제1 콘택부(CNT1)를 통해 게이트 전극(GE4)과 소스 전극(SE4)이 전기적으로 연결되고, 제2 콘택부(CNT2)를 통해 드레인 전극(DE4)과 제1 트랜지스터(TFT1)의 게이트 전극(GE1)이 전기적으로 연결된다.
상기 제4 트랜지스터(TFT4)는 상기 제1 콘택부(CNT1)를 통해 상기 소스 전극(SE4)과 연결된 게이트 전극(GE4)으로 이전 스테이지(SRC N-1)의 출력신호(OUT(N-1))가 인가된다. 또는 상기 제4 트랜지스터(TFT4)의 게이트 전극(GE4)에는 수직개시신호(STV)가 인가된다.
한편, 제4 트랜지스터(TFT4)의 드레인 전극(DE4)은 제2 콘택부(CNT2)를 통해서 제1 트랜지스터(TFT1)의 게이트 전극(GE1)과 전기적으로 연결된다.
상기 제1 트랜지스터(TFT1)는 게이트 전극(GE1)이 제1 노드(N1) 즉, 상기 제4 트랜지스터(TFT4)의 드레인 전극(DE4)과 연결되고 소스 전극은 제1 클럭신호(CK)가 전달되는 제2 신호 배선(222)과 연결되고, 드레인 전극이 출력단자(OUTN)되어, 상기 제N 스테이지의 출력신호를 출력한다.
일반적으로 상기 수직개시신호 또는 스테이지의 출력신호인 게이트 신호는 복수의 트랜지스터들(TFT1 내지 TFT13)에 인가되는 구동신호들에 비해 상대적으로 고전압이며, 이에 의해 상기 수직개시신호 또는 이전 게이트신호가 인가되는 금속 전극과 연결된 상기 제1 콘택부(CNT1)에는 고전류가 흐르게 된다.
즉, 쥬울 히트(JOUL HEAT) 원리에 의해 상기 제1 콘택부(CNT1)는 다른 콘택부들에 비해 상대적으로 콘택 저항이 크고, 이에 의해 수분 침투시 변색 또는 번트와 같은 부식 발생율이 크다.
따라서, 본 발명의 실시예에서는 상기 제1 콘택부(CNT1)의 콘택 저항을 줄이기 위해 콘택 면적을 상대적으로 크게 형성한다.
도 5는 도 4에 도시된 제1 및 제2 콘택부와, 도 1에 도시된 화소부(P)에 대 한 각각의 평면도이다. 이하에서는 상기 제1 콘택부(CNT1)와 다른 콘택부들 중 제2 콘택부(CNT2)와의 비교를 통해 상기 제1 콘택부(CNT1)를 설명한다.
도 4 및 도 5를 참조하면, 상기 제1 콘택부(CNT1)는 제2 콘택부(CNT2)에 비해 상대적으로 고전압이 인가되는 단자, 즉 제1 트랜지스터(TFT4)의 게이트 전극(GE4)과 연결되어 상대적으로 고전류가 흐른다. 이에 따라 콘택 저항을 줄이기 위해 제2 콘택부(CNT2)에 비해 상대적으로 큰 콘택 면적을 갖도록 형성한다.
일반적으로 쥬울 히트 관점에서 볼 때, 전류 흐름 경로 길이, 즉 콘택홀의 둘레 길이의 확대를 통해 콘택 저항을 감소시킬 수 있다. 이에 따라서, 상기 제1 콘택부(CNT1)의 콘택홀의 제1 둘레 길이(L1)를 상기 제2 콘택부(CNT2)의 콘택홀의 제2 둘레 길이(L2) 보다 상대적으로 크게 형성한다.
도시된 바와 같이, 상기 제1 둘레(L1)를 L11+L11+L12+L12 로 설계하고, 상기 제2 둘레(L2)를 L21+L21+L22+L22 로 설계한다. 바람직하게 상기 제1 둘레 길이(L1)는 상기 제2 둘레 길이(L2)의 1.1 배 이상 20.0 배 정도이다.
더욱 바람직하게는 상기 제1 둘레 길이(L1)는 클수록 바람직하나 어레이 기판의 한정된 영역을 감안하여 최대로 확대하여 설계한다.
도 6은 도 5의 I-I' 라인을 따라 절단한 단면도이다. 이하에서는 도 1에 도시된 화소부(P)를 통해 상기 제1 및 제2 콘택부를 설명한다.
도 4 내지 도 6을 참조하면, 상기 제1 콘택부(CNT1)는 제4 트랜지스터(TFT)의 게이트 전극(GE4)과 소스 전극(SE4)을 전기적으로 연결시킨다. 즉, 상기 게이트 전극(GE4)은 베이스 기판(231) 위에 게이트 금속층으로 형성되고, 상기 게이트 금 속층으로 형성된 게이트 전극(GE4) 위에는 게이트 절연층(232)이 형성된다.
상기 게이트 절연층(232) 위에는 소스 금속층으로 형성된 소스 전극(SE4)이 형성된다. 상기 소스 전극(SE4) 위에는 패시베이션층(233)이 형성된다.
상기 게이트 전극(GE4) 위에는 제1 둘레 길이(L12)를 갖는 콘택홀이 형성되고, 또한, 상기 소스 전극(SE4) 위에는 제1 둘레 길이(L12)를 갖는 콘택홀이 형성된다. 상기 콘택홀들을 통해 투명 도전층이 증착 및 패터닝되어 제1 콘택부(CNT1)가 형성된다. 상기 투명 도전층은 인듐-틴-옥사이드(Indium-Tin-Oxide : ITO), 인듐-아연-옥사이드(Indium-Zinc-Oxide : IZO) 또는 인듐-틴-아연 옥사이드(Indium-Tin-Zinc-Oxide)를 포함한다.
한편, 제2 콘택부(CNT2)는 제1 트랜지스터(TFT1)의 게이트 전극(GE1)과, 상기 제4 트랜지스터(TFT4)의 드레인 전극(DE4)을 전기적으로 연결시킨다. 즉, 상기 게이트 전극(GE1)은 베이스 기판(231) 위에 게이트 금속층으로 형성되고, 상기 게이트 금속층으로 형성된 게이트 전극(GE1) 위에는 게이트 절연층(232)이 형성된다.
상기 게이트 절연층(232) 위에는 소스 금속층으로 형성된 드레인 전극(DE4)이 형성된다. 상기 드레인 전극(DE4) 위에는 패시베이션층(233)이 형성된다.
상기 게이트 전극(GE1) 위에는 제2 둘레 길이(L22)를 갖는 콘택홀이 형성되고, 또한, 상기 드레인 전극(DE4) 위에는 제2 둘레 길이(L22)를 갖는 콘택홀이 형성된다. 상기 콘택홀들을 통해 투명 도전층이 증착 및 패터닝되어 제1 콘택부(CNT2)가 형성된다. 상기 투명 도전층은 인듐-틴-옥사이드(Indium-Tin-Oxide : ITO), 인듐-아연-옥사이드(Indium-Zinc-Oxide : IZO) 또는 인듐-틴-아연 옥사이드 (Indium-Tin-Zinc-Oxide)를 포함한다.
상기 제2 콘택부(CNT2)는 스테이지(SRC)의 복수의 콘택부들 중 상기 제1 콘택부(CNT1)를 제외한 나머지 콘택부들을 대신한다.
이와 같이, 상대적으로 고전압이 인가되어 고전류가 흐르는 제1 콘택부(CNT1)의 콘택홀의 둘레 길이(L1)를 최대한으로 확대시켜 상기 제1 콘택부(CNT1)의 콘택 저항을 현저하게 줄임으로써 수분 침투시 상기 제1 콘택부(CNT)의 변색 또는 번트와 같은 부식을 방지할 수 있다.
상기 화소부(P)는 게이트 금속층으로 형성된 게이트 배선들(GL)과 소스 금속층으로 형성된 소스 배선들(DL)에 의해 정의된다. 상기 게이트 배선(GL)에 연결된 게이트 전극(251)과 소스 배선(DL)에 연결된 소스 전극(253)과, 콘택홀(256)을 통해 화소 전극(PE)과 전기적으로 연결된 드레인 전극(254)을 포함한다.
상기 화소 전극(PE)은 투명 도전성 물질로 형성되고, 상기 투명 도전 물질은 인듐-틴-옥사이드(Indium-Tin-Oxide : ITO), 인듐-아연-옥사이드(Indium-Zinc-Oxide : IZO) 또는 인듐-틴-아연 옥사이드(Indium-Tin-Zinc-Oxide)를 포함한다.
상기 게이트 전극(251) 위에는 게이트 절연층(252)이 형성되고, 상기 소스 및 드레인 전극(253, 254) 위에는 패시베이션층이 형성된다. 상기 게이트 전극(251)과 소스 및 드레인 전극(253, 254) 사이에는 채널층(252)이 형성된다. 상기 채널층(252)은 상기 게이트 절연층(232) 위에 아몰퍼스 실리콘층 및 인 시튜(in-situ)도핑된 n+ 아몰퍼스 실리콘층이 순차적으로 적층되어 형성된다.
이상에서 설명한 바와 같이, 본 발명에 따르면 상대적으로 고전압/고전류가 흐르는 게이트 회로부의 특정한 콘택부의 콘택 저항을 줄여 수분에 의한 게이트 회로부의 부식을 방지할 수 있다.
구체적으로 상기 콘택부의 콘택홀의 둘레 길이를 가능한 최대로 확대시킴으로써 상기 콘택 저항을 현저하게 줄일 수 있다.
이상에서는 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (10)

  1. 게이트 배선들과 소스 배선들에 의해 정의된 표시 영역에 형성되어, 화소 전극들과 각각 전기적으로 연결된 화소 트랜지스터들; 및
    상기 표시 영역을 둘러싸는 주변 영역에 복수의 스테이지들로 형성되어, 상기 게이트 배선들에 게이트 신호들을 출력하는 게이트 회로부를 포함하며,
    각 스테이지는 상기 복수의 트랜지스터들과 복수의 콘택부들을 포함하고, 상기 콘택부들 중 이전 게이트신호 또는 수직개시신호가 인가되는 금속 전극에 형성된 콘택부의 콘택 면적이 나머지 다른 콘택부의 콘택 면적보다 상대적으로 큰 것을 특징으로 하는 표시 기판.
  2. 제1항에 있어서, 상기 스테이지는 이전 게이트 신호 또는 수직개시신호에 의해 턴-온 되는 트랜지스터를 포함하며,
    상기 콘택부는 상기 트랜지스터의 게이트 전극과 소스 전극을 전기적으로 연결시키는 것을 특징으로 하는 표시 기판.
  3. 제1항에 있어서, 상기 복수의 트랜지스터들은 게이트 금속패턴으로 형성된 게이트 전극과 소스 금속패턴으로 형성된 소스 및 드레인 전극을 각각 포함하는 것을 특징으로 하는 표시 기판.
  4. 제3항에 있어서, 상기 복수의 콘택부들 각각은 콘택홀을 통해 노출된 상기 게이트 금속패턴 및 소스 금속패턴을 전기적으로 연결시키는 화소전극 패턴을 포함하는 것을 특징으로 하는 표시 기판.
  5. 제4항에 있어서, 상기 콘택부의 콘택홀은 제1 둘레 길이를 가지며, 상기 다른 콘택부의 콘택홀은 상기 제1 둘레 길이 보다 작은 제2 둘레 길이를 갖는 것을 특징으로 하는 표시 기판.
  6. 화소부들이 형성된 표시 영역과, 상기 표시 영역을 둘러싸는 주변 영역의 제1 영역에 상기 화소부들에 게이트 신호를 출력하는 게이트 회로부가 형성된 표시 패널;
    상기 주변 영역의 제2 영역에 실장되어, 상기 화소부에 데이터 신호를 출력하는 구동 칩이 탑재된 연성인쇄회로기판; 및
    상기 표시 패널의 제1 및 제2 영역에 도포된 제1 밀봉 부재를 포함하는 것을 특징으로 하는 표시 장치.
  7. 제6항에 있어서, 상기 제1 밀봉 부재는 실리콘층인 것을 특징으로 하는 표시 장치.
  8. 제6항에 있어서, 상기 표시 패널은 상기 화소부들이 형성된 제1 기판과, 상 기 제1 기판에 대향하는 제2 기판과, 상기 제1 및 제2 기판 사이에 개재된 액정층을 포함하며,
    상기 주변 영역에 형성되어 상기 제1 및 제2 기판을 결합시켜 상기 액정층을 수용하는 제2 밀봉 부재를 더 포함하는 것을 특징으로 하는 표시 장치.
  9. 제6항에 있어서, 상기 게이트 회로부는 서로 종속적으로 연결된 복수의 스테이지들로 이루어지며,
    각 스테이지는 복수의 트랜지스터들과 복수의 콘택부들을 포함하며, 상기 콘택부들 중 이전 게이트신호 또는 수직개시신호가 인가되는 금속 전극에 형성된 콘택부의 콘택 면적이 나머지 다른 콘택부의 콘택 면적보다 상대적으로 큰 것을 특징으로 하는 표시 장치.
  10. 제9항에 있어서, 상기 스테이지는 이전 게이트 신호 또는 수직개시신호에 의해 턴-온 되는 트랜지스터를 포함하며,
    상기 콘택부는 상기 트랜지스터의 게이트 전극과 소스 전극을 전기적으로 연결시키는 것을 특징으로 하는 표시 장치.
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* Cited by examiner, † Cited by third party
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