KR20070105001A - 게이트 구동회로 및 이를 갖는 어레이 기판 - Google Patents

게이트 구동회로 및 이를 갖는 어레이 기판 Download PDF

Info

Publication number
KR20070105001A
KR20070105001A KR1020060036703A KR20060036703A KR20070105001A KR 20070105001 A KR20070105001 A KR 20070105001A KR 1020060036703 A KR1020060036703 A KR 1020060036703A KR 20060036703 A KR20060036703 A KR 20060036703A KR 20070105001 A KR20070105001 A KR 20070105001A
Authority
KR
South Korea
Prior art keywords
voltage
transistor
pull
carry
output
Prior art date
Application number
KR1020060036703A
Other languages
English (en)
Inventor
김경욱
문승환
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020060036703A priority Critical patent/KR20070105001A/ko
Publication of KR20070105001A publication Critical patent/KR20070105001A/ko

Links

Images

Classifications

    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/1333—Constructional arrangements; Manufacturing methods
    • G02F1/1335—Structural association of cells with optical devices, e.g. polarisers or reflectors
    • G02F1/133509—Filters, e.g. light shielding masks
    • G02F1/133514—Colour filters
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • G09G3/3611—Control of matrices with row and column drivers
    • G09G3/3674—Details of drivers for scan electrodes
    • G09G3/3677—Details of drivers for scan electrodes suitable for active matrices only
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • G09G3/3611—Control of matrices with row and column drivers
    • G09G3/3696—Generation of voltages supplied to electrode drivers
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/01—Modifications for accelerating switching
    • H03K19/017—Modifications for accelerating switching in field-effect transistor circuits
    • H03K19/01728—Modifications for accelerating switching in field-effect transistor circuits in synchronous circuits, i.e. by using clock signals
    • H03K19/01742—Modifications for accelerating switching in field-effect transistor circuits in synchronous circuits, i.e. by using clock signals by means of a pull-up or down element
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
    • G09G2310/0264—Details of driving circuits
    • G09G2310/0286—Details of a shift registers arranged for use in a driving circuit

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Theoretical Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Nonlinear Science (AREA)
  • Optics & Photonics (AREA)
  • General Engineering & Computer Science (AREA)
  • Computing Systems (AREA)
  • Control Of Indicators Other Than Cathode Ray Tubes (AREA)
  • Shift Register Type Memory (AREA)

Abstract

게이트 구동회로의 각 스테이지에서, 풀업 트랜지스터는 출력단자로 출력되는 현재단 게이트 전압을 제1 클럭으로 풀업시키고, 풀다운 트랜지스터는 다음단 스테이지들 중 어느 하나로부터의 다음단 게이트 전압에 응답하여 현재단 게이트 전압을 오프전압으로 풀다운시킨다. 캐리 트랜지스터는 캐리단자로 출력되는 현재단 캐리전압이 제1 클럭으로 풀업시킨다. 이때, 캐리 트랜지스터는 두 개의 제어전극을 구비하고, 이 중 하나의 제어전극은 풀업 트랜지스터의 출력전극에 연결된다. 따라서, 캐리 트랜지스터의 문턱전압은 현재단 게이트 전압에 연동하여 변화되고, 그 결과 캐리 트랜지스터의 성능을 향상시키면서, 고온 신뢰성을 확보할 수 있다.

Description

게이트 구동회로 및 이를 갖는 어레이 기판{GATE DRIVER CIRCUIT AND ARRAY SUBSTRATE HAVING THE SAME}
도 1은 본 발명의 일 실시예에 따른 액정표시장치의 평면도이다.
도 2는 도 1에 도시된 게이트 구동회로의 블럭도이다.
도 3은 도 2에 도시된 스테이지의 내부 회로도이다.
도 4는 도 3에 도시된 캐리 트랜지스터와 풀업 트랜지스터의 평면도이다.
도 5는 도 4에 도시된 절단선 Ⅰ-Ⅰ`에 따라 절단한 단면도이다.
*도면의 주요 부분에 대한 부호의 설명*
110 -- 어레이 기판 120 -- 컬러필터기판
130 -- 액정층 100 -- 액정표시패널
210 -- 게이트 구동회로 310 -- TCP
320 -- 데이터 구동칩 330 -- 인쇄회로기판
400 -- 액정표시장치
본 발명은 게이트 구동회로 및 이를 갖는 어레이 기판에 관한 것으로, 더욱 상세하게는 고온 신뢰성을 향상시킬 수 있는 게이트 구동회로 및 이를 갖는 어레이 기판에 관한 것이다.
일반적으로, 액정표시장치는 하부기판, 하부기판과 대향하여 구비되는 상부기판 및 하부기판과 상부기판과의 사이에 형성된 액정층으로 이루어져 영상을 표시하는 액정표시패널을 구비한다.
액정표시패널에는 다수의 게이트 라인, 다수의 데이터 라인, 다수의 게이트 라인과 다수의 데이터 라인에 연결된 다수의 화소가 구비된다. 액정표시패널에는 다수의 게이트 라인에 게이트 신호를 순차적으로 출력하기 위한 게이트 구동회로가 박막 공정을 통해 직접적으로 형성된다.
일반적으로, 게이트 구동회로는 다수의 스테이지가 종속적으로 연결되어 이루어진 하나의 쉬프트 레지스터로 이루어진다. 즉, 각 스테이지는 대응하는 게이트 라인에 게이트 전압을 출력하기 위해 다수의 구동 트랜지스터로 이루어진다. 각 스테이지는 게이트 라인에 연결되어 게이트 전압을 출력하는 출력단자 및 다음단 스테이지의 입력단자에 연결되어 다음단 스테이지의 구동을 제어하는데 이용되는 캐리전압을 출력하는 캐리단자를 포함한다.
이와 같이, 캐리단자와 출력단자를 구분함으로써, 신호 왜곡에 의한 게이트 구동회로의 구동불량을 방지할 수 있다. 여기서, 캐리전압을 출력하는 캐리 트랜지스터의 성능은 게이트 구동회로의 전체적인 구동 특성을 결정하는 요인으로 작용한다. 특히, 액정표시패널의 고온 테스트 과정에서 캐리 트랜지스터에 누설전류가 증가하게 되면 게이트 구동회로의 전체적인 고온 신뢰성이 저하되는 문제가 발생한 다.
따라서, 본 발명의 목적은 고온 신뢰성을 향상시키기 위한 게이트 구동회로를 제공하는 것이다.
본 발명의 다른 목적은 상기한 게이트 구동회로를 갖는 어레이 기판을 제공하는 것이다.
본 발명에 따른 게이트 구동회로는 서로 종속적으로 연결된 다수의 스테이지로 이루어져 게이트 전압을 순차적으로 출력한다. 상기 게이트 구동회로의 각 스테이지는 풀업 트랜지스터, 풀다운 트랜지스터, 캐리 트랜지스터 및 풀업 구동부를 포함한다.
상기 풀업 트랜지스터는 현재단 게이트 전압이 출력되는 출력단자에 연결되고, 제1 제어전압에 응답하여 상기 현재단 게이트 전압을 제1 클럭으로 풀업시킨다. 상기 풀다운 트랜지스터는 상기 출력단자에 연결되고, 다음단 스테이지들 중 어느 하나로부터의 다음단 게이트 전압에 응답하여 상기 현재단 게이트 전압을 오프전압으로 풀다운시킨다.
상기 캐리 트랜지스터는 현재단 캐리전압이 출력되는 캐리단자에 연결되고, 상기 제1 제어전압 및 상기 풀업 트랜지스터가 턴온되는 제1 구간보다 상기 풀업 트랜지스터가 턴오프되는 제2 구간동안 높은 전압레벨을 유지하는 제2 제어전압에 응답하여 상기 현재단 캐리전압을 상기 제1 클럭으로 풀업시킨다. 상기 풀업 구동 부는 이전단 스테이지들 중 어느 하나로부터 이전단 캐리전압을 입력받아 상기 풀업 트랜지스터와 상기 캐리 트랜지스터를 턴-온시키기 위한 상기 제1 제어전압을 출력한다.
본 발명에 따른 어레이 기판은 베이스 기판, 다수의 화소, 데이터 구동회로 및 게이트 구동회로를 포함한다. 상기 베이스 기판은 표시영역 및 상기 표시영역에 인접한 주변영역으로 구분되고, 상기 다수의 화소는 상기 표시영역에 대응하는 상기 베이스 기판 상에 형성되고, 게이트 전압과 데이터 전압을 입력받는다. 상기 데이터 구동회로는 상기 데이터 전압을 출력하고, 상기 게이트 구동회로는 서로 종속적으로 연결된 다수의 스테이지로 이루어져 상기 주변영역에 대응하는 상기 베이스 기판 상에 형성되고, 상기 게이트 전압을 순차적으로 출력한다.
상기 게이트 구동회로의 각 스테이지는 풀업 트랜지스터, 풀다운 트랜지스터, 캐리 트랜지스터 및 풀업 구동부를 포함한다.
상기 풀업 트랜지스터는 현재단 게이트 전압이 출력되는 출력단자에 연결되고, 제1 제어전압에 응답하여 상기 현재단 게이트 전압을 제1 클럭으로 풀업시킨다. 상기 풀다운 트랜지스터는 상기 출력단자에 연결되고, 다음단 스테이지들 중 어느 하나로부터의 다음단 게이트 전압에 응답하여 상기 현재단 게이트 전압을 오프전압으로 풀다운시킨다.
상기 캐리 트랜지스터는 현재단 캐리전압이 출력되는 캐리단자에 연결되고, 상기 제1 제어전압 및 상기 풀업 트랜지스터가 턴온되는 제1 구간보다 상기 풀업 트랜지스터가 턴오프되는 제2 구간동안 높은 전압레벨을 유지하는 제2 제어전압에 응답하여 상기 현재단 캐리전압을 상기 제1 클럭으로 풀업시킨다. 상기 풀업 구동부는 이전단 스테이지들 중 어느 하나로부터 이전단 캐리전압을 입력받아 상기 풀업 트랜지스터와 상기 캐리 트랜지스터를 턴-온시키기 위한 상기 제1 제어전압을 출력한다.
이러한 게이트 구동회로 및 이를 갖는 어레이 기판에 따르면, 캐리 트랜지스터는 풀업 구동부에 연결된 제1 제어전극과 풀업 트랜지스터의 출력전극에 전기적으로 연결되어 현재단 게이트 전압에 연동하여 동적인 제어전압을 입력받는 제2 제어전극을 구비함으로써, 상기 캐리 트랜지스터의 턴-온 구간동안에는 상기 캐리 트랜지스터의 문턱전압을 감소시키고, 턴-오프 구간동안에는 문턱전압을 증가시킬 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다.
도 1은 본 발명의 일 실시예에 따른 액정표시장치의 평면도이다.
도 1을 참조하면, 액정표시장치(400)는 영상을 표시하는 액정표시패널(100), 상기 액정표시패널(100)에 데이터 전압을 출력하는 다수의 데이터 구동칩(320) 및 상기 액정표시패널(100)에 게이트 전압을 출력하는 게이트 구동회로(210)를 포함한다.
상기 액정표시패널(100)은 하부기판(110), 상기 하부기판(110)과 마주보는 상부기판(120) 및 상기 하부기판(110)과 상기 상부기판(120)과의 사이에 개재된 액정층(미도시)으로 이루어진다. 상기 액정표시패널(100)은 영상을 표시하는 표시영 역(DA), 상기 표시영역(DA)과 인접한 주변영역(PA)으로 이루어진다.
상기 표시영역(DA)에는 다수의 게이트 라인(GL1 ~ GLn) 및 상기 다수의 게이트 라인(GL1 ~ GLn)과 절연되어 교차하는 다수의 데이터 라인(DL1 ~ DLm)에 의해서 매트릭스 형태의 다수의 화소영역이 정의된다. 상기 각 화소영역에는 박막 트랜지스터(Tr) 및 액정 커패시터(Clc)로 이루어진 화소(P1)가 구비된다. 본 발명의 일 예로, 상기 박막 트랜지스터(Tr)의 게이트 전극은 제1 게이트 라인(GL1)에 전기적으로 연결되고, 소오스 전극은 제1 데이터 라인(DL1)에 전기적으로 연결되며, 드레인 전극은 상기 액정 커패시터(Clc)의 제1 전극인 화소전극에 전기적으로 연결된다.
상기 게이트 구동회로(210)는 상기 다수의 게이트 라인(GL1 ~ GLn)의 일단부에 인접하여 상기 주변영역(PA)에 구비된다. 상기 게이트 구동회로(210)는 상기 다수의 게이트 라인(GL1 ~ GLn)의 일단부에 전기적으로 연결되어 상기 다수의 게이트 라인(GL1 ~ GLn)에 상기 게이트 전압을 순차적으로 인가한다.
상기 다수의 데이터 라인(DL1 ~ DLm)의 일단부에 인접하여 상기 주변영역(PA)에는 다수의 테이프 캐리어 패키지(Tape Carrier Package: TCP)(310)가 부착된다. 상기 다수의 TCP(310) 상에는 상기 다수의 데이터 구동칩(320)이 실장된다. 상기 다수의 데이터 구동칩(320)은 상기 다수의 데이터 라인(DL1 ~ DLm)의 일단부에 전기적으로 연결되어 상기 다수의 데이터 라인(DL1 ~ DLm)에 상기 데이터 전압을 출력한다.
상기 액정표시장치(400)는 상기 게이트 구동회로(210)와 상기 다수의 데이터 구동칩(320)의 구동을 제어하기 위한 인쇄회로기판(330)을 더 구비한다. 상기 인쇄회로기판(330)은 상기 다수의 데이터 구동칩(320)의 구동을 제어하는 데이터측 제어신호와 영상 데이터를 출력하고, 상기 게이트 구동회로(210)의 구동을 제어하는 게이트측 제어신호를 출력한다. 상기 데이터측 제어신호와 영상 데이터는 상기 다수의 TCP(310)를 통해 상기 다수의 데이터 구동칩(320)으로 인가된다. 상기 게이트측 제어신호는 상기 게이트 구동회로(210)에 인접하는 TCP를 통해 상기 게이트 구동회로(210)로 인가된다.
이후, 도 2 내지 도 5를 참조하여 상기 게이트 구동회로(210)에 대해서 구체적으로 설명하기로 한다.
도 2는 도 1에 도시된 게이트 구동회로의 블럭도이다.
도 2를 참조하면, 게이트 구동회로(210)는 서로 종속적으로 연결된 다수의 스테이지(SRC1 ~ SRCn+1)로 이루어진다. 각 스테이지는 제1 입력단자(IN1), 제1 및 제2 클럭단자(CK1, CK2), 제2 입력단자(IN2), 전압입력단자(V1), 리셋단자(RE), 출력단자(OUT) 및 캐리단자(CR)를 포함한다.
상기 다수의 스테이지(SRC1 ~ SRCn+1)의 제1 입력단자(IN1)는 이전단 스테이지의 캐리단자(CR)에 전기적으로 연결되어 이전단 캐리전압을 입력받는다. 단, 상기 다수의 스테이지(SRC1 ~ SRCn+1) 중 첫번째 스테이지(SRC1)의 제1 입력단자(IN1)에는 상기 게이트 구동회로(210)의 구동을 개시하는 개시신호(STV)가 제공된다. 상기 다수의 스테이지(SRC1 ~ SRCn+1)의 제2 입력단자(IN2)는 다음단 스테이지의 출력단자(OUT)에 전기적으로 연결되어 다음단 게이트 전압을 입력받는다. 단, 상기 다수의 스테이지(SRC1 ~ SRCn+1) 중 마지막 스테이지(SRCn+1)의 제2 입력단자(IN2)에는 상기 개시신호(STV)가 제공된다.
상기 다수의 스테이지(SRC1 ~ SRCn+1) 중 홀수번째 스테이지(SRC1, SRC3,...SRCn+1)의 제1 클럭단자(CK1)에는 제1 클럭(CKV)이 제공되고, 제2 클럭단자(CK2)에는 상기 제1 클럭(CKV)과 반전된 위상을 갖는 제2 클럭(CKVB)이 제공된다. 상기 다수의 스테이지(SRC1 ~ SRCn+1) 중 짝수번째 스테이지(SRC2,...SRCn)의 제1 클럭단자(CK1)에는 상기 제2 클럭(CKVB)이 제공되고, 제2 클럭단자(CK2)에는 상기 제1 클럭(CKV)이 제공된다.
상기 다수의 스테이지(SRC1 ~ SRCn+1)의 전압입력단자(Vin)에는 오프전압(VSS)이 제공된다. 또한, 상기 마지막 스테이지(SRCn+1)의 출력단자(OUT)는 다수의 스테이지(SRC1 ~ SRCn+1)의 리셋단자(RE)에 전기적으로 연결된다.
상기 다수의 스테이지(SRC1 ~ SRCn)의 출력단자(OUT)들에는 다수의 게이트 라인(GL1, GL2, GL3,...GLn)이 전기적으로 연결된다. 따라서, 상기 다수의 스테이지(SRC1 ~ SRCn)는 출력단자들(OUT)을 통해 게이트 전압을 순차적으로 출력하여 상기 다수의 게이트 라인(GL1 ~ GLn)으로 인가한다.
도 3은 도 2에 도시된 스테이지의 내부 회로도이다.
도 3을 참조하면, 각 스테이지는 풀업부(211), 풀다운부(212), 풀업 구동부(213), 리플 방지부(214), 홀딩부(216), 스위칭부(217), 리셋부(218) 및 캐리부(219)를 포함한다.
상기 풀업부(211)는 상기 풀업 구동부(213)에 연결된 제어전극, 제1 클럭단 자(CK1)에 연결된 입력전극 및 출력단자(OUT)에 연결된 출력전극으로 이루어진 풀업 트랜지스터(NT1)를 포함한다. 따라서, 상기 풀업 트랜지스터(NT1)는 상기 풀업 구동부(213)로부터 제공되는 제어전압에 응답하여 상기 출력단자(OUT)로 출력되는 현재단 게이트 전압을 제1 클럭단자(CK1)를 통해 제공된 클럭만큼 풀-업시킨다.
상기 캐리부(219)는 상기 풀업 구동부(213)에 연결된 제1 제어전극, 상기 풀업 트랜지스터(NT1)의 출력전극에 연결된 제2 제어전극, 제1 클럭단자(CK1)에 연결된 입력전극 및 출력단자(OUT)에 연결된 출력전극으로 이루어진 캐리 트랜지스터(NT14)를 포함한다. 따라서, 상기 캐리 트랜지스터(NT14)는 상기 풀업 구동부(213)로부터 제공되는 제어전압 및 상기 출력단자(OUT)로 출력되는 현재단 게이트 전압에 응답하여 상기 캐리단자(CR)로 출력되는 현재단 캐리전압을 상기 제1 클럭단자(CK1)를 통해 제공된 클럭만큼 풀-업시킨다.
상기 풀다운부(212)는 제2 입력단자(NT2)에 연결된 제어전극, 상기 출력단자(OUT)에 연결된 입력전극 및 상기 전압입력단자(Vin)에 연결된 출력전극으로 이루어진 풀다운 트랜지스터(NT2)를 포함한다. 따라서, 상기 풀다운 트랜지스터(NT2)는 다음단 게이트 전압에 응답하여 상기 클럭만큼 풀업된 상기 현재단 게이트 전압을 상기 오프전압(VSS)으로 풀다운시킨다.
상기 풀업 구동부(213)는 버퍼 트랜지스터(NT3), 제1 커패시터(C1), 제2 커패시터(C2), 방전 트랜지스터(NT4)를 포함한다. 상기 버퍼 트랜지스터(NT3)는 상기 제1 입력단자(IN1)에 연결된 입력전극과 제어전극 및 상기 풀업 트랜지스터(NT1)의 제1 제어전극에 연결된 출력전극으로 이루어진다. 상기 제1 커패시터(C1)는 상기 풀업 트랜지스터(NT1)의 제어전극과 출력전극 사이에 연결되고, 상기 제2 커패시터(C2)는 상기 캐리 트랜지스터(NT14)의 제1 제어전극과 출력전극과의 사이에 연결된다. 한편, 상기 방전 트랜지스터(NT4)는 상기 버퍼 트랜지스터(NT3)의 출력전극에 연결된 입력전극, 상기 제2 입력단자(IN2)에 연결된 제어전극 및 상기 전압입력단자(Vin)에 연결된 출력전극으로 이루어진다.
상기 버퍼 트랜지스터(NT3)가 이전단 캐리전압에 응답하여 턴-온되면, 상기 제1 및 제2 커패시터(C1, C2)가 충전된다. 상기 제1 커패시터(C1)에 상기 풀업 트랜지스터(NT1)의 문턱전압 이상의 전하가 충전되면, 상기 풀업 트랜지스터(NT1)가 턴온된다. 따라서, 상기 제1 클럭단자(CK1)로 제공되는 상기 클럭이 상기 출력단자(OUT)로 출력되어 상기 현재단 게이트 전압은 하이 상태로 전환된다.
여기서, 상기 현재단 게이트 전압은 상기 캐리 트랜지스터(NT14)의 제2 제어전극으로 인가된다. 따라서, 하이 상태의 상기 현재단 게이트 전압(약 20V ~ 30V)에 의해서 상기 캐리 트랜지스터(NT14)의 문턱전압이 감소된다. 본 발명의 일 예로, 상기 캐리 트랜지스터(NT14)의 턴-온 구간동안 상기 캐리 트랜지스터(NT14)의 문턱전압은 약 -2.0V로 감소된다.
이와 같이 상기 캐리 트랜지스터(NT14)의 턴-온 구간동안 상기 캐리 트랜지스터(NT14)의 문턱전압이 감소됨으로써, 구동전류가 증가되고, 그 결과 상기 캐리 트랜지스터(NT14)의 성능을 향상시킬 수 있다.
한편, 상기 방전 트랜지스터(NT4)가 다음단 게이트 전압에 응답하여 턴-온되면, 상기 제1 커패시터(C1)에 충전된 전하는 상기 방전 트랜지스터(NT4)를 통해 상 기 오프전압(VSS)으로 방전된다. 따라서, 상기 풀업 트랜지스터(NT1)는 상기 다음단 게이트 전압에 응답하여 턴-오프되고, 상기 출력단자(OUT)에는 로우 상태를 갖는 현재단 게이트 전압이 출력된다.
여기서, 로우 상태의 상기 현재단 게이트 전압은 상기 캐리 트랜지스터(NT14)의 제2 제어전극으로 인가된다. 따라서, 로우 상태의 상기 현재단 게이트 전압에 의해서 상기 캐리 트랜지스터(NT14)의 문턱전압이 증가된다. 본 발명의 일 예로, 상기 캐리 트랜지스터(NT14)의 턴-오프 구간동안 상기 캐리 트랜지스터(NT14)의 문턱전압은 약 6.0V로 증가된다.
이와 같이 상기 캐리 트랜지스터(NT14)의 턴-오프 구간동안 상기 캐리 트랜지스터(NT14)의 문턱전압이 증가함으로써, 누설전류를 감소시킬 수 있고, 그 결과 상기 캐리 트랜지스터(NT14)의 고온 신뢰성을 향상시킬 수 있다.
한편, 상기 캐리부(219)의 구조에 대해서는 이후 도 4 및 도 5를 참조하여 구체적으로 설명하기로 한다.
상기 리플 방지부(214)는 제1 내지 제3 리플 방지 트랜지스터(NT5, NT6, NT7)로 이루어진다. 상기 제1 리플 방지 트랜지스터(NT5)는 상기 제1 클럭단자(CK1)에 연결된 제어전극, 상기 풀업 트랜지스터(NT1)의 출력전극에 연결된 입력전극 및 상기 풀업 트랜지스터(NT1)의 제1 제어전극에 연결된 출력전극으로 이루어진다. 상기 제2 리플 방지 트랜지스터(NT6)는 제2 클럭단자(CK2)에 연결된 제어전극, 상기 제1 입력단자(IN1)에 연결된 입력전극 및 상기 풀업 트랜지스터(NT1)의 제1 제어전극에 연결된 출력전극으로 이루어진다. 상기 제3 리플 방지 트랜지스 터(NT7)는 상기 제2 클럭단자(C2)에 연결된 제어전극, 상기 풀업 트랜지스터(NT1)의 출력전극에 연결된 입력전극 및 상기 전압입력단자(Vin)에 연결된 출력전극으로 이루어진다.
상기 제1 리플 방지 트랜지스터(NT5)는 상기 클럭에 응답하여 상기 출력단자(OUT)로부터 출력된 현재단 게이트 전압을 상기 풀업 트랜지스터(NT1)의 제어전극으로 제공함으로써, 상기 현재단 게이트 전압의 리플을 방지한다. 상기 제2 리플 방지 트랜지스터(NT6)는 제2 클럭단자(CK2)를 통해 제공된 클럭바에 응답하여 이전단 캐리전압을 상기 풀업 트랜지스터(NT1)의 제1 제어전극으로 제공함으로써, 상기 현재단 게이트 전압의 리플을 방지한다. 또한, 상기 제3 리플 방지 트랜지스터(NT7)는 상기 클럭바에 응답하여 상기 현재단 게이트 전압을 상기 오프전압(VSS)으로 방전시킴으로써, 상기 현재단 게이트 전압의 리플을 방지한다.
상기 홀딩부(216)는 상기 스위칭부(217)의 출력단에 연결된 제어전극, 상기 출려단자(OUT)에 연결된 입력전극 및 상기 전압입력단자(Vin)에 연결된 출력전극으로 이루어진 홀딩 트랜지스터(NT8)를 포함한다.
상기 스위칭부(217)는 제1 내지 제4 스위칭 트랜지스터(NT9, NT10, NT11, NT12), 제3 및 제4 커패시터(C3, C4)로 이루어져, 상기 홀딩 트랜지스터(NT8)를 턴-온 또는 턴-오프시킨다.
상기 제1 스위칭 트랜지스터(NT9)는 상기 제1 클럭단자에 연결된 입력전극과 제어전극, 상기 제4 커패시터(C4)를 통해 상기 제2 스위칭 트랜지스터(NT10)의 출력전극에 연결된 출력전극으로 이루어진다. 상기 제2 스위칭 트랜지스터(NT10)는 상기 제1 클럭단자(CK1)에 연결된 입력전극, 상기 제3 커패시터(C3)를 통해 입력전극과 연결된 제어전극 및 상기 홀딩 트랜지스터(NT8)의 제어전극에 연결된 출력전극으로 이루어진다. 상기 제3 스위칭 트랜지스터(NT11)는 상기 제1 스위칭 트랜지스터(NT9)의 출력전극에 연결된 입력전극, 상기 출력단자(OUT)에 연결된 제어전극 및 상기 전압입력단자(Vin)에 연결된 출력전극으로 이루어진다. 상기 제4 스위칭 트랜지스터(NT12)는 상기 홀딩 트랜지스터(NT8)의 제어전극에 연결된 입력전극, 상기 출력단자(OUT)에 연결된 제어전극 및 상기 전압입력단자(Vin)에 연결된 출력전극으로 이루어진다.
상기 제3 및 제4 스위칭 트랜지스터(NT11, NT12)는 상기 출력단자(OUT)로 출력되는 하이 상태의 현재단 게이트 전압에 응답하여 턴-온되고, 상기 제1 및 제2 스위칭 트랜지스터(NT9, NT10)로부터 출력된 상기 클럭은 상기 오프전압(VSS)으로 방전된다. 따라서, 상기 홀딩 트랜지스터(NT8)는 턴-오프 상태로 유지된다. 이후, 상기 현재단 게이트 전압이 로우 상태로 전환되면, 상기 제3 및 제4 스위칭 트랜지스터(NT11, NT12)는 턴-오프되므로, 상기 제1 및 제2 스위칭 트랜지스터(NT9, NT10)로부터 출력된 상기 클럭에 응답하여 상기 홀딩 트랜지스터(NT8)가 턴-온된다. 따라서, 상기 현재단 게이트 전압은 상기 홀딩 트랜지스터(NT8)에 의해서 오프전압(VSS)으로 홀딩될 수 있다.
한편, 상기 리셋부(218)는 리셋단자(RE)에 연결된 제어전극, 상기 풀업 트랜지스터(NT1)의 제어전극에 연결된 입력전극 및 상기 전압입력단자(Vin)에 연결된 출력전극으로 이루어진 리셋 트랜지스터(NT13)를 포함한다. 상기 리셋 트랜지스 터(NT13)는 상기 리셋단자(RE)를 통해 입력된 마지막 스테이지로부터 출력된 마지막 캐리전압에 응답하여 상기 제1 입력단자(IN1)를 통해 입력된 노이즈를 상기 오프전압(VSS)으로 방전시킨다. 따라서, 상기 풀업 및 캐리 트랜지스터(NT1, NT14)는 상기 마지막 스테이지의 마지막 캐리전압에 응답하여 턴-오프된다. 결과적으로, 마지막 캐리전압은 이전단에 존재하는 n개의 스테이지의 리셋단자(RE)로 제공되어 n개의 스테이지의 풀업 및 캐리 트랜지스터(NT1, NT14)를 턴-오프시켜, n개의 스테이지를 리셋시킨다.
도 4는 도 3에 도시된 캐리 트랜지스터와 풀업 트랜지스터의 평면도이고, 도 5는 도 4에 도시된 절단선 Ⅰ-Ⅰ`에 따라 절단한 단면도이다.
도 4 및 도 5를 참조하면, 베이스 기판(111) 상에는 캐리 트랜지스터(NT14)의 제1 제어전극(219a)과 상기 풀업 트랜지스터(NT1)의 제어전극(211a)이 형성된다. 상기 베이스 기판(110) 상에는 게이트 절연막(219b)이 전체적으로 형성되어 상기 캐리 트랜지스터(NT14)의 제1 제어전극(219a)과 상기 풀업 트랜지스터(NT1)의 제어전극(211a)을 커버한다.
상기 캐리 트랜지스터(NT14)의 제1 제어전극(219a)과 상기 풀업 트랜지스터(NT1)의 제어전극(211a)이 형성된 영역에 대응하여 상기 게이트 절연막(219b) 상에는 액티브층(219c)과 오믹 콘택층(219d)이 순차적으로 형성된다.
이후, 상기 캐리 트랜지스터(NT14)의 제1 제어전극(219a)이 형성된 영역에는 상기 제1 클럭단자(CK1)로부터 분기된 상기 캐리 트랜지스터(NT14)의 입력전극(219e) 및 상기 입력전극(219e)과 소정의 간격으로 이격되고 캐리단자(CR)에 연 결된 상기 캐리 트랜지스터(NT14)의 출력전극(219f)이 형성된다. 한편, 상기 풀업 트랜지스터(NT1)의 제어전극(211a)이 형성된 영역에는 상기 제1 클럭단자(CK1)로부터 분기된 상기 풀업 트랜지스터(NT1)의 입력전극(211b) 및 상기 입력전극(211b)과 소정의 간격으로 이격되고 출력단자(OUT)에 연결된 상기 풀업 트랜지스터(NT1)의 출력전극(211c)이 형성된다.
다음, 보호막(219g)은 상기 캐리 트랜지스터(NT14)의 입력전극(219e) 및 출력전극(219f)을 커버하고, 상기 풀업 트랜지스터(NT1)의 입력전극(211b) 및 출력전극(211c)을 커버한다. 여기서, 상기 보호막(219g)에는 상기 풀업 트랜지스터(NT1)의 출력전극(211c)을 노출시키는 콘택홀(219h)이 형성된다.
이후, 상기 보호막(219g) 상에는 상기 캐리 트랜지스터(NT14)의 제1 제어전극(219a)과 마주하도록 상기 캐리 트랜지스터(NT14)의 제2 제어전극(219i)이 형성된다. 상기 제2 제어전극(219i)은 상기 보호막(219g)에 형성된 상기 콘택홀(219h)을 통해 상기 풀업 트랜지스터(NT1)의 출력전극(219c)과 전기적으로 연결된다. 본 발명의 일 예로, 상기 제2 제어전극(219i)은 인듐 틴 옥사이드(Indium Tin Oxide: ITO) 또는 인듐 징크 옥사이드(Indium Zinc Oxide: IZO)와 같은 투명한 도전성 물질로 이루어진다.
이와 같은 게이트 구동회로 및 이를 갖는 어레이 기판에 따르면, 캐리 트랜지스터는 풀업 구동부에 연결된 제1 제어전극과 풀업 트랜지스터의 출력전극에 전기적으로 연결되어 현재단 게이트 전압에 연동하여 동적인 제어전압을 입력받는 제 2 제어전극을 구비함으로써, 상기 캐리 트랜지스터의 턴-온 구간동안에는 상기 캐리 트랜지스터의 문턱전압을 감소시키고, 턴-오프 구간동안에는 문턱전압을 증가시킬 수 있다.
따라서, 턴-온 구간에서는 상기 캐리 트랜지스터의 구동전류가 증가되어 상기 캐리 트랜지스터의 성능이 향상될 수 있고, 턴-오프 구간에서는 상기 캐리 트랜지스터의 누설전류가 감소되어 고온 신뢰성을 확보할 수 있다.
이상 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (8)

  1. 서로 종속적으로 연결된 다수의 스테이지로 이루어져 게이트 전압을 순차적으로 출력하는 게이트 구동회로에서,
    각 스테이지는,
    현재단 게이트 전압이 출력되는 출력단자에 연결되고, 제1 제어전압에 응답하여 상기 현재단 게이트 전압을 입력클럭까지 풀업시키는 풀업 트랜지스터;
    상기 출력단자에 연결되고, 다음단 스테이지들 중 어느 하나로부터의 다음단 게이트 전압에 응답하여 상기 현재단 게이트 전압을 오프전압까지 풀다운시키는 풀다운 트랜지스터;
    현재단 캐리전압이 출력되는 캐리단자에 연결되고, 상기 제1 제어전압 및 상기 풀업 트랜지스터가 턴온되는 제1 구간보다 상기 풀업 트랜지스터가 턴오프되는 제2 구간동안 높은 전압레벨을 유지하는 제2 제어전압에 응답하여 상기 현재단 캐리전압을 상기 입력클럭까지 풀업시키는 캐리 트랜지스터; 및
    이전단 스테이지들 중 어느 하나로부터 이전단 캐리전압을 입력받아 상기 풀업 트랜지스터와 상기 캐리 트랜지스터를 턴-온시키기 위한 상기 제1 제어전압을 출력하는 풀업 구동부를 포함하는 것을 특징으로 하는 게이트 구동회로.
  2. 제1항에 있어서, 상기 제2 제어전압은 상기 현재단 게이트 전압인 것을 특징으로 하는 게이트 구동회로.
  3. 제2항에 있어서, 상기 캐리 트랜지스터는,
    상기 풀업 구동부로부터 상기 제1 제어전압을 입력받는 제1 제어전극;
    상기 풀업 트랜지스터의 출력전극에 연결되어 상기 현재단 게이트 전압을 입력받는 제2 제어전극;
    상기 입력클럭을 입력받는 입력전극; 및
    상기 캐리단자에 연결되어 상기 현재단 캐리전압을 출력하는 출력전극을 포함하는 것을 특징으로 하는 게이트 구동회로.
  4. 표시영역 및 상기 표시영역에 인접한 주변영역으로 구분되는 베이스 기판;
    상기 표시영역에 대응하는 상기 베이스 기판 상에 형성되고, 게이트 전압과 데이터 전압을 입력받는 다수의 화소;
    상기 데이터 전압을 출력하는 데이터 구동회로; 및
    서로 종속적으로 연결된 다수의 스테이지로 이루어져 상기 주변영역에 대응하는 상기 베이스 기판 상에 형성되고, 상기 게이트 전압을 순차적으로 출력하는 게이트 구동회로를 포함하고,
    상기 게이트 구동회로의 각 스테이지는,
    현재단 게이트 전압이 출력되는 출력단자에 연결되고, 제1 제어전압에 응답하여 상기 현재단 게이트 전압을 입력클럭까지 풀업시키는 풀업 트랜지스터;
    상기 출력단자에 연결되고, 다음단 스테이지들 중 어느 하나로부터의 다음단 게이트 전압에 응답하여 상기 현재단 게이트 전압을 오프전압까지 풀다운시키는 풀다운 트랜지스터;
    현재단 캐리전압이 출력되는 캐리단자에 연결되고, 상기 제1 제어전압 및 상기 풀업 트랜지스터가 턴온되는 제1 구간보다 상기 풀업 트랜지스터가 턴오프되는 제2 구간동안 높은 전압레벨을 유지하는 제2 제어전압에 응답하여 상기 현재단 캐리전압을 상기 입력클럭까지 풀업시키는 캐리 트랜지스터; 및
    이전단 스테이지들 중 어느 하나로부터 이전단 캐리전압을 입력받아 상기 풀업 트랜지스터와 상기 캐리 트랜지스터를 턴-온시키기 위한 상기 제1 제어전압을 출력하는 풀업 구동부를 포함하는 것을 특징으로 하는 어레이 기판.
  5. 제4항에 있어서, 상기 제2 제어전압은 상기 현재단 게이트 전압인 것을 특징으로 하는 어레이 기판.
  6. 제5항에 있어서, 상기 캐리 트랜지스터는,
    상기 베이스 기판 상에 구비되고, 상기 풀업 구동부로부터 상기 제1 제어전압을 입력받는 제1 제어전극;
    상기 제1 제어전극을 커버하는 제1 절연막;
    상기 제1 절연막 상에 구비되고, 상기 입력클럭을 입력받는 입력전극;
    상기 제1 절연막 상에 구비되고, 상기 입력전극과 소정의 간격으로 이격되며, 상기 캐리단자에 연결되어 상기 현재단 캐리전압을 출력하는 출력전극;
    상기 입력전극과 상기 출력전극을 커버하는 제2 절연막; 및
    상기 제2 절연막 상에 구비되고, 상기 풀업 트랜지스터의 출력전극에 전기적으로 연결되어 상기 현재단 게이트 전압을 입력받는 제2 제어전극을 포함하는 것을 특징으로 하는 어레이 기판.
  7. 제6항에 있어서, 상기 제2 절연막에는 상기 풀업 트랜지스터의 출력전극을 노출시키기 위한 콘택홀이 형성되고,
    상기 제2 제어전극은 상기 콘택홀을 통해 상기 풀업 트랜지스터의 출력전극과 전기적으로 연결되는 것을 특징으로 하는 어레이 기판.
  8. 제6항에 있어서, 상기 제2 제어전극은 투명한 도전성 물질로 이루어진 것을 특징으로 하는 어레이 기판.
KR1020060036703A 2006-04-24 2006-04-24 게이트 구동회로 및 이를 갖는 어레이 기판 KR20070105001A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020060036703A KR20070105001A (ko) 2006-04-24 2006-04-24 게이트 구동회로 및 이를 갖는 어레이 기판

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020060036703A KR20070105001A (ko) 2006-04-24 2006-04-24 게이트 구동회로 및 이를 갖는 어레이 기판

Publications (1)

Publication Number Publication Date
KR20070105001A true KR20070105001A (ko) 2007-10-30

Family

ID=38818622

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020060036703A KR20070105001A (ko) 2006-04-24 2006-04-24 게이트 구동회로 및 이를 갖는 어레이 기판

Country Status (1)

Country Link
KR (1) KR20070105001A (ko)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2013026387A1 (zh) * 2011-08-22 2013-02-28 北京京东方光电科技有限公司 栅极集成驱动电路、移位寄存器及显示屏
US8860648B2 (en) 2009-09-21 2014-10-14 Samsung Display Co., Ltd. Driving circuit with improved stability at high-temperature conditions
CN107403612A (zh) * 2017-09-26 2017-11-28 京东方科技集团股份有限公司 移位寄存器单元及其驱动方法、栅极驱动电路、显示装置

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8860648B2 (en) 2009-09-21 2014-10-14 Samsung Display Co., Ltd. Driving circuit with improved stability at high-temperature conditions
WO2013026387A1 (zh) * 2011-08-22 2013-02-28 北京京东方光电科技有限公司 栅极集成驱动电路、移位寄存器及显示屏
KR101443126B1 (ko) * 2011-08-22 2014-09-22 베이징 비오이 옵토일렉트로닉스 테크놀로지 컴퍼니 리미티드 게이트 드라이버 온 어레이, 시프팅 레지스터 및 디스플레이 스크린
CN107403612A (zh) * 2017-09-26 2017-11-28 京东方科技集团股份有限公司 移位寄存器单元及其驱动方法、栅极驱动电路、显示装置
WO2019062281A1 (zh) * 2017-09-26 2019-04-04 京东方科技集团股份有限公司 移位寄存器及其驱动方法、栅极驱动电路、显示装置
US10916213B2 (en) 2017-09-26 2021-02-09 Beijing Boe Display Technology Co., Ltd. Shift register and method for driving the same, gate driving circuit, and display device

Similar Documents

Publication Publication Date Title
KR101182770B1 (ko) 게이트 구동회로 및 이를 갖는 표시장치
KR101275248B1 (ko) 게이트 구동회로 및 이를 갖는 표시장치
KR101281498B1 (ko) 게이트 구동회로 및 이를 갖는 표시장치
US8174478B2 (en) Gate driving circuit and display apparatus having the same
KR101512336B1 (ko) 게이트 구동회로 및 이를 구비한 표시 장치
JP5739515B2 (ja) ゲートドライバ、及びこれを備えた表示装置
KR101256921B1 (ko) 게이트 구동유닛 및 이를 갖는 표시장치
CN101017263B (zh) 显示基板及具有该显示基板的显示装置
KR20070017600A (ko) 쉬프트 레지스터 및 이를 갖는 표시장치
EP2357642A1 (en) Scanning signal line driving circuit, shift register, and method of driving shift register
CN110658658B (zh) 图像显示装置
KR20080019116A (ko) 게이트 구동회로 및 이를 갖는 표시장치
KR20100006063A (ko) 게이트 드라이버 및 이를 갖는 표시장치
KR20060025913A (ko) 구동유닛 및 이를 갖는 표시장치
KR20100009906A (ko) 표시장치
KR20080057601A (ko) 게이트 구동회로 및 이를 갖는 표시장치
US9991292B2 (en) Gate driver and display apparatus having the same
EP2086011A2 (en) Thin film transistor and display device having the same
US9401122B2 (en) Display panel
KR20090110095A (ko) 표시장치
KR101022293B1 (ko) 쉬프트 레지스터 및 이를 갖는 표시 장치
KR20070105001A (ko) 게이트 구동회로 및 이를 갖는 어레이 기판
KR20070082414A (ko) 어레이 기판
CN113261041A (zh) 扫描驱动单元、扫描驱动电路、阵列基板与显示装置
KR102293595B1 (ko) 박막 트랜지스터 표시판 및 그 제조 방법

Legal Events

Date Code Title Description
WITN Withdrawal due to no request for examination