JP6718988B2 - アクティブマトリクス基板およびそれを用いた表示装置 - Google Patents

アクティブマトリクス基板およびそれを用いた表示装置 Download PDF

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Description

本発明は、アクティブマトリクス基板、およびそれを用いた表示装置に関する。
液晶表示装置等に用いられるアクティブマトリクス基板は、複数の画素を有する表示領域と、表示領域以外の領域（非表示領域または額縁領域）とを有している。表示領域には、画素毎に薄膜トランジスタ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ；以下、「ＴＦＴ」）などのスイッチング素子を備えている。このようなスイッチング素子としては、従来から、アモルファスシリコン膜を活性層とするＴＦＴ（以下、「アモルファスシリコンＴＦＴ」）や多結晶シリコン膜を活性層とするＴＦＴ（以下、「多結晶シリコンＴＦＴ」）が広く用いられている。
ＴＦＴの活性層の材料として、アモルファスシリコンや多結晶シリコンに代わって、酸化物半導体を用いることが提案されている。このようなＴＦＴを「酸化物半導体ＴＦＴ」と称する。酸化物半導体は、アモルファスシリコンよりも高い移動度を有している。このため、酸化物半導体ＴＦＴは、アモルファスシリコンＴＦＴよりも高速で動作することが可能である。
アクティブマトリクス基板の非表示領域に、ゲートドライバ、ソースドライバなどの駆動回路がモノリシック（一体的）に設けられる場合がある。モノリシックに形成された駆動回路を「モノリシックドライバ」と呼ぶ。モノリシックドライバは、通常、ＴＦＴを用いて構成される。最近では、酸化物半導体ＴＦＴを用いてモノリシックドライバを作製する技術が利用されている。これによって、非表示領域の狭小化や、実装工程簡略化によるコストダウンが実現される。狭額縁化の要求の高いデバイスでは、例えば、非表示領域において、ゲートドライバ回路がモノリシックに形成され、ソースドライバ回路がＣＯＧ（Ｃｈｉｐ ｏｎ Ｇｌａｓｓ）方式で実装されている場合がある。
アクティブマトリクス型の液晶表示装置は、例えば、上述したアクティブマトリクス基板を対向基板と対向させ、それらの基板の間に液晶材料を封入することで製造される。液晶材料は、通常、シール材で封入される。シール材は、表示領域を包囲するように配置される。
モノリシックゲートドライバを備えたアクティブマトリクス型の液晶表示装置は、例えば、特許文献１に開示されている。特許文献１に開示された表示装置では、ゲートドライバを構成する出力トランジスタを、シール材よりも表示領域側に配置し、ゲートドライバを構成する他のＴＦＴや容量をシール材が塗布される領域と重なるように配置している。特許文献１では、シール材の検査工程を容易に行うために、また、光硬化性のシール材を用いる場合にはシール材に光を照射するために、出力トランジスタのゲートに接続された容量（ブートストラップ容量部）に開口部または切り欠き部を設けることが提案されている。
特開２０１６−１６７０９３号公報
近年、駆動回路がモノリシックに設けられた表示パネルにおいて、非表示領域（額縁領域）のさらなる狭小化が求められている。このため、駆動回路（モノリシックドライバ）の回路面積または回路幅をさらに低減することが求められている。
しかしながら、本発明者が検討したところ、例えば、従来のモノリシックゲートドライバでは、出力トランジスタおよびブートストラップ容量部のサイズが大きいため、回路面積をさらに狭くすることが難しかった。また、アクティブマトリクス基板を液晶表示装置に適用する場合には、シール材の硬化や検査を行う目的でブートストラップ容量部に透光部（開口部など）を設ける必要があり、回路面積がさらに増大するという問題があった。
本発明の実施形態は上記事情に鑑みてなされたものであり、その目的は、モノリシックドライバの回路面積または回路幅を低減することの可能なアクティブマトリクス基板および表示装置を提供することにある。
本発明の一実施形態のアクティブマトリクス基板は、複数の画素を含む表示領域と、前記表示領域の周辺に設けられた非表示領域とを有し、基板と、前記基板に支持され、かつ、前記非表示領域に配置された周辺回路であって、第１のＴＦＴと容量部とを含む周辺回路と、前記表示領域において、前記複数の画素のそれぞれに配置された下部透明電極と、前記下部透明電極の上に誘電体層を介して配置された上部透明電極とを備えたアクティブマトリクス基板であって、前記第１のＴＦＴのゲート電極を含むゲートメタル層と、前記第１のＴＦＴのソース電極を含むソースメタル層と、前記ゲートメタル層および前記ソースメタル層よりも上方に位置し、かつ、前記下部透明電極を含む下部透明導電層と、前記下部透明導電層よりも上方に位置し、かつ、前記上部透明電極を含む上部透明導電層とを有し、前記容量部は、前記下部透明導電層に形成された第１下部容量電極と、前記上部透明導電層に形成された第１上部容量電極と、前記誘電体層のうち前記第１下部容量電極および前記第１上部容量電極の間に位置する部分とを有する第１容量を含む。
ある実施形態において、前記下部透明電極および前記上部透明電極の一方が画素電極、他方が共通電極である。
ある実施形態において、前記容量部は、前記第１容量に並列に接続され、かつ、前記第１容量の前記基板側に配置された第２容量をさらに有し、前記第２容量は、第２下部容量電極と、絶縁体を介して第２下部容量電極上に配置された第２上部容量電極とを含み、前記第２下部容量電極および前記第２上部容量電極の一方は前記ゲートメタル層に形成され、他方は前記ソースメタル層に形成されている。
ある実施形態において、前記基板の法線方向から見たとき、前記第１容量および前記第２容量は、少なくとも部分的に重なっている。
ある実施形態において、前記第２下部容量電極および前記第２上部容量電極は、それぞれ、切り欠き部および／または開口部を有し、前記第２下部容量電極および前記第２上部容量電極の前記切り欠き部および／または前記開口部は、互いに対向するように配置されている。
ある実施形態において、前記容量部の前記第１下部容量電極および前記第１上部容量電極の一方は、前記第１のＴＦＴの前記ゲート電極に電気的に接続され、他方は、前記第１のＴＦＴの前記ソース電極に電気的に接続されている。
ある実施形態において、前記周辺回路は、複数の単位回路を有するシフトレジスタを含むゲートドライバであり、前記複数の単位回路のそれぞれは、前記第１のＴＦＴおよび前記容量部を含んでおり、前記第１のＴＦＴは出力トランジスタであり、前記容量部はブートストラップ容量部である。
ある実施形態において、上記アクティブマトリクス基板は、前記複数の画素のそれぞれに配置された第２のＴＦＴをさらに備え、前記第２のＴＦＴは酸化物半導体層を有する酸化物半導体ＴＦＴである。
ある実施形態において、前記酸化物半導体層は、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系半導体を含む。
前記Ｉｎ−Ｇａ−Ｚｎ−Ｏ系半導体は結晶質部分を含んでもよい。
ある実施形態において、前記第２のＴＦＴはチャネルエッチ型ＴＦＴである。
ある実施形態において、前記第２のＴＦＴはエッチストップ型ＴＦＴである。
本発明の一実施形態の表示装置は、上記のいずれかに記載のアクティブマトリクス基板と、前記アクティブマトリクス基板と対向するように配置された対向基板と、前記アクティブマトリクス基板と前記対向基板との間に設けられた液晶層と、光硬化性樹脂を含むシール材で形成され、前記液晶層を包囲するシール部とを備える表示装置であって、前記基板の法線方向から見たとき、前記第１容量の少なくとも一部は前記シール部と重なっている。
本発明の他の実施形態の表示装置は、複数の画素を含む表示領域と、前記表示領域の周辺に設けられた非表示領域とを有し、基板と、前記基板に支持され、かつ、前記非表示領域に配置された周辺回路であって、第１のＴＦＴと容量部とを含む周辺回路と、前記表示領域において、前記複数の画素のそれぞれに配置された画素電極とを備えたアクティブマトリクス基板と、前記アクティブマトリクス基板と対向するように配置された対向基板と、前記アクティブマトリクス基板と前記対向基板との間に設けられた液晶層とを備える表示装置であって、前記アクティブマトリクス基板は、前記第１のＴＦＴのゲート電極を含むゲートメタル層と、前記第１のＴＦＴのソース電極を含むソースメタル層と、前記ゲートメタル層および前記ソースメタル層よりも上方に位置し、かつ、前記画素電極を含む下部透明導電層とを有し、前記対向基板は、前記画素電極と対向するように配置された共通電極を含む上部透明導電層を備え、前記容量部は、第１容量と、前記第１容量に並列に接続され、かつ、前記第１容量の前記基板側に配置された第２容量とを含み、前記基板の法線方向から見たとき、前記第１容量および前記第２容量は、少なくとも部分的に重なっており、前記第１容量は、前記下部透明導電層に形成された第１下部容量電極と、前記上部透明導電層に形成された第１上部容量電極と、前記液晶層のうち前記第１下部容量電極および前記第１上部容量電極の間に位置する部分とを有し、前記第２容量は、第２下部容量電極と、絶縁体を介して前記第２下部容量電極上に配置された第２上部容量電極とを有し、前記第２下部容量電極および前記第２上部容量電極の一方は前記ゲートメタル層に形成され、他方は前記ソースメタル層に形成されている。
上記表示装置は、前記液晶層を包囲するシール部をさらに備え、前記シール部は導電性を有し、または、導電性を有する粒子を含み、前記下部透明導電層は、前記非表示領域に配置され、かつ、前記第１上部容量電極と電気的に分離された透明接続部をさらに含み、前記第１下部容量電極は、前記シール部および前記透明接続部を介して、前記第２容量の前記第２下部容量電極または前記第２上部容量電極に電気的に接続されている。
上記表示装置は、前記複数の画素のそれぞれに配置された第２のＴＦＴをさらに備え、前記第２のＴＦＴは酸化物半導体層を有する酸化物半導体ＴＦＴである。
ある実施形態において、前記酸化物半導体層は、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系半導体を含む。
前記Ｉｎ−Ｇａ−Ｚｎ−Ｏ系半導体は結晶質部分を含んでもよい。
ある実施形態において、前記第２のＴＦＴはチャネルエッチ型ＴＦＴである。
ある実施形態において、前記第２のＴＦＴはエッチストップ型ＴＦＴである。
本発明の一実施形態によると、モノリシックドライバの回路面積または回路幅を低減することの可能なアクティブマトリクス基板および表示装置が提供される。
（ａ）は、本実施形態のアクティブマトリクス基板１００の平面構造の一例を示す概略図、（ｂ）はアクティブマトリクス基板１００を用いた液晶表示装置の模式的な断面図である。 （ａ）および（ｂ）は、それぞれ、アクティブマトリクス基板１００における１つの画素領域Ｐの平面図およびＩＩ−ＩＩ’線に沿った断面図である。 ゲートドライバ（モノリシックゲートドライバ）ＧＤを構成するシフトレジスタ回路を例示する図である。 （ａ）は、単位回路ＳＲｋの一例を示す図であり、（ｂ）は、単位回路ＳＲｋにおける信号波形を示す図である。 （ａ）および（ｂ）は、それぞれ、第１の実施形態におけるゲートドライバＧＤ（１）の一部を例示する平面図およびＩＩＩ−ＩＩＩ’線に沿った断面図であり、（ｃ）は、ゲートドライバＧＤ（１）における容量部ＣＡＰ（１）を説明するための模式図である。 （ａ）および（ｂ）は、それぞれ、第１の実施形態における他の容量部ＣＡＰ（２）を示す断面図および模式図である。 （ａ）および（ｂ）は、それぞれ、ゲートドライバＧＤ（１）および他のゲートドライバＧＤ（３）を模式的に示す平面図である。 （ａ）および（ｂ）は、それぞれ、第２の実施形態におけるゲートドライバＧＤ（４）の一部を例示する平面図およびＩＶ−ＩＶ’線に沿った断面図であり、（ｃ）は、ゲートドライバＧＤ（４）における容量部ＣＡＰ（４）を説明するための模式図である。 （ａ）および（ｂ）は、それぞれ、第１の実施形態における他の容量部ＣＡＰ（５）を示す断面図および模式図である。 （ａ）〜（ｄ）は、それぞれ、比較例のゲートドライバ９００、および、実施形態のゲートドライバＧＤ（１）、ＧＤ（４）、ＧＤ（３）の概略を示す平面図である。 （ａ）および（ｂ）は、それぞれ、第３の実施形態におけるゲートドライバの容量部ＣＡＰ（６）の断面図および模式図である。 （ａ）および（ｂ）は、それぞれ、第３の実施形態における他のゲートドライバの容量部ＣＡＰ（７）の断面図および模式図である。 第４の実施形態のアクティブマトリクス基板７００の一部を例示する模式的な断面図である。 （ａ）および（ｂ）は、それぞれ、比較例のゲートドライバ９００における出力トランジスタＴ５および容量部ＣＡＰ（９００）の平面図およびＶ−Ｖ’線に沿った断面図である。
（第１の実施形態）
以下、図面を参照しながら、第１の実施形態のアクティブマトリクス基板、およびそれを用いた表示装置（液晶表示パネル）を説明する。以下では、ゲートドライバがモノリシックに形成されたアクティブマトリクス基板を説明する。なお、本実施形態のアクティブマトリクス基板では、ＴＦＴおよび容量部を含む回路（周辺回路）が非表示領域にモノリシックに形成されていればよい。ＴＦＴおよび容量部を含む回路はゲートドライバ以外の回路であってもよい。
＜アクティブマトリクス基板およびアクティブマトリクス型液晶表示パネルの構造＞
図１（ａ）は、本実施形態のアクティブマトリクス基板１００の平面構造の一例を示す概略図である。
アクティブマトリクス基板１００は、表示領域ＤＲと、表示領域ＤＲ以外の領域（非表示領域または額縁領域）ＦＲとを有している。表示領域ＤＲは、マトリクス状に配列された画素領域Ｐによって構成されている。画素領域Ｐは、表示装置の画素に対応する領域であり、単に「画素」と呼ぶこともある。非表示領域ＦＲは、表示領域ＤＲの周辺に位置し、表示に寄与しない領域である。非表示領域ＦＲは、端子部が形成される端子部形成領域、駆動回路が一体的（モノリシック）に設けられる駆動回路形成領域などを含んでいる。駆動回路形成領域には、例えばゲートドライバＧＤ、検査回路（不図示）などがモノリシックに設けられている。ソースドライバＳＤは、例えば、アクティブマトリクス基板１００に実装されている。表示領域ＤＲには、行方向に延びる複数のゲートバスラインＧＬと、列方向に延びる複数のソースバスラインＳＬとが形成されている。各画素は、例えばゲートバスラインＧＬおよびソースバスラインＳＬで規定されている。ゲートバスラインＧＬは、それぞれ、ゲートドライバＧＤの各端子に接続されている。ソースバスラインＳＬは、それぞれ、アクティブマトリクス基板１００に実装されたソースドライバＳＤの各端子に接続されている。
図１（ｂ）は、アクティブマトリクス基板１００を備えた液晶表示装置（以下、「ＬＣＤパネル」という。）２００を例示する模式的な断面図である。図１（ｂ）は、図１（ａ）に示すアクティブマトリクス基板１００のＩ−Ｉ’線に対応する断面構造を示す。
ＬＣＤパネル２００は、アクティブマトリクス基板１００と、対向基板２１０と、これらの間に設けられた液晶層２２０とを有している。図示していないが、ＬＣＤパネル２００は、液晶層２２０に電圧を印加するための一対の電極（画素電極および対向電極）を備えている。画素電極は、アクティブマトリクス基板１００に画素領域Ｐごとに配置されている。対向電極は、アクティブマトリクス基板１００または対向基板２１０に配置されている。対向電極は、表示領域ＤＲを構成する複数の画素に共通に設けられるので、「共通電極」とも呼ばれる。ＬＣＤパネル２００の動作モードがＴＮ（Ｔｗｉｓｔｅｄ Ｎｅｍａｔｉｃ）モード、ＶＡ（Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｍｅｎｔ）モード等の縦電界モードであれば、共通電極は対向基板２１０に設けられる。ＦＦＳ（Ｆｒｉｎｇｅ Ｆｉｅｌｄ Ｓｗｉｔｃｈｉｎｇ）モードなどの横電界モードであれば、共通電極は、アクティブマトリクス基板１００において、画素電極と絶縁層（誘電体層）を介して対向するように設けられる。
液晶材料はシール部２３０によって表示領域ＤＲ内に封止されている。シール部２３０は、ＬＣＤパネル２００の法線方向から見たとき、液晶層２２０を包囲するように配置されている。また、シール部２３０は、アクティブマトリクス基板１００と対向基板２１０とを互いに接着、固定する。シール部２３０は、例えば、光硬化性樹脂（例えば紫外線硬化性樹脂）を含むシール材を用いて形成される。具体的には、まず、アクティブマトリクス基板１００および対向基板２１０のうちの一方の基板に、表示領域となる領域を包囲するようにシール材を塗布し、その内側に液晶材料を滴下する。この後、２枚の基板を貼り合せ、シール材で包囲された部分全体に液晶材料を充填する。次いで、シール材に紫外光（ＵＶ光）を照射して、シール材を硬化させる。これにより、シール部２３０が得られる。
＜アクティブマトリクス基板１００における画素領域Ｐの構成＞
次いで、アクティブマトリクス基板１００における各画素領域Ｐの構成を説明する。ここでは、ＦＦＳモードのＬＣＤパネルに適用されるアクティブマトリクス基板を例に説明する。
図２（ａ）および（ｂ）は、それぞれ、アクティブマトリクス基板１００における１つの画素領域Ｐの平面図およびＩＩ−ＩＩ’線に沿った断面図である。
画素領域Ｐは、ソースバスラインＳＬ、および、ソースバスラインＳＬと交差する方向に延びるゲートバスラインＧＬに包囲された領域である。画素領域Ｐは、基板１と、基板１に支持されたＴＦＴ（以下、「画素ＴＦＴ」）１０と、下部透明電極１５と、上部透明電極１９とを有している。この例では、下部透明電極１５は共通電極ＣＥであり、上部透明電極１９は画素電極ＰＥである。画素ＴＦＴ１０は、例えばボトムゲート構造を有する酸化物半導体ＴＦＴである。
アクティブマトリクス基板１００を構成する各層は以下の通りである。
アクティブマトリクス基板１００は、基板１側から、下部メタル層Ｍ１、上部メタル層Ｍ２、下部透明導電層Ｍ３および上部透明導電層Ｍ４を有している。下部メタル層Ｍ１および上部メタル層Ｍ２は、典型的には金属膜から形成された層である。下部透明導電層Ｍ３および上部透明導電層Ｍ４は、例えばインジウム錫酸化物（ＩＴＯ）、インジウム亜鉛酸化物（ＩＺＯ）などの透明導電膜から形成された層である。
画素ＴＦＴ１０がボトムゲート構造を有する場合、下部メタル層Ｍ１は、ゲートバスラインＧＬと同じ導電膜から形成されたゲートメタル層であり、上部メタル層Ｍ２は、ソースバスラインＳＬと同じ導電膜から形成されたソースメタル層であってもよい。画素ＴＦＴ１０がトップゲート構造を有する場合には、下部メタル層Ｍ１はソースメタル層、上部メタル層Ｍ２はゲートメタル層であってもよい。
下部透明導電層Ｍ３は、表示領域ＤＲに配置された下部透明電極１５と同じ透明導電膜から形成された層であり、上部透明導電層Ｍ４は、表示領域ＤＲに配置された上部透明電極１９と同じ透明導電膜から形成された層である。下部透明電極１５および上部透明電極１９の一方は共通電極ＣＥであり、他方は画素電極ＰＥであってもよい。この場合、図示していないが、上部透明電極１９は、画素ごとにスリットまたは切り欠き部を有する。
図示する例では、基板１側から、下部メタル層Ｍ１と、ゲート絶縁層５と、画素ＴＦＴ１０の活性層（ここでは酸化物半導体層）を含む半導体層と、上部メタル層Ｍ２と、画素ＴＦＴ１０を覆う層間絶縁層１３と、下部透明導電層Ｍ３と、誘電体層１７と、上部透明導電層Ｍ４とをこの順で有している。半導体層と上部メタル層Ｍ２との間に、チャネル保護層１６が形成されていてもよい。画素ＴＦＴ１０はボトムゲート構造を有しており、下部メタル層Ｍ１はゲートメタル層、上部メタル層Ｍ２はソースメタル層である。ゲートメタル層は、ゲートバスラインＧＬの他に、画素ＴＦＴ１０のゲート電極３Ａ、ＣＳ容量配線（不図示）などを含んでいてもよい。ソースメタル層は、ソースバスラインＳＬの他に、画素ＴＦＴ１０のソース電極８Ａおよびドレイン電極９Ａを含んでいてもよい。下部透明導電層Ｍ３は下部透明電極１５として共通電極ＣＥを含み、上部透明導電層Ｍ４は上部透明電極１９として画素電極ＰＥを含んでいる。
次いで、画素ＴＦＴ１０の構造をより詳細に説明する。
画素ＴＦＴ１０は、基板１に支持されたゲート電極３Ａと、ゲート電極３Ａを覆うゲート絶縁層５と、ゲート絶縁層５上に形成された酸化物半導体層７Ａと、酸化物半導体層７Ａに接するように配置されたソース電極８Ａおよびドレイン電極９Ａとを有するボトムゲート構造のＴＦＴである。図示するように、酸化物半導体層７Ａとソース電極８Ａおよびドレイン電極９Ａとの間に、酸化物半導体層７Ａのチャネル領域を覆うチャネル保護層（エッチストップ層）１６を有していてもよい。ソース電極８Ａおよびドレイン電極９Ａは、それぞれ、チャネル保護層１６の開口部内で酸化物半導体層７Ａと接していてもよい。
ゲート電極３Ａは対応するゲートバスラインＧＬに接続され、ソース電極８Ａは対応するソースバスラインＳＬに接続されている。ドレイン電極９Ａは画素電極ＰＥと電気的に接続されている。ゲート電極３ＡおよびゲートバスラインＧＬは、ゲートメタル層（ここでは下部メタル層Ｍ１）内において一体的に形成されていてもよい。ソース電極８ＡおよびソースバスラインＳＬは、ソースメタル層（ここでは上部メタル層Ｍ２）内において一体的に形成されていてもよい。
層間絶縁層１３は、特に限定しないが、例えば、無機絶縁層（パッシベーション膜）１１と、無機絶縁層１１上に配置された有機絶縁層１２とを含んでいてもよい。なお、層間絶縁層１３は有機絶縁層１２を含んでいなくてもよい。
画素電極ＰＥおよび共通電極ＣＥは、誘電体層１７を介して部分的に重なるように配置される。画素電極ＰＥは、画素毎に分離されている。共通電極ＣＥは、画素毎に分離されていなくても構わない。この例では、共通電極ＣＥは、層間絶縁層１３上に形成されている。画素電極ＰＥは、誘電体層１７上に形成され、層間絶縁層１３および誘電体層１７に設けられた開口部ＣＨ１内で、ドレイン電極９Ａと電気的に接続されている。図示していないが、画素電極ＰＥは、画素ごとに少なくとも１つのスリットまたは切り欠き部を有している。共通電極ＣＥは、開口部ＣＨ１が形成されている領域を除く画素領域Ｐ全体に亘って形成されていてもよい。
このようなアクティブマトリクス基板１００は、例えばＦＦＳモードの表示装置に適用され得る。ＦＦＳモードは、一方の基板に一対の電極を設けて、液晶分子に、基板面に平行な方向（横方向）に電界を印加する横方向電界方式のモードである。この例では、画素電極ＰＥから出て液晶層（図示せず）を通り、さらに画素電極ＰＥのスリット状の開口を通って共通電極ＣＥに出る電気力線で表される電界が生成される。この電界は、液晶層に対して横方向の成分を有している。その結果、横方向の電界を液晶層に印加することができる。横方向電界方式では、基板から液晶分子が立ち上がらないため、縦方向電界方式よりも広視野角を実現できるという利点がある。
共通電極ＣＥ上に誘電体層１７を介して画素電極ＰＥが配置される電極構造は、例えば国際公開第２０１２／０８６５１３号に記載されている。なお、画素電極ＰＥ上に誘電体層１７を介して共通電極ＣＥが配置されていてもよい。すなわち、下部透明導電層Ｍ３に形成される下部透明電極１５が画素電極ＰＥであり、上部透明導電層Ｍ４に形成される上部透明電極１９が共通電極ＣＥであってもよい。このような電極構造は、例えば特開２００８−０３２８９９号公報、特開２０１０−００８７５８号公報に記載されている。参考のため、国際公開第２０１２／０８６５１３号、特開２００８−０３２８９９号公報および特開２０１０−００８７５８号公報の開示内容の全てを本明細書に援用する。
本実施形態における各層の材料および厚さは、例えば以下の通りである。
基板１は、例えばガラス基板、シリコン基板、耐熱性を有するプラスチック基板（樹脂基板）などであり得る。ゲートメタル層（厚さ：例えば５０ｎｍ以上５００ｎｍ以下）は、例えば、アルミニウム（Ａｌ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、タンタル（Ｔａ）、クロム（Ｃｒ）、チタン（Ｔｉ）、銅（Ｃｕ）等の金属又はその合金、若しくはその金属窒化物から形成されている。また、これら複数の膜の積層膜から形成されていてもよい。ゲート絶縁層（厚さ：例えば２００ｎｍ以上５００ｎｍ以下）５は、例えば、酸化珪素（ＳｉＯｘ）層、窒化珪素（ＳｉＮｘ）層、酸化窒化珪素（ＳｉＯｘＮｙ；ｘ＞ｙ）層、窒化酸化珪素（ＳｉＮｘＯｙ；ｘ＞ｙ）層等である。ゲート絶縁層５は積層構造を有していてもよい。半導体層は、例えば、酸化物半導体膜（厚さ：例えば１５ｎｍ以上２００ｎｍ以下）から形成されていてもよい。チャネル保護層１６（厚さ：例えば３０ｎｍ以上２００ｎｍ以下）は、例えば、酸化シリコン層、窒化シリコン層、酸化窒化シリコン層等である。チャネル保護層１６は積層構造を有していてもよい。ソースメタル層（厚さ：例えば５０ｎｍ以上５００ｎｍ以下）は、例えば、アルミニウム（Ａｌ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、タンタル（Ｔａ）、クロム（Ｃｒ）、チタン（Ｔｉ）、銅（Ｃｕ）等の金属又はその合金、若しくはその金属窒化物を含む膜を用いて形成されている。また、これら複数の膜の積層膜から形成されていてもよい。無機絶縁層（厚さ：例えば１００〜５００ｎｍ、好ましくは２００〜５００ｎｍ）１１は、例えば、酸化珪素（ＳｉＯｘ）膜、窒化珪素（ＳｉＮｘ）膜、酸化窒化珪素（ＳｉＯｘＮｙ；ｘ＞ｙ）膜、窒化酸化珪素（ＳｉＮｘＯｙ；ｘ＞ｙ）膜等の無機絶縁膜（パッシベーション膜）から形成されている。無機絶縁層１１は積層構造を有していてもよい。有機絶縁層（厚さ；例えば１〜３μｍ、好ましくは２〜３μｍ）１２は、例えば、感光性樹脂材料を含む有機絶縁膜から形成されている。下部透明導電層Ｍ３および上部透明導電層Ｍ４（厚さ：例えば５０ｎｍ以上２００ｎｍ以下）は、それぞれ、例えばＩＴＯ（インジウム・錫酸化物）膜、Ｉｎ−Ｚｎ−Ｏ系酸化物（インジウム・亜鉛酸化物）膜、ＺｎＯ膜（酸化亜鉛膜）などから形成されていてもよい。第２無機絶縁層（厚さ：例えば７０ｎｍ以上３００ｎｍ以下）１７は、窒化珪素（ＳｉＮｘ）膜、酸化珪素（ＳｉＯｘ）膜、酸化窒化珪素（ＳｉＯｘＮｙ；ｘ＞ｙ）膜、窒化酸化珪素（ＳｉＮｘＯｙ；ｘ＞ｙ）膜等から形成されていてもよい。
＜周辺回路の構成＞
アクティブマトリクス基板１００の非表示領域ＦＲには、ＴＦＴおよび容量部ＣＡＰを含む周辺回路がモノリシックに形成されている。なお、本明細書では、モノリシックに形成された周辺回路を構成する少なくとも１つのＴＦＴ（回路ＴＦＴ）を「第１のＴＦＴ」と呼び、前述した画素ＴＦＴを「第２のＴＦＴ」と呼ぶことがある。第１のＴＦＴおよび容量部ＣＡＰを有する周辺回路は、特に限定しないが、例えばゲートドライバＧＤであってもよい。
本実施形態では、周辺回路における容量部ＣＡＰは、上述した下部透明導電層Ｍ３および上部透明導電層Ｍ４を利用して形成された容量（「第１容量」と呼ぶ）を含む。つまり、第１容量は、下部透明導電層Ｍ３に形成された下部容量電極、上部透明導電層Ｍ４に形成された上部容量電極、およびこれらの電極の間に位置する容量絶縁体（ここでは誘電体層１７）を有する。このような第１容量は透明である。なお、容量部ＣＡＰは、下部メタル層Ｍ１および上部メタル層Ｍ２を利用して形成された容量（「第２容量」と呼ぶ）をさらに含んでいてもよい。
従来のアクティブマトリクス基板では、ゲートメタル層およびソースメタル層を用いて周辺回路の容量電極を形成していた。このような容量電極は、通常、金属膜から形成されているので、シール材を硬化させるための光を透過させる透光部（複数の開口または切り欠き部）を設ける必要があった。これに対し、本実施形態では、容量部ＣＡＰは、下部透明導電層Ｍ３および上部透明導電層Ｍ４を利用して形成された第１容量を含んでいる。第１容量は透明であり、シール材を硬化させるために透光部を設ける必要がない。従って、所定の容量値を確保しつつ、容量部ＣＡＰの形成に要する面積または幅（レイアウト面積、レイアウト幅）を小さくでき、回路面積を低減することが可能になる。
以下、ゲートドライバＧＤを例に、本実施形態における容量部ＣＡＰの構成をより具体的に説明する。
＜モノリシックゲートドライバの構成および動作＞
・ゲートドライバの回路構成
まず、アクティブマトリクス基板１００に形成されたゲートドライバＧＤの回路構成および動作を説明する。ゲートドライバＧＤは、シフトレジスタを含んでいる。シフトレジスタは、多段に接続された複数の単位回路を含んでいる。
図３は、ゲートドライバ（モノリシックゲートドライバ）ＧＤを構成するシフトレジスタ回路を例示する図である。
シフトレジスタ回路は、複数の単位回路ＳＲ１〜ＳＲｎを有している。各段の単位回路ＳＲｋ（ｋは１≦ｋ≦ｎの自然数）は、セット信号ＳＥＴを入力するセット端子、出力信号ＧＯＵＴを出力する出力端子、リセット信号ＲＥＳＥＴを入力するリセット端子、Ｌｏｗ電源電位ＶＳＳを入力するＬｏｗ電源入力端子、および、クロック信号ＣＬＫ１、ＣＬＫ２を入力するクロック入力端子を備えている。単位回路ＳＲｋ（ｋ≧２）において、セット端子には前段の単位回路ＳＲｋ−１の出力信号ＧＯＵＴｋ−１が入力される。初段の単位回路ＳＲ１のセット端子にはゲートスタートパルス信号ＧＳＰが入力される。各段の単位回路ＳＲｋ（ｋ≧１）において、出力端子は、表示領域に配置された対応する走査信号線に出力信号ＧＯＵＴｋを出力する。単位回路ＳＲｋ（ｋ≦ｎ−１）のリセット端子には、次段の単位回路ＳＲｋ＋１の出力信号ＧＯＵＴｋ＋１が入力される。最終段の単位回路ＳＲｎのリセット端子にはクリア信号ＣＬＲが入力される。
Ｌｏｗ電源入力端子には、各単位回路ＳＲｋにおける低電位側の電源電圧であるＬｏｗ電源電位ＶＳＳが入力される。２つのクロック入力端子の一方にクロック信号ＣＬＫ１が入力されるとともに他方のクロック入力端子にクロック信号ＣＬＫ２が入力される。クロック入力端子に入力されるクロック信号は、隣接する段間で交互に入れ替わるように構成されている。
クロック信号ＣＬＫ１とクロック信号ＣＬＫ２とは、アクティブなクロックパルス期間（ここではＨｉｇｈレベル期間）が互いに重ならない相補的な位相関係を有している。クロック信号ＣＬＫ１、ＣＬＫ２のＨｉｇｈレベル側（アクティブ側）の電圧はＶＧＨで、Ｌｏｗレベル側（非アクティブ側）の電圧はＶＧＬである。Ｌｏｗ電源電圧ＶＳＳはクロック信号ＣＬＫ１、ＣＬＫ２のＬｏｗレベル側の電圧ＶＧＬに等しい。クロック信号ＣＬＫ１とクロック信号ＣＬＫ２とは互いに逆相の関係にあってもよい。あるいは、一方のクロック信号のアクティブなクロックパルス期間が、他方のクロック信号の非アクティブな期間内に包含されていてもよい（すなわちクロックデューティが１／２未満）。
ゲートスタートパルス信号ＧＳＰは、１フレーム期間の最初のクロックパルス期間にアクティブとなる信号である。クリア信号ＣＬＲは、１フレーム期間の最後のクロックパルス期間にアクティブ（ここではＨｉｇｈ）となる信号である。
シフトレジスタ回路では、１フレーム期間の最初に、シフトパルスとしてゲートスタートパルス信号ＧＳＰが初段の単位回路ＳＲ１のセット端子に入力される。シフトレジスタ回路は、縦続接続された各段の単位回路ＳＲｋがこのシフトパルスを順に受け渡しすることにより、出力信号ＧＯＵＴｋのアクティブなパルスを出力する。
図４（ａ）は、単位回路ＳＲｋの一例を示す図である。図４（ｂ）は単位回路ＳＲｋにおける信号波形を示す図である。
単位回路ＳＲｋは、５つのｎチャネル型薄膜トランジスタＴ１〜Ｔ５および容量部ＣＡＰを備えている。
Ｔ１は入力トランジスタである。Ｔ１のゲートおよびドレインはセット端子に接続され、Ｔ１のソースはＴ５のゲートに接続されている。Ｔ５は出力トランジスタである。Ｔ５のドレインはクロック入力端子に、ソースは出力端子に、それぞれ接続されている。すなわち、Ｔ５は伝送ゲートとして、クロック入力端子に入力されるクロック信号ＣＬＫ１の通過および遮断を行う。
容量部ＣＡＰは、出力トランジスタであるＴ５のゲートとソースとの間に接続されている。本明細書では、容量部ＣＡＰを「ブートストラップ容量部」と呼ぶことがある。また、Ｔ５のゲートに接続されたノードを「ノードｎｅｔＡ」、出力端子に接続されたノードを「ノードＧＯＵＴ」と称する。容量部ＣＡＰの一方の電極は、Ｔ５のゲートおよびノードｎｅｔＡに接続され、他方の電極は、Ｔ５のソースおよびノードＧＯＵＴに接続されている。
Ｔ３は、Ｌｏｗ電源入力端子とノードｎｅｔＡとの間に配置されている。Ｔ３は、ノードｎｅｔＡの電位を低下させるためのプルダウントランジスタである。Ｔ３のゲートはリセット端子に、ドレインはノードｎｅｔＡに、ソースはＬｏｗ電源入力端子に、それぞれ接続されている。プルダウントランジスタ（ここではＴ３）のゲートに接続されたノードを「ノードｎｅｔＢ」と称する。
ノードＧＯＵＴにはＴ２、Ｔ４が接続されている。Ｔ４のゲートはリセット端子に、ドレインは出力端子に、ソースはＬｏｗ電源入力端子に、それぞれ接続されている。Ｔ２のゲートはクロック信号ＣＬＫ２の入力端子に、ドレインはノードＧＯＵＴに、ソースはＬｏｗ電源入力端子に、それぞれ接続されている。
単位回路ＳＲｋでは、セット端子にシフトパルスが入力されるまでは、Ｔ４、Ｔ５がハイインピーダンス状態であるとともに、Ｔ２がクロック入力端子から入力されるクロック信号ＣＬＫ２がＨｉｇｈレベルになるたびにＯＮ状態となり、出力端子はＬｏｗを保持する期間となる。
図４（ｂ）に示すように、セット端子にシフトパルスが入力されると、出力信号ＧＯＵＴのアクティブなパルスであるゲートパルスの生成期間が開始され、Ｔ１がＯＮ状態となって容量部ＣＡＰを充電する。容量部ＣＡＰが充電されることにより、ゲートパルスのＨｉｇｈレベルをＶＧＨ、Ｔ１の閾値電圧をＶｔｈとすると、ノードｎｅｔＡの電位Ｖ（ｎｅｔＡ）はＶＧＨ−Ｖｔｈまで上昇する（Ｖ（ｎｅｔＡ）＝ＶＧＨ−Ｖｔｈ）。この結果、Ｔ５がＯＮ状態になり、クロック入力端子から入力されたクロック信号ＣＬＫ１がＴ５のソースに現れる。このクロックパルス（Ｈｉｇｈレベル）が入力された瞬間に容量部ＣＡＰのブートストラップ効果によってノードｎｅｔＡの電位が突き上げられるので、Ｔ５は大きなオーバドライブ電圧を得ることとなる。これにより、クロック入力端子に入力されたクロックパルスのＶＧＨのほぼ全振幅が出力端子に伝送されて出力され、ゲートパルスとなる。
セット端子へのシフトパルスの入力が終了すると、Ｔ１はＯＦＦ状態となり、ｎｅｔＡはフローティング状態を保持する。ゲート出力（ＧＯＵＴ）完了後、リセットパルス信号により、各ノードのフローティング状態は解除される。具体的には、次段の単位回路ＳＲｋ＋１のゲートパルスがリセットパルスとしてリセット端子に入力される。これにより、Ｔ３、Ｔ４がオン状態となり、ノードｎｅｔＡおよび出力端子がＬｏｗ電源電圧ＶＳＳに接続される。従って、Ｔ５がＯＦＦ状態となる。リセットパルスの入力が終了すると、この単位回路ＳＲｋのゲートパルスの生成期間は終了し、出力端子は再びＬｏｗを保持する期間となる。
・出力トランジスタＴ５および容量部ＣＡＰの構成
次いで、ゲートドライバＧＤにおける出力トランジスタＴ５および容量部（ブートストラップ容量部）ＣＡＰの構成を説明する。
図５（ａ）および（ｂ）は、それぞれ、本実施形態におけるゲートドライバＧＤ（１）の一部を例示する平面図およびＩＩＩ−ＩＩＩ’線に沿った断面図である。図５（ｃ）は、ゲートドライバＧＤ（１）における容量部ＣＡＰ（１）を説明するための模式図である。
ゲートドライバＧＤ（１）は、出力トランジスタＴ５および容量部ＣＡＰ（１）を有している。この例では、出力トランジスタＴ５および容量部ＣＡＰ（１）は一方向（Ｘ方向）に隣接して配置されており、出力トランジスタＴ５は容量部ＣＡＰ（１）よりも表示領域側に位置している。なお、容量部ＣＡＰ（１）が出力トランジスタＴ５よりも表示領域側に位置していてもよい。
基板の法線方向から見たとき、ゲートドライバＧＤ（１）の少なくとも一部は、シール部２３０（図１（ｂ））が形成される領域（以下、「シール領域」）２３０Ｒと重なるように配置されていてもよい。例えば、容量部ＣＡＰ（１）の少なくとも一部がシール領域２３０Ｒと重なっていてもよい。シール領域２３０Ｒは、例えばゲートドライバＧＤ（１）をＹ方向に横切って延びていてもよい。
この例では、基板の法線方向から見たとき、ゲートドライバＧＤ（１）の単位回路ＳＲｋのうち出力トランジスタＴ５は、シール領域２３０Ｒよりも表示領域側に位置し、ゲートドライバを構成する他の回路ＴＦＴおよび容量部ＣＡＰ（１）は、シール領域２３０Ｒと重なるように配置されている。なお、シール領域２３０Ｒとゲートドライバとの配置関係はこの例に限定されない。典型的には、シール領域２３０Ｒは、容量部ＣＡＰ（１）と少なくとも部分的に重なるように、あるいは、容量部ＣＡＰ（１）の近傍に配置される。
出力トランジスタＴ５は、ボトムゲート構造を有する酸化物半導体ＴＦＴである。出力トランジスタＴ５は、ゲート電極３Ｂと、ゲート電極３Ｂを覆うゲート絶縁層５と、ゲート絶縁層５を介してゲート電極３Ｂと重なるように配置された酸化物半導体層７Ｂと、酸化物半導体層７Ｂに電気的に接続されたソース電極８Ｂおよびドレイン電極９Ｂとを有する。ゲート電極３Ｂは下部メタル層Ｍ１内に形成され、ソース電極８Ｂおよびドレイン電極９Ｂは上部メタル層Ｍ２内に形成されている。酸化物半導体層７Ｂとソース電極８Ｂおよびドレイン電極９Ｂとの間にチャネル保護層１６が設けられていてもよい。
出力トランジスタＴ５およびゲートドライバを構成する他の回路ＴＦＴは、例えば、画素ＴＦＴ１０と共通の工程で形成されていてもよい。出力トランジスタＴ５は、他の回路ＴＦＴよりも大きいチャネル幅を有するように構成されていてもよい。例えば、出力トランジスタＴ５のソース電極８Ｂおよびドレイン電極９Ｂは、いわゆる櫛歯構造を有していてもよい。つまり、ソース電極８Ｂおよびドレイン電極９Ｂは、それぞれ、例えばＸ方向に延びる主部と、主部からＸ方向と交差する方向（Ｙ方向）に延びる複数の枝部（櫛歯部）とを有しており、ソース電極８Ｂおよびドレイン電極９Ｂの櫛歯部が互いにかみ合うように対向して配置されていてもよい。
容量部ＣＡＰ（１）は、図５（ｂ）および（ｃ）に示すように、下部透明導電層Ｍ３および上部透明導電層Ｍ４を利用して形成された透明容量（第１容量）Ｃａを含む。容量部ＣＡＰ（１）は、第１容量Ｃａの基板側に、下部メタル層Ｍ１および上部メタル層Ｍ２を利用して形成された容量（第２容量）Ｃｂをさらに含んでいてもよい。第１容量Ｃａと第２容量Ｃｂとは並列に接続されている。
第１容量Ｃａは、下部容量電極（「第１下部容量電極」と呼ぶことがある）２１と、上部容量電極（「第１上部容量電極」と呼ぶことがある）２３と、誘電体層１７のうちこれらの容量電極の間に位置する部分とを有する。下部容量電極２１は下部透明導電層Ｍ３内に形成され、上部容量電極２３は上部透明導電層Ｍ４内に形成された透明電極である。
下部容量電極２１および上部容量電極２３は、誘電体層１７を介して少なくとも部分的に重なるように配置されている。下部容量電極２１および上部容量電極２３の一方は、第１コンタクト部ＣＴ１において、出力トランジスタＴ５のゲート電極３ＢおよびノードｎｅｔＡに電気的に接続されている。下部容量電極２１および上部容量電極２３の他方は、第２コンタクト部ＣＴ２において、出力トランジスタＴ５のソース電極８ＢおよびノードＧＯＵＴに電気的に接続されている。
一方、第２容量Ｃｂは、下部メタル層Ｍ１内に形成された下部容量電極（「第２下部容量電極」と呼ぶことがある）３１と、上部メタル層Ｍ２内に形成された上部容量電極３３（「第２上部容量電極」と呼ぶことがある）と、これらの電極の間に位置する容量絶縁体とを含む。下部容量電極３１は、出力トランジスタＴ５のゲート電極３Ｂの延設部分であり、上部容量電極３３はソース電極８Ｂの延設部分であってもよい。これらの容量電極の間には、ゲート絶縁層５（またはゲート絶縁層５およびチャネル保護層１６）が位置している。下部容量電極３１は、出力トランジスタＴ５のゲート電極３ＢおよびノードｎｅｔＡに電気的に接続され、上部容量電極３３は、出力トランジスタＴ５のソース電極８ＢおよびノードＧＯＵＴと電気的に接続されている。
図５に示すゲートドライバＧＤ（１）では、第１容量Ｃａの下部容量電極２１は、第１コンタクト部ＣＴ１において、層間絶縁層１３に形成された開口部内で上部メタル接続部２５と接し、上部メタル接続部２５はゲート絶縁層５（またはゲート絶縁層５およびチャネル保護層１６）に形成された開口部内で下部メタル接続部２６と接していてもよい。上部メタル接続部２５は、上部メタル層Ｍ２に形成され、ノードｎｅｔＡを構成している。下部メタル接続部２６は、下部メタル層Ｍ１に形成され、下部容量電極３１およびゲート電極３Ｂに電気的に接続されている（ここでは、一体的に形成されている）。
上部容量電極２３は、第２コンタクト部ＣＴ２において、層間絶縁層１３および誘電体層１７に形成された開口部内で上部容量電極３３と接していてもよい。上部容量電極３３は、ソース電極８ＢおよびノードＧＯＵＴに電気的に接続されている（ここでは、一体的に形成されている）。
第１容量Ｃａは、Ｙ方向における回路幅に亘って配置されていてもよい。一方、第２容量Ｃｂは、Ｙ方向における回路幅の一部のみに配置されていてもよい。例えば、第２容量Ｃｂは、出力トランジスタＴ５とＹ方向に隣接して設けられていてもよい。これにより、Ｘ方向における回路幅（レイアウト幅）を増大させることなく、第２容量Ｃｂを形成できる。図示するように、ソース電極８ＢのうちＸ方向に延びる部分（主部）の幅を大きくし、主部のうち酸化物半導体層７Ｂと重ならない領域に第１コンタクト部ＣＴ１および第２容量Ｃｂを設けてもよい。
下部容量電極２１および上部容量電極２３の重なり面積、および、下部容量電極３１および上部容量電極３３の重なり面積は、容量部ＣＡＰが所定の容量を有するように適宜設定される。
ゲートドライバのうち出力トランジスタＴ５および容量部ＣＡＰ以外の部分上には、シールド層２８が形成されていてもよい。シールド層２８は、例えば下部透明導電層Ｍ３または上部透明導電層Ｍ４（ここでは上部透明導電層Ｍ４）内に形成されていてもよい。シールド層が下部透明導電層Ｍ３または上部透明導電層Ｍ４を用いて形成される場合、シールド層２８と容量部ＣＡＰの下部容量電極２１または上部容量電極２３とは、例えば表示領域の画素間距離と同じ或いはそれ以上の間隔を空けて配置される。
図６（ａ）および（ｂ）は、それぞれ、本実施形態における他の容量部ＣＡＰ（２）を示す断面図および模式図である。
図６（ａ）および（ｂ）に例示するように、下部容量電極２１は、第２コンタクト部ＣＴ２において、層間絶縁層１３に形成された開口部内で上部容量電極３３と接し、上部容量電極３３を介してソース電極８ＢおよびノードＧＯＵＴに電気的に接続されていてもよい。上部容量電極２３は、第１コンタクト部ＣＴ１において、誘電体層１７および層間絶縁層１３に形成された開口部内で上部メタル接続部２５と接し、上部メタル接続部２５はゲート絶縁層５およびチャネル保護層１６に形成された開口部内で下部メタル接続部２６と接していてもよい。上部容量電極２３は、上部メタル接続部２５を介してノードｎｅｔＡに電気的に接続され、下部メタル接続部２６を介してゲート電極３Ｂおよび下部容量電極３１に電気的に接続されていてもよい。
前述したように、従来のアクティブマトリクス基板では、ゲートメタル層およびソースメタル層を利用して容量部（ブートストラップ容量部）を形成しており、容量部のサイズが大きいために、ゲートドライバの回路面積を低減することが難しかった。また、狭額縁化のためにゲートドライバとシール領域とを重ねる場合には、容量部の電極にシール材を硬化させるための光を透過させる透光部（複数の開口または切り欠き部）を設けるため、容量部に要する面積がさらに増大するという問題があった。これに対し、本実施形態では、第１容量Ｃａの下部容量電極２１および上部容量電極２３を透明導電膜から形成するため、シール材を硬化させるために透光部を設ける必要がない。また、第２容量Ｃｂは、Ｙ方向の回路幅の一部のみに配置されており、第２容量Ｃｂに透光部を設けなくてもシール材の硬化は可能である。このため、従来よりも、容量部ＣＡＰの形成に要する面積または幅（レイアウト面積、レイアウト幅）を小さくでき、回路面積を低減することが可能になる。
本実施形態では、下部容量電極２１および上部容量電極２３は、共通電極または画素電極と同じ透明導電膜を用いて形成しているが、これらは透明導電膜を用いて形成されていればよく、共通電極および画素電極のいずれとも異なる膜を用いて形成されてもよい。また、容量部ＣＡＰおよび出力トランジスタＴ５のレイアウトやシール領域２３０Ｒとの位置関係も図示する例に限定されない。例えば、容量部ＣＡＰを出力トランジスタＴ５よりも表示領域側に配置してもよい。
なお、ゲートドライバＧＤ上にシールド層が設けられていなくてもよい。その場合、容量部ＣＡＰの第１容量Ｃａ一部または全部は、ゲートドライバＧＤを構成する回路素子および配線上に配置されてもよい。図７（ａ）および（ｂ）は、それぞれ、本実施形態におけるゲートドライバＧＤ（１）および他のゲートドライバＧＤ（３）を模式的に示す平面図である。図７（ｂ）に示すように、容量部ＣＡＰの第１容量Ｃａを他の回路素子または配線と重ねて配置することにより、ゲートドライバに要する面積または幅をさらに低減することが可能である。
（第２の実施形態）
第２の実施形態のアクティブマトリクス基板では、容量部ＣＡＰは、下部透明導電層Ｍ３および上部透明導電層Ｍ４から形成された第１容量Ｃａと、下部メタル層Ｍ１および上部メタル層Ｍ２から形成された第２容量Ｃｂとを有する。第１容量Ｃａと第２容量Ｃｂとは並列に接続されている。また、第１容量Ｃａと第２容量Ｃｂとは、基板の法線方向から見たとき、少なくとも部分的に重なるように配置されている。その他の構成は、第１の実施形態のアクティブマトリクス基板と同様であってもよい。以下、第１の実施形態と異なる点を主に説明し、同様の構成については説明を省略する。
図８（ａ）および（ｂ）は、それぞれ、ゲートドライバＧＤ（４）の一部を例示する平面図およびＩＶ−ＩＶ’線に沿った断面図である。図８（ｃ）は、ゲートドライバＧＤ（４）における容量部ＣＡＰ（４）を説明するための模式図である。
第１容量Ｃａは、前述の実施形態（図５）と同様に、下部透明導電層Ｍ３内に形成された下部容量電極２１と、上部透明導電層Ｍ４内に形成された上部容量電極２３と、誘電体層１７のうちこれらの容量電極の間に位置する部分とを含む。第１容量Ｃａは、透明な容量であるため、シール材を硬化させるための透光部を有していなくてもよい。
第２容量Ｃｂは、下部メタル層Ｍ１内に形成された下部容量電極３１と、上部透明導電層Ｍ４内に形成された上部容量電極３３と、これらの電極の間に位置する容量絶縁体とを含む。容量絶縁体は、ゲート絶縁層５のうち下部容量電極３１および上部容量電極３３との間に位置する部分を含む。出力トランジスタＴ５がエッチストップ型ＴＦＴの場合、容量絶縁体は、ゲート絶縁層５およびチャネル保護層１６を含んでもよい。下部メタル層Ｍ１は例えばゲートメタル層、上部メタル層Ｍ２は例えばソースメタル層である。
下部容量電極３１は、出力トランジスタＴ５のゲート電極３ＢおよびノードｎｅｔＡに電気的に接続され、上部容量電極３３は、出力トランジスタＴ５のソース電極８ＢおよびノードＧＯＵＴと電気的に接続されている。図示するように、下部容量電極３１はゲート電極３Ｂと一体的に形成され、上部容量電極３３はソース電極８Ｂと一体的に形成されていてもよい。
下部容量電極３１および上部容量電極３３は、容量絶縁体（ここではゲート絶縁層５およびチャネル保護層１６）を介して少なくとも部分的に重なるように配置されていればよい。下部容量電極３１および上部容量電極３３は、いずれも金属電極である。下部容量電極３１および上部容量電極３３には、それぞれ、シール材を硬化させるための透光部（開口）３１ｐ、３３ｐが設けられている。透光部（開口）３１ｐ、３３ｐの数、形状などは図示する例に限定されない。ただし、下部容量電極３１の開口部３１ｐと、上部容量電極３３の開口部３３ｐとは、法線方向から見たときに、少なくとも部分的に重なるように配置される。なお、下部容量電極３１および上部容量電極３３は、開口部３１ｐ、３３ｐの代わりに、あるいは開口部３１ｐ、３３ｐに加えて、切り欠き部を有していてもよい。第２容量ＣｂがＹ方向における回路幅に亘って配置されている場合には、透光部を設けることが好ましいが、第２容量ＣｂがＹ方向における回路幅の一部のみに配置され、シール材への光照射を妨げない場合には、第２容量Ｃｂに透光部を設けなくてもよい。
下部容量電極３１は、ゲートメタル層およびソースメタル層のうち基板側に配置されている層（下部メタル層Ｍ１）に形成され、上部容量電極３３は他方の層（上部メタル層Ｍ２）に形成されればよい。この例では、下部容量電極３１をゲートメタル層、上部容量電極３３をソースメタル層に形成したが、出力トランジスタＴ５がトップゲート構造を有する場合には、下部容量電極３１はソースメタル層、上部容量電極３３はゲートメタル層に形成され得る。
さらに、下部容量電極３１および／または上部容量電極３３は、ソースメタル層およびゲートメタル層以外の導電層、例えば、画素ＴＦＴの半導体層または半導体層を低抵抗化した導電層に形成されてもよい。すなわち、下部メタル層Ｍ１および／または上部メタル層Ｍ２は、ソースメタル層およびゲートメタル層以外の導電層であってもよい。
この例では、下部容量電極３１および上部容量電極３３の両方が金属電極であるが、一方のみが金属電極であってもよい。金属電極には、シール材を硬化させるための透光部が設けられる。
第１容量Ｃａの下部容量電極２１および上部容量電極２３の一方は、第１コンタクト部ＣＴ１において、第２容量Ｃｂの下部容量電極３１に接続され、下部容量電極３１を介して、出力トランジスタＴ５のゲート電極３ＢおよびノードｎｅｔＡに電気的に接続されている。下部容量電極２１および上部容量電極２３の他方は、第２コンタクト部ＣＴ２において、第２容量Ｃｂの上部容量電極３３およびソース電極８Ｂに接続され、ソース電極８Ｂを介してノードＧＯＵＴに電気的に接続されている。
この例では、下部容量電極２１は、第１コンタクト部ＣＴ１において、層間絶縁層１３に形成された開口部内で上部メタル接続部２５と接し、上部メタル接続部２５はゲート絶縁層５に形成された開口部内で下部容量電極３１と接していてもよい。上部メタル接続部２５は、上部メタル層Ｍ２に形成され、ノードｎｅｔＡを構成している。下部容量電極３１は、下部メタル層Ｍ１に形成され、ゲート電極３Ｂに電気的に接続されている（ここでは、一体的に形成されている）。
上部容量電極２３は、第２コンタクト部ＣＴ２において、層間絶縁層１３および誘電体層１７に形成された開口部内で上部容量電極３３と接していてもよい。上部容量電極３３は、出力トランジスタＴ５のソース電極８ＢおよびノードＧＯＵＴに電気的に接続されている（ここでは、一体的に形成されている）。
図９（ａ）および（ｂ）は、それぞれ、本実施形態における他の容量部ＣＡＰ（５）を示す断面図および模式図である。
図９に例示するように、下部容量電極２１は、第２コンタクト部ＣＴ２において、層間絶縁層１３に形成された開口部内で上部容量電極３３と接し、上部容量電極３３を介してソース電極８ＢおよびノードＧＯＵＴに電気的に接続されていてもよい。上部容量電極２３は、第１コンタクト部ＣＴ１において、誘電体層１７および層間絶縁層１３に形成された開口部内で上部メタル接続部２５と接し、上部メタル接続部２５はゲート絶縁層５に形成された開口部内で下部容量電極３１と接していてもよい。上部容量電極２３は、上部メタル接続部２５を介してノードｎｅｔＡに電気的に接続され、下部容量電極３１を介してゲート電極３Ｂに電気的に接続されていてもよい。
本実施形態では、第１容量Ｃａおよび第２容量Ｃｂは、基板の法線方向から見たとき、少なくとも部分的に重なっている。これにより、第１の実施形態よりも、容量部ＣＡＰに要する面積または幅（レイアウト面積、レイアウト幅）をさらに低減できる。本実施形態でも、下部容量電極２１および上部容量電極２３の重なり面積、および、下部容量電極３１および上部容量電極３３の重なり面積は、容量部ＣＡＰが所定の容量を有するように適宜設定される。
ゲートドライバＧＤ上にシールド層２８を設けない場合には、第１容量Ｃａは、第２容量Ｃｂ上のみでなく、他の回路素子上にも配置されていてもよい。これにより、回路面積をさらに低減できる。
＜容量部ＣＡＰの面積および容量の試算＞
ここで、第１および第２の実施形態における容量部ＣＡＰの容量およびサイズを試算したので、その結果を説明する。
なお、比較のため、容量部ＣＡＰが下部メタル層Ｍ１および上部メタル層Ｍ２を利用した第２容量Ｃｂのみを有する場合の容量部ＣＡＰのサイズも試算した。図１４（ａ）および（ｂ）は、それぞれ、比較例のゲートドライバ９００における出力トランジスタＴ５および容量部ＣＡＰ（９００）の平面図および断面図である。図１４では、図８と同様の構成要素には同じ参照符号を付している。比較例の容量部ＣＡＰ（９００）は、第２容量Ｃｂを有し、かつ、透明な第１容量Ｃａを有さない。第２容量Ｃｂの容量電極３１、３３はいずれも金属電極であり、透光部として、複数の開口部３１ｐ、３３ｐを有している。
図１０（ａ）〜（ｄ）は、それぞれ、比較例のゲートドライバ９００（図１４）、および実施例１〜３のゲートドライバ３０１、３０２、３０３の概略を示す平面図である。実施例１〜３のゲートドライバ３０１、３０２、３０３は、それぞれ、ゲートドライバＧＤ（１）（図５）、ゲートドライバＧＤ（４）（図８）、およびゲートドライバＧＤ（３）（図７）と同様の構造を有している。
ここでは、シール領域２３０Ｒの延びる方向をＹ方向とし、Ｙ方向に直交する方向をＸ方向とし、各回路はシール領域２３０ＲをＸ方向に横切って形成されるものとした。また、各回路のＹ方向における幅Ｗｙを一定として、容量部ＣＡＰを形成するために要するＸ方向の幅Ｗｃを算出し、各回路のＸ方向の幅Ｗｘをどの程度縮小できるかを検討した。
試算では、下部メタル層Ｍ１および上部メタル層Ｍ２を利用した第２容量Ｃｂの単位面積あたりの単位容量を９．６７×１０−５ｐＦ／μｍ２、下部透明導電層Ｍ３および上部透明導電層Ｍ４を利用した第１容量Ｃａの単位面積あたりの単位容量を４．４３×１０−４ｐＦ／μｍ２とした。結果を表１に示す。
Figure 0006718988
なお、実施例１では、非表示領域におけるシール領域２３０Ｒの位置が比較例と同じであると仮定し、シール領域２３０Ｒへの透光性を考慮した場合のレイアウトを採用している。実施例２および３では、回路幅をより縮小できるレイアウトを採用し、そのレイアウトに合せてシール領域２３０Ｒの位置を比較例よりもずらしている。
比較例では、容量部ＣＡＰ（９００）の電極に所定の面積の透光部を設ける必要がある。容量部ＣＡＰ（９００）の形成に要するＸ方向の幅Ｗｃは、所定の容量を得るための電極の重なり面積と透光部の面積との和によって決まる。例えば、約１．６ｐＦの容量部ＣＡＰ（９００）を形成しようとすると、容量部ＣＡＰに要する幅Ｗｃは１５９μｍとなる。
これに対し、ゲートドライバ３０１では、容量部ＣＡＰ（１）に透光部を設ける必要がない。このため、容量部ＣＡＰ（１）に要する幅（第１容量Ｃａの幅）Ｗｃを１０３．４μｍに縮小しても、約５．０ｐＦの容量を有することが可能である。また、ゲートドライバ３０３では、容量部ＣＡＰ（４）に要する幅Ｗｃを４８．５μｍに縮小しても、約２．８ｐＦの容量（第１容量Ｃａおよび第２容量Ｃｂの合計容量）を確保できる。さらに、ゲートドライバ３０２のように、第１容量Ｃａを他の回路素子と重ねて配置することにより、容量部ＣＡＰを形成するための幅Ｗｃを確保しなくてもよくなる（Ｗｃ＝０）。従って、容量部ＣＡＰ（１）と同等の容量を確保しつつ、ゲートドライバＧＤ（１）よりも、回路全体の幅Ｗｘをさらに１０３．４μｍ低減できる。このように、第１および第２の実施形態によると、比較例よりも回路に要する面積または幅を低減でき、非表示領域の狭小化を実現できることが分かる。
（第３の実施形態）
第３の実施形態は、モノリシックに形成された周辺回路を有するアクティブマトリクス基板と、液晶層と、対向基板とを備えた表示装置である。本実施形態の表示装置は、容量部ＣＡＰの上部容量電極がアクティブマトリクス基板上ではなく、対向基板上に設けられる点で、前述した実施形態と異なる。
本実施形態は、例えば、ＴＮモード、ＶＡモード等の縦電界モードの表示装置に好適に適用され得る。また、インセルタッチパネル型表示装置に好適に適用され得る。インセルタッチパネル型表示装置では、対向基板上に形成された透明導電膜をパターニングして、対向基板上に共通電極とタッチセンサ用の電極とを兼ねた透明電極を形成する場合がある。このような表示装置に本実施形態を適用すると、透明電極を形成するためのパターニング工程で、対向基板上に容量部ＣＡＰの上部容量電極を同時に形成できるので、製造工程を追加することなく、透明な第１容量Ｃａを有する容量部ＣＡＰを形成できる。なお、インセルタッチパネル型表示装置の構造や動作は、例えば特開２０１４−１０９９０４号公報などに開示されている。参考のため、特開２０１４−１０９９０４号公報の開示内容の全てを本明細書に援用する。
図１１（ａ）は、本実施形態におけるゲートドライバの容量部ＣＡＰ（６）の断面図であり、図１１（ｂ）は、容量部ＣＡＰ（６）の模式図である。
本実施形態の表示装置は、アクティブマトリクス基板１０１と、対向基板２１１と、液晶層２２０とを備える。液晶層２２０は、アクティブマトリクス基板１０１および対向基板２１１の間に配置されている。液晶層２２０の周囲には、液晶材料を封入するためのシール部２３０が設けられている。シール部２３０は、導電性粒子５１を含んでいてもよい。あるいは、シール部２３０は、導電性を有する樹脂から形成されていてもよい。
アクティブマトリクス基板１０１は、下部メタル層Ｍ１、上部メタル層Ｍ２および下部透明導電層Ｍ３を有するが、誘電体層１７および上部透明導電層Ｍ４を有していない点で前述したアクティブマトリクス基板１００と異なる。アクティブマトリクス基板１０１では、下部透明導電層Ｍ３は、表示領域に配置された、画素電極ＰＥとして機能する下部透明電極（不図示）と、非表示領域に配置された、第１容量Ｃａの下部容量電極４１とを含む。下部透明導電層Ｍ３は、非表示領域に配置された透明接続部３５をさらに含んでもよい。
対向基板２１１は、不図示の基板（例えばガラス基板）と、不図示のカラーフィルタ層と、基板の液晶層側に配置された上部透明導電層Ｍ４とを含む。上部透明導電層Ｍ４は、表示領域に配置された、共通電極ＣＥとして機能する上部透明電極（不図示）と、非表示領域に配置された、第１容量Ｃａの上部容量電極４３とを含む。
本実施形態におけるゲートドライバＧＤの容量部ＣＡＰ（６）の構成をより具体的に説明する。
容量部ＣＡＰ（６）は、第１容量Ｃａと、第１容量Ｃａに並列に接続された第２容量Ｃｂとを含む。容量部ＣＡＰ（６）は、シール部２３０よりも表示領域側に配置されている。なお、ゲートドライバＧＤのうち少なくとも第１容量Ｃａがシール部２３０よりも表示領域側に配置されていればよい。
第１容量Ｃａは、アクティブマトリクス基板１０１において下部透明導電層Ｍ３に形成された下部容量電極（第１下部容量電極）４１と、対向基板２１１において上部透明導電層Ｍ４に形成された上部容量電極（第１上部容量電極）４３と、下部容量電極４１および上部容量電極４３の間に位置する容量絶縁体とを有する。容量絶縁体は、液晶層２２０を含む。下部容量電極４１および上部容量電極４３は、非表示領域において、液晶層２２０を挟んで対向するように配置されている。
第２容量Ｃｂは、下部メタル層Ｍ１に形成されたお下部容量電極３１と、上部メタル層Ｍ２に形成された上部容量電極３３とを有する。第２容量Ｃｂの構成は、図８を参照しながら前述した構成と同様である。
第１容量Ｃａの下部容量電極４１および上部容量電極４３の一方は、第１コンタクト部ＣＴ１において、第２容量Ｃｂの下部容量電極３１に接続され、下部容量電極３１を介して出力トランジスタＴ５のゲート電極３ＢおよびノードｎｅｔＡに電気的に接続されている。下部容量電極４１および上部容量電極４３の他方は、第２コンタクト部ＣＴ２において、第２容量Ｃｂの上部容量電極３３に接続され、上部容量電極３３を介して出力トランジスタＴ５のソース電極８ＢおよびノードＧＯＵＴに電気的に接続されている。
図１１に示す例では、下部容量電極４１は、第１コンタクト部ＣＴ１において、シール部２３０を介して、透明接続部３５に電気的に接続されている。この例では、シール部２３０はＡｕ粒子などの導電性粒子５１を含んでおり、この導電性粒子５１によって下部容量電極４１と透明接続部３５とが電気的に接続され得る。透明接続部３５は、例えば下部透明導電層Ｍ３内に形成される。透明接続部３５は、下部容量電極４１とは電気的に分離されている。透明接続部３５は、絶縁層（ここでは層間絶縁層１３、ゲート絶縁層５およびチャネル保護層１６）に形成された開口部内で、下部容量電極３１と接していてもよい。下部容量電極３１は、ゲート電極３ＢおよびノードｎｅｔＡに電気的に接続されている（ここでは、一体的に形成されている）。
上部容量電極４３は、第２コンタクト部ＣＴ２において、層間絶縁層１３に形成された開口部内で上部容量電極３３と接している。上部容量電極３３は、出力トランジスタＴ５のソース電極８ＢおよびノードＧＯＵＴに電気的に接続されている（ここでは、一体的に形成されている）。
図１２（ａ）は、本実施形態における他のゲートドライバの容量部ＣＡＰ（７）の断面図であり、図１２（ｂ）は、容量部ＣＡＰ（７）の模式図である。
図示するように、下部容量電極４１は、第１コンタクト部ＣＴ１において、層間絶縁層１３、ゲート絶縁層５およびチャネル保護層１６に形成された開口部内で下部容量電極３１と接し、下部容量電極３１を介してノードｎｅｔＡおよびゲート電極３Ｂに電気的に接続されていてもよい。上部容量電極４３は、第２コンタクト部ＣＴ２において、シール部２３０を介して透明接続部３５と接していてもよい。透明接続部３５は、層間絶縁層１３に形成された開口部内で上部容量電極３３と接し、上部容量電極３３を介して、出力トランジスタＴ５のソース電極８ＢおよびにノードＧＯＵＴに電気的に接続されていてもよい。
第１容量Ｃａおよび第２容量Ｃｂは、基板の法線方向から見たとき、少なくとも部分的に重なっていてもよい。これにより、容量部ＣＡＰに要する面積または幅（レイアウト面積、レイアウト幅）をさらに低減できる。
なお、上記では、下部透明導電層Ｍ３は画素電極を含み、上部透明導電層Ｍ４は共通電極を含む透明導電層であるが、下部透明導電層Ｍ３および上部透明導電層Ｍ４は、それぞれ、アクティブマトリクス基板および対向基板上に形成された透明導電層であればよく、他の透明電極を含む層であってもよい。
＜ＴＦＴ構造＞
上述した第１〜第３の実施形態の画素ＴＦＴおよび回路ＴＦＴ（出力トランジスタＴ５を含む）は、エッチストップ型であってもよいし、チャネルエッチ型であってもよい。
チャネルエッチ型のＴＦＴでは、チャネル領域上にエッチストップ層が形成されておらず、ソースおよびドレイン電極のチャネル側の端部下面は、酸化物半導体層の上面と接するように配置されている（図１３の薄膜トランジスタ７１０Ｂ参照）。チャネルエッチ型のＴＦＴは、例えば酸化物半導体層上にソース・ドレイン電極用の導電膜を形成し、ソース・ドレイン分離を行うことによって形成される。ソース・ドレイン分離工程において、チャネル領域の表面部分がエッチングされる場合がある。
一方、エッチストップ型ＴＦＴでは、チャネル領域上にエッチストップ層が形成されており、ソースおよびドレイン電極のチャネル側の端部下面は、例えばエッチストップ層上に位置する。エッチストップ型のＴＦＴは、例えば酸化物半導体層のうちチャネル領域となる部分を覆うエッチストップ層を形成した後、酸化物半導体層およびエッチストップ層上にソース・ドレイン電極用の導電膜を形成し、ソース・ドレイン分離を行うことによって形成される。
＜酸化物半導体＞
画素ＴＦＴ１０および回路ＴＦＴ（出力トランジスタＴ５を含む）の半導体層は、シリコン半導体層であってもよいし、酸化物半導体層であってもよい。
酸化物半導体層に含まれる酸化物半導体は、アモルファス酸化物半導体であってもよいし、結晶質部分を有する結晶質酸化物半導体であってもよい。結晶質酸化物半導体としては、多結晶酸化物半導体、微結晶酸化物半導体、ｃ軸が層面に概ね垂直に配向した結晶質酸化物半導体などが挙げられる。
酸化物半導体層は、２層以上の積層構造を有していてもよい。酸化物半導体層が積層構造を有する場合には、酸化物半導体層は、非晶質酸化物半導体層と結晶質酸化物半導体層とを含んでいてもよい。あるいは、結晶構造の異なる複数の結晶質酸化物半導体層を含んでいてもよい。また、複数の非晶質酸化物半導体層を含んでいてもよい。酸化物半導体層が上層と下層とを含む２層構造を有する場合、上層に含まれる酸化物半導体のエネルギーギャップは、下層に含まれる酸化物半導体のエネルギーギャップよりも大きいことが好ましい。ただし、これらの層のエネルギーギャップの差が比較的小さい場合には、下層の酸化物半導体のエネルギーギャップが上層の酸化物半導体のエネルギーギャップよりも大きくてもよい。
非晶質酸化物半導体および上記の各結晶質酸化物半導体の材料、構造、成膜方法、積層構造を有する酸化物半導体層の構成などは、例えば特開２０１４−００７３９９号公報に記載されている。参考のために、特開２０１４−００７３９９号公報の開示内容の全てを本明細書に援用する。
酸化物半導体層は、例えば、Ｉｎ、ＧａおよびＺｎのうち少なくとも１種の金属元素を含んでもよい。本実施形態では、酸化物半導体層は、例えば、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の半導体（例えば酸化インジウムガリウム亜鉛）を含む。ここで、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の半導体は、Ｉｎ（インジウム）、Ｇａ（ガリウム）、Ｚｎ（亜鉛）の三元系酸化物であって、Ｉｎ、ＧａおよびＺｎの割合（組成比）は特に限定されず、例えばＩｎ：Ｇａ：Ｚｎ＝２：２：１、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１、Ｉｎ：Ｇａ：Ｚｎ＝１：１：２等を含む。このような酸化物半導体層は、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の半導体を含む酸化物半導体膜から形成され得る。
Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の半導体は、アモルファスでもよいし、結晶質でもよい。結晶質Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の半導体としては、ｃ軸が層面に概ね垂直に配向した結晶質Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の半導体が好ましい。
なお、結晶質Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の半導体の結晶構造は、例えば、上述した特開２０１４−００７３９９号公報、特開２０１２−１３４４７５号公報、特開２０１４−２０９７２７号公報などに開示されている。参考のために、特開２０１２−１３４４７５号公報および特開２０１４−２０９７２７号公報の開示内容の全てを本明細書に援用する。Ｉｎ−Ｇａ−Ｚｎ−Ｏ系半導体層を有するＴＦＴは、高い移動度（ａ−ＳｉＴＦＴに比べ２０倍超）および低いリーク電流（ａ−ＳｉＴＦＴに比べ１００分の１未満）を有しているので、駆動ＴＦＴ（例えば、複数の画素を含む表示領域の周辺に、表示領域と同じ基板上に設けられる駆動回路に含まれるＴＦＴ）および画素ＴＦＴ（画素に設けられるＴＦＴ）として好適に用いられる。
酸化物半導体層は、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系半導体の代わりに、他の酸化物半導体を含んでいてもよい。例えばＩｎ−Ｓｎ−Ｚｎ−Ｏ系半導体（例えばＩｎ２Ｏ３−ＳｎＯ２−ＺｎＯ；ＩｎＳｎＺｎＯ）を含んでもよい。Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系半導体は、Ｉｎ（インジウム）、Ｓｎ（スズ）およびＺｎ（亜鉛）の三元系酸化物である。あるいは、酸化物半導体層は、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系半導体、Ｉｎ−Ａｌ−Ｓｎ−Ｚｎ−Ｏ系半導体、Ｚｎ−Ｏ系半導体、Ｉｎ−Ｚｎ−Ｏ系半導体、Ｚｎ−Ｔｉ−Ｏ系半導体、Ｃｄ−Ｇｅ−Ｏ系半導体、Ｃｄ−Ｐｂ−Ｏ系半導体、ＣｄＯ（酸化カドミウム）、Ｍｇ−Ｚｎ−Ｏ系半導体、Ｉｎ−Ｇａ−Ｓｎ−Ｏ系半導体、Ｉｎ−Ｇａ−Ｏ系半導体、Ｚｒ−Ｉｎ−Ｚｎ−Ｏ系半導体、Ｈｆ−Ｉｎ−Ｚｎ−Ｏ系半導体、Ａｌ−Ｇａ−Ｚｎ−Ｏ系半導体、Ｇａ−Ｚｎ−Ｏ系半導体などを含んでいてもよい。
（第４の実施形態）
以下、図面を参照しながら、本発明による半導体装置の第４の実施形態を説明する。本実施形態の半導体装置は、同一基板上に形成された酸化物半導体ＴＦＴと結晶質シリコンＴＦＴとを備えるアクティブマトリクス基板である。
アクティブマトリクス基板は、画素毎にＴＦＴ（画素用ＴＦＴ）を備えている。画素用ＴＦＴとしては、例えばＩｎ−Ｇａ−Ｚｎ−Ｏ系の半導体膜を活性層とする酸化物半導体ＴＦＴが用いられる。
画素用ＴＦＴと同一基板上に、周辺駆動回路の一部または全体を一体的に形成することもある。このようなアクティブマトリクス基板は、ドライバモノリシックのアクティブマトリクス基板と呼ばれる。ドライバモノリシックのアクティブマトリクス基板では、周辺駆動回路は、複数の画素を含む領域（表示領域）以外の領域（非表示領域または額縁領域）に設けられる。周辺駆動回路を構成するＴＦＴ（回路用ＴＦＴ）は、例えば、多結晶シリコン膜を活性層とした結晶質シリコンＴＦＴが用いられる。このように、画素用ＴＦＴとして酸化物半導体ＴＦＴを用い、回路用ＴＦＴとして結晶質シリコンＴＦＴを用いると、表示領域では消費電力を低くすることが可能となり、さらに、額縁領域を小さくすることが可能となる。
画素用ＴＦＴとして、図２に示す画素ＴＦＴ１０を適用することが可能である。この点については後述する。
図１３は、本実施形態のアクティブマトリクス基板７００の一部を例示する模式的な断面図である。
図１３に示すように、アクティブマトリクス基板７００において、表示領域ＤＲの各画素には画素用ＴＦＴとして第２薄膜トランジスタ７１０Ｂが形成され、非表示領域ＦＲの駆動回路形成領域には回路用ＴＦＴとして第１薄膜トランジスタ７１０Ａが形成されている。前述した実施形態の出力トランジスタＴ５として第１薄膜トランジスタ７１０Ａを用いてもよい。
アクティブマトリクス基板７００は、基板７１１と、基板７１１の表面に形成された下地膜７１２と、下地膜７１２上に形成された第１薄膜トランジスタ７１０Ａと、下地膜７１２上に形成された第２薄膜トランジスタ７１０Ｂとを備えている。第１薄膜トランジスタ７１０Ａは、結晶質シリコンを主として含む活性領域を有する結晶質シリコンＴＦＴである。第２薄膜トランジスタ７１０Ｂは、酸化物半導体を主として含む活性領域を有する酸化物半導体ＴＦＴである。第１薄膜トランジスタ７１０Ａおよび第２薄膜トランジスタ７１０Ｂは、基板７１１に一体的に作り込まれている。ここでいう「活性領域」とは、ＴＦＴの活性層となる半導体層のうちチャネルが形成される領域を指すものとする。
第１薄膜トランジスタ７１０Ａは、下地膜７１２上に形成された結晶質シリコン半導体層（例えば低温ポリシリコン層）７１３と、結晶質シリコン半導体層７１３を覆う第１の絶縁層７１４と、第１の絶縁層７１４上に設けられたゲート電極７１５Ａとを有している。第１の絶縁層７１４のうち結晶質シリコン半導体層７１３とゲート電極７１５Ａとの間に位置する部分は、第１薄膜トランジスタ７１０Ａのゲート絶縁膜として機能する。結晶質シリコン半導体層７１３は、チャネルが形成される領域（活性領域）７１３ｃと、活性領域の両側にそれぞれ位置するソース領域７１３ｓおよびドレイン領域７１３ｄとを有している。この例では、結晶質シリコン半導体層７１３のうち、第１の絶縁層７１４を介してゲート電極７１５Ａと重なる部分が活性領域７１３ｃとなる。第１薄膜トランジスタ７１０Ａは、また、ソース領域７１３ｓおよびドレイン領域７１３ｄにそれぞれ接続されたソース電極７１８ｓＡおよびドレイン電極７１８ｄＡを有している。ソースおよびドレイン電極７１８ｓＡ、７１８ｄＡは、ゲート電極７１５Ａおよび結晶質シリコン半導体層７１３を覆う層間絶縁膜（ここでは、第２の絶縁層７１６）上に設けられ、層間絶縁膜に形成されたコンタクトホール内で結晶質シリコン半導体層７１３と接続されていてもよい。
第２薄膜トランジスタ７１０Ｂは、下地膜７１２上に設けられたゲート電極７１５Ｂと、ゲート電極７１５Ｂを覆う第２の絶縁層７１６と、第２の絶縁層７１６上に配置された酸化物半導体層７１７とを有している。図示するように、第１薄膜トランジスタ７１０Ａのゲート絶縁膜である第１の絶縁層７１４が、第２薄膜トランジスタ７１０Ｂを形成しようとする領域まで延設されていてもよい。この場合には、酸化物半導体層７１７は、第１の絶縁層７１４上に形成されていてもよい。第２の絶縁層７１６のうちゲート電極７１５Ｂと酸化物半導体層７１７との間に位置する部分は、第２薄膜トランジスタ７１０Ｂのゲート絶縁膜として機能する。酸化物半導体層７１７は、チャネルが形成される領域（活性領域）７１７ｃと、活性領域の両側にそれぞれ位置するソースコンタクト領域７１７ｓおよびドレインコンタクト領域７１７ｄを有している。この例では、酸化物半導体層７１７のうち、第２の絶縁層７１６を介してゲート電極７１５Ｂと重なる部分が活性領域７１７ｃとなる。また、第２薄膜トランジスタ７１０Ｂは、ソースコンタクト領域７１７ｓおよびドレインコンタクト領域７１７ｄにそれぞれ接続されたソース電極７１８ｓＢおよびドレイン電極７１８ｄＢをさらに有している。尚、基板７１１上に下地膜７１２を設けない構成も可能である。
薄膜トランジスタ７１０Ａ、７１０Ｂは、パッシベーション膜７１９および平坦化膜７２０で覆われている。画素用ＴＦＴとして機能する第２薄膜トランジスタ７１０Ｂでは、ゲート電極７１５Ｂはゲートバスライン（図示せず）、ソース電極７１８ｓＢはソースバスライン（図示せず）、ドレイン電極７１８ｄＢは画素電極７２３に接続されている。この例では、ドレイン電極７１８ｄＢは、パッシベーション膜７１９および平坦化膜７２０に形成された開口部内で、対応する画素電極７２３と接続されている。ソース電極７１８ｓＢにはソースバスラインを介してビデオ信号が供給され、ゲートバスラインからのゲート信号に基づいて画素電極７２３に必要な電荷が書き込まれる。
なお、図示するように、平坦化膜７２０上にコモン電極として透明導電層７２１が形成され、透明導電層（コモン電極）７２１と画素電極７２３との間に第３の絶縁層７２２が形成されていてもよい。この場合、画素電極７２３にスリット状の開口が設けられていてもよい。このようなアクティブマトリクス基板７００は、例えばＦＦＳモードの表示装置に適用され得る。
本実施形態の第２薄膜トランジスタ７１０Ｂとして、前述した実施形態の画素ＴＦＴ１０を用いることができる。画素ＴＦＴ１０を適用する場合、画素ＴＦＴ１０におけるゲート電極３Ａ、ゲート絶縁層５、酸化物半導体層７Ａ、ソースおよびドレイン電極８Ａ、９Ａを、それぞれ、図１３に示すゲート電極７１５Ｂ、第２の絶縁層（ゲート絶縁層）７１６、酸化物半導体層７１７、ソースおよびドレイン電極７１８ｓＢ、７１８ｄＢに対応させてもよい。
また、非表示領域に検査回路が一体的に形成されていてもよい。検査回路を構成するＴＦＴ（検査用ＴＦＴ）として、酸化物半導体ＴＦＴである薄膜トランジスタ７１０Ｂを用いてもよい。なお、検査ＴＦＴおよび検査回路は、例えば、半導体チップが実装される領域に形成されてもよい。
図示する例では、第１薄膜トランジスタ７１０Ａは、ゲート電極７１５Ａと基板７１１（下地膜７１２）との間に結晶質シリコン半導体層７１３が配置されたトップゲート構造を有している。一方、第２薄膜トランジスタ７１０Ｂは、酸化物半導体層７１７と基板７１１（下地膜７１２）との間にゲート電極７１５Ｂが配置されたボトムゲート構造を有している。このような構造を採用することにより、同一基板７１１上に、２種類の薄膜トランジスタ７１０Ａ、７１０Ｂを一体的に形成する際に、製造工程数や製造コストの増加をより効果的に抑えることが可能である。
第１薄膜トランジスタ７１０Ａおよび第２薄膜トランジスタ７１０ＢのＴＦＴ構造は上記に限定されない。例えば、これらの薄膜トランジスタ７１０Ａ、７１０Ｂは同じＴＦＴ構造を有していてもよい。あるいは、第１薄膜トランジスタ７１０Ａがボトムゲート構造、第２薄膜トランジスタ７１０Ｂがトップゲート構造を有していてもよい。また、ボトムゲート構造の場合、薄膜トランジスタ７１０Ｂのようにチャネルエッチ型でもよいし、エッチストップ型でもよい。また、ソース電極およびドレイン電極が半導体層の下方に位置するボトムコンタクト型でもよい。
第２薄膜トランジスタ７１０Ｂのゲート絶縁膜である第２の絶縁層７１６は、第１薄膜トランジスタ７１０Ａが形成される領域まで延設され、第１薄膜トランジスタ７１０Ａのゲート電極７１５Ａおよび結晶質シリコン半導体層７１３を覆う層間絶縁膜として機能してもよい。このように第１薄膜トランジスタ７１０Ａの層間絶縁膜と第２薄膜トランジスタ７１０Ｂのゲート絶縁膜とが同一の層（第２の絶縁層）７１６内に形成されている場合、第２の絶縁層７１６は積層構造を有していてもよい。例えば、第２の絶縁層７１６は、水素を供給可能な水素供与性の層（例えば窒化珪素層）と、水素供与性の層上に配置された、酸素を供給可能な酸素供与性の層（例えば酸化珪素層）とを含む積層構造を有していてもよい。
第１薄膜トランジスタ７１０Ａのゲート電極７１５Ａと、第２薄膜トランジスタ７１０Ｂのゲート電極７１５Ｂとは、同一層内に形成されていてもよい。また、第１薄膜トランジスタ７１０Ａのソースおよびドレイン電極７１８ｓＡ、７１８ｄＡと、第２薄膜トランジスタ７１０Ｂのソースおよびドレイン電極７１８ｓＢ、７１８ｄＢとは、同一の層内に形成されていてもよい。「同一層内に形成されている」とは、同一の膜（導電膜）を用いて形成されていることをいう。これにより、製造工程数および製造コストの増加を抑制できる。
本発明の実施形態は、アクティブマトリクス基板におけるモノリシックゲートドライバに好適に適用され得る。このようなアクティブマトリクス基板は、液晶表示装置、有機エレクトロルミネセンス（ＥＬ）表示装置および無機エレクトロルミネセンス表示装置等の表示装置、イメージセンサー装置等の撮像装置、画像入力装置、指紋読み取り装置、半導体メモリ等の種々の電子装置に適用される。
１ ：基板
３Ａ、３Ｂ ：ゲート電極
５ ：ゲート絶縁層
７Ａ、７Ｂ ：酸化物半導体層
８Ａ、８Ｂ ：ソース電極
９Ａ、９Ｂ ：ドレイン電極
１０ ：画素ＴＦＴ
１１ ：無機絶縁層
１２ ：有機絶縁層
１３ ：層間絶縁層
１５ ：下部透明電極
１５ｐ ：開口部
１６ ：チャネル保護層
１７ ：誘電体層
１９ ：上部透明電極
２１、３１、４１ ：下部容量電極
２３、３３、４３ ：上部容量電極
２５ ：上部メタル接続部
２６ ：下部メタル接続部
２８ ：シールド層
３１ｐ、３３ｐ ：開口部
３５ ：透明接続部
５１ ：導電性粒子
１００、１０１ ：アクティブマトリクス基板
２００ ：液晶表示装置（ＬＣＤパネル）
２１０、２１１ ：対向基板
２２０ ：液晶層
２３０ ：シール部
２３０Ｒ ：シール領域
ＣＡＰ、ＣＡＰ（１）〜ＣＡＰ（７） ：容量部
Ｔ１〜Ｔ５ ：ｎチャネル型薄膜トランジスタ
Ｃａ ：第１容量
Ｃｂ ：第２容量
Ｍ１ ：下部メタル層
Ｍ２ ：上部メタル層
Ｍ３ ：下部透明導電層
Ｍ４ ：上部透明導電層
ＤＲ ：表示領域
ＦＲ ：非表示領域
ＧＤ ：ゲートドライバ
ＳＤ ：ソースドライバ
Ｐ ：画素領域
ＣＥ ：共通電極
ＰＥ ：画素電極
ＧＬ ：ゲートバスライン
ＳＬ ：ソースバスライン

Claims (19)

  1. 複数の画素を含む表示領域と、前記表示領域の周辺に設けられた非表示領域とを有し、
    基板と、
    前記基板に支持され、かつ、前記非表示領域に配置された周辺回路であって、第１のＴＦＴと容量部とを含む周辺回路と、
    前記表示領域において、前記複数の画素のそれぞれに配置された下部透明電極と、前記下部透明電極の上に誘電体層を介して配置された上部透明電極と
    を備えたアクティブマトリクス基板であって、
    前記第１のＴＦＴのゲート電極を含むゲートメタル層と、
    前記第１のＴＦＴのソース電極を含むソースメタル層と、
    前記ゲートメタル層および前記ソースメタル層よりも上方に位置し、かつ、前記下部透明電極を含む下部透明導電層と、
    前記下部透明導電層よりも上方に位置し、かつ、前記上部透明電極を含む上部透明導電層と
    を有し、
    前記容量部は、第１容量と、前記第１容量に並列に接続され、かつ、前記第１容量の前記基板側に配置された第２容量とを有し、
    前記第１容量は、前記下部透明導電層に形成された第１下部容量電極と、前記上部透明導電層に形成された第１上部容量電極と、前記誘電体層のうち前記第１下部容量電極および前記第１上部容量電極の間に位置する部分とを有し、
    前記第２容量は、第２下部容量電極と、絶縁体を介して第２下部容量電極上に配置された第２上部容量電極とを含み、前記第２下部容量電極および前記第２上部容量電極の一方は前記ゲートメタル層に形成され、他方は前記ソースメタル層に形成されている、アクティブマトリクス基板。
  2. 前記基板の法線方向から見たとき、前記第１容量および前記第２容量は、少なくとも部分的に重なっている、請求項１に記載のアクティブマトリクス基板。
  3. 前記第２下部容量電極および前記第２上部容量電極は、それぞれ、切り欠き部および／または開口部を有し、前記第２下部容量電極および前記第２上部容量電極の前記切り欠き部および／または前記開口部は、互いに対向するように配置されている、請求項１または２に記載のアクティブマトリクス基板。
  4. 複数の画素を含む表示領域と、前記表示領域の周辺に設けられた非表示領域とを有し、
    基板と、
    前記基板に支持され、かつ、前記非表示領域に配置された周辺回路であって、第１のＴＦＴと容量部とを含む周辺回路と、
    前記表示領域において、前記複数の画素のそれぞれに配置された下部透明電極と、前記下部透明電極の上に誘電体層を介して配置された上部透明電極と
    を備えたアクティブマトリクス基板であって、
    前記第１のＴＦＴのゲート電極を含むゲートメタル層と、
    前記第１のＴＦＴのソース電極を含むソースメタル層と、
    前記ゲートメタル層および前記ソースメタル層よりも上方に位置し、かつ、前記下部透明電極を含む下部透明導電層と、
    前記下部透明導電層よりも上方に位置し、かつ、前記上部透明電極を含む上部透明導電層と
    を有し、
    前記容量部は、前記下部透明導電層に形成された第１下部容量電極と、前記上部透明導電層に形成された第１上部容量電極と、前記誘電体層のうち前記第１下部容量電極および前記第１上部容量電極の間に位置する部分とを有する第１容量を含み、
    前記容量部の前記第１下部容量電極および前記第１上部容量電極の一方は、前記第１のＴＦＴの前記ゲート電極に電気的に接続され、他方は、前記第１のＴＦＴの前記ソース電極に電気的に接続されている、アクティブマトリクス基板。
  5. 前記周辺回路は、複数の単位回路を有するシフトレジスタを含むゲートドライバであり、
    前記複数の単位回路のそれぞれは、前記第１のＴＦＴおよび前記容量部を含んでおり、前記第１のＴＦＴは出力トランジスタであり、前記容量部はブートストラップ容量部である、請求項４に記載のアクティブマトリクス基板。
  6. 前記下部透明電極および前記上部透明電極の一方が画素電極、他方が共通電極である、請求項１から５のいずれかに記載のアクティブマトリクス基板。
  7. 前記複数の画素のそれぞれに配置された第２のＴＦＴをさらに備え、
    前記第２のＴＦＴは酸化物半導体層を有する酸化物半導体ＴＦＴである、請求項１から６のいずれかに記載のアクティブマトリクス基板。
  8. 前記酸化物半導体層は、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系半導体を含む、請求項７に記載のアクティブマトリクス基板。
  9. 前記Ｉｎ−Ｇａ−Ｚｎ−Ｏ系半導体は結晶質部分を含む、請求項８に記載のアクティブマトリクス基板。
  10. 前記第２のＴＦＴはチャネルエッチ型ＴＦＴである、請求項７に記載のアクティブマトリクス基板。
  11. 前記第２のＴＦＴはエッチストップ型ＴＦＴである、請求項７に記載のアクティブマトリクス基板。
  12. 請求項１から１１のいずれかに記載のアクティブマトリクス基板と、
    前記アクティブマトリクス基板と対向するように配置された対向基板と、
    前記アクティブマトリクス基板と前記対向基板との間に設けられた液晶層と、
    光硬化性樹脂を含むシール材で形成され、前記液晶層を包囲するシール部と
    を備える表示装置であって、
    前記基板の法線方向から見たとき、前記第１容量の少なくとも一部は前記シール部と重なっている、表示装置。
  13. 複数の画素を含む表示領域と、前記表示領域の周辺に設けられた非表示領域とを有し、
    基板と、前記基板に支持され、かつ、前記非表示領域に配置された周辺回路であって、第１のＴＦＴと容量部とを含む周辺回路と、前記表示領域において、前記複数の画素のそれぞれに配置された画素電極とを備えたアクティブマトリクス基板と、
    前記アクティブマトリクス基板と対向するように配置された対向基板と、
    前記アクティブマトリクス基板と前記対向基板との間に設けられた液晶層と
    を備える表示装置であって、
    前記アクティブマトリクス基板は、
    前記第１のＴＦＴのゲート電極を含むゲートメタル層と、
    前記第１のＴＦＴのソース電極を含むソースメタル層と、
    前記ゲートメタル層および前記ソースメタル層よりも上方に位置し、かつ、前記画素電極を含む下部透明導電層と
    を有し、
    前記対向基板は、前記画素電極と対向するように配置された共通電極を含む上部透明導電層を備え、
    前記容量部は、第１容量と、前記第１容量に並列に接続され、かつ、前記第１容量の前記基板側に配置された第２容量とを含み、前記基板の法線方向から見たとき、前記第１容量および前記第２容量は、少なくとも部分的に重なっており、
    前記第１容量は、
    前記下部透明導電層に形成された第１下部容量電極と、
    前記上部透明導電層に形成された第１上部容量電極と、
    前記液晶層のうち前記第１下部容量電極および前記第１上部容量電極の間に位置する部分と
    を有し、
    前記第２容量は、第２下部容量電極と、絶縁体を介して前記第２下部容量電極上に配置された第２上部容量電極とを有し、前記第２下部容量電極および前記第２上部容量電極の一方は前記ゲートメタル層に形成され、他方は前記ソースメタル層に形成されている、表示装置。
  14. 前記液晶層を包囲するシール部をさらに備え、
    前記シール部は導電性を有し、または、導電性を有する粒子を含み、
    前記下部透明導電層は、前記非表示領域に配置され、かつ、前記第１上部容量電極と電気的に分離された透明接続部をさらに含み、
    前記第１下部容量電極は、前記シール部および前記透明接続部を介して、前記第２容量の前記第２下部容量電極または前記第２上部容量電極に電気的に接続されている、請求項１３に記載の表示装置。
  15. 前記複数の画素のそれぞれに配置された第２のＴＦＴをさらに備え、
    前記第２のＴＦＴは酸化物半導体層を有する酸化物半導体ＴＦＴである、請求項１３または１４に記載の表示装置。
  16. 前記酸化物半導体層は、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系半導体を含む、請求項１５に記載の表示装置。
  17. 前記Ｉｎ−Ｇａ−Ｚｎ−Ｏ系半導体は結晶質部分を含む、請求項１６に記載の表示装置。
  18. 前記第２のＴＦＴはチャネルエッチ型ＴＦＴである、請求項１５から１７のいずれかに記載の表示装置。
  19. 前記第２のＴＦＴはエッチストップ型ＴＦＴである、請求項１５から１７のいずれかに記載の表示装置。
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