JP2000321600A - 液晶表示装置及びこれの製造方法 - Google Patents
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Abstract
イメージの質の低下を回復し、データ線及びゲート線の
数を増大することなく画素の数を増大し、広い視野角を
実現し、そしてH/V反転方式を行うに当たりデータ線
ドライバの出力信号の電圧レベルを減少することができ
るLCD装置を実現することである。 【解決手段】 本発明の液晶表示装置は、第1表面及び
第2表面を有する第1透明基板と、第1表面及び第2表
面を有する第2透明基板と、上記第1透明基板及び上記
第2透明基板は、上記第1透明基板の上記第1表面が上
記第2透明基板の上記第1表面に対面するように配列さ
れており、そして液晶材料が、上記第1透明基板の上記
第1表面と上記第2透明基板の上記第1表面の間に封入
されており、複数個の画素領域が行及び列方向に配列さ
れ、そしてデータ線を介してデータ信号が上記画素領域
に印加される画素アレイが、上記第1透明基板の上記第
1表面と上記第2透明基板の上記第1表面とに形成され
ていることを特徴とする。
Description
(LCD)装置の種々な問題点を解決したLCD装置及
びこれの製造方法に関する。
コンピュータ、ノートブック・コンピュータのようなデ
ータ処理装置の表示装置及びテレビジョンの表示端末装
置として使用されてきた。図1は、従来のLCD装置の
1つの基板上に形成されたアレイを示す。図1に示した
回路を説明すると、複数本のゲート線、このゲート線に
対して垂直な方向に配列されたデータ線、及びゲート線
とデータ線との交点のそれぞれに形成された複数個の画
素(ピクセル)が、図2に示す1つのガラス基板、例え
ば下側ガラス基板2の上に形成されている。4本のデー
タ線D1乃至D4と4本のゲート線G1乃至G4だけが
図1に示されている。画素は、薄膜トランジスタ(TF
T)7及びキャパシタ8を含む。ゲート線はTFT7の
ゲートに接続され、データ線はTFTのドレインに接続
され、TFTのソースはキャパシタの一方の端子に接続
され、そしてキャパシタの他方の端子は基準電位に接続
されている。データ線ドライバがデータ線に接続されて
これらにデータ・パルスを印加し、そしてゲート線ドラ
イバがゲート線に接続されてこれらにゲート・パルスを
逐次的に印加する。1つのゲート線、例えばゲート線G
1へのゲート・パルスの印加の間に、データ線ドライバ
はデータ線にデータ・パルスを印加してイメージを表示
する。
来のLCD装置1の断面構造を示す。従来のLCD装置
1は、下側ガラス基板2,上側ガラス基板3,下側偏光
板4,上側偏光板5及びバック・ライト装置6を含む。
データ線D1乃至D4及びゲート線G1乃至G4は下側
ガラス基板2に形成されているが、ゲート線は図2に示
されていない。インジウム錫酸化物(ITO)層9で作
られたキャパシタ8の上側電極即ち表示電極がデータ線
の間の領域に形成されている。データ線を覆うためにそ
してITO層をデータ線から絶縁するためにパッシベー
ション層10が形成されている。ラビング層11が全体
の構造を覆うように形成されている。データ線とそれぞ
れ対面するようにブラック・マトリクス12が上側基板
3に形成されている。赤(R)、緑(G)及び青(B)
のカラー・フィルタ13がITO層9にそれぞれ対面す
るように形成されている。平坦な表面を形成するように
絶縁層14がカラー・フィルタ13の上に形成されてい
る。図1のキャパシタ8の下側電極として働く共通電極
と呼ばれるITO層15が絶縁層14の上に形成されて
いる。ITO層15の上にラビング層16が形成されて
いる。ねじれネマチック液晶が、下側ラビング層11及
び上側ラビング層16の間に挟まれている。長さL1
は、隣接するブラック・マトリクス12により規定され
る開口のサイズを表し、そして長さL2はブラック・マ
トリクス12とITO層9との重なりを表す。
ト・モードの動作を示す。バック・ライト装置6は白色
光を発生する。偏光板4は、垂直線により示されている
偏光面を有し、そしてこの偏光面に平行な光を通過させ
る。ラビング層11は垂直方向にラビングされ、ラビン
グ層16は水平方向にラビングされ、そして偏光板5は
水平方向の偏光面を有する。ITO層9及び15は、図
を簡略化するために示されていない。図3(A)は、図
1のTFT7を介して画素電極即ちITO層9と共通電
極即ちITO層15とに電圧が印加されておらず、これ
により液晶分子17が画素電極9と共通電極15との間
で90度だけツイストされている場合を示す。この場合
には、偏光板4を通過した偏光された光は、ツイストさ
れている液晶分子17により90度だけ回転され、そし
て偏光板5を通過し、これにより白色イメージが表示さ
れる。
印加されると、液晶分子は、図3(B)に示すように電
界の方向に沿って整列され、これにより偏光板4からの
偏光された光は回転されずに液晶分子17を通過し、そ
の結果偏光は偏光板5により遮断され、そして黒色イメ
ージが表示される。このように、電圧が画素電極9と共
通電極15との間に印加されないときに白色イメージが
表示される動作をノーマリ・ホワイト・モードと呼ぶ。
置は、従来のLCD装置における次の4つの問題点を解
決する。
LCD装置の第1の問題点を示す。点欠陥とは、TFT
のゲート電極が部分Aで切断されているために、画素例
えば画素P11が動作しないことを意味する。従来技術
では、追加の接続Bを形成してデータ線D1を画素P1
1の表示電極に直接的に接続した。しかしながら、この
技法は次のような新たな問題点を生じる。ゲート線G1
に接続されている画素を附勢するためにゲート・パルス
がゲート線G1に印加される時に、データ線D1上のデ
ータ・パルスが画素P11に印加される。この場合に
は、データ線D1が接続Bを介して画素P11に接続さ
れているので、画素P11は正しいイメージを表示す
る。しかしながら、画素P11が図3(A)に示すよう
な白色イメージを表示し、そして画素P31が図3
(B)に示すような黒色イメージを表示する場合には、
画素P31に黒色イメージを表示させるデータ・パルス
が、データ線D1と画素P11との間の接続Bを介して
画素P11にも印加され、この結果画素P11は黒色イ
メージ即ち誤ったイメージを表示してしまう。線欠陥と
は、ゲート線例えばゲート線G1が部分Cで切断され、
これにより画素P12に続く水平方向の画素が常に白色
イメージを表示してしまうこと、又は、データ線例えば
データ線D2が部分Bで切断され、これにより画素P2
2に続く垂直方向の画素が常に白色イメージを表示して
しまうことを意味する。従来は線欠陥を修理することは
困難であった。
は、高解像度のイメージ表示を実現するためには、次の
理由により、ガラス基板のサイズを大きくしなければな
らなかったことである。解像度の増大は、画素の数を増
大することにより実現される。画素数の増大は、ガラス
基板上で大きな面積を占めるデータ線及びゲート線の数
の増大を意味し、その結果光が通過する開口のサイズが
小さくなり、そして表示されるイメージは暗くなる。イ
メージが暗くなることの問題点を解決するには、ガラス
基板のサイズを大きくして開口のサイズを大きくする。
しかしながら、ガラス基板のサイズを大きくすると、デ
ータ線及びゲート線が長くなり、これによりデータ線及
びゲート線に沿う電圧降下が増大して、データ線及びゲ
ート線に沿う各画素の輝度が次第に減少するという新た
な問題点を生じる。このように次第に輝度が減少するこ
とを解決するには、データ線及びゲート線の断面積を増
大するか、又は高導電度のデータ線及びゲート線を使用
しなければならない。しかしながら、このような技術的
変更は、新たな製造プロセスの開発を必要とする。
は、良好なイメージの質を保って広い視野角を実現する
ことが困難であったことである。広い視野角を実現する
ために、イン・プレーン・スイッチング(IPS)モー
ドと呼ばれる技術が最近開発された。IPSモードで
は、液晶分子は、ガラス基板の表面に垂直な方向に配向
されずに、ガラス基板の表面に平行な面で常にスイッチ
される。しかしながら、IPSモードは、ユーザが観察
する白色が視野角に依存して変化するという問題点を有
する。
CD装置の駆動方式について説明する。図3(B)に示
すように液晶分子を電界の方向に沿って配向させるため
に画素電極9と共通電極15との間に例えば5Vの電圧
を印加する必要がある。しかしながら、DC電界が液晶
材料に連続的に印加されると、液晶材料は劣化される。
したがって、液晶材料に印加される電界の極性は交番的
にスイッチされる。1つの画素の駆動について説明する
と、奇数フレーム期間の間、電圧−2.5Vが画素電極
9に印加されそして電圧+2.5Vが共通電極に印加さ
れ、そして偶数フレーム期間の間、電圧+2.5Vが画
素電極9に印加されそして電圧−2.5Vが共通電極に
印加される。これは電圧反転方式と呼ばれる。
ために、2つの方式が使用されてきた。第1の方式はH
(水平)共通反転方式である。この方式においては、共
通電極は水平方向に沿ってN個の共通サブ電極に分割さ
れ、そしてゲート線は、N個の共通サブ電極に対応して
N個のグループに分けられる。奇数フレーム期間の間、
電圧+2.5Vが奇数番目のサブ共通電極に印加されそ
してこの電極に対面する画素電極に電圧−2.5Vが印
加され、そして電圧−2.5Vが偶数番目のサブ共通電
極に印加されそしてこの電極に対面する画素電極に電圧
+2.5Vが印加される。偶数フレーム期間の間、電圧
−2.5Vが奇数番目のサブ共通電極に印加されそして
この電極に対面する画素電極に電圧+2.5Vが印加さ
れ、そして電圧+2.5Vが偶数番目のサブ共通電極に
印加されそしてこの電極に対面する画素電極に電圧−
2.5Vが印加される。このことは、データ線に接続さ
れているデータ線ドライバとサブ共通電極に接続されて
いる共通電極ドライバが、電圧振幅5.0Vを分担でき
ることを意味する。即ち、データ線ドライバと共通電極
ドライバの負荷は小さい。
H/V反転方式と呼ばれる第2の方式では不可能であ
る。H/V反転方式においては、各画素ごとに反転が行
われ、従ってデータ線ドライバと共通電極ドライバは
5.0Vの電圧を分担できない。これが第4の問題点で
ある。
及び線欠陥の影響を減少することができるLCD装置を
提供することである。
線の数を増大することなく高解像度を実現できるLCD
装置を提供することである。
きるLCD装置を提供することである。
いてデータ線及びゲート線に印加される電圧の値を減少
できるLCD装置を提供することである。
製造する方法を提供することである。
び第2表面を有する第1透明基板と、第1表面及び第2
表面を有する第2透明基板と、第1透明基板及び第2透
明基板は、第1透明基板の第1表面が第2透明基板の第
1表面に対面するように配列されており、そして液晶材
料が、第1透明基板の第1表面と第2透明基板の第1表
面の間に封入されており、複数個の画素領域が行及び列
方向に配列され、そしてデータ線を介してデータ信号が
画素領域に印加される画素アレイが、第1透明基板の第
1表面と第2透明基板の第1表面とに形成されているこ
とを特徴とする。
列され、ゲート線は行及び列方向の他方の方向に配列さ
れ、そして第1透明基板の画素領域のそれぞれは、第2
透明基板の画素領域のそれぞれに整列されていることを
特徴とする。
のゲート線にそれぞれ整列されており、そして第1透明
基板のデータ線は、第2透明基板のデータ線にそれぞれ
整列されていることを特徴とする。
ゲート線ドライバに接続され、第1透明基板の第1表面
のデータ線は第1データ線ドライバに接続され、第2透
明基板の第1表面のゲート線は第2ゲート線ドライバに
接続され、そして第2透明基板の第1表面のデータ線は
第2データ線ドライバに接続されていることを特徴とす
る。
タ線との交点のそれぞれに隣接して形成され、そして画
素領域は、表示電極と、ゲート及びデータ線と表示電極
との間の接続されたスイッチング素子とを含むことを特
徴とする。
たゲート電極、データ線に接続されたドレイン電極及び
表示電極に接続されたソース電極を有するTFTである
ことを特徴とする。
エッジ、下側エッジ、左側エッジ及び右側エッジを有
し、第1透明基板のデータ線にそれぞれ接続されている
データ線パッドが第1透明基板の上側エッジ及び下側エ
ッジの一方に隣接する第1領域に形成され、第1透明基
板のゲート線にそれぞれ接続されているゲート線パッド
が第1透明基板の左側エッジ及び右側エッジの一方に隣
接する第2領域に形成され、第2透明基板のデータ線に
それぞれ接続されているデータ線パッドが第2透明基板
の上側エッジ及び下側エッジの他方に隣接する第3領域
に形成され、そして第2透明基板のゲート線にそれぞれ
接続されているゲート線パッドが第2透明基板の左側エ
ッジ及び右側エッジの他方に隣接する第4領域に形成さ
れており、第1データ線ドライバが第1領域のデータ線
パッドに接続され、第1ゲート線ドライバが第2領域の
ゲート線パッドに接続され、第2データ線ドライバが第
3領域のデータ線パッドに接続され、そして第2ゲート
ドライバが第4領域のゲート線パッドに接続されている
ことを特徴とする。
状態から電圧が印加されている第2状態へスイッチング
電圧によりスイッチされ、第1ゲート線ドライバは第1
透明基板の選択された1つのゲート線にゲート・パルス
を印加し、第2ゲート線ドライバは、第2透明基板上に
ありそして選択された1つのゲート線に対面する1つの
ゲート線にゲート・パルスを印加し、そして2つのゲー
ト・パルスの印加は同時に行われ、そして第1データ線
ドライバは、第1透明基板のゲート線へのゲート・パル
スの印加の間、第1透明基板の少なくとも1つのデータ
線に、スイッチング電圧の半分の値のデータ信号を印加
し、そして第2データ線ドライバは、第2透明基板のゲ
ート線へのゲート・パルスの印加の間、第2透明基板上
にありそして少なくとも1つのデータ線に対面するデー
タ線にスイッチング電圧の半分の値のデータ信号を印加
することを特徴とする。
イを覆うように形成され、第2ラビング層が第2透明基
板の画素アレイを覆うように形成され、そして液晶材料
は捻れネマチック液晶材料であることを特徴とする。
ータとこの欠陥画素の画素領域が形成されている第1及
び第2透明基板の一方を表す識別データとを含む点欠陥
情報を記憶するメモリと、点欠陥情報に応答して、欠陥
画素のうち、第1及び第2透明基板の他方に形成されて
いる画素領域へ印加されるデータ信号の値を、液晶材料
へのスイッチング電圧の値に増大することを特徴とす
る。
の印加を必要としているか否かを調べ、欠陥画素がスイ
ッチング電圧の印加を必要としているならば、欠陥画素
のうち第1及び第2透明基板の他方に形成されている画
素領域へ印加されるデータ信号の値を、液晶材料へのス
イッチング電圧の値に増大することを特徴とする。
表すデータとこの欠陥データ線が形成されている第1及
び第2透明基板の一方を表す識別データとを含むデータ
線欠陥情報を記憶するメモリと、データ線欠陥情報に応
答して、欠陥データ線により影響を受ける画素のうち、
第1及び第2透明基板の他方に形成されている画素領域
へ印加されるデータ信号の値を、液晶材料へのスイッチ
ング電圧の値に増大することを特徴とする。
ける画素がスイッチング電圧の印加を必要としているか
否かを調べ、データ線欠陥により影響を受ける画素がス
イッチング電圧の印加を必要としているならば、データ
線欠陥により影響を受ける画素のうち、第1及び第2透
明基板の他方に形成されている画素領域へ印加されるデ
ータ信号の値を、液晶材料へのスイッチング電圧の値に
増大することを特徴とする。
表すデータと該欠陥ゲート線が形成されている第1及び
第2透明基板の一方を表す識別データとを含むゲート線
欠陥情報を記憶するメモリと、ゲート線欠陥情報に応答
して、欠陥ゲート線により影響を受ける画素のうち、第
1及び第2透明基板の他方に形成されている画素領域へ
印加されるデータ信号の値を、液晶材料へのスイッチン
グ電圧の値に増大することを特徴とする。
ける画素がスイッチング電圧の印加を必要としているか
否かを調べ、ゲート線欠陥により影響を受ける画素がス
イッチング電圧の印加を必要としているならば、ゲート
線欠陥により影響を受ける画素のうち、第1及び第2透
明基板の他方に形成されている画素領域へ印加されるデ
ータ信号の値を、液晶材料へのスイッチング電圧の値に
増大することを特徴とする。
び第2表面を有する第1透明基板と、第1表面及び第2
表面を有する第2透明基板と、第1透明基板及び第2透
明基板は、第1透明基板の第1表面が第2透明基板の第
1表面に対面するように配列されており、そして液晶材
料が、第1透明基板の第1表面と第2透明基板の第1表
面の間に封入されており、複数個の画素領域が行及び列
方向に配列され、そしてデータ線を介してデータ信号が
画素領域に印加される画素アレイが、第1透明基板の第
1表面と第2透明基板の第1表面とに形成されており、
データ線は、行及び列方向の一方の方向に配列されてお
り、そしてゲート線は、行及び列方向の他方の方向に配
列されており、そして第1透明基板の画素領域のそれぞ
れは、第2透明基板の画素領域のそれぞれに対して、ゲ
ート線に沿った方向において、該ゲート線に沿った画素
領域の幅の半分の距離だけシフトされていることを特徴
とする。
のゲート線にそれぞれ整列されており、そして第1透明
基板のデータ線のそれぞれは、第2透明基板のデータ線
相互間の中間位置にそれぞれ整列されていることを特徴
とする。
だけ離れており、ここでLXは、1つのデータ線の中心
と次のデータ線の中心との間の距離であることを特徴と
する。
にそれぞれ対面する複数個のブラック・マトリクスが第
1透明基板に形成され、そして第1透明基板に形成され
た1つのデータ線にそれぞれ対面する複数個のブラック
・マトリクスが第2透明基板に形成されていることを特
徴とする。
に形成され、そして該カラー・フィルタのそれぞれは、
データ線とブラック・マトリクスとの間の位置で第1透
明基板に形成されていることを特徴とする。
び第2表面を有する第1透明基板と、第1表面及び第2
表面を有する第2透明基板と、第1透明基板及び第2透
明基板は、第1透明基板の第1表面が第2透明基板の第
1表面に対面するように配列されており、そして液晶材
料が、第1透明基板の第1表面と第2透明基板の第1表
面の間に封入されており、複数個の画素領域が行及び列
方向に配列され、そしてデータ線を介してデータ信号が
画素領域に印加される画素アレイが、第1透明基板の第
1表面と第2透明基板の第1表面とに形成されており、
データ線は、行及び列方向の一方の方向に配列されてお
り、そしてゲート線は、行及び列方向の他方の方向に配
列されており、そして第1透明基板の画素領域のそれぞ
れは、第2透明基板の画素領域のそれぞれに対して、デ
ータ線に沿った方向において、該データ線に沿った画素
領域の高さの半分の距離だけシフトされていることを特
徴とする。
のデータ線にそれぞれ整列されており、そして第1透明
基板のゲート線のそれぞれは、第2透明基板のゲート線
相互間の中間位置にそれぞれ整列されていることを特徴
とする。
だけ離れており、ここでLYは、1つのゲート線の中心
と次のゲート線の中心との間の距離であることを特徴と
する。
にそれぞれ対面する複数個のブラック・マトリクスが第
1透明基板に形成され、そして第1透明基板に形成され
た1つのゲート線にそれぞれ対面する複数個のブラック
・マトリクスが第2透明基板に形成されていることを特
徴とする。
に形成され、そして該カラー・フィルタのそれぞれは、
ゲート線とブラック・マトリクスとの間の位置で第1透
明基板に形成されていることを特徴とする。
び第2表面を有する第1透明基板と、第1表面及び第2
表面を有する第2透明基板と、第1透明基板及び第2透
明基板は、第1透明基板の第1表面が第2透明基板の第
1表面に対面するように配列されており、そして液晶材
料が、第1透明基板の第1表面と第2透明基板の第1表
面の間に封入されており、複数個の画素領域が行及び列
方向に配列され、そしてデータ線を介してデータ信号が
画素領域に印加される画素アレイが、第1透明基板の第
1表面と第2透明基板の第1表面とに形成されており、
データ線は、行及び列方向の一方の方向に配列されてお
り、そしてゲート線は、行及び列方向の他方の方向に配
列されており、そして第1透明基板の画素領域のそれぞ
れは、第2透明基板の画素領域のそれぞれに対して、ゲ
ート線に沿った方向において、該ゲート線に沿った画素
領域の幅の半分の距離だけシフトされており、そしてデ
ータ線に沿った方向において、該データ線に沿った画素
領域の高さの半分の距離だけシフトされていることを特
徴とする。
のデータ相互間の中間位置にそれぞれ整列されており、
そして第1透明基板のゲート線のそれぞれは、第2透明
基板のゲート線相互間の中間位置にそれぞれ整列されて
いることを特徴とする。
中心からLX/2だけ離れており、ゲート線相互間の中
間位置は、ゲート線の中心からLX/2だけ離れてお
り、ここでLXは、1つのデータ線の中心と次のデータ
線の中心との間の距離であり、そしてLYは、1つのゲ
ート線の中心と次のゲート線の中心との間の距離である
ことを特徴とする。
及び1つのゲート線にそれぞれ対面する複数個のブラッ
ク・マトリクスが第1透明基板に形成され、そして第1
透明基板に形成された1つのデータ線及び1つのゲート
線にそれぞれ対面する複数個のブラック・マトリクスが
第2透明基板に形成されていることを特徴とする。
び第2表面を有する第1透明基板と、第1表面及び第2
表面を有する第2透明基板と、第1透明基板及び第2透
明基板は、第1透明基板の第1表面が第2透明基板の第
1表面に対面するように配列されており、そして垂直配
向液晶材料が、第1透明基板の第1表面と第2透明基板
の第1表面の間に封入されており、複数個の画素領域が
行及び列方向に配列され、そしてデータ線を介してデー
タ信号が画素領域に印加される画素アレイが、第1透明
基板の第1表面と第2透明基板の第1表面とに形成され
ており、データ線は、行及び列方向の一方の方向に配列
されており、そしてゲート線は、行及び列方向の他方の
方向に配列されており、そして第1透明基板の画素領域
のそれぞれは、第2透明基板の画素領域のそれぞれに対
して、ゲート線に沿った方向において、該ゲート線に沿
った画素領域の幅の半分の距離だけシフトされており、
そして第2透明基板に形成された1つのデータ線にそれ
ぞれ対面する複数個のブラック・マトリクスが第1透明
基板に形成され、そして第1透明基板に形成された1つ
のデータ線にそれぞれ対面する複数個のブラック・マト
リクスが第2透明基板に形成されており、ブラック・マ
トリクスのそれぞれは台形状の断面を有することを特徴
とする。
ガラス基板が、第1透明基板の第2表面、または第2透
明基板の第2表面に位置づけられていることを特徴とす
る。
び第2表面を有する第1透明基板と、第1表面及び第2
表面を有する第2透明基板と、第1透明基板及び第2透
明基板は、第1透明基板の第1表面が第2透明基板の第
1表面に対面するように配列されており、そして垂直配
向液晶材料が、第1透明基板の第1表面と第2透明基板
の第1表面の間に封入されており、複数個の画素領域が
行及び列方向に配列され、そしてデータ線を介してデー
タ信号が画素領域に印加される画素アレイが、第1透明
基板の第1表面と第2透明基板の第1表面とに形成され
ており、データ線は、行及び列方向の一方の方向に配列
されており、そしてゲート線は、行及び列方向の他方の
方向に配列されており、そして第1透明基板の画素領域
のそれぞれは、第2透明基板の画素領域のそれぞれに対
して、データ線に沿った方向において、該データ線に沿
った画素領域の高さの半分の距離だけシフトされてお
り、そして第2透明基板に形成された1つのゲート線に
それぞれ対面する複数個のブラック・マトリクスが第1
透明基板に形成され、そして第1透明基板に形成された
1つのゲートにそれぞれ対面する複数個のブラック・マ
トリクスが第2透明基板に形成されており、ブラック・
マトリクスのそれぞれは台形状の断面を有することを特
徴とする。
び第2表面を有する第1透明基板と、第1表面及び第2
表面を有する第2透明基板と、第1透明基板及び第2透
明基板は、第1透明基板の第1表面が第2透明基板の第
1表面に対面するように配列されており、そして垂直配
向液晶材料が、第1透明基板の第1表面と第2透明基板
の第1表面の間に封入されており、複数個の画素領域が
行及び列方向に配列され、そしてデータ線を介してデー
タ信号が画素領域に印加される画素アレイが、第1透明
基板の第1表面と第2透明基板の第1表面とに形成され
ており、データ線は、行及び列方向の一方の方向に配列
されており、そしてゲート線は、行及び列方向の他方の
方向に配列されており、そして第1透明基板の画素領域
のそれぞれは、第2透明基板の画素領域のそれぞれに対
して、ゲート線に沿った方向において、該ゲート線に沿
った画素領域の幅の半分の距離だけシフトされており、
そしてデータ線に沿った方向において、該データ線に沿
った画素領域の高さの半分の距離だけシフトされてお
り、そして第2透明基板に形成された1つのゲート線及
び1つのデータ線にそれぞれ対面する複数個のブラック
・マトリクスが第1透明基板に形成され、そして第1透
明基板に形成された1つのゲート線及び1つのデータ線
にそれぞれ対面する複数個のブラック・マトリクスが第
2透明基板に形成されており、ブラック・マトリクスの
それぞれは台形状の断面を有することを特徴とする。
(a)複数個の画素領域が行及び列の方向に配列されそ
してデータ線を介してデータ信号が画素領域に印加され
る画素アレイを、1つの透明基板の第1部分及び第2部
分に形成するステップと、(b)透明基板を第1部分と
第2部分とに切断するステップと、(c)第1部分の画
素アレイと第2部分の画素アレイとを対面させるように
第1部分及び第2部分を配列するステップと、(d)第
1及び第2部分の画素アレイを囲むように、第1部分と
第2部分とを封止領域で接着するステップと、(e)封
止領域により囲まれた空間内に液晶材料を充填するステ
ップとを含む。
方向の一方の方向に配列され、ゲート線は行及び列方向
の他方の方向に配列され、そして画素領域のそれぞれ
は、ゲート線とデータ線との交点に隣接する領域に形成
されており、そして画素領域のそれぞれは、表示電極
と、ゲート線及びデータ線と表示電極との間に接続され
た薄膜トランジスタとを有することを特徴とする。
エッジ、下側エッジ、左側エッジ及び右側エッジを有
し、そしてステップ(a)において、第1部分のデータ
線に接続されているデータ線パッドが、第1部分の上側
エッジ及び下側エッジの一方に隣接する第1領域に形成
され、第1部分のゲート線に接続されているゲート線パ
ッドが、第1部分の左側エッジ及び右側エッジの一方に
隣接する第2領域に形成され、第2部分のデータ線に接
続されているデータ線パッドが、第2部分の上側エッジ
及び下側エッジの他方に隣接する第3領域に形成され、
そして第2部分のゲート線に接続されているゲート線パ
ッドが、第2部分の左側エッジ及び右側エッジの他方に
隣接する第4領域に形成されることを特徴とする。
線パッドに接続し、第1ゲート線ドライバを第2領域の
ゲート線パッドに接続し、第2データ線ドライバを第3
領域のデータ線パッドに接続し、そして第2ゲート線ド
ライバを第4領域のゲート線パッドに接続することを特
徴とする。
ト線を第2部分のゲート線に整列させ、第1部分のデー
タ線を第2部分のデータ線に整列させるように、第1部
分及び第2部分が配列されることを特徴とする。
領域のそれぞれは、第2部分の画素領域のそれぞれに対
して、ゲート線に沿った方向で、ゲート線に沿った画素
領域の幅の半分の距離だけシフトされることを特徴とす
る。
のデータ線にそれぞれ対面する複数個のブラック・マト
リクスが第1部分に形成され、そして第1部分の1つの
データ線にそれぞれ対面する複数個のブラック・マトリ
クスが第2部分に形成されることを特徴とする。
ンジスタであり、そしてステップ(a)において、逆ス
タガ型の薄膜トランジスタのゲート電極と複数個のブラ
ック・マトリクスとが第1及び第2部分に同時に形成さ
れることを特徴とする。
光遮断層を有するスタガ型の薄膜トランジスタであり、
そしてステップ(a)において、スタガ型の薄膜トラン
ジスタの光遮断層と複数個のブラック・マトリクスとが
第1及び第2部分に同時に形成されることを特徴とす
る。
・フィルタが第1部分に形成され、そしてカラー・フィ
ルタのそれぞれはデータ線とブラック・マトリクスとの
間の位置に形成されることを特徴とする。
領域のそれぞれは、第2部分の画素領域のそれぞれに対
して、データ線に沿った方向で、データ線に沿った画素
領域の高さの半分の距離だけシフトされることを特徴と
する。
のゲート線にそれぞれ対面する複数個のブラック・マト
リクスが第1部分に形成され、そして第1部分の1つの
ゲート線にそれぞれ対面する複数個のブラック・マトリ
クスが第2部分に形成されることを特徴とする。
・フィルタが第1部分に形成され、そしてカラー・フィ
ルタのそれぞれはゲート線とブラック・マトリクスとの
間の位置に形成されることを特徴とする。
領域のそれぞれは、第2部分の画素領域のそれぞれに対
して、ゲート線に沿った方向で、ゲート線に沿った画素
領域の幅の半分の距離だけシフトされ、そしてデータ線
に沿った方向で、データ線に沿った画素領域の高さの半
分の距離だけシフトされることを特徴とする。
のデータ線及び1つのゲート線にそれぞれ対面する複数
個のブラック・マトリクスが第1部分に形成され、そし
て第1部分の1つのデータ線及び1つのゲート線にそれ
ぞれ対面する複数個のブラック・マトリクスが第2部分
に形成されることを特徴とする。
ルの基本的構造を示す。LCDパネルは、第1透明基板
即ち上側ガラス基板22及び第2透明基板即ち下側ガラ
ス基板23を含む。2つのガラス基板22及び23のそ
れぞれは、第1表面即ち内側表面及び第2表面即ち外側
表面を有する。2つのガラス基板22及び23の内側表
面は互いに対面され、そして封止領域44で接着されて
いる。液晶材料がこの封止領域44により囲まれた空間
内に密封されている。ゲート線、データ線及び画素領域
を含むアレイが、両ガラス基板22及び23のそれぞれ
の封止領域44により囲まれた内側表面の領域に形成さ
れており、そして第1データ線ドライバを構成するIC
(集積回路)モジュール42D乃至42Fが、第1即ち
上側ガラス基板22の上端に隣接する第1領域に装着さ
れており、第1ゲート線ドライバを構成するICモジュ
ール42A乃至42Cが、上側ガラス基板22の左端に
隣接する第2領域に装着されており、第2データ線ドラ
イバを構成するIC(集積回路)モジュール43D乃至
43Fが、第2即ち下側ガラス基板23の下端に隣接す
る第3領域に装着されており、そして第2ゲート線ドラ
イバを構成するICモジュール43A乃至43Cが、下
側ガラス基板23の右端に隣接する第4領域に装着され
ている。制御ユニット、メモリ、データ・バッファ等を
構成するICモジュールが上述の領域に装着されている
がこれらのICモジュールは、図を簡略化するために図
5に示されていない。上述のアレイは、後述のように画
素領域がデータ線と表示電極との間に接続されたTFT
(薄膜トランジスタ)を含んでいるので、TFTアレイ
と呼ばれる。
側ガラス基板22及び23上のデータ線D1乃至DNと
ゲート線G1乃至GMの配列を示す。図7は、上側及び
下側の両ガラス基板22及び23上のゲート線に印加さ
れるゲート・パルスを示す。図8は、LCDパネルを制
御するための回路のブロック図を示す。図9は、上側及
び下側ガラス基板22及び23のデータ線に印加される
データ・パルスを示す。図10は、図6の線6A−6A
及び6B−6Bに沿った上側及び下側ガラス基板22及
び23の断面を示す。
ル領域が、行即ち水平方向及び列即ち垂直方向に配列さ
れ、そしてデータ信号がデータ線を介してピクセル領域
に印加される画素アレイが上側及び下側ガラス基板22
及び23の内面のそれぞれに形成されている。更に具体
的にいうと、画素アレイにおいて、複数本のゲート線G
1乃至GMが行方向に配列され、複数本のデータ線D1
乃至DNが列方向に配列され、そして、複数個の画素領
域のそれぞれが、データ線とゲート線との交点に形成さ
れている。上側ガラス基板22の1つの画素領域と、こ
の画素領域に対面する下側ガラス基板23の1つの画素
領域とが、LCD装置の1つの画素を形成する。図10
(A)に示すように、上側ガラス基板22の内側表面に
形成されているゲート線、データ線及び接続パッドは、
実線で示されていることに注目されたい。ゲート線、デ
ータ線及び接続パッドが下側ガラス基板23の内側表面
に形成されている。図6(B)に示すように、ゲート線
とデータ線との交点のそれぞれに隣接して形成された画
素領域は、スイッチング素子即ちTFT27及びインジ
ウム錫酸化物層29(33)を含む。図を簡略化するた
めに、各画素領域のTFT及びITO層は図6(A)に
示されていないことに注目されたい。MoW(モリブデ
ンタングステン)で作られたゲート線がTFT27のゲ
ートに接続され、データ線がTFTのドレインに接続さ
れ、そしてTFTのソースはITO層即ち表示電極29
(33)に接続されている。
板22の一方の水平エッジ、即ち上側水平エッジ22U
に沿って形成された接続パッド即ちデータ線パッド38
を介して第1データ線ドライバ45がデータ線D1乃至
DNに接続されてデータ・パルスをデータ線に印加し、
そして上側ガラス基板22の一方の垂直エッジ即ち左側
エッジ22Lに沿って形成された接続パッド即ちゲート
線パッド39を介して第1ゲート線ドライバ47がゲー
ト線G1乃至GNに接続されてこれらゲート線にゲート
・パルスを逐次的に印加する。
即ち下側水平エッジ23Bに沿って形成された接続パッ
ド即ちデータ線パッド40を介して第2データ線ドライ
バ46がデータ線D1乃至DNに接続されてデータ・パ
ルスをデータ線に印加し、そして下側ガラス基板23の
他方の垂直エッジ即ち右側エッジ23Rに沿って形成さ
れた接続パッド即ちゲート線パッド41を介して第2ゲ
ート線ドライバ48がゲート線G1乃至GNに接続され
てこれらゲート線にゲート・パルスを逐次的に印加す
る。
の画素領域のそれぞれは、下側ガラス基板23の画素領
域のそれぞれに整列されている。ガラス基板上における
ゲート線と表示電極との間の間隔そしてガラス基板上に
おけるデータ線と表示電極との間の間隔がゲート線及び
データ線の幅よりも小さく、そして表示電極の寸法がゲ
ート線及びデータ線の幅よりも相当大きいために、上側
ガラス基板22のデータ線及びゲート線を、下側ガラス
基板23のデータ線及びゲート線にそれぞれ対面させる
ことにより、上側ガラス基板22の画素領域のそれぞれ
は、下側ガラス基板23の画素領域のそれぞれに整列さ
れることができる。例えば、上側ガラス基板22のデー
タ線D1乃至DNは、下側ガラス基板23のデータ線D
1乃至DNにそれぞれ整列され、そして上側ガラス基板
22のゲート線G1乃至GMは、下側ガラス基板23の
ゲート線G1乃至GMにそれぞれ整列される。
複数の期間T1乃至TMに分割されている。期間T1
に、第1ゲート線ドライバ47が上側ガラス基板22の
ゲート線G1にゲート・パルスを印加し、そして第2ゲ
ート線ドライバ48が下側ガラス基板23のゲート線G
1にゲート・パルスを印加し、そして期間T2に、第1
ゲート線ドライバ47が上側ガラス基板22のゲート線
G2にゲート・パルスを印加し、そして第2ゲート線ド
ライバ48が下側ガラス基板23のゲート線G2にゲー
ト・パルスを印加し、そして期間T3に、第1ゲート線
ドライバ47が上側ガラス基板22のゲート線G3にゲ
ート・パルスを印加し、そして第2ゲート線ドライバ4
8が下側ガラス基板23のゲート線G3にゲート・パル
スを印加し、以下この動作が続く。
ート線へのゲート・パルスの印加の間、第1データ線ド
ライバ45及び第2データ線ドライバ46は、上側及び
下側ガラス基板22及び23のデータ線D1乃至DNに
データ・パルスを同時に供給する。1つのゲート・パル
ス即ちゲート信号が1つのゲート線に印加されている間
に、このゲート線に沿ったすべてのデータ線D1乃至D
Nにデータ信号が同時に印加されることに注目された
い。
るとき、上側ガラス基板22のデータ線D1に図9
(A)の+2.5Vの正のデータ・パルス49が印加さ
れ(これは図3(B)に示す状態に液晶分子を切り替え
るためのスイッチング電圧5Vの半分である)、そして
下側ガラス基板23のデータ線D1に−2.5Vの負の
データ・パルス50が印加され(これは図3(B)に示
す状態に液晶分子を切り替えるためのスイッチング電圧
5Vの半分である)、この結果、5Vが画素P11の液
晶材料に印加されて、液晶分子は図3(B)に示すよう
に電界の方向に沿って整列されて黒イメージを表示す
る。図9は完全に黒のイメージを表示するためのデータ
・パルスを示しているが、この黒レベル、白レベル及び
種々なグレイ・レベルを表示するために種々な電圧レベ
ルを使用できることに注目されたい。
るとき、上側ガラス基板22のデータ線D2に−2.5
Vの負のデータ・パルスが印加され、そして下側ガラス
基板23のデータ線D2に−2.5Vの負のデータ・パ
ルスが印加され、この結果、0Vが画素P12の液晶材
料に印加されて、液晶分子は図3(A)に示すようにツ
イストされた状態に留まり、白イメージを表示する。
LCD装置21の構造の一部分の断面が示されている。
ガラス基板22及び23上の構造は本発明の概念を示す
ために簡略化されていることに注目されたい。この第1
実施例の構造は点欠陥及び線欠陥の影響を減少できる。
LCD装置21は、上側ガラス基板22,下側ガラス基
板23,上側偏光板25,下側偏光板24及びバック・
ライト装置26を含む。
と、データ線D1乃至D4がこの下側ガラス基板23に
形成されている。データ線は3つの層、即ちMo層、A
l層及びMo層で構成されている。表示電極即ちITO
層29は、データ線相互間の表面領域に形成されてい
る。パッシベーション層30(例えば、SiNX層)
が、データ線を覆うように、そしてITO層29をデー
タ線から絶縁するように形成されている。MoW又はC
uから作られたブラック・マトリクス32がパッシベー
ション層30のそれぞれの上に形成されている。ラビン
グ層31(例えばポリイミド層)が、全体の構造を覆う
ように形成されている。長さL3は、バック・ライト装
置からの光が通過する開口の長さを示す。ITO層29
のエッジで電界が歪むのを防止するために、パッシベー
ション層30及びブラック・マトリクス32は、長さL
4だけITO層29のエッジを覆っている。
と、下側ガラス基板と同様に、データ線D1乃至D4、
パッシベーション層34,表示電極即ちITO層33及
びラビング層36がこの上側ガラス基板22に形成され
ている。下側ガラス基板23のITO層29にそれぞれ
対面するように、赤のカラーフィルタ35R、緑のカラ
ーフィルタ35G及び青のカラーフィルタ35BがIT
O層33の上に形成されている。ラビング層36が、カ
ラー・フィルタ及びパッシベーション層34を覆うよう
に形成されている。ラビング層31のラビング方向とラ
ビング層36のラビング方向との角度は、図3の従来技
術の場合のように約90度である。ラビング層31とラ
ビング層36との間に、ねじれネマチック(TN)液晶
材料(図示せず)が挟まれており、そしてラビング層3
1とラビング層36との間で、図3の従来技術の場合の
ように約90度ツイストされている。バック・ライト装
置26は白色光を発生する。偏光板24は、ラビング層
31のラビング方向に平行な偏光面を有し、そしてこの
偏光面に平行な光を通過させる。偏光板25は、ラビン
グ層36のラビング方向に平行な偏光面を有し、そして
この偏光面に平行な光を通過させる。
の間に印加されないときに、液晶分子はラビング層31
及び36の間で90度ツイストされている。この場合、
偏光板24を通過した偏光は、ツイストされている液晶
分子を介して90度回転されて偏光板25を通過して、
これにより白イメージが表示される。スイッチング電圧
がITO層29及び33の間に印加されると、液晶分子
は図3(B)に示すように電界の方向に整列され、偏光
板24からの偏光は回転されずに液晶分子を通過し、そ
してこの偏光は偏光板25により遮断されて黒イメージ
が表示される。このように、LCD装置21は、ITO
層29及び33の間にスイッチング電圧が印加されない
ときに白イメージを表示する(図3(A))ノーマリ・
ホワイト・モードで動作する。
るときの本発明に従うイメージの回復について説明する
と、本発明に従うLCD装置は点欠陥又は線欠陥に基づ
いて失われたイメージの部分的回復又は完全回復を行う
ことができる。
基板22上のTFTの破損に基づいて画素P11に点欠
陥が生じ、そして上側ガラス基板22のデータ線D1の
部分50とゲート線G1の部分51とで線欠陥が生じて
いるとする。図4に示す部分A及びBにおいて修理され
ていない従来のLCD装置では、欠陥による画素に黒い
イメージ又はドットを表示できない。その理由は、液晶
分子を図3(B)に示すように整列させる電圧を液晶材
料に印加できないからである。
路を必要とせずに点欠陥及び線欠陥を固有的に部分回復
させることができる。その理由は、ゲート線及びデータ
線のアレイが上側及び下側ガラス基板22及び23のそ
れぞれに形成されているからである。更に具体的に説明
すると、上側ガラス基板22上のTFTの破損に基づい
て、第1データ線ドライバ45から図9(A)のデータ
・パルス(例えばデータ・パルス49,これは液晶材料
のスイッチング電圧の半分の値を有する)が、画素P1
1のうち上側ガラス基板22の表示電極に印加されなく
ても、この画素P11のうち下側ガラス基板23上の表
示電極に、第2データ線ドライバ46から図9(A)の
データ・パルス(例えばデータ・パルス50,これは液
晶材料のスイッチング電圧の半分の値を有する)が印加
され、これにより画素P11の液晶材料は、白レベル及
び黒レベルの間の半分のレベルであるグレイ・イメージ
を表示するようにスイッチされる。このようにして、点
欠陥を有する画素P11は、2.5Vのレベルに対応す
るグレイ・イメージを固有的に表示することができる。
ラス基板22上のデータ線D1の破損部50に基づいて
線欠陥とされた画素P31乃至PM1は、グレイ・イメ
ージを表示することができる。そして同様にして、上側
ガラス基板22上のゲート線G1の破損部51に基づい
て線欠陥とされた画素P15乃至P1Nは、グレイ・イ
メージを表示することができる。
式においては、点欠陥の画素及び線欠陥に含まれる画素
の黒イメージは完全に回復されることができる。この完
全回復を説明する前に、図8に示されている回路の動作
を説明する。制御装置53は、制御線58を介して第1
及び第2データ線ドライバ45及び46と第1及び第2
ゲート線ドライバ47及び48の動作を制御する。例え
ばパーソナル・コンピュータのようなホスト・プロセッ
サ54は、ゲート線に沿った画素ラインのデータ信号を
データ・バスを介してデータ・バッファ55に送る。デ
ータ・バッファ55は、白レベル、種々なグレイ・レベ
ル及び黒レベルを表すデータ信号に対応した種々な電圧
源を含み、そして第1データ線ドライバ45に対する第
1のサブ・バッファA及び第2データ線ドライバ46に
対応する第2サブ・バッファBを有する。説明を簡単に
するために本明細書においては白レベル及び黒レベルを
使用する例が示されていることに注目されたい。サブ・
バッファA及びBのそれぞれは、ゲート線に沿った1画
素ラインの画素の数に等しい複数のバッファ・ステージ
を有する。データ・バッファ55はホスト・プロセッサ
54から送られた1つのデータ信号に対応する電圧レベ
ルを選択して、これをサブ・バッファA又はBの1つの
バッファ・ステージに記憶する。例えば、黒イメージが
画素P11に表示される場合には、奇数フレームの間デ
ータ・バッファ55は、サブ・バッファAの第1番目の
バッファ・ステージに+2.5Vを記憶し、そしてサブ
・バッファBの第1番目のバッファ・ステージに−2.
5Vを記憶する。このような記憶動作が、サブ・バッフ
ァA及びBのすべてのバッファ・ステージについて行わ
れる。上記のデータ・バッファの動作はこの分野で周知
であるので、詳細な動作は説明しない。
57,スイッチ56及びメモリ52内のメモリ・スペー
スが本発明に従って追加されている。第1ステップにお
いて、上側又は下側ガラス基板22又は23上の線欠陥
又は線欠陥の位置が、この分野で周知のアレイ・テスタ
により検出される。本発明によると、図6に示すような
点欠陥、データ線欠陥及びゲート線欠陥が検出される
と、次のような3つの情報が発生されてそしてメモリ5
2のメモリ・スペースに記憶される。
ータと、この欠陥画素(P11)の画素領域が形成され
ている、上側及び下側ガラス基板の一方を示す識別デー
タ(この場合には、上側ガラス基板22を示すビット”
1”)とを含む点欠陥情報; (B)データ線(D1)上の欠陥(50)の位置(この
場合には、ゲート線G2とゲート線G3の間の位置)を
表すデータと、この欠陥データ線(D1)が形成されて
いる、上側及び下側ガラス基板の一方を示す識別データ
(ビット”1”)とを含むデータ線欠陥情報;及び (C)ゲート線(G1)上の欠陥(51)の位置(この
場合には、データ線D4とデータ線D5との間の位置)
を表すデータと、この欠陥ゲート線(G1)が形成され
ている、上側及び下側ガラス基板の一方を示す識別デー
タ(ビット”1”)とを含むゲート線欠陥情報。
メモリ・スペースから点欠陥情報、データ線欠陥情報及
びゲート線欠陥情報を取り出す。
開始される。このため、制御線58を介する制御装置5
3の制御のもとで、データ・バッファ55はホスト・プ
ロセッサ54から、ゲート線G1に沿った1画素行のデ
ータ信号を受け取る。
このゲート線G1に沿った第1画素行に、点欠陥、デー
タ線欠陥又はゲート線欠陥により影響を受ける画素が存
在するか否かを調べ、そして画素P11のうち上側ガラ
ス基板22の画素領域が点欠陥を有し、そして上側ガラ
ス基板22のゲート線G1がデータ線D4とD5との間
の位置で破断されていることを見いだす。
点欠陥により影響を受ける画素P11に対するデータ信
号と、ゲート線欠陥により影響を受ける画素P15乃至
P1Nに対するデータ信号をデータ・バス59を介して
モニタする。
これらの画素が、黒レベル・イメージを表示する電圧、
即ち、電圧0Vの印加を必要とする安定状態から液晶材
料の状態をスイッチする電圧の印加を必要としているか
否かを調べる。画素P11及び画素P15乃至P1Nに
表示されるイメージが次のようであると仮定する。
及び下側ガラス基板22及び23のデータ線相互間への
電圧の印加を必要とする。
制御線57を介してスイッチ56を制御して、奇数フレ
ーム期間の間、図9(B)に示すように、第2データ線
ドライバ46に接続されたサブ・バッファBの画素P1
1に対する第1バッファ・ステージ、画素P15に対す
る第5バッファ・ステージ及び画素P16に対する第6
バッファ・ステージに電圧−5.0Vを印加する。これ
により、両ガラス基板22及び23へのゲート線G1へ
のゲート・パルスの印加の間、下側ガラス基板23の画
素P11,P15及びP16の画素領域に、データ線D
1,D5及びD6を介して−5.0Vが印加され、これ
ら画素P11,P15及びP16の液晶材料は図3
(B)に示すように電界に沿って整列されて、これら点
欠陥及びゲート線欠陥により影響を受けた画素P11,
P15及びP16に黒イメージが表示される。
11のうち上側ガラス基板22上の画素領域が点欠陥で
あることを示す点欠陥情報に応答して、この点欠陥画素
P11のうち下側ガラス基板23に形成されている画素
領域に印加するデータ信号の値を、奇数フレームの間電
圧−5.0Vに増大しそして偶数フレームの間+5.0
Vに増大し、そして制御装置53は、上側ガラス基板2
2上のゲート線G1が破損部51を含むことを表すゲー
ト線欠陥情報に応答して、このゲート線欠陥により影響
を受けている画素P15及びP16のうち下側ガラス基
板23に形成されている画素領域に印加するデータ信号
の値を、奇数フレームの間電圧−5.0Vに増大しそし
て偶数フレームの間+5.0Vに増大する。
メージが表示される。上側ガラス基板22のデータ線D
1の欠陥50により画素P31乃至PM1が影響を受け
ていることを制御装置53が知っていることに注目され
たい。制御装置53は上述の第3乃至第7ステップの動
作を行う。ゲート線G2に沿う第2画素行は、点欠陥、
データ線欠陥又はゲート線欠陥により影響を受ける画素
を含んでいないので、サブ・バッファA及びB内のデー
タ信号の電圧は補償されない。そしてイメージが第2画
素行に表示される。
メージを表示する動作が開始される。制御装置53は上
述の第3乃至第7ステップの動作を行う。
る制御装置53の制御のもとで、データ・バッファ55
はホスト・プロセッサ54から、ゲート線G3に沿った
1画素行のデータ信号を受け取る。
このゲート線G3に沿った第1画素行に、点欠陥、デー
タ線欠陥又はゲート線欠陥により影響を受ける画素が存
在するか否かを調べ、そして上側ガラス基板22のデー
タ線D1がゲート線G2とG3との間に欠陥50を有す
ることを見いだす。
データ線欠陥により影響を受ける画素P31に対するデ
ータ信号をデータ・バス59を介してモニタする。
この画素P31が、黒レベル・イメージを表示する電圧
の印加を必要としているか否かを調べる。黒イメージを
表示する画素P31は、図3に示すように、上側及び下
側ガラス基板22及び23の両方のデータ線の間に5.
0Vの振幅の電圧の印加を必要とする。
制御線57を介してスイッチ56を制御して、奇数フレ
ーム期間の間図9(B)に示すように、第2データ線ド
ライバ46に接続されたサブ・バッファBの画素P31
に対するバッファ・ステージに電圧−5.0Vを印加す
る。これにより、両ガラス基板22及び23へのゲート
線G3へのゲート・パルスの印加の間、下側ガラス基板
23の画素P31の画素領域に、データ線D1を介して
−5.0Vが印加され、この画素P31の液晶材料は図
3(B)に示すように電界に沿って整列されて、データ
線欠陥により影響を受けた画素P31に黒イメージが表
示される。
った画素行に対して繰り返され、これによりデータ線欠
陥により影響を受けている画素P31乃至PM1の黒イ
メージが完全に回復される。
欠陥情報に応答して、上側ガラス基板22上のデータ線
D1のデータ線欠陥により影響を受ける画素P31乃至
PM1のそれぞれのうち下側ガラス基板23に形成され
ている画素領域に印加するデータ信号の値を、奇数フレ
ームの間電圧−5.0Vに増大しそして偶数フレームの
間+5.0Vに増大する。
製造方法について説明する。図11は、本発明に従う製
造方法の第1ステップにおいて、1枚のガラス基板上に
形成された、上側ガラス基板22及び下側ガラス基板2
3の画素アレイを示す。
2(点線で示す)の画素アレイ及び下側ガラス基板23
(点線で示す)の画素アレイが1枚のガラス基板70の
第1即ち上側部分(22)及び第2即ち下側部分(2
3)にそれぞれ形成される。ガラス基板70が後述する
切断ステップにおいて点線22及び23に沿って切断さ
れると、点線22で示す第1部分は上側ガラス基板22
となり、そして点線23で示す第2部分は下側ガラス基
板23となることに注目されたい。前述のように画素ア
レイは、ゲート線、データ線及び画素領域を含み、そし
てデータ線パッドがデータ線に接続され、そしてゲート
線パッドがゲート線に接続されている。ゲート線及びデ
ータ線の交点のそれぞれに隣接する画素領域は、図6
(B)に示すようにスイッチング素子即ちTFT27及
びITO層29(33)を含む。図を簡略化するため
に、各画素領域のTFT及びITO層は図11に示され
ていないことに注目されたい。ゲート線はTFT27の
ゲートに接続され、データ線はTFTのドレインに接続
され、そしてTFTのソースはITO層即ち表示電極2
9(33)に接続されている。画素領域の製造ステップ
については、図26及び27を参照して後述する。
の画素アレイを1枚のガラス基板70に形成する理由
は、2つの画素アレイを同一プロセス・パラメータのも
とで製造し、これにより一方の画素アレイの寸法的精度
を他方の画素アレイのものと同じにすることができる。
一方の画素アレイが他方の画素アレイに対面しているの
で、本発明のLCD装置においては寸法的精度が非常に
重要である。このような寸法的精度は、一方のガラス基
板に共通電極及びカラー・フィルタが形成されそして他
方のガラス基板に画素アレイが形成されている従来のL
CD装置においては要求されない。
ジ、下側エッジ、左側エッジ及び右側エッジを有する。
更に具体的にいうならば、第2部分すなわち上側ガラス
基板22は、上側エッジ22U及び左側エッジ22Lを
有する。図11の右側に示されている第1部分22の左
側エッジ22Lは、後述の第3ステップにおいて第1部
分22の画素アレイが第2部分23の画素アレイに対面
されるときに左側エッジとなることに注目されたい。第
2部分すなわち下側ガラス基板23は右側エッジ23R
及び下側エッジ23Bを有する。
る第1領域のデータ線パッド38はデータ線D1−DN
にそれぞれ接続されており、第1部分22の左側エッジ
22Lに隣接する第2領域のゲート線パッド39はゲー
ト線G1−GNにそれぞれ接続されており、第2部分2
3の下側エッジ23Bに隣接する第3領域のデータ線パ
ッド40はデータ線D1−DNにそれぞれ接続されてお
り、そして第2部分23の右側エッジ23Rに隣接する
第4領域のゲート線パッド41はゲート線G1−GNに
それぞれ接続されている。
点線22及び23に沿って切断される。
に、上側ガラス基板22に画素アレイを下側ガラス基板
23の画素アレイに整列させるように上側ガラス基板2
2及び下側ガラス基板23とが配列される。図5及び図
11に示されている封止領域44に封止材料が付着され
ていることに注目されたい。第1実施例のLCD装置の
製造においては図6(A)に示すように、上側ガラス基
板22のゲート線G1乃至GMは下側ガラス基板23の
ゲート線G1乃至GMにそれぞれ対面されており、そし
て上側ガラス基板22のデータ線D1乃至DNは下側ガ
ラス基板23のデータ線D1乃至DNにそれぞれ対面さ
れている。
れこれにより上側ガラス基板22及び下側ガラス基板2
3は図5及び図11に示す封止領域44に沿って接着さ
れ、そして上側及び下側の両ガラス基板22及び23の
画素アレイはこの封止領域44により囲まれた領域内に
封入される。
1実施例の場合にはTN液晶材料)が封止領域44の小
さな開口を介してこの領域44により囲まれた空間内に
充填され、そしてこの開口が閉ざされる。
2A−42F及び43A−乃至43Fが図5に示すよう
に接続パッドに接続するように装着される。更に具体的
に説明すると、第1データ線ドライバ45が、上側ガラ
ス基板22の上側エッジに隣接した第1領域のデータ線
パッド38に接続され、第1ゲート線ドライバ47が上
側ガラス基板22の左側エッジに隣接した第2領域のゲ
ート線パッド39に接続され、第2データ線ドライバ4
6が、下側ガラス基板23の下側エッジに隣接した第3
領域のデータ線パッド40に接続され、そして第2ゲー
ト線ドライバ48が下側ガラス基板23の右側エッジに
隣接した第4領域のゲート線パッド41に接続される。
は、本発明の第2実施例の第1即ち上側ガラス基板22
上の画素アレイ及び第2即ち下側ガラス基板23上の画
素アレイの配列を示す。この第2実施例のLCD装置の
構造は、下側ガラス基板23の画素アレイに対する上側
ガラス基板22の画素アレイの位置づけを除いて、第1
実施例とほぼ同じであることに注目されたい。
されるゲート線に沿った水平方向の画素の数を、第1実
施例の画素の数の2倍に増大する。第2実施例におい
て、上側ガラス基板22の各画素領域は、下側ガラス基
板23の各画素領域に対して、画素領域の幅(即ちゲー
ト線に沿った長さ)の半分に等しい距離だけ水平方向
(ゲート線に沿った方向)にシフトされている。上側ガ
ラス基板22の各画素領域は下側ガラス基板23の各画
素領域に対し垂直方向(即ち、データ線に沿った方向)
にはシフトされていない。即ち、上側ガラス基板22の
各画素領域は下側ガラス基板23の各画素領域に対し垂
直方向において整列されている。この整列は、上側ガラ
ス基板22のゲート線を下側ガラス基板23のゲート線
に整列させることにより行われる。以下の説明におい
て、画素領域の幅(即ち、ゲート線に沿った長さ)は、
1つのゲート線の中心と隣接するゲート線の中心との間
の距離に等しいとする。
又はDL(X−1))の中心と、次のデータ線(例え
ば、DU(X)又はDL(X))の中心との間の距離は
距離LXであり、そして1つのゲート線(例えば、GU
(X−1)又はGL(X−1))の中心と次のゲート線
(例えば、GU(X)又はGL(X))の中心との間の
距離は距離LYである。図13の点線71が示すよう
に、上側ガラス基板22のゲート線は下側ガラス基板2
3のゲート線にそれぞれ整列され、そして上側ガラス基
板22の各データ線は、下側ガラス基板23のデータ線
相互間の中間位置に整列されている。更に具体的にいう
と、中間位置は、データ線の中心からLX/2だけ離れ
ている。即ち、上側ガラス基板22のデータ線は、下側
ガラス基板23のデータ線に対して、ゲート線に沿った
水平方向においてLX/2だけシフトされている。
及び23のそれぞれの画素アレイは、複数の画素領域を
含み、そして各画素領域は、ゲート線及びデータ線の交
点のそれぞれに隣接する領域に形成され、そして画素領
域は、図13の1つの画素領域に示すようにTFT27
及び表示電極29を含む。上側ガラス基板22のデータ
線の位置を下側ガラス基板23のデータ線の位置からシ
フトすることにより、上側及び下側ガラス基板の1つの
画素電極29は2つの画素領域に分割される。上側ガラ
ス基板22のゲート線(例えば、GU(X−1))とデ
ータ線(例えば、DU(X−1))との交点の1つの画
素領域は、2つの画素領域(P11,P12)を形成す
るように垂直方向において分割され、これによりユーザ
により観察される水平方向の画素の数が、第1実施例の
画素の数の2倍に増大される。
する。図14は上側及び下側ガラス基板22及び23の
ゲート線及びデータ線に印加されるゲート・パルス及び
データ・パルスを示す。画素P12が白イメージを表示
し、画素P13が黒イメージを表示し画素P14が白イ
メージを表示し、そして画素P15が白イメージを表示
するものとする。
は、ゲート線GU(X−1)及びデータ線DU(X−
1)の交点にある上側画素領域の右側半分と、ゲート線
GL(X−1)及びデータ線DL(X−1)の交点にあ
る下側画素領域の左側半分とにより構成される。白イメ
ージを表示するには、図3(A)に示すように電圧0V
が液晶材料に印加されねばならない。電圧−2.5Vが
データ線DU(X−1)に印加されているものとする。
データ線DL(X−1)に印加される電圧は、データ線
DU(X−1)上の電圧の値に基づいて選択されること
に注目されたい。従って、図14に示すように、ゲート
線GU(X−1)及びGL(X−1)へのゲート・パル
スの印加の間、電圧−2.5Vがデータ線DU(X−
1)に印加され、そして電圧−2.5Vがデータ線DL
(X−1)に印加される。
は、ゲート線GU(X−1)及びデータ線DU(X)の
交点にある上側画素領域の左側半分と、ゲート線GL
(X−1)及びデータ線DL(X−1)の交点にある下
側画素領域の右側半分とにより構成される。黒イメージ
を表示するには、図3(B)に示すように電圧5Vが液
晶材料に印加されねばならない。電圧−2.5Vがデー
タ線DL(X−1)に印加されているので、データ線D
U(X)に印加される電圧は、データ線DL(X−1)
上の電圧の値に基づいて選択される。従って、図14に
示すように、ゲート線GU(X−1)及びGL(X−
1)へのゲート・パルスの印加の間、電圧+2.5Vが
データ線DU(X)に印加され、そして電圧−2.5V
がデータ線DL(X−1)に印加される。
は、ゲート線GU(X−1)及びデータ線DU(X)の
交点にある上側画素領域の右側半分と、ゲート線GL
(X−1)及びデータ線DL(X)の交点にある下側画
素領域の左側半分とにより構成される。白イメージを表
示するには、図3(A)に示すように電圧0Vが液晶材
料に印加されねばならない。電圧+2.5Vがデータ線
DU(X)に印加されているので、データ線DL(X)
に印加される電圧は、データ線DU(X)上の電圧の値
に基づいて選択される。従って、図14に示すように、
ゲート線GU(X−1)及びGL(X−1)へのゲート
・パルスの印加の間、電圧+2.5Vがデータ線DU
(X)に印加され、そして電圧+2.5Vがデータ線D
L(X)に印加される。
は、ゲート線GU(X−1)及びデータ線DU(X+
1)の交点にある上側画素領域の左側半分と、ゲート線
GL(X−1)及びデータ線DL(X)の交点にある下
側画素領域の右側半分とにより構成される。白イメージ
を表示するには、図3(A)に示すように電圧0Vが液
晶材料に印加されねばならない。電圧+2.5Vがデー
タ線DL(X)に印加されているので、データ線DU
(X+1)に印加される電圧は、データ線DL(X)上
の電圧の値に基づいて選択される。従って、図14に示
すように、ゲート線GU(X−1)及びGL(X−1)
へのゲート・パルスの印加の間、電圧+2.5Vがデー
タ線DU(X+1)に印加され、そして電圧+2.5V
がデータ線DL(X)に印加される。
について説明したが、上述の動作が第2実施例のすべて
の画素に対して行われる。
45及び46は、上側及び下側ゲート線へのゲート・パ
ルスの印加の間、上述のようなデータ信号を上側及び下
側データ線のそれぞれに同時に印加する。
沿った上側及び下側ガラス基板22及び23上の構造の
断面を示す。ガラス基板22及び23上の構造は本発明
の概念を示すために簡略化されていることに注目された
い。第2実施例のLCD装置は、図10の上側偏光板2
5、下側偏光板24及びバック・ライト装置26を含む
が、これらは図15に示されていない。
と、データ線DL(X−1),DL(X)及びDL(X
+1)が下側ガラス基板23に形成されている。データ
線は、3つの層、即ちMo層,Al層及びMo層、によ
り構成される。表示電極即ちITO層72がデータ線相
互間の位置でガラス基板23上に形成されている。例え
ば、SiNX層のようなパッシベーション層74がデー
タ線を覆うように、そしてITO層74をデータ線から
絶縁するように形成される。
基板22のデータ線のそれぞれと対面するように下側ガ
ラス基板23上に形成される。図26に示すような逆ス
タガ型のTFTが画素領域のスイッチング素子として使
用される場合には、MoWにより形成されるゲート線と
ブラック・マトリクス78(79)(図26のブラック
・マトリクス97に対応する)が下側又は上側ガラス基
板23又は22に同時に形成され;そして図27に示す
ようなスタガ型のTFTが画素領域のスイッチング素子
として使用される場合には、Mo又はCuにより形成さ
れる光遮断層121と、ブラック・マトリクス122
(ブラック・マトリクス78(79)に対応する)が下
側又は上側ガラス基板23又は22上に同時に形成され
ることに注目されたい。ゲート線及びブラック・マトリ
クス78のそれぞれの上側表面は、ITO層72及びラ
ビング層(例えば、ポリイミド層)76をなめらかに形
成させるために傾斜されている。ラビング層76は全体
の構造を覆うように形成される。データ線の中心とブラ
ック・マトリクス78の中心との間の距離は上述の値L
X/2であり、これにより画素P12,P13,P14
及びP15が図15に示すように規定される。
と、上側ガラス基板22上の構造は、この基板22がカ
ラー・フィルタを含む点を除いて、下側ガラス基板23
の構造とほぼ同じである。更に具体的にいうと、上側ガ
ラス基板22は、ブラック・マトリクス79,データ線
DU(X)及びDU(X+1)、パッシベーション層7
5,表示電極即ちITO層73及びラビング層77を含
む。更に、1つの画素あたり1つのカラー・フィルタ
が、ITO層73及びラビング層77の間に挟まれてい
る。例えば、青のカラー・フィルタ80Bが画素P12
に対して形成され、赤のカラー・フィルタ80Rが画素
P13に対して形成され、緑のカラー・フィルタ80G
が画素P14に対して形成され、そして、青のカラー・
フィルタ80Bが画素P15に対して形成されている。
ラビング層77は、カラー・フィルタ及びパッシベーシ
ョン層77を覆うように形成されている。図3の従来技
術の場合のように、ラビング層76のラビング方向とラ
ビング層77のラビング方向との間の角度は、約90度
である。TN型の液晶材料(図示せず)が、下側ラビン
グ層76と上側ラビング層77との間に挟まれており、
そして、図3の従来技術の場合のように電圧0Vが印加
されたときに、ラビング層76及びラビング層77との
間で90度だけツイストされる。
ラス基板23上の1つのデータ線に対面するように位置
決めされた複数個のブラック・マトリクス79が、第1
即ち上側ガラス基板22上にデータ線と平行になるよう
に形成され、そしてそれぞれ上側ガラス基板22上の1
つのデータ線に対面するように位置決めされた複数個の
ブラック・マトリクス78が、下側ガラス基板23上に
データ線と平行になるように形成されている。複数個の
カラー・フィルタが上側ガラス基板23上に形成され、
そして各カラーフィルタは上側データ線とブラック・マ
トリクスとの間の位置に形成されている。データ線の中
心とブラック・マトリクスの中心との間の距離は、LX
/2である。
び23上のデータ線とゲート線の配列を示す。データ線
とゲート線は、これらの交点において絶縁層により絶縁
されている。各画素領域のTFT及び表示電極は、図を
簡略化するために図16には示されていない。それぞれ
下側ガラス基板23上の1つのデータ線に対面するよう
に位置づけられた複数個のブラック・マトリクス79が
上側ガラス基板22上にデータ線と平行になるように形
成され、そしてそれぞれ上側ガラス基板22上の1つの
データ線に対面するように位置づけられた複数個のブラ
ック・マトリクス78が下側ガラス基板23上にデータ
線と平行になるように形成されている。ゲート線の方向
と垂直な方向に延びるブラック・マトリクス78及び7
9は、これらに隣接するゲート線との間の短絡を防止す
るためにゲート線から離されている。
の第1乃至第6ステップを含むが、第1及び第3ステッ
プは次のように変更されている。
ガ型のTFTが画素領域のスイッチング素子として使用
される場合には、MoWにより形成されるゲート線とブ
ラック・マトリクス78(79)が下側又は上側ガラス
基板23又は22に同時に形成される。図27に示すよ
うなスタガ型のTFTが画素領域のスイッチング素子と
して使用される場合には、Mo又はCuにより形成され
る光遮断層121とブラック・マトリクス122が下側
又は上側ガラス基板23又は22上に同時に形成され
る。更に、複数個のブラック・マトリクスが上側ガラス
基板22に形成され、そして各カラー・フィルタは上側
データ線とブラック・マトリクスとの間の位置に形成さ
れる。
素領域は、下側ガラス基板23の各画素領域に対して、
画素領域の幅(即ちゲート線に沿った長さ)の半分に等
しい距離だけ水平方向(ゲート線に沿った方向)にシフ
トされる。上側ガラス基板22の各画素領域は下側ガラ
ス基板23の各画素領域に対し垂直方向(即ち、データ
線に沿った方向)にはシフトされない。上側ガラス基板
22のデータ線は、下側ガラス基板23のブラック・マ
トリクス78にそれぞれ対面され、そして下側ガラス基
板23のデータ線は上側ガラス基板22のブラック・マ
トリクス79にそれぞれ対面される。
は、本発明の第3実施例の第1即ち上側ガラス基板22
上の画素アレイと第2即ち下側ガラス基板23上の画素
アレイの配列を示す。この第3実施例のLCD装置の構
造は、下側ガラス基板23の画素アレイに対する上側ガ
ラス基板22の画素アレイの位置づけを除いて、第1実
施例とほぼ同じであることに注目されたい。
されるデータ線に沿った垂直方向の画素の数を、第1実
施例の画素の数の2倍に増大する。第3実施例におい
て、上側ガラス基板22の各画素領域は、下側ガラス基
板23の各画素領域に対して、画素領域の高さ(即ちデ
ータ線に沿った長さ)の半分に等しい距離だけ垂直方向
(データ線に沿った方向)にシフトされている。上側ガ
ラス基板22の各画素領域は下側ガラス基板23の各画
素領域に対し水平方向(即ち、ゲート線に沿った方向)
にはシフトされていない。即ち、上側ガラス基板22の
各画素領域は下側ガラス基板23の各画素領域に対し水
平方向において整列されている。この整列は、上側ガラ
ス基板22のデータ線を下側ガラス基板23のデータ線
に整列させることにより行われる。
ち、データ線に沿った長さ)は、1つのデータ線の中心
と隣接するデータ線の中心との間の距離に等しいとす
る。1つのデータ線(例えば,DU(X−1)又はDL
(X−1))の中心と、次のデータ線(例えば、DU
(X)又はDL(X))の中心との間の距離は距離LX
であり、そして1つのゲート線(例えば、GU(X−
1)又はGL(X−1))の中心と次のゲート線(例え
ば、GU(X)又はGL(X))の中心との間の距離は
距離LYである。図18の点線81が示すように、上側
ガラス基板22のデータ線は下側ガラス基板23のデー
タ線にそれぞれ整列され、そして上側ガラス基板22の
各ゲート線は、下側ガラス基板23のゲート線相互間の
中間位置に整列されている。更に具体的にいうと、中間
位置は、ゲート線の中心からLY/2だけ離れている。
即ち、上側ガラス基板22のゲート線は、下側ガラス基
板23のゲート線に対して、データ線に沿った垂直方向
においてLY/2だけシフトされている。
及び23上のそれぞれの画素アレイは、複数の画素領域
を含み、そして各画素領域は、ゲート線及びデータ線の
交点のそれぞれに隣接する領域に形成され、そして画素
領域は、図18の1つの画素領域に示すようにTFT2
7及び表示電極29を含む。上側ガラス基板22のゲー
ト線の位置を下側ガラス基板23のゲート線の位置から
シフトすることにより、上側及び下側ガラス基板の1つ
の画素電極29は2つの画素領域に分割される。上側ガ
ラス基板22のゲート線(例えば、GU(X−1))と
データ線(例えば、DU(X−1))との交点の1つの
画素領域は、2つの画素領域(P11,P21)を形成
するように水平方向において分割され、これによりユー
ザにより観察される垂直方向の画素の数が、第1実施例
の画素の数の2倍に増大される。
する。図19は上側及び下側ガラス基板22及び23の
ゲート線及びデータ線に印加されるゲート・パルス及び
データ・パルスを示す。画素P21が黒イメージを表示
し、画素P31が白イメージを表示し、そして画素P4
1が黒イメージを表示するものとする。
へのゲート・パルスの位相は、下側ガラス基板23への
ゲート・パルスの位相に対して、ゲート・パルスの継続
時間の半分にほぼ等しい期間Tだけシフトされている。
例えば1画素行に関連するゲート・パルスGU(X−
1)の立ち上がりエッジと、ゲート・パルスGL(X−
1)の立ち上がりエッジとの間の差は期間Tにほぼ等し
い。1つの画素にイメージを表示するには、期間Tの間
にデータ信号が上側及び下側データ線にそれぞれ印加さ
れる。この期間Tは、上側ゲート線へのゲート・パルス
の前半部分と下側ゲート線へのゲート・パルスの後半部
分とにより規定され、又は上側ゲート線へのゲート・パ
ルスの後半部分と下側ゲート線へのゲート・パルスの前
半部分とにより規定される。
は、ゲート線GU(X−1)とデータ線DU(X−1)
との交点の上側画素領域の下側半分と、ゲート線GL
(X−1)とデータ線DL(X−1)との交点の下側画
素領域の上側半分とにより構成される。黒イメージを表
示するには、図3(B)に示すように電圧5Vが液晶材
料に印加される。図19に示すように、ゲート・パルス
GU(X−1)の後半部分と、ゲート・パルスGL(X
−1)の前半部分とにより規定される期間T1の間、電
圧+2.5Vがデータ線DU(X−1)に印加されそし
て電圧−2.5Vがデータ線DL(X−1)に印加され
る。
は、ゲート線GU(X)とデータ線DU(X−1)との
交点の上側画素領域の上側半分と、ゲート線GL(X−
1)とデータ線DL(X−1)との交点の下側画素領域
の下側半分とにより構成される。白イメージを表示する
には、図3(A)に示すように電圧0Vが液晶材料に印
加される。図19に示すように、ゲート・パルスGU
(X)の前半部分と、ゲート・パルスGL(X−1)の
後半部分とにより規定される期間T2の間、電圧+2.
5Vがデータ線DU(X−1)に印加されそして電圧+
2.5Vがデータ線DL(X−1)に印加される。
は、ゲート線GU(X)とデータ線DU(X−1)との
交点の上側画素領域の下側半分と、ゲート線GL(X)
とデータ線DL(X−1)との交点の下側画素領域の上
側半分とにより構成される。黒イメージを表示するに
は、図3(B)に示すように電圧5Vが液晶材料に印加
される。図19に示すように、ゲート・パルスGU
(X)の後半部分と、ゲート・パルスGL(X)の前半
部分とにより規定される期間T3の間、電圧+2.5V
がデータ線DU(X−1)に印加されそして電圧−2.
5Vがデータ線DL(X−1)に印加される。
について説明したが、上述の動作は、第3実施例のすべ
ての画素に対して行われる。
47及び48は、上述のゲート・パルスを印加し、そし
て第1及び第2データ線ドライバ45及び46は、上側
及び下側ゲート線へのゲート・パルスの印加の間、上述
のようなデータ信号を上側及び下側データ線のそれぞれ
に同時に印加する。
沿った上側及び下側ガラス基板22及び23上の構造の
断面を示す。ガラス基板22及び23上の構造は本発明
の概念を示すために簡略化されていることに注目された
い。第3実施例のLCD装置は、図10の上側偏光板2
5、下側偏光板24及びバック・ライト装置26を含む
が、これらは図20に示されていない。
と、データ線DL(X−1),DL(X)及びDL(X
+1)が下側ガラス基板23に形成されている。データ
線は、3つの層、即ちMo層,Al層及びMo層、によ
り構成される。表示電極即ちITO層82がデータ線相
互間の位置でガラス基板23上に形成されている。例え
ば、SiNX層のようなパッシベーション層84がデー
タ線を覆うように、そしてITO層82をデータ線から
絶縁するように形成される。
基板22のゲート線のそれぞれと対面するように下側ガ
ラス基板23上に形成される。図26に示すような逆ス
タガ型のTFTが画素領域のスイッチング素子として使
用される場合には、MoWにより形成されるゲート線と
ブラック・マトリクス88(89)(図26のブラック
・マトリクス97に対応する)が下側又は上側ガラス基
板23又は22に同時に形成され;そして図27に示す
ようなスタガ型のTFTが画素領域のスイッチング素子
として使用される場合には、Mo又はCuにより形成さ
れる光遮断層121と、ブラック・マトリクス122
(ブラック・マトリクス88(89)に対応する)が下
側又は上側ガラス基板23又は22上に同時に形成され
ることに注目されたい。ゲート線及びブラック・マトリ
クス88のそれぞれの上側表面は、ITO層82及びラ
ビング層(例えば、ポリイミド層)86をなめらかに形
成させるために傾斜されている。ラビング層86は全体
の構造を覆うように形成される。ゲート線の中心とブラ
ック・マトリクス88の中心との間の距離は上述の値L
Y/2であり、これにより画素P21,P31及びP4
1が図20に示すように規定される。
と、上側ガラス基板22には、ブラック・マトリクス8
9,ゲート線GU(X)及びGU(X+1)、パッシベ
ーション層85,表示電極即ちITO層83及びラビン
グ層87が形成されている。更に、1つの画素あたり1
つのカラー・フィルタが、ITO層83及びラビング層
87の間に挟まれている。同じ色が垂直方向に配列され
ているので、赤のカラー・フィルタ90Rが画素P1
1、P21,P31及びP41に対して形成されてい
る。ラビング層87は、カラー・フィルタ及びパッシベ
ーション層85を覆うように形成されている。図3の従
来技術の場合のように、ラビング層86のラビング方向
とラビング層87のラビング方向との間の角度は、約9
0度である。TN型の液晶材料(図示せず)が、下側ラ
ビング層86と上側ラビング層87との間に挟まれてお
り、そして、図3の従来技術の場合のように電圧0Vが
印加されたときに、ラビング層86及びラビング層87
との間で90度だけツイストされる。
ラス基板23上の1つのゲート線に対面するように位置
決めされた複数個のブラック・マトリクス89が、第1
即ち上側ガラス基板22上にゲート線と平行になるよう
に形成され、そしてそれぞれ上側ガラス基板22上の1
つのゲート線に対面するように位置決めされた複数個の
ブラック・マトリクス88が、下側ガラス基板23上に
ゲート線と平行になるように形成されている。複数個の
カラー・フィルタが上側ガラス基板23上に形成され、
そして各カラーフィルタは上側ゲート線とブラック・マ
トリクスとの間の位置に形成されている。ゲート線の中
心とブラック・マトリクスの中心との間の距離は、LY
/2である。
び23上のデータ線とゲート線の配列を示す。データ線
とゲート線及びブラック・マトリクスとは、これらの交
点において絶縁層により絶縁されている。各画素領域の
TFT及び表示電極は、図を簡略化するために図21に
は示されていない。それぞれ下側ガラス基板23上の1
つのゲート線に対面するように位置づけられた複数個の
ブラック・マトリクス89が上側ガラス基板22上にゲ
ート線と平行になるように形成され、そしてそれぞれ上
側ガラス基板22上の1つのゲート線に対面するように
位置づけられた複数個のブラック・マトリクス88が下
側ガラス基板23上にゲート線と平行になるように形成
されている。もしもブラック・マトリクス88及び89
がデータ線と重なると、このデータ線、絶縁材料及びブ
ラック・マトリクスにより構成されるキャパシタに、望
ましくない電荷が溜まるので、各ブラック・マトリクス
は、図21に示すように、データ線に隣接する部分で切
断されている。
の第1乃至第6ステップを含むが、第1及び第3ステッ
プは次のように変更されている。
ガ型のTFTが画素領域のスイッチング素子として使用
される場合には、MoWにより形成されるゲート線とブ
ラック・マトリクス88(89)が下側又は上側ガラス
基板23又は22に同時に形成される。図27に示すよ
うなスタガ型のTFTが画素領域のスイッチング素子と
して使用される場合には、Mo又はCuにより形成され
る光遮断層121とブラック・マトリクス122が下側
又は上側ガラス基板23又は22上に同時に形成され
る。更に、複数個のカラー・フィルタが上側ガラス基板
22に形成され、そして各カラー・フィルタは上側ゲー
ト線とブラック・マトリクスとの間の位置に形成され
る。
素領域は、下側ガラス基板23の各画素領域に対して、
画素領域の高さ(即ちデータ線に沿った長さ)の半分に
等しい距離だけ垂直方向(データ線に沿った方向)にシ
フトされる。上側ガラス基板22の各画素領域は下側ガ
ラス基板23の各画素領域に対し水平方向(即ち、ゲー
ト線に沿った方向)にはシフトされない。上側ガラス基
板22のゲート線は、下側ガラス基板23のブラック・
マトリクス88にそれぞれ対面され、そして下側ガラス
基板23のゲート線は上側ガラス基板22のブラック・
マトリクス89にそれぞれ対面される。
は、本発明の第4実施例の第1即ち上側ガラス基板22
上の画素アレイと第2即ち下側ガラス基板23上の画素
アレイの配列を示す。この第4実施例のLCD装置の構
造は、下側ガラス基板23の画素アレイに対する上側ガ
ラス基板22の画素アレイの位置づけを除いて、第1実
施例とほぼ同じであることに注目されたい。
されるゲート線に沿った水平方向の画素の数を、第1実
施例の画素の数の2倍に等しい値に増大し、そしてユー
ザにより観察されるデータ線に沿った垂直方向の画素の
数を、第1実施例の画素の数の2倍に等しい値に増大
し、これにより画素の総数は、第1実施例の画素の数の
4倍に等しい値に増大する。
線及び768本のゲート線を有し、そしてXGA(Ex
tended Graphic Array)方式の1
024×768画素を表示できるならば、第4実施例
は、ゲート線及びデータ線の数を増大することなく、Q
XGA(Quad Extended Graphic
Array)方式の2048×1536画素を表示でき
る。又、もしもLCDパネルが1280本のデータ線及
び1024本のゲート線を有し、そしてSXGA(Su
pper Extended Graphic Arr
ay)方式の1280×1024画素を表示できるなら
ば、第4実施例は、ゲート線及びデータ線の数を増大す
ることなく、QSXGA(Quad Supper E
xtended Graphic Array)方式の
2560×2048画素を表示できる。
の各画素領域は、下側ガラス基板23の各画素領域に対
して、画素領域の幅(即ちゲート線に沿った長さ)の半
分に等しい距離だけ水平方向(ゲート線に沿った方向)
にシフトされており、そして画素領域の高さ(即ちデー
タ線に沿った長さ)の半分に等しい距離だけ垂直方向
(データ線に沿った方向)にシフトされている。1つの
データ線(例えば,DU(X−1)又はDL(X−
1))の中心と、次のデータ線(例えば、DU(X)又
はDL(X))の中心との間の距離は距離LXであり、
そして1つのゲート線(例えば、GU(X−1)又はG
L(X−1))の中心と次のゲート線(例えば、GU
(X)又はGL(X))の中心との間の距離は距離LY
である。図23の点線91が示すように、上側ガラス基
板22の各ゲート線は、下側ガラス基板23のゲート線
相互間の中間位置に整列され、そして上側ガラス基板2
2の各データ線は、下側ガラス基板23のデータ線相互
間の中間位置に整列されている。更に具体的にいうと、
ゲート線相互間の中間位置は、ゲート線の中心からLY
/2だけ離れており、そしてデータ線相互間の中間位置
は、データ線の中心からLX/2だけ離れている。即
ち、上側ガラス基板22のゲート線は、下側ガラス基板
23のゲート線に対して、データ線に沿った垂直方向に
おいてLY/2だけシフトされており、そして上側ガラ
ス基板22のデータ線は、下側ガラス基板23のデータ
線に対して、ゲート線に沿った水平方向においてLX/
2だけシフトされている。
及び23のそれぞれの画素アレイは、複数の画素領域を
含み、そして各画素領域は、ゲート線及びデータ線の交
点のそれぞれに隣接する領域に形成され、そして画素領
域は、図23の1つの画素領域に示すようにTFT27
及び表示電極29を含む。上側ガラス基板22のデータ
線の位置を下側ガラス基板23のデータ線の位置からシ
フトし、そして上側ガラス基板22のゲート線の位置を
下側ガラス基板23のゲート線の位置からシフトするこ
とにより、上側及び下側ガラス基板の1つの画素電極2
9は4つの画素領域に分割される。上側ガラス基板22
のゲート線(例えば、GU(X−1))とデータ線(例
えば、DU(X−1))との交点の1つの画素領域は、
4つの画素領域(P11,P12,P21,P22)を
形成するように水平方向及び垂直方向において分割さ
れ、これによりユーザにより観察される水平方向及び垂
直方向の画素の数が、第1実施例の画素の数の4倍に等
しい値に増大される。
する。図24は上側及び下側ガラス基板22及び23の
ゲート線及びデータ線に印加されるゲート・パルス及び
データ・パルスを示す。画素P22が黒イメージを表示
し、画素P23が白イメージを表示し、そして画素P2
4が黒イメージを表示し、そして画素P25が黒イメー
ジを表示するものとする。
する動作は、第2実施例の動作及び第3実施例の動作の
組み合わせであることに注目されたい。第3実施例で説
明したように、図23の画素P21,P22,P23,
・・・を含む1つの画素行は、図24の期間T1に表示
され、画素P31,P32,P33,・・・を含む1つ
の画素行は、図24の期間T2に表示され、そして画素
P41,P42,P43,・・・を含む1つの画素行
は、図24の期間T3に表示される。期間Tの間の上側
及び下側ガラス基板22及び23のデータ線への電圧の
選択は、第2実施例と同様に行われる。
は、ゲート線GU(X−1)及びデータ線DU(X−
1)の交点の上側画素領域の右下の部分と、ゲート線G
L(X−1)及びデータ線DL(X−1)の交点の下側
画素領域の左上の部分とにより構成される。黒イメージ
を表示するには、図3(B)に示すように電圧5Vが液
晶材料に印加される。電圧+2.5Vがデータ線DU
(X−1)に印加されているものとする。データ線DL
(X−1)に印加される電圧は、データ線DU(X−
1)に印加されている電圧に基づいて選択される。従っ
て、図24に示すように、期間T1の間、電圧+2.5
Vがデータ線DU(X−1)に印加され、そして電圧−
2.5Vがデータ線DL(X−1)に印加される。
は、ゲート線GU(X−1)及びデータ線DU(X)の
交点の上側画素領域の左下の部分と、ゲート線GL(X
−1)及びデータ線DL(X−1)の交点の下側画素領
域の右上の部分とにより構成される。白イメージを表示
するには、図3(A)に示すように電圧0Vが液晶材料
に印加される。電圧−2.5Vがデータ線DL(X−
1)に印加されているので、期間T1の間、電圧−2.
5Vがデータ線DU(X)に印加される。
は、ゲート線GU(X−1)及びデータ線DU(X)の
交点の上側画素領域の右下の部分と、ゲート線GL(X
−1)及びデータ線DL(X)の交点の下側画素領域の
左上の部分とにより構成される。黒イメージを表示する
には、図3(B)に示すように電圧5Vが液晶材料に印
加される。電圧−2.5Vがデータ線DU(X)に印加
されているので、期間T1の間、電圧+2.5Vがデー
タ線DL(X)に印加される。
は、ゲート線GU(X−1)及びデータ線DU(X+
1)の交点の上側画素領域の左下の部分と、ゲート線G
L(X−1)及びデータ線DL(X)の交点の下側画素
領域の右上の部分とにより構成される。黒イメージを表
示するには、図3(B)に示すように電圧5Vが液晶材
料に印加される。電圧+2.5Vがデータ線DL(X)
に印加されているので、期間T1の間、電圧−2.5V
がデータ線DU(X+1)に印加される。
を説明したが、上述の動作は、第4実施例のすべての画
素に対して行われる。
45及び46は、期間T1,T2,T3,・・・のそれ
ぞれの間、上述のようなデータ信号を上側及び下側デー
タ線のそれぞれに同時に印加する。
の組み合わせであるので、図22の点線15A−15B
に沿った上側及び下側ガラス基板22及び23の構造の
断面は、第2実施例の図15の構造とほぼ同じであり、
そして図22の点線20A−20Bに沿った上側及び下
側ガラス基板22及び23の構造の断面は、第3実施例
の図20の構造とほぼ同じである。
び23上のデータ線とゲート線の配列を示す。データ線
とゲート線は、これらの交点において絶縁層により絶縁
されている。部分78及び88を有するブラック・マト
リクスが、上側ガラス基板22のデータ線及びゲート線
のそれぞれに対面するように下側ガラス基板23に形成
され、そして部分79及び89を有するブラック・マト
リクスが、下側ガラス基板23のデータ線及びゲート線
のそれぞれに対面するように上側ガラス基板22に形成
されている。図26に示すような逆スタガ型のTFTが
画素領域のスイッチング素子として使用される場合に
は、MoWにより形成されるゲート線とブラック・マト
リクス88(89、78,79)(図26のブラック・
マトリクス97に対応する)が下側又は上側ガラス基板
23又は22に同時に形成される。図27に示すような
スタガ型のTFTが画素領域のスイッチング素子として
使用される場合には、Mo又はCuにより形成される光
遮断層121と、ブラック・マトリクス122(ブラッ
ク・マトリクス88(89,78,79)に対応する)
が下側又は上側ガラス基板23又は22上に同時に形成
される。ラビング層が、全体の構造を覆うように形成さ
れる。ゲート線の方向と垂直方向に延びるブラック・マ
トリクス78及び79は、隣接するゲート線との間の短
絡を防止するために、ゲート線から離されている。
の第1乃至第6ステップを含むが、第1及び第3ステッ
プは次のように変更されている。
ガ型のTFTが画素領域のスイッチング素子として使用
される場合には、MoWにより形成されるゲート線とブ
ラック・マトリクス88(89、78,79)が下側又
は上側ガラス基板23又は22に同時に形成される。図
27に示すようなスタガ型のTFTが画素領域のスイッ
チング素子として使用される場合には、Mo又はCuに
より形成される光遮断層121とブラック・マトリクス
122(ブラック・マトリクス88,89,78,79
に対応する)が下側又は上側ガラス基板23又は22上
に同時に形成される。更に、複数個のカラー・フィルタ
が上側ガラス基板22に形成される。
素領域は、下側ガラス基板23の各画素領域に対して、
画素領域の幅(即ちゲート線に沿った長さ)の半分に等
しい距離だけ水平方向(ゲート線に沿った方向)にシフ
トされており、そして画素領域の高さ(即ちデータ線に
沿った長さ)の半分に等しい距離だけ垂直方向(データ
線に沿った方向)にシフトされる。
スタガ型のTFTを使用した画素領域の構造を示す。前
述のように、画素領域はゲート線及びデータ線の交点の
それぞれに隣接して形成され、そしてTFT及び表示電
極を含む。TFTの寸法は、拡大して示されていること
に注目されたい。MoW層が透明基板即ちガラス基板9
5に付着され、そしてエッチングされてゲート線及びT
FTのゲート電極96とブラック・マトリクス97とを
同時に形成する。このエッチング・プロセスにおいて、
ゲート線、ゲート電極96及びブラック・マトリクス9
7の肩部は、これらの上に形成される他の層をなめらか
に走らせるために斜めにされている。垂直配向(VA)
液晶材料を使用する以下の実施例においては、ガラス基
板95の表面とブラック・マトリクス97の斜面との間
の角度θは、30±10度に選択されている。SiNX
のゲート絶縁層98が、ゲート線、ゲート電極96,ブ
ラック・マトリクス97及びガラス基板95の露出面に
形成される。島状のアモーファスSi層99が絶縁層9
8の上に形成される。チャネル・ストップ層104がア
モーファスSi層99の上に形成される。例えばN+ア
モーファスSiのオーミック層100が、チャネル・ス
トップ層104の上部を露出するように、この層104
及びアモーファスSi層99の上に形成される。表示電
極、例えばITO層103が絶縁層98の上に形成され
る。3つの層、即ちMo層、Al層及びMo層がこの構
造の上に形成され、そしてデータ線、ドレイン電極10
1及びソース電極102を形成するようにエッチングさ
れる。
例の場合には、この構造の上にラビング層(図示せず)
が形成される。SiNXのようなパッシベーション層
(図示せず)が、データ線を覆いそしてITO層をデー
タ線から絶縁するように形成される。ブラック・マトリ
クス97が表示電極103の一部分に形成されている構
造は、第2乃至第7実施例において使用されることがで
きる。又、ブラック・マトリクス97を有しない逆スタ
ガ型のTFTは、第1実施例において使用されることが
できる。
タガ型のTFTを使用した画素領域の構造を示す。前述
のように、画素領域はゲート線及びデータ線の交点のそ
れぞれに隣接して形成され、そしてTFT及び表示電極
を含む。TFTの寸法は、拡大して示されていることに
注目されたい。スタガ型のTFTでは、光遮断層即ちブ
ラック・マトリクス121が、ガラス基板120の表面
に形成されて、このガラス基板120を透過した光がT
FTのチャネル領域に到達するのを防止する。Mo(モ
リブデン)又はCuが透明基板即ちガラス基板120の
上に付着され、そしてエッチングされて光遮断層121
及びブラック・マトリクス122を同時に形成する。こ
のエッチング・プロセスにおいて、光遮断層121とブ
ラック・マトリクス122の肩部は、これらの上に形成
される層をなめらかに走らせるために斜めにされてい
る。垂直配向(VA)液晶材料を使用する以下の実施例
においては、ガラス基板120の表面とブラック・マト
リクス122の斜面との間の角度θは、30±10度に
選択されている。SiNX又はSiOXのような絶縁層1
23が、ガラス基板95の露出面、光遮断層121及び
ブラック・マトリクス122の上に形成される。表示電
極即ちITO層129が絶縁層123の上に形成され
る。3つの層、即ちMo層、Al層及びMo層がこの構
造の上に形成され、そしてデータ線、ドレイン電極12
4及びソース電極125を形成するようにエッチングさ
れる。アモーファスSi層126が、ドレイン電極12
4,ソース電極125及び絶縁層123の露出表面の上
に形成される。SiNXのゲート絶縁層127が、アモ
ーファスSi層126の上に形成され、そしてMoWの
ゲート電極128が、ゲート絶縁層127の上に形成さ
れる。
例の場合には、この構造の上にラビング層(図示せず)
が形成される。SiNXのようなパッシベーション層
(図示せず)が、データ線を覆いそしてITO層をデー
タ線から絶縁するように形成される。ブラック・マトリ
クス122が表示電極129の一部分に形成されている
構造は、第2乃至第7実施例において使用されることが
できる。又、ブラック・マトリクス122を有しない逆
スタガ型のTFTは、第1実施例において使用されるこ
とができる。
現するVA(垂直配向)液晶材料として知られている液
晶材料を使用する。図28は、VA液晶材料の特性を示
す。図28(A)を参照すると、表示電極即ちITO層
106が上側及び下側ガラス基板22及び23に形成さ
れている。TN液晶材料で必要とされたラビング層は、
VA液晶表示装置では設けられていない。上側及び下側
偏光板108及び109が、LCDパネルを挟むように
装着されている。バック・ライト装置(図28には示さ
れていない)がLCDパネルの下側に配列されている。
電圧が上側及び下側のITO層106に印加されない時
には、VA液晶分子107はITO層106の表面に垂
直な方向に配向し、そして黒イメージを表示する。電圧
が上側及び下側のITO層106に印加されると、VA
液晶分子107は、ITO層106の表面にほぼ平行な
方向に配向し、そして白イメージを表示する。図28
(B)に示すように、それぞれ傾斜面を有する構造物1
05が上側及び下側ガラス基板22及び23に形成され
ると、VA液晶分子は2つの方向に沿って傾斜して2つ
のドメイン、即ち一方のドメイン107A及び他方のド
メイン107Bを形成し、そしてこれら2つのドメイン
は広い視野角を与える。上述のVA液晶材料の特性は、
雑誌、フラット・パネル・ディスプレイ、1998,p
p.146−149に示されている。
下側ガラス基板22及び23上に形成された構造の断面
を示す。この第5実施例においては、VA液晶材料が使
用され、ラビング層は使用されず、そして上側及び下側
ガラス基板22及び23の位置づけ即ち位置的なシフト
は第2実施例と同じである。即ち、上側ガラス基板22
の各画素領域は、下側ガラス基板23の各画素領域に対
して、画素領域の幅(即ちゲート線に沿った長さ)の半
分に等しい距離だけ水平方向(ゲート線に沿った方向)
にシフトされている。上側ガラス基板22の各画素領域
は下側ガラス基板23の各画素領域に対し垂直方向(即
ち、データ線に沿った方向)にはシフトされていない。
即ち、上側ガラス基板22の各画素領域は下側ガラス基
板23の各画素領域に対し垂直方向において整列されて
いる。この整列は、上側ガラス基板22のゲート線を下
側ガラス基板23のゲート線に整列させることにより行
われる。即ち、上側ガラス基板22のゲート線は下側ガ
ラス基板23のゲート線にそれぞれ整列され、そして上
側ガラス基板22の各データ線は、下側ガラス基板23
のデータ線相互間の中間位置に整列されている。中間位
置は、データ線の中心からLX/2だけ離れている。即
ち、上側ガラス基板22のデータ線は、下側ガラス基板
23のデータ線に対して、ゲート線に沿った水平方向に
おいてLX/2だけシフトされている。
断面を有するブラック・マトリクス114A及び114
B並びにITO層112が下側ガラス基板23上に形成
されている。データ線111,絶縁層118,台形状の
断面を有するブラック・マトリクス114C、114D
及び114E並びにITO層113が上側ガラス基板2
2上に形成されている。VA液晶材料(図示せず)が、
上側及び下側ガラス基板22及び23の間の空間内に封
入されている。ITO層112及び113の間に電圧が
印加されていない時には、VA液晶分子は図28(B)
に示す状態に配向され、これにより線117に示す方向
でユーザは黒イメージを観察し、広い視野角が得られ
る。本発明においては、ガラス基板の表面と台形状のブ
ラック・マトリクスの斜面との間の角度θは、30±1
0度に選択されており、これにより最も広い視野角を実
現する。
及び23の組合わせは、白黒表示のLCD装置を与え
る。もしもカラー表示が必要ならば、カラー・フィルタ
116R、116G及び116Bが設けられている別個
のガラス基板115が、接着剤により上側又は下側ガラ
ス基板22又は23の外側表面に接着されることができ
る。偏光板及びバック・ライト装置がこの第5実施例の
LCD装置に設けられているが、これらは図29に示さ
れていない。
るために、第3実施例の上側及び下側ガラス基板22及
び23の配列即ち位置的シフトを使用するように第5実
施例が変更されている。即ち、上側ガラス基板22の各
画素領域は、下側ガラス基板23の各画素領域に対し
て、画素領域の高さ(即ちデータ線に沿った長さ)の半
分に等しい距離だけ垂直方向(データ線に沿った方向)
にシフトされている。上側ガラス基板22の各画素領域
は下側ガラス基板23の各画素領域に対し水平方向(即
ち、ゲート線に沿った方向)にはシフトされていない。
即ち、上側ガラス基板22の各画素領域は下側ガラス基
板23の各画素領域に対し水平方向において整列されて
いる。この整列は、上側ガラス基板22のデータ線を下
側ガラス基板23のデータ線に整列させることにより行
われる。更に具体的にいうと、上側ガラス基板22のデ
ータ線は下側ガラス基板23のデータ線にそれぞれ整列
され、そして上側ガラス基板22の各ゲート線は、下側
ガラス基板23のゲート線相互間の中間位置に整列され
ている。この中間位置は、ゲート線の中心からLY/2
だけ離れている。即ち、上側ガラス基板22のゲート線
は、下側ガラス基板23のゲート線に対して、データ線
に沿った垂直方向においてLY/2だけシフトされてい
る。
るために、第4実施例の上側及び下側ガラス基板22及
び23の配列即ち位置的シフトを使用するように第5実
施例が変更されている。即ち、上側ガラス基板22の各
画素領域は、下側ガラス基板23の各画素領域に対し
て、画素領域の幅(即ちゲート線に沿った長さ)の半分
に等しい距離だけ水平方向(ゲート線に沿った方向)に
シフトされており、そして画素領域の高さ(即ちデータ
線に沿った長さ)の半分に等しい距離だけ垂直方向(デ
ータ線に沿った方向)にシフトされている。更に具体的
にいうと、上側ガラス基板22の各ゲート線は、下側ガ
ラス基板23のゲート線相互間の中間位置に整列され、
そして上側ガラス基板22の各データ線は、下側ガラス
基板23のデータ線相互間の中間位置に整列されてい
る。ゲート線相互間の中間位置は、ゲート線の中心から
LY/2だけ離れており、そしてデータ線相互間の中間
位置は、データ線の中心からLX/2だけ離れている。
即ち、上側ガラス基板22のゲート線は、下側ガラス基
板23のゲート線に対して、データ線に沿った垂直方向
においてLY/2だけシフトされており、そして上側ガ
ラス基板22のデータ線は、下側ガラス基板23のデー
タ線に対して、ゲート線に沿った水平方向においてLX
/2だけシフトされている。
は、カラー・フィルタは上側ガラス基板に形成された
が、第4,第5及び第7実施例の場合のように、これら
のカラー・フィルタは別個のガラス基板115に形成さ
れて、そしてこの別個のガラス基板115が、接着剤に
より上側ガラス基板の外側表面または下側ガラス基板の
外側表面に接着されることができる。第5,第6及び第
7実施例においては、カラー・フィルタは別個のガラス
基板115に形成されたが、第1,第2,第3及び第4
実施例の場合のように、これらのカラーフィルタは上側
ガラス基板に形成されることができる。
メージの質の低下を回復し、データ線及びゲート線の数
を増大することなく画素の数を増大し、広い視野角を実
現し、そしてH/V反転方式を行うに当たりデータ線ド
ライバの出力信号の電圧レベルを減少することができる
LCD装置を実現する。
アレイを示す図である。
動作を示す図である。
第1の問題点を示す図である。
図である。
タ線D1乃至DNとゲート線G1乃至GMの配列を示す
図である。
ゲート線に印加されるゲート・パルスを示す図である。
図を示す図である。
タ線に印加されるデータ・パルスを示す図である。
上側及び下側ガラス基板22及び23上の構造の断面を
示す図である。
て、1枚のガラス基板上に形成された、上側ガラス基板
22及び下側ガラス基板23の画素アレイを示す図であ
る。
板22上の画素アレイ及び第2即ち下側ガラス基板23
上の画素アレイの配列を示す図である。
板22上の画素アレイ及び第2即ち下側ガラス基板23
上の画素アレイの配列を示す図である。
ート線及びデータ線に印加されるゲート・パルス及びデ
ータ・パルスを示す図である。
び下側ガラス基板22及び23上の構造の断面を示す図
である。
ータ線とゲート線の配列を示す図である。
板22上の画素アレイと第2即ち下側ガラス基板23上
の画素アレイの配列を示す図である。
板22上の画素アレイと第2即ち下側ガラス基板23上
の画素アレイの配列を示す図である。
ート線及びデータ線に印加されるゲート・パルス及びデ
ータ・パルスを示す図である。
び下側ガラス基板22及び23上の構造の断面を示す図
である。
ータ線とゲート線の配列を示す図である。
板22上の画素アレイと第2即ち下側ガラス基板23上
の画素アレイの配列を示す図である。
板22上の画素アレイと第2即ち下側ガラス基板23上
の画素アレイの配列を示す図である。
ート線及びデータ線に印加されるゲート・パルス及びデ
ータ・パルスを示す図である。
ータ線とゲート線の配列を示す図である。
FTを使用した画素領域の構造を示す図である。
Tを使用した画素領域の構造を示す図である。
された構造の断面を示す図である。
Claims (60)
- 【請求項1】第1表面及び第2表面を有する第1透明基
板と、 第1表面及び第2表面を有する第2透明基板と、 上記第1透明基板及び上記第2透明基板は、上記第1透
明基板の上記第1表面が上記第2透明基板の上記第1表
面に対面するように配列されており、そして液晶材料
が、上記第1透明基板の上記第1表面と上記第2透明基
板の上記第1表面の間に封入されており、 複数個の画素領域が行及び列方向に配列され、そしてデ
ータ線を介してデータ信号が上記画素領域に印加される
画素アレイが、上記第1透明基板の上記第1表面と上記
第2透明基板の上記第1表面とに形成されていることを
特徴とする液晶表示装置。 - 【請求項2】上記データ線は上記行及び列方向の一方の
方向に配列され、ゲート線は上記行及び列方向の他方の
方向に配列され、そして上記第1透明基板の上記画素領
域のそれぞれは、上記第2透明基板の上記画素領域のそ
れぞれに整列されていることを特徴とする請求項1に記
載の液晶表示装置。 - 【請求項3】上記第1透明基板の上記ゲート線は、上記
第2透明基板の上記ゲート線にそれぞれ整列されてお
り、そして上記第1透明基板の上記データ線は、上記第
2透明基板の上記データ線にそれぞれ整列されているこ
とを特徴とする請求項2に記載の液晶表示装置。 - 【請求項4】上記第1透明基板の上記第1表面の上記ゲ
ート線は第1ゲート線ドライバに接続され、上記第1透
明基板の上記第1表面の上記データ線は第1データ線ド
ライバに接続され、上記第2透明基板の上記第1表面の
上記ゲート線は第2ゲート線ドライバに接続され、そし
て上記第2透明基板の上記第1表面の上記データ線は第
2データ線ドライバに接続されていることを特徴とする
請求項3に記載の液晶表示装置。 - 【請求項5】上記画素アレイの上記画素領域は、上記ゲ
ート線と上記データ線との交点のそれぞれに隣接して形
成され、そして上記画素領域は、表示電極と、上記ゲー
ト及びデータ線と上記表示電極との間の接続されたスイ
ッチング素子とを含むことを特徴とする請求項4に記載
の液晶表示装置。 - 【請求項6】上記スイッチング素子は、上記ゲート線に
接続されたゲート電極、上記データ線に接続されたドレ
イン電極及び上記表示電極に接続されたソース電極を有
するTFTであることを特徴とする請求項5に記載の液
晶表示装置。 - 【請求項7】上記第1及び第2透明基板のそれぞれは、
上側エッジ、下側エッジ、左側エッジ及び右側エッジを
有し、 上記第1透明基板の上記データ線にそれぞれ接続されて
いるデータ線パッドが上記第1透明基板の上記上側エッ
ジ及び下側エッジの一方に隣接する第1領域に形成さ
れ、上記第1透明基板の上記ゲート線にそれぞれ接続さ
れているゲート線パッドが上記第1透明基板の上記左側
エッジ及び右側エッジの一方に隣接する第2領域に形成
され、上記第2透明基板の上記データ線にそれぞれ接続
されているデータ線パッドが上記第2透明基板の上記上
側エッジ及び下側エッジの他方に隣接する第3領域に形
成され、そして上記第2透明基板の上記ゲート線にそれ
ぞれ接続されているゲート線パッドが上記第2透明基板
の上記左側エッジ及び右側エッジの他方に隣接する第4
領域に形成されており、 上記第1データ線ドライバが上記第1領域のデータ線パ
ッドに接続され、上記第1ゲート線ドライバが上記第2
領域のゲート線パッドに接続され、上記第2データ線ド
ライバが上記第3領域の上記データ線パッドに接続さ
れ、そして上記第2ゲートドライバが上記第4領域のゲ
ート線パッドに接続されていることを特徴とする請求項
4に記載の液晶表示装置。 - 【請求項8】上記液晶材料は、電圧が印加されていない
第1状態から電圧が印加されている第2状態へスイッチ
ング電圧によりスイッチされ、 上記第1ゲート線ドライバは上記第1透明基板の選択さ
れた1つのゲート線にゲート・パルスを印加し、上記第
2ゲート線ドライバは、上記第2透明基板上にありそし
て上記選択された1つのゲート線に対面する1つのゲー
ト線にゲート・パルスを印加し、そして上記2つのゲー
ト・パルスの印加は同時に行われ、そして上記第1デー
タ線ドライバは、上記第1透明基板の上記ゲート線への
ゲート・パルスの印加の間、上記第1透明基板の少なく
とも1つのデータ線に、上記スイッチング電圧の半分の
値のデータ信号を印加し、そして上記第2データ線ドラ
イバは、上記第2透明基板の上記ゲート線へのゲート・
パルスの印加の間、上記第2透明基板上にありそして上
記少なくとも1つのデータ線に対面するデータ線に上記
スイッチング電圧の半分の値のデータ信号を印加するこ
とを特徴とする請求項7に記載の液晶表示装置。 - 【請求項9】第1ラビング層が上記第1透明基板の上記
画素アレイを覆うように形成され、第2ラビング層が上
記第2透明基板の上記画素アレイを覆うように形成さ
れ、そして上記液晶材料は捻れネマチック液晶材料であ
ることを特徴とする請求項4に記載の液晶表示装置。 - 【請求項10】上記液晶表示装置は、欠陥画素の位置を
表すデータと上記欠陥画素の画素領域が形成されている
上記第1及び第2透明基板の一方を表す識別データとを
含む点欠陥情報を記憶するメモリと、上記点欠陥情報に
応答して、上記欠陥画素のうち、上記第1及び第2透明
基板の他方に形成されている画素領域へ印加されるデー
タ信号の値を、上記液晶材料へのスイッチング電圧の値
に増大することを特徴とする請求項8に記載の液晶表示
装置。 - 【請求項11】上記制御装置は、上記欠陥画素が上記ス
イッチング電圧の印加を必要としているか否かを調べ、
上記欠陥画素が上記スイッチング電圧の印加を必要とし
ているならば、上記欠陥画素のうち上記第1及び第2透
明基板の他方に形成されている画素領域へ印加されるデ
ータ信号の値を、上記液晶材料へのスイッチング電圧の
値に増大することを特徴とする請求項10に記載の液晶
表示装置。 - 【請求項12】上記液晶表示装置は、上記データ線の欠
陥の位置を表すデータと上記欠陥データ線が形成されて
いる上記第1及び第2透明基板の一方を表す識別データ
とを含むデータ線欠陥情報を記憶するメモリと、上記デ
ータ線欠陥情報に応答して、上記欠陥データ線により影
響を受ける画素のうち、上記第1及び第2透明基板の他
方に形成されている画素領域へ印加されるデータ信号の
値を、上記液晶材料へのスイッチング電圧の値に増大す
ることを特徴とする請求項8に記載の液晶表示装置。 - 【請求項13】上記制御装置は、上記データ線欠陥によ
り影響を受ける画素が上記スイッチング電圧の印加を必
要としているか否かを調べ、上記データ線欠陥により影
響を受ける画素が上記スイッチング電圧の印加を必要と
しているならば、上記データ線欠陥により影響を受ける
画素のうち、上記第1及び第2透明基板の他方に形成さ
れている画素領域へ印加されるデータ信号の値を、上記
液晶材料へのスイッチング電圧の値に増大することを特
徴とする請求項12に記載の液晶表示装置。 - 【請求項14】上記液晶表示装置は、上記ゲート線の欠
陥の位置を表すデータと上記欠陥ゲート線が形成されて
いる上記第1及び第2透明基板の一方を表す識別データ
とを含むゲート線欠陥情報を記憶するメモリと、上記ゲ
ート線欠陥情報に応答して、上記欠陥ゲート線により影
響を受ける画素のうち、上記第1及び第2透明基板の他
方に形成されている画素領域へ印加されるデータ信号の
値を、上記液晶材料へのスイッチング電圧の値に増大す
ることを特徴とする請求項8に記載の液晶表示装置。 - 【請求項15】上記制御装置は、上記ゲート線欠陥によ
り影響を受ける画素が上記スイッチング電圧の印加を必
要としているか否かを調べ、上記ゲート線欠陥により影
響を受ける画素が上記スイッチング電圧の印加を必要と
しているならば、上記ゲート線欠陥により影響を受ける
画素のうち、上記第1及び第2透明基板の他方に形成さ
れている画素領域へ印加されるデータ信号の値を、上記
液晶材料へのスイッチング電圧の値に増大することを特
徴とする請求項14に記載の液晶表示装置。 - 【請求項16】第1表面及び第2表面を有する第1透明
基板と、 第1表面及び第2表面を有する第2透明基板と、 上記第1透明基板及び上記第2透明基板は、上記第1透
明基板の上記第1表面が上記第2透明基板の上記第1表
面に対面するように配列されており、そして液晶材料
が、上記第1透明基板の上記第1表面と上記第2透明基
板の上記第1表面の間に封入されており、 複数個の画素領域が行及び列方向に配列され、そしてデ
ータ線を介してデータ信号が上記画素領域に印加される
画素アレイが、上記第1透明基板の上記第1表面と上記
第2透明基板の上記第1表面とに形成されており、 上記データ線は、上記行及び列方向の一方の方向に配列
されており、そして上記ゲート線は、上記行及び列方向
の他方の方向に配列されており、そして上記第1透明基
板の上記画素領域のそれぞれは、上記第2透明基板の上
記画素領域のそれぞれに対して、上記ゲート線に沿った
方向において、該ゲート線に沿った上記画素領域の幅の
半分の距離だけシフトされていることを特徴とする液晶
表示装置。 - 【請求項17】上記第1透明基板の上記ゲート線は、上
記第2透明基板の上記ゲート線にそれぞれ整列されてお
り、そして上記第1透明基板の上記データ線のそれぞれ
は、上記第2透明基板の上記データ線相互間の中間位置
にそれぞれ整列されていることを特徴とする請求項16
に記載の液晶表示装置。 - 【請求項18】上記中間位置は、上記データ線の中心か
らLX/2だけ離れており、ここでLXは、1つのデー
タ線の中心と次のデータ線の中心との間の距離であるこ
とを特徴とする請求項17に記載の液晶表示装置。 - 【請求項19】上記画素アレイの上記画素領域は、上記
ゲート線と上記データ線との交点のそれぞれに隣接して
形成され、そして上記画素領域は、表示電極と、上記ゲ
ート及びデータ線と上記表示電極との間の接続されたス
イッチング素子とを含むことを特徴とする請求項18に
記載の液晶表示装置。 - 【請求項20】上記第2透明基板に形成された1つのデ
ータ線にそれぞれ対面する複数個のブラック・マトリク
スが上記第1透明基板に形成され、そして上記第1透明
基板に形成された1つのデータ線にそれぞれ対面する複
数個のブラック・マトリクスが上記第2透明基板に形成
されていることを特徴とする請求項16に記載の液晶表
示装置。 - 【請求項21】複数個のカラー・フィルタが上記第1透
明基板に形成され、そして該カラー・フィルタのそれぞ
れは、上記データ線と上記ブラック・マトリクスとの間
の位置で上記第1透明基板に形成されていることを特徴
とする請求項20に記載の液晶表示装置。 - 【請求項22】第1表面及び第2表面を有する第1透明
基板と、 第1表面及び第2表面を有する第2透明基板と、 上記第1透明基板及び上記第2透明基板は、上記第1透
明基板の上記第1表面が上記第2透明基板の上記第1表
面に対面するように配列されており、そして液晶材料
が、上記第1透明基板の上記第1表面と上記第2透明基
板の上記第1表面の間に封入されており、 複数個の画素領域が行及び列方向に配列され、そしてデ
ータ線を介してデータ信号が上記画素領域に印加される
画素アレイが、上記第1透明基板の上記第1表面と上記
第2透明基板の上記第1表面とに形成されており、 上記データ線は、上記行及び列方向の一方の方向に配列
されており、そして上記ゲート線は、上記行及び列方向
の他方の方向に配列されており、そして上記第1透明基
板の上記画素領域のそれぞれは、上記第2透明基板の上
記画素領域のそれぞれに対して、上記データ線に沿った
方向において、該データ線に沿った上記画素領域の高さ
の半分の距離だけシフトされていることを特徴とする液
晶表示装置。 - 【請求項23】上記第1透明基板の上記データ線は、上
記第2透明基板の上記データ線にそれぞれ整列されてお
り、そして上記第1透明基板の上記ゲート線のそれぞれ
は、上記第2透明基板の上記ゲート線相互間の中間位置
にそれぞれ整列されていることを特徴とする請求項22
に記載の液晶表示装置。 - 【請求項24】上記中間位置は、上記ゲート線の中心か
らLY/2だけ離れており、ここでLYは、1つのゲー
ト線の中心と次のゲート線の中心との間の距離であるこ
とを特徴とする請求項23に記載の液晶表示装置。 - 【請求項25】上記画素アレイの上記画素領域は、上記
ゲート線と上記データ線との交点のそれぞれに隣接して
形成され、そして上記画素領域は、表示電極と、上記ゲ
ート及びデータ線と上記表示電極との間の接続されたス
イッチング素子とを含むことを特徴とする請求項24に
記載の液晶表示装置。 - 【請求項26】上記第2透明基板に形成された1つのゲ
ート線にそれぞれ対面する複数個のブラック・マトリク
スが上記第1透明基板に形成され、そして上記第1透明
基板に形成された1つのゲート線にそれぞれ対面する複
数個のブラック・マトリクスが上記第2透明基板に形成
されていることを特徴とする請求項22に記載の液晶表
示装置。 - 【請求項27】複数個のカラー・フィルタが上記第1透
明基板に形成され、そして該カラー・フィルタのそれぞ
れは、上記ゲート線と上記ブラック・マトリクスとの間
の位置で上記第1透明基板に形成されていることを特徴
とする請求項26に記載の液晶表示装置。 - 【請求項28】第1表面及び第2表面を有する第1透明
基板と、 第1表面及び第2表面を有する第2透明基板と、 上記第1透明基板及び上記第2透明基板は、上記第1透
明基板の上記第1表面が上記第2透明基板の上記第1表
面に対面するように配列されており、そして液晶材料
が、上記第1透明基板の上記第1表面と上記第2透明基
板の上記第1表面の間に封入されており、 複数個の画素領域が行及び列方向に配列され、そしてデ
ータ線を介してデータ信号が上記画素領域に印加される
画素アレイが、上記第1透明基板の上記第1表面と上記
第2透明基板の上記第1表面とに形成されており、 上記データ線は、上記行及び列方向の一方の方向に配列
されており、そして上記ゲート線は、上記行及び列方向
の他方の方向に配列されており、そして上記第1透明基
板の上記画素領域のそれぞれは、上記第2透明基板の上
記画素領域のそれぞれに対して、上記ゲート線に沿った
方向において、該ゲート線に沿った上記画素領域の幅の
半分の距離だけシフトされており、そして上記データ線
に沿った方向において、該データ線に沿った上記画素領
域の高さの半分の距離だけシフトされていることを特徴
とする液晶表示装置。 - 【請求項29】上記第1透明基板の上記データ線は、上
記第2透明基板の上記データ相互間の中間位置にそれぞ
れ整列されており、そして上記第1透明基板の上記ゲー
ト線のそれぞれは、上記第2透明基板の上記ゲート線相
互間の中間位置にそれぞれ整列されていることを特徴と
する請求項28に記載の液晶表示装置。 - 【請求項30】上記データ線相互間の中間位置は、上記
データ線の中心からLX/2だけ離れており、上記ゲー
ト線相互間の中間位置は、上記ゲート線の中心からLX
/2だけ離れており、ここでLXは、1つのデータ線の
中心と次のデータ線の中心との間の距離であり、そして
LYは、1つのゲート線の中心と次のゲート線の中心と
の間の距離であることを特徴とする請求項29に記載の
液晶表示装置。 - 【請求項31】上記画素アレイの上記画素領域は、上記
ゲート線と上記データ線との交点のそれぞれに隣接して
形成され、そして上記画素領域は、表示電極と、上記ゲ
ート及びデータ線と上記表示電極との間の接続されたス
イッチング素子とを含むことを特徴とする請求項30に
記載の液晶表示装置。 - 【請求項32】上記第2透明基板に形成された1つのデ
ータ線及び1つのゲート線にそれぞれ対面する複数個の
ブラック・マトリクスが上記第1透明基板に形成され、
そして上記第1透明基板に形成された1つのデータ線及
び1つのゲート線にそれぞれ対面する複数個のブラック
・マトリクスが上記第2透明基板に形成されていること
を特徴とする請求項31に記載の液晶表示装置。 - 【請求項33】第1表面及び第2表面を有する第1透明
基板と、 第1表面及び第2表面を有する第2透明基板と、 上記第1透明基板及び上記第2透明基板は、上記第1透
明基板の上記第1表面が上記第2透明基板の上記第1表
面に対面するように配列されており、そして垂直配向液
晶材料が、上記第1透明基板の上記第1表面と上記第2
透明基板の上記第1表面の間に封入されており、 複数個の画素領域が行及び列方向に配列され、そしてデ
ータ線を介してデータ信号が上記画素領域に印加される
画素アレイが、上記第1透明基板の上記第1表面と上記
第2透明基板の上記第1表面とに形成されており、 上記データ線は、上記行及び列方向の一方の方向に配列
されており、そして上記ゲート線は、上記行及び列方向
の他方の方向に配列されており、そして上記第1透明基
板の上記画素領域のそれぞれは、上記第2透明基板の上
記画素領域のそれぞれに対して、上記ゲート線に沿った
方向において、該ゲート線に沿った上記画素領域の幅の
半分の距離だけシフトされており、そして上記第2透明
基板に形成された1つのデータ線にそれぞれ対面する複
数個のブラック・マトリクスが上記第1透明基板に形成
され、そして上記第1透明基板に形成された1つのデー
タ線にそれぞれ対面する複数個のブラック・マトリクス
が上記第2透明基板に形成されており、上記ブラック・
マトリクスのそれぞれは台形状の断面を有することを特
徴とする液晶表示装置。 - 【請求項34】上記画素アレイの上記画素領域は、上記
ゲート線と上記データ線との交点のそれぞれに隣接して
形成され、そして上記画素領域は、表示電極と、上記ゲ
ート及びデータ線と上記表示電極との間の接続されたス
イッチング素子とを含むことを特徴とする請求項33に
記載の液晶表示装置。 - 【請求項35】カラー・フィルタが形成されている別個
のガラス基板が、上記第1透明基板の上記第2表面、ま
たは上記第2透明基板の上記第2表面に位置づけられて
いることを特徴とする請求項33に記載の液晶表示装
置。 - 【請求項36】第1表面及び第2表面を有する第1透明
基板と、 第1表面及び第2表面を有する第2透明基板と、 上記第1透明基板及び上記第2透明基板は、上記第1透
明基板の上記第1表面が上記第2透明基板の上記第1表
面に対面するように配列されており、そして垂直配向液
晶材料が、上記第1透明基板の上記第1表面と上記第2
透明基板の上記第1表面の間に封入されており、 複数個の画素領域が行及び列方向に配列され、そしてデ
ータ線を介してデータ信号が上記画素領域に印加される
画素アレイが、上記第1透明基板の上記第1表面と上記
第2透明基板の上記第1表面とに形成されており、 上記データ線は、上記行及び列方向の一方の方向に配列
されており、そして上記ゲート線は、上記行及び列方向
の他方の方向に配列されており、そして上記第1透明基
板の上記画素領域のそれぞれは、上記第2透明基板の上
記画素領域のそれぞれに対して、上記データ線に沿った
方向において、該データ線に沿った上記画素領域の高さ
の半分の距離だけシフトされており、そして上記第2透
明基板に形成された1つのゲート線にそれぞれ対面する
複数個のブラック・マトリクスが上記第1透明基板に形
成され、そして上記第1透明基板に形成された1つのゲ
ートにそれぞれ対面する複数個のブラック・マトリクス
が上記第2透明基板に形成されており、上記ブラック・
マトリクスのそれぞれは台形状の断面を有することを特
徴とする液晶表示装置。 - 【請求項37】上記画素アレイの上記画素領域は、上記
ゲート線と上記データ線との交点のそれぞれに隣接して
形成され、そして上記画素領域は、表示電極と、上記ゲ
ート及びデータ線と上記表示電極との間の接続されたス
イッチング素子とを含むことを特徴とする請求項36に
記載の液晶表示装置。 - 【請求項38】カラー・フィルタが形成されている別個
のガラス基板が、上記第1透明基板の上記第2表面、ま
たは上記第2透明基板の上記第2表面に位置づけられて
いることを特徴とする請求項36に記載の液晶表示装
置。 - 【請求項39】第1表面及び第2表面を有する第1透明
基板と、 第1表面及び第2表面を有する第2透明基板と、 上記第1透明基板及び上記第2透明基板は、上記第1透
明基板の上記第1表面が上記第2透明基板の上記第1表
面に対面するように配列されており、そして垂直配向液
晶材料が、上記第1透明基板の上記第1表面と上記第2
透明基板の上記第1表面の間に封入されており、 複数個の画素領域が行及び列方向に配列され、そしてデ
ータ線を介してデータ信号が上記画素領域に印加される
画素アレイが、上記第1透明基板の上記第1表面と上記
第2透明基板の上記第1表面とに形成されており、 上記データ線は、上記行及び列方向の一方の方向に配列
されており、そして上記ゲート線は、上記行及び列方向
の他方の方向に配列されており、そして上記第1透明基
板の上記画素領域のそれぞれは、上記第2透明基板の上
記画素領域のそれぞれに対して、上記ゲート線に沿った
方向において、該ゲート線に沿った上記画素領域の幅の
半分の距離だけシフトされており、そして上記データ線
に沿った方向において、該データ線に沿った上記画素領
域の高さの半分の距離だけシフトされており、そして上
記第2透明基板に形成された1つのゲート線及び1つの
データ線にそれぞれ対面する複数個のブラック・マトリ
クスが上記第1透明基板に形成され、そして上記第1透
明基板に形成された1つのゲート線及び1つのデータ線
にそれぞれ対面する複数個のブラック・マトリクスが上
記第2透明基板に形成されており、上記ブラック・マト
リクスのそれぞれは台形状の断面を有することを特徴と
する液晶表示装置。 - 【請求項40】上記画素アレイの上記画素領域は、上記
ゲート線と上記データ線との交点のそれぞれに隣接して
形成され、そして上記画素領域は、表示電極と、上記ゲ
ート及びデータ線と上記表示電極との間の接続されたス
イッチング素子とを含むことを特徴とする請求項39に
記載の液晶表示装置。 - 【請求項41】カラー・フィルタが形成されている別個
のガラス基板が、上記第1透明基板の上記第2表面、ま
たは上記第2透明基板の上記第2表面に位置づけられて
いることを特徴とする請求項39に記載の液晶表示装
置。 - 【請求項42】(a)複数個の画素領域が行及び列の方
向に配列されそしてデータ線を介してデータ信号が上記
画素領域に印加される画素アレイを、1つの透明基板の
第1部分及び第2部分に形成するステップと、 (b)上記透明基板を上記第1部分と上記第2部分とに
切断するステップと、 (c)上記第1部分の画素アレイと上記第2部分の画素
アレイとを対面させるように上記第1部分及び上記第2
部分を配列するステップと、 (d)上記第1及び第2部分の上記画素アレイを囲むよ
うに、上記第1部分と上記第2部分とを封止領域で接着
するステップと、 (e)上記封止領域により囲まれた空間内に液晶材料を
充填するステップとを含む液晶表示装置の製造方法。 - 【請求項43】上記画素アレイにおいて、データ線は上
記行及び列方向の一方の方向に配列され、ゲート線は上
記行及び列方向の他方の方向に配列され、そして上記画
素領域のそれぞれは、上記ゲート線と上記データ線との
交点に隣接する領域に形成されており、そして上記画素
領域のそれぞれは、表示電極と、上記ゲート線及びデー
タ線と上記表示電極との間に接続された薄膜トランジス
タとを有することを特徴とする請求項42に記載の液晶
表示装置の製造方法。 - 【請求項44】上記第1部分及び上記第2部分のそれぞ
れは、上側エッジ、下側エッジ、左側エッジ及び右側エ
ッジを有し、そして上記ステップ(a)において、上記
第1部分のデータ線に接続されているデータ線パッド
が、上記第1部分の上側エッジ及び下側エッジの一方に
隣接する第1領域に形成され、上記第1部分のゲート線
に接続されているゲート線パッドが、上記第1部分の左
側エッジ及び右側エッジの一方に隣接する第2領域に形
成され、上記第2部分のデータ線に接続されているデー
タ線パッドが、上記第2部分の上側エッジ及び下側エッ
ジの他方に隣接する第3領域に形成され、そして上記第
2部分のゲート線に接続されているゲート線パッドが、
上記第2部分の左側エッジ及び右側エッジの他方に隣接
する第4領域に形成されることを特徴とする請求項43
に記載の液晶表示装置の製造方法。 - 【請求項45】第1データ線ドライバを上記第1領域の
データ線パッドに接続し、第1ゲート線ドライバを上記
第2領域のゲート線パッドに接続し、第2データ線ドラ
イバを上記第3領域のデータ線パッドに接続し、そして
第2ゲート線ドライバを上記第4領域のゲート線パッド
に接続することを特徴とする請求項44に記載の液晶表
示装置の製造方法。 - 【請求項46】上記ステップ(c)において、上記第1
部分のゲート線を上記第2部分のゲート線に整列させ、
上記第1部分のデータ線を上記第2部分のデータ線に整
列させるように、上記第1部分及び上記第2部分が配列
されることを特徴とする請求項43に記載の液晶表示装
置の製造方法。 - 【請求項47】上記ステップ(c)において、上記第1
部分の上記画素領域のそれぞれは、上記第2部分の画素
領域のそれぞれに対して、上記ゲート線に沿った方向
で、上記ゲート線に沿った上記画素領域の幅の半分の距
離だけシフトされることを特徴とする請求項43に記載
の液晶表示装置の製造方法。 - 【請求項48】上記ステップ(a)において、上記第2
部分の1つのデータ線にそれぞれ対面する複数個のブラ
ック・マトリクスが上記第1部分に形成され、そして上
記第1部分の1つのデータ線にそれぞれ対面する複数個
のブラック・マトリクスが上記第2部分に形成されるこ
とを特徴とする請求項43に記載の液晶表示装置の製造
方法。 - 【請求項49】上記薄膜トランジスタは逆スタガ型の薄
膜トランジスタであり、そして上記ステップ(a)にお
いて、上記逆スタガ型の薄膜トランジスタのゲート電極
と上記複数個のブラック・マトリクスとが上記第1及び
第2部分に同時に形成されることを特徴とする請求項4
8に記載の液晶表示装置の製造方法。 - 【請求項50】上記薄膜トランジスタは、ゲート電極の
下側に光遮断層を有するスタガ型の薄膜トランジスタで
あり、そして上記ステップ(a)において、上記スタガ
型の薄膜トランジスタの光遮断層と上記複数個のブラッ
ク・マトリクスとが上記第1及び第2部分に同時に形成
されることを特徴とする請求項48に記載の液晶表示装
置の製造方法。 - 【請求項51】上記ステップ(a)において、上記複数
校のカラー・フィルタが上記第1部分に形成され、そし
て上記カラー・フィルタのそれぞれは上記データ線と上
記ブラック・マトリクスとの間の位置に形成されること
を特徴とする請求項43に記載の液晶表示装置の製造方
法。 - 【請求項52】上記ステップ(c)において、上記第1
部分の上記画素領域のそれぞれは、上記第2部分の画素
領域のそれぞれに対して、上記データ線に沿った方向
で、上記データ線に沿った上記画素領域の高さの半分の
距離だけシフトされることを特徴とする請求項43に記
載の液晶表示装置の製造方法。 - 【請求項53】上記ステップ(a)において、上記第2
部分の1つのゲート線にそれぞれ対面する複数個のブラ
ック・マトリクスが上記第1部分に形成され、そして上
記第1部分の1つのゲート線にそれぞれ対面する複数個
のブラック・マトリクスが上記第2部分に形成されるこ
とを特徴とする請求項43に記載の液晶表示装置の製造
方法。 - 【請求項54】上記薄膜トランジスタは逆スタガ型の薄
膜トランジスタであり、そして上記ステップ(a)にお
いて、上記逆スタガ型の薄膜トランジスタのゲート電極
と上記複数個のブラック・マトリクスとが上記第1及び
第2部分に同時に形成されることを特徴とする請求項5
3に記載の液晶表示装置の製造方法。 - 【請求項55】上記薄膜トランジスタは、ゲート電極の
下側に光遮断層を有するスタガ型の薄膜トランジスタで
あり、そして上記ステップ(a)において、上記スタガ
型の薄膜トランジスタの光遮断層と上記複数個のブラッ
ク・マトリクスとが上記第1及び第2部分に同時に形成
されることを特徴とする請求項53に記載の液晶表示装
置の製造方法。 - 【請求項56】上記ステップ(a)において、上記複数
個のカラー・フィルタが上記第1部分に形成され、そし
て上記カラー・フィルタのそれぞれは上記ゲート線と上
記ブラック・マトリクスとの間の位置に形成されること
を特徴とする請求項43に記載の液晶表示装置の製造方
法。 - 【請求項57】上記ステップ(c)において、上記第1
部分の上記画素領域のそれぞれは、上記第2部分の画素
領域のそれぞれに対して、上記ゲート線に沿った方向
で、上記ゲート線に沿った上記画素領域の幅の半分の距
離だけシフトされ、そして上記データ線に沿った方向
で、上記データ線に沿った上記画素領域の高さの半分の
距離だけシフトされることを特徴とする請求項43に記
載の液晶表示装置の製造方法。 - 【請求項58】上記ステップ(a)において、上記第2
部分の1つのデータ線及び1つのゲート線にそれぞれ対
面する複数個のブラック・マトリクスが上記第1部分に
形成され、そして上記第1部分の1つのデータ線及び1
つのゲート線にそれぞれ対面する複数個のブラック・マ
トリクスが上記第2部分に形成されることを特徴とする
請求項43に記載の液晶表示装置の製造方法。 - 【請求項59】上記薄膜トランジスタは逆スタガ型の薄
膜トランジスタであり、そして上記ステップ(a)にお
いて、上記逆スタガ型の薄膜トランジスタのゲート電極
と上記複数個のブラック・マトリクスとが上記第1及び
第2部分に同時に形成されることを特徴とする請求項5
8に記載の液晶表示装置の製造方法。 - 【請求項60】上記薄膜トランジスタは、ゲート電極の
下側に光遮断層を有するスタガ型の薄膜トランジスタで
あり、そして上記ステップ(a)において、上記スタガ
型の薄膜トランジスタの光遮断層と上記複数個のブラッ
ク・マトリクスとが上記第1及び第2部分に同時に形成
されることを特徴とする請求項58に記載の液晶表示装
置の製造方法。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP11133355A JP2000321600A (ja) | 1999-05-13 | 1999-05-13 | 液晶表示装置及びこれの製造方法 |
US09/517,190 US6654075B1 (en) | 1999-05-13 | 2000-03-02 | Liquid crystal display device and method for fabricating the same |
TW089108831A TW521242B (en) | 1999-05-13 | 2000-05-09 | Liquid crystal display device and method for fabricating the same |
US10/610,924 US6798466B2 (en) | 1999-05-13 | 2003-07-02 | Liquid crystal display device and method for fabricating the same |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP11133355A JP2000321600A (ja) | 1999-05-13 | 1999-05-13 | 液晶表示装置及びこれの製造方法 |
Related Child Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2009219345A Division JP4612100B2 (ja) | 2009-09-24 | 2009-09-24 | 液晶表示装置及びこれの製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2000321600A true JP2000321600A (ja) | 2000-11-24 |
Family
ID=15102791
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP11133355A Pending JP2000321600A (ja) | 1999-05-13 | 1999-05-13 | 液晶表示装置及びこれの製造方法 |
Country Status (3)
Country | Link |
---|---|
US (2) | US6654075B1 (ja) |
JP (1) | JP2000321600A (ja) |
TW (1) | TW521242B (ja) |
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US6798466B2 (en) | 2004-09-28 |
US6654075B1 (en) | 2003-11-25 |
US20040095541A1 (en) | 2004-05-20 |
TW521242B (en) | 2003-02-21 |
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Legal Events
Date | Code | Title | Description |
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A621 | Written request for application examination |
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