JPH01277820A - 薄膜トランジスタ - Google Patents
薄膜トランジスタInfo
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- JPH01277820A JPH01277820A JP63108697A JP10869788A JPH01277820A JP H01277820 A JPH01277820 A JP H01277820A JP 63108697 A JP63108697 A JP 63108697A JP 10869788 A JP10869788 A JP 10869788A JP H01277820 A JPH01277820 A JP H01277820A
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Landscapes
- Liquid Crystal (AREA)
- Thin Film Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
この発明は薄膜トランジスタ（以下ＴＰＴと略す。）に
関するもので、特に光励起キャリアによるオフ電流の生
じないＴＰＴに関するものである。
関するもので、特に光励起キャリアによるオフ電流の生
じないＴＰＴに関するものである。
［従来の技術］
液晶表示装置としてアクティブマトリックス駆動方式が
採用されている。この駆動方式は、液晶デバイスの各画
素にスイッチ要素と、必要に応じて信号蓄積要素とを設
け、それらを一体化した構成で液晶を駆動するものであ
る。
採用されている。この駆動方式は、液晶デバイスの各画
素にスイッチ要素と、必要に応じて信号蓄積要素とを設
け、それらを一体化した構成で液晶を駆動するものであ
る。
第３図は、ＴＰＴをスイッチ要素とし、信号蓄積要素を
設けた場合のアクティブマトリックス液晶表示装置の動
作原理図である。図において、アクティブマトリックス
表示装置は、ゲートバス１０１に接続された走査回路１
０２と、ソースバス１０３に接続され、信号を供給する
ためのホールド回路１０４と、ゲートバスとソースバス
とで構成されたマトリックスの各交点に設けられたスイ
ッチ素子となるＴＦＴ１０５と、信号を保持するための
信号蓄積キャパシタ１０６と、液晶表示素子１０７とを
含む。アクティブマトリックス液晶表示装置は、線順次
方式でゲートバス１０１の走査電極を順に走査し、１つ
のゲートバス１０１上のすべてのＴＦＴ１０５を一時導
通状態にし、ホールド回路１０４からソースバス１０３
を介し、各信号蓄積キャパシタ１０６に信号を供給する
。
設けた場合のアクティブマトリックス液晶表示装置の動
作原理図である。図において、アクティブマトリックス
表示装置は、ゲートバス１０１に接続された走査回路１
０２と、ソースバス１０３に接続され、信号を供給する
ためのホールド回路１０４と、ゲートバスとソースバス
とで構成されたマトリックスの各交点に設けられたスイ
ッチ素子となるＴＦＴ１０５と、信号を保持するための
信号蓄積キャパシタ１０６と、液晶表示素子１０７とを
含む。アクティブマトリックス液晶表示装置は、線順次
方式でゲートバス１０１の走査電極を順に走査し、１つ
のゲートバス１０１上のすべてのＴＦＴ１０５を一時導
通状態にし、ホールド回路１０４からソースバス１０３
を介し、各信号蓄積キャパシタ１０６に信号を供給する
。
供給された信号は次のフレームの走査時まで液晶を励起
できる。
できる。
第４図は従来のアクティブマトリックス液晶表示装置の
概略断面図である。第４図を参照して、従来のアクティ
ブマトリックス液晶表示装置は、外側に偏光板２２．３
８を有するガラス基板９．３６と、ガラス基板９．３６
の内側に形成された絵素電極８．３２と、その上に形成
された液晶の分子軸を揃えるための液晶配向膜２４と、
２枚のガラス基板９．３６、およびフレーム３０によっ
て囲まれた空間内に封入された液晶２６とを含む。
概略断面図である。第４図を参照して、従来のアクティ
ブマトリックス液晶表示装置は、外側に偏光板２２．３
８を有するガラス基板９．３６と、ガラス基板９．３６
の内側に形成された絵素電極８．３２と、その上に形成
された液晶の分子軸を揃えるための液晶配向膜２４と、
２枚のガラス基板９．３６、およびフレーム３０によっ
て囲まれた空間内に封入された液晶２６とを含む。
バックライト３つの照射される側の絵素電極８には、ス
イッチング素子としてのＴＰＴが接続される。
イッチング素子としてのＴＰＴが接続される。
第５図は従来のＴＰＴの近辺の平面図であり、第６図は
第５図のｖｔ−ｖｔで示す部分の断面図である。第６図
を参照して、従来のＴＰＴは、ゲート電極１と、その上
にゲート絶縁膜２を介して形成された半導体であるアモ
ルファスシリコン膜３と、その上に形成された保護絶縁
膜４と、アモルファスシリコン膜３、および保護絶縁膜
４上に形成されたリンがドープされたｎ＋−アモルファ
スシリコン膜５と ｎ＋−アモルファスシリコン膜５の
上に形成されたソース電極６、ドレイン電極７とを含み
、絵素電極８にドレイン電極７が接続されている。
第５図のｖｔ−ｖｔで示す部分の断面図である。第６図
を参照して、従来のＴＰＴは、ゲート電極１と、その上
にゲート絶縁膜２を介して形成された半導体であるアモ
ルファスシリコン膜３と、その上に形成された保護絶縁
膜４と、アモルファスシリコン膜３、および保護絶縁膜
４上に形成されたリンがドープされたｎ＋−アモルファ
スシリコン膜５と ｎ＋−アモルファスシリコン膜５の
上に形成されたソース電極６、ドレイン電極７とを含み
、絵素電極８にドレイン電極７が接続されている。
以上のように構成されたアクティブマトリックス液晶表
示装置の表示動作について、ツィステッドネマティック
モード及びノーマリ−ホワイトモードを例にとり簡単に
説明する。
示装置の表示動作について、ツィステッドネマティック
モード及びノーマリ−ホワイトモードを例にとり簡単に
説明する。
液晶２６に電圧が印加されていない状態においては、液
晶２６の結晶分子方向は液晶配向膜２４によって所定方
向に配向されている。そのため液晶２６に入射した光は
、液晶通過中に所定方向に偏光されて外部に透過する。
晶２６の結晶分子方向は液晶配向膜２４によって所定方
向に配向されている。そのため液晶２６に入射した光は
、液晶通過中に所定方向に偏光されて外部に透過する。
ところが、ゲートバス配線１０１を介してゲート電極１
に所定電圧が印加されると、ゲート電極１上方のアモル
ファスシリコン膜３にキャリアが励起され、ソース電極
６とドレイン電極７とが導通状態となる。ソース電極６
はソースバス配線１０３を介して常時所定電圧が印加さ
れているので、このＴＰＴのオンによって絵素電極８に
電圧が印加される。したがって液晶２６を介して対向す
る絵素電極８と絵素電極３２の間に電界が生じる。その
結果この電界によって液晶２６の液晶分子の配向が変化
させられ、バックライト３９によって入射した光の偏光
方向は偏光板３８の偏光面と異なってしまい、外部に透
過しなくなる。この表示動作をバックライト３９側の反
対側、すなわち表示側から見ると、そのＴＰＴがオンの
とき、その絵素部分は暗状態となり、ＴＰＴがオフのと
きその絵素部分は明状態となり、カラーフィルタ３４の
着色に応じた着色表示がされることになる。このような
原理で、画面全体にマトリックス状に配置された極めて
多くの絵素を個々に動作させることによって、所望の像
あるいは情報が表示できる。
に所定電圧が印加されると、ゲート電極１上方のアモル
ファスシリコン膜３にキャリアが励起され、ソース電極
６とドレイン電極７とが導通状態となる。ソース電極６
はソースバス配線１０３を介して常時所定電圧が印加さ
れているので、このＴＰＴのオンによって絵素電極８に
電圧が印加される。したがって液晶２６を介して対向す
る絵素電極８と絵素電極３２の間に電界が生じる。その
結果この電界によって液晶２６の液晶分子の配向が変化
させられ、バックライト３９によって入射した光の偏光
方向は偏光板３８の偏光面と異なってしまい、外部に透
過しなくなる。この表示動作をバックライト３９側の反
対側、すなわち表示側から見ると、そのＴＰＴがオンの
とき、その絵素部分は暗状態となり、ＴＰＴがオフのと
きその絵素部分は明状態となり、カラーフィルタ３４の
着色に応じた着色表示がされることになる。このような
原理で、画面全体にマトリックス状に配置された極めて
多くの絵素を個々に動作させることによって、所望の像
あるいは情報が表示できる。
［発明が解決しようとする課題］
従来のアクティブマトリックス液晶表示装置は、ゲート
およびソース配線により信号を入力し、各交点のＴＰＴ
を動作させてドレイン電極に流れるオン、オフ電流を制
御し、液晶表示部の点滅状態の選択、非選択を行なう。
およびソース配線により信号を入力し、各交点のＴＰＴ
を動作させてドレイン電極に流れるオン、オフ電流を制
御し、液晶表示部の点滅状態の選択、非選択を行なう。
この表示領域内に多数存在するＴＰＴにオン特性、オフ
特性の不良が生じると、コントラストの低下、表示むら
の発生等の表示品位の低下が引き起こされる。この不良
の原因の１つにオフ電流の増大がある。オフ電流とはＴ
ＰＴがオフ状態のときに流れるリーク電流をいう。
特性の不良が生じると、コントラストの低下、表示むら
の発生等の表示品位の低下が引き起こされる。この不良
の原因の１つにオフ電流の増大がある。オフ電流とはＴ
ＰＴがオフ状態のときに流れるリーク電流をいう。
この発明は上記の問題点を解消するためになされたもの
で、オフ電流の増大を防ぎ、液晶表示部分のコントラス
トの低下、むらの発生および画素の欠陥を防ぐことがで
きるＴＰＴを提供することにある。
で、オフ電流の増大を防ぎ、液晶表示部分のコントラス
トの低下、むらの発生および画素の欠陥を防ぐことがで
きるＴＰＴを提供することにある。
［課題を解決するための手段］
この発明に係るＴＰＴは、ゲート電極上の半導体膜の幅
を、ゲート電極の幅よりも狭くし、半導体膜のはみ出し
部分をなくすようにしたものである。
を、ゲート電極の幅よりも狭くし、半導体膜のはみ出し
部分をなくすようにしたものである。
［作用］
従来のＴＰＴは半導体膜がゲート電極の外側にはみ出し
ていた。これは、ゲート絶縁膜がｎ＋型のアモルファス
シリコンエツチング（パターニング）の際に、ダメージ
を受け、ゲートエツジの段差部でゲート・ソース間にリ
ークが発生するという危惧があったためである。
ていた。これは、ゲート絶縁膜がｎ＋型のアモルファス
シリコンエツチング（パターニング）の際に、ダメージ
を受け、ゲートエツジの段差部でゲート・ソース間にリ
ークが発生するという危惧があったためである。
しかし実際には、このような問題は生じないことが明ら
かとなった。また、実験により、ＴＰＴを構成する半導
体膜の光励起によるキャリアにより、オフ電流が増加す
ることが確められた。
かとなった。また、実験により、ＴＰＴを構成する半導
体膜の光励起によるキャリアにより、オフ電流が増加す
ることが確められた。
そこで、この発明に係るＴＰＴは、半導体膜のはみ出し
部をなくすことにより、半導体膜に当たるバックライト
をゲート電極によって遮断する。
部をなくすことにより、半導体膜に当たるバックライト
をゲート電極によって遮断する。
その結果光励起によるキャリアの発生によって生ずるオ
フ電流を減少させることができる。
フ電流を減少させることができる。
〔発明の実施例コ
この発明の実施例を第１図および第２図を用いて説明す
る。第２図は第１図の■−■線で示した部分の断面図で
ある。
る。第２図は第１図の■−■線で示した部分の断面図で
ある。
まず透明ガラス板のような絶縁基板９上にクロムやタン
タルのようなメタルをスパッタリング法を用いて堆積す
ることによりゲート電極１を形成する。その上に窒化シ
リコン膜からなるゲート絶縁膜２、半導体アモルファス
シリコン膜３および窒化シリコン膜からなる保護絶縁膜
４を連続してＣＶＤ法で堆積する。最上層の保護絶縁膜
をパターニングにより形成する。次にリンドープされた
ｎ＋−アモルファスシリコン膜５をＣＶＤ法で堆積し、
アモルファスシリコン膜３とともにパターニングする。
タルのようなメタルをスパッタリング法を用いて堆積す
ることによりゲート電極１を形成する。その上に窒化シ
リコン膜からなるゲート絶縁膜２、半導体アモルファス
シリコン膜３および窒化シリコン膜からなる保護絶縁膜
４を連続してＣＶＤ法で堆積する。最上層の保護絶縁膜
をパターニングにより形成する。次にリンドープされた
ｎ＋−アモルファスシリコン膜５をＣＶＤ法で堆積し、
アモルファスシリコン膜３とともにパターニングする。
クロム、アルミ等のメタルをスパッタリング法で堆積し
て、ソース電極６、ドレイン電極７を形成する。その後
透明の導電膜（たとえばＩＴＯ（Ｉｎｄｉｕｍ Ｔｉ
ｎ ０ｘｉｄｅ）膜）を堆積し、絵素電極８をエツチ
ングにより形成する。ｎ＋−アモルファスシリコン膜５
、アモルファスシリコン膜３を同時エツチングする際に
その幅をゲート電極幅よりも狭めたパターンにする。そ
のため、半導体のはみ出し部のないＴＰＴが得られる。
て、ソース電極６、ドレイン電極７を形成する。その後
透明の導電膜（たとえばＩＴＯ（Ｉｎｄｉｕｍ Ｔｉ
ｎ ０ｘｉｄｅ）膜）を堆積し、絵素電極８をエツチ
ングにより形成する。ｎ＋−アモルファスシリコン膜５
、アモルファスシリコン膜３を同時エツチングする際に
その幅をゲート電極幅よりも狭めたパターンにする。そ
のため、半導体のはみ出し部のないＴＰＴが得られる。
その結果、光励起によるオフ電流を減少させたＴＰＴを
提供することができる。
提供することができる。
なお、上記実施例では、半導体薄膜としてアモルファス
シリコン膜を適用しているが、光の照射によってＴＰＴ
の電流特性が変化するようなものであれば、他の半導体
薄膜であっても同様に適用でき、同様の効果を奏するこ
とは言うまでもない。
シリコン膜を適用しているが、光の照射によってＴＰＴ
の電流特性が変化するようなものであれば、他の半導体
薄膜であっても同様に適用でき、同様の効果を奏するこ
とは言うまでもない。
［発明の効果］
以上のようにこの発明によれば、ゲート電極の上部に形
成された半導体膜の幅を、ゲート電極の幅よりも狭くし
、それによってバックライトによる半導体膜からの光励
起によるオフ電流の発生を除去した。その結果、液晶表
示部分のコントラストの低下、むらの発生、および画素
の欠陥を防ぐことができるＴＰＴを提供することができ
る。
成された半導体膜の幅を、ゲート電極の幅よりも狭くし
、それによってバックライトによる半導体膜からの光励
起によるオフ電流の発生を除去した。その結果、液晶表
示部分のコントラストの低下、むらの発生、および画素
の欠陥を防ぐことができるＴＰＴを提供することができ
る。
第１図はこの発明の一実施例によるＴＰＴの部分平面図
であり、第２図は第１図の■−■線で示した部分の断面
図であり、第３図は従来のアクティブマトリックス液晶
表示装置の動作原理を示す図であり、第４図は従来のア
クティブマトリックス液晶表示装置の概略断面図であり
、第５図は従来のＴＰＴの平面図であり、第６図は第５
図の■−ＶＴ線で示した部分の断面図である。 図において、１はゲート電極、２はゲート絶縁膜、３は
アモルファスシリコン膜、４は保護絶縁膜、５はｎ＋−
アモルファスシリコン膜、６はソース電極、７はドレイ
ン電極、８は絵素電極である。 なお、各図中、同一符
号は同一または相当部分を示す。 第１図 第２図 第３図 １０４ ： ７Ｘ−ＩＬ １．！’口烙ＩＩ４図 ↑ １ １ １ ↑ １ １〜３９８尺−２
７ノ、イト第５図 第６図
であり、第２図は第１図の■−■線で示した部分の断面
図であり、第３図は従来のアクティブマトリックス液晶
表示装置の動作原理を示す図であり、第４図は従来のア
クティブマトリックス液晶表示装置の概略断面図であり
、第５図は従来のＴＰＴの平面図であり、第６図は第５
図の■−ＶＴ線で示した部分の断面図である。 図において、１はゲート電極、２はゲート絶縁膜、３は
アモルファスシリコン膜、４は保護絶縁膜、５はｎ＋−
アモルファスシリコン膜、６はソース電極、７はドレイ
ン電極、８は絵素電極である。 なお、各図中、同一符
号は同一または相当部分を示す。 第１図 第２図 第３図 １０４ ： ７Ｘ−ＩＬ １．！’口烙ＩＩ４図 ↑ １ １ １ ↑ １ １〜３９８尺−２
７ノ、イト第５図 第６図
Claims (1)
- 【特許請求の範囲】 主表面と裏面とを有し、前記裏面からの透過光が少な
くとも前記主表面側に透過する絶縁基板と、前記主表面
上に形成され、光を透過しない導体層と、 前記導体層上に絶縁膜を介して形成され、前記導体層の
有する幅よりも狭い幅を有する半導体膜とを含み、 それによって、前記絶縁基板の裏面から光が照射された
とき、前記光が前記導体層で遮断される薄膜トランジス
タ。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63108697A JPH01277820A (ja) | 1988-04-30 | 1988-04-30 | 薄膜トランジスタ |
| DE68917774T DE68917774T2 (de) | 1988-04-30 | 1989-04-28 | Dünnfilm-Halbleitervorrichtung und damit hergestellte Flüssigkristallanzeige. |
| US07/344,609 US5051800A (en) | 1988-04-30 | 1989-04-28 | Thin film semiconductor device and liquid crystal display apparatus using thereof |
| EP89304361A EP0341003B1 (en) | 1988-04-30 | 1989-04-28 | Thin film semiconductor device and liquid crystal display apparatus using thereof |
| US07/682,942 US5187551A (en) | 1988-04-30 | 1991-04-10 | Thin film semiconductor device and liquid crystal display apparatus thereof for preventing irradiated light from reaching the semiconductor layers |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63108697A JPH01277820A (ja) | 1988-04-30 | 1988-04-30 | 薄膜トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01277820A true JPH01277820A (ja) | 1989-11-08 |
Family
ID=14491346
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63108697A Pending JPH01277820A (ja) | 1988-04-30 | 1988-04-30 | 薄膜トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01277820A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005093460A (ja) * | 2003-09-12 | 2005-04-07 | Casio Comput Co Ltd | 薄膜トランジスタ |
| JP2011107713A (ja) * | 2006-05-09 | 2011-06-02 | Lg Display Co Ltd | 液晶表示装置及びその製造方法 |
| JP2013206994A (ja) * | 2012-03-27 | 2013-10-07 | Toppan Printing Co Ltd | 薄膜トランジスタおよび画像表示装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6265018A (ja) * | 1985-09-18 | 1987-03-24 | Toshiba Corp | アクテイブマトリツクス型駆動装置 |
| JPS62143469A (ja) * | 1985-12-18 | 1987-06-26 | Hitachi Ltd | 薄膜トランジスタ |
-
1988
- 1988-04-30 JP JP63108697A patent/JPH01277820A/ja active Pending
Patent Citations (2)
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| JPS6265018A (ja) * | 1985-09-18 | 1987-03-24 | Toshiba Corp | アクテイブマトリツクス型駆動装置 |
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Cited By (4)
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