JP2852073B2 - 液晶表示装置 - Google Patents
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Description
〔産業上の利用分野〕 本発明は、液晶表示装置に係り、特に、液晶表示モジ
ュールの液晶表示パネルと周辺回路とを接続するための
端子部分の形状に関する。 〔従来の技術〕 アクティブ・マトリックス方式の液晶表示装置は、マ
トリクス状に配列された複数の画素電極の各々に対応し
て非線形素子（スイッチング素子）を設けたものであ
る。各画素における液晶は理論的には常時駆動（デュー
ティ比1.0）されているので、時分割駆動方式を採用し
ている、いわゆる単純マトリクス方式と比べてアクティ
ブ方式はコントラストが良く、特にカラーでは欠かせな
い技術となりつつある。スイッチング素子として代表的
なものとしては薄膜トランジスタ（TFT）がある。 なお、TFTを使用したアクティブ・マトリス液晶表示
装置は、例えば「冗長構成を採用した12.5型アクティブ
・マトリクス方式カラー液晶ディスプレイ」、日経エレ
クトロニクス、193〜210頁、1986年12月15日、日経マグ
ロウヒル社発行、で知られている。 〔発明が解決しようとする課題〕 従来は、全点燈検査のときの共通電圧供給方法につい
て配慮されておらず、信号供給用端子とほとんど隣合っ
て設けられた共通電圧供給用端子とが短絡しないように
検査用プローバを接触させなければならない。またこの
ため、どうしても信頼性の低いTAB左右端の端子が共通
電圧供給用端子となる問題があった。 本発明の目的は、共通電圧供給用端子の接続信頼性を
向上することにある。 また、本発明の別の目的は、全点燈検査のとき検査用
プローバを容易に共通電圧供給用端子に接触できるよう
にすることにある。 本発明の前記ならびにその他の目的と新規な特徴は、
本明細書の記述及び添付図面によって明らかになるであ
ろう。 〔課題を解決するための手段〕 上記の課題を解決するために、本発明の液晶表示装置
は、透明で絶縁性の第１および第２基板の夫々の主面を
向かい合わせ所定の間隔を隔てて重ね合わせ、上記第１
基板の主面に薄膜トランジスタと画素電極よりなる画素
をマトリックス状に配置し、各薄膜トランジスタのゲー
トに接続する複数の走査信号線と、各薄膜トランジスタ
のドレインに接続する複数の映像信号線とを有し、上記
第１基板の周辺に上記複数の映像信号線に夫々電気的に
接続される複数のドレイン信号端子を設け、上記第２基
板の主面に上記画素電極と対向する共通電極とを設け、
上記第１基板の主面に上記共通電極に電気的に接続する
共通電圧供給用端子を設け、上記複数のドレイン信号端
子と共通電圧供給用端子の間に該共通電圧供給用端子と
は電気的に接続していないダミー端子が設けられている
ことを特徴とする。 また、透明で絶縁性の第１および第２基板の夫々の主
面を向かい合わせ所定の間隔を隔てて重ね合わせ、上記
第１基板の主面に薄膜トランジスタと画素電極よりなる
画素をマトリックス状に配置し、各薄膜トランジスタの
ゲートに接続する複数の走査信号線と、各薄膜トランジ
スタのドレインに接続する複数の映像信号線とを有し、
上記第２基板の主面に上記画素電極と対向する共通電極
とを設け、上記第１基板の主面に上記共通電極に電気的
に接続する共通電圧供給用端子を設け、上記共通電圧供
給用端子のみに検査端子が設けられていることを特徴と
する。 〔作用〕 ドレイン信号端子と共通電圧供給用端子の間に共通電
圧供給用端子とは電気的に接続していないダミー端子を
設けたので、ドレイン信号端子と短絡することなく共通
電圧供給用端子に検査用給電プローバを接触させて検査
することができる。 また、共通電圧供給用端子に接続された検査用パッド
を設けたので、検査のとき信号供給用端子に短絡するこ
となく、共通電圧供給用端子に容易に電圧を供給でき
る。 〔実施例〕 以下、本発明の構成について、アクティブ・マトリク
ス方式のカラー液晶表示装置に本発明を適用した実施例
とともに説明する。 なお、実施例を説明するための全図において、同一機
能を有するものは同一符号を継け、その繰り返しの説明
は省略する。 第2A図は本発明が適用されるアクティブ・マトリクス
方式カラー液晶表示装置の一画素とその周辺を示す平面
図であり、第2B図は第2A図のII B−II B切断線における
断面と表示パネルのシール部付近の断面を示す図であ
り、第2C図は第2A図のII C−II C切断線における断面図
である。また、第３図（要部平面図）には、第2A図に示
す画素を複数配置したときの平面図を示す。 ≪画素配置≫ 第2A図に示すように、各画素は、隣接する２本の走査
信号線（ゲート信号線又は水平信号線）GLと、隣接する
２本の映像信号線（ドレイン信号線又は垂直信号線）DL
との交差領域内（４本の信号線で囲まれた領域内）に配
置されている。各画素は薄膜トランジスタTFT、画素電
極ITO1及び付加容量Caddを含む。走査信号線GLは、列方
向に延在し、行方向に複数本配置されている。映像信号
線DLは、行方向に延在し、列方向に複数本配置されてい
る。 ≪パネル断面全体構造≫ 第2B図に示すように、液晶層LCを基準に下部透明ガラ
ス基板SUB1側には薄膜トランジスタTFT及び透明画素電
極ITO1が形成され、上部透明ガラス基板SUB2側には、カ
ラーフィルタFIL、遮光用ブラックマトリクスパターンB
Mが形成されている。下部透明ガラス基板SUB1側は、例
えば、1.1［mm］程度の厚さで構成されている。 第2B図の中央部は一画素部分の断面を示しているが、
左側は透明ガラス基板SUB1及びSUB2の左側縁部分で外部
引出配線の存在する部分の断面を示している。右側は、
透明ガラス基板SUB1及びSUB2の右側縁部分で外部引出配
線の存在しない部分の断面を示している。 第2B図の左側、右側の夫々に示すシール材SLは、液晶
LCを封止するように構成されており、液晶封入口（図示
していない）を除く透明ガラス基板SUB1及びSUB2の縁周
囲全体に沿って形成されている。シール材SLは、例え
ば、エポキシ樹脂で形成されている。 前記上部透明ガラス基板SUB2側の共通透明画素電極IT
O2は、少なくとも一個所において、銀ペースト材SILに
よって、下部透明ガラス基板SUB1側に形成された外部引
出配線に接続されている。この外部引出配線は、前述し
たゲート電極GT、ソース電極SD1、ドレイン電極SD2の夫
々と同一製造工程で形成される。 配向膜ORI1及びORI2、透明画素電極ITO、共通透明画
素電極ITO、保護膜PSV1及びPSV2、絶縁膜GIの夫々の層
は、シール材SLの内側に形成される。偏光板POLは、下
部透明ガラス基板SUB1、上部透明ガラス基板SUB2の夫々
の外側の表面に形成されている。 液晶LCは、液晶分子の向きを設定する下部配向膜ORI1
及び上部配向膜ORI2間に封入され、シール部SLよってシ
ールされている。 下部配向膜ORI1は、下部透明ガラス基板SUB1側の保護
膜PSV1の上部に形成される。 上部透明ガラス基板SUB2の内側（液晶側）の表面に
は、遮光膜BM、カラーフィルタFIL、保護膜PSV2、共通
透明画素電極（COM）ITO2及び上部配向膜ORI2が順次積
層して設けられている。 この液晶表示装置は、下部透明ガラス基板SUB1側、上
部透明ガラス基板SUB2側の夫々のを層を別々に形成し、
その後、上下透明ガラス基板SUB1及びSUB2を重ね合せ、
両者間に液晶LCを封入することによって組み立てられ
る。 ≪薄膜トランジスタTFT≫ 薄膜トランジスタTFTは、ゲート電極GTに正のバイア
スを印加すると、ソース−ドレイン間のチャネル抵抗が
小さくなり、バイアスを零にすると、チャネル抵抗は大
きくなるように動作する。 各画素の薄膜トランジスタTFTは、画素内において３
つ（複数）に分割され、薄膜トランジスタ（分割薄膜ト
ランジスタ）TFT1、TFT2及びTFT3で構成されている。薄
膜トランジスタTFT1〜TFT3の夫々は、実質的に同一サイ
ズ（チャンネル長と幅が同じ）で構成されている。この
分割された薄膜トランジスタTFT1〜TFT3の夫々は、主
に、ゲート電極GT、ゲート絶縁膜GI、ｉ型（真性、intr
insic、導電型決定不純物がドープされていない）非晶
質Si半導体層AS、一対のソース電極SD1及びドレイン電
極SD2で構成されている。なお、ソース・ドレインは本
来その間のバイアス極性によって決まり、本表示装置の
回路ではその極性は動作中反転するので、ソース・ドレ
インは動作中入れ替わると理解されたい。しかし以下の
説明でも、便宜上一方をソース、他方をドレインと固定
して表現する。 ≪ゲート電極GT≫ ゲート電極GTは、第４図（第2A図の層g1、g2及びASの
みを描いた平面図）に詳細に示すように、走査信号線GL
から垂直方向（第2A図及び第４図において上方向）に突
出する形状で構成されている（Ｔ字形状に分岐されてい
る）。ゲート電極GTは、薄膜トランジスタTFT1〜TFT3の
夫々の形成領域まで突出するように構成されている。薄
膜トランジスタTFT1〜TFT3の夫々のゲート電極GTは、一
体に（共通ゲート電極として）構成されており、走査信
号線GLに連続して形成されている。ゲート電極GTは、薄
膜トランジスタTFTの形成領域において大きい段差を作
らないように、単層の第１導電膜g1で構成する。第１導
電膜g1は、例えばスパッタで形成されたクロム（Cr）膜
を用い、1000［Å］程度の膜厚で形成する。 このゲート電極GTは、第2A図、第2B図及び第４図に示
されているように、半導体層ASを完全に覆うよう（下方
からみて）それより大き目に形成される。従って、基板
SUB1の下方に蛍光灯等のバックライトBLを取付けた場
合、この不透明のCrゲート電極GTが影となって、半導体
層ASにはバックライト光が当たらず、光照射による導電
現象すなわちTFTのオフ特性劣化は起きにくくなる。な
お、ゲート電極GTの本来の大きさは、ソース・ドレイン
電極SD1とSD2間をまたがるに最低限必要な（ゲート電極
とソース・ドレイン電極の位置合わせ余裕分も含めて）
幅を持ち、チャンネル幅Ｗを決めるその奥行き長さはソ
ース・ドレイン電極間の距離（チャンネル長）Ｌとの
比、即ち相互コンダクタンスgmを決定するファクタW/L
をいくつにするかによって決められる。 本実施例におけるゲート電極の大きさは勿論、上述し
た本来の大きさよりも大きくされる。 ゲート電極GTのゲート及び遮光の機能面からだけで考
えれば、ゲート電極及びその配線GLは単一の層で一体に
形成しても良く、この場合不透明導電材料としてSiを含
有させたAl、純Al、及びPdを含有させたAl等を選ぶこと
ができる。 ≪走査信号線GL≫ 前記走査信号線GLは、第１導電膜g1及びその上部に設
けられた第２導電膜g2からなる複合膜で構成されてい
る。この走査信号線GLの第１導電膜g1は、前記ゲート電
極GTの第１導電膜g1と同一製造工程で形成され、かつ一
体に構成されている。第２導電膜g2は、例えば、スパッ
タで形成されたアルミニウム（Al）膜を用い、2000〜40
00［Å］程度の膜厚で形成する。第２導電膜g2は、走査
信号線GLの抵抗値を低減し、信号伝達速度の高速化（画
素の情報の書込特性向上）を図ることができるように構
成されている。 また、走査信号線GLは、第１導電膜g1の幅寸法に比べ
て第２導電膜g2の幅寸法を小さく構成している。すなわ
ち、走査信号線GLは、その側壁の段差形状がゆるやかに
なっている。 ≪ゲート絶縁膜GI≫ 絶縁膜GIは、薄膜トランジスタTFT1〜TFT3の夫々のゲ
ート絶縁膜として使用される。絶縁膜GIは、ゲート電極
GT及び走査信号線GLの上層に形成されている。絶縁膜GI
は、例えば、プラズマCVDで形成された窒化珪素膜を用
い、3000［Å］程度の膜厚で形成する。 ≪半導体層AS≫ ｉ型半導体層ASは、第４図に示すように、複数に分割
された薄膜トランジスタTFT1〜TFT3の夫々のチャネル形
成領域として使用される。ｉ型半導体層ASは、アモーフ
ァスシリコン膜又は多結晶シリコン膜で形成し、約1800
［Å］程度の膜厚で形成する。 このｉ型半導体層ASは、供給ガスの成分を変えてSi3N
4ゲート絶縁膜GIの形成に連続して、同じプラズマCVD装
置で、しかもその装置から外部に露出することなく形成
される。また、オーミックコンタクト用のＰをドープし
たN+層d0（第2B図）も同様に連続して約400［Å］の厚
さに形成される。しかる後下側基板SUB1又はCVD装置か
ら外に取り出され、写真処理技術により、N+層d0及びｉ
層ASは第2A図、第2B図及び第４図に示すように独立した
島にパターニングされる。 ｉ型半導体層ASは、第2A図及び第４図に詳細に示すよ
うに、走査信号線GLと映像信号線DLとの交差部（クロス
オーバ部）の両者間にも設けられている。この交差部ｉ
型半導体層ASは、交差部における走査信号線GLと映像信
号線DLとの短絡を低減するように構成されている。 ≪ソース・ドレイン電極SD1、SD2≫ 複数に分割された薄膜トランジスタTFT1〜TFT3の夫々
のソース電極SD1とドレイン電極SD2とは、第2A図、第2B
図及び第５図（第2A図の層d1〜d3のみを描いた平面図）
で詳細に示すように、半導体層AS上に夫々離隔して設け
られている。 ソース電極SD1、ドレイン電極SD2の夫々は、N+型半導
体層d0に接触する下層側から、第１導電膜d1、第２導電
膜d2、第３導電膜d3を順次重ね合わせて構成されてい
る。ソース電極SD1の第１導電膜d1、第２導電膜d2及び
第３導電膜d3は、ドレイン電極SD2の夫々と同一製造工
程で形成される。 第１導電膜d1は、スパッタで形成したクロム膜を用
い、500〜1000［Å］の膜厚（本実施例では、600［Å］
程度の膜厚）で形成する。クロム膜は、膜厚を厚く形成
するとストレスが大きくなるので、2000［Å］程度の膜
厚を越えない範囲で形成する。クロム膜は、N+型半導体
層d0との接触が良好である。クロム膜は、後述する第２
導電膜d2のアルミニウムがN+型半導体層d0に拡散するこ
とを防止する、所謂バリア層を構成する。第１導電膜d1
としては、クロム膜の他に、高融点金属（Mo,Ti,Ta,W）
膜、高融点金属シリサイド（Mo,Si2,TiSi2,TaSi2,WS
i2）膜で形成してもよい。 第１導電膜d1を写真処理でパターニングした後、同じ
写真処理用マスクで或は第１導電膜d1をマスクとしてN+
層d0が除去される。つまり、ｉ層AS上に残っていたN+層
d0は第１導電膜d1以外の部分がセルフアラインで除去さ
れる。このとき、N+層d0はその厚さ分は全て除去される
ようエッチされるのでｉ層ASも若干その表面部分でエッ
チされるが、その程度はエッチ時間で制御すれば良い。 しかる後第２導電膜d2が、アルミニウムのスパッタリ
ングで3000〜4000［Å］の膜厚（本実施例では、3000
［Å］程度の膜厚）に形成される。アルミニウム膜は、
クロム膜に比べてストレスが小さく、厚い膜厚に形成す
ることが可能で、ソース電極SD1、ドレイン電極SD2及び
映像信号線DLの抵抗値を低減するように構成されてい
る。第２導電膜d2としては、アルミニウム膜の他に、シ
リコン（Si）や銅（Cu）を添加物として含有させたアル
ミニウム膜で形成してもよい。 第２導電膜d2の写真処理技術によるパターニング後第
３導電膜d3が形成される。この第３導電膜d3スパッタリ
ングで形成された透明導電膜（Induim−Tin−Oxide IT
O:ネサ膜）から成り、1000〜2000［Å］の膜厚（本実施
例では、1200［Å］程度の膜厚）で形成される。この第
３導電膜d3は、ソース電極SD1、ドレイン電極SD2及び映
像信号線DLを構成すると共に、透明画素電極ITO1を構成
するようになっている。 ソース電極SD1の第１導電膜d1、ドレイン電極SD2の第
１導電膜d1の夫々は、上層の第２導電膜d2及び第３導電
膜d3に比べて内側に（チャンネル領域内に）大きく入り
込んでいる。つまり、これらの部分における第１導電膜
d1は、層d2、d3とは無関係に薄膜トランジスタTFTのゲ
ート長Ｌを規定できるように構成されている。 ソース電極SD1は、前記のように、透明画素電極ITO1
に接続されている。ソース電極SD1は、ｉ型半導体層AS
の段差形状（第１導電膜g1の膜厚、N+層d0の膜厚及びｉ
型半導体層ASの膜厚とを加算した膜厚に相当する段差）
に沿って構成されている。具体的には、ソース電極SD1
は、ｉ型半導体層ASの段差形状に沿って形成された第１
導電膜d1と、この第１導電膜d1の上部にそれに比べて透
明画素電極ITO1と接続される側を小さいサイズで形成し
た第２導電膜d2と、この第２導電膜から露出する第１導
電膜d1に接続された第３導電膜d3とで構成されている。
ソース電極SD1の第２導電膜d2は、第１導電膜d1のクロ
ム膜がストレスの増大から厚く形成できず、ｉ型半導体
層ASの段差形状を乗り越えられないので、このｉ型半導
体層ASを乗り越えるために構成されている。つまり、第
２導電膜d2は、厚く形成することでステップカバレッジ
を向上している。第２導電膜d2は、厚く形成できるの
で、ソース電極SD1の抵抗値（ドレイン電極SD2や映像信
号線DLについても同様）の低減に大きく寄与している。
第３導電膜d3は、第２導電膜d2のｉ型半導体層ASに起因
する段差形状を乗り越えることができないので、第２導
電膜d2のサイズを小さくすることで露出する第１導電膜
d1に接続するように構成されている。第１導電膜d1と第
３導電膜d3とは、接着性が良好であるばかりか、両者間
の接続部の段差形状が小さいので、確実に接続すること
ができる。 ≪画素電極ITO1≫ 前記透明画素電極ITO1は、各画素毎に設けられてお
り、液晶表示部の画素電極の一方を構成する。透明画素
電極ITO1は、画素の複数に分割された薄膜トランジスタ
TFT1〜TFT3の夫々に対応して３つの透明画素電極（分割
透明画素電極）E1、E2、E3に分割されている。透明画素
電極E1〜E3は、各々、薄膜トランジスタTFTのソース電
極SD1に接続されている。 透明画素電極E1〜E3の夫々は、実質的に同一面積とな
るようにパターニングされている。 このように、１画素の薄膜トランジスタTFTを複数の
薄膜トランジスタTFT1〜TFT3に分割し、この複数に分割
された薄膜トランジスタTFT1〜TFT3の夫々に複数に分割
した透明画素電極E1〜E3の夫々を接続することにより、
分割された一部分（例えば、TFT1）が点欠陥になって
も、画素全体でみれば点欠陥でなくなる（TFT2及びTFT3
が欠陥でない）ので、点欠陥の確率を低減することがで
き、また欠陥を見にくくすることができる。 また、前記画素の分割された透明画素電極E1〜E3の夫
々を実質的に同一面積で構成することにより、透明画素
電極E1〜E3の夫々と共通透明画素電極ITO2とで構成され
る夫々の液晶容量（Cpix）を均一にすることができる。 ≪保護膜PSV1≫ 薄膜トランジスタTFT及び透明画素電極ITO1上には、
保護膜PSV1が設けられている。保護膜PSV1は、主に、薄
膜トランジスタTFTを湿気等から保護するために形成さ
れており、透明性が高くしかも耐湿性の良いものを使用
する。保護膜PSV1は、例えば、プラズマCVDで形成した
酸化珪素膜や窒化珪素膜で形成されており、8000［Å］
程度の膜厚で形成する。 ≪遮光膜BM≫ 上部基板SUB2側には、外部光（第2B図では上方からの
光）がチャネル形成領域として使用されるｉ型半導体層
ASに入射されないように、遮蔽膜BMが設けられ、第６図
のハッチングに示すようなパターンとされている。な
お、第６図は第2A図におけるITO膜層d3、フィルタ層FIL
及び遮光膜BMのみを描いた平面図である。遮光膜BMは、
光に対する遮蔽性が高い、例えば、アルミニウム膜やク
ロム膜等で形成されており、本実施例では、クロム膜が
スパッタリングで1300［Å］程度の膜厚に形成される。 従って、TFT1〜３の共通半導体層ASは上下にある遮光
膜BM及び大き目のゲート電極GTによってサンドイッチに
され、その部分は外部の自然光やバックライト光が当た
らなくなる。遮光膜BMは第６図のハッチング部分で示す
ように、画素の周囲に形成され、つまり遮光膜BMは格子
状に形成され（ブラックマトリクス）、この格子で１画
素の有効表示領域が仕切られている。従って、各画素の
輪郭が遮光膜BMによってはっきりとしコントラストが向
上する。つまり遮光膜BMは、半導体層ASに対する遮光と
ブラックマトリクスとの２つの機能をもつ。 なお、バックライトをSUB2側に取り付け、SUB1を観察
側（外部露出側）とすることもできる。 ≪共通電極ITO2≫ 共通透明画素電極ITO2は、下部透明ガラス基板SUB1側
に画素毎に設けられた透明画素電極ITO1に対向し、液晶
の光学的な状態は各画素電極ITO1と共通電極ITO2間の電
位差（電界）に応答して変化する。この共通透明画素電
極ITO2には、コモン電圧Vcomが印加されるように構成さ
れている。コモン電圧Vcomは、映像信号線DLに印加され
るロウレベルの駆動電圧Vdminとハイレベルの駆動電圧V
dmaxとの中間電位である。 ≪カラーフィルタFIL≫ カラーフィルタFILは、アクリル樹脂等の樹脂材料で
形成される染色基材に染料を着色して構成されている。
カラーフィルタFILは、画素に対向する位置に各画素毎
にドット状に形成され（第７図）、染め分けられている
（第７図は第３図の第３導電膜層d3とカラーフィルタ層
FILのみを描いたもので、R,G,Bの各フィルターはそれぞ
れ、45゜、135゜、クロスのハッチを施してある）。カ
ラーフィルタFILは第６図に示すように画素電極ITO1（E
1〜E3）の全てを覆うように大き目に形成され、遮光膜B
MはカラーフィルタFIL及び画素電極ITO1のエッジ部分と
重なるよう画素電極ITO1の周縁部より内側に形成されて
いる。 カラーフィルタFILは、次のように形成することがで
きる。まず、上部透明ガラス基板SUB2の表面に染色基材
を形成し、フォトリソグラフィ技術で赤色フィルタ形成
領域以外の染色基材を除去する。この後、染色基材を赤
色染料で染め、固着処理を施し、赤色フィルタＲを形成
する。次に、同様な工程を施すことによって、緑色フィ
ルタＧ、青色フィルタＢを順次形成する。 保護膜PSV2は、前記カラーフィルタFILを異なる色に
染め分けた染料が液晶LCに漏れることを防止するために
設けられている。保護膜PSV2は、例えば、アクリル樹
脂，エポキシ樹脂等の透明樹脂材料で形成されている。 ≪画素配列≫ 前記液晶表示部の各画素は、第３図及び第７図に示う
ように、走査信号線GLが延在する方向と同一列方向に複
数配置され、画素列X1,X2,X3,X4,…の夫々を構成してい
る。各画素列X1,X2,X3,X4,…の夫々の画素は、薄膜トラ
ンジスタTFT1〜TFT3及び透明画素電極E1〜E3の配置位置
を同一に構成している。つまり、奇数画素列X1,X3,…の
夫々の画素は、薄膜トランジスタTFT1〜TFT3の配置位置
を左側、透明画素電極E1〜E3の配置位置を右側に構成し
ている。奇数画素列X1,X3,…の夫々の行方向の隣りの偶
数画素列X2,X4,…の夫々の画素は、奇数画素列X1,X3,…
の夫々の画素を前記映像信号線DLの延在方向を基準にし
て線対称でひっくり返した画素で構成されている。すな
わち、画素列X2,X4,…の夫々の画素は、薄膜トランジス
タTFT1〜TFT3の配置位置を右側、透明画素電極E1〜E3の
配置位置を左側に構成している。そして、画素列X2,X4,
…の夫々の画素は、画素列X1,X3,…の夫々の画素に対
し、列方向に半画素間隔移動させて（ずらして）配置さ
れている。つまり、画素列Ｘの各画素間隔を1.0（1.0ピ
ッチ）とすると、次段の画素列Ｘは、各画素間隔を1.0
とし、前段の画素列Ｘに対して列方向に0.5画素間隔
（0.5ピッチ）ずれている。各画素間を行方向に延在す
る映像信号線DLは、各画素列Ｘ間において、半画素間隔
分（0.5ピッチ分）列方向に延在するように構成されて
いる。 その結果、第７図に示すように、前段の画素列Ｘの所
定色フィルタが形成された画素（例えば、画素列X3の赤
色フィルタＲが形成された画素）と次段の画素列Ｘの同
一色フィルタが形成された画素（例えば、画素列X4の赤
色フィルタＲが形成された画素）とが1.5画素間隔（1.5
ピッチ）離隔され，また、RGBのカラーフィルタFILは三
角形配置となる。カラーフィルタFILのRGBの三角形配置
構造は、各色の混色を良くすることができるので、カラ
ー画像の解像度を向上することができる。 また、映像信号線DLは、各画素列Ｘ間において、半画
素間隔分しか列方向に延在しないので、隣接する映像信
号線DLと交差しなくなる。したがって、映像信号線DLの
引き回しをなくしその占有面積を低減することができ、
又映像信号線DLの迂回をなくし多層配線構造を廃止する
ことができる。 ≪表示パネル全体等価回路≫ この液晶表示部装置の等価回路を第８図に示す。XiG,
Xi＋1G,…は、緑色フィルタＧが形成される画素に接続
された映像信号線DLである。XiB,Xi＋1B,…は、青色フ
ィルタＢが形成される画素に接続された映像信号線DLで
ある。Xi＋1R,Xi＋2R,…は、赤色フィルタＲが形成され
る画素に接続された映像信号線DLである。これらの映像
信号線DLは、映像信号駆動回路で選択される。Yiは第３
図及び第７図に示す画素列X1を選択する走査信号線GLで
ある。同様に、Yi＋1,Yi＋2,…の夫々は、画素列X2,X3,
…の夫々を選択する走査信号線GLである。これらの走査
信号線GLは、垂直走査回路に接続されている。Caddは付
加容量を示し、Vcomは共通電圧を示す。 ≪付加容量Caddの構造≫ 透明画素電極E1〜E3の夫々は、薄膜トランジスタTFT
と接続される端部と反対側の端部において、隣りの走査
信号線GLと重なるよう、Ｌ字状に屈折して形成されてい
る。この重ね合せは、第2C図からも明らかなように、透
明画素電極E1〜E3の夫々を一方の電極PL2とし、隣りの
走査信号線GLを他方の電極PL1とする保持容量素子（静
電容量素子）Caddを構成する。この保持容量素子Caddの
誘電体膜は、薄膜トランジスタTFTのゲート絶縁膜とし
て使用される絶縁膜Ｉと同一層で構成されている。 保持容量Caddは、第４図からも明らかなように、ゲー
ト線GLの１層目g1の幅を広げた部分に形成されている。
なお、ドレイン線DLと交差する部分の層g1はドレイン線
との短絡の確率を小さくするため細くされている。 保持容量素子Caddを構成するために重ね合わされる透
明画素電極E1〜E3の夫々と容量電極線（g1）との間の一
部には、前記ソース電極SD1と同様に、段差形状を乗り
越える際に透明画素電極ITO1が断線しないように、第１
導電膜d1及び第２導電膜d2で構成された島領域が設けら
れている。この島領域は、透明画素電極ITO1の面積（開
口率）を低下しないように、できる限り小さく構成す
る。 ≪付加容量Caddの等価回路とその動作≫ 第2A図に示される画素の等価回路を第９図に示す。第
９図において、Cgsは薄膜トランジスタTFTのゲート電極
GT及びソース電極SD1間に形成される寄生容量である。
寄生容量Cgsの誘電体膜は絶縁膜GIである。Cpixは透明
画素電極ITO1（PIX）及び共通透明画素電極ITO2（COM）
間で形成される液晶容量である。液晶容量Cpixの誘電体
膜は液晶LC、保護膜PSV1及び配向膜ORI1,ORI2である。V
lcは中点電位である。 前記保持容量素子Caddは、TFTがスイッチングすると
き、中点電位（画素電極電位）Vlcに対するゲート電位
変化ΔVgの影響を低減するように働く。この様子を式で
表すと ΔVlc＝｛（Cgs/（Cgs＋Cadd＋Cpix）｝×ΔVg となる。ここでΔVlcはΔVgによる中点電位の変化分を
表わす。この変化分ΔVlcは液晶に加わる直流成分の原
因となるが、保持容量Caddを大きくすればする程その値
を小さくすることができる。また、保持容量Caddは放電
時間を長くする作用もあり、TFTがオフした後の映像情
報を長く蓄積する。液晶LCに印加される直流成分の低減
は、液晶LCの寿命を向上し、液晶表示画面の切り替え時
に前の画像が残る所謂焼き付きを低減することができ
る。 前述したように、ゲート電極GTは半導体層ASを完全に
覆うよう大きくされている分、ソース・ドレイン電極SD
1、SD2とのオーバラップ面積が増え、従って寄生容量Cg
が大きくなり中点電位Vlcはゲート（走査）信号Vgの影
響を受け易くなるという逆効果が生じる。しかし、保持
容量Caddを設けることによりこのデメリットも解消する
ことができる。 前記保持容量素子Caddの保持容量は、画素の書込特性
から、液晶容量Cpixに対して４〜８倍（４・Cpix＜Cadd
＜８・Cpix）、重ね合せ容量Cgsに対して、８〜32倍
（８・Cgs＜Cadd＜32・Cgs）程度の値に設定する。 ≪付加容量Cadd電極線の結線方法≫ 容量電極線としてのみ使用される最終段の走査信号線
GL（又は初段の走査信号線GL）は、第８図に示すよう
に、共通透明画素電極（Vcom）ITO2に接続する。共通透
明画素電極ITO2は、第2B図に示すように、液晶表示装置
の周縁部において銀ペースト材SLによって外部引出配線
に接続されている。しかも、この外部引出配線の一部の
導電層（g1及びg2）は走査信号線GLと同一製造工程で構
成されている。この結果、最終段の容量電極線GLは、共
通透明画素電極ITO2に簡単に接続することができる。 又、第８図の点線で示すように、最終段（初段）の容
量電極線GLを初段（最終段）の走査信号線GLに接続して
も良い。なお、この接続は液晶表示部内の内部配線或は
外部引出配線によって行うことができる。 ≪付加容量Cadd走査信号による直流分相殺≫ 本液晶表示装置は、先に本願出願人によって出願され
た特願昭62−95125号に記載される直流相殺方式（DCキ
ャンセル方式）に基づき、第10図（タイムチャート）に
示すように、走査信号線DLの駆動電圧を制御することに
よってさらに液晶LCに加わる直流成分を低減することが
できる。第10図において、Viは任意の走査信号線GLの駆
動電圧、Vi＋１はその次段の走査信号線GLの駆動電圧で
ある。Veeは走査信号線GLに印加されるロウレベルの駆
動電圧Vdmin、Vddは走査信号線GLに印加されるハイレベ
ルの駆動電圧Vdmaxである。各時刻ｔ＝t1〜t4における
中点電位Vlc（第９図参照）の電圧変化分ΔV1〜ΔV4は
次のようになる。 ｔ＝t1:ΔV1＝−（Cgs/C）・V2 ｔ＝t2:ΔV2＝＋（Cgs/C）・（V1＋V2）−（Cadd/C）・V2 ｔ＝t3:ΔV3＝−（Cgs/C）・（V1＋Cadd/C）・（V1＋V2） ｔ＝t4:ΔV4＝−（Cadd/C）・V1 だだし、画素の合計の容量:C＝Cgs＋Cpix＋Cadd ここで、走査信号線GLに印加される駆動電圧が充分で
あれば（下記
ュールの液晶表示パネルと周辺回路とを接続するための
端子部分の形状に関する。 〔従来の技術〕 アクティブ・マトリックス方式の液晶表示装置は、マ
トリクス状に配列された複数の画素電極の各々に対応し
て非線形素子（スイッチング素子）を設けたものであ
る。各画素における液晶は理論的には常時駆動（デュー
ティ比1.0）されているので、時分割駆動方式を採用し
ている、いわゆる単純マトリクス方式と比べてアクティ
ブ方式はコントラストが良く、特にカラーでは欠かせな
い技術となりつつある。スイッチング素子として代表的
なものとしては薄膜トランジスタ（TFT）がある。 なお、TFTを使用したアクティブ・マトリス液晶表示
装置は、例えば「冗長構成を採用した12.5型アクティブ
・マトリクス方式カラー液晶ディスプレイ」、日経エレ
クトロニクス、193〜210頁、1986年12月15日、日経マグ
ロウヒル社発行、で知られている。 〔発明が解決しようとする課題〕 従来は、全点燈検査のときの共通電圧供給方法につい
て配慮されておらず、信号供給用端子とほとんど隣合っ
て設けられた共通電圧供給用端子とが短絡しないように
検査用プローバを接触させなければならない。またこの
ため、どうしても信頼性の低いTAB左右端の端子が共通
電圧供給用端子となる問題があった。 本発明の目的は、共通電圧供給用端子の接続信頼性を
向上することにある。 また、本発明の別の目的は、全点燈検査のとき検査用
プローバを容易に共通電圧供給用端子に接触できるよう
にすることにある。 本発明の前記ならびにその他の目的と新規な特徴は、
本明細書の記述及び添付図面によって明らかになるであ
ろう。 〔課題を解決するための手段〕 上記の課題を解決するために、本発明の液晶表示装置
は、透明で絶縁性の第１および第２基板の夫々の主面を
向かい合わせ所定の間隔を隔てて重ね合わせ、上記第１
基板の主面に薄膜トランジスタと画素電極よりなる画素
をマトリックス状に配置し、各薄膜トランジスタのゲー
トに接続する複数の走査信号線と、各薄膜トランジスタ
のドレインに接続する複数の映像信号線とを有し、上記
第１基板の周辺に上記複数の映像信号線に夫々電気的に
接続される複数のドレイン信号端子を設け、上記第２基
板の主面に上記画素電極と対向する共通電極とを設け、
上記第１基板の主面に上記共通電極に電気的に接続する
共通電圧供給用端子を設け、上記複数のドレイン信号端
子と共通電圧供給用端子の間に該共通電圧供給用端子と
は電気的に接続していないダミー端子が設けられている
ことを特徴とする。 また、透明で絶縁性の第１および第２基板の夫々の主
面を向かい合わせ所定の間隔を隔てて重ね合わせ、上記
第１基板の主面に薄膜トランジスタと画素電極よりなる
画素をマトリックス状に配置し、各薄膜トランジスタの
ゲートに接続する複数の走査信号線と、各薄膜トランジ
スタのドレインに接続する複数の映像信号線とを有し、
上記第２基板の主面に上記画素電極と対向する共通電極
とを設け、上記第１基板の主面に上記共通電極に電気的
に接続する共通電圧供給用端子を設け、上記共通電圧供
給用端子のみに検査端子が設けられていることを特徴と
する。 〔作用〕 ドレイン信号端子と共通電圧供給用端子の間に共通電
圧供給用端子とは電気的に接続していないダミー端子を
設けたので、ドレイン信号端子と短絡することなく共通
電圧供給用端子に検査用給電プローバを接触させて検査
することができる。 また、共通電圧供給用端子に接続された検査用パッド
を設けたので、検査のとき信号供給用端子に短絡するこ
となく、共通電圧供給用端子に容易に電圧を供給でき
る。 〔実施例〕 以下、本発明の構成について、アクティブ・マトリク
ス方式のカラー液晶表示装置に本発明を適用した実施例
とともに説明する。 なお、実施例を説明するための全図において、同一機
能を有するものは同一符号を継け、その繰り返しの説明
は省略する。 第2A図は本発明が適用されるアクティブ・マトリクス
方式カラー液晶表示装置の一画素とその周辺を示す平面
図であり、第2B図は第2A図のII B−II B切断線における
断面と表示パネルのシール部付近の断面を示す図であ
り、第2C図は第2A図のII C−II C切断線における断面図
である。また、第３図（要部平面図）には、第2A図に示
す画素を複数配置したときの平面図を示す。 ≪画素配置≫ 第2A図に示すように、各画素は、隣接する２本の走査
信号線（ゲート信号線又は水平信号線）GLと、隣接する
２本の映像信号線（ドレイン信号線又は垂直信号線）DL
との交差領域内（４本の信号線で囲まれた領域内）に配
置されている。各画素は薄膜トランジスタTFT、画素電
極ITO1及び付加容量Caddを含む。走査信号線GLは、列方
向に延在し、行方向に複数本配置されている。映像信号
線DLは、行方向に延在し、列方向に複数本配置されてい
る。 ≪パネル断面全体構造≫ 第2B図に示すように、液晶層LCを基準に下部透明ガラ
ス基板SUB1側には薄膜トランジスタTFT及び透明画素電
極ITO1が形成され、上部透明ガラス基板SUB2側には、カ
ラーフィルタFIL、遮光用ブラックマトリクスパターンB
Mが形成されている。下部透明ガラス基板SUB1側は、例
えば、1.1［mm］程度の厚さで構成されている。 第2B図の中央部は一画素部分の断面を示しているが、
左側は透明ガラス基板SUB1及びSUB2の左側縁部分で外部
引出配線の存在する部分の断面を示している。右側は、
透明ガラス基板SUB1及びSUB2の右側縁部分で外部引出配
線の存在しない部分の断面を示している。 第2B図の左側、右側の夫々に示すシール材SLは、液晶
LCを封止するように構成されており、液晶封入口（図示
していない）を除く透明ガラス基板SUB1及びSUB2の縁周
囲全体に沿って形成されている。シール材SLは、例え
ば、エポキシ樹脂で形成されている。 前記上部透明ガラス基板SUB2側の共通透明画素電極IT
O2は、少なくとも一個所において、銀ペースト材SILに
よって、下部透明ガラス基板SUB1側に形成された外部引
出配線に接続されている。この外部引出配線は、前述し
たゲート電極GT、ソース電極SD1、ドレイン電極SD2の夫
々と同一製造工程で形成される。 配向膜ORI1及びORI2、透明画素電極ITO、共通透明画
素電極ITO、保護膜PSV1及びPSV2、絶縁膜GIの夫々の層
は、シール材SLの内側に形成される。偏光板POLは、下
部透明ガラス基板SUB1、上部透明ガラス基板SUB2の夫々
の外側の表面に形成されている。 液晶LCは、液晶分子の向きを設定する下部配向膜ORI1
及び上部配向膜ORI2間に封入され、シール部SLよってシ
ールされている。 下部配向膜ORI1は、下部透明ガラス基板SUB1側の保護
膜PSV1の上部に形成される。 上部透明ガラス基板SUB2の内側（液晶側）の表面に
は、遮光膜BM、カラーフィルタFIL、保護膜PSV2、共通
透明画素電極（COM）ITO2及び上部配向膜ORI2が順次積
層して設けられている。 この液晶表示装置は、下部透明ガラス基板SUB1側、上
部透明ガラス基板SUB2側の夫々のを層を別々に形成し、
その後、上下透明ガラス基板SUB1及びSUB2を重ね合せ、
両者間に液晶LCを封入することによって組み立てられ
る。 ≪薄膜トランジスタTFT≫ 薄膜トランジスタTFTは、ゲート電極GTに正のバイア
スを印加すると、ソース−ドレイン間のチャネル抵抗が
小さくなり、バイアスを零にすると、チャネル抵抗は大
きくなるように動作する。 各画素の薄膜トランジスタTFTは、画素内において３
つ（複数）に分割され、薄膜トランジスタ（分割薄膜ト
ランジスタ）TFT1、TFT2及びTFT3で構成されている。薄
膜トランジスタTFT1〜TFT3の夫々は、実質的に同一サイ
ズ（チャンネル長と幅が同じ）で構成されている。この
分割された薄膜トランジスタTFT1〜TFT3の夫々は、主
に、ゲート電極GT、ゲート絶縁膜GI、ｉ型（真性、intr
insic、導電型決定不純物がドープされていない）非晶
質Si半導体層AS、一対のソース電極SD1及びドレイン電
極SD2で構成されている。なお、ソース・ドレインは本
来その間のバイアス極性によって決まり、本表示装置の
回路ではその極性は動作中反転するので、ソース・ドレ
インは動作中入れ替わると理解されたい。しかし以下の
説明でも、便宜上一方をソース、他方をドレインと固定
して表現する。 ≪ゲート電極GT≫ ゲート電極GTは、第４図（第2A図の層g1、g2及びASの
みを描いた平面図）に詳細に示すように、走査信号線GL
から垂直方向（第2A図及び第４図において上方向）に突
出する形状で構成されている（Ｔ字形状に分岐されてい
る）。ゲート電極GTは、薄膜トランジスタTFT1〜TFT3の
夫々の形成領域まで突出するように構成されている。薄
膜トランジスタTFT1〜TFT3の夫々のゲート電極GTは、一
体に（共通ゲート電極として）構成されており、走査信
号線GLに連続して形成されている。ゲート電極GTは、薄
膜トランジスタTFTの形成領域において大きい段差を作
らないように、単層の第１導電膜g1で構成する。第１導
電膜g1は、例えばスパッタで形成されたクロム（Cr）膜
を用い、1000［Å］程度の膜厚で形成する。 このゲート電極GTは、第2A図、第2B図及び第４図に示
されているように、半導体層ASを完全に覆うよう（下方
からみて）それより大き目に形成される。従って、基板
SUB1の下方に蛍光灯等のバックライトBLを取付けた場
合、この不透明のCrゲート電極GTが影となって、半導体
層ASにはバックライト光が当たらず、光照射による導電
現象すなわちTFTのオフ特性劣化は起きにくくなる。な
お、ゲート電極GTの本来の大きさは、ソース・ドレイン
電極SD1とSD2間をまたがるに最低限必要な（ゲート電極
とソース・ドレイン電極の位置合わせ余裕分も含めて）
幅を持ち、チャンネル幅Ｗを決めるその奥行き長さはソ
ース・ドレイン電極間の距離（チャンネル長）Ｌとの
比、即ち相互コンダクタンスgmを決定するファクタW/L
をいくつにするかによって決められる。 本実施例におけるゲート電極の大きさは勿論、上述し
た本来の大きさよりも大きくされる。 ゲート電極GTのゲート及び遮光の機能面からだけで考
えれば、ゲート電極及びその配線GLは単一の層で一体に
形成しても良く、この場合不透明導電材料としてSiを含
有させたAl、純Al、及びPdを含有させたAl等を選ぶこと
ができる。 ≪走査信号線GL≫ 前記走査信号線GLは、第１導電膜g1及びその上部に設
けられた第２導電膜g2からなる複合膜で構成されてい
る。この走査信号線GLの第１導電膜g1は、前記ゲート電
極GTの第１導電膜g1と同一製造工程で形成され、かつ一
体に構成されている。第２導電膜g2は、例えば、スパッ
タで形成されたアルミニウム（Al）膜を用い、2000〜40
00［Å］程度の膜厚で形成する。第２導電膜g2は、走査
信号線GLの抵抗値を低減し、信号伝達速度の高速化（画
素の情報の書込特性向上）を図ることができるように構
成されている。 また、走査信号線GLは、第１導電膜g1の幅寸法に比べ
て第２導電膜g2の幅寸法を小さく構成している。すなわ
ち、走査信号線GLは、その側壁の段差形状がゆるやかに
なっている。 ≪ゲート絶縁膜GI≫ 絶縁膜GIは、薄膜トランジスタTFT1〜TFT3の夫々のゲ
ート絶縁膜として使用される。絶縁膜GIは、ゲート電極
GT及び走査信号線GLの上層に形成されている。絶縁膜GI
は、例えば、プラズマCVDで形成された窒化珪素膜を用
い、3000［Å］程度の膜厚で形成する。 ≪半導体層AS≫ ｉ型半導体層ASは、第４図に示すように、複数に分割
された薄膜トランジスタTFT1〜TFT3の夫々のチャネル形
成領域として使用される。ｉ型半導体層ASは、アモーフ
ァスシリコン膜又は多結晶シリコン膜で形成し、約1800
［Å］程度の膜厚で形成する。 このｉ型半導体層ASは、供給ガスの成分を変えてSi3N
4ゲート絶縁膜GIの形成に連続して、同じプラズマCVD装
置で、しかもその装置から外部に露出することなく形成
される。また、オーミックコンタクト用のＰをドープし
たN+層d0（第2B図）も同様に連続して約400［Å］の厚
さに形成される。しかる後下側基板SUB1又はCVD装置か
ら外に取り出され、写真処理技術により、N+層d0及びｉ
層ASは第2A図、第2B図及び第４図に示すように独立した
島にパターニングされる。 ｉ型半導体層ASは、第2A図及び第４図に詳細に示すよ
うに、走査信号線GLと映像信号線DLとの交差部（クロス
オーバ部）の両者間にも設けられている。この交差部ｉ
型半導体層ASは、交差部における走査信号線GLと映像信
号線DLとの短絡を低減するように構成されている。 ≪ソース・ドレイン電極SD1、SD2≫ 複数に分割された薄膜トランジスタTFT1〜TFT3の夫々
のソース電極SD1とドレイン電極SD2とは、第2A図、第2B
図及び第５図（第2A図の層d1〜d3のみを描いた平面図）
で詳細に示すように、半導体層AS上に夫々離隔して設け
られている。 ソース電極SD1、ドレイン電極SD2の夫々は、N+型半導
体層d0に接触する下層側から、第１導電膜d1、第２導電
膜d2、第３導電膜d3を順次重ね合わせて構成されてい
る。ソース電極SD1の第１導電膜d1、第２導電膜d2及び
第３導電膜d3は、ドレイン電極SD2の夫々と同一製造工
程で形成される。 第１導電膜d1は、スパッタで形成したクロム膜を用
い、500〜1000［Å］の膜厚（本実施例では、600［Å］
程度の膜厚）で形成する。クロム膜は、膜厚を厚く形成
するとストレスが大きくなるので、2000［Å］程度の膜
厚を越えない範囲で形成する。クロム膜は、N+型半導体
層d0との接触が良好である。クロム膜は、後述する第２
導電膜d2のアルミニウムがN+型半導体層d0に拡散するこ
とを防止する、所謂バリア層を構成する。第１導電膜d1
としては、クロム膜の他に、高融点金属（Mo,Ti,Ta,W）
膜、高融点金属シリサイド（Mo,Si2,TiSi2,TaSi2,WS
i2）膜で形成してもよい。 第１導電膜d1を写真処理でパターニングした後、同じ
写真処理用マスクで或は第１導電膜d1をマスクとしてN+
層d0が除去される。つまり、ｉ層AS上に残っていたN+層
d0は第１導電膜d1以外の部分がセルフアラインで除去さ
れる。このとき、N+層d0はその厚さ分は全て除去される
ようエッチされるのでｉ層ASも若干その表面部分でエッ
チされるが、その程度はエッチ時間で制御すれば良い。 しかる後第２導電膜d2が、アルミニウムのスパッタリ
ングで3000〜4000［Å］の膜厚（本実施例では、3000
［Å］程度の膜厚）に形成される。アルミニウム膜は、
クロム膜に比べてストレスが小さく、厚い膜厚に形成す
ることが可能で、ソース電極SD1、ドレイン電極SD2及び
映像信号線DLの抵抗値を低減するように構成されてい
る。第２導電膜d2としては、アルミニウム膜の他に、シ
リコン（Si）や銅（Cu）を添加物として含有させたアル
ミニウム膜で形成してもよい。 第２導電膜d2の写真処理技術によるパターニング後第
３導電膜d3が形成される。この第３導電膜d3スパッタリ
ングで形成された透明導電膜（Induim−Tin−Oxide IT
O:ネサ膜）から成り、1000〜2000［Å］の膜厚（本実施
例では、1200［Å］程度の膜厚）で形成される。この第
３導電膜d3は、ソース電極SD1、ドレイン電極SD2及び映
像信号線DLを構成すると共に、透明画素電極ITO1を構成
するようになっている。 ソース電極SD1の第１導電膜d1、ドレイン電極SD2の第
１導電膜d1の夫々は、上層の第２導電膜d2及び第３導電
膜d3に比べて内側に（チャンネル領域内に）大きく入り
込んでいる。つまり、これらの部分における第１導電膜
d1は、層d2、d3とは無関係に薄膜トランジスタTFTのゲ
ート長Ｌを規定できるように構成されている。 ソース電極SD1は、前記のように、透明画素電極ITO1
に接続されている。ソース電極SD1は、ｉ型半導体層AS
の段差形状（第１導電膜g1の膜厚、N+層d0の膜厚及びｉ
型半導体層ASの膜厚とを加算した膜厚に相当する段差）
に沿って構成されている。具体的には、ソース電極SD1
は、ｉ型半導体層ASの段差形状に沿って形成された第１
導電膜d1と、この第１導電膜d1の上部にそれに比べて透
明画素電極ITO1と接続される側を小さいサイズで形成し
た第２導電膜d2と、この第２導電膜から露出する第１導
電膜d1に接続された第３導電膜d3とで構成されている。
ソース電極SD1の第２導電膜d2は、第１導電膜d1のクロ
ム膜がストレスの増大から厚く形成できず、ｉ型半導体
層ASの段差形状を乗り越えられないので、このｉ型半導
体層ASを乗り越えるために構成されている。つまり、第
２導電膜d2は、厚く形成することでステップカバレッジ
を向上している。第２導電膜d2は、厚く形成できるの
で、ソース電極SD1の抵抗値（ドレイン電極SD2や映像信
号線DLについても同様）の低減に大きく寄与している。
第３導電膜d3は、第２導電膜d2のｉ型半導体層ASに起因
する段差形状を乗り越えることができないので、第２導
電膜d2のサイズを小さくすることで露出する第１導電膜
d1に接続するように構成されている。第１導電膜d1と第
３導電膜d3とは、接着性が良好であるばかりか、両者間
の接続部の段差形状が小さいので、確実に接続すること
ができる。 ≪画素電極ITO1≫ 前記透明画素電極ITO1は、各画素毎に設けられてお
り、液晶表示部の画素電極の一方を構成する。透明画素
電極ITO1は、画素の複数に分割された薄膜トランジスタ
TFT1〜TFT3の夫々に対応して３つの透明画素電極（分割
透明画素電極）E1、E2、E3に分割されている。透明画素
電極E1〜E3は、各々、薄膜トランジスタTFTのソース電
極SD1に接続されている。 透明画素電極E1〜E3の夫々は、実質的に同一面積とな
るようにパターニングされている。 このように、１画素の薄膜トランジスタTFTを複数の
薄膜トランジスタTFT1〜TFT3に分割し、この複数に分割
された薄膜トランジスタTFT1〜TFT3の夫々に複数に分割
した透明画素電極E1〜E3の夫々を接続することにより、
分割された一部分（例えば、TFT1）が点欠陥になって
も、画素全体でみれば点欠陥でなくなる（TFT2及びTFT3
が欠陥でない）ので、点欠陥の確率を低減することがで
き、また欠陥を見にくくすることができる。 また、前記画素の分割された透明画素電極E1〜E3の夫
々を実質的に同一面積で構成することにより、透明画素
電極E1〜E3の夫々と共通透明画素電極ITO2とで構成され
る夫々の液晶容量（Cpix）を均一にすることができる。 ≪保護膜PSV1≫ 薄膜トランジスタTFT及び透明画素電極ITO1上には、
保護膜PSV1が設けられている。保護膜PSV1は、主に、薄
膜トランジスタTFTを湿気等から保護するために形成さ
れており、透明性が高くしかも耐湿性の良いものを使用
する。保護膜PSV1は、例えば、プラズマCVDで形成した
酸化珪素膜や窒化珪素膜で形成されており、8000［Å］
程度の膜厚で形成する。 ≪遮光膜BM≫ 上部基板SUB2側には、外部光（第2B図では上方からの
光）がチャネル形成領域として使用されるｉ型半導体層
ASに入射されないように、遮蔽膜BMが設けられ、第６図
のハッチングに示すようなパターンとされている。な
お、第６図は第2A図におけるITO膜層d3、フィルタ層FIL
及び遮光膜BMのみを描いた平面図である。遮光膜BMは、
光に対する遮蔽性が高い、例えば、アルミニウム膜やク
ロム膜等で形成されており、本実施例では、クロム膜が
スパッタリングで1300［Å］程度の膜厚に形成される。 従って、TFT1〜３の共通半導体層ASは上下にある遮光
膜BM及び大き目のゲート電極GTによってサンドイッチに
され、その部分は外部の自然光やバックライト光が当た
らなくなる。遮光膜BMは第６図のハッチング部分で示す
ように、画素の周囲に形成され、つまり遮光膜BMは格子
状に形成され（ブラックマトリクス）、この格子で１画
素の有効表示領域が仕切られている。従って、各画素の
輪郭が遮光膜BMによってはっきりとしコントラストが向
上する。つまり遮光膜BMは、半導体層ASに対する遮光と
ブラックマトリクスとの２つの機能をもつ。 なお、バックライトをSUB2側に取り付け、SUB1を観察
側（外部露出側）とすることもできる。 ≪共通電極ITO2≫ 共通透明画素電極ITO2は、下部透明ガラス基板SUB1側
に画素毎に設けられた透明画素電極ITO1に対向し、液晶
の光学的な状態は各画素電極ITO1と共通電極ITO2間の電
位差（電界）に応答して変化する。この共通透明画素電
極ITO2には、コモン電圧Vcomが印加されるように構成さ
れている。コモン電圧Vcomは、映像信号線DLに印加され
るロウレベルの駆動電圧Vdminとハイレベルの駆動電圧V
dmaxとの中間電位である。 ≪カラーフィルタFIL≫ カラーフィルタFILは、アクリル樹脂等の樹脂材料で
形成される染色基材に染料を着色して構成されている。
カラーフィルタFILは、画素に対向する位置に各画素毎
にドット状に形成され（第７図）、染め分けられている
（第７図は第３図の第３導電膜層d3とカラーフィルタ層
FILのみを描いたもので、R,G,Bの各フィルターはそれぞ
れ、45゜、135゜、クロスのハッチを施してある）。カ
ラーフィルタFILは第６図に示すように画素電極ITO1（E
1〜E3）の全てを覆うように大き目に形成され、遮光膜B
MはカラーフィルタFIL及び画素電極ITO1のエッジ部分と
重なるよう画素電極ITO1の周縁部より内側に形成されて
いる。 カラーフィルタFILは、次のように形成することがで
きる。まず、上部透明ガラス基板SUB2の表面に染色基材
を形成し、フォトリソグラフィ技術で赤色フィルタ形成
領域以外の染色基材を除去する。この後、染色基材を赤
色染料で染め、固着処理を施し、赤色フィルタＲを形成
する。次に、同様な工程を施すことによって、緑色フィ
ルタＧ、青色フィルタＢを順次形成する。 保護膜PSV2は、前記カラーフィルタFILを異なる色に
染め分けた染料が液晶LCに漏れることを防止するために
設けられている。保護膜PSV2は、例えば、アクリル樹
脂，エポキシ樹脂等の透明樹脂材料で形成されている。 ≪画素配列≫ 前記液晶表示部の各画素は、第３図及び第７図に示う
ように、走査信号線GLが延在する方向と同一列方向に複
数配置され、画素列X1,X2,X3,X4,…の夫々を構成してい
る。各画素列X1,X2,X3,X4,…の夫々の画素は、薄膜トラ
ンジスタTFT1〜TFT3及び透明画素電極E1〜E3の配置位置
を同一に構成している。つまり、奇数画素列X1,X3,…の
夫々の画素は、薄膜トランジスタTFT1〜TFT3の配置位置
を左側、透明画素電極E1〜E3の配置位置を右側に構成し
ている。奇数画素列X1,X3,…の夫々の行方向の隣りの偶
数画素列X2,X4,…の夫々の画素は、奇数画素列X1,X3,…
の夫々の画素を前記映像信号線DLの延在方向を基準にし
て線対称でひっくり返した画素で構成されている。すな
わち、画素列X2,X4,…の夫々の画素は、薄膜トランジス
タTFT1〜TFT3の配置位置を右側、透明画素電極E1〜E3の
配置位置を左側に構成している。そして、画素列X2,X4,
…の夫々の画素は、画素列X1,X3,…の夫々の画素に対
し、列方向に半画素間隔移動させて（ずらして）配置さ
れている。つまり、画素列Ｘの各画素間隔を1.0（1.0ピ
ッチ）とすると、次段の画素列Ｘは、各画素間隔を1.0
とし、前段の画素列Ｘに対して列方向に0.5画素間隔
（0.5ピッチ）ずれている。各画素間を行方向に延在す
る映像信号線DLは、各画素列Ｘ間において、半画素間隔
分（0.5ピッチ分）列方向に延在するように構成されて
いる。 その結果、第７図に示すように、前段の画素列Ｘの所
定色フィルタが形成された画素（例えば、画素列X3の赤
色フィルタＲが形成された画素）と次段の画素列Ｘの同
一色フィルタが形成された画素（例えば、画素列X4の赤
色フィルタＲが形成された画素）とが1.5画素間隔（1.5
ピッチ）離隔され，また、RGBのカラーフィルタFILは三
角形配置となる。カラーフィルタFILのRGBの三角形配置
構造は、各色の混色を良くすることができるので、カラ
ー画像の解像度を向上することができる。 また、映像信号線DLは、各画素列Ｘ間において、半画
素間隔分しか列方向に延在しないので、隣接する映像信
号線DLと交差しなくなる。したがって、映像信号線DLの
引き回しをなくしその占有面積を低減することができ、
又映像信号線DLの迂回をなくし多層配線構造を廃止する
ことができる。 ≪表示パネル全体等価回路≫ この液晶表示部装置の等価回路を第８図に示す。XiG,
Xi＋1G,…は、緑色フィルタＧが形成される画素に接続
された映像信号線DLである。XiB,Xi＋1B,…は、青色フ
ィルタＢが形成される画素に接続された映像信号線DLで
ある。Xi＋1R,Xi＋2R,…は、赤色フィルタＲが形成され
る画素に接続された映像信号線DLである。これらの映像
信号線DLは、映像信号駆動回路で選択される。Yiは第３
図及び第７図に示す画素列X1を選択する走査信号線GLで
ある。同様に、Yi＋1,Yi＋2,…の夫々は、画素列X2,X3,
…の夫々を選択する走査信号線GLである。これらの走査
信号線GLは、垂直走査回路に接続されている。Caddは付
加容量を示し、Vcomは共通電圧を示す。 ≪付加容量Caddの構造≫ 透明画素電極E1〜E3の夫々は、薄膜トランジスタTFT
と接続される端部と反対側の端部において、隣りの走査
信号線GLと重なるよう、Ｌ字状に屈折して形成されてい
る。この重ね合せは、第2C図からも明らかなように、透
明画素電極E1〜E3の夫々を一方の電極PL2とし、隣りの
走査信号線GLを他方の電極PL1とする保持容量素子（静
電容量素子）Caddを構成する。この保持容量素子Caddの
誘電体膜は、薄膜トランジスタTFTのゲート絶縁膜とし
て使用される絶縁膜Ｉと同一層で構成されている。 保持容量Caddは、第４図からも明らかなように、ゲー
ト線GLの１層目g1の幅を広げた部分に形成されている。
なお、ドレイン線DLと交差する部分の層g1はドレイン線
との短絡の確率を小さくするため細くされている。 保持容量素子Caddを構成するために重ね合わされる透
明画素電極E1〜E3の夫々と容量電極線（g1）との間の一
部には、前記ソース電極SD1と同様に、段差形状を乗り
越える際に透明画素電極ITO1が断線しないように、第１
導電膜d1及び第２導電膜d2で構成された島領域が設けら
れている。この島領域は、透明画素電極ITO1の面積（開
口率）を低下しないように、できる限り小さく構成す
る。 ≪付加容量Caddの等価回路とその動作≫ 第2A図に示される画素の等価回路を第９図に示す。第
９図において、Cgsは薄膜トランジスタTFTのゲート電極
GT及びソース電極SD1間に形成される寄生容量である。
寄生容量Cgsの誘電体膜は絶縁膜GIである。Cpixは透明
画素電極ITO1（PIX）及び共通透明画素電極ITO2（COM）
間で形成される液晶容量である。液晶容量Cpixの誘電体
膜は液晶LC、保護膜PSV1及び配向膜ORI1,ORI2である。V
lcは中点電位である。 前記保持容量素子Caddは、TFTがスイッチングすると
き、中点電位（画素電極電位）Vlcに対するゲート電位
変化ΔVgの影響を低減するように働く。この様子を式で
表すと ΔVlc＝｛（Cgs/（Cgs＋Cadd＋Cpix）｝×ΔVg となる。ここでΔVlcはΔVgによる中点電位の変化分を
表わす。この変化分ΔVlcは液晶に加わる直流成分の原
因となるが、保持容量Caddを大きくすればする程その値
を小さくすることができる。また、保持容量Caddは放電
時間を長くする作用もあり、TFTがオフした後の映像情
報を長く蓄積する。液晶LCに印加される直流成分の低減
は、液晶LCの寿命を向上し、液晶表示画面の切り替え時
に前の画像が残る所謂焼き付きを低減することができ
る。 前述したように、ゲート電極GTは半導体層ASを完全に
覆うよう大きくされている分、ソース・ドレイン電極SD
1、SD2とのオーバラップ面積が増え、従って寄生容量Cg
が大きくなり中点電位Vlcはゲート（走査）信号Vgの影
響を受け易くなるという逆効果が生じる。しかし、保持
容量Caddを設けることによりこのデメリットも解消する
ことができる。 前記保持容量素子Caddの保持容量は、画素の書込特性
から、液晶容量Cpixに対して４〜８倍（４・Cpix＜Cadd
＜８・Cpix）、重ね合せ容量Cgsに対して、８〜32倍
（８・Cgs＜Cadd＜32・Cgs）程度の値に設定する。 ≪付加容量Cadd電極線の結線方法≫ 容量電極線としてのみ使用される最終段の走査信号線
GL（又は初段の走査信号線GL）は、第８図に示すよう
に、共通透明画素電極（Vcom）ITO2に接続する。共通透
明画素電極ITO2は、第2B図に示すように、液晶表示装置
の周縁部において銀ペースト材SLによって外部引出配線
に接続されている。しかも、この外部引出配線の一部の
導電層（g1及びg2）は走査信号線GLと同一製造工程で構
成されている。この結果、最終段の容量電極線GLは、共
通透明画素電極ITO2に簡単に接続することができる。 又、第８図の点線で示すように、最終段（初段）の容
量電極線GLを初段（最終段）の走査信号線GLに接続して
も良い。なお、この接続は液晶表示部内の内部配線或は
外部引出配線によって行うことができる。 ≪付加容量Cadd走査信号による直流分相殺≫ 本液晶表示装置は、先に本願出願人によって出願され
た特願昭62−95125号に記載される直流相殺方式（DCキ
ャンセル方式）に基づき、第10図（タイムチャート）に
示すように、走査信号線DLの駆動電圧を制御することに
よってさらに液晶LCに加わる直流成分を低減することが
できる。第10図において、Viは任意の走査信号線GLの駆
動電圧、Vi＋１はその次段の走査信号線GLの駆動電圧で
ある。Veeは走査信号線GLに印加されるロウレベルの駆
動電圧Vdmin、Vddは走査信号線GLに印加されるハイレベ
ルの駆動電圧Vdmaxである。各時刻ｔ＝t1〜t4における
中点電位Vlc（第９図参照）の電圧変化分ΔV1〜ΔV4は
次のようになる。 ｔ＝t1:ΔV1＝−（Cgs/C）・V2 ｔ＝t2:ΔV2＝＋（Cgs/C）・（V1＋V2）−（Cadd/C）・V2 ｔ＝t3:ΔV3＝−（Cgs/C）・（V1＋Cadd/C）・（V1＋V2） ｔ＝t4:ΔV4＝−（Cadd/C）・V1 だだし、画素の合計の容量:C＝Cgs＋Cpix＋Cadd ここで、走査信号線GLに印加される駆動電圧が充分で
あれば（下記
【注】参照）、液晶LCに加わる直流電流
は、 ΔV3＋ΔV4＝（Cadd・V2−Cgs・V1）/C となるので、Cadd・V2＝Cgs・V1とすると、液晶LCに加
わる直流電圧は０になる。
は、 ΔV3＋ΔV4＝（Cadd・V2−Cgs・V1）/C となるので、Cadd・V2＝Cgs・V1とすると、液晶LCに加
わる直流電圧は０になる。
以上説明したように、本発明の液晶表示装置では、信
号電圧供給用端子と共通電圧供給用端子の間に共通電圧
供給用端子とは電気的に接続していないダミー端子を設
けたので、信号電圧供給用端子と短絡することなく共通
電圧供給用端子に検査用給電プローバを接触させて検査
することができ、また、共通電圧供給用端子に接続され
た検査用パッドを設けたので、点燈検査が信号電圧供給
用端子と短絡なく容易にできる。
号電圧供給用端子と共通電圧供給用端子の間に共通電圧
供給用端子とは電気的に接続していないダミー端子を設
けたので、信号電圧供給用端子と短絡することなく共通
電圧供給用端子に検査用給電プローバを接触させて検査
することができ、また、共通電圧供給用端子に接続され
た検査用パッドを設けたので、点燈検査が信号電圧供給
用端子と短絡なく容易にできる。
第１図（Ａ）〜（Ｄ）は、それぞれ本発明の液晶表示装
置の実施例を示す平面図、 第2A図は、本発明の実施例Ｉであるアクティブ・マトリ
ックス方式のカラー液晶表示装置の液晶表示部の一画素
を示す要部平面図、 第2B図は、前記第2A図のII B−II B切断線で切った部分
とシール部周辺部の断面図、 第2C図は、第2A図のII C−II C切断線における断面図、 第３図は、前記第2A図に示す画素を複数配置した液晶表
示部の要部平面図、 第４図乃至第６図は、前記第2A図に示す画素の所定の層
のみを描いた平面図、 第７図は、前記第３図に示す画素電極層とカラーフィル
タ層のみとを重ね合せた状態における要部平面図、 第８図はアクティブ・マトリックス方式のカラー液晶表
示装置の液晶表示部を示す等価回路図、 第９図は、第2A図に記載される画素の等価回路図、 第10図は、直流相殺方式による走査信号線の駆動電圧を
示すタイムチャート、 第11図は、液晶表示モジュールの一部切断平面図であ
る。 図中、21……信号電圧供給用端子、22……共通電圧供給
用端子、23……共通透明画素電極の端子取出し部、24…
…ダミー端子、25……基板ナンバー利用の共通電圧供給
用端子検査用パッド、26……共通電圧供給用端子検査用
パッド、27……点燈検査用給電プローバ、SUB……透明
ガラス基板、GL……走査信号線、DL……映像信号線、GI
……絶縁膜、GT……ゲート電極、AS……ｉ型半導体層、
SD……ソース電極又はドレイン電極、PSV……保護膜、L
S……遮光膜、LC……液晶、TFT……薄膜トランジスタ、
ITO……透明電極、g,d……導電膜、Cadd……保持容量素
子、Cgs……重ね合せ容量、Cpix……液晶容量である
（英文字の後の数字の添字は省略）。
置の実施例を示す平面図、 第2A図は、本発明の実施例Ｉであるアクティブ・マトリ
ックス方式のカラー液晶表示装置の液晶表示部の一画素
を示す要部平面図、 第2B図は、前記第2A図のII B−II B切断線で切った部分
とシール部周辺部の断面図、 第2C図は、第2A図のII C−II C切断線における断面図、 第３図は、前記第2A図に示す画素を複数配置した液晶表
示部の要部平面図、 第４図乃至第６図は、前記第2A図に示す画素の所定の層
のみを描いた平面図、 第７図は、前記第３図に示す画素電極層とカラーフィル
タ層のみとを重ね合せた状態における要部平面図、 第８図はアクティブ・マトリックス方式のカラー液晶表
示装置の液晶表示部を示す等価回路図、 第９図は、第2A図に記載される画素の等価回路図、 第10図は、直流相殺方式による走査信号線の駆動電圧を
示すタイムチャート、 第11図は、液晶表示モジュールの一部切断平面図であ
る。 図中、21……信号電圧供給用端子、22……共通電圧供給
用端子、23……共通透明画素電極の端子取出し部、24…
…ダミー端子、25……基板ナンバー利用の共通電圧供給
用端子検査用パッド、26……共通電圧供給用端子検査用
パッド、27……点燈検査用給電プローバ、SUB……透明
ガラス基板、GL……走査信号線、DL……映像信号線、GI
……絶縁膜、GT……ゲート電極、AS……ｉ型半導体層、
SD……ソース電極又はドレイン電極、PSV……保護膜、L
S……遮光膜、LC……液晶、TFT……薄膜トランジスタ、
ITO……透明電極、g,d……導電膜、Cadd……保持容量素
子、Cgs……重ね合せ容量、Cpix……液晶容量である
（英文字の後の数字の添字は省略）。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 二見 利男 千葉県茂原市早野3300番地 株式会社日 立製作所茂原工場内 (56)参考文献 特開 昭60−82870（ＪＰ，Ａ) 実開 昭63−4589（ＪＰ，Ｕ) (58)調査した分野(Int.Cl.6，ＤＢ名) G02F 1/1345 G02F 1/136 G09F 9/30
Claims (2)
- 【請求項１】透明で絶縁性の第１および第２基板の夫々
の主面を向かい合わせ所定の間隔を隔てて重ね合わせ、
上記第１基板の主面に薄膜トランジスタと画素電極より
なる画素をマトリックス状に配置し、各薄膜トランジス
タのゲートに接続する複数の走査信号線と、各薄膜トラ
ンジスタのドレインに接続する複数の映像信号線とを有
し、 上記第１基板の周辺に上記複数の映像信号線に夫々電気
的に接続される複数のドレイン信号端子を設け、 上記第２基板の主面に上記画素電極と対向する共通電極
とを設け、 上記第１基板の主面に上記共通電極に電気的に接続する
共通電圧供給用端子を設け、 上記複数のドレイン信号端子と共通電圧供給用端子の間
に該共通電圧供給用端子とは電気的に接続していないダ
ミー端子が設けられていることを特徴とする液晶表示装
置。 - 【請求項２】透明で絶縁性の第１および第２基板の夫々
の主面を向かい合わせ所定の間隔を隔てて重ね合わせ、
上記第１基板の主面に薄膜トランジスタと画素電極より
なる画素をマトリックス状に配置し、各薄膜トランジス
タのゲートに接続する複数の走査信号線と、各薄膜トラ
ンジスタのドレインに接続する複数の映像信号線とを有
し、 上記第２基板の主面に上記画素電極と対向する共通電極
とを設け、 上記第１基板の主面に上記共通電極に電気的に接続する
共通電圧供給用端子を設け、 上記共通電圧供給用端子のみに検査端子が設けられてい
ることを特徴とする液晶表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19413989A JP2852073B2 (ja) | 1989-07-28 | 1989-07-28 | 液晶表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19413989A JP2852073B2 (ja) | 1989-07-28 | 1989-07-28 | 液晶表示装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0359534A JPH0359534A (ja) | 1991-03-14 |
| JP2852073B2 true JP2852073B2 (ja) | 1999-01-27 |
Family
ID=16319559
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19413989A Expired - Lifetime JP2852073B2 (ja) | 1989-07-28 | 1989-07-28 | 液晶表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2852073B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP3680710A1 (en) * | 2019-01-10 | 2020-07-15 | Samsung Display Co., Ltd. | Display device including connective wrings within a display area thereof |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0564834U (ja) * | 1992-01-31 | 1993-08-27 | 三洋電機株式会社 | 表示器 |
| KR100759965B1 (ko) * | 2000-10-27 | 2007-09-18 | 삼성전자주식회사 | 액정 표시 장치 |
| JP4100360B2 (ja) * | 2004-03-05 | 2008-06-11 | 株式会社デンソー | 単純マトリクス型液晶表示装置 |
| KR20060067433A (ko) * | 2004-12-15 | 2006-06-20 | 엘지전자 주식회사 | 유기 전계 발광 소자 |
-
1989
- 1989-07-28 JP JP19413989A patent/JP2852073B2/ja not_active Expired - Lifetime
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP3680710A1 (en) * | 2019-01-10 | 2020-07-15 | Samsung Display Co., Ltd. | Display device including connective wrings within a display area thereof |
| US10896947B2 (en) | 2019-01-10 | 2021-01-19 | Samsung Display Co., Ltd. | Display device including connective wirings within a display area thereof |
| US11398543B2 (en) | 2019-01-10 | 2022-07-26 | Samsung Display Co., Ltd. | Display device including connective wirings within a display area thereof |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0359534A (ja) | 1991-03-14 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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