JPH03271718A - 液晶表示装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

〔産業上の利用分野〕 本発明は、液晶表示装置に係り、特に、液晶表示装置の
液晶表示部と外部駆動回路との接続用端子および検査用
端子の構造に関する。 〔従来の技術〕 アクティブ・マトリックス方式の液晶表示装置は、マト
リクス状に配列された複数の画素電極の各々に対応して
非線形素子（スイッチング素子）を設けたものである。 各画素における液晶は理論的には常時駆動（デユーティ
比１．０）されているので、時分割駆動方式を採用して
いる、いわゆる単純マトリクス方式と比べてアクティブ
方式はコントラストが良く、特にカラーでは欠かせない
技術となりつつある。スイッチング素子として代表的な
ものとしては薄膜トランジスタ（ＴＰＴ）がある。 ＴＰＴと画素電極とを画素の一構成要素とする液晶表示
装置は、マトリックス状に複数の画素が配置された液晶
表示部（液晶表示パネル）を有している。液晶表示部の
各画素は、隣接する２本の走査信号線（ゲート信号線ま
たは水平信号線とも称す）と隣接する２本の映像信号線
（ドレイン信分線または垂直信号線とも称す）との交差
領域内に配置されている。走査信号線は、列方向（水平
方向）に延在し、かつ、行方向（垂直方向）に複数本配
列されている。一方、映像信号線は、走査信号線と交差
する行方向に延在し、がっ、列方向に複数本配列されて
いる。 液晶表示部は、薄膜トランジスタ、透明画素電極、薄膜
トランジスタの保護膜、配向膜が順次設けられた下部透
明ガラス基板と、カラーフィルタ、カラーフィルタの保
護膜、共通透明画素電極、配向膜が順次設けられた上部
透明ガラス基板と、両基板間に封入、封止された液晶と
、該液晶を封止するシール材とによって構成されている
。 従来は、走査信号線と映像信号線にはこれらの信号線の
断線、短絡の有無を検査する検査用端子を設けなかった
。そのため、信号を入力するための外部接続用端子を検
査用端子に併用するが、または上下透明ガラス基板の組
合わせ前の下部透明ガラス基板の状態においては検査を
行わず、上下透明ガラス基板を組み合わせ、液晶封入後
の点灯検査により行っていた。 なお、ＴＰＴを使用したアクティブ・マトリクス液晶表
示装置は、例えば「冗長構成を採用した１２．５型アク
テイブ・マトリクス方式カラー液晶デイスプレィ」、日
経エレクトロニクス、１９３〜２１０頁、１９８６年１
２月１５日、日経マグロウヒル社発行、で知られている
。 〔発明が解決しようとする課題］ 従来の液晶表示装置では、検査用端子を設けず、接続用
端子を検査用端子に併用したので、検査用端子が汚れて
しまう問題がある。また、上下透明ガラス基板を組み合
わせ、液晶封入後の点灯検査により検査を行い、断線、
短絡が見つかった場合は、組立て、液晶封入工程等が無
駄になる。 映像信号線の線間ピッチは狭いため、接続用端子は、映
像信号線の両端に交互に設けられている。 検査用端子を接続用端子と並列して設ける場合は、接続
用端子をＴＡＢ等の信号入力手段と接続するときに、端
子間で短絡が起きてしまう問題が生じることが考えられ
る。また、検査用端子を接続用端子の外側（透明ガラス
基板の縁側）に設ける場合は、長時間の使用中に付着し
た水滴等に起因して検査用端子間で電食が生じる問題が
考えられる。 本発明の目的は、接続時の短絡および電食の発生を防止
できる検査用端子と接続用端子の構造を有する液晶表示
装置を提供することにある。 本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述及び添付図面によって明らかになるであろ
う。 〔課題を解決するための手段〕 前記の課題を達成するために、本発明の液晶表示装置は
、所定の間隔を隔てて重ね合わせられた２枚の透明基板
と、前記両基板間に封入、封止された液晶と、前記少な
くとも一方の基板上に複数本配列された各画素駆動用配
線とを有し、前記各配線の端部には検査用端子が設けら
れ、前記検査用端子の外側に前記検査用端子と電気的に
接続された外部接続用端子が設けられ、かつ前記検査用
端子および前記駆動用配線が保護膜で覆われていること
を特徴とする。 また、前記検査用端子が前記各駆動用配線の両端に設け
られ、かつ前記外部接続用端子が前記駆動用配線の両端
に交互に設けられていることを特徴とする。 〔作用〕 本発明の液晶表示装置では、検査用端子を設けたので、
上下透明基板の組立て前の透明基板の状態で、信号線の
断線、短絡の有無を検査することができ、接続用端子を
検査用端子に併用する場合に生じる接続用端子の汚れを
避けることができる。 また、検査用端子を接続用端子の内側に設けたため、接
続用端子は接続に必要な端子間ギャップを十分得ること
ができるので、接続時に接続用端子同志が短絡する問題
を低減することができる。また、検査後は、検査用端子
は保護膜で被覆されるので、電食を防止することができ
る。 〔実施例〕 以下、本発明の構成について、アクティブ・マトリクス
方式のカラー液晶表示装置に本発明を適用した実施例と
ともに説明する。 なお、実施例を説明するための全図において、同一機能
を有するものは同一符号を付け、その繰り返しの説明は
省略する。 第１１図は、本発明が適用される液晶表示モジュールの
一部切断平面図である。 ５は上シールドケース、６は下シールドケース、７は上
シールドケース５に設けられた液晶表示窓、１は液晶表
示窓７に取り付けられた液晶表示パネル、１９は外部か
らの信号を入力するＦＰＣ（フレキシブルプリント配線
基板）、１８は位置決め用穴、１６はリベット、１５は
リベット用孔、１７はリベット取り付は部のシールドケ
ース５゜６に設けられた凹部である。上下２枚のシール
ドケース５．６は組み合わされ、複数のリベット１６お
よび半田付けによって固定されている。２は液晶表示パ
ネル１を駆動させるための駆動ＩＣ。 ３は駆動ＩＣ２が実装されたＴＡＢ（テープオートメイ
ティドボンディング）、４はＴＡＢ３が実装されたプリ
ント配線基板（ＰＣＢ）、９は液晶表示パネル１の接続
用端子（入力端子）であり、ＴＡＢ３の出力端子と接続
される。 第２Ａ図は本発明が適用されるアクティブ・マトリクス
方式カラー液晶表示装置の一画素とその周辺を示す平面
図であり、第２Ｂ図は第２Ａ図のｎＢ−ＩＩＢ切断線に
おける断面と表示パネルのシール部付近の断面を示す図
であり、第２Ｃ図は第２Ａ図のｎｃ−ｎｃ切断線におけ
る断面図である。 また、第３図（要部平面図）には、第２Ａ図に示す画素
を複数配置したときの平面図を示す。 く画素配置〉 第２Ａ図に示すように、各画素は、隣接する２本の走査
信号線（ゲート信号線又は水平信号線）ＧＬと、隣接す
る２本の映像信号線（ドレイン信号線又は垂直信号線）
ＤＬとの交差領域内（４本の信号線で囲まれた領域内）
に配置されている。各画素は薄膜トランジスタＴＰＴ、
画素電極ＩＴＯ１及び付加容量Ｃａｄｄを含む。走査信
号線ＧＬは、列方向に延在し、行方向に複数本配置され
ている。 映像信号線ＤＬは、行方向に延在し、列方向に複数本配
置されている。 くパネル断面全体構造〉 第２Ｂ図に示すように、液晶層ＬＣを基準に下部透明ガ
ラス基板ＳＯＢ　ｌ側には薄膜トランジスタＴＰＴ及び
透明画素電極ＩＴ○１が形成され、上部透明ガラス基板
５ＵＢ２側には、カラーフィルタＦＩＬ、遮光用ブラッ
クマトリクスパターンＢＭが形成されている。下部透明
ガラス基板５ＵＢｌ側は、例えば、１．１　［ｍｍ］程
度の厚さで構成されている。 第２Ｂ図の中央部は一画素部分の断面を示しているが、
左側は透明ガラス基板ＳＯＢ　１及び５ＵＢ２の左側縁
部分を、右側は、透明ガラス基板５ＵＢＩ及び５ＵＢ２
の右側縁部分を示し、それぞ外部引出配線のうちの検査
用端子が存在する部分の断面を示している。 第２Ｂ図の左側、右側の夫々に示すシール材ＳＬは、液
晶ＬＣを封止するように構成されており、液晶封入口（
図示していない）を除く透明ガラス基板５ＬＡＢ　１及
び５ＯＢ２の線周囲全体に沿って形成されている。シー
ル材ＳＬは、例えば、エポキシ樹脂で形成されている。 前記上部透明ガラス基板５ＵＢ２側の共通透明画素電極
ＩＴ○２は、少なくとも一個所において、銀ペースト材
ＳＩＬによって、下部透明ガラス基板ＳＵＢ　ｌ側に形
成された外部引出配線に接続されている。この外部引出
配線は、前述したゲート１１極ＧＴ、ソース電極ＳＤＩ
、　　ドレイン電極ＳＤ２の夫々と同一製造工程で形成
される。 配向膜○ＲＩＩ及び０ＲＩ２、透明画素電極ＩＴｏ、共
通透明画素電極ＩＴ○、保護ｇｐｓｖ＋及びＰＳＶ２、
絶縁膜ＧＩの夫々の層は、シール材ＳＬの内側に形成さ
れる。偏光板ＰＯＬは、下部透明ガラス基板５ＵＢＩ、
上部透明ガラス基板５ＵＢ２の夫々の外側の表面に形成
されている。 液晶ＬＣは、液晶分子の向きを設定する下部配向膜○Ｒ
ＩＩ及び上部配向膜○ＲＩ２の間に封入され、シール部
ＳＬよってシールされている。 下部配向膜０ＲＩＩは、下部透明ガラス基板５ＵＢＩ側
の保護ＭＰＳＶ１の上部に形成される。 上部透明ガラス基板５ＵＢ２の内側（液晶側）の表面に
は、遮光膜ＢＭ、カラーフィルタＦＩＬ、保護膜ＰＳＶ
２、共通透明画素電極（ＣＯＭ）Ｉ　Ｔ○２及び上部配
向膜０ＲＩ２が順次積層して設けられている。 この液晶表示装置は、下部透明ガラス基板５ｔＪＢｌ側
、上部透明ガラス基板５ＵＢＱ側の夫々の層を別々に形
成し、その後、上下透明ガラス基板ＳＵＢ　１及び５Ｕ
Ｂ２を重ね合せ、両者間に液晶ＬＣを封入することによ
って組み立てられる。 く接続用端子・検査用端子〉 第１図は、本発明の一実施例の液晶表示装置の下部透明
ガラス基板の要部平面図である。 ５ＵＢ１は下部透明ガラス基板、ＤＬは映像信号線、Ｄ
Ｔは外部駆動回路と接続され、各映像信号線ＤＬへ映像
信号を入力するための外部接続用端子、ＥＴは映像信号
線ＤＬの断線、短絡の有無を検査するための検査用端子
、ＰＳＶＩは保護膜、ＳＬはここでは図示しない上部透
明ガラス基板と貼り合わせ、かつ両透明ガラス基板間に
液晶を封止するためのシール材、ＣＩはゲート絶縁膜で
ある。なお、この図では、走査信号線や薄膜トランジス
タ等は省略しである。 第１図に示すように、検査用端子ＥＴは、各映像信号線
ＤＬの両端に設けられている。接続用端子ＤＴは、映像
信号線ＤＬの両端に交互に、かつ検査用端子ＥＴの外側
に設けられている。映像信号線ＤＬおよび検査用端子Ｅ
Ｔは、保護膜ＰＳＶｌで覆われている。接続用端子ＤＴ
は、外部駆動回路と接続するため、保護膜ＰＳＶＩで覆
われていない。保護膜ＰＳＶＩは、検査後形成される。 なお、検査用端子ＥＴと接続用端子ＤＴとの接続部が斜
めに構成されているのは、接続用端子ＤＴをＴＡＢ等の
信号入力手段に接続するために寄せであるからである。 すなわち、本実施例では検査用端子ＥＴを各映像信号線
ＤＬの両端に設けたので、上下透明ガラス基板の組立て
前の下部透明ガラス基板ＳＵＢ　１の状態で、検査用端
子ＥＴに検査用プローブ針等を接触させ、映像信号線の
断線、短絡の有無を検査することができるので、組立て
、液晶封入工程等が無駄になることがなく、かつ接続用
端子ＤＴを検査用端子に併用する場合に生じる接続用端
子ＤＴの汚れを避けることができる。また、検査用端子
ＥＴを接続用端子ＤＴの内側に設けたため、接続用端子
ＤＴは接続に必要な端子間ギャップを十分得ることがで
きるので、接続時に接続用端子ＤＴ同志が短絡する問題
を低減することができる。 また、検査後は、検査用端子ＥＴは保護膜ＰＳ■ｌで被
覆され、さらに、上下透明ガラス基板の組立て後は、上
下透明ガラス基板内に密封されるので、電食を防止する
ことができる。 なお、第１図では、映像信号線の接続用端子、検査用端
子について述べたが、走査信号線についても同様な構造
を適用できるのは言うまでもない。 走査信号線の接続用端子は通常、交互に引き出さないで
片側のみに引き出すので、各走査信号線の両端に検査用
端子を設け、片側の各検査用端子の外側に接続用端子を
設けてもよい。 （薄膜トランジスタＴＰＴ） 薄膜トランジスタＴＰＴは、ゲート電極ＧＴに正のバイ
アスを印加すると、ソース−ドレイン間のチャネル抵抗
が小さくなり、バイアスを零にすると、チャネル抵抗は
大きくなるように動作する。 各画素の薄膜トランジスタＴＦ丁は、画素内において３
つ（複数）に分割され、薄膜トランジスタ（分割薄膜ト
ランジスタ）ＴＦＴＩ、ＴＰＴ２及びＴＦＴ３で構成さ
れている。薄膜トランジスタＴＰＴＩ〜ＴＦＴ３の夫々
は、実質的に同一サイズ（チャンネル長と幅が同じ）で
構成されている。 この分割された薄膜トランジスタＴＦＴ　１−ＴＦＴ３
の夫々は、主に、ゲート電極ＧＴ、ゲート絶縁膜ＧＩ、
ｌ型（真性、１ｎｔｒｉｎｓｉｃ、導電型決定不純物が
ドープされていない）非晶質Ｓ１半導体ＮｊＡＳ、一対
のソース電極ＳＤＩ及びドレイン電極ＳＤ２で構成され
ている。なお、ソース・ドレインは本来その間のバイア
ス極性によって決まり、本表示装置の回路ではその極性
は動作中反転するので、ソース・ドレインは動作中入れ
替わると理解されたい。しかし以下の説明でも、便宜上
一方をソース、他方をドレインと固定して表現する。 （ゲート電極ＧＴ） ゲート電極ＧＴは、第４図（第２Ａ図の層ｇｌ、ｇ２及
びＡＳのみを描いた平面図）に詳細に示すように、走査
信号線ＧＬから垂直方向（第２Ａ図及び第４図において
上方向）に突出する形状で構成されている（丁字形状に
分岐されている）。ゲート電極ＧＴは、薄膜トランジス
タＴＰＴＩ〜ＴＦＴ３の夫々の形成領域まで突出するよ
うに構成されている。薄膜トランジスタＴＰＴ　１〜Ｔ
ＦＴ３の夫々のゲート電極ＧＴは、一体に（共通ゲート
電極として）構成されており、走査信号線ＧＬに連続し
て形成されている。ゲート電極ＧＴは、薄膜トランジス
タＴＰＴの形成領域において大きい段差を作らないよう
に、単層の第１導電膜ｇｌで構成する。第１導電膜ｇ１
は、例えばスパッタで形成されたクロム（Ｃｒ）膜を用
い、１ｏｏｏ［Ａ］程度の膜厚で形成する。 このゲート電極ＧＴは、第２Ａ図、第２Ｂ図及び第４図
に示されているように、半導体層ＡＳを完全に覆うよう
（下方からみて）それより太き目に形成される。従って
、基板ＳＵＢ　ｌの下方に蛍光灯等のバックライトＢＬ
を取付けた場合、この不透明のＣｒゲート電極ＧＴが影
となって、半導体層ＡＳにはバックライト光が当たらず
、光照射による導電現象すなわちＴＰＴのオフ特性劣化
は起きにくくなる。なお、ゲート電極ＧＴの本来の大き
さは、ソース・ドレイン電極ＳＤＩとＳＤ２間をまたが
るに最低限必要な（ゲート電極とソース・ドレイン電極
の位置合わせ余裕分も含めて）幅を持ち、チャンネル幅
Ｗを決めるその奥行き長さはソース・ドレイン電極間の
距離（チャンネル長）Ｌとの比、即ち相互コンダクタン
スｇｍを決定するファクタＷ／Ｌをいくつにするかによ
って決められる。 本実施例におけるゲート電極の大きさは勿論、上述した
本来の大きさよりも大きくされる。 ゲート電極ＧＴのゲート及び遮光の機能面からだけで考
えれば、ゲート電極及びその配線ＧＬは単一の層で一体
に形成しても良く、この場合不透明導電材料としてＳｉ
を含有させたＡ１、純ＡＩ、及びＰｄを含有させたＡ１
等を選ぶことができる。 （走査信号線ＧＬ＞ 前記走査信号線ＧＬは、第１導電１［ｇｌ及びその上部
に設けられた第２導電膜ｇ２からなる複合膜で構成され
ている。この走査信号線ＧＬの第１導電膜ｇｌは、前記
ゲート電極ＧＴの第１導電膜ｇ１と同一製造工程で形成
され、かつ一体に構成されている。第２導電膜ｇ２は、
例えば、スパッタで形成されたアルミニウム（ＡＱ）膜
を用い、２０００〜４（１００［入コ程度の膜厚で形成
する。第２導電膜ｇ２は、走査信号線ＧＬの抵抗値を低
減し、信号伝達速度の高速化（画素の情報の書込特性向
上）を図ることができるように構成されている。 また、走査信号線ＧＬは、第１導電膜ｇｌの幅寸法に比
べて第２導電膜ｇ２の幅寸法を小さく構成している。す
なわち、走査信号線ＧＬは、その側壁の段差形状がゆる
やかになっている。 くゲート絶縁膜Ｇｌ） 絶縁膜ＣＩは、薄膜トランジスタＴＰＴ　１〜ＴＦＴ３
の夫々のゲート絶縁膜として使用される。 絶縁膜Ｇｌは、ゲート電極ＧＴ及び走査信号線ＧＬの上
層に形成されている。絶縁膜Ｇｌは、例えば、プラズマ
ＣＶＤで形成された窒化珪素膜を用い、３０００［人］
程度の膜厚で形成する。 く半導体層ＡＳ＞ ｌ型半噂体層ＡＳは、第４図に示すように、複数に分割
された薄膜トランジスタＴＰＴＩ〜ＴＦＴ３の夫々のチ
ャネル形成領域として使用される。 ｌ型半導体層ＡＳは、アモーファスシリコン膜又は多結
晶シリコン膜で形成し、約１８００［Ａ］程度の膜厚で
形成する。 この１型半導体層ＡＳは、供給ガスの成分を変えてＳｉ
、Ｎ、ゲート絶縁膜ＧＩの形成に連続して、同じプラズ
マＣＶＤ装置で、しかもその装置から外部にｎ８するこ
となく形成される。また、オーミックコンタクト用のＰ
をドープしたＮ”層ｄ。 （第２Ｂ図）も同様に連続して約４００［Ａ　］の厚さ
に形成される。しかる後下側基板ＳＵＢ　１はＣＶＤ装
置から外に取り出され、写真処理技術により、Ｎ＋層ｄ
ｏ及び１層ＡＳは第２Ａ図、第２Ｂ図及び第４図に示す
ように独立した島にパターニングされる。 １型半導体層ＡＳは、第２Ａ図及び第４図に詳細に示す
ように、走査信号線ＧＬと映像信号線ＤＬとの交差部（
クロスオーバ部）の両者間にも設けられている。この交
差部１型半導体層ＡＳは、交差部における走査信号線Ｇ
Ｌと映像信号線ＤＬとの短絡を低減するように構成され
ている。 くソース・ドレイン電極ＳＤＩ、ＳＤ２＞複数に分割さ
れた薄膜トランジスタＴＰＴ　１〜ＴＦＴ３の夫々のソ
ース電極ＳＤＩとドレイン電極ＳＤ２とは、第２Ａ図、
第２Ｂ図及び第５図（第２ＡＴＭの層ｄ１〜ｄ３のみを
描いた平面図）で詳細に示すように、半導体層ＡＳ上に
夫々離隔して設けられている。 ソース電極Ｓ　Ｄ’　１、ドレイン電極ＳＤ２の夫々は
、Ｎ３型半導体眉ｄＯに接触する下層側から、第１導電
膜ｄ１、第２導電Ｍｄ２、第３導電膜ｄ３を順次重ね合
わせて構成されている。ソース電極ＳＤｌの第１導電１
１ｄｌ、第２導電膜ｄ２及び第３導電膜ｄ３は、ドレイ
ン電極ＳＤ２の夫々と同一製造工程で形成される。 第１導電膜ｄ１は、スパッタで形成したクロム膜を用い
、５００〜１０００［人］の膜厚（本実施例では、６０
０［人］程度の膜厚）で形成する。クロム膜は、膜厚を
厚く形成するとストレスが大きくなるので、２０００［
人コ程度の膜厚を越えない範囲で形成する。 クロム膜は、Ｎ＋型半導体層ｄｏとの接触が良好である
。クロム膜は、後述する第２導電膜ｄ２のアルミニウム
がＮ＋型半導体層ｄｏに拡散することを防止する、所謂
バリア層を構成する。第１導電膜ｄ１としては、クロム
膜の他に、高融点金属（Ｍｏ、Ｔｉ、Ｔａ、Ｗ）膜、高
融点金属シリサイド（ＭｏＳｉ、、ＴｉＳｉ、、ＴａＳ
ｉ、、ＷＳｉ、）膜で形成してもよい。 第１導電膜ｄ１を写真処理でパターニングした後、同じ
写真処理用マスクで或は第１導電膜ｄ１をマスクとして
Ｎ”層ｄｏが除去される。つま番ノ１、ｊ層ＡＳ上に残
っていたＮ＋層ｄｏは第１導電膜ｄ１以外の部分がセル
ファラインで除去される。 このとき、Ｎ＋層ｄｏはその厚さ分は全て除去されるよ
うエッチされるので１層ＡＳも若干その表面部分でエッ
チされるが、その程度はエッチ時間で制御すれば良い。 しかる後第２導電膜ｄ２が、アルミニウムのスパッタリ
ングで３０００〜４０００［人］の膜厚（本実施例では
、３０００［人］程度の膜厚）に形成される。アルミニ
ウム膜は、クロム膜に比べてストレスが小さく、厚い膜
厚に形成することが可能で、ソース電極ＳＤＩ、ドレイ
ン電極ＳＤ２及び映像信号線ＤＬの抵抗値を低減するよ
うに構成されている。 第２導電膜ｄ２としては、アルミニウム膜の他に、シリ
コン（Ｓｉ）や銅（Ｃｕ）を添加物として含有させたア
ルミニウム膜で形成してもよい。 第２導電膜ｄ２の写真処理技術によるパターニング後第
３導電膜ｄ３が形成される。この第３導電膜ｄ３はスパ
ッタリングで形成された透明導電［（Ｉｎｄｕｉｍ−Ｔ
ｉｎ−Ｏｘｉｄｅ　　Ｉ　Ｔｏ：ネサＭ）から成り、１
０００〜２０００［人］の膜厚（本実施例では、１２０
０［Ａ］程度の膜厚）で形成される。この第３導電膜ｄ
３は、ソース電極ＳＤＩ、ドレイン電極ＳＤ２及び映像
信号線ＤＬを構成すると共に、透明画素電極ＩＴ○１を
構成するようになっている。 ソース電極ＳＤＩの第１導電膜ｄ１、ドレイン電極ＳＤ
２の第１導電膜ｄ１の夫々は、上層の第２導電膜ｄ２及
び第３導電膜ｄ３に比べて内側に（チャンネル領域内に
）大きく入り込んでいる。 つまり、これらの部分における第１導電膜ｄｌは、層ｄ
２、ｄ３とは無関係に薄膜トランジスタＴＦＴのゲート
長りを規定できるように構成されている。 ソース電極ＳＤＩは、前記のように、透明画素電極ＩＴ
ＯＩに接続されている゛。ソース電極ＳＤＩは、１型半
導体層ＡＳの段差形状（第１導電膜ｇ１の膜厚、Ｎ１層
ｄｏの膜厚及びｉ型半導体層ＡＳの膜厚とを加算した膜
厚に相当する段差）に沿って構成されている。具体的に
は、ソース電極ＳＤＩは、ｌ型半導体層ＡＳの段差形状
に沿って形成された第１導電膜ｄ１と、この第１導電膜
ｄｉの上部にそれに比べて透明画素電極ＩＴ○１と接続
される側を小さいサイズで形成した第２導電膜ｄ２と、
この第２導電膜から露出する第１導電膜ｄｉに接続され
た第３導電膜ｄ３とで構成されている。ソース電極ＳＤ
Ｉの第２導電膜ｄ２は、第１導電膜ｄ１のクロム膜がス
トレスの増大から厚く形成できず、１型半導体層ＡＳの
段差形状を乗り越えられないので、このｌ型半導体層Ａ
Ｓを乗り越えるために構成されている。つまり、第２導
電膜ｄ２は、厚く形成することでステップカバレッジを
向上している。第２導電膜ｄ２は、厚く形成できるので
、ソース電極ＳＤＩの抵抗値（ドレイン電極ＳＤ２や映
像信号線ＤＬについても同様）の低減に大きく寄与して
いる。第３導電膜ｄ３は、第２導電膜ｄ２のｉ型半導体
層ＡＳに起因する段差形状を乗り越えることができない
ので、第２導電膜ｄ２のサイズを小さくすることでｎ８
する第１導電膜ｄ１に接続するように構成されている。 第１導電膜ｄ１と第３導電膜ｄ３とは、接着性が良好で
あるばかりか、両者間の接続部の段差形状が小さいので
、確実に接続することができる。 （画素電極ＩＴＯＩ） 前記透明画素電極ＩＴ○１は、各画素毎に設けられてお
り、液晶表示部の画素電極の一方を構成する。透明画素
電極ＩＴ○１は、画素の複数に分割された薄膜トランジ
スタＴＰＴＩ〜ＴＦＴ３の夫々に対応して３つの透明画
素電極（分割透明画素電極）Ｅｌ、Ｅ２、Ｅ３に分割さ
れている。透明画素電極Ｅ１〜Ｅ３は、各々、薄膜トラ
ンジスタＴＰＴのソース電極ＳＤＩに接続されている。 透明画素電極Ｅ１〜Ｅ３の夫々は、実質的に同一面積と
なるようにパターニングされている。 このように、１画素の薄膜トランジスタＴＰＴを複数の
薄膜トランジスタＴＦＴＩ−ＴＦＴ３に分割し、この複
数に分割された薄膜トランジスタＴＦＴＩ−ＴＦＴ３の
夫々に複数に分割した透明画素電極Ｅ１〜Ｅ３の夫々を
接続することにより、分割された一部分（例えば、ＴＦ
Ｔｌ）が点欠陥になっても、画素全体でみれば点欠陥で
なくなる（ＴＰＴ２及びＴＰＴ３が欠陥でない）ので、
点欠陥の確率を低減することができ、また欠陥を見にく
くすることができる。 また、前記画素の分割された透明画素電極Ｅｌ〜Ｅ３の
夫々を実質的に同一面積で構成することにより、透明画
素電極Ｅ】〜Ｅ３の夫々と共通透明画素電極ＩＴ○２と
で構成される夫々の液晶容１ｋ（Ｃｐｉｘ）を均一にす
ることができる。 （保護膜ＰＳＶＩ＞ 薄膜トランジスタＴＰＴ及び透明画素電極ＩＴ○１上に
は、保護膜ＰＳＶＩが設けられている。保護膜ＰＳＶＩ
は、主に、薄膜トランジスタＴＰＴを湿気等から保護す
るために形成されており、透明性が高くしかも耐湿性の
良いものを使用する。保護膜ＰＳＶＩは、例えば、プラ
ズマＣＶＤで形成した酸化珪素膜や窒化珪素膜で形成さ
れており、８０００［Ａ］程度の膜厚で形成する。 （遮光膜ＢＭ） 上部基板５ＵＢ２側には、外部光（第２Ｂ図では上方か
らの光）がチャネル形成領域として使用されるｉ型半導
体層ＡＳに入射されないように、遮蔽膜ＢＭが設けられ
、第６図のハツチングに示すようなパターンとされてい
る。なお、第６図は第２Ａ図におけるＩＴＯ膜層ｄ３、
フィルタ層ＦＩＬ及び遮光膜ＢＭのみを描いた平面図で
ある。 遮光膜ＢＭは、光に対する遮蔽性が高い、例えば、アル
ミニウム膜やクロム膜等で形成されており、本実施例で
は、クロム膜がスパッタリングで１３００［入コ程度の
膜厚に形成される。 従って、ＴＰＴ　１〜３の共通半導体層ＡＳは上下にあ
る遮光膜ＢＭ及び太き目のゲート電極ＧＴによってサン
ドイッチにされ、その部分は外部の自然光やバックライ
ト光が当たらなくなる。遮光膜ＢＭは第６図のハツチン
グ部分で示すように、画素の周囲に形成され、つまり遮
光膜ＢＭは格子状に形成され（ブラックマトリクス）、
この格子で１画素の有効表示領域が仕切られている。従
って、各画素の輪郭が遮光膜ＢＭによってはっきりとし
コントラストが向上する。つまり遮光膜Ｂ　ＩＶＩは、
半導体層ＡＳに対する遮光とブラックマトリクスとの２
つの機能をもつ。 なお、バックライトを５ＵＢ２側に取り付け、ＳＵＢ　
１を観察側（外部露出側）とすることもできる。 く共通電極ＩＴＯ２＞ 共通透明画素電極ＩＴ○２は、下部透明ガラス基板ＳＵ
Ｂ　ｌ側に画素毎に設けられた透明画素電極ＩＴ○１に
対向し、液晶の光学的な状態は各画素電極ＩＴ○１と共
通電極ＩｒＯ２間の電位差（電界）に応答して変化する
。この共通透明画素電極ＩＴ○２には、コモン電圧Ｖ　
ｃｏｍが印加されるように構成されている。コモン電圧
Ｖ　ｃｏｍは、映像信号線ＤＬに印加されるロウレベル
の駆動電圧Ｖｄｍ１ｎとハイレベルの駆動電圧Ｖ　ｄ　
ｍａｘとの中間電位である。 くカラーフィルタＦＩＬ） カラーフィルタＦＩＬは、アクリル樹脂等の樹脂材料で
形成される染色基材に染料を着色して構成されている。 カラーフィルタＦＩＬは、画素に対向する位置に各画素
毎にドツト状に形成され（第７図）、染め分けられてい
る（第７図は第３図の第３導電膜層ｄ３とカラーフィル
タ層ＦＩＬのみを描いたもので、Ｒ，Ｇ、Ｂの各フィル
ターハソれぞれ、４５°、１３５°、クロスのハツチを
施しである）。カラーフィルタＦＩＬは第６図に示すよ
うに画素電極ＩＴ○１　（Ｅ１〜Ｅ３）の全てを覆うよ
うに太き目に形成され、遮光膜ＢＭはカラーフィルタＦ
ＩＬ及び画素電極Ｉ　Ｔｏ　１のエツジ部分と重なるよ
う画素電極ＩＴ○１の周縁部より内側に形成されている
。 カラーフィルタＦＩＬは、次のように形成することがで
きる。まず、上部透明ガラス基板５ＵＢ２の表面に染色
基材を形成し、フォトリソグラフィ技術で赤色フィルタ
形成領域以外の染色基材を除去する。この後、染色基材
を赤色染料で染め、固着処理を施し、赤色フィルタＲを
形成する。次に、同様な工程を施すことによって、緑色
フィルタＧ、青色フィルタＢを順次形成する。 保護膜ＰＳＶ２は、前記カラーフィルタＦＩＬを異なる
色に染め分けた染料が液晶ＬＣに漏れることを防止する
ために設けられている。保護膜ＰＳＶ２は、例えば、ア
クリル樹脂、エポキシ樹脂等の透明樹脂材料で形成され
ている。 （画素配列〉 ６テ１記液晶表示部の各画素は、第３図及び第７図に示
すように、走査信号線ＧＬが延在する方向と同一列方向
に複数配置され、画素列Ｘｉ、Ｘ２゜Ｘ３．Ｘ４．・・
・の夫々を構成している。各画素列Ｘ　ｌ　、Ｘ　２．
Ｘ　３．Ｘ４．・・・の夫々の画素は、薄膜トランジス
タＴＦＴ１〜ＴＦＴ３及び透明画素電極Ｅ１〜Ｅ３の配
置位置を同一に構成している。つまり、奇数画素列Ｘ　
１　、Ｘ　３．・・・の夫々の画素は、薄膜トランジス
タＴＦＴＩ−ＴＦＴ３の配置位置を左側、透明画素電極
Ｅ１〜Ｅ３の配置位置を右側に構成している。奇数画素
列Ｘｉ、Ｘ３．・・・の夫々の行方向の隣りの偶数画素
列Ｘ２．Ｘ４．・・・の夫々の画素は、奇数画素列Ｘｉ
、Ｘ３．・・・の夫々の画素を前記映像信号線ＤＬの延
在方向を基準にして線対称でひっくり返した画素で構成
されている。 すなわち、画素列Ｘ　２．Ｘ４．・・・の夫々の画素は
、薄膜トランジスタＴＰＴ　１〜ＴＦＴ３の配置位置を
右側、透明画素電極Ｅ１〜Ｅ３の配置位置を左側に構成
している。そして、画素列Ｘ２．Ｘ４．・・の夫々の画
素は、画素列Ｘｉ、Ｘ３．・・・の夫々の画素に対し、
列方向に半画素間隔移動させて（すらして）配置されて
いる。つまり、画素列Ｘの各画素間隔を１．０（１，０
ピツチ）とすると、次段の画素列Ｘは、各画素間隔を１
．０とし、前段の画素列Ｘに対して列方向に０．５画素
間隔（０，５ピツチ）ずれている。各画素間を行方向に
延在する映像信号線ＤＬは、各画素列Ｘ間において、半
画素間隔分（０，５ピツチ分）列方向に延在するように
構成されている。 その結果、第７図に示すように、前段の画素列Ｘの所定
色フィルタが形成された画素（例えば、画素列Ｘ、の赤
色フィルタＲが形成された画素）と次段の画素列Ｘの同
一色フィルタが形成された画素（例えば、画素列ｘ４の
赤色フィルタＲが形成された画素）とが１．５画素間隔
（１，５ピツチ）離隔され、また、ＲＧＢのカラーフィ
ルタＦＩＬは三角形配置となる。カラーフィルタＦＩＬ
のＲＧＢの三角形配置構造は、各色の混色を良くするこ
とができるので、カラー画像の解像度を向上することが
できる。 また、映像信号線ＤＬは、各画素列Ｘ間において、半画
素間隔分しか列方向に延在しないので、隣接する映像信
号線ＤＬと交差しなくなる。したがって、映像信号線Ｄ
Ｌの引き回しをなくしその占有面積を低減することがで
き、又映像信号線ＤＬの迂回をなくし多層配ｕ＃ｌ造を
廃止することができる。 く表示パネル全体等価回路〉 この液晶表示部装置の等何回路を第８図に示す。 Ｘ　ｉ　Ｇ、　Ｘ　ｉ　＋　Ｉ　Ｇ、・・・は、緑色フ
ィルタＧが形成される画素に接続された映像信号ＭＤＬ
である。 Ｘ　ｉ　Ｂ　、　Ｘ　ｉ　＋　Ｉ　Ｂ　、・・・は、青
色フィルタＢが形成される画素に接続された映像信号線
ＤＬである。 Ｘｉ＋ＩＲ，Ｘｉ＋２Ｒ，−は、赤色フィルタＲが形成
される画素に接続された映像信号線ＤＬである。これら
の映像信号線ＤＬは、両側に交互に引き出され、２つの
映像信号駆動回路で選択される。Ｙｉは第３図及び第７
図に示す画素列ＸＩを選択する走査信号線ＧＬである。 同様に、Ｙｉ＋１．Ｙｉ＋２．・・・の夫々は、画素列
Ｘ２．Ｘ３゜・・・の夫々を選択する走査信号線ＧＬで
ある。これらの走査信号線ＧＬは、垂直走査回路に接続
されている。Ｃａｄｄは付加容量を示し、Ｖｃｏｍは共
通電圧を示す。 （付加容量Ｃａｄｄの構造〉 透明画素電極Ｅ１〜Ｅ３の夫々は、薄膜トランジスタＴ
ＰＴと接続される端部と反対側の端部において、隣りの
走査信号線ＧＬと重なるよう、Ｌ字状に屈折して形成さ
れている。この重ね合せは、第２Ｃ図からも明らかなよ
うに、透明画素電極Ｅｌ−Ｅ３の夫々を一方の電極ＰＬ
２とし、隣りの走査信号線ＧＬを他方の電極ＰＬＩとす
る保持容量素子（静電容量素子）　Ｃａｄｄを構成する
。この保持容量素子Ｃａｄｄの誘電体膜は、薄膜トラン
ジスタＴＰＴのゲート絶縁膜として使用される絶縁膜Ｃ
Ｉと同一層で構成されている。 保持容量Ｃａｄｄは、第４図からも明らかなように、ゲ
ートｌ＄ＧＬの１層目ｇ１の幅を広げた部分に形成され
ている。なお、ドレイン線ＤＬと交差する部分の層ｇｌ
はドレイン線との短絡の確率を小さくするため細くされ
ている。 保持容量素子Ｃａｄｄを構成するために重ね合わされる
透明画素電極Ｅｌ〜Ｅ３の夫々と容量電極線（ｇｌ）と
の間の一部には、前記ソース電極ＳＤＩと同様に、段差
形状を乗り越える際に透明画素電極ＩＴＯＩが断線しな
いように、第１導電膜ｄ１及び第２導電膜ｄ２で構成さ
れた島領域が設けられている。この島領域は、透明画素
電極ＩＴＯＩの面積（開口率）を低下しないように、で
きる限り小さく構成する。 （付加容量Ｃａｄｄの等何回路とその動作〉第２Ａ図に
示される画素の等何回路を第９図に示す。第９図におい
て、Ｃｇｓは薄膜トランジスタＴＰＴのゲート電極ＧＴ
及びソース電極ＳＤＩ間に形成される寄生容量である。 寄生容量Ｃｇｓの誘電体膜は絶縁膜ＧＩである。Ｃｐｉ
ｘは透明画素電極ＩＴＯＩ（ＰＩＸ）及び共通透明画素
電極ＩＴ○２　（ＣＯＭ）間で形成される液晶容量であ
る。 液晶容、１ｉｃｐｉｘの誘電体膜は液晶ＬＣ１保護膜Ｐ
ＳＶＩ及び配向膜○ＲＩＩ、○ＲＩ　２である。 Ｖｌｃは中点電位である。 ｉ］ｉｉ記保持容量素子Ｃａｄｄは、ＴＦＴがスイッチ
ングするとき、中点電位（画素電極電位）Ｖｌｃに対す
るゲート電位変化ΔＶｇの影響を低減するように働く。 この様子を式で表すと △Ｖ　ｌｃ　＝　（（Ｃｇｓ／　（Ｃｇｓ＋Ｃａｄｄ＋
Ｃｐｉｘ））　ＸΔＶｇとなる。ここでΔＶｌｃは△Ｖ
ｇによる中点電位の変化分を表わす。この変化分△Ｖｌ
ｃは液晶に加わる直流成分の原因となるが、保持容量Ｃ
ａｄｄを大きくすればする程その値を小さくすることが
できる。 また、保持容量Ｃａｄｄは放電時間を長くする作用もあ
り、ＴＰＴがオフした後の映像情報を長く蓄積する。液
晶ＬＣに印加される直流成分の低減は、液晶ＬＣの寿命
を向上し、液晶表示画面の切り替え時に前の画像が残る
所謂焼き付きを低減することができる。 前述したように、ゲート電極ＧＴは半導体層ＡＳを完全
に覆うよう大きくされている分、ソ−ス・ドレイン電極
ＳＤＩ、ＳＤ２とのオーバラップ面積が増え、従って寄
生容量Ｃｇｓが大きくなり中点電位Ｖｌｃはゲート（走
査）信号Ｖｇの影響を受は易くなるという逆効果が生じ
る。しかし、保持容量Ｃａｄｄを設けることによりこの
デメリットも解消することができる。 前記保持容量素子Ｃａｄｄの保持容量は、画素の書込特
性から、液晶容量Ｃｐｉｘに対して４〜８倍（４・Ｃｐ
ｉｘ＜Ｃａｄｄ＜８・ｃｐｉｘ）、重ね合せ容量Ｃｇｓ
に対して８〜３２倍（８・Ｃｇｓ＜Ｃａｄｄ＜３２・Ｃ
ｇｓ）程度の値に設定する。 （付加容量Ｃａｄｄ電極線の結線方法〉容量電極線とし
てのみ使用される最終段の走査信号線ＧＬ（又は初段の
走査信号線ＧＬ）は、第８図に示すように、共通透明画
素電極（Ｖｃｏｍ　）ＩｒＯ２に接続する。共通透明画
素電極ＩＴ○２は、第２Ｂ図に示すように、液晶表示装
置の周縁部において銀ペースト材ＳＬによって外部引出
配線に接続されている。しかも、この外部引出配線の一
部の導電層（ｇｌ及びｇ２）は走査信号線ＧＬと同一製
造工程で構成されている。この結果、最終段の容量！極
線ＧＬは、共通透明画素電極ＩＴ○２に簡単に接続する
ことができる。 又は、第８図の点線で示すように、最終段（初段）の容
量電極線ＧＬを初段（最終段）の走査信号線ＧＬに接続
しても良い。なお、この接続は液晶表示部内の内部配線
或は外部引出配線によって行うことができる。 〈付加容量Ｃａｄｄ走査信号による直流分相殺〉本液晶
表示装置は、先に本願出願人によって出願された特願昭
６．２−９５１２５号に記載される直流相殺方式（ＤＣ
キャンセル方式）に基づき、第１０図（タイムチャート
）に示すように、走査信号線ＤＬの駆動電圧を制御する
ことによってさらに液晶ＬＣに加わる直流成分を低減す
ることができる。第１０図において、Ｖｉは任意の走査
信号線ＧＬの駆動電圧、■１＋１はその次段の走査信号
線ＧＬ″の駆動電圧である。Ｖｅｅは走査信号線ＧＬに
印加されるロウレベルの駆動電圧Ｖｄｍ１ｎ　、　Ｖｄ
　ｄは走査信号線ＧＬに印加されるハイレベルの駆動電
圧Ｖｄｍａｘである。各時刻［し１〜Ｌ４における中点
電位Ｖ１ｃ（第９図参照）の電圧変化分△■１〜△ｖ４
は次のようになる。 ｔ＝５：△Ｖ、　＝−（Ｃｇｓ／Ｃ）・Ｖ　２１＝１．
：△Ｖ、　＝　＋　（Ｃｇｓ／　Ｃ）（Ｖ　１　＋　Ｖ
　２　）　−（Ｃａｄｄ／　Ｃ）・Ｖ　２ ｔ＝Ｌ、：△Ｖ、＝−（Ｃｇｓ／Ｃ）・Ｖ　ｌ　＋（Ｃ
ａｄｄ／Ｃ）・（Ｖ１＋Ｖ２） ｔ＝５：△Ｖ、　＝　−（Ｃａｄｄ／　Ｃ）・Ｖ　１だ
だし、画素の合計の容量：Ｃ＝　Ｃｇｓ＋　Ｃｐｉｘ＋
Ｃａｄｄ ここで、走査信号線ＧＬに印加される駆動電圧が充分で
あれば（下記

【注］参照）、液晶ＬＣに加わる直流電圧
は、 △Ｖ、十△Ｖ４＝　（Ｃａｄｄ−Ｖ　２−　Ｃｇｓ−Ｖ
　１　）／　Ｃとなるので、Ｃａｄｄ−Ｖ２＝Ｃｇｓ−
Ｖｌとすると、液晶ＬＣに加わる直流電圧はＯになる。 【注】時刻ｔ８、ｔ、で走査線Ｖｉの変化分が中点電位
ｖｌＣに影響を及ぼすが、１３〜℃、の期間に中点電位
Ｖｉｃは信号線Ｘｉを通じて映像信号電位と同じ電位に
される（映像信号の十分な書き込み）。 液晶にかかる電位はＴＰＴがオフした直後の電位でほぼ
決定される（ＴＰＴオフ期間がオン期間より圧倒的に長
い）。従って、液晶にかかる直流分の計算は、期間［１
〜℃、はほぼ無視でき、ＴＰＴがオフ直後の電位、即ち
時刻［１、［、における過渡時の影響を考えれば良い。 なお、映像信号Ｖ１はフレーム毎、或はライン毎に極性
が反転し、映像信号そのものによる直流分は零とされて
いる。 つまり、直流相殺方式は、重ね合せ容量Ｃｇｓによる中
点電位Ｖｌｃの引き込みによる低下分を、保持容量素子
Ｃａｄｃｌ及び次段の走査信号線ＧＬ（容量電極線）に
印加される駆動電圧によって押し上げ、液晶ＬＣに加わ
る直流成分を極めて小さくすることができる。この結果
、液晶表示装置は液晶ＬＣの寿命を向上することができ
る。勿論、遮光効果を上げるためにゲートＧＴを大きく
した場合、それに伴って保持容量Ｃａｄｄの値を大きく
すれば良い。 以上、本発明者によってなされた発明を、前記実施例に
基づき具体的に説明したが、本発明は、前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲にお
いて種々変更可能であることは勿論である。 例えば、上記実施例では、下部透明ガラス基板表面の各
映像信号線の両端に検査用端子を設け、その外側に交互
に接続用端子を設けた例を示したが、走査信号線も同様
の構成としてもよい。なお、映像信号線または走査信号
線において、接続用端子を交互に引き出さず、基板の片
側のみから引き出してもよい。また、上記実施例では、
薄膜トランジスタを使用したアクティブ・マトリクス方
式の液晶表示装置を例に挙げて説明したが、単純マトリ
クス方式等の液晶表示装置にも適用可能である。 さらに、本実施例ではゲート電極形成→ゲート絶縁膜形
成→半導体層形成→ソース・ドレイン電極形成の逆スタ
ガ構造を示したが、上下関係又は作る順番がそれと逆の
スタガ構造でも本発明は有効である。 ［発明の効果］ 以上説明したように、本発明によれば、信号線の電気的
特性を検査することができ、また、接続時に接続用端子
同志が短絡するのを低減でき、さらに、端子部の電食を
防止できるので、液晶表示装置の信頼性を向上できる。

【図面の簡単な説明】

第１図は、本発明の一実施例の液晶表示装置の下部透明
ガラス基板の要部平面図、 第２Ａ図は、本発明の実施例■であるアクティブ・マト
リックス方式のカラー液晶表示装置の液晶表示部の一画
素を示す要部平面図、 第２Ｂ図は、前記第２Ａ図のＤＢ−ＩＩＢ切断線で切っ
た部分とシール部周辺部の断面図、第２Ｃ図は、第２Ａ
図のｎｃ−ｎｃ切断線における断面図、 第３図は、前記第２Ａ図に示す画素を複数配置した液晶
表示部の要部平面図、 第４図乃至第６図は、前記第２Ａ図に示す画素の所定の
層のみを描いた平面図、 第７図は、前記第３図に示す画素電極層とカラーフィル
タ層のみとを重ね合せた状態における要部平面図、 第８図はアクティブ・マトリックス方式のカラー液晶表
示装置の液晶表示部を示す等価回路図、第９図は、第２
Ａ図に記載される画素の等価回路図、 第１０図は、直流相殺方式による走査信号線の駆動電圧
を示すタイムチャート図、 第１１図は、本発明が適用される液晶表示モジュールの
一部切断平面図、 図中、ＳＵＢ　１・・・下部透明ガラス基板、ＤＬ・・
・映像信号線、ＤＴ・・・外部接続用端子、ＥＴ・・・
検査用端子、ＰＳＶＩ・・・保護膜、ＳＬ・・・シール
材、ＧＩ・・・ゲート絶縁膜、ＧＬ・・・走査信号線、
ＧＴ・・・ゲート電極、ＡＳ・・・ｉ型半導体層、ＳＤ
・・・ソース１ｉ極又はドレイン電極、ＬＳ・・・遮光
膜、ＬＣ・・・液晶、ＴＰＴ・・・薄膜トランジスタ、
ＩＴ○・・・透明電極、ｇ、ｄ・・・導電膜、Ｃａｄｄ
・・・保持容量素子、Ｃｇｓ・・・重ね合せ容量、Ｃｐ
ｉｘ・・・液晶容量である（英文字の後の数字の添字は
省略）。

Claims (1)

1. 【特許請求の範囲】 １、所定の間隔を隔てて重ね合わせられた２枚の透明基
   板と、前記両基板間に封入、封止された液晶と、前記少
   なくとも一方の基板上に複数本配列された各画素駆動用
   配線とを有し、前記各配線の端部には検査用端子が設け
   られ、前記検査用端子の外側に前記検査用端子と電気的
   に接続された外部接続用端子が設けられ、かつ前記検査
   用端子および前記駆動用配線が保護膜で覆われているこ
   とを特徴とする液晶表示装置。 ２、前記検査用端子が前記各駆動用配線の両端に設けら
   れ、かつ前記外部接続用端子が前記駆動用配線の両端に
   交互に設けられていることを特徴とする請求項１記載の
   液晶表示装置。