JPH0359518A - 表示装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【産業上の利用分野Ｊ 本発明は１表示装置、特に、薄膜トランジスタ等を使用
したアクティブ・マトリクス方式の表示装置に関する。 【従来の技術】 アクティブ・マトリクス方式の液晶表示装置は、マトリ
ックス状に配列された複数の画素電極の各々に対応して
非線形素子（スイッチング素子）を設けたものである。 各画素における液晶は理論的には常時駆動（デユーティ
比１．０）されているので、時分割駆動方式を採用して
いる、いわゆる単純マトリクス方式と比べてアクティブ
方式はココントラストが良く特にカラーでは欠かせない
技術となりつつある。スイッチング素子として代表的な
ものとしては薄膜トランジスタ（ＴＰＴ）がある。 このようなアクティブ・マトリクスの液晶表示装置或は
エレクトロルミネセント表示装置において各画素に付加
容量を設けることは良く知られており、大別すると、（
１）画素電極と隣りのゲート線との間に付加容量を形成
するものと、　（２）画素電極と、ゲート線とは別の電
極との間に付加容量を形成するものがある。 （２）の方式では、付加容量電極の配線をどのような配
置するかが画質を左右する重要なポイントであることが
判った。公知の技術ではこのポイントレこついて具体的
に触れているものは見当たらない。 なお、Ｔ　ＦＴを使用したアクティブ・マトリクス液晶
表示装置は、例えば「冗長構成を採用した工２．５型ア
クティブ・マトリクス方式カラー液晶デイスプレィ」、
日経エレクトロニクス、頁１９３〜２〕−０，１９８６
年１２月１５日、日経マグロウヒル社発行、で知られて
いる。

【発明が解決しようとする課題】

本発明の一つの目的は付加容量の配線抵抗を小さくした
表示装置を提供することである。 本発明の他の目的は付加容量の配線とゲート線との短絡
を防止できる表示装置を提供することである。 本発明の他の目的は、Ｔ　Ｆ　Ｔへの入射光に起因する
ＴＰＴのオフ特性の劣化を低減した表示装置を提供する
ことである。 本発明の他の目的は、液晶に加わる直流成分を押さえる
ことのできる液晶表示装置を提供することである。 本発明の他の目的は、点欠陥を低減できる表示装置を提
供することである。 本発明の他の目的は、高表示品質の液晶表示装置を提供
することである。 本発明の他の目的は画素番地を容易に知ることができる
表示装置を提供することである。 本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述及び添付図面によって明らかになるであろ
う。

【課題を解決するための手段］ 本願において開示される発明のうち、代表的なものの概
要を簡単に説明すれば、下記のとおりである。 第１図に示すように、コンデンサ電極配線ＣＬと映像信
号線ＤＬとの交差点には薄膜トランジスタＴ　ＦＴ〜３
の一部を構成する非晶質半導体層ＡＳと同層レベルの半
導体層ＡＳが両者間に挿入される。 【作用】 ゲート絶縁膜ＧＩにピンホール等の欠陥があっても、半
導体ｆｆＡｓがあるため、映像信号ｍＤＬとコンデンサ
電極配線ＣＬとの短絡をプロセス工程数を増やすことな
く防止することができ、線欠陥を防止できる。 【実施例） 以下、本発明の構成について、アクティブ・マトリクス
方式のカラー液晶表示装置に本発明を適用した実施例と
ともに説明する。 なお、実施例を説明するための全図において。 同一機能を有するものは同一符号を付け、その繰り返し
の説明は省略する。 （実施例工） 第１図は本発明が適用されるアクティブ・マトリクス方
式カラー液晶表示装置の一画素とその周辺を示す平面図
であり、第２Ａ図は第１図の１１　Ａ−ＩｒＡ切断線に
おける断面と表示パネルのシール部付近の断面を示す図
であり、第２Ｂ図は第１図のＩＩ　Ｂ　−ｎ　Ｂ切断線
における断面図である。また、第３図（要部平面図）に
は、第１図に示す画素を複数配置したときの平面図を示
す。 （画素配置） 第１図に示すように、各画素は、隣接する２本の走査信
号線（ゲート信号線又は水平信号線）ＧＬと、隣接する
２本の映像信号ｌｌ＆（ドレイン信号線又は垂直信号線
）ＤＬとの交差領域内（４本の信号線で囲まれた領域内
）に配置されている。各画素は薄膜トランジスタＴＰＴ
、画素電極ＩＴ○１及び付加容１ｃａｄｄを含む。走査
信号線ＯＬ及び付加容量配線ＣＬは、列方向に延在し５
行方向に複数本配置されている。映像信号線Ｄ　Ｌは、
行方向に延在し、列方向に複数本配置されている。 （パネル断面全体構造） 第２Ａ図に示すように、液晶、５　Ｌ　Ｃを基準にド部
透明ガラス基板５Ｕ１３１側には薄膜トランジスタＴ　
Ｐ　Ｔ及び透明画素電極ＩＴＯＩが形成され、上部透明
ガラス基板Ｓ　Ｕ　Ｂ　Ｚ側には、カラーフィルタＦＩ
Ｌ、遮光用ブラックマトリクスパターンＢＭが形成され
ている。下部透明ガラス基板５ＵＢ１側は、例えば、１
．１　［ｍｍ］程度の厚さで構成されている。 第２Ａ図の中央部は一画素部分の断面を示しているが、
左側は透明ガラス基板５ＵＢＩ及び５ＵＢ２の左側縁部
分で外部引出配線の存在する部分の断面を示している。 右側は、透明ガラス基板５ＵＢＩ及び５ＵＢ２の右側縁
部分で外部引出配線の存在しない部分の断面を示してい
る。 第２Ａ図の左側、右側の夫々に示すシール材ＳＬは、液
晶ＬＣを封止するように構成されており、液晶封入口（
図示していない）を除く透明ガラス基板５ＵＢＩ及び５
ＵＢ２の縁周囲全体に沿って形成されている。シール材
ＳＬは、例えば、エポキシ樹脂で形成されている。 前記上部透明ガラス基板５ＵＢ２側の共通透明画素電極
ＩＴＯ２は、少なくとも一個所において。 銀ペースト材ＳＩＬによって、下部透明ガラス基板５Ｕ
ＢＩ側に形成された外部引出配線に接続されている。こ
の外部引出配線は、ゲート電極ＧＴ。 ソース電極Ｓ０１、ドレイン電極ＳＤ２等と同一製造工
程で形成される。 配向膜０ＲＩＩ及び０ＲＩ２、透明画素電極工Ｔｏ、共
通透明画素電極ＩＴＯ１保護膜ＰＳＶＩ及びＰＳＶ２、
絶縁膜ＧＩの夫々の層は、シール材ＳＬの内側に形成さ
れる。偏光板ＰＯＬは、下部透明ガラス基板Ｓ　Ｕ　ｆ
３１、上部透明ガラス基板５ＵＢ２の夫々の外側の表面
に形成されている。 液晶ＬＣは、液晶分子の向きを設定する下部配向膜０Ｒ
ＩＩ及び上部配向膜０ＲＩ２の間に封入され、シール部
ＳＬよってシールされている。 下部配向ｒＭＯＲ■１は、下部透明ガラス基板５ＵＢｌ
側の保護膜ＰＳ■工の上部に形成される。 上部透明ガラス基板５ＵＢ２の内側（液晶側）の表面に
は、遮光膜ＢＭ、カラーフィルタｆ’ＩＬ、保護膜ＰＳ
Ｖ２、共通透明画素電極（ＣＯＭ）ＩｒＯ２及び上部配
向膜０ＲＩ２が順次積層して設けられている。 この液晶表示装置は、下部透明ガラス基板５ＵＢｌ側、
上部透明ガラス基板５ＵＢＺ側の夫々の層を別々に形成
し、その後、上下透明ガラス基板５ＵＢ１及び５ＵＢ２
を重ね合せ、両者間に液晶ＬＣを封入することによって
組み立てられる。 （薄膜トランジスタＴＦＴ） 薄膜トランジスタＴＰＴは、ゲート電極ＧＴに正のバイ
アスを印加すると、ソース−ドレイン間のチャネル抵抗
が小さくなり、バイアスを零にすると、チャネル抵抗は
大きくなるように動作する。 各画素の薄膜トランジスタＴＰＴは１画素内において３
つ（複数）に分割され、薄膜トランジスタ（分割薄膜ト
ランジスタ）ＴＦＴＩ、ＴＦＴ２及びＴ　ＦＴ　３で構
成されている。薄膜トランジスタＴＰＴＩ〜ＴＦＴ３の
夫々は、実質的に同一サイズ（チャンネル長と幅が同じ
）で構成されている。 この分割された薄膜トランジスタＴＦＴＩ〜ＴＦ゛ｒ３
の夫々は、主に、ゲート電極ＧＴ、ゲート絶縁膜Ｇ１．
ｉ型（真性、１ｎｔｒｉｎｓｉｃ、導電型決定不純物が
ドープされていない）非晶質Ｓ　ｊ、半導体層ＡＳ、一
対のソース電極ＳＤＩ及びドレイン電極ＳＤ２で構成さ
れている。なお、ソース・ドレインは本来その間のバイ
アス極性によって決まり、本表示装置の回路ではその極
性は動作中反転するので、ソース・ドレインは動作中入
れ替わると理解されたい。しかし以下の説明でも、便宜
上一方をソース、他方をドレインと固定して表現する。 （ゲート電極ＧＴ） ゲート電極ＧＴは、第４図（第工図のＩＩＴ○３　（Ｃ
Ｌ）　、ｇｌ、ｇ２及びＡＳのみを描いた平面図）に詳
細に示すように、走査信号線ＧＬから垂直方向（第↓図
及び第４図において上方向）に突出する形状で構成され
ている（丁字形状に分岐されている）。ゲート電極ＧＴ
は、薄膜トランジスタＴＰＴＩ〜ＴＦＴ３の夫々の形成
領域まで突出するように構成されている。薄膜トランジ
スタＴＦＴＩ−ＴＦＴ：ｌ）夫々ノゲート電極ＧＴは、
一体に（共通ゲート電極として）構成されており、走査
信号線ＧＬに連枝して形成されている。ゲート電極ＧＴ
は、薄膜トランジスタＴＰＴの形成領域において大きい
段差を作らないように、単層の第１導電膜ｇ１で構成す
る。第１導電膜ｇ１は、例えばスパッタで形成されたク
ロム（Ｃｒ）膜を用い、１０００［Ａ］程度の膜厚で形
成する。 このゲート電極ＧＴは、第１図、第２Ａ図及び第４図に
示されているように、半導体層Ａｓを完全に覆うよう（
下方からみて）それより太き目に形成される。従って、
基板５ＵＢＩの下方に蛍光灯等のバックライトＢＬを取
付けた場合、この不透明のＣｒゲート電極ＧＴが影とな
って、半導体層ＡＳにはバックライト光が当たらず、光
照射による導電現象すなわちＴＰＴのオフ特性劣化は起
きにくくなる。なお、ゲート電極ＧＴの本来の大きさは
、ソース・ドレイン電極ＳＤＩとＳＤＺ間をまたがるに
最低限必要な（ゲート電極とソース・ドレイン電極の位
置合わせ余裕分も含めて）幅を持ち、チャンネル幅Ｗを
決めるその奥行き長さはソース・ドレイン電極間の距離
（チャンネル長）Ｌとの比、即ち相互コンダクタンスｇ
ｍを決定するファクタＷ／Ｌをいくつにするかによって
決められる。 本実施例におけるゲート電極の大きさは勿論、上述した
本来の大きさよりも大きくされる６ゲート電極ＧＴのゲ
ート及び遮光の機能面からだけで考えれば、ゲート電極
及びその配線ＧＬは単一の層で一体に形成しても良く、
この場合不透明導電材料としてＳｉを含有させたＡ１．
純Ａｌ。 及びＰｄを含有させたＡ１等を選ぶことができる。 （走査信号線ＧＬ） 前記走査信号線ＧＬは、第１導電膜ｇｌ及びその上部に
設けられた第２導電膜ｇ２からなる複合膜で構成されて
いる。この走査信号線ＧＬの第１導電膜ｇｌは、前記ゲ
ート電極ＧＴの第１導電膜ｇ１と同一製造工程で形成さ
れ、かつ一体に構成されている。第２導電膜ｇ２は、例
えば、スパッタで形成されたアルミニウム（ＡＱ）膜を
用い、２０００〜４０００［Ａ　１程度の膜厚で形成す
る。第２導電膜ｇ２は、走査信号線ＧＬの抵抗値を低減
し、信号伝達速度の高速化（画素の情報の書込特性向上
）を図ることができるように構成されている。 寸法に比べて第２導電膜ｇ２の幅寸法を小さく構成して
いる。すなわち、走査信号線ＧＬは、その側壁の段差形
状がゆるやかになっている。 なお、層ｇｌｅｇ２は、後述する付加容量Ｃａｄｄの透
明電極ＰＬＩ　（層ＩＴ○３、Ｃ１）の容量電極配線Ｃ
Ｌとしても利用される。 （ゲート絶縁膜ＧＩ） 絶縁膜ＧＩは、薄膜トランジスタ’１’　Ｆ　Ｔ　１〜
ＴＦＴ３の夫々のゲート絶縁膜として使用される。 絶縁膜ＧＩは、ゲート電極ＧＴ及び走査信号線ＧＬの上
層に形成されている。絶縁膜ＧＩは、例えば、プラズマ
ＣＶＤで形成された窒化珪素膜を用い、３０００［Ａ］
程度の膜厚で形成する。なお、ゲート絶縁膜ＧＩは後述
の付加容量Ｃａｄｄの誘電体層としても利用される。 （半導体層ＡＳ＞ ｉ型半導体層ＡＳは、第４図に示すように、複数に分割
された薄膜トランジスタＴＦＴ工〜ＴＦＴ３の夫々のチ
ャネル形成領域として使用される。 ｉ型半導体層ＡＳは、アモーファスシリコン膜又は多結
晶シリコン膜で形成し、約１８００［人コ程度の膜厚で
形成する。 このｉ型半導体層ＡＳは、供給ガスの成分を変えてＳｉ
、Ｎ４ゲート絶縁膜ＧＩの形成に連続して、同じプラズ
マＣＶＤ装置で、しかもその装置から外部に露出するこ
となく形成される。また、オーミックコンタクト用のＰ
をドープしたＮ”ｒｄＯ（第２Ａ図）も同様に連続して
約４００［λコの厚さに形成される。しかる後下側基板
５ＵＢ１はＣｖＤ装置から外に取り出され、写真処理技
術により、Ｎ中層ｄｏ及びｉ層ＡＳは第１図、第２Ａ図
及び第４図に示すように独立した島にパターニングされ
る。 ｉ型半導体層ＡＳは、第工図及び第４図に詳細に示すよ
うに、走査信号線ＧＬ並びに容量電極線ＣＬと、映像信
号線ＤＬとの交差部（クロスオーバ部）の両者間にも設
けられている。この交差部ｉ型半導体層ＡＳは、交差部
における走査信号線ＯＬと映像信号線１）　Ｌとの短絡
並びに容量電極線ＣＬと映像信号線１）　Ｌとの短絡を
低減するように構成されている。 （ソース・ドレイン電極ＳＤＩ、５Ｄ２）複数に分割さ
れた薄膜トランジスタＴＰＴＩ〜ＴＦＴ３の夫々のソー
ス電極ＳＤＩとドレイン電極ＳＤ２とは、第１図、第２
Ａ図及び第５図（第１図の層ｄ１〜ｄ３のみを描いた平
面図）で詳細に示すように、半導体層ＡＳ上に夫々離隔
して設けられている。 ソース電極ＳＤＩ、ドレイン電極ＳＤ２の夫々は、Ｎ中
型半導体層ｄｏに接触する下層側から。 第１導電膜ｄ１、第２導電膜ｄ２、第３導電膜ｄ３を順
次重ね合わせて構成されている。ソース電極ＳＤＩの第
１導電膜ｄ１．第２導電膜ｄ２及び第３導電膜ｄ３は、
ドレイン電極ＳＤ２の夫々と同一製造工程で形成される
。 第１導電膜ｄｉは、スパッタで形成したクロム膜を用い
、５００〜１ｏｏｏｃ入］の膜厚（本実施例では、６０
０［人コ程度の膜厚）で形成する。クロム膜は、膜厚を
厚く形成するとストレスが大きくなるので、クロム膜は
、Ｎ十型半導体層ｄＯとの接触が良好である。クロム膜
は、後述する第２導電膜ｄ２のアルミニウムがＮ中型半
導体層ｄｏに拡散することを防止する。所謂バリア層を
構成する。第１導電膜ｄ１としては、クロム膜の他に、
高融点金属（Ｍｏ、Ｔｉ、Ｔａ、Ｗ）膜、高融点金属シ
リサイド（Ｍ。 Ｓ　ｘ　２　ＨＴ　ｉＳ　ｌ、　ｔ　Ｔ　ａ　Ｓ　ｘ　
２　ｔ　Ｗ　Ｓ　１ｇ　）膜で形成してもよい。 第１導電膜ｄ１を写真処理でバターニングした後、同じ
写真処理用マスクで或は第１導電膜ｄｉをマスクとして
Ｎ中層ｄｏが除去される。つまり。 ｉ　）ｆｊ　Ａ　Ｓ上に残っていたＮ中層ｄｏは第五導
電膜ｄ１以外の部分がセルファラインで除去される。 このとき、Ｎ＋層ｄｏはその厚さ分は全て除去されるよ
うエッチされるのでｉ層ＡＳも若干その表面部分でエッ
チされるが、その程度はエッチ時ｒｔＱで制御すれば良
い。 しかる後第２導電膜ｄ２が、アルミニウムのスパッタリ
ングで３０００〜４０００［人］の膜厚（本実施例では
、３０００［入コ程度の膜厚）に形成される。アルミニ
ウム膜は、クロム膜に比べてストレスが小さく、厚い膜
厚に形成することが可能で、ソース電極ＳＤＩ、ドレイ
ン電極ＳＤ２及び映像信号線ＤＬの抵抗値を低減するよ
うに構成されている。第２導電膜ｄ２としては、アルミ
ニウム膜の他に、シリコン（Ｓｉ）や銅（Ｃｕ　）を添
加物として含有させたアルミニウム膜で形成してもよい
。 第２導電膜ｄ２の写真処理技術によるパターニング後第
３導電膜ｄ３が形成される。この第３導電膜ｄ３はスパ
ッタリングで形成された透明導電膜（Ｉｎｄｕｉｍ−Ｔ
ｉｎ−Ｏｘｉｄａ　Ｉ　Ｔ　Ｏ：ネサ膜）から成り。 １０００〜２０００［人］の膜厚（本実施例では、１２
００［人］程度の膜厚）で形成される。この第３導電膜
ｄ３は、ソース電極ＳＤＩ、ドレイン電極ＳＤ２及び映
像信号線ＤＬを構成すると共に、透明画素電極ＩＴ○１
を構成するようになっている。 ソース電極ＳＤＩの第１導電膜ｄ１、ドレイン電極ＳＤ
２の第１導電膜ｄ１の夫々は、上層の第２導電膜ｄ２及
び第３導電膜ｄ３に比べて内側に（チャンネル領域内に
）大きく入り込んでいる。 つまり、これらの部分における第１導電膜ｄ１は、層ｄ
２、ｄ３とは無関係に薄膜トランジスタＴＰＴのゲート
長りを規定できるように構成されている。 ソース電極ＳＤＩは、前記のように、透明画素電極ＩＴ
ＯＩに接続されている。ソース電極ＳＤＩは、ｉ型半導
体層ＡＳの段差形状（第１導電膜ｇ１の膜厚、Ｎ中層ｄ
ｏの膜厚及びｉ型半導体ＲＩＪＡＳの膜厚とを加算した
膜厚に相当する段差）に沿って構成されている。具体的
には、ソース電極ＳＤＩは、ｊ型半導体層ＡＳの段差形
状に沿って形成された第１導電膜ｄ１と、この第１導電
膜ｄ１の上部にそれに比べて透明画素電極１　’Ｉ’　
０１と接続される側を小さいサイズで形成した第２導電
膜ｄ２と、この第２導電膜から露出する第１導電膜ｄ１
に接続された第３導電膜ｄ３とで構成されている。ソー
ス電極ＳＤＩの第２導電膜ｄ２は、第１導電膜ｄ１のク
ロム膜がストレスの増大から厚く形成できず、ｉ型半導
体層ＡＳの段差形状を乗り越えられないので、このｊ型
半導体層ＡＳを乗り越えるために構成されている。つま
り、第２導電膜ｄ２は、厚く形成することでステップカ
バレッジを向上している。第２導電膜ｄ２は、厚く形成
できるので、ソース電極ＳＤＩの抵抗値（ドレイン電極
ＳＤ２や映像信号線ＤＬについても同様）の低減に大き
く寄与している。第３導電膜ｄ３は、第２導電膜ｄ２の
ｉ型半導体層ＡＳに起因する段差形状を乗り越えること
ができないので、第２導電膜ｄ２のサイズを小さくする
ことで露出する第１導電膜ｄ１に接続するように構成さ
れている。第１導電膜ｄ１と第３導電膜ｄ３とは、接着
性が良好であるばかりか、両者間の接続部の段差形状が
小さいので、確実に接続することができる。 （画素電極ＩＴＯＩ） 前記透明画素電極ＩＴ○１は、各画素毎に設けられてお
り、液晶表示部の画素電極の一方を構成する。透明画素
電極ＩＴ○１は１画素の複数に分割された薄膜トランジ
スタＴ　Ｐ　Ｔ　１〜Ｔ　Ｆ’　Ｔ　３の夫々に対応し
て３つの透明画素電極（分割透明画素電極）Ｅｌ、Ｅ２
、Ｅ３に分割されている。透明画素電極Ｅｌ−Ｅ３は、
各々、薄膜トランジスタ’ｒ　Ｆ　Ｔのソース電極ＳＤ
Ｉに接続されている。 透明画素電極Ｅｌ〜Ｅ３の夫々は、実質的に同一面積と
なるようにパターニングされている。 このように、工画素の薄膜トランジスタＴＰＴを複数の
薄膜トランジスタＴＰＴＩ〜ＴＦＴ３に分割し、この複
数に分割された簿膜トランジスタＴＰＴＩ〜ＴＦＴ３の
夫々に複数に分割した透明画素電極Ｅｌ−Ｅ３の夫々を
接続することにより、分割された一部分（例えば、ＴＦ
ＴＩ）が点欠陥になっても、画素全体でみれば点欠陥で
なくなる（ＴＦＴ２及びＴＦＴ３が欠陥でない）ので、
点欠陥の確率を低減することができ、また欠陥を見にく
くすることができる。 また、前記画素の分割された透明画素電極Ｅ１〜Ｅ３の
夫々を実質的に同一面積で構成することにより、透明画
素電極Ｅ１〜Ｅ３の夫々と共通透明画素電極ＩＴＯ２と
で構成される夫々の液晶容量（Ｃｐｉｘ　）を均一にす
ることができる。 （保護膜ＰＳＶＩ＞ 薄膜トランジスタＴＰＴ及び透明画素電極ＩＴ０１上に
は、保護膜ｐｓｖｉが設けられている。 保護膜ＰＳＶＩは、主に、薄膜トランジスタＴＰＴを湿
気等から保護するために形成されており、透明性が高く
しかも耐湿性の良いものを使用する６保護膜ＰＳＶＩは
、例えば、プラズマＣＶＤで形成した酸化珪素膜や窒化
珪素膜で形成されており、８０００［λ］程度の膜厚で
形成する。 （遮光膜ＢＭ＞ 上部基板５ＵＢＺ側には、外部光（第１図では上方から
の光）がチャネル形成領域として使用されるｉ型半導体
対ＡＳに入射されないように、遮蔽膜ＢＭが設けられ、
第６図のハンチングに示すようなパターンとされている
。なお、第６図は第１図における工Ｔ○膜層ｄ３、フィ
ルタ層ＦＩＬ及び遮光ＨＢＭのみを描いた平面図である
。遮光膜ＢＭは、光に対する遮蔽性が高い、例えば、ア
ルミニウム膜やクロム膜等で形成されており、本λ］程
度の膜厚に形成される。 従って、ＴＰＴ１〜３の共通半導体層Ａｓは上下にある
遮光膜ＢＭ及び太き目のゲート電極ＧＴによってサンド
インチにされ、その部分は外部の自然光やバックライト
光が当たらなくなる。遮光膜ＢＭは第６図のハツチング
部分で示すように、画素の周囲に形成され、つまり遮光
膜ＢＭは格子状に形成され（ブラックマトリクス）、こ
の格子で１画素の有効表示領域が仕切られている。従っ
て、各画素の輪郭が遮光膜ＢＭによってはっきりとしコ
ントラストが向上する。つまり遮光膜ＢＭは、半導体Ｎ
ＡＳに対する遮光とブラックマトリクスとの２つの機能
をもつ。 なお、バックライトを５ＵＢ２側に取り付け、５ＵＢＩ
を観察側（外部露出側）とすることもできる。 （共通電極ＩＴＯ２） 共通透明画素電極ＩＴ○２は、下部透明ガラス基板５Ｕ
Ｂｌ側に画素毎に設けられた透明画素電極ＩＴＯＩに対
向し、液晶の光学的な状態は各画素電極ＩＴＯＩと共通
電極ＩｒＯ２間の電位差（電界）に応答して変化する。 この共通透明画素電極ＩＴＯ２には、コモン電圧Ｖ　ｃ
ｏｎが印加されるように構成されている。コモン電圧Ｖ
ｃｏｍは。 映像信号線ＤＬに印加されるロウレベルの駆動電圧Ｖ　
ｄ　ｍｉｎとハイレベルの駆動電圧Ｖ　ｄ　ｗａｘとの
ほぼ中間電位である。 （カラーフィルりＦＩＬ） カラーフィルタＦＩＬは、アクリル樹脂等の樹脂材料で
形成される染色基材に染料を着色して構成されている。 カラーフィルタＦＩＬは、画素に対向する位置に各画素
毎にドツト状に形成され（第７図）、染め分けられてい
る（第７図は第３図の第３導電膜層ｄ３とカラーフィル
タＭＦＩＬのみを描いたもので、Ｒ，Ｇ、Ｂの各フィル
ターはそれぞれ、４５’　　１３５”、クロスのハツチ
を施しである）。カラーフィルタドＩＬは第６図に示す
ように画素電極ＩＴＯ↓（Ｅｌ〜Ｅ３）の全てを覆うよ
うに太き目に形成され、遮光膜ＢＭはカラーフィルタＦ
ＩＬ及び画素電極ＩＴＯＩのエツジ部分と重なるよう画
素電極ＩＴ○１の周縁部より内側に形成されている。 カラーフィルタＦＩＬは、次のように形成することがで
きる。まず、上部透明ガラス基板５ＵＢ２の表面に染色
基材を形成し、フォトリソグラフィ技術で赤色フィルタ
形成領域以外の染色基材を除去する。この後、染色基材
を赤色染料で染め、固着処理を施し、赤色フィルタＲを
形成する。次に、同様な工程を施すことによって、緑色
フィルタＧ、青色フィルタＢを順次形成する。 保護膜ＰＳＶ２は、前記カラーフィルタＦＩＬを異なる
色に染め分けた染料が液晶ＬＣに漏れることを防止する
ために設けられている。保護膜ＰＳＶ２は、例えば、ア
クリル樹脂、エポキシ樹脂等の透明樹脂材料で形成され
ている。 （画素配列） 前記液晶表示部の各画素は、第３図及び第７図に示すよ
うに、走査信号線ＧＬが延在する方向と同一列方向に複
数配置され、画素列Ｙｌ、Ｙ２゜Ｙ３．Ｙ４．・・・の
夫々を構成している。各画素列Ｙ１、Ｙ２．Ｙ３．Ｙ４
．・・・の夫々の画素は、薄膜トランジスタＴＦＴＩ〜
ＴＦＴ３及び透明画素電極Ｅ１〜Ｅ３の配置位置を同一
に構成している。つまり、奇数画素列Ｙｌ、Ｙ３．・・
・の夫々の画素は、薄膜トランジスタＴ　Ｐ　Ｔ１〜Ｔ
　Ｆ　Ｔ　３の配置位置を右側、透明画素電極Ｅ１〜Ｅ
３の配置位置を左側に構成している。奇数画素列Ｙ　１
．Ｙ　３．・・・の夫々の行方向の隣りの偶数画素列Ｙ
２．Ｙ４．・・・の夫々の画素は、奇数画素列Ｙｌ、Ｙ
３．・・・の夫々の画素を前記映像信号線Ｄ　ｆ、の延
在方向を基準にして線対称でひっくり返した画素で構成
されている。すなわち、画素列Ｙ２．Ｙ４．・・・の夫
々の画素は、薄膜トランジスタＴ　）’　Ｔ　１〜ＴＦ
Ｔ３の配置位置を左側、透明画素電極Ｅ１〜Ｅ３の配置
位置を右側に構成している。そして、画素列Ｙ２．Ｙ４
．・・・の夫々の画素は、画素列Ｙ　１．Ｙ　３．・・
・の夫々の画素に対し、列方向に半画素間隔移動させて
（ずらして）配置されている。つまり、画素列Ｙの各画
素間隔を１．０（１，０ピツチ）とすると、次段の画素
列Ｙは、各画素間隔を１．０とし、前段の画素列Ｙに対
して列方向に０．５画素間隔（０，５ピツチ）ずれてい
る。 各画素間を行方向に延在する映像信号線ＤＬは、各画素
列７間において、半画素間隔分（０，５ピツチ分）列方
向に延在するように構成されている。 その結果、第７図に示すように、前段の画素列Ｙの所定
色フィルタが形成された画素（例えば、画素列Ｙ３の赤
色フィルタＲが形成された画素）と次段の画素列Ｙの同
一色フィルタが形成された画素（例えば、画素列Ｙ４の
赤色フィルタＲが形成された画素）とが１．５画素間隔
（１，５ピツチ）離隔され、また、ＲＧＢのカラーフィ
ルタＦＩＬは三角形配置となる。カラーフィルタＦＩＬ
のＲＧＢの三角形配置構造は、各色の混色を良くするこ
とができるので、カラー画像の解像度を向上することが
できる。 また、映像信号線ＤＬは、各画素列７間において、半画
素間隔分しか列方向に延在しないので、隣接する映像信
号線１）Ｌと交差しなくなる。したがって、映像信号線
ＤＬの引き回しをなくしその占有面積を低減することが
でき、又映像信号線ＤＬの迂回をなくし多層配線構造を
廃止することができる。 （表示パネル全体等価回路） この液晶表示部装置の等価回路を第８図に示す。 Ｘ　ｉ　Ｇ　、　Ｘ　ｉ　＋　Ｉ　Ｇ　、・・・は、緑
色フィルタＧが形成される画素に接続された映像信号１
ｓＤＬである。 ＸｉＢ、Ｘｉ＋ＩＢ、・・・は、青色フィルタＢが形成
される画素に接続された映像信号線ＤＬである。 Ｘ　ｉ　＋　Ｉ　Ｒ、Ｘ　ｉ　＋　２　Ｒ、・・・は、
赤色フィルタＲが形成される画素に接続された映像信号
線ＤＬである。これらの映像信号線ＤＬは、映像信号駆
動回路で選択される。Ｙｉは第３図及び第７図に示す画
素列Ｙ１を選択する走査信号線ＧＬである。 同、様に、Ｙｉ＋１．Ｙｉ＋２．・・・の夫々は、画素
列Ｙ２．Ｙ３．・・・の夫々を選択する走査信号線ＧＬ
である。これらの走査信号線ＧＬは、垂直走査回路に接
続されている。 画素マトリクス周辺部において、パネルの上辺及び下辺
にはそれぞれ映像信号駆動回路が配置され１例えば奇数
本目映像信号線は上側の回路へ。 偶数木目の映像信号線は下側回路へ接続され、水平方向
の接続端子Ｔｏ（Ｔｏ）のピッチを水平方向の画素配列
ピッチの２倍と、十分広くとれるように工夫されている
。 パネルの左辺には垂直走査回路が配置され、走査信号線
ＯＬが接続されている。 （付加容量Ｃａｄｄの構造） 透明画素電極Ｅ１〜Ｅ３の夫々は、薄膜トランジスタＴ
ＰＴと接続される端部と反対側の端部において、容量電
極ＰＬＩと重なるよう、Ｌ字状に屈折して形成されてい
る。この重ね合せは、第２Ｂ図からも明らかなように、
透明画素電極Ｅ１〜Ｅ３の夫々を一方の電極ＰＬＩとし
、隣りの走査信号！ＧＬに並行して配置された電極ＰＬ
２を他方の電極とする保持容量素子（静電容量素子）Ｃ
ａｄｄを構成する。この保持容量素子Ｃａｄｄの誘電体
膜は、薄膜トランジスタＴ　ＦＴのゲート絶縁膜として
使用される絶縁膜ＧＩと同−Ｍで構成されている。 保持距量ｃ　ａ　ｄｄは、第４図からも明らかなように
、透明電極層ＩＴＯ３（Ｃ１）の幅を広げた部分に形成
されている。なお、ドレイン線ＤＬと交差する部分のＭ
Ｃ１はドレイン線との短絡の確率を小さくするため細く
されている。 容量電極線ＣＬとしては前述のゲート線ｇｌ及°びｇ２
と同じ層の金属層が使用され、透明電極ＰＬ２　（Ｉｒ
Ｏ２）の配線抵抗が下げられ、断線の確立も小さくされ
ている。容量電極線ＣＬは隣りの画素列のゲート線ＧＬ
に平行に間近に沿って形成されており１両者が交差しな
いようレイアウトが工夫されている。容量電極線ＣＬは
各画素の白状のゲート電極ＧＴが配置された端部と反対
側の端部に配置されており、不透明な層Ｃ２，Ｃ３が画
素の中央部を走り抜けて表示品質を落すようなことも避
けられる。各容量電極線ＣＬは第１０図〔層Ｃ１，ｇＬ
　　（Ｃ２）ｇ２　（Ｃ３）のみを示しである〕に示す
ように、垂直走査線接続端子Ｔｇと反対側のマトリクス
端部で共通に接続され、接続端子Ｔｃに接続されており
、この共通接続は端子Ｔｇと反対側であるため走査１１
１ＡＧＬと交差することはない。 端子Ｔｃは直流電位源に接続、即ち交流的に接地してお
けば良く、例えば、共通電極ＣＯＭと同電位点Ｖｃｏｍ
に接続される。 （付加容量Ｃａｄｄの等価回路とその動作）第１図に示
される画素の等価回路を第９図に示す８第９図において
、ＣｇｓはＭ膜トランジスタＴＰＴのゲート電極ＧＴ及
びソース電極ＳＤ１間に形成される寄生容量である。寄
生容量Ｃｇｓの誘電体膜は絶縁膜ＧＩである。　Ｃｐｉ
ｘは透明画素電極ＩＴＯＩ（ＰＩＸ）及び共通透明画素
電極ＩＴＯ２（Ｃ：ＯＭ）間で形成される液晶容量であ
る。液晶容１ｔｃｐｉｘの誘電体膜は液晶ＬＣ１保護膜
ＰＳＶＩ及び配向膜○ＲＩＩ、０ＲＩ２である。Ｖｌｃ
は中点電位である。 前記保持容量索子Ｃａｄｄは、ＴＦＴがスイッチングす
るとき、中点電位（画素電極電位）Ｖｉｃに対するゲー
ト電位変化ΔＶｇの影響を低減するように働く。この様
子を式で表すと ΔＶ　ｌｃ　＝＝　（（Ｃｇｓ／　（Ｃｇｓ＋Ｃａｄｄ
＋Ｃｐｉｘ）　）　ＸΔＶｇとなる。ここでΔＶｌｃは
ΔＶｇによる中点電位の変化分を表わす。この変化分Δ
ｖＩＣは液晶に加わる直流成分の原因となるが、保持容
１１１ｃａｄｄを大きくすればする程その値を小さくす
ることができる。 また、保持容量Ｃａｄｄは放電時間を長くする作用もあ
り、ＴＰＴがオフした後の映像情報を長く蓄積する。液
晶ＬＣに印加される直流成分の低減は、液晶ＬＣの寿命
を向上し、液晶表示画面の切り替え時に前の画像が残る
所謂焼き付きを低減することができる。 前述したように、ゲート電極ＧＴは半導体層ＡＳを完全
に覆うよう大きくされている分、ソース・ドレイン電極
ＳＤＩ、ＳＤ２とのオーバラップ面積が増え、従って寄
生容量Ｃｇ　ｓが大きくなり中点電位ＶｉＣはゲート（
走査）信号Ｖｇの影響を受は易くなるという逆効果が生
じる。しかし、保持容１ｃａｄｄを設けることによりこ
のデメリットも解消することができる。 前記保持容量素子Ｃａｄｄの保持容量は、画素の書込特
性から、液晶容量ｃｐｉｘに対して４〜８倍（４・ｃｐ
ｉｘ＜Ｃａｄｄ＜８・Ｃｐｉｘ）、重ね合せ容量ｃｇｓ
に対して８〜３２倍（８・Ｃｇｓ＜　Ｃａｄｄ＜３：’
　Ｃｇｓ）程度の値しこ設定する。 （実施例２） 第１１図は本発明の他の実施例を示す１画素とその周辺
を示す平面図であり、１２Ａ−１２Ａ切断線における断
面図を第１２Ａ図に、１２Ｂ−１２Ｂ切断線における要
部断面図を第１２Ｂ図に示す。 本実施例の前述の実施例工と異なる点は、断面構造（層
構造）でみれば、付加容量の配ｍＭｃ２ｔＣ３をゲート
配線層ｇｌ＋ｇ２と別層とし、その間に絶縁膜ＣＩを介
在させた点である。従って、付加容量Ｃａｄｄの誘電体
層は絶縁層ＣＩ及びＧ工の２層となる。層Ｃ２は例えば
Ｃｒで、層Ｃ３はＡＱを使用することができ、絶縁層Ｃ
Ｉは本例ではＳｉＮである。 平面構造では、ゲート電極の下方に非晶質Ｓｉ層Ａｓよ
り太き目のバックライト光学の遮断層ＬＳを設けた点が
異なり、この遮光膜ＬＳは容量電極線ＣＬの層Ｃ２と同
じ層で形成される。この場合ゲート電極ＧＴの大きさは
前述した本来の大きさに小さくされるので、ゲート・ド
レイン間の寄生容量を小さくできる。 （実施例３） 実施例１及び２で説明した補助容量の透明電極層Ｃ１は
第１３図に示すように、各画素の番地を表わ筆符号、記
号等として利用され、また材質は透明材であるため画素
電極層ＩＴｏ１Ｍに重ねて配置することができる。また
、層Ｃｌは基板５ＵＢｌの最初のパターニング加工とな
るので、以後の工程の不良解析に大変便利なものとなる
。 このような画素の番地記号は、特に、本例のように複雑
なトライアングル配置をさせた場合に大きな効果がある
。第１３図の例では緑色フィルタの配置される画素のみ
にＧ（緑〉のアルファベットと水平位置番号を、並びに
垂直方向を示すＶのアルファベットと垂直位置番号を描
いている。勿論全ての画素に符号に付けることもできる
。 以上１本発明者によってなされた発明を、前記実施例に
基づき具体的に説明したが、本発明は。 前記実施例に限定されるものではなく、その要旨を逸脱
しない範囲において種々変更可能であることは勿論であ
る。 例えば、本実施例ではゲート電極形成→ゲート絶縁膜形
成→半導体層形成→ソース・ドレイン電極形成の逆スタ
ガ構造を示したが、上下関係又は作る順番がそれと逆の
スタガ構造でも本発明は有効である。 【発明の効果］ 本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記のとおりであ
る。 コンデンサ電極配線ＣＬと映像信号線ＤＬ間にＴＰＴの
半導体層と同層の真性半導体層ＡＳを押入しているので
１両者間の短絡をプロセス工程数を増やすことなく防止
できる。

【図面の簡単な説明】

第１図は、本発明の実施例（であるアクティブ・マトリ
ックス方式のカラー液晶表示装置の液晶表承部の一画素
を示す要部平面図、 第２Ａ図は、前記第工図のＨＡ−ＩＩＡ切断線で切った
部分とシール部周辺部の断面図。 第２Ｂ図は、第王図のＩＩＢ−ｎＢ切断線における断面
図、 第３図は、前記第１図に示す画素を複数配置した液晶表
示部の要部平面図、 第４図乃至第６図は、前記第１図に示す画素の所定の層
のみを描いた平面図、 第７図は、前記第３図に示す画素電極層とカラーフィル
タ層のみを描いたとを重ね合せた状態における要部平面
図、 第８図はアクティブ・マトリックス方式のカラー液晶表
示装置の液晶表示部を示す等価回路図、第９図は、第１
図に記載される画素の等価回路図。 第１０図は、映像信号線、垂直走査信号線及び容量電極
線とそれらの接続端子配置を示す平面図、第１１図は本
発明の他の実施例を示す平面図、第１２Ａ図及び第１２
Ｂ図は第１１図に対応する断面図。 第１３図は本発明の更に他の実施例を示す平面図である
。 図中、ＳＵＢ・・・透明ガラス基板、ＣＬ・・・容量電
極線、ＧＬ・・・走査信号線、ＤＬ・・・映像信号線、
Ｇ工・・・絶縁膜、ＧＴ・・・ゲート電極、Ａｓ・・・
ｉ型半導体層、ＳＤ・・・ソース電極又はドレイン電極
、ＰＳＶ・・・保護膜、ＬＳ・・・遮光膜、ＬＣ・・・
液晶、Ｔ　Ｆ’　Ｔ・・・＃膜トランジスタ、ＩＴＯ・
・・透明電極−ｇｔｄ・・・導電膜、Ｃａｄｄ・・・保
持容量素子、Ｃｇｓ・・・重ね合せ容量、　Ｃｐｉｘ・
・・液晶容量である（英文字の後の数字の添字は省略）
。 Ｌｃ

Claims (1)

【特許請求の範囲】
1. １、半導体層、第１及び第２のソース・ドレイン及びゲ
   ートを有する薄膜トランジスタと、上記第１のソース・
   ドレインに電気的に接続された画素電極と、該画素電極
   に電気的に接続されたコンデンサを含む画素を複数個配
   列して成るマトリクスと、上記ゲートの配線とは独立し
   て設けられたコンデンサの配線と、上記第２のソース・
   ドレインに電気的に接続された信号配線とを具備して成
   り、上記コンデンサの配線は上記信号配線に交差するよ
   うに配置し、上記コンデンサの配線と上記信号配線間に
   上記半導体層と同層レベルの半導体層を介在させたこと
   を特徴とする表示素子。