JPH0359531A - 液晶表示装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 【産業上の利用分野】

この発明は液晶表示装置、特に薄膜トランジスタ等を使
用したアクティブ・マトリクス方式の液晶表示装置に関
する。

【従来の技術】

アクティブ・マトリクス方式の液晶表示装置は、マトリ
クス状に配列された複数の画素電極の各々に対応して非
線形素子（スイッチング素子）を設けたものである。各
画素における液晶は理論的には常時駆動（デユーティ比
１．０）されているので、時分割駆動方式を採用してい
る、いわゆる単純マトリクス方式と比べてアクティブ方
式はコントラストが良く特にカラーでは欠かせない技術
となりつつある。スイッチング素子として代表的なもの
としては薄膜トランジスタ（ＴＰＴ）がある。 従来のように、１枚の液晶表示パネルで大画面を構成し
たときには高価となるから、複数の液晶表示パネルを組
み合わせて大画面を構成することが考えられている。こ
の場合、液晶表示パネルの周辺部には画素が形成されな
いから、継ぎ目部分に無効部分が生ずるので、この無効
部分を見えなくする必要がある。 従来の複数の液晶表示パネルを組み合わせた液晶表示装
置においては、特開昭６１−２４１７８２号公報に示さ
れるように、偏光板上に配置された透明カバーの端部を
傾斜させることにより、継ぎ目部の無効部分が見えない
ようにしている。

【発明が解決しようとする課題１ しかし、このような液晶表示装置においては、少ない画
素が継ぎ目部に拡大して表示されるので、継ぎ目部で画
像がゆがむとともに、光度分布が極めて不均一になる。 この発明は上述の課題を解決するためになされたもので
、継ぎ目部の無効部分が見えず、継ぎ目部で画像がゆが
むことがなく、しかも光度分布がほぼ均一である液晶表
示装置を提供することを目的とする。 【課題を解決するための手段】 この目的を達成するため、この発明においては、複数の
液晶表示パネルを組み合わせた液晶表示装置において、
上記液晶表示パネルの継ぎ目部の近傍の継ぎ回部画素の
ピッチを上記液晶表示パネルの外側から内側に向かって
順次小さくシ、上記継ぎ回部画素を内部画素と同一のピ
ッチで表示する継ぎ日光中装置を設ける。

【作用］ この液晶表示装置においては、継ぎ回部画素のピッチを
液晶表示パネルの外側から内側に向かつて順次小さくし
、継ぎ日光中装置により継ぎ回部画素を内部画素と同一
のピッチで表示することができるから、継ぎ目部にも画
素が表示される。 【実施例】 以下、この発明を適用すべきアクティブ・マトリクス方
式のカラー液晶表示装置を説明する。 なお、液晶表示装置を説明するための全図において、同
一機能を有するものは同一符号を付け、その繰り返しの
説明は省略する。 第２Ａ図はこの発明が適用されるアクティブ・マトリク
ス方式カラー液晶表示装置の一画素とその周辺を示す平
面図、第２Ｂ図は第２Ａ図のＦＩＢ−ＩＩＢ切断線にお
ける断面と表示パネルのシール部付近の断面を示す図、
第２Ｃ図は第２Ａ図のｎｃ−ｎｃ切断線における断面図
である。また、第３図（要部平面図）には第２Ａ図に示
す画素を複数配置したときの平面図を示す。 （画素配置） 第２Ａ図に示すように、各画素は隣接する２本の走査信
号線（ゲート信号線または水平信号線）ＧＬと、隣接す
る２本の映像信号線（ドレイン信号線または垂直信号ｇ
）ＤＬとの交差領域内（４本の信号線で囲まれた領域内
）に配置されている。 各画素は薄膜トランジスタＴＰＴ、透明画素電極ＩＴＯ
Ｉおよび保持容量素子Ｃａｄｄを含む。走査信号線ＧＬ
は列方向に延在し、行方向に複数本配置されている。映
像信号線ＤＬは行方向に延在し、列方向に複数本配置さ
れている。 （表示部断面全体構造） 第２Ｂ図に示すように、液晶ＬＣを基準に下部透明ガラ
ス基板５ＵＢＩ側には薄膜トランジスタＴＰＴおよび透
明画素電極ＩＴ○１が形成され、上部透明ガラス基板５
ＵＢ２側にはカラーフィルタＦＩＬ、遮光用ブラックマ
トリクスパターンを形成する遮光膜ＢＭが形成されてい
る。下部透明ガラス基板５ＵＢＩはたとえば１゜１　［
ｍ１１＋］程度の厚さで構成されでいる。 第２Ｂ図の中央部は一画素部分の断面を示しているが、
左側は透明ガラス基板５ＵＢＩ、５ＵＢ２の左側縁部分
で外部引出配線の存在する部分の断面を示しており、右
側は透明ガラス基板５ＯＢ１．５ＵＢ２の右側縁部分で
外部引出配線の存在しない部分の断面を示している。 第２Ｂ図の左側、右側のそれぞれに示すシール材ＳＬは
液晶ＬＣを封止するように構成されており、液晶封入口
（図示していない）を除く透明ガラス基板５ＵＢＩ、５
ＵＢ２の縁周囲全体に沿って形成されている。シール材
ＳＬはたとえばエポキシ樹脂で形成されている。 上部透明ガラス基板５ＵＢＺ側の共通透明画素電極ＩＴ
○２は、少なくとも一個所において、銀ペースト材ＳＩ
Ｌによって下部透明ガラス基板５ＵＢＩ側に形成された
外部引出配線に接続されている。この外部引出配線はゲ
ート電極ＧＴ、ソース′ｒｒ１極ＳＤ１．ドレイン電極
ＳＤ２のそれぞれと同一製造工程で形成される。 配向膜○ＲＩ１．○ＲＩ２、透明画素電極ＩＴＯ上、共
通透明画素電極ＩＴＯ２、保護膜Ｉ”　Ｓ　Ｖｌ、ＰＳ
Ｖ２、絶縁膜Ｇ工のそれぞれの層は、シール材ＳＬの内
側に形成される。偏光板ＰＯＬＩ、ＰＯＬ２はそれぞれ
下部透明ガラス基板５ＵＢＩ、上部透明ガラス基板５Ｕ
Ｂ２の外側の表面に形成されている。 液晶ＬＣは液晶分子の向きを設定する下部配向膜○ＲＩ
Ｉと上部配向膜○ＲＩ２との間に封入され、シール部Ｓ
Ｌよってシールされている。 下部配向膜ＯＲ工１は下部透明ガラス基板５ＵＢｌ側の
保護膜ＰＳＶＩの上部に形成される。 上部透明ガラス基板５ＵＢ２の内側（液晶ＬＣ側）の表
面には、遮光膜ＢＭ、カラーフィルタＦＩＬ、保護膜Ｐ
ＳＶ２、共通透明画素電極ＩＴ○２　（ＣＯＭ）および
上部配向膜○Ｐ、　Ｉ　２が順次積層して設けられてい
る。 この液晶表示装置は下部透明ガラス基板５ＵＢｌ側、上
部透明ガラス基板５ＵＢ２側のそれぞれの層を別々に形
成し、その後上下透明ガラス基板５ＵＢＩ、５ＵＢ２を
重ね合わせ、両者間に液晶ＬＣを封入することによって
組み立てられる。 （薄膜トランジスタＴＰＴ＞ 薄膜トランジスタＴＰＴは、ゲート電極ＧＴに正のバイ
アスを印加すると、ソース−ドレイン間のチャネル抵抗
が小さくなり、バイアスを零にすると、チャネル抵抗は
大きくなるように動作する。 各画素の薄膜１〜ランジスタＴＦＴは、画素内において
３つ（複数）に分割され、薄膜トランジスタ（分割薄膜
トランジスタ）ＴＦＴＩ、ＴＰＴ２およびＴＦＴ３で構
成されている。薄膜トランジスタＴＰＴＩ〜ＴＦＴ３の
それぞれは実質的に同一サイズ（チャンネル長と幅が同
じ）で構成されている。この分割された薄膜トランジス
タＴＰＴ　１〜ＴＦＴ３のそれぞれは、主にゲート電極
ＧＴ、ゲート絶緯膜Ｇ１．ｉ型（真性、１ｎｔｒ、１ｎ
ｓｉｃ、導電型決定不純物がドープされていない）非晶
質シリコン（Ｓｉ）からなるｉ型半導体層Ａｓ、一対の
ソース電極ＳＤＩおよびドレイン電極ＳＤ２で構成され
ている。なお、ソース・ドレインは本来その間のバイア
ス極性によって決まり、この液晶表示装置の回路ではそ
の極性は動作中反転するので、ソース・ドレインは動作
中入れ替わると理解されたい。しかし、以下の説明でも
、便宜上一方をソース、他方をドレインと固定して表現
する。 （ゲート電極ＧＴ） ゲート電極ＧＴは第４図（第２Ａ図の第１導電膜ｇ１．
第２導電膜ｇ２およびｊ型半導体層Ａｓのみを描いた平
面図）に詳細に示すように、走査信号線ＧＬから垂直方
向（第２Ａ図および第４図において」二方向）に突出す
る形状で構成されている（丁字形状に分岐されている）
。ゲート電極ＧＴは薄膜トランジスタＴＰＴＩ〜ＴＦＴ
３のそれぞれの形成領域まで突出するように構成されて
いる。薄膜トランジスタＴＰＴＩ〜ＴＦＴ３のそれぞれ
のゲート電極ＧＴは、一体に（共通ゲート電極として）
構成されており、走査信号線ＧＬに連続して形成されて
いる。グー１−電極ＧＴは、薄膜トランジスタＴＰＴの
形成領域において大きい段差を作らないように、単層の
第１導電膜ｇｌで構成する。第１導電膜ｇ１はたとえば
スパッタで形成されたクロム（Ｃｒ）膜を用い、１００
０［人］程度の膜厚で形成する。 このゲート電極ＧＴは第２Ａ図、第２Ｂ図および第４図
に示されているように、ｉ型半導体ＩＡＳを完全に覆う
よう（下方からみて）それより太き目に形成される。し
たがって、下部透明ガラス基板５ＵＢＩの下方に蛍光灯
等のバックライトＢＬを取り付けた場合、この不透明な
りロムからなるゲート電極ＧＴが影となって、ｊ型半導
体層ＡＳにはバックライト光が当たらず、光照射による
導電現象すなわち薄膜トランジスタＴＰＴのオフ特性劣
化は起きにくくなる。なお、ゲート電極ＧＴの本来の大
きさは、ソース電極ＳＤＩとドレイン電極ＳＤ２との間
をまたがるに最低限必要な（ゲート電極ＧＴとソース電
極ＳＤＩ、ドレイン電極ＳＤ２との位置合わせ余裕分も
含めて）幅を持ち、チャンネル＠Ｗを決めるその奥行き
長さはソース電極ＳＤＩとドレイン電極ＳＤ２との間の
距離（チャンネル長）Ｌとの比、すなわち相互コンダク
タンスｇｎ＋を決定するファクタＷ／Ｌをいくつにする
かによって決められる。 この、液晶表示装置におけるゲート電極ＧＴの大きさは
もちろん、上述した本来の大きさよりも大きくされる。 なお、ゲート電極ＧＴのゲートおよび遮光の機能面から
だけで考えれば、ゲート電極ＧＴおよび走査信号線ＧＬ
は単一の層で一体に形成してもよく、この場合不透明導
電材料としてシリコンを含有させたアルミニウム（Ａｌ
）、純アルミニウム、パラジウム（Ｐ　ｄ　）を含有さ
せたアルミニウム等を選ぶことができるゆ （走査信号１ｉＧ　Ｌ＞ 走査信号線ＧＬは第１導電膜ｇ１およびその上部に設け
られた第２導電膜ｇ２からなる複合膜で構成されている
。この走査信号線ＧＬの第１導電膜ｇ１はゲート電極Ｇ
Ｔの第１導電膜ｄ１と同一製造工程で形成され、かつ一
体に構成されている６第２導電膜ｇ２はたとえばスパッ
タで形成されたアルミニウム膜を用い、１０００〜５５
００［Ａ　］程度の膜厚で形成する。第２導電膜ｇ２は
走査信号線ＯＬの抵抗値を低減し、信号伝達速度の高速
化（画素の情報の書込特性向上）を図ることができるよ
うに構成されている。 また、走査信号線ＧＬは第１導電膜ｇ１の幅寸法に比べ
て第２導電膜ｇ２の幅寸法を小さく構成している。すな
わち、走査信号線ＧＬはその側壁の段差形状がゆるやか
になっている。 （絶縁膜ＧＩ＞ 絶縁膜ＧＩは薄膜トランジスタＴＰＴＩ〜ＴＦＴ３のそ
れぞれのゲート絶縁膜として使用される。 絶縁膜ＧＩはゲート電極ＧＴおよび走査信号線ＧＬの上
層に形成されている。絶縁膜ＧＩはたとえばプラズマＣ
ＶＤで形成された窒化シリコン膜を用い、３０００［Ａ
　］程度の膜厚で形成する。 （ｉ型半導体層ＡＳ＞ ｉ型半導体層ＡＳは、第４図に示すように、複数に分割
された薄膜トランジスタＴＦＴＩ−ＴＦＴ３のそれぞれ
のチャネル形成領域として使用される。ｉ型半導体層Ａ
Ｓは非晶質シリコン膜または多結晶シリコン膜で形成し
、約１８００［Ａｌ程度の膜厚で形成する。 このｉ型半導体層ＡＳは、供給ガスの成分を変えてＳｉ
□Ｎ４からなるゲート絶縁膜として使用される絶縁膜Ｇ
Ｉの形成に連続して、同じプラズマＣＶＤ装置で、しか
もそのプラズマＣＶＤ装置から外部に露出することなく
形成される。また、オーミックコンタクト用のＰをドー
プしたＮ＋型半導体層ｄｏ（第２Ｂ図）も同様に連続し
て約４００［Ａｌの厚さに形成される。しかる後、下部
透明ガラス基板５ＵＢＩはＣＶＤ装置から外に取り出さ
れ、写真処理技術によりＮ＋型半導体層ｄｏおよびｉ型
半導体Ｊ’ｌＡＳは第２Ａ図、第２Ｂ図および第４図に
示すように独立した島状にパターニングされる。 ｉ型半導体層ＡＳは、第２Ａ図および第４図に詳細に示
すように、走査信号線ＧＬと映像信号線ＤＬとの交差部
（グロスオーバ部）の両者間にも設けられている。この
交差部のｉ型半導体層ＡＳは交差部における走査信号線
ＧＬと映像信号線ＤＬとの短絡を低減するようにｆａ戒
されている。 （ソース電極ＳＤＩ、ドレイン電極ＳＤ２＞複数に分割
された薄膜トランジスタＴＦＴＩ、〜ＴＦＴ３のそれぞ
れのソース電極ＳＤＩとドレイン電極ＳＤ２とは、第２
Ａ図、第２Ｂ図および第５図（第２Ａ図の第１〜第３導
電膜ｄ１〜ｄ３のみを描いた平面図）で詳細に示すよう
に、ｊ型半導体層ＡＳ上にそれぞれ離隔して設けられて
いる。 ソース電極ＳＤＩ、ドレイン電極ＳＤ２のそれぞれは、
Ｎ＋型半導体層ｄｏに接触する下層側から、第１導電膜
ｄ１、第２導電膜ｄ２、第３導電膜ｄ３を順次重ね合わ
せて構成されている。ソース電極ＳＤ１の第１導電膜ｄ
ｉ、第２導電膜ｄ２および第３導電膜ｄ３は、ドレイン
電極ＳＤ２の第１導電膜ｄｉ、第２導電膜ｄ２および第
３導電膜ｄ３と同一製造工程で形成される。 第１導電膜ｄ１はスパッタで形成したクロム膜を用い、
５００〜１．０ＯＯＣ人］の膜厚（この液晶表示装置で
は、６００［Ａｌ程度の膜厚）で形成する。クロム膜は
膜厚を厚く形成するとストレスが大きくなるので、２０
００［Ａｌ程度の膜厚を越えない範囲で形成する。クロ
ム膜はＮ＋型半導体層ｄＯとの接触が良好である。クロ
ム膜は後述する第２導電膜ｄ２のアルミニウムがＮ＋型
半導体層ｄｏに拡散ずることを防止するいわゆるバリア
暦を構成する。 第Ｉ導電膜ｄ１としては、クロム膜の他に高融点食Ｒ（
Ｍｏ、Ｔｉ、Ｔａ、Ｗ）膜、高融点金属シリサイド（Ｍ
ｏＳｉ、、Ｔ　ｉ　Ｓ　ｉ２、ＴａＳｉ２、ＷＳｉ２）
膜で形成してもよい。 第１２１電膜ｄ１を写真処理でパターニングした後、同
じ写真処理用マスクを用いて、あるいは第１導電膜ｄ１
をマスクとして、Ｎ＋型半導体層ｄＯが除去される。つ
まり、ｉ型半導体ＪＷＡＳ上に残っていたＮ＋型半導体
層ｄｏは第１導電膜ｄ１以外の部分がセルファラインで
除去される。このとき、Ｎ＋型半導体層ｄｏはその厚さ
分は全て除去されるようエッチされるので、ｉ型半導体
層ＡＳも若干その表面部分でエッチされるが、その程度
はエッチ時間で制御すればよい。 しかる後、第２導電膜ｄ２がアルミニウムのスパッタリ
ングで３０００〜５５００［入］の膜厚（この液晶表示
装置では、３５００［Ａ　］程度の膜厚）に形成される
。アルミニウム膜はクロム膜に比べてストレスが小さく
、厚い膜厚に形成することが可能で、ソース電極ＳＤＩ
、ドレイン電極ＳＤ２および映像信号線ＤＬの抵抗値を
低減するように構成されている。第２導電１１１ｄ２と
してはアルミニウム膜の他にシリコンや＠（Ｃｕ）を添
加物として含有させたアルミニウム膜で形成してもよい
。 第２導電膜ｄ２の写真処理技術によるパターニング後、
第３導電膜ｄ３が形成される。この第３導電膜ｄ３はス
パッタリングで形成された透明導電膜（Ｉｎｄｕｉｍ−
Ｔｉｎ−Ｏｘｉｄｅ　　Ｉ　Ｔ　Ｏ：ネサ膜）からなり
、１０００〜２０００［入］の膜厚（この液晶表示装置
では、１２００［人］程度の膜厚）で形成される。この
第３導電膜ｄ３はソース電極ＳＤＩ、ドレイン電極ＳＤ
２および映像信号線ＤＬを構成するとともに、透明画素
電極ＩＴ○１を構成するようになっている。 ソース電極ＳＤＩの第１導電膜ｄ１、ドレイン電極ＳＤ
２の第１導電膜ｄ１のそれぞれは、上層の第２導電膜ｄ
２および第３導電膜ｄ３に比べて内側に（チャンネル領
域内に）大きく入り込んでいる。つまり、これらの部分
における第１導電膜ｄｉは第２導電膜ｄ２、第３導電膜
ｄ３とは無関係に薄膜トランジスタＴＰＴのゲート長り
を規定できるように構成されている。 ソース電極ＳＤＩは透明画素電極ＩＴＯＩに接続されて
いる。ソース電極ｓＤ１は、ｉ型半導体層ＡＳの段差形
状（第１導電膜ｇ１の膜厚、Ｎ＋型半導体層ｄＯの膜厚
およびｉ型半導体ＩＡｓの膜厚を加算した膜厚に相当す
る段差）に沿って構成されている。具体的には、ソース
電極ＳＤＩは、ｉ型半導体層ＡＳの段差形状に沿って形
成された第Ｉ導電膜ｄ１と、この第１導電膜ｄｉの上部
にそれに比べて透明画素電極ＩＴＯＩと接続される側を
小さいサイズで形成した第２導電膜ｄ２と、この第２導
電膜ｄ２から露出する第１導電膜ｄ１に接続された第３
導電膜ｄ３とで構成されている。 ソース電極ＳＤＩの第２導電膜ｄ２は第１導電膜ｄｉの
クロム膜がストレスの増大から厚く形成できず、ｉ型半
導体層ＡＳの段差形状を乗り越えられないので、このｉ
型半導体層ＡＳを乗り越えるために構成されている。つ
まり、第２導電膜ｄ２は厚く形成することでステップカ
バレッジを向上している。第２導電膜ｄ２は厚く形成で
きるので、ソース電極ＳＤＩの抵抗値（ドレイン電極Ｓ
Ｄ２や映像信号線ＤＬについても同様）の低減に大きく
寄与している。第３導電膜ｄ３は第２導電膜ｄ２のｉ型
半導体層ＡＳに起因する段差形状を乗り越えることがで
きないので、第２導電膜ｄ２のサイズを小さくすること
で、露出する第１導電膜ｄＩに接続するように構成され
ている。第１導電膜ｄｉと第３導電膜ｄ３とは接着性が
良好であるばかりか、両者間の接続部の段差形状が小さ
いので、ソース電極ＳＤＩと透明画素電極ＩＴＯ１とを
確実に接続することができる。 （透明画素電極ＩＴ○１） 透明画素電極ＩＴＯＩは各画素毎に設けられており、液
晶表示部の画素電極の一方を構成する。 透明画素電極ＩＴＯＩは画素の複数に分割された薄膜ト
ランジスタＴＰＴＩ〜ＴＦＴ３のそれぞれに対応して３
つの分割透明画素電極Ｅ１．Ｅ２、Ｅ３は各々薄膜トラ
ンジスタＴＰＴのソース電極ＳＤＩに接続されている。 分割透明画素電極Ｅｌ〜Ｅ３のそれぞれは実質的に同一
面積となるようにパターニングされている。 このように、１画素の薄膜トランジスタＴＰＴを複数の
薄膜トランジスタＴＦＴ工〜ＴＦＴ３に分割し、この複
数に分割された薄膜トランジスタＴＦＴＩ−ＴＦＴ３の
それぞれに分割透明画素電極Ｅ１〜Ｅ３のそれぞれを接
続することにより、分割された一部分（たとえば、薄膜
トランジスタＴＦＴＩ）が点欠陥になっても、画素全体
でみれば点欠陥でなくなる（薄膜トランジスタＴＰＴ２
および薄膜トランジスタＴＦＴ３が欠陥でない）ので、
°点欠陥の確率を低減することができ、また欠陥を見に
くくすることができる。 また、分割透明画素電極Ｅ１〜Ｅ３のそれぞれを実質的
に同一面積で構成することにより、分割透明画素電極Ｅ
１〜Ｅ３のそれぞれと共通透明画素電極ＩＴ○２とで構
成されるそれぞれの液晶容量Ｃｐｉｘを均一にすること
ができる。 （保護膜ＰＳＶＩ＞ 薄膜トランジスタＴＰＴおよび透明画素電極ＩＴＯＩ上
には保護膜ＰＳＶＩが設けられている。 保護膜ＰＳＶＩは主に薄膜トランジスタＴＰＴを湿気等
から保護するために形成されており、透明性が高くしか
も耐湿性の良いものを使用する。保護膜ＰＳＶＩはたと
えばプラズマＣＶＤ装置で形成した酸化シリコン膜や窒
化シリコン膜で形成されており、８０００［λコ程度の
膜厚で形成する。 （遮光膜ＢＭ＞ 上部透明ガラス基板５ＵＢＺ側には、外部光（第２Ｂ図
では上方からの光）がチャネル形成領域として使用され
るｉ型半導体層ＡＳに入射されないように、遮蔽膜ＢＭ
が設けられ、遮蔽膜ＢＭは第６図のハツチングに示すよ
うなパターンとされている。なお、第６図は第２Ａ図に
おけるＩＴ○膜からなる第３導電膜ｄ３、カラーフィル
タＦＩＬおよび遮光膜ＢＭのみを描いた平面図である。 ルミニウム膜やクロム膜等で形成されており、この液晶
表示装置ではクロム膜がスパッタリングで１３００［Ａ
］程度の膜厚に形成される。 したがって、薄膜トランジスタＴＦＴＩ〜ＴＦＴ３のｉ
型半導体層ＡＳは上下にある遮光膜ＢＭおよび太き目の
ゲート電極ＧＴによってサンドインチにされ、その部分
は外部の自然光やバックライト光が当たらなくなる。遮
光膜ＢＭは第６図のハツチング部分で示すように、画素
の周囲に形成され、つまり遮光膜ＢＭは格子状に形成さ
れ（ブラックマ１〜リクス）、この格子で王画素の有効
表示領域が仕切られている６したがって、各画素の輪郭
が遮光膜ＢＭによってはっきりとし、コントラストが向
上する。つまり、遮光膜ＢＭはｉ型半導体層ＡＳに対す
る遮光とブラックマＩ−リクスとの２つの機能をもつ。 なお、バックライトを上部透明ガラス基板５ＵＢ２側に
取り付け、下部透明ガラス基板５ＵＢＩを観察側（外部
露出側）とすることもできる。 （共通透明画素′？ｒｉ極ＩＴＯ２＞ 共通透明画素電極ＩＴＯ２は、下部透明ガラス基板５Ｕ
ＢＩ側に画素毎に設けられた透明画素電極ＩＴ○１に対
向し、液晶ＬＣの光学的な状態は各画素電極ＩＴ○１と
共通透明画素電極ＩＴＯ２との間の電位差（電界）に応
答して変化する。この共通透明画素電極ＩＴ○２にはコ
モン電圧Ｖｃｏｍが印加されるように構成されている。 コモン電圧Ｖｃｏｍは映像信号線ＤＬに印加されるロウ
レベルの恥動電圧Ｖ　ｄ　ｍｉｎとハイレベルの翳動電
圧Ｖ　ｄ　ｍａｘとの中間電位である。 （カラーフィルタＦＩＬ＞ カラーフィルタＦＩＬはアクリル樹脂等の樹脂材料で形
成される染色基材に染料を着色して構成されている。カ
ラーフィルタＦＩＬは画素に対向する位置に各画素毎に
ドツト状に形成され（第７図）、染め分けられている（
第７図は第３図の第３導電膜層ｄ３とカラーフィルタＦ
ＩＬのみを描いたもので、Ｒ，Ｇ、Ｂの各カラーフィル
ターＦＩＬはそれぞれ、４５°、１３５’、クロスのハ
ツチを施しである）。カラーフィルタＦＩＬは第６図に
示すように透明画素電極ＩＴＯＩ　（Ｅｌ〜Ｅεの全て
を覆うように太き目に形成され、遮光膜ｆＭはカラーフ
ィルタＦＩＬおよび透明画素電ＷＡＩＴＯＩのエツジ部
分と重なるよう透明画素電極ＩＴＯＩの周縁部より内側
に形成されている。 カラ呻フィルタＦＩＬは次のように形成することができ
る。まず、上部透明ガラス基板５ＵＢ２の表面に染色基
材を形成し、フォトリングラフィ技術で赤色フィルタ形
成領域以外の染色基材を財去する。この後、染色基材を
赤色染料で染め、固着処理を施し、赤色フィルタＲを形
成する。つぎに、同様な工程を施すことによって、緑色
フィルタＧ、青色フィルタＢを順次形成する。 （保護膜ＰＳＶ２＞ 保護膜ＰＳＶ２はカラーフィルタＦＩＬを異なる色に染
め分けた染料が液晶ＬＣに漏れることを防止するために
設けられている。保護膜ＰＳＶ２はたとえばアクリル樹
脂、エポキシ樹脂等の透明樹脂材料で形成されている。 （画素配列） 液晶表示部の各画素は、第３図および第７図に示すよう
に、走査信号線ＧＬが延在する方向と同一列方向に複数
配置され５画素列Ｘｉ、Ｘ２゜Ｘ３．Ｘ４．・・・のそ
れぞれを構成している。各画素列Ｘｉ、Ｘ２．Ｘ３．Ｘ
４．・・・のそれぞれの画素は、薄膜トランジスタＴＦ
ＴＩ〜ＴＦＴ３および分割透明画素電極Ｅ１〜Ｅ３の配
置位置を同一に構成している。つまり、奇数画素列ＸＩ
、Ｘ３゜・・・のそれぞれの画素は、薄膜トランジスタ
ＴＰＴ１〜ＴＦＴ３の配置位置を左側、分割透明画素電
極Ｅｌ−Ｅ３の配置位置を右側に構成している。 奇数画素列Ｘｉ、Ｘ３．・・・のそれぞれの行方向の隣
りの偶数画素列Ｘ２．Ｘ４．・・・のそれぞれの画素は
、奇数画素列Ｘｉ、Ｘ３．・・・のそれぞれの画素を映
像信号線ＤＬの延在方向を基準にして線対称でひっくり
返した画素で構成されている。すなわち１画素列Ｘ２．
Ｘ４．・・・のそれぞれの画素は、薄膜トランジスタＴ
ＰＴＩ〜ＴＦＴ３の配置位置を右側、透明画素電極Ｅ工
〜Ｅ３の配置位置を左側に構成している。そして１画素
列Ｘ２．Ｘ４゜・・のそれぞれの画素は、画素列Ｘｉ、
Ｘ３．・・・のそれぞれの画素に対し、列方向に半画素
間隔移動させて（ずらして）配置されている。つまり、
画素列Ｘの各画素間隔を１．０　（１，０ピツチ）とす
ると、次段の画素列Ｘは、各画素間隔を１．０とし、前
段の画素列Ｘに対して列方向に０．５画素間隔（０，５
ピツチ）ずれている。各画素間を行方向に延在する映像
信号線ＤＬは、各画素列Ｘ間において、半画素間隔分（
０，５ピツチ分）列方向に延在するように構成されてい
る。 その結果、第７図に示すように、前段の画素列Ｘの所定
色フィルタが形成された画素（たとえば、画素列Ｘ３の
赤色フィルタＲが形成された画素）と次段の画素列Ｘの
同一色フィルタが形成された画素（たとえば、画素列ｘ
４の赤色フィルタＲが形成された画素）とが１．５画素
間隔（１，５ピツチ）離隔され、またＲＧＢのカラーフ
ィルタＦＩＬは三角形配置となる。カラーフィルタＦＩ
ＬのＲＧＢの三Ｍ配置構造は、各色の混色を良くするこ
とができるので、カラー画像の解像度を向上することが
できる。 また、映像信号線ＤＬは、各画素列Ｘ間において、半画
素間隔分しか列方向に延在しないので、隣接する映像信
号線ＤＬと交差しなくなる。したがって、映像信号Ａ！
ＤＬの引き回しをなくしその占有面積を低減することが
でき、また映像信号線ＤＬの迂回をなくし、多層配線構
造を廃止することができる。 （表示装置全体等価回路） この液晶表示装置の等価回路を第８図に示す。 Ｘ　ｉＧ　ｊ　Ｘ　ｉ＋　Ｉ　Ｇ　ｔ・・・は、緑色フ
ィルタＧが形成される画素に接続された映像信号線ＤＬ
である。 ＸｉＢ、Ｘｉ＋ｌＢ、・・・は、青色フィルタＢが形成
される画素に接続された映像信号線ＤＬである。 Ｘｉ＋ＩＲ，Ｘｉ＋２Ｒ，・・・は、赤色フィルタＲが
形成される画素に接続された映像信号線ＤＬである。こ
れらの映像信号線り、Ｌは、映像信号開動回路で選択さ
れる。Ｙｉは第３図および第７図に示す画素列Ｘ１を選
択する走査信号線ＧＬである。 同様に、Ｙｉ＋１．Ｙｉ＋２．・・・のそれぞれは、画
素列Ｘ２．Ｘ３．・・・のそれぞれを選択する走査信号
線ＧＬである。これらの走査信号線ＧＬは垂直走査回路
に接続されている。 （保持容量素子Ｃａｄｄの構造） 分割透明画素電極Ｅｌ−Ｅ３のそれぞれは、薄膜トラン
ジスタＴＰＴと接続される端部と反対側の端部において
、隣りの走査信号線ＧＬと重なるよう、Ｌ字状に屈折し
て形成されている。この重ね合わせは、第２Ｃ図からも
明らかなように、分割透明画素電極Ｅ１〜Ｅ３のそれぞ
れを一方の電極ＰＬ２とし、隣りの走査信号線ＧＬを他
方の電極ＰＬＩとする保持容量素子（静電容量素子）Ｃ
ａｄｄを構成する。この保持容量素子Ｃａｄｄの誘電体
膜は、薄膜トランジスタＴＰＴのゲート絶縁膜として使
用される絶縁膜ＧＩと同一層で構成されている。 保持容量素子Ｃ，ａｄｄは、第４図からも明らかなよう
に、ゲート線ＧＬの第１導電膜ｇ１の幅を広げた部分に
形成されている。なお、映像信号線ＤＬと交差する部分
の第１導電膜ｇ１は映像信号線ＤＬとの短絡の確率を小
さくするため細くされている。 保持容量素子Ｃａｄｄを構成するために重ね合わされる
分割透明画素電極Ｅｌ〜Ｅ３のそれぞれと電極ＰＬＩと
の間の一部には、ソース電極ｓＤ１と同様に、段差形状
を乗り越える際に透明画素電極ＩＴＯＩが断線しないよ
うに、第１導電膜ｄ１および第２導電膜ｄ２で構成され
た島領域が設けられている。この島領域は、透明画素電
極ＩＴＯｌの面積（開口率）を低下しないように、でき
る限り小さく構成する。 （保持容量素子Ｃａｄｄの等価回路とその動作）第２Ａ
図に示される画素の等価回路を第９図に示す。第９図に
おいて、Ｃｇｓは薄膜トランジスタＴＰＴのゲート電極
ＧＴとソース電極ＳＤＩとの間に形成される寄生容量で
ある。寄生容量Ｃｇｓの誘電体膜は絶縁膜ＧＩである。 Ｃｐｉｘは透明画素電極ＩＴＯＩ　（ＰＩＸ）と共通透
明画素電極ＩＴ０２　（ＣＯＭ）との間に形成される液
晶容量である。液晶容量Ｃｐｊｘの誘電体膜は液晶ＬＣ
１保護膜ＰＳＶＩおよび配向膜○ＲＩＩ、○ＲＩ２であ
る。■１ごは中点電位である。 保持容量素子Ｃａｄｄは、薄膜トランジスタＴＰＴがス
イッチングするとき、中点電位（画素電極電位）Ｖｉｅ
に対するゲート電位変化ΔＶｇの影響を低減するように
働く。この様子を式で表すと、次式のようになる。 ΔＶｌｃ＝　（Ｃｇｓ／（Ｃｇｓ＋Ｃａｄｄ＋Ｃｐｉｘ
））　ＸΔＶｇここで、ΔＶｉｅはΔＶｇによる中点電
位の変化分を表わす。この変化分ΔＶｌｃは液晶ＬＣに
加わる直流成分の原因となるが、保持容量Ｃａｄｄを大
きくすればする程、その値を小さくすることができる。 また、保持容量素子Ｃａｄｄは放電時間を長くする作用
もあり１ｇ膜トランジスタＴＰＴがオフした後の映像情
報を長く蓄積する。液晶ＬＣに印加される直流成分の低
減は、液晶ＬＣの寿命を向上し、液晶表示画面の切り替
え時に前の画像が残るいわゆる焼き付きを低減すること
ができる。 前述したように、ゲート電極ＧＴはｉ型半導体ＩＡＳを
完全に覆うよう大きくされている分、ソース電極ＳＤＩ
、ドレイン電極ＳＤ２とのオーバラップ面積が増え、し
たがって寄生容量Ｃｇｓが大きくなり、中点電位Ｖｌｃ
はゲート（走査）信号Ｖｇの影響を受は易くなるという
逆効果が生じる。 しかし、保持容量素子Ｃａｄｄを設けることによりこの
デメリットも解消することができる。 保持容量素子Ｃａｄｄの保持容量は１画素の書込特性か
ら、液晶容量Ｃｐｉｘに対して４〜８倍（４・Ｃｐｉｘ
＜Ｃａｄｄ＜　８　・Ｃｐｉｘ）　、重ね合わせ容ｆｉ
ｔｃｇｓに対して８〜３２倍（８・Ｃｇｓ＜　Ｃａｄｄ
＜　３２・Ｃｇｓ）程度の値に設定する。 （保持容量素子Ｃａｄｄ電極線の結線方法）容量電極線
としてのみ使用される最終段の走査信号線ＧＬ（または
初段の走査信号線ＧＬ）は、第８図に示すように、共通
透明画素電極ＩＴＯ２（Ｖｃｏｍ）に接続する。共通透
明画素電極ＩＴ○２は、第２Ｂ図に示すように、液晶表
示装置の周縁部において銀ペースト材ＳＬによって外部
引出配線に接続されている。しかも、この外部引出配線
の一部の導電層（ｇｌおよびｇ２）は走査信号線ＧＬと
同一製造工程で構成されている。この結果、最終段の走
査信号線（容量電極線）ＧＬは、共通透明画素電極ＩＴ
Ｏ２に簡単に接続することができる。 または、第８図の点線で示すように、最終段（初段）の
走査信号線（容量電極線）ＧＬを初段（最終段）の走査
信号線ＯＬに接続してもよい。 なお、この接続は液晶表示部内の内部配線あるいは外部
引出配線によって行なうことができる。 （保持容量素子Ｃａｄｄの走査信号による直流分相殺） この液晶表示装置は、先に本願出願人によって出願され
た特願昭６２−９５１２５号に記載される直流相殺方式
（ＤＣキャンセル方式）に基づき、第１０図（タイムチ
ャート）に示すように、走査信号＠ＧＬの駆動電圧をｉ
ｎすることによってさらに液晶ＬＣに加わる直流成分を
低減することができる。第１０図において、Ｖｉは任意
の走査信号線ＯＬの駆動電圧、Ｖｉ＋１はその次段の走
査信号線ＧＬの駆動電圧である。Ｖｅｅは映像信号線Ｄ
Ｌに印加されるロウレベルの駆動電圧Ｖ　ｄ　ｍｉｎ、
Ｖｄｄは映像信号線ＤＬに印加されるハイレベルの駆動
電圧Ｖ　ｄ　ｍａｘである。各時刻ｔ＝ｔ　１〜ｔ４に
おける中点電位Ｖｌｃ（第９図参照）の電圧変化分Δｖ
１〜Δｖ４は、画素の合計の容量Ｃ＝Ｃｇｓ＋Ｃｐｉｘ
　＋　Ｃａｄｄとすると、次式で表される。 ΔＶ１＝　　（Ｃｇｓ／Ｃ）・Ｖ２ ΔＶ、＝＋（Ｃｇｓ／Ｃ）（Ｖｌ＋Ｖ２）−（Ｃａｄｄ
／　Ｃ）・Ｖ　２ △Ｖ３＝　　（Ｃｇｓ／Ｃ）・Ｖ１ ＋（Ｃａｄｄ／Ｃ）・（Ｖ１＋Ｖ２） ΔＶ４＝　　（Ｃａｄｄ／Ｃ）・Ｖｌ ここで、走査信号線ＧＬに印加される駆動電圧が充分で
あれば（下記

【注］参照）、液晶ＬＣに加わる直流電圧
は、次式で表される。 ΔＶ、＋△Ｖ４＝（ＣａｄｃＪ−Ｖ２−Ｃｇｓ−Ｖ　１
）／Ｃしたがって、Ｃａｄｄ−ｖ２＝Ｃｇｓ−■王とす
ると、液晶ＬＣに加わる直流電圧はＯになる。 【注】時刻ｔ１、ｔ２で駆動電圧Ｖｉの変化分が中点電
位ｖ１ｃに影響を及ぼすが、ｔ２〜ｔ３の期間に中点電
位Ｖ１ｃは信号線Ｘｉを通じて映像信号電位と同じ電位
にされる（映像信号の十分な書き込み）。液晶ＬＣにか
かる電位は薄膜トランジスタＴＰＴがオフした直後の電
位でほぼ決定される（薄膜トランジスタＴＰＴのオフ期
間がオン期間より圧倒的に長い）。したがって、液晶Ｌ
Ｃにかかる直流分の計算は、期間ｔ１〜ｔ３はほぼ無視
でき、薄膜トランジスタＴＰＴがオフ直後の電位、すな
わち時刻ｔ３、ｔ４における過渡時の影響を考えればよ
い。なお、映像信号はフレーム毎、あるいはライン毎に
極性が反転し、映像信号そのものによる直流分は零とさ
れている。 つまり、直流相殺方式は、寄生容量Ｃｇｓによる中点電
位Ｖｌｃの引き込みによる低下分を、保持容量素子Ｃａ
ｄｄおよび次段の走査信号線（容量電極線）ＧＬに印加
される駆動電圧によって押し上げ、液晶ＬＣに加わる直
流成分を極めて小さくすることができる。この結果、液
晶表示装置は液晶ＬＣの寿命を向上することができる。 もちろん、遮光効果を上げるためにゲート電極ＧＴを大
きくした場合、それに伴って保持容量素子Ｃａｄｄの保
持容量を大きくすればよい。 第１Ａ図はこの発明に係るアクティブ・マトリックス方
式のカラー液晶表示装置の液晶表示部を示す概略図、第
１Ｂ図は第１Ａ図のＡ−Ａ拡大断面図である。図におい
て、ＬＤＰＩ〜ＬＤＰ４は液晶表示パネル、ＰＣＢは液
晶表示パネルＬＤＰ１〜ＬＤＰ４の下部透明ガラス基板
５ＵＢＩに設けられた端子（図示せず）を接続する可撓
性の接続基板、ＰＸａは液晶表示パネルＬＤＰＩ〜ＬＤ
Ｐ４の通常の内部画素、ＰＸｂｌ〜ＰＸｂ　８は液晶表
示パネルＬＤＰＩ〜ＬＤＰ４の継ぎ口部の近傍に設けら
れた継ぎ目部画素で、継ぎ目部画素ＰＸｂｌ〜ｐｘｂｓ
のピッチは液晶表示パネルＬＤＰ１〜ＬＤＰ４の外側か
ら内側に向かって順次小さくなっている。ＬＮＳｌは継
ぎ目部画素ＰＸｂ１−ＰＸｂ８からの光を液晶表示パネ
ルＬＤＰ　１〜ＬＤＰ４の外側に屈折させるレンズ装置
、ＬＮＳ２はレンズ装置ＬＮＳ　１によって屈折された
光を平行光とするレンズ装置で、レンズ装置ＬＮＳ１、
レンズ装置ＬＮＳ２で継ぎ回部画素ＰＸｂ　１〜ＰＸｂ
８を内部画素ＰＸａと同一のピッチで表示する継ぎ日光
中装置ＪＲＬを構成している。ＬＲＢは内部画素ＰＸａ
の上部に設けられた光度調整板である。 この液晶表示装置においては、継ぎ回部画素ＰＸｂｌ−
ＰＸｂ８のピッチを液晶表示パネルＬＤＰ１〜ＬＤＰ４
の外側から内側に向がって順次小さくし、継ぎ日光中装
置ＪＲＬにより継ぎ回部画素ＰＸｂｌ〜ＰＸｂ８を内部
画素ＰＸａと同一のピッチで表示するから、継ぎ目部に
も画素が表示されるので、継ぎ目部の無効部分が見えず
、また継ぎ回部画素ＰＸｂ　１〜ＰＸｂ８のピッチが内
部画素ＰＸａのピッチと同一に見えるので、継ぎ目部で
画像がゆがむことがなく、しかも光度分布がほぼ均一で
ある。さらに、光度調整板ＬＲＢを内部画素ＰＸａの上
部に設けているから、継ぎ日光中装置ＪＲＬにより継ぎ
回部画素ＰＸｂｌ−ＰＸｂ８の光度が低下したとしても
、画面全体の光度分布を極めて均一にすることができる
。 以上、本発明者によってなされた発明を、前記実施例に
基づき具体的に説明したが、この発明は、前記実施例に
限定されるものではなく、その要旨を逸脱しない範囲に
おいて種々変更可能であることは勿論である。 たとえば、上述実施例においては、ゲート電極形成→ゲ
ート絶縁膜形成→半導体層形成→ソース・ドレイン電極
形成の逆スタガ構造を示したが、上下関係または作る順
番がそれと逆のスタガ構造でもこの発明は有効である。 また、上述実施例においては、４枚の液晶表示パネルＬ
ＤＰＩ−ＬＤＰ４を組み合わせたが、複数の液晶表示パ
ネルを組み合わせる場合にこの発明を適用することがで
きる。さらに、上述実施例においては、継ぎ日光中装置
としてレンズ装置ＬＮＳ１．　レンズ装置ＬＮＳ２から
なる継ぎ日光中装置ＪＲＬを用いたが、これらは一体の
ものである必要はなく、隣りの画素のリーク光に干渉さ
れないように、画素毎に独立したものであってもよい。 したがって、たとえばグラスファイバ等からなる継ぎ日
光中装置を用いてもよい。また、上述実施例においては
、可撓性の接続基板ＰＣＢにより端子を接続したが、ワ
イヤボンディング等により端子を接続してもよい。 さらに、液晶表示パネルＬＤＰＩ−ＬＤＰ４に共通の開
動回路を設けてもよく、また各液晶表示パネルＬＤＰ１
〜ＬＤＰ４それぞれに開動回路を設けてもよい。そして
、各液晶表示パネルＬＤＰ　１〜ＬＤＰ４それぞれに關
動回路を設けるときには、継ぎ目部の端子に可撓性の接
続配線基板を介して開動回路を接続すればよい。また、
継ぎ日光中装置ＪＲＬと光度調整板ＬＲＢとを一一体と
してもよい。

【発明の効果】

以上説明したように、この発明に係る液晶表示装置にお
いては、継ぎ日光中装置により継ぎ回部画素を内部画素
と同一のピッチで表示するから、継ぎ目部にも画素が表
示されるので、継ぎ目部の無効部分が見えず、また継ぎ
回部画素のピッチが内部画素のピッチと同一に見えるの
で、継ぎ目部で画像がゆがむことがなく、しかも光度分
布がほぼ均一である。このように、この発明の効果は顕
著である。

【図面の簡単な説明】

第１Ａ図はこの発明に係るアクティブ・マトリックス方
式のカラー液晶表示装置の液晶表示部を示す概略図、第
１Ｂ図は第１Ａ図のＡ−Ａ拡大断面図、第２Ａ図はこの
発明が適用されるアクティブ・マトリックス方式のカラ
ー液晶表示装置の液晶表示部の一画素を示す要部平面図
、第２Ｂ図は第２Ａ図のＩＩＢ−ＩＩＢ切断線で切った
部分とシール部周辺部の断面図、第２Ｃ図は第２Ａ図の
ｎｃ−■Ｃ切断線における断面図、第３図は第２Ａ図に
示す画素を複数配置した液晶表示部の要部平面図、第４
図〜第６図は第２Ａ図に示す画素の所定の層のみを描い
た平面図、第７図は第３図に示す画素電極層とカラーフ
ィルタ層のみを描いた要部平面図、第８図はアクティブ
・マトリックス方式のカラー液晶表示装置の液晶表示部
を示す等価回路図、第９図は第２Ａ図に記載される画素
の等価回路図、第１０図は直流相殺方式による走査信号
線の郭動電圧を示すタイムチャートである。 ＳＵＢ・・・透明ガラス基板 ＯＬ・・・走査信号線 ＤＬ・・・映像信号線 ＧＩ・・・絶縁膜 ＧＴ・・・ゲート電極 ＡＳ・・・ｉ型半導体層 ＳＤ・・・ソース電極またはドレイン電極ｐｓｖ・・・
保護膜 ＢＭ・・・遮光膜 ＬＣ・・・液晶 ＴＰＴ・・・薄膜トランジスタ ＩＴＯ・・・透明画素電極 ｇ、ｄ・・・導電膜 Ｃａｄｄ・・・保持容量素子 Ｃｇｓ・・・寄生容量 Ｃｐｉｘ・・・液晶容量 ＬＤＰ・・・液晶表示パネル ｐｘ・・・画素 ＪＲＬ・・・継ぎ目光学装置 （コ 第６図 第９図 第１０図 ｌ ｔ２　ｔ、５　ｔ４

Claims (1)

【特許請求の範囲】
1. １、複数の液晶表示パネルを組み合わせた液晶表示装置
   において、上記液晶表示パネルの継ぎ目部の近傍の継ぎ
   目部画素のピッチを上記液晶表示パネルの外側から内側
   に向かって順次小さくし、上記継ぎ目部画素を内部画素
   と同一のピッチで表示する継ぎ目光学装置を設けたこと
   を特徴とする液晶表示装置。