JPH01234830A - 液晶表示装置の製造方法 - Google Patents

液晶表示装置の製造方法

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JPH01234830A JP63060361A JP6036188A JPH01234830A JP H01234830 A JPH01234830 A JP H01234830A JP 63060361 A JP63060361 A JP 63060361A JP 6036188 A JP6036188 A JP 6036188A JP H01234830 A JPH01234830 A JP H01234830A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、薄膜形成方法やアクティブマトリクス表示装
置特に、薄膜トランジスタ（ＴＰＴ）と画素電極とを画
素の一構成要素とするアクティブ・マトリックス方式の
液晶表示装置に適用して有効な技術に関するものである
。
〔従来の技術〕
アクティブ・マトリックス方式の液晶表示装置は、マト
リックス状に複数の画素が配置された液晶表示部を有し
ている。液晶表示部の各画素は、隣接する２本の走査信
号線（ゲート信号線）と隣接する２本の映像信号線（ド
レイン信号線）との交差領域内に配置されている。走査
信号線は、列方向（水平方向）に延在し、行方向に複数
本配置されている。映像信号線は、走査信号線と交差す
る行方向（垂直方向）に延在し、列方向に複数本配置さ
れている。
前記画素は、大まかに言えば、液晶、この液晶を介在さ
せて配置された透明画素電極及び共通透明画素電極、薄
膜トランジスタ（Ｔ　Ｐ　Ｔ）で構成されている。透明
画素電極、薄膜１−ランジスタの夫々は、画素毎に設け
られている。透明画素電極は、薄膜トランジスタの一方
の電Ｊ４（便宜上ソース電極と称す）に接続されている
。薄膜トランジスタの他方の電極（ドレイン電極と称す
）は前記映像信号線に接続され、グー１−電極は前記走
査信号線に接続されている。
〔発明が解決しようとするａ題〕
（１）最近商品化されているアクティブマトリクス方式
の液晶テレビジョン・パネルは、’Ｉ’　Ｉ？Ｔ基板側
の！ｍ造工程数（写真処理用マスク枚数で表わすと７〜
１２枚）が多く、製造コスト全体に占める割合が大きい
。また、各層は別々に写真処理されることが多く、マス
クアライメント余裕をとるため開口率、すなわち明るさ
が犠牲にされがちである。
（２）また、アクティブマトリクス方式は走査信号の静
電結合により液晶に直流成分が加わり易く、この直流成
分の低減が液晶の寿命を長くしたり、表示むらを防止す
る上でのカギとなる。
（３）通常、パネル前面からの入射光に対してはＴ　Ｆ
’　Ｔの上側に設けた遮光膜で不要な入射光を遮り、バ
ックライト光に対しては不透明なゲート電極で不要な光
を遮る構成が採用されている。本発明者等は種々の実験
を行った結果、通常のゲート電極の大きさでは遮光効果
が十分でないことを知った。特に、強い光源を使用する
投射型のデイスプレィ装置ではその傾向が大である。
薄膜トランジスタの非晶質半導体層に光が当ると、被子
、正孔の対が発生し、トランジスタのオフ特性を悪くす
るので、この部分になるべく光が当たらないように工夫
する必要がある０表示用の光としては、液晶表示パネル
の前面（表面）から入射する自然光（或は室内の電灯光
）と、パネルの裏面から入射する蛍光灯等のバックライ
ト光の２種類がある。
（４）前述の液晶表示装置は、液晶表示部の大型化にと
もない、画素サイズが大きくなる傾向にある。例えば、
従来、液晶表示部の画素サイズは、０．２　Ｘ　Ｏ，２
［ｍ１１”　］であったが、本発明者は、０．３２Ｘ０
．３２［ｍｍ”コの画素サイズの液晶表示装置を開発し
ている。
この種の液晶表示装置においては、製造工程中に、液晶
表示部にゴミ等の異物が混入したり、フォトリソグラフ
ィ技術で使用されるマスクに異物が付着したりする。異
物が薄膜トランジスタのソース電極（又は透明画Ｍ電極
）とドレイン電極との間に混入したり存在したりすると
、両者間が短絡し、短絡した画素が不良となる所謂点欠
陥を生じる。また、前記異物が薄膜トランジスタのソー
ス電極（透明画素電極）とゲート電極との間に混入した
り存在したりすると、前述と同様に、点欠陥を生じる。
このため、本発明者は、各画素サイズが大きくなるにつ
れて、このような液晶表示装置の点欠陥（画素の損失）
が目立ち易いという問題点を見出した。
なお、ゲート電極の大きさを半導体層より大きくするこ
とは特［昭６０，１７９６２号公報で公知である。しか
し−１ただ単にゲート電極を大きくするだけでは、ゲー
ト・ソース間寄生容量が増え、走査信号により液晶に加
わる直流成分が大きくなり、総合的にはこのデメリット
が大きすぎて、実用化には難しい。
本発明の一つの［１的は低価格で製造できる液晶表示′
！Ａ置を提供することである。
本発明の他の目的は明るい液晶表示装置を提供すること
である。
本発明の他の目的は高寿命の液晶表示装置を提供するこ
とである。
本発明の他の目的は、ＴＰＴへの入射光に起因するＴＰ
Ｔのオフ特性の劣化を低減した液晶表示装置を提供する
ことである。
本発明の他の目的は、Ｔ　Ｉ”　Ｔのオフ特性を改善す
ると共に液晶に加わる直流成分を押さえることのできる
液晶表示装置を提供することである。
本発明の他の目的は、液晶表示装置において、液晶表示
部の画素が不良となる点欠陥を低減することが可能な技
術を提供することにある。
本発明の他の目的は、液晶表示装置において、液晶表示
部の点欠陥を見にくくすることが可能な技術を提供する
ことにある。
本発明の他の目的は、液晶表示装置において。
液晶表示部の画素が不良となる点欠陥を低減すると共に
、液晶表示部の黒むらを低減することが可能な技術を提
供することにある。
本発明の他の目的は、液晶表示装置において、簡単な構
成で前記黒むらを低減することが可能な技術を提供する
ことにある。
本発明の他の目的は、液晶表示装置において、液晶表示
部の液晶に加わる直流成分を低減し、前記黒むらを低減
することが可能な技術を提供することにある。
本発明の前記ならびにその他の目的ど新規な特徴は、本
明細書の記述及び添付図面によって明らかになるであろ
う。
〔課題を解決するための手段〕
本発明の一実施例によれば、ゲート電極・配線と画素電
極とが初めに透明導電層と不透明導電層の２層構成でパ
ターニングされ、その後形成されたゲート絶縁膜やソー
ス・ドレイン電極・配線パターンを利用して画素電極部
分の不透明導電層が選択的に除去される方法が提供され
る。
〔作用〕 画素電極をパターニングするための専用のマスクや写真
処理工程が省ける。
以下、本発明の構成について、アクティブ・マトリック
ス方式のカラー液晶表示装置に本発明を適用した一実施
例とともに説明する。
なお、実施例を説明するための全回において、同一機能
を有するものは同一符号を付け、その繰り返しの説明は
省略する。
〔実施例〕
（実施例Ｉ） 本発明の実施例Ｉであるアクティブ・マトリックス方式
のカラー液晶表示装置の液晶表示部の一画°素とその周
辺を第１図（要部平面図）で示し、第１図の２Ａ−２Ａ
、２Ｂ−２Ｂ、２Ｇ−２Ｇ切断線で切った断面をそれぞ
れ第２Ａ、２Ｂ、２Ｇ図で示す。また、第３図（要部平
面図）には、第１図に示す画素を複数配置した液晶表示
部の要部を示す。
第１図乃至第３図に示すように、液晶表示装置は、下部
透明ガラス基板５ＵＢＩの内側（液晶側）の表面上に、
薄膜トランジスタＴＰＴ及び透明画素電極ＰＩＸを有す
る画素が構成されている。下部透明ガラス基板ＳＵＢ　
１は１例えば、１．１　［ａｕｎｌ程度の厚さで構成さ
れている。
各画素は、隣接する２本の走査信号線（ゲート信号線又
は水平信号線）ＧＬと、隣接する２本の映像信号線（ド
レイン信号線又は垂直信号線）ＤＬとの交差領域内（４
本の信号線で囲まれた領域内）に配置さもている。走査
信号線ＯＬは、第１図及び第３図に示すように、列方向
に延在し、行方向に複数本配置されている。映像信））
線ＤＬは、行方向に延在し、列方向に複数本配置されて
いる。
ｔ’＝’を膜トランジスタＴＰＴは、主に、ゲート電極
ＧＴ、絶縁膜Ｇｌ、ｊ型（真性、１ｎｔｒｉｎｓｉｃ、
　４電型決定不純物がトープされていない）非晶質Ｓｉ
半導体層ＡＳ、一対のソース電極ＳＤＩ及びドレイン電
極ＳＤ２で構成されている。なお、ソース・ドレインは
本来その間のバイアス極性によって決まり、本表示装置
の回路ではその極性は動作中反転するので、ソース・ド
レインは動作中入れ替わると理解されたい、しかし以下
の説明でも、便宜上一方をソース、他方をドレインと固
定して表現する。
前記ゲート電極ＧＴは、第１図の平面図に示すように（
左下及び右下に描かれている）、走査信号線ＯＬから行
方向（第１図において上方向）に突出する丁字形状で構
成されている（丁字形状に分岐されている）。つまり、
ゲート電極０１′は、映像信号線ＤＬと実質的に平行に
延在するように構成されている。ゲート電極ＧＴは、薄
膜Ｉ−ランジスタＴ　Ｆ　Ｔの形成領域まで突出するよ
うに走査信号線ＯＬに連続して形成されている。
ソース・ドレイン電極ｉ極ＳＤ１、ＳＤ２は１型Ｓｉ層
ＡＳに高濃度Ｎ型Ｓｉ層Ｎ゛を介して非整流接触してお
り、両電極間をまたぐようにゲート電極ＧＴがその下方
にゲート絶縁膜ＧＩを介して配置されている。
走査信号線ＧＬは隣り合う２つの映像信号線ＤＬ間で幅
が広くなるように（第１図では下方にふくらんでいる）
形成されており、この広がり部分はコンデンサＣａｄｄ
の−っの電極（下方電極ＣＬ）を構成する。コンデンサ
Ｃａｄｄの他方の電極はその上方に位置し、ソース・ド
レイン電極ＳＤｉ、ＳＤ２と同レベルの層で形成された
電極（上方電極ＣＨ）で構成される。第２Ｂ図に示した
断面構造から明らかなように、コンデンサＣａｄｄは上
述の上下電極ＣＨ，ＣＬとその間にはさまれた絶縁膜Ｇ
Ｉと１型Ｓｉ層ＡＳがら成る絶縁体で構成されている。
上部電極ＣＨの下方に位置する高′ａ度Ｓｉ層Ｎ゛は、
コンデンサ機能上では電極板として働き、以下上部電極
ＣＨとＮ１層をひっくるめて上部電極ＣＨと称す。上述
の絶縁体（Ｇ■とＡＳの積層体）は図の左端部分で途切
れるようにパターニングされており、それによって上部
電極ＣＨが画素化１４ＰＩＸにオーミック接触すること
ができる。従って、このコンデンサＣａｄｄは、ある走
査線ＯＬ（下側）で駆動されるＴＰＴに接続された画素
化ｌ４ＰＩＸと、隣りの走査線ＧＬ（上側）との間に形
成されている。コンデンサＣａｄｄは、ゲート電ｊ４４
　Ｇ　Ｔとソース電極ＳＤｉとの間に形成される寄生容
量と走査線ＯＬに印加される走査パルスの変化に起因す
る静電ノイズを軽減したり、ＴＰＴがオフした後の映像
情報の記憶時間を長く働きがあり、液晶層ＬＣとそれを
はさむ対向電極（ＰＩＸ、ＩＴＯ２）で構成される液晶
の容量に交流的には実質的に並列に接続される、いわば
補助８歇として働く。
次に第２Ａ図を参照して、液晶表示パネルの全体構造を
説明する。
簿膜トランジスタＴＰＴ及び透明画素電極ＰＩＸ上には
、保護膜ＰＳＶＩが設けられている。保護膜ＰＳＶ１は
、主に、薄膜トランジスタ’Ｉ”　ｌ”　Ｔを湿気等か
ら保護するために形成されており、透明性が高くしかも
耐湿性の良いものを使用する。
保護膜ＰＳＶＩは、例えば、プラズマＣＶＤで形成した
酸化珪素膜や窒化珪素膜で形成されており、８０００［
人］程度の膜厚で形成する。
薄膜トランジスタＴＰＴは、ゲート電極ＧＴに正のバイ
アスを印加すると、ソース−ドレイン間のチャネル抵抗
が小さくなり、バイアスを零にすると、チャネル抵抗は
大きくなるように構成されている。
液晶ＬＣは、下部透明ガラス基板ＳＵＢ　１と」二部透
明ガラス基板５ＵＢ２との間の、液晶分子の向きを設定
する下部配向膜０ＲＩＩ及び上部配向膜０ＲＩ２の間に
封入されている。
下部配向膜０ＲＩＩは、下部透明ガラス基板５ＵＢＩ側
の保護膜ＰＳＶＩの上部に形成される。
上部透明ガラス基板５ＵＢ２の内側（液晶側）の表面に
は、カラーフィルタＴＸ　Ｉ　Ｌ、保護膜ＰＳ■２．共
通透明電極（ｃＯＭ）ＩＴＯ２及び前記上部配向膜０Ｒ
Ｉ２が順次積層して設けられている。
前記共通透明電極ＣＯＭは、下部透明ガラス載板５ＵＢ
１側に画素毎に設けられた透明画素電極ＰＩＸに対向し
、複数の画素電極ＰＩＸに対して共通となるように構成
されている。この共通透明電極ＣＯＭには、コモン電圧
ｖｃｏｌ＋が印加されるように構成されている。コモン
電圧Ｖｃｏｍは、映像信号線ＤＬに印加されるロウレベ
ルの駆動電圧Ｖ　ｄ　ｍｉｎとハイレベルの駆動電圧Ｖ
ｄｍａｘとの中間電位である。
カラーフィルタｌ”　Ｉ　Ｌは、アクリル樹脂等の樹脂
材料で形成される染色Ｊｂ材に染料を着色して構成され
ている。カラーフィルタＦＩＬは、画素に対向する位置
に各画素毎に構成され、染め分けられている。すなわち
、カラーフィルタＦＩＬは、画素と同様に、隣接する２
本の走査信号線ＯＬと隣接する２本の映像信号線ＤＬと
の交差領域内に構成されている。
カラーフィルタｌ”　Ｉ　Ｌは、次のように形成するこ
とができる。まず、上部透明ガラス基板５ＵＢ２の表面
にゼラチンのような染色基材を形成し、フォトリソグラ
フィ技術で赤色フィルタ形成領域以外の染色基材を除去
する。この後、染色基材を赤色染料で染め、固着処理を
施し、赤色フィルタＲを形成する１次に、同様な工程を
施すことによって、緑色フィルタＧ、青色フィルタＢを
順次形成する。
このように、カラーフィルタＦＩＬの各色フィルタを各
画素と対向する。交差領域内に形成することにより、カ
ラーフィルタＦＩＬの各色フイルタ間に、走査信号線Ｇ
Ｌ、映像信号線ＤＬの夫々が存在するので、それらの存
在に相当する分、各画素とカラーフィルタＦＩＬの各色
フィルタとの位置合せ余裕寸法を確保する（位置合せマ
ージンを大きくする）ことができる、さらに、カラーフ
ィルタＦＩＬの各色フィルタを形成する際に、異色フィ
ルタ間の位置合せ余裕寸法を確保することができる。
保護膜ＰＳＶ２は、前記カラーフィルタＦＩＬに含まれ
ている染料が液晶ＬＣに漏れることを防止するために設
けられている。保護膜ＰＳＶ２は、例えば、アクリル樹
脂、エポキシ栢脂等の透Ｉ９ｆ樹脂材料で形成されそい
る。
この液晶表示装置は、下部透明ガラス載板５ＵＢｌ側、
上部透明ガラス基板５ＵＢ２側の夫々の層を別々に形成
し、その後、上下透明ガラス基板５ＵＢＩ及び５ＵＢ２
を重ね合せ、両者間に液晶ＬＣを封入することによって
組み立てられる。
前記液晶表示部の各画素は、第３図に示すように、走査
信号、１％０Ｌ（Ｙｉ）が延在する方向と同一列方向に
複数配置され、画素列Ａ　ｉ、　、　Ａ　ｉ　＋ｌ。
Ａｉ＋２．・・・の夫々を構成している。各画素列Ａ１
１Ａ　ｘ　＋ｌ、　Ａ　ｉ＋２．・・・の夫々の画素は
、薄膜トランジスタＴＰＴ及び透明画素電極ＰＩＸの配
置位置を同一に構成している。つまり、画素列Ａｌ＋１
゜Ａｉ＋３（図示せず）・・・の夫々の画素は、薄膜ト
ランジスタＴＰＴの配置位置を左側、透明画素電極ＰＩ
Ｘの配置位置を右側に構成している。画素列Ａ　ｘ　”
　ｌ　ｖ　Ａ　ｌ÷３・・・の夫々の行方向の隣りの画
素列Ａｉ、Ａｉ÷２．・・・の夫々の画素は１画素列Ａ
ｌ＋１１Ａ　ｘ　”　３　ｔ・・・の夫々の画素を前記
映像信号線ＤＬに対して線対称で配置した画素で構成さ
れている。
すなわち、画素列Ａｉ、Ａｉ÷２．・・・の夫々の画素
は、薄膜トランジスタＴＰＴの配置位置を右側。
透明画素電極ＰＩＸの配置位置を左側に構成している。
そして、画素列Ａｉ、Ａｉ＋２．・・・の夫−々の画素
は、画素列Ａ　ｉ　＋ｌ　＠　Ａ　ｉ　＋３ｇ・・・の
夫々の画素に対し、列方向に半画素間隔移動させて（ず
らして）配置されている。つまり１画素列Ａｉの各画素
間隔を１．０（１，０ピツチ）とすると１次段の画素列
Ａｉ＋１は、各画素間隔を１．０とし、前段の画素列Ａ
ｉに対して列方向に０．５画素間隔（０，５ピツチ）ず
れている。各画素間を行方向に延在する映像信号線ＤＬ
（Ｘｉ）は、各画素列Ａ間において、半画素間隔分（０
，５ピツチ分）列方向に延在するように構成されている
。
このように、液晶表示部において、薄膜トランジスタＴ
ＰＴ及び透明画素電極ＩＴＯの配置位置が同一の画素を
列方向に複数配置して画素列Ａを橋成し、画素列Ａの次
段の画素列Ａを、前段の画素列Ａの画素を映像信号線Ｄ
Ｌに対して線対称で配置した画素で構成し、次段の画素
列を前段の画素列に対して半画素間隔移動させて構成す
ることにより、第４図（画素とカラーフィルタとを重ね
合せた状プルにおける要部平面図）で示すように。
前段の画素列Ａの所定色フィルタが形成された画素（例
えば、画素列Ａｉの赤色フィルタＲが形成された画素）
と次段の画素列Ａの同一色フィルタが形成された画素（
例えば、画素列Ａｉ＋１の赤色フィルタＲが形成された
画素）とを１．５画素間隔（１゜５ピツチ）Ｍ隔するこ
とができる。つまり、前段の画素列Ａの画素は、最っと
も近傍の次段の画素列の同一色フィルタが形成された画
素と常時１．５画素間隔分離隔するように構成されてお
り、カラーフィルタＦＩＬはＲＧＢの三角形配置構造を
構成できるようになっている。カラーフィルタＦＩＬの
ＲＧＢの三角形配置構造は、各色の混色を良くすること
ができるので、カラー画像の解像度を向上することがで
きる。
また、映像信号線ＤＬは、各画素列Ａ間において、半画
素間隔分しか列方向に延在しないので、隣接する映像信
号線ＤＬと交差しなくなる。したがって、映像信号線Ｄ
Ｌの引き回しをなくしその占有面積を低減することがで
き、又映像信号線ＤＬの迂回をなくし多層配線構造を廃
止することができる。
この液晶表示部の構成を回路的に示すと、第５図（液晶
表示部の等価回路図）に示すようになる。
第５図に示す、Ｘ　ｉ　Ｇ　、　Ｘ　ｉ　＋　Ｉ　Ｇ　
、・・・は、緑色フィルタＧが形成される画素に接続さ
れた映像信号線［Ｉ　Ｌである。Ｘｌ）３．Ｘｉ＋ＩＢ
、・・・は、音色フィルタＢが形成される画素に接続さ
れた映像信号線ＤＬである。Ｘ　ｉ　＋　Ｉ　Ｒ、Ｘ　
ｉ　＋　２　Ｒ、・・は、赤色フィルタＲが形成される
画素に接続された映像信じ・線ＤＬである。これらの映
像信号線Ｉ〕Ｌは、映像信号駆動回路で選択さオＬる。
Ｙｉは前記第３図及び第７図に示す画素列Ａｉを選択す
る走査信号線ＧＬである。同様に、Ｙｉ＋ｌ、Ｙｉ＋２
．・・・の夫々は、画素列Ａ　ｉ　＋１．　Ａ　ｉ　＋
２．・・・の夫々を選択する走査信号線ＧＬである。こ
れらの走査信号線ＧＬは、垂直走査回路に接続されてい
る。
前記第２Ａ図の中央部は一画素部分の断面を示している
が、左側は透明ガラス基板５ＵＢ１及び５ＵＢ２の左側
縁部分で外部引出配線の存在する部分の断面を示してい
る。右側は、透明ガラス基板ＳＵＢ　を及び５ＵＢ２の
右側縁部分で外部引出配線の存在しない部分の断面を示
している。
第２Ａ図の左側、右側の夫々に示すシール材ＳＬは、液
晶ＬＣを封止するように構成されており、液晶封入口（
図示していない）を除く透明ガラス１人板５ＵＩ３１及
び５ＵＢ２の縁周囲全体に沿って形成されている。シー
ル材ＳＬは１例えば、エポキシ樹脂で形成されている。
前記上部透明ガラス基板５ｔＪＢ２側の共通透明電極Ｃ
ＯＭは、少なくとも一個所において、銀ペースト材ＳＩ
Ｌによって、下部透明ガラス基板５ＵＢＩ側に形成され
た外部引出配線に接続されている。この外部引出配線は
、透明電極層ＩＴＯＬで形成される。
前記配向膜０ＲＩＩ及び０ＲＩ２、透明画２３電極ＰＩ
Ｘ、共通透明電極ＣＯＭは、シール材ＳＬの内側に形成
される。偏光板ＰＯＬは、下部透明ガラス基板ＳＵＢ　
１、上部透明ガラス基板５ＵＢ２の夫々の外側の表面に
形成されている。
次に第１図〜第４図に示す液晶表示パネルの等価回路と
動作を第５図を参照して説明する。
第５図の右上のピクセルを例にして説明すると、このピ
クセルの画素電極ＰＩＸは赤色のフィルタＲと対応して
形成されており、ｉ＋２番目のドレイン線Ｄ　（Ｘｉ＋
２Ｒ）とｉ番目の走査線Ｇ（Ｙｉ）とによって薄膜トラ
ンジスタＴＰＴを通じてアクセスされる。画素電極ＰＩ
Ｘは補助容量Ｃａ　ｄ　ｄによって隣りのｉ＋１番目の
走査１１’Ｙｉ＋１に静電結合される。この補助容量Ｃ
ａｄｄの画素電極ＰＩＸに接続される電極とｉ＋２番目
の赤色信号線Ｘｉ＋２Ｒ及び緑色信号線Ｘｉ÷２Ｇ　（
図示せず）との間には寄生薄膜トランジスタＱ□、Ｑ２
が形成される。この寄生トランジスタＱ□及びＱ２はそ
れぞれ第１図の左上及び右上に示されており、補助容量
の上部型ｔ４　ＣＨが両トランジスタの共通ソース電極
となり、左側及び右側の信号線ＤＬがトランジスタＱ□
ｅＱ２の各ドレイン電極となり、これらのソース、ドレ
イン電極を横切る走査線ＯＬが両トランジスタの共通ゲ
ート電極となる。
第５図に戻って１本表示回路の動作を説明すると、例え
・ば走査線Ｙｉがアクティブにされているとき、ｉ行の
画素電極ＰＩＸには映像信号駆動回路から信号電圧が印
加され、この電圧は液晶の容にや補助容量Ｃａ　ｄ　ｄ
に書き込まれる。このとき、液晶の共通電極及びｉ＋１
番目の走査線Ｙｉ＋１の電位は関連した所定の直流電位
となっており、言い換えれば両者共に交流的接地電位で
あるので。
補助容ＩＣａｄｄは液晶の容量に等価的に並列に接続さ
れたことになる。つまり、映像情報の書き込み後薄膜ト
ランジスタＴＰＴがオフしてから次にオンする迄の期間
、補助容量Ｃａｄｄはその書き込み電圧を維持するのを
補助する働きがある。
なお、次にｉ　＋　１　ｍ　［ｌの走査線Ｙｉ＋１がア
クティブにされたとき、ｉ行の寄生トランジスタＱ工。
Ｑ２がオンし、本来ｉ＋１行に印加されるべき映像信号
がこれら寄生トランジスタを介してｉ行の画素電極にも
印加されてしまう、従って、寄生トランジスタＱ工、Ｑ
２がオンしたとき画素電極ＰＩＸには誤った、余計な映
像情報が書き込まれる。
この対策として、第５図の回路図では走査の方向を下か
ら上へと行なえば良い。例えば、ｉ＋１番目の走査線Ｙ
ｉ＋１をアクティブにしたとき、ｉ行の画素電極には誤
った映像信号が書き込まれるが、次にｉ番目の走査線Ｙ
ｉをアクティブにすることにより、ｉ行の画素電極はす
ぐに正しい情報に書き換えられ（書き直され）、次にＹ
ｉ−１（図示せず）の走査線がアクティブにされてから
、再びＹｉ＋１の走査線がアクティブにされる直前迄、
ｉ行の正しい情報は記憶・表示され続け、従って、１画
面の走査期間でみれば上述した誤書き込みの期間はほぼ
無視できるようになる。例えば走査線の数を６００とす
ると、誤書き込みの期間はｌ／６００となり、視覚上は
問題とならない。その走査を逆（例えば第５図では上か
ら下）にすると、誤情報の蓄積時間は５９９　／　Ｆ３
００となり寄生効果の問題が大きくなる。
第１図の左上でａの記号で示した部分では、非晶質Ｓｉ
層Ａｓ及びゲート絶縁膜Ｇｌの境界線ＡＳ−ＧＩ（第２
マスク輪郭線＃２）がゲート線ＧＬに重なるように上方
に細長く延長されている。
この細長い延長部分の断面を第２Ｃ図に示す。同図から
判るように、ドレイン線ＤＬと補助容＋１ｉ１Ｃａｄｄ
の上部電極ＣＩ−■のほぼ中央で、非晶質Ｓｉ層ＡＳ及
びゲート絶縁膜ＧＩが分断されている。
この分断部周辺にはクロム等の不透明な材料から成るゲ
ート電横層ｇが形成されていないので、バックライト光
等が５ＵＢＩ側から当たるとそのまま上方に光が漏れ、
もしこの部分で非晶質Ｓｉ層ＡＳが図の左右で連続して
いたならば、その漏れ光によって非晶質Ｓｉ層ＡＳに電
子と正孔の対が発生し、その漏れ光によって非晶質Ｓｉ
層ＡＳが導電性をシｊＦび、ドレイン線ＤＬ　（ＸｉＧ
）とコンデンサ上部電極ＣＩＩとが常時導通する恐れが
あり、或は両者の間にリーク電流が流れてしまうｉ＋、
ｒ飽性がある。
従って、非晶質Ｓｉ層ＡＳの分断部はこのような光導電
作用を防止する働きがあり、遮光効果のあるゲート線Ｇ
Ｌに食い込むところ迄延長しておくことが好ましい。
同様に、第１図において、右上のｂ、左下のＣ及びｄの
切り込みパターンはそれぞれ、コンデンサ上部電極ＣＨ
とデータ線ＤＬ（ＸｉＢ）間、走査線Ｙｉがアクティブ
になったときの、ドレイン線Ｘ　ｉ　ＧとＸｉＢ間及び
ソース電極ＳＤＩとｉ−１行のコンデンサ」二部電極Ｃ
０間の光導電を防止する。
次に基板Ｓ　Ｕ　Ｂ　ｌ側の保護膜ＰＳＶＩ　（第２Ａ
図参照）を形成する前迄の製造方法を第６図を用いて説
明する。
第６図において、右側の（Ａ）〜（Ｍ）は各製造工程を
表わす流れ図であり、左側の４つの断面図はそれぞれ工
程（ｃ）、（Ｇ）、（Ｊ）及び（Ｍ）を宛ｒした段階の
中央部分に対応する第２Ａ図の図である。
以下、第６図の流れ図に従った順で製造プロセスを説明
する。
（Ａ）洗浄したガラス基板ＳＵＢ］に透明導電材である
インジュウム・錫酸化物（Ｉ　’１’　ＯｌＩｎｄｉｕ
ｍ−Ｔｊｎ−Ｏｘｉｄｅ）　ｉをスパッタリング法で約
１．２００人の厚さに形成する。この層は画素電極ＴＪ
　Ｉ　Ｘ及びパネル周辺の外部引き出し配線として利用
される。
（１３）ゲート電極Ｇ　Ｔ、走査線Ｇ丁４、補助容［、
ｉＨｃ。
ａｄｄの下部電極ＣＬとして利用するため、好ましくは
遮光性のある導電材としてクロムが使用され、スパッタ
リング法によりクロム膜ｇが透明導電材層ＩＴＯ上に約
１，２００人の厚さに形成される。
（ｃ）クロム膜に七にフォトレジストが塗布され、マス
クによる選択露光ののち現像処理が行われ、Ｃｒ膜及び
ＩＴＯ膜を残したい部分」−のみにフォトレジストＲＥ
ＳＩが残される。このパターンは第１図の＃１で示して
いるように、画素型ｊＪＡＰＩＸ、ゲート電極（ＪＴ、
走査線ＯＬ及びコンデンサの下部電極ＣＬに対応する部
分にフォトレジストが残される。
（Ｌ））工ＰＡ（ｃ）で残されているフォトレジストＲ
Ｅ　Ｓ　１をマスクにして、Ｃｒ膜がエツチング液によ
り選択的に除去される。
（Ｌ：　）上記フォトレジスト又は残存のＣｒ膜をマス
クとしてＩＴＯＩＩ’Ｊがエツチング液により選択的に
除去され、しかる後にフォトレジストも全て除去される
。
（ド）パターニングされたＣｒ膜及び工１゛０膜がその
」二に形成された基板５ＵＢＩをプラズマＣＶＤ装置の
中に入れ、還元性プラズマ雰囲気中でＳｉ、Ｎ４膜から
成る絶縁膜Ｇ　Ｉを約３゜０００〔人〕の厚さに形成す
る。このとき、酸化物を含む膜工’■’　０はＣｒ・膜
に覆われているので、その酸化物がＳｉ３Ｎ、のデポジ
ションに悪影響を与えない。引き続き、鶏＋Ｎ　Ｓ　Ｕ
Ｂｌを外部にさらすことなく、供給ガスの成分を変えて
導電型決定不純物のドープされていないｉ型非晶質シリ
コン層ＡＳを約２，０００Ｃ人〕の厚さに形成し、続い
てリンを含んだガスを供給することにより高濃度のＮ型
非晶質シリコン層Ｎ１を約２００　Ｃ人〕の厚さに形成
する。
（Ｇ）工′ＰＡ（ｃ）と同様な写真処理技術により、フ
ォトレジストＲＥ　Ｇ　２をパターニングし、その後レ
ジストＲＥ　Ｓ　２を除去する。
（ＩＩ）残したレジストＲＥ　Ｓ　２をマスクにして、
高濃度層Ｎ１、ｉ型Ｓｉ層ＡＳ及びシリコンナイトライ
ド層Ｇ１をプラズマ処理装置で除去する。このときの残
されたＳＩ層ＡＳ等のＶｉｔ面形状は第１図の＃２で示
している。
ＳｉＭＮ”及びＡ、　Ｓは透過率を」二げるために画素
電極ＰＩＸを形成する部分より少し大きめの部分及びリ
ーク電流パスを断ちたい部分ａ　”　ｄが除去される。
絶縁膜ＧＩもＳｉＭＮ。
及びＡＳと同じパターン形状に除去されるが、ソース電
極ＳＤＩ及びコンデンサ上部電極Ｃ１１と画素型１４Ｐ
ＩＸの縁部分とがオーバラップする部分でＳｉλ４ＡＳ
及び絶縁膜ＧＩを除去することは両者の電気的接続をは
かるというねらいがある。
（Ｉ）基板５ＵＢ１全面にアルミニウム膜ｄをスパッタ
リング法に約５，０００　Ｃ人）の厚さに形成する。
（Ｊ）写真処理技術により、レジストｒ＜　Ｅ　Ｓ　３
を第１図の＃３で示すような形状に現像する。
（Ｋ）基板ＳＵＢ　１をエッチ液に浸し、レジストＲＥ
　Ｓ　３をマスクとしてアルミニウム膜を除去し、ソー
ス、ドレイン電極ＳＤ１及びＳ　Ｄ２、コンデンサ」一
部電極ＣＨ及び信号線ＤＬを形成する。Ａ　ＱＩＩｉｄ
のエッチ液はＩ　’Ｉ”　（：）膜を溶かし易いが、Ｉ
ＴＯ膜はＣｒ膜で覆われているのでそのような問題はな
い。
（Ｌ）、Ｔｆ極ＳＤＩ、ｓｒ二）２、ＣＩＩが残ってい
ない部分では電気抵抗の但、い高濃度層Ｎ゛を必要とし
なかったり、戒はむしろ悪影響（リーク電流の原因とな
る）ｔ−与えるので、ＡＱ膜と同じパターンで高濃度層
Ｎ°をプラズマ処理により除去する。この場合、不要な
Ｎ゛層が完全に除去されるよう第１Ｉ：ｌｓｉ層ＡＳが
少し削られる程度にプラズマ処理が施される。
（Ｍ）工程（Ｌ）では、画素電極ＰＩＸ部分に不透明な
（、ｒ膜が残っているので、レジストＲＥＳ３或は残っ
ているＡβ膜をマスクとしてＣｒ膜をエツチングする。
このとき、ゲート電極ＧＴ、走査線ＧＬ及びコンデンサ
下部電極ＣＬ上には前述した第１マスクパターン＃１に
よって、５ｉｋ４ＡＳ及び絶縁膜ＧＩが残されているの
で、必要なＣｒ膜はエツチングされない。
本実施例によれば、ゲート電極及びその配線、コンデン
サ下部電極及びその配線とｖ４素電極とが同じ第１のマ
スクパターン＃１によって区別されずにパターニングさ
れるが、絶縁層ＧＩ等をパターニングする第２のマスク
パターン＃２とソース・ドレイン電極等をパターニング
する第３のマスクパターン＃３とを組合せることによっ
て、画素電極部分をＷ川のマスクパターンを用いること
なくパターニングできる・ （実施例■） 、第７図は本発明の他の実施例を示す１画素の平面パタ
ーン図であり、第８Ａ図及び第８Ｂ図はそれぞれ第７Ｚ
の切ｐＩＲ線８Ａ−８Ａ及び８Ｂ−８Ｂにおける断面図
である。
本実施例の実施例１と異なる特徴点は下記の通りである
。
（１）非晶質ｉ型Ｓｉ層ＡＳのみをパターニングする専
用のマスクパターン＃４を追加した。
（２）Ｓｉ）Ｃ４ＡＳはＮ膜トランジスタ’Ｉ’　Ｆ　
Ｔ　ｌ〜ＴＦＴ３及びゲート線ＯＬとドレイン線ＤＬが
交差する部分のみに限定して形成した。
（３）＃膜トランジスタＴＰＴ、画素電極ＰＩＸ及び補
助界１４Ｃａｄｄから成る単位画素（同じドレイン線Ｄ
Ｌ及びゲートｓＧＬで駆動される画素）を３つに分割し
た。
（４）薄膜トランジスタＴＰＴＩ〜３の部分におけるｉ
型ＳｉＭＡＳはゲート電極ＧＴによって完全に覆われる
（下から見て）ようにした。
次に特徴点（２）〜（４）の具体的な構成及び効果を説
明する。
［特徴点（２）］ 補助容量Ｃａ　ｄ　ｄ　１〜Ｃａ　ｄ　ｄ　３は第８１
３図に示すように、上部電極ＣＩＩ及び下部電極Ｃ，Ｌ
間の絶縁膜はゲート絶縁層Ｇｌの１層のみとなり（第２
Ｂ図と比較してＳＬ層Ｎ°及びＡＳが間に入らない）、
単位面積当たりの容に値を大幅に増やすことができる。
ゲート線ＯＬとドレイン線ＤＬの交差する部分にはゲー
ト絶縁膜ＧＩに加えてＳ　ｉ　）ｐ４　Ａ　Ｓが介在す
るので、写真処理時のゴミ等に起因するゲート線、ドレ
イン線間の短絡を防止することができる。
この効果は後で製造方法を説明するときに明らかとなる
であろう。
［特徴点（３）］ 表示パネルの全体の有効表示面積を大きくする場合１画
素数を一定とすると、１画素の面積も大きくする必要が
ある０画素が大きいとそれが欠陥である場合、肉眼では
白点或は黒点となってはっきりと判別される。第７図に
示すように、１画素を複数に分割すると、分割された全
てが欠陥でないかぎり、欠陥は小さく見える。従って、
分割していなければ欠陥数が多くて不良になっていたで
あろう表示パネルも、分割方式によれば、一画素がまる
まる欠陥となる確率が極めて小さくなり、歩留が向上す
る。
分割する対象は、画素電極ＰＩＸは勿論のことであるが
、薄膜トランジスタＴＰＴの欠陥率が高いためＴＰＴも
含まれる。ＴＦ’ｒ及びＰＩＸを分割するのに伴って補
助容量Ｃａｄｄも分割される。
本実施例では分割数を３としたが、■画素当たりの分割
数は肉眼で判別できる最小の大きさと１画素の面積とを
勘案して決めれば良い。画、÷３電極ＰＩＸＩ〜３の面
積、トランジスタＴＰＴ１〜３０チャンネル幅／チャン
ネル長（Ｗ／Ｌ）や補助界−にＣａｄｄｌ〜３の容猜値
はほぼ同一とされる。
分割された薄膜トランジスタＴ　Ｆ’　Ｔ　１〜３は同
じ走査線Ｙｉと同じ信号線ＤＬに、補助界５１　Ｃａｄ
　ｄ　１〜３の下部電極ＣＩ■も同じ走査線Ｙ　ｉ、、
につながれ、分割に伴う配線の追加は零とされる。
トランジスタＴ　Ｐ　Ｔ１〜３のチャンネル領域を形成
する非晶質Ｓｉ層ＡＳはそれらに共通とされ。
信号線ＤＬがＳｉ層ＡＳによる段差をまたぐ数、延べ長
さが低減され、断線の確率が減らされる。
補助容１夜Ｃａ　ｄ　ｄ　１〜３の部分にはＳｉ層ＡＳ
がないので、分割によって寄生トランジスタが作られる
心配がない（第１図でＣａ　ｄ　ｄをｌｌｔ純に３分割
すると、Ｓｉ層ＡＳが存在するので寄生トランジスタが
それらの間にできる）。
［特徴点（４）コ ゲート電極ＧＴは、第７図に示されているようしこ、゛
ト導体層ＡＳを完全に覆うよう（下方からみて）それよ
り太き［１に形成される。従って、）、（板５ＵＢＩの
下方に蛍光灯等のバックライトを取付けた場合、この不
透明のＣｒゲート電極ＧＴが影となって、半導体［ＡＳ
にはバックライト光が当たらず、前述した光照射による
導電現象すなオ〕もＴＰＴのオフ特性劣化は起きにくく
なる。なお。
ゲート電極ＧＴの本来の大きさは、ソース・ドレイン電
極ＳＤＬとＳＤ２間をまたがるに最低限必要な（ゲート
電極とソース・ドレイン電極の位置合°わせ余裕分も含
めて）幅を持ち、チャンネル幅Ｗを決めるその奥行き長
さはソース・ドレイン電極間の距離（チャンネル長）Ｌ
との比、即ち相１１：コンダクタンスｔ！、ｍを決定す
るファクタＷ／Ｌをいくつにするかによって決められる
。
本実施例におけるゲー１へ電極の大きさは勿論、」二連
した本来の大きさよりも大きくされる。
なお、必要であれば基板５ＵＩ３２側からのトランジス
タＴＰＴＩ〜３等に対する遮光は基板５ＵＢｚ側にクロ
ム層等のパターン或は有機フィルタ層のパターン等を設
けることによって達成できる。
第９図及び第１０図は、実施例Ｉの第３図及び第４図と
同様、それぞれ第７図のピクセルを複数個配列したもの
及びそれにドツト状のカラーフィルターを対応させたも
のに相当し、説明は実施例Ｉと同様であるので省略する
。
次に、第７図〜第１０図に示す液晶表示装置の等価回路
、１ψ動方法及び動作を説明する。
第１１図は１画素の等価回路を示す図であり、第７図等
で分割したものにつけた添字は省略する。
ＣＥＳは薄膜１−ランジスタフ１’　Ｆ　’ｒのゲート
電極ＧＴ及びソース電極ＳＤＩで形成される重ね合せ容
量である。重ね合せ容量Ｃｇｓの誘電体膜は絶縁膜Ｇ■
である。ＣｐＬｘは透明画素電極ＩＴ（、）１（ＰＩＸ
）及び共通透明画素電極ＩＴＯ２（ｃＯＭ）間で形成さ
れる液晶容量である。液晶容量Ｃρｉｘの誘電体膜は液
晶ＬＣ１保護膜ＰＳＶＩ及び配向膜０ＲＩＩ、２である
。Ｖｉｅは中点電位である。
１前記保持容量索子Ｃａｄｄは、ＴＦＴがスイッチング
するとき、中点電位（画素電極電位）Ｖｉａに対するゲ
ート電位変化ΔＶにの影響を低減するように働く。この
様子を式で表すと ΔＶ　ｌｃ　＝　（（ｃｇｓ／　（ｃｇｓ＋Ｃａｄｄ＋
Ｃｐｉｘ）　）　ＸΔＶｇとなる。ここでΔｖ１ｃはΔ
Ｖｇによる中点電位の変化分を表わす、この変化分ΔＶ
ｌｃは液晶に加わる直流成分の原因となるが、保持容量
Ｃａｄｄを大きくすればする程その値を小さくすること
ができる。
また、保持容にＣａｄｄは放電時間を長くする作用もあ
り、ＴＰＴがオフした後の映像情報を長く蓄積する。液
晶ＬＣに印加される直流成分の低減は、液晶ＬＣの寿命
を向上し、液晶表示画面の切り替え時に前の画像が残る
所謂焼き付きを低減することができる。
前に述べたように、ゲート電極Ｇ　Ｔは半導体層ＡＳを
完全に覆うよう大きくされている分、ソース・ドレイン
電極ＳＤＩ、ＳＤ２とのオーバラップ面積が増え、従っ
て寄生容にＣｇｓが大きくなり中点電位ｖ１ｃはゲート
（走査）信号Ｖｇの影響を受は易くなるという逆効果が
生じる。しかし、保持容量ｃａｄｄを設けることにより
このデメリットも解消することができる。
前記保持容＠素子Ｃａｄｄの保持容量は、画素の書込特
性から、液晶容量Ｃｐｉｘに対して４〜８倍（４・Ｃｐ
ｉｘ＜　Ｃａｄｄ＜Ｌ　Ｃｐｉｘ）、重ね合せ容’ａｃ
ｇｓに対して８〜３２倍（Ｌ　Ｃ４ｓ＜　Ｃａｄｄ＜３
２・Ｃ４５）程度の値に設定する。
前記画素の透明画素電極ＰＩＸに保持容喰素子Ｃａｄｄ
を設けた液晶表示装置の液晶・表示部は、第１３図（液
晶表示部を示す等価回路図）に示すように構成されてい
る。液晶表示部は、画素、走査信号線ＧＬ及び映像４３
号線Ｄ　Ｌを含む単位基本パターンの繰返しで構成され
ている。容量電極線として使用される最終段の走査イ、
１号線ＧＬ（又は初段の走査信号線Ｇ　Ｌ　）は、第１
３図に示すように、共通透明画素電Ｔｈ、　ＣＯＭの電
位（Ｖｃｏｍ　）に接続する。共通透明画素電極ＣＯＭ
は、前記第２Ａ図に示すように、液晶表示装置の周縁部
において銀ペースト材ＳＬによって外部引出配線に接続
されている。しかも、この外部引出配線の導電層（ＩＴ
ｏｌ）は画素化ｔ４　ＴＪ　Ｉ　Ｘと同一製造工程で構
成されている。この結果、最終段の走査信号線ＧＬ（容
量電極線）は、共通透明画素電極ＣＯＭに簡ｌｉｔに接
続することができる。
このように、容量電極線の最終段を前記画素の共通透明
画素電極の電位（Ｖｃｏｍ　）に接続することにより、
最終段の容量電極線は外部引出配線の一部の導電層と一
体に構成することができ、しかも共通透明画素電極Ｃ，
ＯＭは前記外部引出配線に接続されているので、簡ｍな
構成で最終段の容量電極線を共通透明画素電極（’、　
ＯＭに接続することができる。
また、液晶表示装置は、先に本願出願人によって出願さ
れた特願８（１６２−９５１２５号−に記載される直流
相殺方式（ＤＣキャンセル方式）に基づき、第１２図（
タイムチャート）に示すように、走査信号線Ｌ１Ｌの駆
動電圧を制御することによってさらに液晶ＬＣに加わる
直流成分を低減することができる。第１２図において、
Ｖｉは任意の走査信号線ＯＬの駆動電圧、Ｖ　ｉ　＋　
１はその次段の走査信号線ＯＬの駆！ｌｉ圧である。Ｖ
ｃｃは走査信叶線ＯＬに印加されるロウレベルの駆動電
圧■ｄｍｉｎ　、　Ｖ　ｄ　ｄは走査信号線Ｇ　Ｌに印
加されるハイレベルの駆＃電圧Ｖｄｍａｘである。各時
刻し＝し、〜ｔ、における中点電位Ｖｌｃ（第１１図参
照）の電圧変化分Δｖｌ〜Δ■、は次のようになる。
１　＝　１１：Δｖ８＝−（ｃｇｓ／Ｃ）・ｖ２１＝１
．：ΔＶｚ　＝＋　（ｃｇｓ　／　Ｃ）　”　（Ｖ　ｌ
　＋　Ｖ　２　）　−（ｃａｄｄ／Ｃ）・Ｖ　２ し＝Ｌ、：八Ｖ、へ−（ｃｇｓ／ｃ）−Ｖ　１　＋（ｃ
ａｄｄ／Ｃ）・（Ｖ１＋Ｖ２） １　＝　１．　：　△Ｖ４＝　　（ｃａｄｄ／Ｃ）Ｖｌ
ただし１画素の合計の容ｑＨｃ＝ｃＨｓ＋ｃｐｉｘ＋ａ
ｄｄ ここで、走査信号線ＧＬに印加されるｆｇ、動電圧が充
分であれば（ド記（注］参照）、液晶ＬＣに加わる直流
電圧は。
Δ■、＋Δｖ４＝（ｃｔＪｄｄ−Ｖ２−Ｃｇｓ−ｖｌ）
／Ｃとなるので、　Ｃ：、：＋ｄｄ−Ｖ　２　＝　Ｃｇ
ｓ−Ｖ　ｌ　＝　Ｏとすると、液晶ＬＣに加わる直流電
圧はＯになる。
【注）時刻し４、ｔ２で走査線Ｖｉの変化分が中点電位
Ｖｉｅに影響を及ぼすが、ｔ２〜も、の期間に中点電位
ｖ１ｃは信号線Ｘｉを通じて映像信号電位と同じ電位に
される（映像信号の十分な書き込み）。液晶にがかる″
電位はＴ　Ｐ　Ｔがオフした直後の電位でほぼ決定され
る（ＴＦＴオフ期間がオン期間より圧倒的に長い）。
従って、液晶にかかる直流分の計算は、期間ｔ１〜ｔ、
はほぼ無視でき、’Ｉ’　Ｆ？　’ｒがオフ直後の電位
、即ち時刻ｔ１、し４における過渡時の影響を考えれば
良い。なお、映像信号Ｖｉはフレーム毎、或はライン毎
に極性が反転し、映像信号そのものによる直流分は零と
されている。
つまり、直流相殺方式は、重ね合せ界隈Ｃｇｓによる中
点電位■ｌｃの引き込みによる低下分を、保持容量素子
（：、ａｄｄ及び次段の走査信号線ＯＬ（容は電極線）
に印加される駆動電圧によって押し上げ。
液晶ＬＣに加わる直流成分を極めて小さくすることがで
きる。この結果、液晶表示装置は液晶ＬＣの寿命を向上
することができる。勿論、遮光効果を上げるためにゲー
トＧＴを大きくした場合、それに伴って保持容量ｃａｄ
ｄの値を大きくすれば良い。
この直流相殺方式は、第１４図（液晶表示部を示す等価
回路図）で示すように、初段の走査信号線ＧＬ（又は容
１を電極線）を最終段の容量電極線（又は走査信号線Ｇ
Ｌ）に接続することによって採用することができる。第
１４図には便宜上４本の定理信壮線ＧＬＬ、か記載され
ていないが、実際には数百程度の走査信は線Ｇ　Ｌが配
置されている。
初段の走査信号線ＯＬと最終段の容駄電横線との接続は
、液晶表示部内の内部配線或は外部引出配本犠によって
行う。
このように、液晶表示装置は、初段の走査信号線ＧＬを
最終段の容喰電極線に接続することにより、走査信号・
線ＧＬ及び容１（電極線の全べてを垂直定理回路に接続
することができるので、直流相殺方式（ＤＣキャンセル
方式）を採用することができる。この結果、液晶ＬＣに
加わる直流成分を低減することができるので、残品Ｌ　
Ｃの寿命を向ヒすることができる。
次に、本実施例の製造方法を第１５図を用いて説明する
。
前述したように本実施例ではＮ゛層及びｉ型Ｓｉ層Ａｓ
専用のマスクパターン＃４を追加した点が実施例■と異
なる点の１つであるが、それに伴って第１５図に示すよ
うに工程（Ｘ）及び（Ｙ）が追加されている。工程（Ｘ
）では第７図に示すマスクパターン＃４によって写真処
理をするもので、工程（Ｙ）と共に、薄膜トランジスタ
’Ｉ’　Ｆ　Ｔ　１〜３形成部及び信号線ＤＬと走査ａ
ＧＬの交差部以外の不要なＮ゛層及びＳｉ層ＡＳが更に
除去される。
なお、工Ｎ（Ｇ）〜（Ｙ）はその右のプロセスフロ（Ｇ
）ｖ〜（Ｙ）νに示すように、第２フオト・エッチと第
３フオト・エッチの順番を入れ替えても良い。この場合
、工程（Ｇ）ｖの第２フオトはマスクパターン＃４を、
工程（Ｘ）νの第３フオトはマスクパターン＃２を用い
る。第７図のように、シリコンナイトライド層ＧＩを除
去する部分（パターン＃２の内側）がＳｉ層ＡＳを除去
する部分（パターン＃４の外側）に完全に包含されてい
る場合は、工ｆＪＩｉ（Ｙ）ｖに入る直前では、ＳｉＮ
ｘを除去したい部分上のＳｉ層ＡＳは完全に除去されて
いるので、左側のプロセス（Ｇ）〜（Ｙ）に比べてＮ゛
及びＡＳのエツチングを１回少なくできる。また、工程
（Ｇ）ｖ〜（Ｙ　）Ｖの変形例では、走査線ＯＬと信号
線ＤＬの交差部において、Ｓｉ、１４Ａｓの写真処理・
エッチ工程がＳｉＮｘの写真処理・エッチ工程と独立に
されているので、写真処理用マスクについたゴミ等に起
因するピンホールが同じ位置にできる確率が極端に減る
ので、交差部における短絡不良を減らすことができる。
（実施例■） 第１６図は第７図のピクセルを改良したものであり、分
割した画素電極ＰＩＸＬ〜ＰＩＸ３の間隙をふさぐよう
に遮光用のアルミニウムＥｌｌ　Ｌ　Ｓ（ハツチ部分）
を設けたところが特徴点である。
このような遮光膜ＬＳを設けることによって、基板５Ｕ
Ｂ１側からのバックライト光等の光が分割画素電極間か
ら漏れてきても遮光膜ＬＳによって遮られるので、実施
例■に比べてコントラストが向上するという効果がある
。
遮光膜ＬＳは前述したソース・ドレイン電極ＳＤ１、Ｓ
　Ｄ２、信号線ＤＬやコンデンサ上部電極ＣＨと同じレ
ベルの層（アルミニウム）で形成されるので、このため
にプロセス工程を追加しなくても済む。
遮光膜ＬＳの周囲にはゲート絶縁膜Ｇ　Ｉのパターンが
設けられ、この遮光膜によって分割画素電極ＰＩＸＩ〜
３が短絡しないようにしている。
・以上、本発明者によってなされた発明を、前記実施例
に基づき具体的に説明したが、本発明は、前記実施例に
限定されるものではなく、その要旨を逸脱しない範囲に
おいて種々変更可能であることは勿論である。
例えば、本発明は、液晶表示装置の液晶表示部の各画素
を２分割或は４分割にすることができる。
ただし、画素の分割数があまり多くなると、開口率が低
下するので、上述のように、２〜４分割分割動妥当であ
る。
〔発明の効果〕
本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記のとおりであ
る。
酸化物を含む透明電極上に酸化物を含まない金属層で覆
った状態で、還元性雰囲気中でＳｉ、Ｎ４をデポジショ
ンしているので、透明ｆｆｌ＋４中の酸化物がＳｉ、Ｎ
４のデポジションに悪影響を与えない。
Ａ１層をエツチングする際ＩＴＯ膜（Ｉｎｄｉｕｍ−Ｔ
ｉｎ−Ｏｘｉｄｃ）はＣｒ膜によって覆われているので
、このエッチ液によってＩＴＯ膜が溶かされる心配はな
い。
本実施例によれば、ゲート電極及びその配線、コンデン
サ下部電極及びその配線と画素電極とが同じ第１のマス
クパターン＃１によって区別されずにパターニングされ
るが、絶縁層ＧＩ等をパターニングする第２のマスクパ
ターン＃２とソース・トレイン電極等をパターニングす
る第３のマスクパターン＃３とを組合せることによって
１画素電極部分を専用のマスクパターンを用いることな
くパターニングできる。
ゲート電極ＧＴを半導体層ＡＳより太き目に形成してい
るので、遮光効果が上がりＴ　ＦＴのオフ特性が向上し
、また、その場合ゲート・ソース間の重なり寄生容量Ｃ
ｇｓの増加によるマイナス効果分を補助容量Ｃａｄｄの
追加や、補助容１ｉＣａｄｄを走査信号Ｖｉに関連付け
て駆動することにより補償することができる。
液晶表示装置の液晶表示部の画素の点欠陥を低減するこ
とができると共に、黒むらを低減することができる。
また、前記画素の画素電極に構成される保持容・に素子
の一方の電極の断線を低減することができる。
また、前記初段又は最終段の容量電極線を共通画素電極
に簡単な構成で接続することができる。
また、直流相殺方式を採用し、液晶に加わる直流成分を
より低減することができるので、液晶の寿命を向上する
ことができる。
【図面の簡単な説明】
第１図は、本発明の実施例Ｉであるアクティブ・マトリ
ックス方式のカラー液晶表示装置の液晶表示部の一画素
を示す要部平面図、 第２Ａ図は、前記第１図の２Ａ−２Ａ切断線で切った部
分とシール部周辺部の断面図、第２　Ｂ　ｌ！；ｆｌ及
び第２Ｃ図は第１図の２Ｔ３−２Ｂ及び２Ｇ−２Ｇ切断
線における断面図、 第３図は、前記第１図に示す画素を複数配置した液晶表
示部の要部平面図。 第４図は、前記第３図に示す画素とカラーフィルタとを
重ね合せた状態における要部平面図、第５図は第１図〜
第４図に示す実施例の等価回路図、 第６図は第１図に示す素子の製造方法を示す図、第７図
は、本発明の実施例Ｕであるアクティブ・マトリックス
方式のカラー液晶表示装置の液晶表示部の一画素を示す
要部平面図であり、第８Ａ図及び第８Ｂ図はその８Ａ−
８Ａ及び８Ｂ−８Ｂ切断線における断面図、 第９図は、前記第７図に示す画素を複数配置した液晶表
示部の要部平面図、 第１０図は、前記第７図に示す画素とカラーフィルタと
を重ね合せた状態における要部下面図、第１１図は、前
記第７図に記載される画素の等価回路図、 第１２図は、直流相殺方式による走査信号線の駆動電圧
を示すタイムチャート、 第１３図、第１４図の夫々は、本発明の実施例■である
アクティブ・マＩ・リックス方式のカラー液晶表示装置
の液晶表示部を示す等価回路図、第１５図は第７図に示
す素子の製造方法を説明する図。 第１６図は本発明の実施例■を示す平面図である。 図中、ＳＵＢ・・・透明ガラス基板、ＯＬ・・・走査信
号線、ＤＬ・・・映像信号線、ＧＩ・・・絶縁膜、ＧＴ
・・・ゲート電極、Ａｓ・・・ｉ型半導体層、ＳＤ・・
・ソース電極又はドレイン電極、ＰＩＸ・・・画素電極
、ＰＳＶ・・・保護膜、ＬＳ・・・遮光膜、ＬＣ・・・
液晶、’１’　Ｆ　’Ｉ’・・・薄膜トランジスタ、Ｃ
ＯＭ・・・透明画素共通電極、ｇｏｄ・・・導電膜、Ｃ
ａｄｄ・・・保持容量素子、Ｃｙｓ・・・重ね合せ容量
、Ｃｐｉｘ・・・液晶容にである。 第２Ｂ図 ＬＩＬ 第８Ａ図 ＰＩＸ、ＩＴＯＩ 第６図 １５．・−パ （Ｍ）　　＠゛″ 第１１図 ｔｌ　ｔ２　ｔ’３　ｔ４

Claims (1)

  1. 【特許請求の範囲】 １、酸化物を含む透明導電層上を酸化物を含まない金属
    層で覆った状態で、還元性雰囲気中でシリコン・ナイト
    ライド層をデポジションすることを特徴とする薄膜形成
    方法。 ２、インジュウム・錫・酸化物を含む透明導電膜上をク
    ロム膜で覆った状態で、その上に形成されたアルミニウ
    ム膜を化学的に選択エッチングすることを特徴とする薄
    膜形成方法。 ３、（ａ）絶縁基板上に透明な第１の導電膜を形成する
    工程と、 （ｂ）上記第１の導電膜上に不透明な第２の導電膜を形
    成する工程と、 （ｃ）第１のマスクパターンに従って、上記両導電膜を
    選択的に除去し、ゲート電極、ゲート配線及び画素電極
    となるべき部分を残すようにパターニングする工程と、 （ｄ）絶縁層を形成する工程と、 （ｅ）上記絶縁層上に非晶質半導層を形成する工程と、 （ｆ）第２のマスクパターンに従って上記絶縁層をパタ
    ーニングする工程と、 （ｇ）ソース電極、ドレイン電極及びドレイン配線とな
    るべき第３の導電膜を形成し、それを第３のマスクパタ
    ーンに従ってパターニングする工程と、 （ｈ）上記第３の導電膜及び上記絶縁膜が残っていない
    部分の上記第２の導電膜を選択的に除去する工程とを具
    備して成ることを特徴とするアクティブマトリクス表示
    装置の製造方法。 ４、上記工程（ｃ）では上記第１のマスクパターンに従
    って、更に、コンデンサの下部電極となるべき部分の上
    記第１及び第２の導電膜を残し、上記工程（ｇ）では上
    記第３のマスクパターンに従って、更に、上記コンデン
    サの上部電極となるべき部分の上記第３の導電膜を残し
    、上記上下部電極間に上記絶縁層を残すようにしたこと
    を特徴とする特許請求の範囲第３項記載のアクティブマ
    トリクス表示装置の製造方法。
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