KR101211255B1 - 액정패널 및 그 제조 방법 - Google Patents

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Abstract

잔상이나 플리커를 억제할 수 있는 액정패널 및 그 제조 방법이 개시된다.
본 발명의 액정패널은, 화소를 정의하는 복수의 게이트 라인과 복수의 데이터 라인, 상기 게이트 라인에 연결된 게이트 전극, 상기 게이트 전극 상에 형성된 게이트 절연층, 상기 게이트 전극 상에 형성된 반도체층, 상기 데이터 라인에 연결된 U자형의 소스 전극 및 상기 소스 전극과 일정 간격 이격되며 적어도 두 개의 돌출부를 갖는 드레인 전극, 상기 소스 전극과 대향하여 드레인 전극과 일체형으로 연결되며 상기 게이트 라인과 중첩되어 형성된 보상 드레인 전극, 및 상기 드레인 전극에 연결된 화소 전극을 포함하며, 좌우 오버레이 틀어짐 발생 시 보상 드레인 전극과 게이트 라인 사이에 절연층을 매개로 형성된 보상 기생 용량을 통해 채널 영역의 게이트 전극과 드레인 전극 사이에 절연층을 매개로 형성된 기생 용량을 보상하여 총 기생 용량의 합을 일정하게 유지할 수 있고, 이를 통해 잔상이나 플리커가 억제될 수 있다.
보상 기생 용량, 균일도, 잔상, 플리커, 액정패널

Description

액정패널 및 그 제조 방법{liquid crystal panel and fabrication method thereof}
도 1은 종래의 횡전계방식 액정패널을 나타내는 평면도.
도 2는 도 1을 I-I'를 따라 절취한 횡전계방식 액정패널의 단면도.
도 3은 도 1의 액정패널의 단위 화소에 대한 등가회로.
도 4는 킥백전압에 의한 전압 왜곡을 나타낸 도면.
도 5는 본 발명의 일실시예에 따른 횡전계방식 액정패널을 나타내는 평면도.
도 6a 및 6b는 도 5의 선 II-II', Ⅲ-Ⅲ'를 따라 절취한 횡전계방식 액정패널의 어레이 기판의 단면도.
도 7a 내지 도 7c는 본 발명에 따른 횡전계방식 액정패널의 어레이 기판의 제조 공정을 도시한 단면도.
<도면의 주요부분에 대한 부호의 설명>
110 : 기판 120 : 게이트 라인
130 : 게이트 전극 150 : 공통 배선
170 : 공통 전극 190 : 게이트 절연층
210 : 반도체층 220 : 데이터 라인
230 : 소스 전극 250 : 드레인 전극
260 : 기생 용량 265 : 보상 드레인 전극
268 : 보상 기생 용량 270 : 보조 용량
280 : 박막 트랜지스터 290 : 보호층
310 : 콘택홀 330 : 화소 전극
본 발명은 액정패널 및 그 제조 방법에 관한 것으로서, 특히 잔상 및 플리커 억제를 통해 화질 저하를 방지할 수 있는 액정패널 및 그 제조 방법에 관한 것이다.
일반적으로 액정표시장치(LCD;Liquid Crystal Display Device)는 전계를 이용하여 액정의 광 투과율을 조절하여 화상을 표시한다. 이를 위하여, 액정표시장치는 액정화소들이 매트릭스 형태로 배열되어진 액정패널과, 이 액정패널을 구동하기 위한 구동회로를 구비하게 된다. 상기 액정패널에는 액정화소들 각각에 전계를 인가하기 위한 화소 전극들과 공통 전극이 구비된다. 화소 전극은 하부기판 상에 액정화소별로 형성되는 반면 공통 전극은 상부기판의 전면에 형성된다. 화소 전극들 각각은 스위칭 소자로 기능하는 박막 트랜지스터(Thin Film Transistor;이하 'TFT'라 함)에 접속된다. 화소 전극은 TFT를 통해 공급되는 데이터신호에 따라 공통 전극과 함께 액정화소를 구동하게 된다.
상기한 트위스트 네마틱(TN;Twisted Nematic) 방식의 액정패널과 더불에 최 근에는 횡전계방식(IPS;In-Plane Switching mode)의 액정패널이 사용되고 있다.
상기 횡전계방식 액정패널은 액정 분자를 기판에 대해서 수평을 유지한 상태로 구동시키기 위하여 두 개의 전극을 동일한 기판 상에 형성하고, 상기 두 개의 전극 사이에 전압을 인가하여 기판에 대해서 수평방향으로 전계를 발생시킨다.
도 1은 일반적인 횡전계방식 액정패널을 나타내는 평면도이며, 도 2는 도 1을 I-I'를 따라 절취한 횡전계방식 액정패널의 단면도이다.
도 1 및 도 2를 참조하면, 액정패널은 기판(11) 상의 게이트 라인(12)과 데이터 라인(22)의 교차점에 위치하는 TFT(28)와, 상기 TFT(28) 전극의 드레인 전극(25)에 접속된 다수의 화소 전극(33)과, 상기 화소 전극(33)과 소정 간격 이격되며 엇갈려서 형성된 공통 전극(17)과, 상기 게이트 라인(12)과 평행한 공통 배선(15)과 드레인 전극(25)이 중첩된 영역에 형성된 보조 용량(Cst, 27)을 구비한다.
상기 TFT(28)는 게이트 라인(12)에 연결된 게이트 전극(13), 데이터 라인(22)에 연결된 소스 전극(23), 콘택홀(31)을 통해 화소 전극(33)에 접속된 드레인 전극(25) 및 상기 게이트 전극(13)에 공급되는 게이트 전압에 의해 소스 전극(23)과 드레인 전극(25) 간에 도통채널을 형성하기 위한 반도체층(21)을 구비한다. 상기 반도체층(21)은 액티브층(21a)과 오믹콘택층(21b)이 차례대로 적층되어 형성된다.
또한, TFT(28)는 게이트 전극(13)과 소스 및 드레인 전극(23, 25)의 절연을 위한 게이트 절연층(19)을 더 구비한다. 이러한 TFT(28)는 게이트 라인(12)으로부터의 게이트신호에 응답하여 데이터 라인(22)으로부터의 데이터신호를 화소 전극 (33)에 공급한다.
화소 전극(33)은 데이터 라인(22)과 게이트 라인(12)에 의해 분할된 셀 영역에 위치하며 광 투과율이 높은 투명 전도성 물질인 ITO(Indium Tin Oxide)로 이루어진다. 화소 전극(33)은 기판(11) 전면에 형성되는 보호층(29) 상에 형성되며, 상기 보호층(29)을 관통하는 콘택홀(31)을 통해 드레인 전극(25)과 전기적으로 접속된다.
상기 셀 영역에는 상기 화소 전극(33)과 평행하게 소정 간격 이격되어 상기 화소 전극(33)과 엇갈리는 공통 전극(17)이 형성된다. 상기 공통 전극(17)은 제조 공정에 따라 상기 게이트 전극(13)과 동일한 물질로 형성되거나 상기 화소 전극(33)과 동일한 물질로 형성된다.
상기 스토리지 전극(Cst, 27)은 공통 배선(15)과 드레인 전극(25)이 게이트 절연층(19)을 매개로 중첩된 영역에 형성된다.
또한, 상기 TFT(28)에서 게이트 절연층(19)을 매개로 게이트 전극(13)과 드레인 전극(25)의 중첩 영역에는 기생 용량(Cgd, 26)이 형성되고, 도시하지는 않았으나 게이트 전극(13)과 소스 전극(23)의 중첩 영역에는 기생 용량(Cgs)이 형성되고, 소스 전극(23)과 드레인 전극(25)의 중첩 영역에는 기생 용량(Cds)이 형성된다. 이때, 기생 용량(Cgd, 26)에 비해 기생 용량(Cgs, Cds)의 값은 아주 미미하다.
이때, 상기 상하 오버레이(overlay) 틀어짐에 따른 기생 용량(Cgd, 26)의 설계 마진 구간은 채널의 폭과 길이(W/L)에 의존하므로 A영역이 된다.
도 3은 도 1의 액정패널의 단위 화소에 대한 등가회로를 나타낸다.
도 1에 도시한 바와 같이, TFT(28)의 게이트 전극(13), 소스 전극(23), 드레인 전극(25)은 각각 게이트 라인(12), 데이터 라인(22), 화소 전극(33)에 연결된다. 화소 전극(33)과 공통 전극(17, Com) 사이에는 액정 물질이 존재하는데 이를 등가적으로 액정 용량(Clc)으로 나타내었다. 그리고, 공통 배선(15)과 드레인 전극(25)이 중첩된 영역에는 보조 용량(Cst, 27)이 형성되며, 상기 게이트 전극(13)과 드레인 전극(25)의 중첩 영역에는 게이트 절연층(19)을 매개로 하여 기생 용량(Cgd, 26)이 형성되고, 게이트 전극(13)과 소스 전극(23)의 중첩 영역에는 게이트 절연층(19)을 매개로 하여 기생 용량(Cgs)이 형성되고, 소스 전극(23)과 드레인 전극(25)의 중첩 영역에는 게이트 절연층(19)을 매개로 하여 기생 용량(Cds)이 형성된다.
이와 같은 액정패널의 동작을 설명하면 다음과 같다.
먼저, 표시하고자 하는 게이트 라인(12)에 연결된 게이트 전극(13)에 게이트 온 전압을 인가하여 TFT(28)를 도통시킨 후에, 데이터 신호를 나타내는 데이터 전압(Vd+)을 소스 전극(23)에 인가하여 이 데이터 전압(Vd+)을 드레인 전극(25)에 인가하도록 한다. 그러면, 상기 데이터 전압(Vd+)은 화소 전극(33)을 통해 각각 액정 용량(Clc)과 보조 용량(Cst, 27)에 인가되고, 화소 전극(33)과 공통 전극(17)의 전위차에 의해 전계가 형성된다. 이때, 액정 물질에 같은 방향의 전계가 계속해서 인가되면 액정이 열화되기 때문에, 데이터 신호를 공통 전압(Vcom)에 대해 정극성(+)과 부극성(-)이 교대로 반복되도록 구동한다.
한편, TFT(28)가 온 상태로 된 경우에 액정 용량(Clc) 및 보조 용량(Cst, 27)에 인가된 전압은 TFT(28)가 오프 상태로 된 후에도 계속 지속되어야 하나, 게이트 전극(13)과 드레인 전극(25) 사이에 있는 기생 용량(Cgd, 26)으로 인해 화소 전극(33)에 인가된 전압은 왜곡이 생기게 된다. 이와 같이 왜곡된 전압을 킥백(kick-back)전압이라 하는데, 이 킥백 전압(ΔV)은 하기 수학식 1로 나타내어진다.
Figure 112005064607417-pat00001
여기서, Cgd는 게이트 전극과 드레인 전극의 기생 용량을 나타내고, Cst는 보조 용량을 나타내며, Clc는 액정 용량을 나타내고, ΔVg는 게이트 전압의 변화량(Vgon - Voff)을 의미한다.
이 전압 왜곡은 데이터 전압의 극성에 관계없이 항상 화소 전극(33)의 전압을 끌어내리는 방향으로 작용하게 되며, 이를 도 4에 도시하였다.
도 4에 점선으로 도시한 바와 같이, 이상적인 액정패널에서는 게이트 전압 (Vg)이 온일 때 데이터 전압(Vd)이 화소 전극(33)에 인가되어 게이트 전압(Vg)이 오프로 되는 경우에도 상기 데이터 전압을 유지하나, 실제 액정패널에서는 도 4의 실선으로 도시한 바와 같이, 게이트 전압(Vg)이 하이(high)에서 로우(low)로 전이되는 부분에서는 킥백 전압(ΔV)의 영향으로 화소전압(Vp)이 킥백 전압(ΔVp) 만큼 감소된다.
잔상이나 플리커를 방지하고 화질을 향상시키기 위해서는 킥백 전압(ΔVp)이 패널 내의 모든 셀 또는 프레임 간에 동일해야 한다.
이와 같이 킥백 전압(ΔVp)이 모든 셀에 대해 일정하게 유지되기 위해서는 각 셀에서 기생 용량(Cgd)의 균일도가 일정해야 한다.
그러나, 종래의 액정패널은 각 셀의 기생 용량(Cgd, 26)이 동일하게 유지되도록 설계를 최적화하기가 어렵고 설계 마진 구간(A)이 작아 미스 얼라인(mis align)에 의해 드레인 전극(25)이 상하로 약간만 시프트(shift) 되어도 기생 용량(Cgd, 26) 값의 편차가 심해져 각 셀의 킥백 전압(ΔVp)이 상이해진다.
이와 같이, 액정패널 전체에 걸쳐서 기생 용량(Cgd, 26)의 균일도를 얻을 수 없을 때 원하는 킥백 전압(ΔVp)의 컨트롤이 어렵기 때문에 상기 킥백 전압(ΔVp)의 편차에 기인한 잔상이나 플리커 현상에 의해 액정패널의 화질이 저하되는 문제점이 발생한다.
본 발명은 보상 기생 용량을 형성함으로써 기생 용량의 균일도를 향상시킬 수 있는 액정패널 및 그 제조 방법을 제공하는데 그 목적이 있다.
본 발명의 다른 목적은 기생 용량의 균일도를 향상시켜 잔상 및 플리커 억제를 통해 화질 저하를 방지하고 신뢰성을 확보할 수 있는 액정패널을 제공하는데 있다.
상기한 목적을 달성하기 위하여, 본 발명의 액정패널은, 화소를 정의하는 복수의 게이트 라인과 복수의 데이터 라인, 상기 게이트 라인에 연결된 게이트 전극, 상기 게이트 전극 상에 형성된 게이트 절연층, 상기 게이트 전극 상에 형성된 반도체층, 상기 데이터 라인에 연결된 소스 전극 및 상기 소스 전극과 일정 간격 이격되며 적어도 두 개의 돌출부를 갖는 드레인 전극, 상기 소스 전극과 대향하여 드레인 전극과 일체형으로 연결되며 상기 게이트 라인과 중첩되어 형성된 보상 드레인 전극, 및 상기 드레인 전극에 연결된 화소 전극을 포함한다.
또한, 상기한 목적을 달성하기 위하여, 본 발명의 액정패널의 제조 방법은, 기판 상에 게이트 라인 및 게이트 전극을 형성하고, 상기 게이트 전극을 포함하는 기판 상에 게이트 절연층을 형성하고, 상기 게이트 절연층을 포함하는 기판 상에 반도체층을 형성하고, 상기 반도체층을 포함하는 기판 상에 데이터 라인, 소스 전극, 적어도 두 개의 돌출부를 갖는 드레인 전극 및 상기 소스 전극과 대향하여 드레인 전극과 일체형의 보상 드레인 전극을 상기 게이트 라인과 중첩하도록 형성하고, 상기 소스 및 드레인 전극을 포함하는 기판 상에 보호층을 형성하고, 상기 드레인 전극 상에 콘택홀을 형성하고, 및 상기 보호층을 포함하는 기판 상에 상기 콘택홀을 통해 드레인 전극과 접속하는 화소 전극을 형성하는 것을 포함한다.
이하, 첨부된 도면을 참조하여 본 발명의 일실시예를 상세히 설명한다.
도 5는 본 발명의 일실시예에 따른 횡전계방식 액정패널의 어레이 기판을 나타내는 평면도이다.
도 5를 참조하면, 본 발명의 액정패널의 기판에서 가로 방향, 즉 제 1 방향으로 복수의 게이트 라인(120)이 배열되고, 상기 게이트 라인(120)의 수직 방향, 즉 제 2 방향으로 복수의 데이터 라인(220)이 배열된다.
상기 게이트 라인(120)과 데이터 라인(220)에 의해 화소 영역(P)이 정의된다. 상기 화소 영역(P)에는 상기 게이트 라인(120)과 데이터 라인(220)의 교차점에 박막 트랜지스터(TFT, 280)가 형성되고, 상기 TFT(280)의 드레인 전극(250)에 콘택홀(310)을 통해 전기적으로 접속된 화소 전극(330)이 형성된다. 상기 화소 전극(330)은 ITO(Indium Tin Oxide)나 IZO(Indium Zinc Oxide)와 같은 투명 전도성 재질로 형성될 수 있다.
상기 게이트 라인(120)과 평행한 방향으로 공통 배선(150)이 형성되며, 상기 공통 배선(150)과 절연층을 매개로 드레인 전극(250) 사이에는 보조 용량(Cst, 270)이 형성된다.
상기 TFT(280)는 게이트 라인(120)에 연결된 게이트 전극(130)과, 데이터 라인(220)에 연결된 U자형의 소스 전극(230)과, 상기 소스 전극(230)으로부터 소정 간격 이격되고 상기 화소 전극(330)에 연결되는 적어도 두 개의 돌출부를 갖는 드레인 전극(250)으로 구성된다.
상기 드레인 전극(250) 중 하나의 돌출부는 게이트 전극(130)과 중첩되고, 다른 하나의 돌출부는 공통 배선(150)과 중첩되어 콘택홀(310)을 통해 화소 전극(330)과 연결된다.
이때, 상기 드레인 전극(250)은 일정 간격 이격된 U자형 소스 전극(230)과 액티브층의 표면 일부가 노출된 반도체층(미도시)을 통해 U자형의 채널 영역을 형성한다.
상기 TFT(280) 영역에는 상기 게이트 전극(130)과 상기 드레인 전극(250) 사 이에 절연층을 매개로 중첩되는 영역에 기생 용량(C'gd, 260)이 형성된다.
이때, 상기 소스 전극(230)과 대향하여 드레인 전극(250)과 일체형으로 연결되며 상기 게이트 라인(120)과 중첩되는 보상 드레인 전극(265)이 형성된다. 상기 보상 드레인 전극(265)은 상기 드레인 전극(250)과 동일한 재질로 동일층에 형성된다. 즉, 상기 보상 드레인 전극(265)은 상기 드레인 전극(250) 형성 시 동시에 형성된다.
상기 보상 드레인 전극(265)과 게이트 라인(120) 사이에는 절연층을 매개로 중첩되는 영역에 보상 기생 용량(C"gd, 268)이 형성된다.
상기 기생 용량(C'gd, 260)과 상기 보상 기생 용량(C"gd, 268)은 상기 게이트 전극(130), 상기 드레인 전극(250) 및 상기 보상 드레인 전극(265)에 대해 병렬로 연결된다. 따라서, 총 기생 용량(Cgd)은 기생 용량(C'gd, 260)과 보상 기생 용량(C"gd, 268)의 합으로 산출되게 된다.
상기와 같은 액정패널에 따르면, 게이트 라인(120)과 게이트 절연층(미도시)을 사이에 두고 상기 드레인 전극(250)과 일체형으로 연결된 보상 드레인 전극(265)을 형성함으로써, TFT(280) 영역의 게이트 전극(130)과 드레인 전극(250) 사이의 기생 용량(C'gd, 260) 외에 보상 드레인 전극(265)과 게이트 라인(120) 사이에 게이트 절연층을 매개로 형성된 보상 기생 용량(C"gd, 268)이 부가된다.
따라서, 미스 얼라인 등에 의해 드레인 전극(250)이 좌우로 시프트 되어 기생 용량(C'gd, 260)이 줄어들더라도 설계 마진 구간(B) 내에서 상기 보상 드레인 전극(265)에 의해 상기 보상 기생 용량(C"gd, 268)이 감소된 기생 용량(C'gd, 260) 만큼 그 값이 늘어나 감소된 기생 용량(C'gd, 260)을 보상하므로 총 기생 용량(Cgd)의 편차는 미미해지게 되어, 총 기생 용량(Cgd)은 일정한 값을 유지할 수 있다. 즉, 상기 보상 드레인 전극(265)에 의해 총 기생 용량(Cgd)의 균일도가 향상될 수 있다. 이때, 총 기생 용량(Cgd)의 균일도를 향상시키기 위해서는 가능한 보조 전극(265)과 게이트 라인(150) 간의 중첩되는 면적, 즉 보상 기생 용량(C"gd, 268)을 증가시켜야 한다.
본 발명에서는 상기 보상 기생 용량(C"gd, 268)의 설계 마진 구간(B)이 넓기 때문에, 미스 얼라인 등에 의한 드레인 전극(250)의 시프트에도 총 기생 용량(Cgd)의 균일도를 유지하는데 더욱 유리한 구조로 형성된다.
이에 따라, 각 셀마다 총 기생 용량(Cgd)의 편차가 크지 않게 됨으로써, 원하는 기생 용량 값을 얻는 것이 용이해지고, 이를 반영한 킥백 전압(ΔVp) 또한 변동이 크지 않게 되므로 잔상이나 플리커 등이 방지될 수 있다.
이와 같은 액정패널의 어레이 기판의 구조를 도 6a 및 도 6b를 참조하여 더욱 상세히 설명한다.
도 6a 및 6b는 도 5의 선 II-II', Ⅲ-Ⅲ'를 따라 절취한 횡전계방식 액정패널의 어레이 기판의 단면도이다.
도 6a에 도시된 바와 같이, 기판(110) 상에 게이트 전극(130) 및 게이트 라인(120)이 형성되고, 상기 게이트 전극(130) 및 게이트 라인(120)을 포함하는 기판(110) 상에 게이트 절연층(190)이 형성된다.
상기 게이트 전극(130) 상에는 액티브층(210a)과 오믹콘택층(210b)이 차례로 형성된 반도체층(210)이 형성된 후 상기 게이트 라인(120)에 수직으로 데이터 라인(미도시)이 형성되고, 상기 데이터 라인에 연결된 소스 전극(230)과 상기 소스 전극(230)으로부터 소정 간격 이격된 드레인 전극(250)이 형성된다. 상기 소스 전극(230)과 드레인 전극(250)은 상기 반도체층(210) 상에 형성된다. 이때, 상기 반도체층(210) 중 표면 일부가 노출된 액티브층(210a)과 일정 간격 이격된 소스 전극(230) 및 드레인 전극(250) 사이에는 채널(CH;Channel) 영역이 형성된다.
이로써, 게이트 전극(130), 소스 전극(230) 및 드레인 전극(250)이 반도체층(210)을 사이에 두고 TFT(280)가 형성된다.
여기서, 상기 게이트 전극(130)과 드레인 전극(250) 사이에는 게이트 절연층(190)을 매개로 하여 중첩되는 영역에 기생 용량(C'gd, 260)이 형성된다.
도면으로 도시되지는 않았지만, 상기 드레인 전극(250)은 적어도 두 개의 돌출부를 갖도록 형성되며, 각각은 게이트 전극(130) 및 공통 배선(미도시)과 중첩된다. 또한, 상기 게이트 라인(120)과 상기 데이터 라인에 의해 화소 영역(P)이 정의되고, 이러한 화소 영역(P)에 TFT(280)가 형성된다.
또한, 상기 소스 전극(230)과 대향하여 드레인 전극(250)과 일체형으로 연결되며 상기 게이트 라인(120)과 중첩되는 보상 드레인 전극(265)이 형성된다. 상기 보상 드레인 전극(265)과 게이트 라인(120) 사이에 게이트 절연층(190)을 매개로 하여 중첩되는 영역에는 보상 기생 용량(C"gd, 268)이 형성된다.
상기 보상 드레인 전극(265)은 상기 드레인 전극(250)과 동일한 재질로 동일층에 형성된다. 즉, 상기 보상 드레인 전극(265)은 상기 드레인 전극(250) 형성 시 동시에 형성된다.
상기 기생 용량(C'gd, 260)과 보상 기생 용량(C"gd, 268)은 상기 게이트 전극(130), 상기 드레인 전극(250) 및 상기 보상 드레인 전극(265)에 대해 병렬 연결된다. 따라서, 총 기생 용량(Cgd)은 기생 용량(C'gd, 260)과 보상 기생 용량(C"gd, 268)의 합으로 산출되게 된다.
따라서, 미스 얼라인 등에 의해 드레인 전극(250)이 좌우로 시프트 되어 기생 용량(C'gd, 260)이 줄어들더라도 상기 보상 기생 용량(C"gd, 268)이 감소된 기생 용량(C'gd, 260)만큼 늘어나 기생 용량(C'gd, 260) 값을 보상하므로 총 기생 용량(Cgd)의 편차는 미미해지게 되고, 이로 인해 총 기생 용량(Cgd)의 균일도가 향상될 수 있다.
이에 따라 패널 내의 각 셀 간 또는 프레임 간의 기생 용량의 편차가 크지 않게 되어 원하는 기생 용량 값을 얻는 것이 용이해지고, 이를 반영한 킥백 전압(ΔVp) 또한 변동이 크지 않게 되므로 잔상이나 플리커 등이 방지될 수 있다.
상기 TFT(280)를 포함한 기판(110) 상에는 보호층(290)이 더 형성된다.
도 6b에 도시된 바와 같이, 기판(110) 상에 공통 배선(150) 및 공통 전극(170)이 형성되고, 상기 공통 배선(150) 및 공통 전극(170)을 포함하는 기판(110) 상에 게이트 절연층(190)이 형성된다.
상기 공통 배선(150) 상에는 도 6a의 드레인 전극(250)이 상기 공통 배선(150)과 중첩되어 형성된다. 상기 공통 배선(150)과 드레인 전극(250) 사이에는 게이트 절연층(190)을 매개로 하여 중첩된 영역에 보조 용량(Cst, 270)이 형성된다.
상기 드레인 전극(250)을 포함한 기판(110) 상에는 보호층(290)이 더 형성되며, 상기 드레인 전극(250)의 일부분이 노출되도록 보호층(290)을 식각하여 콘택홀(310)이 형성된다. 상기 콘택홀(310)을 통해 상기 하부 기판(110)의 화소 영역(P)에 상기 드레인 전극(250)과 전기적으로 접속되는 화소 전극(330)이 형성된다. 이때, 상기 화소 전극(330)은 상기 공통 전극(170)과 엇갈려서 형성된다.
도 7a 내지 도 7c는 본 발명에 따른 액정패널의 어레이 기판의 제조 공정을 도시한 단면도이다.
도 7a에 도시된 바와 같이, 투명 유리로 된 기판(110) 상에 게이트 전극(130), 게이트 라인(120), 공통 배선(150) 및 공통 전극(170)을 형성한다.
상기 게이트 전극(130), 게이트 라인(120), 공통 배선(150) 및 공통 전극(170)은 스퍼터링(sputtering) 등의 증착 기법으로 도전성 금속 재질을 상기 기판(110)의 전면에 증착한 후, 이 도전성 금속 재질을 마스크를 이용하여 패터닝함으로써 형성된다.
상기 도전성 금속 재질은 알루미늄(Al), 알루미늄합금(AlNd), 텅스텐(W), 크롬(Cr), 티타늄(Ti) 및 몰리브덴(Mo) 등으로 이루어진 군에서 선택되는 1종일 수 있다.
이어서, 상기 게이트 전극(120), 게이트 라인(120), 공통 배선(150) 및 공통 전극(170)이 형성된 기판(110) 상에 게이트 절연층(190)을 형성한다. 상기 게이트 절연층(190)은 플라즈마화학기상증착법(PECVD;Plasma Enhanced Chemical Vapor Deposition) 또는 저압화학기상증착법(LPCVD;Low Pressure Chemical Vapor Deposition) 등의 증착 기법으로 절연성 물질을 게이트 전극(130) 및 게이트 라인(120n) 등을 포함한 기판(110)의 전면에 증착하여 형성된다. 상기 절연성 물질은 SiNx, SiOx 또는 이들의 이중층 중 선택되는 어느 하나일 수 있다.
도 7b에 도시된 바와 같이, 상기 게이트 절연층(190) 상에 상기 게이트 전극(130)과 대응하는 영역에 반도체층(210)을 형성한다. 상기 반도체층(210)은 순수 비정질 실리콘과 N형 또는 P형의 불순물이 포함된 비정질 실리콘을 PECVD 또는 LPCVD 방법으로 증착한 후 마스크 공정으로 패터닝하여 상기 게이트 전극(130)과 대응되는 영역에 액티브층(210a), 오믹콘택층(210b)을 차례대로 형성한다.
이어서, 상기 반도체층(210)을 포함하는 기판(110) 상에 데이터 라인(미도시), 소스 전극(230), 드레인 전극(250) 및 보상 드레인 전극(265)을 형성한다.
상기 데이터 라인, 소스 전극(230), 드레인 전극(250) 및 보상 드레인 전극(265)은 동일한 물질로 동일층에 동시에 형성한다.
상기 소스 전극(230), 드레인 전극(250) 및 보상 드레인 전극(265)은 화학기상증착(CVD;Chemical Vapor Deposition) 또는 스퍼터링 등의 증착 기법으로 도전성 금속 재질을 상기 반도체층(210)을 포함하는 기판(110)의 전면에 증착한 후, 이 도전성 금속 재질을 마스크를 이용하여 패터닝함으로써 형성한다.
상기 도전성 금속 재질은 크롬(Cr), 몰리브덴(Mo), 텅스텐(W), 티타늄(Ti), 알루미늄(Al) 및 알루미늄합금(AlNd) 등으로 이루어진 군에서 선택되는 1종 이상으로 형성한다.
이때, 상기 소스 전극(230) 및 드레인 전극(250)은 상기 반도체층(210)의 오 믹콘택층(210b)과 일부 중첩하며, 소스 전극(230)과 드레인 전극(250) 간에 일정 간격 이격시켜 액티브층(210a)의 일부를 노출시켜 채널(CH)을 형성한다.
즉, 상기 소스 전극(230)과 드레인 전극(250) 사이의 도전성 금속 재질을 식각하고, 상기 도전성 금속 재질을 식각할 때 그 하부의 반도체층(210)의 액티브층(210a)이 노출되도록 오믹콘택층(210b)을 식각한다.
이로써, 상기 게이트 전극(130), 반도체층(210), 소스 전극(230) 및 드레인 전극(250)으로 이루어진 TFT(280)를 완성한다.
따라서, 상기 게이트 전극(130)에 하이 레벨의 전압이 인가되고, 상기 소스 전극(230)에 데이터 전압이 인가되는 경우, 상기 게이트 전극(130)으로 인가된 하이 레벨의 전압에 의해 상기 반도체층(210)이 도통되게 되므로 상기 소스 전극(230)으로 인가된 데이터 전압이 상기 반도체층(210)을 경유하여 상기 드레인 전극(250)으로 공급되게 된다.
또한, 상기 게이트 전극(130)과 게이트 절연층(190)을 매개로 상기 드레인 전극(250)이 중첩되는 영역에 기생 용량(C'gd, 260)이 형성되고, 상기 게이트 라인(120)과 게이트 절연층(190)을 매개로 상기 보상 드레인 전극(265)이 중첩되는 영역에 보상 기생 용량(C"gd, 268)이 형성된다.
상기 공통 배선(150)과 게이트 절연층(190)을 매개로 드레인 전극(250)과 중첩되는 영역에는 보조 용량(Cst, 270)이 형성된다.
이어서, 상기 TFT(280)를 포함하는 기판(110) 상에 보호층(290)을 더 형성한다. 상기 보호층(290)은 BCB(BenzoCycloButene), 아크릴수지(acrylic resin) 또는 폴리아미드(polyamide) 화합물 중 선택되는 어느 하나를 CVD 증착 기법을 이용하여 형성한다.
도 7c에 도시된 바와 같이, 보호층(290)이 형성된 기판(110)에서 상기 드레인 전극(250) 상부에 있는 보호층(290)을 건식 식각(Dry Etching) 또는 습식 식각(Wet Etching)을 통해 식각하여 콘택홀(310)을 형성한 후 상기 콘택홀(310)을 포함한 기판(110) 전면에 투명 도전성 재질을 진공증착법 또는 스퍼터링 방법으로 증착 후 패터닝하여 화소 전극(330)을 형성한다. 상기 투명 도전성 물질은 ITO, IZO, ITZO 중 어느 하나일 수 있다.
상기 화소 전극(330)은 데이터 라인과 게이트 라인(120)에 의해 정의된 화소 영역(P)에 형성되며, 상기 공통 전극(170)과 엇갈려서 형성한다. 이로써, 액정패널의 어레이 기판을 완성한다.
상기한 바와 같이, 소스 전극(230)과 대향하여 드레인 전극(250)과 일체형으로 연결된 보상 드레인 전극(265)과 게이트 절연층(190)을 매개로 하여 게이트 라인(120) 상에 보상 기생 용량(C"gd, 268)이 형성됨으로써, 미스 얼라인에 의해 드레인 전극(250)이 좌우로 시프트 되더라도 보상 기생 용량(C"gd, 268)에 의해 기생 용량(C'gd, 260)이 보상되어 총 기생 용량(Cgd)의 편차가 크지 않게 된다.
이에 따라, 패널 내의 각 셀 간 또는 프레임 간의 기생 용량의 편차가 크지 않게 되어 기생 용량의 균일도가 향상될 수 있다.
이와 같이 기생 용량의 균일도가 향상됨으로써, 킥백 전압이 패널 내의 각 셀 또는 프레임 간에서 크게 변동되지 않게 되어 잔상이나 플리커가 억제될 수 있 다. 따라서, 액정패널의 화질 저하를 방지하여 패널의 신뢰성을 확보할 수 있다.
또한, 도면으로 도시하지는 않았지만, 상기 완성된 어레이 기판은 컬러필터층이 형성된 컬러필터 기판과 주입구를 제외하고 씰재(Sealant)를 통해 합착되며, 상기 주입구를 통해 어레이 기판과 컬러필러 기판 사이에 액정이 주입되어 액정층이 형성됨으로써 액정패널이 완성된다. 상기 액정패널에는 액정의 배향을 돕기 위해 배향막을 더 포함할 수 있다.
상기 액정층은 액정분자의 장축이 배향막 평면과 나란한 IPS 모드로 형성하고, 수평 전계에 의해 액정이 구동됨으로서 화상을 표시한다.
본 발명은 설명의 편의를 위하여 수평 전계에 의해 액정을 구동하는 횡전계방식(IPS 모드) 액정표시장치에 한하여 설명하였으나, 수직정렬 모드(VA mode;Vertical Alignment mode), 트위스트 네마틱 모드(TN mode;Twisted Nematic mode) 및 수퍼 트위스트 네마틱 모드(STN mode;Super Twisted Nematic mode) 등과 같이 수직 전계에 의해 액정을 구동하는 수직전계 액정표시장치에도 적용 가능하다.
본 발명을 구체적인 실시예를 통하여 상세히 설명하였으나, 이는 본 발명을 구체적으로 설명하기 위한 것으로, 본 발명에 따른 액정패널 및 그 제조 방법은 이에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당 분야의 통상의 지식을 가진 자에 의해 그 변형이나 개량이 가능함이 명백하다.
본 발명은 액정패널에 적어도 두 개의 돌출부를 갖는 드레인 전극과 일체형 으로 연결된 보상 드레인 전극과 절연층을 매개로 게이트 라인과 중첩되는 영역에 보상 기생 용량을 형성함으로써 미스 얼라인에 의해 드레인 전극이 좌우로 시프트 되더라도 기생 용량의 균일도를 향상시킬 수 있는 효과가 있다.
본 발명은 액정패널에서 기생 용량의 균일도를 향상시킴으로써 잔상 및 플리커 억제를 통해 화질 저하를 방지하고 패널의 신뢰성을 확보할 수 있는 또 다른 효과가 있다.

Claims (19)

  1. 화소를 정의하는 복수의 게이트 라인과 복수의 데이터 라인;
    상기 게이트 라인에 연결된 게이트 전극;
    상기 게이트 전극 상에 형성된 게이트 절연층;
    상기 게이트 전극 상에 형성된 반도체층;
    상기 데이터 라인에 연결된 U자형의 소스 전극 및 상기 소스 전극과 일정 간격 이격되며 제 1 돌출부 및 제 2 돌출부를 갖는 드레인 전극;
    설계 마진 구간을 넓게 형성하기 위해 상기 소스 전극과 대향하여 드레인 전극과 일체형으로 연결되며 상기 게이트 라인과 중첩되어 형성된 보상 드레인 전극;
    상기 드레인 전극의 제 1 돌출부와 연결된 화소전극;
    상기 드레인 전극의 제 2 돌출부와 상기 게이트 전극 사이에 상기 게이트 절연층을 매개로 형성된 기생용량; 및
    상기 보상 드레인 전극과 상기 게이트라인 사이에 상기 게이트 절연층을 매개로 형성된 보상 기생 용량을 포함하고,
    총 기생 용량의 균일도를 향상하기 위해 상기 기생 용량과 보상 기생 용량은 상기 게이트 전극, 상기 드레인 전극 및 상기 보상 드레인 전극에 대해 병렬로 연결되고, 상기 드레인 전극의 제 1 돌출부는 공통 배선과 중첩되어 콘택홀을 통해 화소전극과 연결되고, 제 2 돌출부는 박막 트랜지스터 영역에 형성되어 상기 U자형 소스 전극과 일정 간격 이격되어 상기 반도체층을 통해 U자형 채널영역을 형성하는 것을 특징으로 하는 액정패널.
  2. 제 1 항에 있어서,
    상기 보상 드레인 전극은 상기 드레인 전극과 동일한 물질로 형성되는 것을 특징으로 하는 액정패널.
  3. 제 1 항에 있어서,
    상기 보상 드레인 전극은 상기 드레인 전극과 동일층에 형성되는 것을 특징으로 하는 액정패널.
  4. 삭제
  5. 삭제
  6. 삭제
  7. 삭제
  8. 제 1 항에 있어서,
    상기 기생 용량과 보상 기생 용량은 좌우 시프트 시 서로 보상되는 것을 특징으로 하는 액정패널.
  9. 제 1 항에 있어서,
    상기 기생 용량과 보상 기생 용량의 합은 일정한 것을 특징으로 하는 액정패널.
  10. 기판 상에 게이트 라인 및 게이트 전극을 형성하고;
    상기 게이트 전극을 포함하는 기판 상에 게이트 절연층을 형성하고;
    상기 게이트 절연층을 포함하는 기판 상에 반도체층을 형성하고;
    상기 반도체층을 포함하는 기판 상에 데이터 라인, U자형 소스 전극, 제 1 돌출부 및 제 2 돌출부를 갖는 드레인 전극 및 설계 마진 구간을 넓게 형성하기 위해 상기 소스 전극과 대향하여 드레인 전극과 일체형의 보상 드레인 전극을 형성하며, 상기 드레인 전극의 제 2 돌출부와 상기 게이트 전극 사이에 상기 게이트 절연층을 매개로 기생용량을 형성하고, 상기 보상 드레인 전극과 상기 게이트라인이 사이에 상기 게이트 절연층을 매개로 보상 기생 용량을 형성하고;
    상기 소스 및 드레인 전극을 포함하는 기판 상에 보호층을 형성하고;
    상기 드레인 전극의 제 1 돌출부 상에 콘택홀을 형성하고; 및
    상기 기판 상에 상기 콘택홀을 통해 드레인 전극과 접속하는 화소 전극을 형성하는 것을 포함하고,
    총 기생용량의 균일도를 향상하기 위해 상기 기생 용량과 보상 기생 용량은 상기 게이트 전극, 상기 드레인 전극 및 상기 보상 드레인 전극에 대해 병렬로 연결되고, 상기 드레인 전극의 제 1 돌출부는 공통 배선과 중첩되어 콘택홀을 통해 화소전극과 연결되고, 제 2 돌출부는 박막 트랜지스터 영역에 형성되어 상기 U자형 소스 전극과 일정 간격 이격되어 상기 반도체층을 통해 U자형 채널영역을 형성하는 것을 특징으로 하는 액정패널.
  11. 제 10 항에 있어서,
    상기 보상 드레인 전극은 상기 드레인 전극과 동일한 물질로 형성하는 것을 특징으로 하는 액정패널의 제조 방법.
  12. 제 10 항에 있어서,
    상기 보상 드레인 전극은 크롬(Cr), 몰리브덴(Mo), 텅스텐(W), 티타늄(Ti), 알루미늄(Al), 알루미늄합금(AlNd)으로 이루어진 군에서 선택되는 1종 이상으로 형성하는 것을 특징으로 하는 액정패널의 제조 방법.
  13. 제 10 항에 있어서,
    상기 보상 드레인 전극은 화학기상증착법 또는 스퍼터링 방식을 수행하여 형성하는 것을 특징으로 하는 액정패널의 제조 방법.
  14. 제 10 항에 있어서,
    상기 보상 드레인 전극은 상기 드레인 전극과 동일층에 형성하는 것을 특징으로 하는 액정패널의 제조 방법.
  15. 삭제
  16. 삭제
  17. 삭제
  18. 제 10 항에 있어서,
    상기 기생 용량과 보상 기생 용량은 좌우 시프트 시 서로 보상되도록 형성하는 것을 특징으로 하는 액정패널의 제조 방법.
  19. 제 10 항에 있어서,
    상기 기생 용량과 보상 기생 용량의 합은 일정한 것을 특징으로 하는 액정패널의 제조 방법.
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