KR101136269B1 - 액정표시장치의 어레이 기판 및 그의 제조 방법 - Google Patents

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Abstract

잔상이나 플리커를 억제할 수 있는 액정표시장치의 어레이 기판 및 그의 제조 방법이 개시된다.
본 발명의 액정표시장치의 어레이 기판은 게이트라인과 연결되는 한편 박막트랜지스터의 드레인 전극과 오버랩되도록 장방향으로 연장 형성된 보조 전극이 구비된다. 보조 전극과 드레인 전극 사이에 절연층을 매개로 하여 기생 용량이 형성된다. 따라서 게이트 전극과 드레인 전극 사이의 기생 용량 외에 보조 전극과 드레인 전극 사이의 기생 용량이 추가되어 총 기생 용량을 증가시킬 수 있다.
이와 같이 증가된 총 기생 용량에 의해 기생 용량의 균일도가 향상되어 잔상이나 플리커가 억제될 수 있다.
액정표시장치, 보조 전극, 기생 용량, 균일도, 플리커, 잔상

Description

액정표시장치의 어레이 기판 및 그의 제조 방법{Array substrate of liquid crystal display device and manufacturing method therof}
도 1은 종래의 액정표시장치의 어레이 기판을 나타내는 평면도.
도 2는 도 1에 도시된 선 'I-I'에 따라 절취한 액정표시장치의 어레이 기판의 단면도.
도 3은 도1의 액정표시장치에 대한 등가회로.
도 4는 킥백전압에 의한 전압 왜곡을 나타낸 도면.
도 5a와 도 5b는 기생 용량의 균일도를 향상시키기 위해 게이트전극의 폭을 확장시킨 모습을 도시한 도면.
도 6은 본 발명의 액정표시장치의 어레이 기판을 나타내는 평면도.
도 7a는 도 6의 선 I-I'을 따라 절취한 액정표시장치의 어레이 기판의 단면도.
도 7b는 도 6의 선 II-II'을 따라 절취한 액정표시장치의 어레이 기판의 단면도.
도 8a 내지 도 8d는 본 발명의 액정표시장치의 어레이 기판의 제조 공정을 도시한 단면도.
도 9는 기생 용량에 따른 Ω치의 변화를 도시한 도면.
<도면의 주요 부분에 대한 부호의 설명>
51, 53: 게이트 전극 55: 데이터 전극
57: 박막트랜지스터 59: 게이트 전극
61: 소스 전극 63: 드레인 전극
65, 69: 콘택홀 67: 보조 전극
71: 화소 전극 73: 보조 용량
81: 기판 83: 게이트 절연층
85: 반도체층 87: 보호층
본 발명은 액정표시장치에 관한 것으로서, 특히 잔상이나 플리커를 억제할 수 있는 액정표시장치의 어레이 기판 및 그의 제조 방법에 관한 것이다.
액정표시장치(liquid crystal display device)는 전계를 이용하여 액정의 광투과율을 조절하여 화상을 표시한다. 이를 위하여, 액정표시장치는 액정화소들이 매트릭스 형태로 배열되어진 액정패널과, 이 액정패널을 구동하기 위한 구동회로를 구비하게 된다. 액정패널에는 액정화소들 각각에 전계를 인가하기 위한 화소 전극들과 공통전극이 구비된다. 화소 전극은 하부기판 상에 액정화소별로 형성되는 반 면 공통전극은 상부기판의 전면에 형성된다. 화소 전극들 각각은 스위칭 소자로 기능하는 박막 트랜지스터(Thin Film Transistor; 이하, 'TFT'라 함)에 접속된다. 화소 전극은 TFT를 통해 공급되는 데이터신호에 따라 공통전극과 함께 액정화소을 구동하게 된다.
도 1은 종래의 액정표시장치의 어레이 기판을 나타내는 평면도이며, 도 2는 도 1에 도시된 선 'I-I'에 따라 절취한 액정표시장치의 어레이 기판의 단면도를 나타낸다.
도 1 및 도 2를 참조하면, 액정표시장치의 하부기판(11)은 데이터 라인(24)과 게이트 라인(15n)의 교차점에 위치하는 TFT(28)와, TFT(28)의 드레인 전극(25)에 접속된 화소 전극(33)과, 화소 전극(33)과 이전단 게이트 라인(15n-1)의 중첩영역에 위치하는 보조 용량(26)을 구비한다.
TFT(28)는 게이트 라인(15n)에 연결된 게이트전극(13), 데이터 라인(24)에 연결된 소스전극(23) 및 콘택홀(30a)을 통해 화소 전극(33)에 접속된 드레인 전극(25)을 구비한다. 또한, TFT(28)는 게이트전극(13)과 소스 및 드레인 전극(23, 25)의 절연을 위한 게이트 절연층(17)과, 게이트전극(13)에 공급되는 게이트전압에 의해 소스전극(23)과 드레인 전극(25) 간에 도통채널을 형성하기 위한 반도체층(19)을 더 구비한다. 이러한 TFT(28)는 게이트 라인(15n)으로부터의 게이트신호에 응답하여 데이터 라인(24)으로부터의 데이터신호를 화소 전극(33)에 공급한다.
화소 전극(33)은 데이터 라인(24)과 게이트 라인(15n)에 의해 분할된 셀 영역에 위치하며 광투과율이 높은 투명 전도성 재질, 예를 들면 ITO(Indium Tin Oxide) 재질로 이루어진다. 화소 전극(33)은 하부기판(11) 전면에 도포되는 보호층(31) 위에 형성되며, 보호층(31)을 관통하는 콘택홀(30a)을 통해 드레인 전극(25)과 전기적으로 접속된다. 보조 용량(26)은 화소 전극(33)과 이전단 게이트 라인(15n-1) 사이에 형성된다.
도 3은 도1의 액정표시장치에 대한 등가회로를 나타낸다.
도 1에 도시한 바와 같이, TFT(28)의 게이트 전극(13), 소스 전극(23), 드레인 전극(25)은 각각 게이트 라인(15n), 데이터 라인(24), 화소 전극(33)에 연결된다. 화소 전극(33)과 공통 전극사이에는 액정 물질이 존재하는데 이를 등가적으로 액정용량(Clc)으로 나타내었다. 그리고 화소 전극(33)과 이전단 게이트 라인(15n-1) 사이에는 보조 용량(Cst, 26)이 형성되며, 게이트 전극(13)과 드레인 전극(25) 사이에는 미스 얼라인(misalignment) 등에 기인한 기생 용량(Cgs)이 생긴다. 이와 같은 액정표시장치의 동작을 설명하면 다음과 같다.
먼저, 표시하고자 하는 게이트 라인(15n)에 연결된 게이트 전극(13)에 게이트 온 전압을 인가하여 TFT(28)를 도통시킨 후에, 데이터 신호를 나타내는 데이터 전압(Vd+)을 소스 전극(23)에 인가하여 이 데이터 전압(Vd+)을 드레인 전극(25)에 인가하도록 한다. 그러면, 상기 데이터 전압(Vd+)은 화소 전극(33)을 통해 각각 액정 용량(Clc)과 보조 용량(Cst)에 인가되고, 화소 전극(33)과 공통 전극의 전위차에 의해 전계가 형성된다. 이 때, 액정 물질에 같은 방향의 전계가 계속해서 인가되면 액정이 열화되기 때문에, 데이터 신호를 공통 전극에 대해 정극성(+)과 부극성(-)이 교대로 반복되도록 구동한다.
한편, TFT(28)가 온 상태로 된 경우에 액정 용량(Clc) 및 보조 용량(Cst)에 인가된 전압은 TFT(28)가 오프 상태로 된 후에도 계속 지속되어야 하나, 게이트 전극(13)과 드레인 전극(25) 사이에 있는 기생 용량(Cgs)으로 인해 화소 전극(33)에 인가된 전압은 왜곡이 생기게 된다. 이와 같이 왜곡된 전압을 킥백(kick-back)전압이라 하는데, 이 킥백 전압(ΔV)은 하기 수학식1로 나타내어진다.
Figure 112005033726224-pat00001
여기서, ΔVg는 게이트 전압의 변화량(Vgon -Vgoff )을 나타내고, Cgs는 기생 용량을 나타내고, Cst는 보조 용량을 나타내며, Clc는 액정 용량을 의미한다.
이 전압 왜곡은 데이터 전압의 극성에 관계없이 항상 화소 전극(33)의 전압을 끌어내리는 방향으로 작용하게 되며, 이를 도 4에 도시하였다. 도 4에 점선으로 도시한 바와 같이, 이상적인 액정표시장치에서는 게이트 전압 Vg이 온일 때 데이터 전압(Vd)이 화소 전극(33)에 인가되어 게이트 전압이 오프로 되는 경우에도 상기 데이터 전압을 유지하나, 실제 액정표시장치에서는 도 4의 실선으로 도시한 바와 같이, 게이트 전압이 하이에서 로우로 전이되는 부분에서는 킥백 전압(ΔV)의 영향으로 화소전압(Vp)이 킥백 전압(ΔVp) 만큼 감소된다.
플리커나 잔상을 방지하고 화질을 향상시키기 위해서는 킥백 전압(ΔVp)이 패널 패의 모든 셀 또는 프레임 간에 동일해야 한다.
이와 같이 킥백 전압(ΔVp)이 모든 셀에 대해 일정하게 유지되기 위해서는 각 셀에서 기생 용량(Cgs)의 균일도가 일정하여야 한다.
기생 용량의 균일도를 향상시키기 위한 여러 가지 방법들이 제시되고 있다.
도 5a와 도 5b는 기생 용량의 균일도를 향상시키기 위해 게이트전극의 폭을 확장시킨 모습을 도시한 도면이다.
도 5a에서, 게이트 전극(41) 상에 반도체층을 사이에 두고 소스 전극(43a3)과 드레인 전극(43b)이 소정 거리 이격되어 형성되어, 하나의 TFT가 구성된다. 이때, 게이트 전극(41)의 폭은 W1이고, 게이트 전극(41)과 드레인 전극(43b) 사이에 오버랩된 면적(A1)에 비례하여 기생 용량(Cgs1)이 형성된다.
이에 반해, 도 5b에서, 게이트 전극(45)의 폭(W2)이 도 5a의 게이트 전극(41)의 폭(W1)보다 확장됨에 따라 게이트 라인(45)과 드레인 전극(47b) 사이에 오버랩된 면적(A2)이 도 5a의 오버랩된 면적(A1)보다 커지게 됨으로 해서, 도 5b의 게이트 전극(45)과 드레인 전극(47b) 사이의 기생 용량(Cgs2)이 도 5a의 게이트 전극(41)과 드레인 전극(43b) 사이의 기생 용량(Cgs1)보다 커지게 된다.
미도시 부호 47a는 소스 전극을 나타낸다.
도 5b에서와 같이 기생 용량(Cgs2)은 기생 용량(Cgs1)보다 A2/A1만큼 커지게 된다. 하지만, 기생 용량의 균일도 측면에서 보면, 도 5b와 같은 구조가 유리하다.
예를 들어, 도 5a와 도 5b에서는 드레인 전극(43b, 47b)의 길이는 동일하고 폭(L1, L2)만 서로 상이해진다. 이에 따라, 도 5에서 게이트 전극(41)과 드레인 전극(43b) 사이의 오버랩된 폭(L1)이 3μm라고 하고 도 5b에서 게이트 전극(45)과 드레인 전극(47b) 사이의 오버랩된 폭(L2)이 5μm라고 할 때, 미스 얼라인(mis- align)에 의해 소스 전극과 드레인 전극이 1μm가 좌측으로 시프트(shift)되는 경우, 도 5a에서, 오버랩된 길이(L1)는 3μm에서 2μm로 줄어들기 때문에 기생 용량(Cgs1)의 편차는 33.25%가 되는데 반해, 도 5b에서, 오버랩된 길이(L2)는 5μm에서 4μm로 줄어들기 때문에 기생 용량(Cgs2)의 편차는 20%가 된다.
따라서 도 5a의 구조에서는 미스 얼라인에 의해 약간만 시프트 되어도 기생 용량의 편차가 심해지는 반면, 도 5b와 같이 오버랩된 면적(A2)을 확장하여 주는 경우에는 동일하게 시프트 되어도 기생 용량의 편차가 비교적 작아지게 된다.
하지만, 도 5a 및 도 5b와 같이, 기생 용량(Cgs1, Cgs2)이 증가될 뿐만 아니라 게이트 전극(41, 45)의 폭이 확대됨에 따라 개구율은 저하되게 되는 문제가 있다.
또한, 각 셀의 마진이 정해져 있으므로 게이트 전극의 폭을 확장하는데 한계가 있으므로, 기생 용량의 균일도를 향상시키는 것 또한 제약을 받게 되는 문제가 있다.
본 발명은 기생 용량을 증가시켜 기생 용량의 균일도를 향상시킬 수 있는 액정표시장치의 어레이 기판 및 그의 제조 방법을 제공함에 그 목적이 있다.
본 발명의 다른 목적은 증가된 기생 용량을 TFT 상에 형성하여 개구율을 향상시킬 수 있는 액정표시장치의 어레이 기판 및 그의 제조 방법을 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명의 제1 실시예에 따르면, 액정표시장치의 어레이 기판은, 복수의 게이트 라인과 복수의 데이터 라인에 의해 정의된 화소 영역; 각 화소 영역의 게이트 라인 및 데이터 라인에 연결된 박막트랜지스터; 상기 박막트랜지스터에 연결된 화소 전극; 및 상기 박막트랜지스터 상에 형성된 보조 전극을 포함한다.
본 발명의 제2 실시예에 따르면, 액정표시장치의 어레이 기판의 제조 방법은, 기판 상에 게이트라인 및 게이트 전극을 형성하는 단계; 상기 게이트라인을 포함하는 기판 상에 제1 절연층을 형성하는 단계; 상기 제1 절연층을 포함하는 기판 상에 반도체층을 형성하는 단계; 상기 반도체층을 포함하는 기판 상에 데이터라인, 소스 전극 및 드레인 전극을 형성하는 단계-여기서, 상기 게이트 전극, 반도체층, 소스 전극 및 드레인 전극에 의해 박막트랜지스터가 형성됨-; 상기 데이터라인을 포함하는 기판 상에 제2 절연층을 형성하고, 상기 드레인 전극과 상기 게이트 라인 상에 제1 및 제2 콘택홀을 형성하는 단계; 및 상기 제2 절연층을 포함하는 기판 상에 화소 전극 및 보조 전극을 형성하는 단계-여기서, 상기 보조 전극은 상기 박막트랜지터 상에 형성되고, 상기 화소 전극은 상기 박막트랜지스터에 연결됨-을 포함한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명한다.
도 6은 본 발명의 액정표시장치의 어레이 기판을 나타내는 평면도이다.
도 6을 참조하면, 본 발명의 액정표시장치의 어레이 기판에서 가로 방향, 즉 제1 방향으로 복수의 게이트 라인(51, 53)이 배열되고, 상기 게이트 라인(51, 53)의 수직 방향, 즉 제2 방향으로 복수의 데이터 라인(55)이 배열된다.
상기 게이트 라인(51, 53)과 데이터 라인(55)에 의해 화소 영역(P)이 정의된다. 상기 화소 영역(P)에는 상기 게이트 라인(51, 53)과 데이터 라인(55)의 교차점에 박막트랜지스터(TFT, 57)가 형성되고, 상기 TFT(57)에 화소 전극(71)이 연결된다. 상기 화소 전극(71)은 ITO나 IZO(Indium-Zinc-Oxide)와 같은 투명 전도성 재질로 형성될 수 있다.상기 화소 전극(71)의 일부는 이전단 게이트 라인(53)과 중첩되어 보조 용량(Cst)이 형성된다.
상기 TFT(57)는 게이트 라인(51, 53)에 연결된 게이트 전극(59)과, 데이터 라인(55)에 연결된 소스 전극(61)과, 상기 소스 전극(61)으로부터 이격되고 상기 화소 전극(71)에 연결된 드레인 전극(63)으로 구성된다.
이러한 경우, 상기 게이트 라인(51)과 연결되는 한편 상기 드레인 전극(63)에 오버랩되도록 상기 드레인 전극(63) 상에 보조 전극(67)이 형성된다. 상기 보조 전극(67)은 상기 화소 전극(71)과 동일한 재질로 동일 층상에 형성될 수 있다.
이와 같은 어레이 기판의 구조를 도 7a 및 도 7b를 참조하여 더욱 상세히 설명한다.
도 7a는 도 6의 선 I-I'을 따라 절취한 액정표시장치의 어레이 기판의 단면도를 나타내고, 도 7b는 도 6의 선 II-II'을 따라 절취한 액정표시장치의 어레이 기판의 단면도를 나타낸다.
도 7a 및 도 7b에 도시된 바와 같이, 하부 기판(81)상에 게이트 라인(51, 53) 및 게이트 전극(59)이 형성되고, 게이트 라인(51, 53)을 포함하는 하부 기판(81)상에 게이트 절연층(83)이 형성된다.
이어서, 상기 게이트 라인(51, 53) 상에 반도체층(85)이 형성된 후, 상기 게이트 라인(51, 53)에 수직으로 데이터 라인(55)이 형성되고, 상기 데이터 라인(55)에 연결된 소스 전극(61)과 상기 소스 전극(61)으로부터 이격된 드레인 전극(63)이 형성된다. 상기 소스 전극(61)과 드레인 전극(63)은 상기 반도체층(85)상에 형성된다. 따라서 게이트 전극(59), 소스 전극(61) 및 드레인 전극(63)이 반도체층(85)을 사이에 두고 TFT(57)가 형성된다.
따라서 상기 게이트 라인(51, 53)과 상기 데이터 라인(55)에 의해 화소 영역(P)이 정의되고, 이러한 화소 영역(P)에는 TFT(57)가 형성된다.
상기 TFT(57)를 포함하는 하부 기판(81)상에 보호층(87)이 형성된다. 이때, 상기 드레인 전극(63) 상의 보호층(87)이 노출되도록 식각하여 제1 콘택홀(65)이 형성되고, 상기 게이트 라인(51) 상의 게이트 절연층(83) 및 보호층(87)이 노출되도록 식각하여 제2 콘택홀(69)이 형성된다.
상기 하부 기판(81)의 화소 영역(P)에 화소 전극(71)이 형성되는 한편, 상기 화소 전극(71)은 상기 제1 콘택홀(65)을 통해 상기 드레인 전극(63)과 연결된다.
또한, 상기 제2 콘택홀(69)을 통해 상기 게이트 라인(51)에 보조 전극(67)이 연결된다. 상기 보조 전극(67)은 상기 화소 전극(71)과 동일한 재질로 동일층에 형성될 수 있다. 상기 보조 전극(67)은 게이트 라인(51)에 연결되는 한편, 장방향으 로 연장되어 상기 드레인 전극(63)을 가능한 한 많이 오버랩되도록 형성된다.
따라서 상기 게이트 라인(51)과 상기 드레인 전극(63) 사이에는 게이트 절연층(83)을 사이에 두고 기생 용량(Cst)이 형성되고 상기 게이트 라인(51)과 연결된 보조 전극(67)과 상기 드레인 전극(63) 사이에는 보호층(87)을 사이에 두고 보조 기생 용량(C'gs)이 형성된다. 이러한 경우, 상기 게이트 라인(51)과 상기 보조 전극(67)은 등전위이므로, 상기 드레인 전극(63)을 기준으로 기생 용량(Cgs)과 보조 기생 용량(C'gs)은 병렬 연결되게 된다. 따라서 총 기생 용량은 기생 용량(Cgs)과 보조 기생 용량(C'gs)의 합으로 산출되게 된다.
총 기생 용량은 보조 기생 용량(C'gs)만큼 증가되게 되다. 기생 용량의 균일도를 향상시키기 위해서는 가능한 보조 기생 용량(C'gs)을 증가시켜야 한다. 보조 기생 용량(C'gs)이 증가되기 위해서는 보조 전극(67)과 드레인 전극(63) 간의 오버랩되는 면적을 증가시키거나 보조 전극(67)과 드레인 전극(63) 간의 보호층(87)의 유전율이 가능한 한 커야 한다.
통상 각 셀의 크기는 정해져 있어 오버랩되는 면적을 증가시키는 데에는 한계가 있으므로, 유전율이 큰 보호층(87)을 사용하는 것이 바람직할 것이다.
상기와 같은 액정표시장치의 어레이 기판에 따르면, 게이트 라인(51)과 연결되는 한편 보호층(87)을 사이에 두고 드레인 전극(63) 상에 보조 전극(67)을 형성함으로써, 게이트 전극(59)과 드레인 전극(63) 사이의 기생 용량(Cgs) 외에 보조 전극(67)과 드레인 전극(63) 사이에 보호층(87)을 매개로 형성된 보조 기생 용량(C'gs)이 부가됨으로써, 총 기생 용량이 증가되게 된다. 따라서 미스 얼라인 등에 의해 드레인 전극(63)이 시프트 되어 기생 용량(Cgs)이 줄어들더라도 총 기생 용량에서의 편차는 미미해지게 되므로, Cgs의 균일도가 향상될 수 있다. 이에 따라, 각 셀마다 Cgs의 편차가 크지 않게 됨으로서, 이를 반영한 킥백 전압(ΔVp) 또한 변동이 크지 않게 되므로 플리커나 잔상 등이 방지될 수 있다.
또한, 보조 기생 용량을 TFT(57) 상에서 형성하여 화소 전극(71)이 가능한 넓은 면적으로 형성됨으로써, 개구율이 향상될 수 있다.
도 8a 내지 도 8d는 본 발명의 액정표시장치의 어레이 기판의 제조 공정을 도시한 단면도이다.
도8a에 도시된 바와 같이, 하부 기판(81) 상에 게이트전극(59) 및 게이트 라인(51, 53)이 형성된다. 게이트전극(59) 및 게이트 라인(51, 53)은 스퍼터링(sputtering) 등의 증착 기법으로 제1 금속 재질을 상기 하부 기판(81)의 전면에 증착한 후, 이 제1 금속 재질을 패터닝함으로써 형성된다. 상기 제1 금속 재질은 알루미늄(Al) 또는 구리(Cu)일 수 있다. 게이트 라인(51, 53)이 형성된 하부 기판(81) 상에 게이트 절연층(83)이 형성된다. 상기 게이트 절연층(83)은 PECVD(Plasma Enhanced Chemical Vapor Deposition) 등의 증착 기법으로 제1 절연 재질을 게이트전극(59) 및 게이트 라인(51, 53)을 포함한 하부 기판(81)의 전면에 증착하여 형성된다. 상기 제1 절연 재질은 BCB(BenzoCycloButene), 아크릴수지(acrylic resin), 폴리아미드(polyamide)화합물, SiNx, 또는 SiOx등의 재질 중 하나로 이루어질 수 있다.
도 8b에 도시된 바와 같이, 상기 게이트 절연층(83) 상에 활성층과 오믹콘택 층을 포함하는 반도체층(85)이 형성된다. 상기 활성층은 불순물이 도핑되지 않은 비정질실리콘으로 이루어지고, 상기 오믹콘택층은 N형 또는 P형의 불순물이 고농도로 도핑된 비정질실리콘으로 이루어진다. 따라서 반도체층(85)은 상기 게이트 라인(51, 53)을 포함하는 하부 기판(81)의 게이트 절연층(83)의 전면에 도핑되지 않은 비정질실리콘 재질과 도핑된 비정질실리콘 재질을 적층한 후, 상기 게이트 전극(59)에 대응된 상기 게이트 절연층(83) 상에만 두 재질이 남도록 패터닝하여 형성된다.
상기 반도체층(85)을 포함하는 하부 기판(81) 상에 데이터 라인(55), 소스 전극(61) 및 드레인 전극(63)이 형성된다. 데이터 라인(55), 소스 전극(61) 및 드레인 전극(63)은 CVD(Chemical Vapor Deposition) 또는 스퍼터링 등의 증착 기법으로 금속 재질 방법으로 제2 금속 재질을 상기 반도체층(85)을 포함하는 하부 기판(81)의 전면에 증착한 후, 이 제2 금속 재질을 패터닝함으로써 형성된다. 상기 제2 금속 재질은 크롬(Cr) 또는 몰리브덴(Mo)일 수 있다. 이때, 소스 전극(61)과 드레인 전극(63) 사이는 소정 간격으로 이격되는데, 이를 위해 상기 소스 전극(61)과 드레인 전극(63) 사이의 제2 금속 재질은 식각되게 된다. 제2 금속 재질이 식각될 때 그 하부의 반도체층(85)의 활성층이 노출되도록 오믹콘택층이 식각된다.
따라서 게이트 전극(59), 반도체층(85), 소스 전극(61) 및 드레인 전극(63)으로 이루어진 TFT(57)가 형성된다. 상기 게이트 전극(59)에 하이 레벨의 전압이 인가되고, 상기 소스 전극(61)에 데이터 전압이 인가되는 경우, 상기 게이트 전극(59)으로 인가된 하이 레벨의 전압에 의해 상기 반도체층(85)이 도통되게 되므로 상기 소스 전극(61)으로 인가된 데이터 전압이 상기 반도체층(85)을 경유하여 상기 드레인 전극(63)으로 공급되게 된다.
상기 데이터 라인(55)을 포함하는 하부 기판(81) 상에 보호층(87)이 형성된다. 상기 보호층(87)은 데이터 라인(55)을 포함하는 하부 기판(81) 상에 제2 절연 재질을 증착하여 형성된다. 이러한 경우, 증착된 보호층(87)의 두께는 가능한 얇아야 한다. 예컨대, 보호층(87)의 두께는 1 ~ 2 ㎛ 정도일 수 있다. 상기 제2 절연 재질은 BCB(BenzoCycloButene), 아크릴수지(acrylic resin), 테프론(Teflon), 폴리아미드(polyamide)화합물, SiNx, SiOx, 토프 (cytop) 또는 PFCB(perfluorocyclobutane)등의 재질 중 하나로 이루어질 수 있다.
도 8c에 도시된 바와 같이, 보호층(87)이 형성된 하부 기판(81)에서 상기 드레인 전극(63) 상부에 있는 보호층(87)이 제거되어 제1 콘택홀(65)이 형성되는 한편, 게이트 라인(51)의 상부에 있는 게이트 절연층(83)과 보호층(87)이 제거되어 제2 콘택홀(69)이 형성된다.
도 8d에 도시된 바와 같이, 상기 보호층(87)을 포함하는 하부 기판(81)상에 화소 전극(71)과 보조 전극(67)이 형성된다.
상기 화소 전극(71)과 보조 전극(67)은 상기 보호층(87)을 포함하는 하부 기판(81) 상에 투명 전도성 재질을 증착한 후, 이를 패터닝함으로써 형성된다. 투명 전도성 재질은 ITO, IZO, ITZO 중 어느 하나일 수 있다.
상기 화소 전극(71)은 게이트 라인(51, 53)과 데이터 라인(55)에 의해 정의된 화소 영역(P)에 형성될 수 있다. 이러한 경우, 상기 화소 전극(71)은 제1 콘택 홀(65)을 통해 드레인 전극(63)에 연결된다. 상기 화소 전극(71)은 이전단 게이트 라인(53)과 일부 오버랩되도록 하여 보조 용량(Cst)이 형성된다.
상기 보조 전극(67)은 상기 화소 전극(71)과 동일한 재질로 동일한 층상에 형성된다. 상기 보조 전극(67) 상기 제2 콘택홀(69)을 통해 상기 게이트 라인(51)에 연결된다. 상기 보조 전극(67)은 상기 게이트 라인(51)과 제2 콘택홀(69)을 통해 연결되는 한편 상기 드레인 전극(63)과 오버랩되도록 장방향으로 연장 형성된다. 이러한 경우, 게이트 라인(51)과 보조 전극(67)은 등전위를 갖게 된다.
따라서 상기 게이트 라인(51)과 드레인 전극(63) 사이에 게이트 절연층(83)을 매개로 하여 기생 용량(Cgs)이 형성되는 한편, 상기 게이트 라인(51)과 연결된 보조 전극(67)과 드레인 전극(63) 사이에 보호층(87)을 매개로 하여 보조 기생 용량(C'gs)이 형성된다. 이러한 경우, 게이트 라인(51)과 드레인 전극(63) 사이의 기생 용량(Cgs)과 보조 전극(67)과 드레인 전극(63) 사이의 보조 기생 용량(C'gs)이 병렬로 형성됨으로써, 총 기생 용량은 기생 용량(Cgs)과 보조 기생 용량(C'gs)의 합이 된다.
그러므로 보조 기생 용량(C'gs)이 추가되어 총 기생 용량은 증가된다. 하지만, 이와 같이 총 기생 용량이 증가함에 따라 미스 얼라인에 의해 드레인 전극(63)이 시프트 되더라도 총 기생 용량의 편차가 크지 않게 된다. 이에 따라 패널 내의 각 셀 간 또는 프레임 간의 기생 용량의 편차가 크지 않게 되어 기생 용량의 균일도가 향상될 수 있다.
이와 같이 기생 용량의 균일도가 향상됨으로써, 킥백 전압이 패널 내의 각 셀 또는 프레임 간에서 크게 변동되지 않게 되어 플리커나 잔상이 억제될 수 있다.
또한, TFT(57) 상에 보조 기생 용량(C'gs)을 형성함으로써, 개구율이 향상될 수 있다.
도 9는 기생 용량에 따른 Ω치의 변화를 도시한 도면이다.
Ω치는 최대 킥백전압과 최소 킥백전압 간의 차이에 의해 산출된다. 이는 하기의 수학식 2로 나타내어진다.
Figure 112005033726224-pat00002
여기서, ΔVpmax는 최대 킥백전압이고, ΔVpmin은 최소 킥백전압을 나타낸다.
도 9에 도시된 바와 같이, 기생 용량(Cgs)의 증가에 따라 최대 킥백전압과 최소 킥백전압 또한 증가하게 된다. 이때, 최대 킥백전압과 최소 킥백전압 간의 차이를 나타내는 Ω치는 기생 용량(Cgs)의 증가에 관계없이 거의 일정하게 유지된다.
결국, Ω치가 거의 일정하게 됨으로써, 플리커나 잔상이 억제될 수 있다.
도 9는 IPS 모드(In-Plane Switching mode)에 대해 실험된 데이터이므로, 본 발명에서와 같이 기생 용량을 증가시키면서 플리커나 잔상을 억제하기 위해서는 IPS 모드가 바람직하다.
이상에서 살펴본 바와 같이, 본 발명에 의하면, 게이트 라인에 연결되고 드레인 전극 상에 보조 전극을 형성하여 보조 기생 용량(C'gs)을 추가하여 총 기생 용량을 증가시켜 미스 얼라인에 의한 기생 용량의 편차를 최소화하여 기생 용량 균일도를 향상시킬 수 있다. 이와 같이 기생 용량 균일도가 향상됨에 따라 플리커나 잔상이 억제될 수 있다.
본 발명에 의하면, 보조 기생 용량을 박막트랜지스터 상에 형성함으로써 전혀 화소 영역의 마진을 감소시키지 않으므로 개구율이 향상될 수 있다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.

Claims (15)

  1. 복수의 게이트 라인과 복수의 데이터 라인에 의해 정의된 화소 영역;
    각 화소 영역의 게이트 라인 및 데이터 라인에 연결된 박막트랜지스터;
    상기 박막트랜지스터에 연결된 화소 전극; 및
    상기 화소 전극에 연결된 상기 박막트랜지스터의 드레인 전극 상에 형성된 보조 전극
    을 포함하는 것을 특징으로 하는 액정표시장치의 어레이 기판.
  2. 제1항에 있어서, 상기 보조 전극은 상기 게이트라인에 연결되는 것을 특징으로 하는 액정표시장치의 어레이 기판.
  3. 제1항에 있어서, 상기 보조 전극은 상기 화소 전극과 동일한 재질로 형성되는 것을 특징으로 하는 액정표시장치의 어레이 기판.
  4. 제1항에 있어서, 상기 보조 전극은 상기 화소 전극과 동일한 층에 형성되는 것을 특징으로 하는 액정표시장치의 어레이 기판.
  5. 제2항에 있어서, 상기 박막트랜지스터는 상기 게이트 라인에 연결된 게이트 전극, 상기 데이터라인에 연결된 소스 전극, 상기 화소 전극에 연결된 상기 드레인 전극 및 이들 전극 간에 형성된 반도체층으로 구성되고, 상기 보조 전극은 상기 드레인 전극 상에 제1 절연층을 사이에 두고 형성되는 것을 특징으로 하는 액정표시장치의 어레이 기판.
  6. 제5항에 있어서, 상기 보조 전극과 상기 드레인 전극 사이에 상기 제1 절연층을 매개로 하여 제1 기생 용량이 형성되고, 상기 게이트 전극과 상기 드레인 전극 사이에는 제2 절연층을 매개로 하여 제2 기생 용량이 형성되는 것을 특징으로 하는 액정표시장치의 어레이 기판.
  7. 제6항에 있어서, 상기 제1 기생 용량과 상기 제2 기생 용량은 상기 게이트 전극, 상기 보조 전극 및 상기 드레인 전극에 대해 병렬 연결되는 것을 특징으로 하는 액정표시장치의 어레이 기판.
  8. 기판 상에 게이트라인 및 게이트 전극을 형성하는 단계;
    상기 게이트라인을 포함하는 기판 상에 제1 절연층을 형성하는 단계;
    상기 제1 절연층을 포함하는 기판 상에 반도체층을 형성하는 단계;
    상기 반도체층을 포함하는 기판 상에 데이터라인, 소스 전극 및 드레인 전극을 형성하는 단계-여기서, 상기 게이트 전극, 반도체층, 소스 전극 및 드레인 전극에 의해 박막트랜지스터가 형성됨-;
    상기 데이터라인을 포함하는 기판 상에 제2 절연층을 형성하고, 상기 드레인 전극과 상기 게이트 라인 상에 제1 및 제2 콘택홀을 형성하는 단계; 및
    상기 제2 절연층을 포함하는 기판 상에 화소 전극 및 보조 전극을 형성하는 단계-여기서, 상기 보조 전극은 상기 화소 전극에 연결된 상기 박막트랜지터의 드레인 전극 상에 형성됨-
    을 포함하는 것을 특징으로 하는 액정표시장치의 어레이 기판의 제조 방법.
  9. 제8항에 있어서, 상기 화소 전극은 상기 제1 콘택홀을 통해 상기 박막트랜지스터의 드레인 전극에 연결되고 상기 보조 전극은 상기 제2 콘택홀을 통해 상기 게이트라인에 연결되는 것을 특징으로 하는 액정표시장치의 어레이 기판의 제조 방법.
  10. 제8항에 있어서, 상기 보조 전극은 상기 화소 전극과 동일한 재질로 형성되는 것을 특징으로 하는 액정표시장치의 어레이 기판의 제조 방법.
  11. 제8항에 있어서, 상기 보조 전극은 상기 화소 전극과 동일한 층에 형성되는 것을 특징으로 하는 액정표시장치의 어레이 기판의 제조 방법.
  12. 제8항에 있어서, 상기 게이트 전극과 상기 드레인 전극 사이에는 제1 절연층을 매개로 하여 제1 기생 용량이 형성되고, 상기 보조 전극과 상기 드레인 전극 사이에는 제2 절연층을 매개로 하여 제2 기생 용량이 형성되는 것을 특징으로 하는 액정표시장치의 어레이 기판의 제조 방법.
  13. 제12항에 있어서, 상기 제1 기생 용량과 상기 제2 기생 용량은 상기 게이트 전극, 상기 보조 전극 및 상기 드레인 전극에 대해 병렬 연결되는 것을 특징으로 하는 액정표시장치의 어레이 기판의 제조 방법.
  14. 제1항에 있어서,
    상기 보조 전극은 상기 드레인 전극과 오버랩되는 액정표시장치의 어레이 기판.
  15. 제6항에 있어서,
    상기 보조 전극과 상기 게이트라인 사이에 상기 제1 및 제2 절연층이 배치되는 액정표시장치의 어레이 기판.
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