KR101264716B1 - 액정표시장치 및 그 제조방법 - Google Patents

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Abstract

본 발명은 패널 위치에 따른 공통전압의 편차를 최소화할 수 있는 액정표시장치 및 그 제조방법을 제공하는 것이다.
본 발명에 따른 액정표시장치는 게이트 절연막을 사이에 두고 서로 교차하여 화소 영역을 마련하는 다수의 데이터 라인 및 게이트 라인과; 상기 다수의 게이트 라인 및 데이터 라인의 교차부에 위치하는 박막트랜지스터와; 상기 게이트 라인과 나란하게 형성되는 공통라인과; 상기 박막트랜지스터와 접속된 다수의 액정 셀과; 상기 액정 셀 각각에 충전된 전압을 유지하는 스토리지 커패시터를 포함하며, 상기 화소 영역 중 상기 공통라인의 입력단으로부터 멀어질수록 상기 스토리지 커패시터의 용량값이 점진적으로 작아지는 것을 특징으로 한다.
공통전압, 커패시터

Description

액정표시장치 및 그 제조방법{LIQUID CRYSTAL DISPLAY AND METHOD OF FABRICATING THE SAME}
도 1은 종래의 패널 위치별 최적 공통전압을 측정한 결과를 나타내는 도면.
도 2는 본 발명에 따른 액정 표시 패널을 나타내는 회로도.
도 3은 도 2에 도시된 액정 표시 장치의 박막트랜지스터 기판을 나타내는 평면도.
도 4는 도 3에서 선"Ⅰ-Ⅰ'"와 "Ⅱ-Ⅱ`"를 따라 절취한 박막트랜지스터 기판을 나타내는 단면도.
도 5는 본 발명에 따른 액정 표시 패널의 위치별 공통전압을 일정하게 유지하기 위한 스토리지 커패시터의 보상량을 설명하기 위한 도면.
도 6은 본 발명에 따른 액정 표시 장치의 스토리지 커패시터 보상량을 나타낸 도면.
도 7a는 도 5의 A부분에 해당하는 액정표시패널의 픽셀의 구조를 나타낸 도면이며, 도 7b는 도 5의 B부분에 해당하는 액정표시패널의 픽셀의 구조를 나타낸 도면.
도 8a은 도 5의 A부분에 해당하는 액정표시패널의 픽셀의 구조를 나타낸 도면이며, 도 8b는 도 5의 B부분에 해당하는 액정표시패널의 픽셀의 구조를 나타낸 도면.
도 9는 본 발명의 스토리지 커패시터의 보상 후 결과를 나타낸 도면.
도 10a 내지 10f는 본 발명에 따른 액정 표시 장치를 제조하는 방법을 나타낸 도면.
< 도면의 주요 부분에 대한 부호의 설명 >
GL : 게이트 라인 DL : 데이터라인
100 : 게이트 전극 102 : 소스전극
104: 화소전극 106 : 드레인전극
107 : 드레인 콘택홀 108: 활성층
110: 오믹접촉층 112: 기판
114 : 제 1 공통전극 116 : 제 2 공통전극
117: 공통 콘택홀 118 : 게이트 절연막
120: 보호막 128: 공통라인
본 발명은 액정표시장치에 관한 것으로, 특히 패널 위치에 따른 공통전압의 편차를 최소화할 수 있는 액정표시장치 및 그 제조방법에 관한 것이다.
초박형의 평판표시소자(Flat Panel Display), 그 중에서도 액정표시장치는 동작 전압이 낮아 소비 전력이 적고 휴대용으로 쓰일 수 있는 등의 이점으로 TV, 노트북 컴퓨터, 모니터, 우주선, 항공기 등에 이르기까지 응용분야가 넓고 다양하다.
일반적으로 액정표시장치는 게이트 신호를 전달하는 다수의 게이트 라인과, 이 게이트 라인에 교차하여 형성되며 데이터 신호를 전달하는 데이터 라인을 포함하며, 이들 게이트 라인과 데이터 라인에 의해 둘러싸인 영역에 형성되며 게이트 라인 및 데이터 라인과 박막트랜지스터(Thin Film Transistor)를 통해 연결되는 행렬 형태의 다수의 액정셀을 포함한다.
이러한 액정 표시 장치는 고해상도 및 대형화될수록 공통라인의 길이는 증가하게 된다. 길이가 증가된 공통라인의 길이로 인하여 액정셀의 공통전극과 접속되는 공통라인의 양끝단(즉, 입력단)에 공통전압을 인가하는 경우, 액정패널의 중앙부에 위치하는 액정셀에 인가된 공통전압과 액정패널의 에지부에 위치하는 액정셀에 인가된 공통전압이 다르게 나타난다. 이는 공통라인의 자체저항이 공통라인의 입력단으로부터 멀어질수록 증가하기 때문이다
이와 같이, 공통라인 저항에 비례하는 공통전압의 드랍(drop)현상 때문에 발생되는 플리커 현상을 방지하기 위해서 도 1에 도시된 바와 같이 패널 위치별로 전압크기가 다른 공통전압을 공급해야 하는 문제점이 있다.
따라서, 상기와 같은 문제점을 해결하기 위하여, 본 발명은 패널 위치에 따른 공통전압의 편차를 최소화할 수 있는 액정표시장치 및 그 제조방법을 제공하는 데 그 목적이 있다.
상기 기술적 과제를 달성하기 위하여, 본 발명에 따른 액정 표시 장치는 게이트 절연막을 사이에 두고 서로 교차하여 화소 영역을 마련하는 다수의 데이터 라인 및 게이트 라인과; 상기 다수의 게이트 라인 및 데이터 라인의 교차부에 위치하는 박막트랜지스터와; 상기 게이트라인과 나란하게 형성되는 공통라인과; 상기 박막트랜지스터와 접속된 다수의 액정 셀과; 상기 액정 셀 각각에 충전된 전압을 유지하는 스토리지 커패시터를 포함하며, 상기 화소 영역 중 상기 공통라인의 입력단으로부터 멀어질수록 상기 스토리지 커패시터의 용량값이 점진적으로 작아지는 것을 특징으로 한다.
상기 기술적 과제를 달성하기 위하여, 본 발명에 따른 액정 표시 장치의 제조방법은 다수의 게이트 라인 및 데이터 라인의 교차부에 위치하는 박막트랜지스터를 형성하는 단계와; 상기 박막트랜지스터와 접속된 다수의 액정 셀을 형성하는 단계와; 상기 액정 셀 각각에 충전된 전압을 유지하는 스토리지 커패시터를 형성하는 단계를 포함하며, 상기 공통라인의 입력단으로부터 멀어질수록 상기 스토리지 커패시터의 용량값은 점진적으로 작아지는 것을 특징으로 한다.
상기 기술적 과제 외에 본 발명의 다른 기술적 과제 및 이점들은 첨부 도면을 참조한 본 발명의 바람직한 실시 예에 대한 설명을 통하여 명백하게 드러나게 될 것이다.
도 2는 본 발명에 따른 액정 표시 패널을 나타내는 회로도이다.
도 2에 도시된 바와 같이, 본 발명에 따른 액정 표시 패널은 서로 교차하여 화소 영역을 마련하는 다수의 데이터 라인(DL) 및 게이트 라인(GL)과, 게이트 라인(GL)과 평행하게 형성되는 공통라인(CL)과, 다수의 게이트 라인(GL) 및 데이터 라인(DL)이 교차하는 지점마다 형성되는 박막트랜지스터(TFT)와, 그 박막트랜지스터(TFT)와 접속된 다수의 액정 셀(Clc)과, 액정 셀(Clc)과 접속된 스토리지 커패시터(Cst)를 구비한다.
게이트 라인들(GL1 내지 GLn) 각각은 도 3에 도시된 바와 같이, 게이트 라인들(GL1 내지 GLn)과 접속된 박막트랜지스터(TFT)의 게이트 전극(100)에 게이트 신호를 공급한다.
데이터 라인들(DL1 내지 DLm) 각각은 게이트 라인들(GL1 내지 GLn) 각각과 교차하여 화소 영역을 마련한다. 이러한 데이터 라인들(DL1 내지 DLm)은 박막트랜지스터(TFT)의 소스 전극(102)에 데이터 신호를 공급한다.
공통라인(CL1 내지 CLn)들 각각은 게이트 라인들(GL1 내지 GLn)과 평행하게 형성되며, 공통라인(CL1 내지 CLn)과 접속된 제 1 및 제 2 공통전극(114)에 공통전압을 공급한다.
박막트랜지스터(TFT)는 게이트 라인(GL1 내지 GLn)의 게이트 신호에 응답하여 데이터 라인(DL1 내지 DLm) 상의 데이터 신호가 액정 셀(Clc)의 화소 전극(104)에 충전되어 유지되게 한다. 이를 위해, 박막트랜지스터(TFT)는 도 3 및 도 4에 도시된 바와 같이 게이트 라인(GL1 내지 GLn)과 접속된 게이트 전극(100), 데이터 라인(DL1 내지 DLm)과 접속된 소스 전극(102), 액정 셀(Clc)의 화소전극(104)과 접속된 드레인 전극(106), 게이트 전극(100)과 게이트 절연막(118)을 사이에 두고 중첩 되며 소스 및 드레인 전극(102,106) 사이의 채널을 형성하는 반도체층(108,110)으로 이루어진다. 반도체층(108,110)은 활성층(108)과 오믹접촉층(110)으로 이루어진다.
액정 셀(Clc)은 액정을 사이에 두고 마주하는 화소전극(104) 및 제 1, 제 2 공통전극(114,116)으로 이루어진다.
제 1 공통전극(114)은 공통라인(CL1 내지 CLn)과 나란한 수평부(114a)와, 수평부(114a)에서 수직하게 분기하며, 공통라인(CL1 내지 CLn)과 접속되는 분기부(114b)로 이루어진다.
제 2 공통전극(116)은 공통라인(CL1 내지 CLn)과 공통컨택홀(117)을 통해 접촉된다. 이 제 2 공통전극(116)은 화소전극(104)과 액정을 사이에 두고 나란하게 형성되며 화소전극(104)과 수평전계를 형성한다.
이러한 제 2 공통전극(116)은 게이트 절연막(118) 상에 소스/드레인(102,106) 금속층으로 형성된다. 이와 같이, 제 2 공통전극(116)은 화소전극(104)과 보호막(120)을 사이에 두고 수평전계를 형성한다. 반면, 기판(112) 상에 게이트 금속층으로 제 2 공통전극(116)을 형성하는 경우, 제 2 공통전극(116)은 화소전극(104)과의 사이에 보호막(120)과 게이트 절연막(118)을 두고 수평전계를 형성한다. 때문에, 기판(112) 상에 형성된 제 2 공통전극(116)과 화소전극(114)간의 거리에 비해, 게이트 절연막(118) 상에 형성되는 제 2 공통전극(116)과 화소전극(104)과의 거리가 가까워지게 된다. 이에 따라, 게이트 절연막(118) 상에 형성되는 제 2 공통전극(116)과 화소전극(104) 사이에 수평 전계를 형성하는 경우는, 제 2 공통전극(116)과 화소전극(104)과의 사이에 보호막(120)과 게이트 절연막(118)을 두고 전계를 형성하는 경우에 비해 강한 전계를 이룰 수 있다. 이에 따라 게이트 절연막(118) 상에 형성되는 제 2 공통전극(116)과 화소전극(104) 사이에 수평전계를 형성하는 경우는 낮은 전압으로도 제 2 공통전극(116)과 화소전극(104) 사이에 수평 전계를 형성하는 경우와 동일한 전계를 형성할 수 있다. 따라서 화소전극(104)은 드레인 전극(106)과 드레인 콘택홀(107)을 통해 접촉한다. 이러한 화소전극(104)은 드레인 전극(106) 상에 형성된 수평부(104b)와, 수평부(104b)에서 수직하게 분기하여 수평부(104b)를 통해 연결된 분기부(104a)로 이루어진다.
스토리지 커패시터(Cst)는 게이트 절연막(118)을 사이에 두고 중첩되는 드레인전극(104)과 제 1 공통전극(106)으로 형성되어 액정셀(Clc)에 충전된 전압을 안정적으로 유지시킨다.
한편, 본 발명에 따른 액정 표시 패널은 패널 위치별 최적공통전압을 플랫(Flat)하게 하기 위해서 도 2에 도시된 바와 같이 패널 위치별로 스토리지 커패시터(Cst)를 변화시켜 보상을 한다.
이를 구체적으로 설명하면 도 5에 도시된 바와 같이 액정표시패널의 입력부의 제 1 공통전압(Vcom1)은 공통라인(CL)의 저항에 의해 액정표시패널의 중앙부로 갈수록 제 2 공통전압(Vcom2)으로 하강하게 된다. 이 경우, 액정표시패널의 입력부에 위치하는 액정셀(Clc)에는 데이터 전압과 제 1 공통전압(Vcom1) 간의 차전압인 제 1 전압(V1)이 충전되는 반면에 액정표시패널의 중앙부에 위치하는 액정셀(Clc)에는 데이터 전압과 제 2 공통전압(Vcom2)의 차전압인 제 2 전압(V2)이 충전된다. 이 경우, 제 1 전압(V1)과 제 2 전압(V2)의 차이를 보상하기 위해 킥백전압(ΔVp)을 조절한다. 즉, 액정표시패널의 중앙부에 위치하는 액정셀(Clc)의 충전전압인 제 2 전압(V2)이 제 1 전압(V1)과 동일하게끔 액정표시패널의 중앙부에 위치하는 액정셀(Clc)의 킥백전압(ΔVp2)을 액정표시패널의 입력부에 위치하는 액정셀(Clc)의 킥백전압(ΔVp1)보다 증가시킨다.
따라서, 액정표시패널의 중앙부에 위치하는 액정셀(Clc)의 킥백전압(ΔVp)을 증가시키기 위해서 수학식 1을 이용한다.
ΔVp=Cgs/(Cst+Clc+Cgs)*ΔVg
여기서 ΔVp는 킥백(kickback)전압, Cst는 스토리지 커패시터, Clc는 액정 커패시터, Cgs는 기생용량, ΔVg는 게이트 온전압과 게이트 로우전압의 차이값을 나타낸다.
상기의 수학식 1에서 살펴보면 ΔVp는 Cst를 조절함으로써 그 값을 조절할 수 있다.
즉, ΔVp는 공통라인(CL)의 입력단에서 멀어질수록 점진적으로 커져야 하므로, 수학식 1과 같이 ΔVp에 반비례하는 스토리지 커패시터(Cst)의 보상량이 도 6에 도시된 바와 같이 공통라인(CL)의 입력단에서 멀어질수록 점진적으로 감소돼야한다.
이때, 스토리지 커패시터(Cst)를 점진적으로 작아지게 하기 위해 스토리지 커패시터(Cst)의 용량값에 비례하는 박막트랜지스터(TFT)의 드레인전극(106)의 면 적을 점진적으로 감소시킨다.
이러한 드레인전극(106)의 면적을 감소시키는 구조를 살펴보면 아래와 같다.
도 7a은 도 6의 A부분에 해당하는 액정표시패널의 픽셀의 구조를 나타낸 도면이고, 도 7b은 도 6의 B부분에 해당하는 액정표시패널의 픽셀의 구조를 나타낸 도면이다.
예를 들어, 액정표시패널의 공통라인(CL)의 입력단 부분에서는 도 7a에 도시된 바와 같이, 드레인전극(106)이 제 1 길이로(L1) 형성되었다면, 액정표시패널의 공통라인(CL)의 입력단부분에서 멀어진 중앙부 부분에서는 도 7b에 도시된 바와 같이 드레인 전극(106)이 제 2 길이로(L2)로 형성된다. 이와 같이, 액정표시패널의 입력단과 중앙부 각각에 위치하는 드레인전극(106) 폭이 동일한 조건에서 액정표시패널의 입력단부분에서 형성된 드레인전극(106)의 제 1 길이(L1)는 액정표시패널의 중앙부부분에서 형성된 드레인전극(106)의 제 2 길이(L2)보다 작게 형성된다. 따라서 드레인전극(106)의 폭이 동일한 조건에서 드레인전극(106)의 길이가 작아지기 때문에 드레인전극(106)의 면적은 작아진다.
또한, 본 발명에 따른 액정표시패널은 또 다른 실시 예로 입력단에서 멀어질수록 점진적으로 스토리지 커패시터(Cst)의 용량값을 감소시키기 위해 제 1 공통전극(114)의 면적을 점진적으로 감소시킨다.
이러한 제 1 공통전극(114)의 면적을 감소시키는 구조를 살펴보면 아래와 같다.
도 8a은 도 6의 A부분에 해당하는 액정표시패널의 픽셀의 구조를 나타낸 도 면이고, 도 8b는 도 6의 B부분에 해당하는 액정표시패널의 픽셀의 구조를 나타낸 도면이다.
예를 들어, 액정표시패널의 공통라인(CL)의 입력단 부분에서는 도 8a에 도시된 바와 같이, 제 1 공통전극(114)의 수평부(114a)가 제 1 폭(W1)으로 형성되었다면, 액정표시패널의 공통라인(CL)의 입력단부분에서 멀어진 중앙부 부분에서는 도 7b에 도시된 바와 같이, 제 1 공통전극(114)의 수평부(114a)가 제 2 폭(W2)으로 형성된다. 이와 같이, 액정표시패널의 입력단과 중앙부 각각에 위치하는 제 1 공통전극(114)의 길이가 동일한 조건에서 액정표시패널의 입력단부분에서 형성된 제 1 공통전극(114)의 제 1 폭(W1)은 액정표시패널의 중앙부부분에서 형성된 공통전극(114)의 제 2 폭(W2)보다 작게 형성된다. 따라서 제 1 공통전극(114)의 길이가 동일한 조건에서 제 1 공통전극(114)의 폭이 작아지기 때문에 제 1 공통전극(114)의 면적은 작아진다.
이러한 본 발명에 따른 액정 표시 장치의 제조방법을 살펴보면 아래와 같다.
도 10a 내지 10f는 본 발명에 따른 액정 표시 장치를 제조하는 방법을 나타낸 도면이다.
도 10a에 도시된 바와 같이 기판(112) 상에 게이트 금속층이 증착공정을 통해 형성된다. 이 후, 그 게이트 금속층이 포토리소그래피공정과 식각공정에 의해 패터닝됨으로써 게이트 전극(100), 게이트 라인(미도시), 제 1 공통전극(114) 및 공통라인(미도시)이 형성된다. 이 단계에서는 본 발명에 제 2 실시 예에 따라 제 1 공통전극(114)의 면적을 공통라인(미도시)의 입력단에서부터 멀어질수록 감소되도 록 형성할 수 있다.
이후, 도 10b에 도시된 바와 같이 게이트 전극(100), 게이트 라인(미도시), 제 1 공통전극(114) 및 공통라인(미도시)이 형성된 기판(112)상에 SiOx, SiNx 등의 무기절연물질이 도포됨으로써 게이트 절연막(118)이 형성된다. 이후, 게이트 절연막(118)이 포토리소그래피공정과 식각공정에 의해 패터닝됨으로써 제 1 공통전극(114)의 일부를 노출시키는 공통 콘택홀(117)이 형성된다.
이어서, 도 10c에 도시된 바와 같이, 게이트 절연막(118) 상에 순수 비정질 실리콘층, 불순물 비정질 실리콘층이 순차적으로 형성된다. 이후, 순수 비정질 실리콘층, 불순물 비정질 실리콘층이 포토리소그래피공정과 식각공정에 의해 패터닝됨으로써 활성층(108) 및 오믹 접촉층(110)이 형성된다.
다음, 도 10d에 도시된 바와 같이, 활성층(108) 및 오믹 접촉층(110)이 형성된 게이트 절연막(118) 상에 소스/드레인 금속층이 증착된다. 이후, 증착된 소스/드레인 금속층이 포토리소그래피공정과 식각공정에 의해 패터닝됨으로써 데이터 라인(미도시)과 소스/드레인 전극(102,106) 및 제 2 공통전극(116)이 형성된다. 그리고, 소스 및 드레인 전극(102,106)을 마스크로 한 식각공정을 통해 소스/드레인 전극 사이의 오믹접촉층(110)이 제거되고, 그 하부층인 활성층(108)이 노출되어 채널이 형성된다. 이 단계에서는 본 발명의 제 1 실시 예에 따라 드레인 전극(106) 형성공정에서 드레인 전극(106)의 면적을 공통라인(미도시)의 입력단으로부터 멀어질수록 감소하도록 형성할 수 있다.
이후, 도 10e에 도시된 바와 같이, 소스/드레인 전극(102,106)이 형성된 기 판(112)상에 SiNx, SiOx 등과 같은 무기절연물질 또는 아크릴 수지와 같은 유기절연물질이 도포됨으로써 보호막(120)이 형성된다. 형성된 보호물질이 포토리소그래피공정과 식각공정에 의해 패터닝됨으로써 드레인 전극(106)의 일부를 노출시키는 드레인 콘택홀(107)이 형성된다.
이어서, 도 10f에 도시된 바와 같이, 보호막(120) 위로 투명 도전성 물질을 증착하고, 그 증착된 투명 도전성 물질이 포토리소그래피공정과 식각공정에 의해 패터닝됨으로써 화소전극(104)을 형성한다.
이와 같이, 본 발명에 따른 액정 표시 장치는 패널 위치마다 다른 공통전압을 패널 위치에 따라 드레인전극의 면적이나 제 1 공통전극의 면적을 다르게 형성하여 커패시터를 점진적으로 변화시켜 보상함으로써 도 10에 도시된 바와 같이 최적 공통전압을 평탄화(Flat)할 수 있다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.
상술한 바와 같이, 본 발명에 따른 액정표시장치 및 그 제조방법은 패널 위치마다 다른 최적 공통전압을 패널 위치에 따라 커패시터를 점진적으로 변화시켜 최적 공통전압을 평탄화함으로써 패널 내에 직류전압이 축적되는 것을 방지하여 장기구동 신뢰성을 확보할 수 있다.

Claims (8)

  1. 게이트 절연막을 사이에 두고 서로 교차하여 화소 영역을 마련하는 다수의 데이터 라인 및 게이트 라인과;
    상기 다수의 게이트 라인 및 데이터 라인의 교차부에 위치하는 박막트랜지스터와;
    상기 게이트 라인과 나란하게 형성되는 공통라인과;
    상기 박막트랜지스터와 접속된 다수의 액정 셀과;
    상기 액정셀 각각에 충전된 전압을 유지하는 스토리지 커패시터를 포함하며,
    상기 화소 영역 중 상기 공통라인의 입력단으로부터 멀어질수록 상기 스토리지 커패시터의 용량값이 점진적으로 작아지는 것을 특징으로 하는 액정 표시 장치.
  2. 제 1 항에 있어서,
    상기 다수의 액정 셀 각각은
    상기 박막트랜지스터와 접속된 화소 전극과;
    상기 공통라인과 접속된 제 1 공통 전극과;
    상기 화소 전극과 액정을 사이에 두고 나란하게 형성되며 상기 화소 전극과 전계를 이루는 제 2 공통 전극을 포함하는 것을 특징으로 하는 액정 표시 장치.
  3. 제 2 항에 있어서,
    상기 스토리지 커패시터는
    상기 게이트 절연막을 사이에 두고 중첩되게 형성되는 상기 박막트랜지스터의 드레인전극과 제 1 공통전극을 포함하는 것을 특징으로 하는 액정 표시 장치.
  4. 제 3 항에 있어서,
    상기 박막트랜지스터의 드레인 전극은
    상기 화소 영역 중 상기 공통라인의 입력단으로부터 멀어질수록 면적이 점진적으로 작아지는 것을 특징으로 하는 액정 표시 장치.
  5. 제 3항에 있어서,
    상기 제 1 공통전극은
    상기 화소 영역 중 상기 공통라인의 입력단으로부터 멀어질수록 면적이 점진적으로 작아지는 것을 특징으로 하는 액정 표시 장치.
  6. 기판 상에 게이트 전극, 제1 공통 전극 및 상기 제1 공통 전극과 접속된 공통 라인을 형성하는 단계와;
    상기 제1 공통 전극을 노출시키는 공통 콘택홀을 가지는 게이트 절연막을 형성하는 단계와;
    상기 게이트 절연막 상에 활성층 및 오믹접촉층을 형성하는 단계와;
    상기 활성층 및 오믹 접촉층이 형성된 기판 상에 소스 전극, 상기 제1 공통 전극과 상기 게이트 절연막을 중첩되게 형성되어 스토리지 캐패시터를 이루는 드레인 전극, 상기 공통 콘택홀을 통해 상기 공통 라인과 접속되는 제2 공통 전극을 형성하는 단계와;
    상기 드레인 전극을 노출시키는 드레인 콘택홀을 가지는 보호막을 형성하는 단계와;
    상기 보호막 상에 상기 드레인 콘택홀을 통해 상기 드레인 전극과 접속되는 화소전극을 형성하는 단계를 포함하며,
    상기 공통라인의 입력단으로부터 멀어질수록 상기 스토리지 커패시터의 용량값은 점진적으로 작아지는 것을 특징으로 하는 액정 표시 장치의 제조방법.
  7. 제 6 항에 있어서,
    상기 드레인 전극을 형성하는 단계는
    상기 공통라인의 입력단으로부터 멀어질수록 드레인 전극의 면적이 점진적으로 작아지도록 드레인 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 액정 표시 장치의 제조방법.
  8. 제 6 항에 있어서,
    상기 제 1 공통 전극을 형성하는 단계는
    상기 공통라인의 입력단으로부터 멀어질수록 제 1 공통 전극의 면적이 점진적으로 작아지도록 제 1 공통 전극을 형성하는 단계를 포함하는 것을 특징으로 하 는 액정 표시 장치의 제조방법.
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