KR20080110124A - 액정표시패널 및 그 제조방법 - Google Patents

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Abstract

본 발명은 박막 트랜지스터의 채널폭/길이를 가변시켜 패널 내에 발생 되는 킥백 전압(kickback voltage)의 편차를 보상함으로써 화질을 향상시킬 수 있는 액정표시패널 및 그 제조방법에 관한 것이다.
본 발명에 따른 게이트 라인과 데이터 라인의 교차영역에 박막 트랜지스터가 형성되어 있고 수학식 1로 정의되는 킥백 전압을 갖는 액정표시패널에 있어서,
수학식 1
Figure 112007043193315-PAT00001
상기 박막 트랜지스터의 채널폭(W)/길이(L)의 비는 상기 킥백 전압의 편차를 보상하기 위해 게이트 라인 방향을 따라 가변되는 것을 특징으로 한다.

Description

액정표시패널 및 그 제조방법{LIQUID CRYSTAL DISPLAY PANEL AND MANUFACTURING METHOD THEREOF}
도 1은 통상적인 박막 트랜지스터 기판의 일부를 도시한 평면도.
도 2은 도 1에 도시된 박막 트랜지스터 기판을 Ⅰ-Ⅰ'선을 따라 절단하여 도시한 단면도.
도 3은 액정표시패널에 공급되는 전압을 나타내는 파형도.
도 4는 종래의 박막 트랜지스터 기판을 구성하는 박막 트랜지스터의 채널영역을 확대한 평면도.
도 5는 종래의 박막 트랜지스터 기판의 게이트 라인 방향을 따라 형성되는 킥백 전압의 편차를 도시한 도면.
도 6은 본 발명에 따른 박막 트랜지스터 기판의 평면도.
도 7은 본 발명에 따른 박막 트랜지스터 기판의 일부 영역을 확대한 단면도.
도 8은 도 7에 도시된 박막 트랜지스터 기판의 일부 영역을 Ⅰ -Ⅰ'선을 따라 절단한 단면도.
도 9는 본 발명에 따른 박막 트랜지스터 기판의 게이트 라인 방향을 따라 형성되는 킥백 전압의 편차곡선 및 보상곡선을 도시한 도면.
도 10a 및 도 10b는 본 발명에 따른 킥백전압의 편차를 보상하기 위한 박막 트랜지스터의 채널 영역을 확대한 평면도.
도 11a 및 도 11d는 본 발명에 따른 도 7에 도시된 박막 트랜지스터 기판의 제조 공정도.
< 도면의 주요 부분에 대한 부호의 설명 >
100 : 박막 트랜지스터 기판 101 : 기판
110 : 게이트 라인 112 : 게이트 전극
120 : 게이트 절연막 130 : 데이터 라인
132 : 소스전극 134 : 드레인 전극
140 : 반도체 패턴 142 : 활성층
144 : 오믹 접촉층 TFT : 박막 트랜지스터
150 : 보호막 152 : 콘택홀
160 : 화소전극 170 : 스토리지 캐패시터
172 : 스토리지 전극
본 발명은 액정표시패널 및 그 제조방법에 관한 것으로서, 특히 박막 트랜지 스터의 채널폭(width)/길이(length)를 가변시켜 기생 캐패시터의 용량을 조정함으로써, 액정패널내에 발생 되는 킥백 전압(kickback voltage)의 편차를 보상하여 화질을 개선시킬 수 있는 액정표시패널 및 그 제조방법에 관한 것이다.
통상의 액정표시장치는 전계를 이용하여 액정의 광투과율을 조절함으로써 화상을 표시하게 된다. 이를 위하여 액정표시장치는 액정셀들이 매트릭스 형태로 배열되어진 액정패널과, 액정패널을 구동하기 위한 구동회로를 구비한다.
액정패널은 서로 대향하는 박막 트랜지스터 기판 및 칼러필터기판과, 두 기판 사이에 일정한 셀 갭 유지를 위해 위치하는 스페이서와, 그 셀 갭에 채워진 액정을 구비한다.
박막 트랜지스터 기판은, 도 1에 도시된 바와 같이, 게이트 라인(2) 및 데이터 라인(4)과, 그 게이트 라인과 데이터 라인의 교차부마다 스위치소자로 형성된 박막 트랜지스터(TFT)와, 액정셀 단위로 형성되어 박막 트랜지스터(TFT)에 접속된 화소 전극(18) 등과, 그들 위에 도포된 배향막으로 구성된다.
여기서, 게이트 라인(2)과 데이터 라인(4)은 각각의 패드부를 통해 구동회로들로부터 신호를 공급받는다.
박막 트랜지스터(TFT)는 게이트 라인(2)에 공급되는 스캔 신호에 응답하여 데이터 라인(4)에 공급되는 화소 전압 신호를 화소 전극(18)에 공급하는 것으로서, 도 2에 도시된 바와 같이, 게이트 라인(2)에 접속된 게이트 전극(8)과, 데이터 라인(4)에 접속된 소스 전극(10)과, 화소 전극(18)에 접속된 드레인 전극(12)과, 게이트 전극(8)과 중첩되고 소스 전극(10)과 드레인 전극(12) 사이에 채널을 형성하 는 활성층(14)을 구비한다.
여기서, 활성층(14)은 데이터 라인(4), 소스 전극(10) 및 드레인 전극(12)과 중첩되게 형성되고 소스 전극(10)과 드레인 전극(12) 사이의 채널부를 더 포함한다. 활성층(14) 위에는 데이터 라인(4), 소스 전극(10) 및 드레인 전극(12)과 오믹 접촉을 위한 오믹 접촉층(48)이 더 형성된다.
칼라필터기판은 액정 셀 단위로 형성된 칼라필터들과, 칼러필터들간의 구분 및 외부광 반사를 위한 블랙 매트릭스와, 액정 셀 들에 공통적으로 기준전압을 공급하는 공통 전극 등과, 그들 위에 도포되는 배향막으로 구성된다.
액정패널은 박막 트랜지스터 기판과 칼라필터 기판을 별도로 제작하여 합착한 다음 액정을 주입하고 봉입함으로써 완성하게 된다.
상술한 바와 같은 박막 트랜지스터 기판을 구성하는 박막 트랜지스터(TFT)의 경우, 도 3에 도시된 바와 같이, 박막 트랜지스터(TFT)의 게이트 전극(8)에는 게이트 전압(Vg)이 공급되며, 소스전극(10)에는 데이터 전압(Vd)이 공급된다. 박막 트랜지스터(TFT)의 게이트 전극(8)에 문턱 전압 이상의 게이트 전압(Vg)이 인가되면 소스전극(10)과 드레인 전극(12) 사이에 채널이 형성되면서 데이터 전압(Vd)이 박막 트랜지스터(TFT)의 소스전극(10)과 드레인 전극(12)을 경유하여 액정셀(Clc)과 스토리지 캐패시터(Cst)에 충전된다.
여기서, 데이터 전압(Vd)과 액정 셀(Clc)에 충전되는 전압(Vlc)의 차인 킥백전압(Kickback Voltage ; △Vp)은 아래의 수학식 1로 정의된다.
[수학식 1]
Figure 112007043193315-PAT00002
여기서, Cgd는 TFT의 게이트 단자와 드레인 단자 사이에 형성되는 기생 캐패시터이고, △Vg는 Vgh 전압과 Vgl 전압의 차전압이다.
이러한, 킥백 전압(△Vp)은 도 4에 도시된 바와 같이 액정표시패널에 형성된 박막 트랜지스터의 채널을 구성하는 채널폭(W)/길이(L)가 소정 방향, 보다 구체적으로는 게이트 라인의 방향으로 일정하게 형성됨에 따라 액정패널 내에 소정의 편차를 갖도록 형성된다.
따라서, 종래의 액정표시패널을 구성하는 박막 트랜지스터 기판의 경우, 도 5에 도시된 바와 같이, 게이트 라인의 방향으로 발생되는 킥백 전압(△Vp)의 편차로 인하여 패널 내에 잔상, 플리커 및 얼룩 등이 발생 되어 화질이 저하되는 문제점이 있었다.
따라서, 본 발명의 목적은 박막 트랜지스터의 채널폭(width)/길이(length)를 가변시켜 기생 캐패시터를 제어함으로써, 킥백 전압(kickback voltage)의 편차를 보상하여 화질을 향상시킬 수 있는 액정표시패널 및 그 제조방법을 제공하는 것이다.
상기 목적을 달성하기 위하여, 본 발명에 따른 게이트 라인과 데이터 라인의 교차영역에 박막 트랜지스터가 형성되어 있고 수학식 1로 정의되는 킥백 전압을 갖는 액정표시패널에 있어서,
[수학식 1]
Figure 112007043193315-PAT00003
상기 박막 트랜지스터의 채널폭(W)/길이(L)의 비는 상기 킥백 전압의 편차를 보상하기 위해 게이트 라인 방향을 따라 가변되는 것을 특징으로 한다.
여기서, 본 발명에 따른 박막 트랜지스터는 게이트 라인에 접속되는 게이트 전극; 게이트 절연막을 상에 형성되며 데이터 라인에 접속되는 소스전극 및 드레인 전극; 소스전극 및 드레인 전극 사이에 상기 채널폭(W)/길이(L)의 비를 갖는 채널을 형성하는 활성층; 및 활성층 상에 형성되며 데이터 라인, 소스전극 및 드레인 전극과 오믹 접촉을 수행하는 오믹 접촉층을 구비하고, 게이트 전극 및 드레인 전극은 킥백 전압의 편차를 보상하기 위한 기생 캐패시터(Cgd)의 용량을 가변시키기 위해 소정 형태로 중첩된 것을 특징으로 한다.
본 발명에 따른 킥백 전압의 편차가 기준값 보다 작게 형성된 영역의 경우, 게이트 전극 및 드레인 전극의 중첩영역은 기생 캐패시터(Cgd)의 용량을 증가시키기 위해 넓게 형성되는 것을 특징으로 한다.
본 발명에 따른 킥백 전압의 편차가 기준값 보다 크게 형성된 영역의 경우, 게이트 전극 및 드레인 전극의 중첩영역은 기생 캐패시터(Cgd)의 용량을 감소시키기 위해 좁게 형성되는 것을 특징으로 한다.
본 발명에 따른 게이트 라인과 데이터 라인의 교차영역에 박막 트랜지스터가 형성되어 있으며 수학식 1로 정의되는 킥백 전압을 갖는 액정표시패널의 제조방법에 있어서,
[수학식 1]
Figure 112007043193315-PAT00004
게이트 라인에 접속되는 게이트 전극을 형성하는 단계; 게이트 전극을 덮는 게이트 절연막을 형성하는 단계; 게이트 절연막 상에 채널폭(W)/길이(L)의 비를 갖는 채널을 구성하는 반도체 패턴과, 데이터 라인에 접속되는 소스전극 및 채널을 사이에 두고 소스전극과 대향하는 드레인 전극을 형성하는 단계; 소스전극 및 드레인 전극을 덮는 동시에 다수의 콘택홀을 갖는 보호막을 형성하는 단계; 및 보호막 상에 형성되며 콘택홀을 통해 드레인 전극과 접속되는 화소전극을 형성하는 단계를 구비하고, 박막 트랜지스터의 채널폭(W)/길이(L)의 비는 킥백 전압의 편차를 보상하기 위해 게이트 라인 방향을 따라 가변되는 것을 특징으로 한다.
상기 목적 외에 본 발명의 다른 목적 및 이점들은 첨부 도면을 참조한 본 발명의 바람직한 실시 예에 대한 설명을 통하여 명백하게 드러나게 될 것이다.
이하, 첨부도면을 참조하여 본 발명에 따른 바람직한 실시예를 상세하게 설명한다.
본 발명에 따른 액정표시패널을 구성하는 박막 트랜지스터 기판은, 도 6에 도시된 바와 같이, 기판(101)상에 게이트 절연막(120)을 사이에 두고 교차 형성된 게이트 라인(110) 및 데이터 라인(130)과, 그 교차부마다 형성된 박막 트랜지스터(TFT)와, 그 교차구조로 마련된 셀 영역에 형성된 화소 전극(160)을 구비한다. 그리고, 게이트 라인(110)에 접속되는 게이트 패드부(도시하지 않음)와, 데이터 라인(130)에 접속되는 데이터 패드부(도시하지 않음)를 구비한다.
게이트 라인(110)은 게이트 패드에 접속되는 게이트 드라이버(미도시)로부터 공급되는 게이트 신호를 박막 트랜지스터(TFT)의 게이트 전극(112)으로 전달한다.
여기서, 게이트 라인(110)은 알루미늄(Al)계 금속, 구리(Cu), 크롬(Cr), 몰리브덴 등의 게이트 금속을 포함하여 구성된다.
데이터 라인(130)은 데이터 패드에 접속되는 데이터 드라이버(미도시)로부터 공급되는 데이터 신호를 게이트 전극(112)의 온/오프에 연동하여 박막 트랜지스터(TFT)의 소스전극(132) 및 드레인 전극(134)으로 전달하는 역할을 수행한다.
이때, 데이터 라인(130)은 게이트 절연막(120)을 사이에 두고 게이트 라인(110)과 교차 되어 화소 전극(160)이 위치하는 화소 영역을 정의한다.
박막 트랜지스터(TFT)는 게이트 라인(110)에 공급되는 게이트 신호에 응답하여 데이터 라인(130)에 공급되는 화소전압 신호를 화소 전극(160)에 충전시키는 것으로서, 도 7 및 도 8에 도시된 바와 같이, 게이트 라인(110)에 접속된 게이트 전극(112)과, 데이터 라인(130)에 접속된 소스 전극(132)과, 화소 전극(160)에 접속된 드레인 전극(134)과, 게이트 전극(112)과 중첩되고 소스 전극(132)과 드레인 전 극(134) 사이에 소정의 채널폭/길이를 갖는 채널을 형성하는 활성층(142)을 구비한다.
여기서, 활성층(142)은 데이터 라인(130), 소스 전극(132) 및 드레인 전극(134)과 중첩되게 형성되고 소스 전극(132)과 드레인 전극(134) 사이에 채널을 형성한다.
이때, 활성층(142) 위에는 데이터 라인(130), 소스 전극(132) 및 드레인 전극(134)과 오믹 접촉을 위한 오믹 접촉층(144)이 더 형성된다.
상술한 바와 같이 구성된 박막 트랜지스터(TFT)의 경우, 도 9에 도시된 바와 같이, 게이트 전극(112)과 드레인 전극(134)의 중첩영역, 보다 구체적으로는 박막 트랜지스터(TFT)의 채널폭(W)/길이(L)를 가변시킴으로써, 두 전극 사이의 중첩영역에 의해 발생 되는 기생 캐패시터(Cgd)를 통해 게이트 라인(110) 방향으로 발생 되는 킥백 전압(△Vp)의 편차를 보상한다.
즉, 액정표시패널에 발생 되는 킥백 전압(△Vp)은 수학식 1에 기재된 바와 같이 게이트 전극(112)과 드레인 전극(134) 사이에 형성되는 기생 캐패시터(Cgd)의 용량에 의해 크게 영향을 받는다.
[수학식 1]
Figure 112007043193315-PAT00005
즉, 액정표시패널 중에서 킥백 전압(△Vp)이 기준 영역(A)의 기준값 보다 작 게 형성되는 영역(B)의 경우, 도 10a에 도시된 바와 같이, 박막 트랜지스터(TFT)의 채널폭(W1)/길이(L1)는 기준영역(A)에 형성된 박막 트랜지스터(TFT)의 채널폭(W)/길이(L)보다 크게 형성된다.
따라서, 박막 트랜지스터(TFT)를 구성하는 게이트 전극(112)과 드레인 전극(134) 사이의 중첩 영역이 넓게 형성되고, 이에 의해 두 전극 사이의 기생 캐패시터(Cgd)의 용량이 증가됨에 따라 킥백 전압(△Vp)은 기준값과 일치되도록 보상된다.
또한, 액정표시패널 중에서 킥백 전압(△Vp)이 기준 영역(A)의 기준값 보다 크게 형성되는 영역(C)의 경우, 도 10b에 도시된 바와 같이, 박막 트랜지스터(TFT)의 채널폭(W2)/길이(L2)는 기준영역(A)에 형성된 박막 트랜지스터(TFT)의 채널폭(W)/길이(L)보다 작게 형성된다.
따라서, 박막 트랜지스터(TFT)를 구성하는 게이트 전극(112)과 드레인 전극(134) 사이의 중첩 영역이 좁게 넓게 형성되고, 이에 의해 두 전극 사이의 기생 캐패시터(Cgd)의 용량이 감소됨에 따라 킥백 전압(△Vp)은 기준값과 일치되도록 보상한다
상술한 바와 같이, 박막 트랜지스터(106)의 채널폭/길이를 조정하여 게이트 전극(112)과 드레인 전극(134) 사이의 중첩 영역에 형성되는 기생 캐패시터의 용량을 가변시킴으로써, 도 9에 도시된 바와 같이, 액정표시패널의 게이트 라인 방향으로 가변되는 킥백 전압(△Vp)은 기준값을 갖도록 보상된다.
보호막(150)은 게이트 절연막(120) 상에 박막 트랜지스터(TR)를 덮는 소정의 두께로 형성되며, 채널을 형성하는 활성층(142)을 습기나 스크래치(scratch) 등으로부터 보호하는 역할을 수행한다.
여기서, 보호막(150)은 질화실리콘 등의 무기절연물질, 포토 아크릴(photo-acryl) 등의 유기화합물질, BCB(benzocyclobutene) 또는 PFCB (perfluorocyclobutane) 등의 유기절연물질로 구성된다.
보호막(150)은 마스크 공정을 통해 형성된 콘택홀(152)을 구비하고, 여기서 제 콘택홀(152)은 보호막(150)을 관통하여 드레인 전극(134)을 노출시킨다.
화소전극(160)은 보호막(150)을 관통하는 콘택홀(152)을 통해 박막 트랜지스터(TFT)의 드레인 전극(134)과 접속된 형태로 화소영역에 형성된다.
이에 따라, 박막 트랜지스터(TFT)를 통해 화소신호가 공급된 화소전극(160)과 기준전압이 공급된 공통전극(미도시) 사이에는 전계가 형성된다.
이러한 전계에 의해 박막 트랜지스터 기판과 컬러필터기판 사이의 액정 분자들이 유전 이방성에 의해 회전하게 된다. 그리고, 액정분자들의 회전 정도에 따라 화소영역을 투과하는 광 투과율이 달라지게 됨으로써 계조를 구현하게 된다.
스토리지 캐패시터(170)는 게이트 라인(110)과 동일물질로 동시에 형성되는 스토리지 전극(172)과, 게이트 절연막(120) 및 보호막(150)을 사이에 두고 스토리지 전극(172)과 중첩되는 화소전극(160)을 포함하여 구성된다.
상술한 바와 같이 구성된 스토리지 캐패시터(170)는 화소전극(160)에 충전된 화소신호가 다음 화소 신호가 충전될 때까지 안정적으로 유지시키는 역할을 수행한 다.
이하, 첨부도면을 참조하여 본 발명에 따른 액정표시패널의 제조방법에 대해 설명한다.
도 11a에 도시된 바와 같이, 본 발명에 따른 제 1 마스크 공정을 통해 기판상에 제 1 도전성 패턴을 형성한다.
이를 보다 구체적으로 설명하면, 기판(101) 상에 스퍼터링 방법 등의 증착방법을 통해 게이트 금속층을 형성한다.
마스크를 이용한 포토리쏘그래피 공정과 식각공정으로 게이트 금속층을 패터닝함으로써, 기판(101)상에 게이트 라인(110), 게이트 라인(110)에 접속되는 게이트 전극(112) 및 스토리지 캐패시터(170)를 구성하는 스토리지 전극(172)을 포함하는 제 1 도전성 패턴이 형성된다.
여기서, 제 1 도전성 패턴은 크롬(Cr), 몰리브덴(Mo), 알루미늄계 금속 등을 포함하는 단일층 또는 이중층 구조로 형성된다.
이때, 제 1 도전성 패턴을 구성하는 게이트 전극(112)은, 패널 내에 발생 되는 킥백 전압(△Vp)의 편차를 보상하기 위해, 후술하는 제 2 마스크 공정을 통해 형성되는 드레인 전극(134) 사이의 중첩영역을 증가 또는 감소시키는 형태로 패터닝 된다.
즉, 액정표시패널에 발생 되는 킥백 전압(△Vp)은 수학식 1에 기재된 바와 같이 게이트 전극(112)과 데이터 전극(134) 사이의 중첩영역에 형성되는 기생 캐패 시터(Cgd)의 용량에 의해 크게 영향을 받는다.
따라서, 액정표시패널 중에서 킥백 전압(△Vp)이 기준 영역(A)의 기준값 보다 작게 형성되는 영역(B)의 경우, 도 10a에 도시된 바와 같이, 게이트 전극(112)의 폭을 증가시켜 드레인 전극(134)과의 중첩 영역을 넓게 형성함으로써 두 전극 사이에 발생되는 기생 캐패시터(Cgd)의 용량을 증가시켜 킥백 전압(△Vp)을 기준값과 일치하도록 보상한다
또한, 액정표시패널 중에서 킥백 전압(△Vp)이 기준 영역(A)의 기준값 보다 크게 형성되는 영역(C)의 경우, 도 10b에 도시된 바와 같이, 게이트 전극(112)의 폭을 감소시켜 드레인 전극(134)과의 중첩 영역을 좁게 형성함으로써 두 전극 사이에 발생되는 기생 캐패시터(Cgd)의 용량을 감소시켜 킥백 전압(△Vp)을 기준값과 일치하도록 보상한다
상술한 바와 같이 게이트 패턴을 형성한 후, 도 11b에 도시된 바와 같이, 본 발명에 따른 제 2 마스크 공정을 통해 박막 트랜지스터의 채널을 구성하는 반도체 패턴과 제 2 도전성 패턴을 형성한다.
이를 보다 구체적으로 설명하면, 제 1 도전성 패턴이 형성된 기판(101)상에 게이트 절연막(120)을 전면 형성한 후, 비정질 실리콘층, n+ 비정질 실리콘층, 그리고 소스/드레인 금속층을 순차적으로 형성한다.
여기서, 소스/드레인 금속층은 몰리브덴(Mo), 티타늄, 탄탈륨, 몰리브덴 합금(Mo alloy), 구리(Cu), 알루미늄계 금속 등이 이용된다.
소스/드레인 금속층 위에 마스크를 이용한 포토리쏘그래피 공정으로 포토레지스트 패턴을 형성한다. 이 경우 마스크로는 박막 트랜지스터(TFT)의 채널부에 회절 노광부를 갖는 회절 노광 마스크를 이용함으로써 채널부의 포토레지스트 패턴이 다른 소스/드레인 금속층 보다 낮은 높이를 갖게 한다.
이어서, 포토레지스트 패턴을 이용한 습식 식각공정으로 소스/드레인 금속층을 패터닝함으로써, 데이터 라인(130), 소스 전극(132) 및 소스 전극(132)과 일체화된 드레인 전극(134)을 포함하는 제 2 도전성 패턴을 형성한다.
그 다음, 동일한 포토레지스트 패턴을 이용한 건식 식각공정으로 n+ 비정질 실리콘층과 비정질 실리콘층을 동시에 패터닝함으로써, 채널을 구성하는 활성층(142)과 제 2 도전성 패턴과의 오믹 접촉을 수행하는 오믹 접촉층(142)을 포함하는 반도체 패턴(140)을 형성한다.
그리고, 채널부에서 상대적으로 낮은 높이를 갖는 포토레지스트 패턴이 애싱(Ashing) 공정으로 제거된 후 건식 식각공정으로 채널부의 소스/드레인 금속층 및 오믹 접촉층(148)을 식각한다. 이에 따라, 채널부의 활성층(114)이 노출됨과 아울러 소스 전극(132)과 드레인 전극(134)이 전기적으로 분리된다.
스트립 공정으로 제 2 도전성 패턴 위에 남아 있는 포토레지스트 패턴을 제거함으로써, 기판(101)상에 상술한 바와 같이 구성된 제 2 도전성 패턴과 반도체 패턴을 최종적으로 형성한다.
이때, 제 2 도전성 패턴을 구성하는 드레인 전극(134)은 패널 내에 발생 되는 킥백 전압(△Vp)의 편차를 보상하기 위해, 게이트 전극(112)과의 중첩영역을 증 가 또는 감소시키는 형태로 패터닝 된다.
즉, 액정표시패널에 발생 되는 킥백 전압(△Vp)은 수학식 1에 기재된 바와 같이 게이트 전극(112)과 드레인 전극(134) 사이에 형성되는 기생 캐패시터(Cgd)의 용량에 의해 크게 영향을 받는다.
따라서, 액정표시패널 중에서 킥백 전압(△Vp)이 기준 영역(A)의 기준값 보다 작게 형성되는 영역(B)의 경우, 도 10a에 도시된 바와 같이, 드레인 전극(134)을 크게 형성하여 게이트 전극(112)과의 중첩 영역을 넓게 함으로써 두 전극 사이에 발생 되는 기생 캐패시터(Cgd)의 용량을 증가시켜 킥백 전압(△Vp)을 기준값과 일치하도록 보상한다
또한, 액정표시패널 중에서 킥백 전압(△Vp)이 기준 영역(A)의 기준값 보다 크게 형성되는 영역(C)의 경우, 도 10b에 도시된 바와 같이, 드레인 전극(134)을 작게 형성하여 게이트 전극(1120과의 중첩 영역을 좁게 함으로써 두 전극 사이에 발생되는 기생 캐패시터(Cgd)의 용량을 감소시켜 킥백 전압(△Vp)을 기준값과 일치하도록 보상한다
상술한 바와 같이 반도체 패턴 및 데이터 패턴을 형성한 후, 도 11c에 도시된 바와 같이, 본 발명에 따른 제 3 마스크 공정을 통해 콘택홀을 갖는 보호막(150)을 형성한다.
이를 보다 구체적으로 설명하면, 제 2 도전성 패턴 및 반도체 패턴이 형성된 기판(101)상에 PECVD 등의 증착방법으로 보호막(150)을 전면 형성한다. 여기서, 보 호막(150)의 재료는 질화 실리콘(SiNx) 등의 무기 절연물 또는 포토 아크릴(Photo acryle) 등의 유기 절연물로 구성된다.
보호막(140) 상에 포토레지스트를 전면 도포한 후, 제 4 마스크를 이용한 포토리소그래피 공정을 통해 콘택홀이 형성될 영역을 노출시키는 포토레지스트 패턴을 형성한다.
포토레지스트 패턴에 의해 노출된 영역을 에칭한 후 잔류하는 포토레지스트 패턴을 애싱함으로써, 박막 트랜지스터(TR)를 덮는 동시에 콘택홀(512)이 형성된 보호막(150)을 최종적으로 형성한다.
여기서, 콘택홀(152)은 보호막(150)을 관통하여 박막 트랜지스터(TFT)를 구성하는 드레인 전극(134)을 노출시킨다.
상술한 바와 콘택홀을 갖는 보호막을 형성한 후, 도 11d에 도시된 바와 같이, 본 발명에 따른 제 4 마스크 공정을 통해 화소 영역에 화소전극(160)을 형성한다.
이를 보다 구체적으로 설명하면, 다수의 콘택홀이 형성된 보호막(150) 상에 PECVD 등의 증착 공정을 통해 투명 도전층(ITO)을 전면 증착시킨다
투명 도전층(ITO) 상에 포토레지스트를 전면 도포한 후, 제 4 마스크를 이용한 포토리소그래피 공정을 수행함으로써 화소전극(160)이 형성될 영역을 제외한 나머지 영역을 노출시키는 포토레지스트 패턴을 형성한다.
포토레지스트 패턴에 의해 노출된 투명 도전층(ITO)을 애칭한 후 잔류하는 포토레지스트 패턴을 애싱함으로써, 본 발명에 따른 보호막(150) 상에 액정 배향을 위한 전계를 화소영역에 형성하는 화소전극(160)을 최종적으로 형성한다.
화소전극(160)은 보호막(150)에 형성된 콘택홀(152)을 통해 박막 트랜지스터(TR)의 드레인 전극(134)에 접속되며, 드레인 전극(134)을 통해 공급되는 데이터 전압에 연동하여 공통전극(미도시)과 함께 액정 배향을 위한 전계를 형성한다.
상술한 바와 같이, 본 발명은 박막 트랜지스터의 채널폭(width)/길이(length)를 가변시켜 패널에 발생 되는 킥백 전압(kickback voltage; △Vp)의 편차를 보상함으로써, 액정표시패널 내에 잔상, 플리커 및 얼룩 등의 발생을 방지하여 화질을 향상시킬 수 있다는 특유의 효과를 제공한다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허청구범위에 의해 정하여져야만 할 것이다.

Claims (8)

  1. 게이트 라인과 데이터 라인의 교차영역에 박막 트랜지스터가 형성되어 있고수학식 1로 정의되는 킥백 전압을 갖는 액정표시패널에 있어서,
    [수학식 1]
    Figure 112007043193315-PAT00006
    상기 박막 트랜지스터의 채널폭(W)/길이(L)의 비는 상기 킥백 전압의 편차를 보상하기 위해 게이트 라인 방향을 따라 가변되는 것을 특징으로 하는 액정표시패널.
  2. 제 1 항에 있어서, 상기 박막 트랜지스터는,
    게이트 라인에 접속되는 게이트 전극;
    게이트 절연막을 상에 형성되며 상기 데이터 라인에 접속되는 소스전극 및 드레인 전극;
    상기 소스전극 및 드레인 전극 사이에 상기 채널폭(W)/길이(L)의 비를 갖는 채널을 형성하는 활성층; 및
    상기 활성층 상에 형성되며 상기 데이터 라인, 소스전극 및 드레인 전극과 오믹 접촉을 수행하는 오믹 접촉층을 구비하고,
    상기 게이트 전극 및 드레인 전극은 상기 킥백 전압의 편차를 보상하기 위한 기생 캐패시터(Cgd)의 용량을 가변시키기 위해 소정 형태로 중첩된 것을 특징으로 하는 액정표시패널.
  3. 제 2 항에 있어서,
    상기 킥백 전압의 편차가 기준값 보다 작게 형성된 영역의 경우, 상기 게이트 전극 및 드레인 전극의 중첩영역은 상기 기생 캐패시터(Cgd)의 용량을 증가시키기 위해 넓게 형성되는 것을 특징으로 하는 액정표시패널.
  4. 제 2 항에 있어서,
    상기 킥백 전압의 편차가 기준값 보다 크게 형성된 영역의 경우, 상기 게이트 전극 및 드레인 전극의 중첩영역은 상기 기생 캐패시터(Cgd)의 용량을 감소시키기 위해 좁게 형성되는 것을 특징으로 액정표시패널.
  5. 게이트 라인과 데이터 라인의 교차영역에 박막 트랜지스터가 형성되어 있으며 수학식 1로 정의되는 킥백 전압을 갖는 액정표시패널의 제조방법에 있어서,
    [수학식1]
    Figure 112007043193315-PAT00007
    상기 게이트 라인에 접속되는 게이트 전극을 형성하는 단계;
    상기 게이트 전극을 덮는 게이트 절연막을 형성하는 단계;
    상기 게이트 절연막 상에 채널폭(W)/길이(L)의 비를 갖는 채널을 구성하는 반도체 패턴과, 상기 데이터 라인에 접속되는 소스전극 및 채널을 사이에 두고 소스전극과 대향하는 드레인 전극을 형성하는 단계;
    상기 소스전극 및 드레인 전극을 덮는 동시에 다수의 콘택홀을 갖는 보호막을 형성하는 단계; 및
    상기 보호막 상에 형성되며 상기 콘택홀을 통해 상기 드레인 전극과 접속되는 화소전극을 형성하는 단계를 구비하고,
    상기 박막 트랜지스터의 채널폭(W)/길이(L)의 비는 상기 킥백 전압의 편차를 보상하기 위해 게이트 라인 방향을 따라 가변되는 것을 특징으로 하는 액정표시패널의 제조방법.
  6. 제 5 항에 있어서,
    상기 게이트 전극 및 드레인 전극은 상기 킥백 전압의 편차를 보상하기 위한 기생 캐패시터(Cgd)의 용량을 가변시키기 위해 소정 형태로 중첩된 것을 특징으로 하는 액정표시패널의 제조방법.
  7. 제 6 항에 있어서,
    상기 킥백 전압의 편차가 기준값 보다 작게 형성된 영역의 경우, 상기 게이트 전극 및 드레인 전극의 중첩영역은 상기 기생 캐패시터(Cgd)의 용량을 증가시키기 위해 넓게 형성되는 것을 특징으로 하는 액정표시패널의 제조방법.
  8. 제 6 항에 있어서,
    상기 킥백 전압의 편차가 기준값 보다 크게 형성된 영역의 경우, 상기 게이트 전극 및 드레인 전극의 중첩영역은 상기 기생 캐패시터(Cgd)의 용량을 감소시키기 위해 좁게 형성되는 것을 특징으로 액정표시패널의 제조방법.
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