KR101142981B1 - 박막 트랜지스터 어레이 기판 및 그 제조 방법 - Google Patents

Abstract

본 발명은 화질을 향상시킬 수 있는 박막트랜지스터 어레이 기판 및 그 제조방법에 관한 것이다.

본 발명에 따른 박막 트랜지스터 어레이 기판은 서로 교차되게 형성된 게이트 라인 및 데이터 라인과; 상기 게이트 라인 및 데이터 라인의 교차영역에 형성된 박막 트랜지스터와; 상기 박막 트랜지스터와 접촉된 화소전극을 구비하고, 상기 박막 트랜지스터는 상기 게이트 라인과 접속된 게이트 전극; 상기 게이트 전극 및 게이트 라인을 덮도록 형성되며 유기물질로 이루어지는 메인 게이트 절연막; 상기 메인 게이트 절연막을 사이에 두고 상기 게이트 전극과 반대방향에 위치하는 반도체 패턴; 상기 반도체 패턴 상에 위치하며 상기 데이터 라인과 접속된 소스 전극; 상기 소스 전극과 마주보는 드레인 전극; 상기 반도체 패턴과 상기 메인 게이트 절연막 사이에 위치하며 강유전성 물질로 이루어지는 서브 게이트 절연패턴을 구비한다.

Description

박막 트랜지스터 어레이 기판 및 그 제조 방법{THIN FILM TRANSISTOR ARRAY SUBSTRATE AND MANUFACTURING METHOD OF THE SAME}

도 1은 통상적인 박막 트랜지스터 어레이 기판의 일부를 도시한 평면도.

도 2은 도 1에 도시된 박막 트랜지스터 어레이 기판을 Ⅰ-Ⅰ'선을 따라 절단하여 도시한 단면도.

도 3은 유기 게이트 절연막을 채용한 박막 트랜지스터 어레이 기판을 나타내는 단면도.

도 4는 종래 액정표시패널에 공급되는 전압 및 구동 특성을 나타내는 파형도.

도 5는 본 발명의 실시예에 따른 박막 트랜지스터 어레이 기판을 나타내는 단면도.

도 6a 내지 도 6e는 도 5에 도시된 박막 트랜지스터 어레이 기판의 제조공정을 단계적으로 나타내는 도면이다.

< 도면의 주요 부분에 대한 부호의 설명 >

2 : 게이트 라인 4 : 데이터 라인

6 : 박막 트랜지스터 8 : 게이트 전극

10 : 소스 전극 12 : 드레인 전극

14 : 활성층 16 : 컨택홀

18 : 화소전극 20 : 스토리지 캐패시터

44 : 게이트 절연막 43 : 유기 게이트 절연막

45 : 메인 게이트 절연막 52 : 서브 게이트 절연패턴

본 발명은 박막 트랜지스터 어레이 기판에 관한 것으로, 특히 화질을 향상시킬 수 있는 박막트랜지스터 어레이 기판 및 그 제조방법에 관한 것이다.

통상의 액정표시장치는 전계를 이용하여 액정의 광투과율을 조절함으로써 화상을 표시하게 된다. 이를 위하여 액정표시장치는 액정셀들이 매트릭스 형태로 배열되어진 액정패널과, 액정패널을 구동하기 위한 구동회로를 구비한다.

액정패널은 서로 대향하는 박막 트랜지스터 어레이 기판 및 칼러필터 어레이 기판과, 두 기판 사이에 일정한 셀갭 유지를 위해 위치하는 스페이서와, 그 셀갭에 채워진 액정을 구비한다.

박막 트랜지스터 어레이 기판은 게이트 라인들 및 데이터 라인들과, 그 게이트 라인들과 데이터 라인들의 교차부마다 스위치소자로 형성된 박막 트랜지스터와, 액정셀 단위로 형성되어 박막 트랜지스터에 접속된 화소 전극 등과, 그들 위에 도포된 배향막으로 구성된다. 게이트 라인들과 데이터 라인들은 각각의 패드부를 통해 구동회로들로부터 신호를 공급받는다. 박막 트랜지스터는 게이트 라인에 공급되는 스캔신호에 응답하여 데이터 라인에 공급되는 화소전압신호를 화소 전극에 공급한다.

컬러필터 어레이 기판은 액정셀 단위로 형성된 칼라필터들과, 칼러필터들간의 구분 및 외부광 반사를 위한 블랙 매트릭스와, 액정셀들에 공통적으로 기준전압을 공급하는 공통 전극 등과, 그들 위에 도포되는 배향막으로 구성된다.

액정패널은 박막 트랜지스터 어레이 기판과 칼라필터 어레이 기판을 별도로 제작하여 합착한 다음 액정을 주입하고 봉입함으로써 완성하게 된다.

도 1은 종래의 박막 트랜지스터 어레이 기판을 도시한 평면도이고, 도 2는 도 1에 도시된 박막 트랜지스터 어레이 기판을 Ⅰ-Ⅰ'선을 따라 절단하여 도시한 단면도이다.

도 1 및 도 2에 도시된 박막 트랜지스터 어레이 기판은 하부기판(42) 위에 게이트 절연막(44)을 사이에 두고 교차하게 형성된 게이트 라인(2) 및 데이터 라인(4)과, 그 교차부마다 형성된 박막 트랜지스터(Thin Film Transistor ; 이하 "TFT"라 함)(6)와, 그 교차구조로 마련된 셀영역에 형성된 화소 전극(18)을 구비한다. 그리고, TFT 어레이 기판은 화소전극(18)과 이전단 게이트 라인(2)의 중첩부에 형성된 스토리지 캐패시터(20)를 구비한다.

TFT(6)는 게이트 라인(2)에 접속된 게이트 전극(8)과, 데이터 라인(4)에 접 속된 소스 전극(10)과, 화소 전극(16)에 접속된 드레인 전극(12)과, 게이트 전극(8)과 중첩되고 소스 전극(10)과 드레인 전극(12) 사이에 채널을 형성하는 활성층(14)을 구비한다. 활성층(14)은 소스 전극(10) 및 드레인 전극(12)과 부분적으로 중첩되게 형성되고 소스 전극(10)과 드레인 전극(12) 사이의 채널부를 더 포함한다. 활성층(14) 위에는 소스 전극(10) 및 드레인 전극(12)과 오믹접촉을 위한 오믹접촉층(47)이 더 형성된다. 여기서, 활성층(14) 및 오믹접촉층(47)을 반도체 패턴(48)이라 명명한다.

이러한 TFT(6)는 게이트 라인(2)에 공급되는 게이트 신호에 응답하여 데이터 라인(4)에 공급되는 화소전압 신호가 화소 전극(18)에 충전되어 유지되게 한다.

화소전극(18)은 보호막(50)을 관통하는 컨택홀(16)을 통해 TFT(6)의 드레인 전극(12)과 접속된다. 화소 전극(18)은 충전된 화소전압에 의해 도시하지 않은 상부 기판에 형성되는 공통 전극과 전위차를 발생시키게 된다. 이 전위차에 의해 TFT 어레이 기판과 컬러필터 어레이 기판 사이에 위치하는 액정이 유전 이방성에 의해 회전하게 되며 도시하지 않은 광원으로부터 화소전극(18)을 경유하여 입사되는 광을 상부 기판 쪽으로 투과시키게 된다.

스토리지 캐패시터(20)는 전단 게이트라인(2)과, 그 게이트라인(2)과 게이트 절연막(44) 및 보호막(50)을 사이에 두고 중첩되는 화소전극(18)으로 구성된다. 이러한 스토리지 캐패시터(20)는 화소 전극(18)에 충전된 화소전압이 다음 화소전압이 충전될 때까지 유지되도록 도움을 주게 된다.

게이트 라인(2)은 게이트 패드부(도시하지 않음)를 통해 게이트 드라이버와 접속되고 데이터 라인(4)은 데이터 패드부(도시하지 않음)를 통해 데이터 드라이버와 접속된다.

이러한, 구조를 가지는 TFT 어레이 기판에서 게이트 절연막(44)은 질화 실리콘(SiNx) 등의 무기 절연물질이 PECVD, 스퍼터링 등의 증착방법을 통해 적어도 2 차례이상 증착됨으로서 형성된다. 그러나, 무기 절연물질은 하부에 위치하는 게이트 전극(8), 게이트 라인(2)에 의해 형성되는 단차를 그대로 유지하게 함으로서 TFT 어레이 기판의 평탄화도를 저하시키는 원인이 있다. 이에 따라, 도 3에 도시된 바와 같이 유기물질로 게이트 절연막(43)을 형성하는 기술이 제안되었다. 유기 게이트 절연막(43)은 무기 게이트 절연막(44)와 달리 PECVD, 스퍼터링 등의 증착방법이 아닌 스핀코팅 또는 스핀리스 코팅 등의 코팅방법에 의해 유기물이 도포된 후 건조됨으로써 형성된다. 이러한, 유기 게이트 절연막(43)은 무기 게이트 절연막(44)과 달리 게이트 전극(8), 게이트 라인(2) 등에 의한 단차를 제거할 수 있게 된다. 또한, 유기 게이트 절연막(43)은 2번의 증착공정에 의한 무기물 게이트 절연막(44) 보다 제조공정이 단순하며 비용 측면에서 저렴하다.

그러나, 이러한 유기 게이트 절연막(43)은 동일 두께 대비 유전율이 무기 게이트 절연막(44)에 비하여 작은 단점을 가지게 된다. 이러한, 유전율의 차이는 피드 쓰로우 전압(△Vp)의 크기를 크게 함으로써 화질을 저하시키는 원인이 되고 있다.

이를 도 4에 도시된 TFT 어레이 기판의 구동특성을 참조하여 좀더 상세히 설명하면 다음과 같다.

먼저, TFT 어레이 기판은 TFT(6)의 게이트 전극(8)에 도 4에 도시된 바와 같이 게이트 전압(Vg)이 공급되며, 소스전극(10)에는 데이터 전압(Vd)이 공급된다. TFT(6)의 게이트 전극(8)에 TFT(6)의 문턱전압 이상의 게이트 전압(Vg)이 인가되면 소스전극(10)과 드레인 전극(12) 사이에 채널이 형성되면서 테이터 전압(Vd)이 TFT의 소스전극(10)과 드레인 전극(12)을 경유하여 액정셀(Clc)과 스토리지 캐패시터(Cst)에 충전된다.

여기서, 데이터전압(Vd)과 액정셀에 충전되는 전압(Vlc)의 차인 피드 쓰로우 전압(Feed Through Voltage ; △Vp)은 아래의 수학식 1로 정의된다.

Cgd는 TFT의 게이트전극와 드레인전극(또는 소스전극)사이에 형성되는 기생 캐패시터이고, Clc는 액정셀의 정전용량이고, Cst는 스토리지 캐피시터의 용량이고, △Vg는 Vgh 전압과 Vgl 전압의 차전압이다.

여기서, 캐패시터 용량(C)은 수학식 2에서와 같이 ε(유전율)과 비례하게 된다.

즉, Cgd는 게이트 절연막(144)의 유전율(ε)에 비례하게 된다.

여기서, 물질에 따라 다르지만 질화 실리콘(SiNx) 등의 무기물의 유전율(ε)은 6~8 정도임에 비하여 유기물의 유전율(ε)은 3~4 정도이다.

결론적으로, 게이트 절연막(44)을 무기물 대신 유기물로 형성하는 경우 평탄화도 및 공정의 단순화 등의 장점이 있는 반면, Cgd 값을 감소시켜 △Vp를 더 증가시키는 결과를 초래하게 된다. 이에 따라, 플리커와 같은 화질 저하 문제가 발생된다.

따라서, 본 발명의 목적은 화질을 향상시킬 수 있는 박막트랜지스터 어레이 기판 및 그 제조방법을 제공하는 것이다.

상기 목적을 달성하기 위하여, 본 발명에 따른 박막 트랜지스터 어레이 기판은 서로 교차되게 형성된 게이트 라인 및 데이터 라인과; 상기 게이트 라인 및 데이터 라인의 교차영역에 형성된 박막 트랜지스터와; 상기 박막 트랜지스터와 접촉된 화소전극을 구비하고, 상기 박막 트랜지스터는 상기 게이트 라인과 접속된 게이트 전극; 상기 게이트 전극 및 게이트 라인을 덮도록 형성되며 유기물질로 이루어지는 메인 게이트 절연막; 상기 메인 게이트 절연막을 사이에 두고 상기 게이트 전극과 반대방향에 위치하는 반도체 패턴; 상기 반도체 패턴 상에 위치하며 상기 데이터 라인과 접속된 소스 전극; 상기 소스 전극과 마주보는 드레인 전극; 상기 반 도체 패턴과 상기 메인 게이트 절연막 사이에 위치하며 강유전성 물질로 이루어지는 서브 게이트 절연패턴을 구비하는 것을 특징으로 한다.

상기 서브 게이트 절연패턴은 상기 반도체 패턴과 전면 중첩되는 것을 특징으로 한다.

상기 서브 게이트 절연패턴은 15~20 정도의 유전율을 가지는 것을 특징으로 한다.

상기 서브 게이트 절연패턴은 Barium strontium titanate, Barium zirconate titanate, Lead zirconate titanate, Lead lanthanum titanate, Strontium titanate, Barium titanate, Barium magnesium fluride, Bismuth titanate, Strontium bismuth titanate, Strontium bismuth titanate niobate 중 적어도 어느 하나를 포함하는 것을 특징으로 한다.

상기 메인 게이트 절연막의 유전율은 3~4 정도인 것을 특징으로 한다.

본 발명에 따른 박막 트랜지스터 어레이 기판의 제조방법은 기판 상에 게이트 라인, 게이트 라인과 접속된 게이트 전극을 포함하는 게이트 패턴을 형성하는 단계와; 상기 게이트 패턴을 덮으며 유기물질로 이루어지는 메인 게이트 절연막을 형성하는 단계와; 상기 메인 게이트 절연막 상에 강유전성 서브 게이트 절연패턴과, 상기 서브 게이트 절연패턴과 중첩되는 반도체 패턴을 형성하는 단계와; 상기 메인 게이트 절연막을 사이에 두고 상기 게이트 라인과 교차되는 데이터 라인, 상기 반도체 패턴 및 데이터 라인과 각각 접속되는 소스전극, 상기 소스전극과 마주보는 드레인 전극을 포함하는 소스/드레인 패턴을 형성하는 단계와; 상기 드레인 전극을 노출시키는 컨택홀을 가지는 보호막을 형성하는 단계와; 상기 컨택홀을 통해 상기 드레인 전극과 접촉되는 화소전극을 형성하는 단계를 포함한다.

상기 목적 외에 본 발명의 다른 목적 및 이점들은 첨부 도면을 참조한 본 발명의 바람직한 실시 예에 대한 설명을 통하여 명백하게 드러나게 될 것이다.

이하, 본 발명의 바람직한 실시 예를 도 5 내지 도 6e를 참조하여 상세하게 설명하기로 한다.

도 5는 본 발명의 실시 예에 따른 TFT 어레이 기판을 나타내는 단면도이다.

도 5 및 도 1(본 발명과 종래 발명은 평면형상은 동일함으로써 종래 도 1을 그대로 본 발명의 상세한 설명의 참조도면으로 인용한다)을 참조하면, 하부기판(42) 위에 유기물로 형성된 메인 게이트 절연막(45)을 사이에 두고 교차하게 형성된 게이트 라인(2) 및 데이터 라인(4)과, 그 교차부마다 형성된 박막 트랜지스터(Thin Film Transistor ; 이하 "TFT"라 함)(6)와, 그 교차구조로 마련된 셀영역에 형성된 화소 전극(18)을 구비한다. 그리고, TFT 어레이 기판은 화소전극(18)과 전단 게이트 라인(2)의 중첩부에 형성된 스토리지 캐패시터(20)를 구비한다.

화소전극(18)은 보호막(50)을 관통하는 컨택홀(16)을 통해 TFT(6)의 드레인 전극(12)과 접속된다. 화소 전극(18)은 충전된 화소전압에 의해 도시하지 않은 상부 기판에 형성되는 공통 전극과 전위차를 발생시키게 된다. 이 전위차에 의해 TFT 어레이 기판과 컬러필터 어레이 기판 사이에 위치하는 액정이 유전 이방성에 의해 회전하게 되며 도시하지 않은 광원으로부터 화소전극(18)을 경유하여 입사되는 광을 상부 기판 쪽으로 투과시키게 된다.

스토리지 캐패시터(20)는 전단 게이트라인(2)과, 그 게이트라인(2)과 메인 게이트 절연막(45) 및 보호막(50)을 사이에 두고 중첩되는 화소전극(18)으로 구성된다. 이러한 스토리지 캐패시터(20)는 화소 전극(18)에 충전된 화소전압이 다음 화소전압이 충전될 때까지 유지되도록 도움을 주게 된다.

게이트 라인(2)은 게이트 패드부(도시하지 않음)를 통해 게이트 드라이버와 접속되고 데이터 라인(4)은 데이터 패드부(도시하지 않음)를 통해 데이터 드라이버와 접속된다.

TFT(6)는 게이트 라인(2)에 접속된 게이트 전극(8)과, 데이터 라인(4)에 접속된 소스 전극(10)과, 화소 전극(16)에 접속된 드레인 전극(12)과, 게이트 전극(8)과 중첩되고 소스 전극(10)과 드레인 전극(12) 사이에 채널을 형성하는 활성층(14)을 구비한다. 활성층(14)은 소스 전극(10) 및 드레인 전극(12)과 부분적으로 중첩되게 형성되고 소스 전극(10)과 드레인 전극(12) 사이의 채널부를 더 포함한다. 활성층(14) 위에는 소스 전극(10) 및 드레인 전극(12)과 오믹접촉을 위한 오믹접촉층(47)이 더 형성된다. 여기서, 활성층(14) 및 오믹접촉층(47)을 반도체 패턴(48)이라 명명한다.

또한, TFT(6)는 유기 물질로 이루어진 메인 게이트 절연막(45)에 의해 게이트 전극(8)과 소스/드레인 전극(10,12) 등이 전기적으로 절연되며, 메인 게이트 절연막(45)과 반도체 패턴(48) 사이에 위치하는 서브 게이트 절연패턴(52)을 구비한다.

메인 게이트 절연막(45)은 게이트 전극(8)과 반도체 패턴(48)을 전기적으로 분리시킴과 아울러 게이트 전극(8)과 소스 및 드레인 전극(10,12)을 전기적으로 분리시킨다. 더 나아가서, 유기물질로 형성됨으로서 게이트 전극(8), 게이트 라인(2)에 의해 형성된 단차를 평탄화시키는 역할을 한다.

서브 게이트 절연패턴(52)은 반도체 패턴(48)과 동일 패턴으로 형성됨과 아울러 강유전성 물질로 이루어짐으로써 드레인 전극(12)(또는 소스 전극(10)) 및 게이트 전극(8) 간에 기생 캐패시터(Cgd) 값을 증가시켜 화질 저하를 방지하는 역할을 한다.

이하, 서브 게이트 절연패턴(52)의 작용 및 효과에 대해 좀더 구체적으로 살펴 보면 다음과 같다.

종래 유전율(ε)이 작은 유기 게이트 절연막(43)을 사이에 두고 드레인 전극(12)(또는 소스 전극(10))과 게이트 전극(8) 사이에 형성되는 기생 캐패시터(Cgd)는 무기 게이트 절연막(44)을 사이에 두고 형성되는 기생 캐패시터(Cgd)에 비해 용량이 작게 형성된다. 이러한, Cgd의 저하는 곧 △Vp의 크기를 크게 함으로써 화질을 저하시켰다.

이러한, 종래의 문제를 해결하기 위하여 본 발명에서는 강 유전성 물질로 이루어지는 서브 게이트 절연패턴(52)을 반도체 패턴(48)과 동일 패턴으로 반도체 패턴(48)과 동시에 형성한다. 여기서, 서브 게이트 절연패턴(52)은 15 이상의 유전율(ε) 값을 가지는 물질 예를 들어, Barium strontium titanate, Barium zirconate titanate, Lead zirconate titanate, Lead lanthanum titanate, Strontium titanate, Barium titanate, Barium magnesium fluride, Bismuth titanate, Strontium bismuth titanate, Strontium bismuth titanate niobate 중 적어도 어느 하나의 물질을 포함한다.

이러한, 강유전성 물질이 드레인 전극(12)(또는 소스 전극(10))과 게이트 전극(8) 사이에 위치함으로써 전체 유전율(ε) 값이 커지게 된다. 즉, 드레인 전극(12)(또는 소스 전극(10))과 게이트 전극(8) 사이에는 메인 게이트 절연막(45)과 서브 게이트 절연패턴(52)이 위치하게 됨으로써 전체 유전율(ε)은 메인 게이트 절연막(45)의 유전율의 서브 게이트 절연패턴(52)의 유전율이 병렬로 연결된 경우의 연산에 따른 결과 값을 가지게 된다. 예를 들어, 메인 게이트 절연막(45)의 유전율 3~4 정도이고, 서브 게이트 절연패턴(52)의 유전율이 15 정도이면 전체 유전율은 6~8 정도를 나타내게 된다. 그 결과, 종래 유기 게이트 절연막(43) 만을 채용하던 경우에 비하여 Cgd이 커지게 된다.

결국, Cgd 값이 커지게 되어 수학식 1에 의해 △Vp의 크기가 감소됨으로써 플리커 등이 나타나지 않게 되는 등 화질 저하가 방지된다.

이와 같이, 본 발명에 따른 TFT 어레이 기판은 메인 게이트 절연막(45)을 채용하여 TFT 어레이 기판의 평탄도를 증가시킴과 동시에 강유전성 서브 게이트 절연패턴(52)을 구비함으로서 Cgd을 증가시켜 화질의 저하를 방지할 수 있게 된다.

이하, 도 6a 내지 도 6e를 참조하여 TFT 어레이 기판의 제조방법을 설명하면 다음과 같다.

먼저, 하부기판(42) 상에 스퍼터링 방법 등의 증착방법을 통해 게이트 금속층이 형성된다. 이어서, 제1 마스크를 이용한 포토리쏘그래피 공정과 식각공정으로 게이트 금속층이 패터닝됨으로써 도 6a에 도시된 바와 같이, 게이트 라인(2), 게이트 전극(8)을 포함하는 게이트 패턴들이 형성된다. 게이트 금속으로는 크롬(Cr), 몰리브덴(Mo), 알루미늄계 금속 등이 단일층 또는 이중층 구조로 이용된다.

게이트 패턴들이 형성된 하부기판(42) 상에 스핀코팅, 스핀리스 코팅 등의 코팅방법을 이용하여 메인 게이트 절연막(45)이 형성된다. 여기서, 메인 게이트 절연막(45)은 BCB 또는 PFCB 등과 같은 유기 절연물질이 이용된다. 이러한, 메인 게이트 절연막(45)은 게이트 패턴과 다른 전극 패턴을 절연시키는 역할을 함과 아울러 게이트 패턴에 의해 나타나는 단차를 평탄화시키는 역할을 한다.

메인 게이트 절연막(45)이 형성된 하부기판(42) 상에 CVD, 스퍼터링 등의 증착방법을 통해 강유전성 무기물층, 비정질 실리콘층, n+ 비정질 실리콘층이 순차적으로 형성된다.

이후, 제2 마스크를 이용한 포토리쏘그래피 공정 및 식각 공정에 의해 무기물층, 비정질 실리콘층, n+ 비정질 실리콘층이 패터닝됨으로써 도 6b에 도시된 바와 같이 메인 게이트 절연막(45)을 사이에 두고 게이트 전극(8)과 중첩되는 반도체 패턴(48)이 형성됨과 동시에 반도체 패턴(48)과 중첩되는 서브 게이트 절연패턴(52)이 형성된다. 여기서, 반도체 패턴(48)과 서브 게이트 절연패턴(52)은 제2 마스크 공정에 의해 동시에 패터닝됨으로서 서로 동일한 선폭 및 형상을 가지게 되고, 반도체 패턴(48)은 오믹접촉층(47)과 활성층(14)을 포함한다.

무기 서브 절연패턴(52)을 이루는 강유전성 물질은 15 이상 좀더 바람직하게는 15~20 정도의 강유전율 값을 가지는 물질로 예를 들어, Barium strontium titanate, Barium zirconate titanate, Lead zirconate titanate, Lead lanthanum titanate, Strontium titanate, Barium titanate, Barium magnesium fluride, Bismuth titanate, Strontium bismuth titanate, Strontium bismuth titanate niobate 중 적어도 어느 하나의 물질을 포함한다.

반도체 패턴(48)이 형성된 하부기판(42) 상에 스퍼터링 등의 증착방법을 통해 소스/드레인 금속층이 형성된 후 제3 마스크를 이용한 포토리쏘그래피 공정과 습식 식각공정으로 소스/드레인 금속층이 패터닝됨으로써 데이터 라인(4), 소스 전극(10), 드레인 전극(12)을 포함하는 소스/드레인 패턴들이 형성된다. 여기서, 소스/드레인 패턴을 위한 식각 공정에서 소스 전극(10)과 드레인 전극(12) 사이(채널영역)로 노출되는 오믹접촉층(47) 또한 식각 되면서 채널영역의 활성층(14)이 노출된다.

소스/드레인 금속으로는 몰리브덴(Mo), 티타늄, 탄탈륨, 몰리브덴 합금(Mo alloy), 구리(Cu), 알루미늄계 금속 등이 이용된다.

소스/드레인 패턴들이 형성된 하부 기판(42) 상에 PECVD 등의 증착방법으로 보호막(50)이 전면 형성된다. 보호막(50)은 마스크를 이용한 포토리쏘그래피 공정 및 식각공정에 의해 패터닝됨으로써 도 6d에 도시된 바와 같이 컨택홀(16)이 형성된다. 컨택홀(16)은 보호막(50)을 관통하여 드레인 전극(12)을 노출시킨다.

보호막(50)의 재료로는 무기 절연물질이나 유전상수가 작은 아크릴(acryl)계 유기화합물, BCB 또는 PFCB 등과 같은 유기 절연물질이 이용된다.

보호막(50) 상에 스퍼터링 등의 증착방법으로 투명전극 물질이 전면 증착된 다. 이어서, 마스크를 이용한 포토리쏘그래피 공정과 식각공정을 통해 투명전극 물질이 패텅님됨으로써 도 6e에 도시된 바와 같이 화소전극(18) 및 스토리지 캐패시터(20)가 형성된다. 화소전극(18)은 컨택홀(16)을 통해 드레인 전극(12)과 전기적으로 접촉되고, 스토리지 캐패시터(2)는 메인 게이트 절연막(45) 및 보호막(50)을 사이에 두고 게이트 라인(2) 및 화소전극(18)으로 이루어진다.

여기서, 투명전극 물질로는 인듐주석산화물(Indium Tin Oxide : ITO)이나 주석산화물(Tin Oxide : TO) 또는 인듐아연산화물(Indium Zinc Oxide : IZO)이 이용된다.

상술한 바와 같이, 본 발명에 따른 박막 트랜지스터 어레이 기판 및 그 제조 방법은 유기 메인 게이트 절연막을 구비함으로서 TFT 어레이 기판의 평탄도를 향상시킨다. 이와 동시에 TFT의 반도체 패턴과 유기 메인 게이트 절연막 사이에 강유전성 무기물질로 이루어지는 서브 게이트 절연 패턴을 구비함으로써 기생캐패시터의 용량을 상승시킨다. 이에 따라, 피드 쓰로우 전압이 최소화 됨으로써 플리커 등의 문제가 방지되어 화질이 향상된다.

이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.

Claims (9)

1. 서로 교차되게 형성된 게이트 라인 및 데이터 라인과;

   상기 게이트 라인 및 데이터 라인의 교차영역에 형성된 박막 트랜지스터와;

   상기 박막 트랜지스터와 접촉된 화소전극을 구비하고,

   상기 박막 트랜지스터는

   상기 게이트 라인과 접속된 게이트 전극;

   상기 게이트 전극 및 게이트 라인을 덮도록 형성되며 유기물질을 포함하는 메인 게이트 절연막;

   상기 메인 게이트 절연막을 사이에 두고 상기 게이트 전극과 반대방향에 위치하는 반도체 패턴;

   상기 반도체 패턴 상에 위치하며 상기 데이터 라인과 접속된 소스 전극;

   상기 소스 전극과 마주보는 드레인 전극;

   상기 반도체 패턴과 상기 메인 게이트 절연막 사이에 위치하며 강유전성 물질을 포함하는 서브 게이트 절연패턴을 구비하는 것을 특징으로 하는 박막 트랜지스터 어레이 기판.
2. 제 1 항에 있어서,

   상기 서브 게이트 절연패턴은

   상기 반도체 패턴과 전면 중첩되는 것을 특징으로 하는 박막 트랜지스터 어 레이 기판.
3. 제 1 항에 있어서,

   상기 서브 게이트 절연패턴은 15~20 정도의 유전율을 가지는 것을 특징으로 하는 박막 트랜지스터 어레이 기판.
4. 제 1 항에 있어서,

   상기 서브 게이트 절연패턴은 Barium strontium titanate, Barium zirconate titanate, Lead zirconate titanate, Lead lanthanum titanate, Strontium titanate, Barium titanate, Barium magnesium fluride, Bismuth titanate, Strontium bismuth titanate, Strontium bismuth titanate niobate 중 적어도 어느 하나를 포함하는 것을 특징으로 하는 박막 트랜지스터 어레이 기판.
5. 제 1 항에 있어서,

   상기 메인 게이트 절연막의 유전율은 3~4 정도인 것을 특징으로 하는 박막 트랜지스터 어레이 기판.
6. 기판 상에 게이트 라인, 게이트 라인과 접속된 게이트 전극을 포함하는 게이트 패턴을 형성하는 단계와;

   상기 게이트 패턴을 덮으며 유기물질을 포함하는 메인 게이트 절연막을 형성 하는 단계와;

   상기 메인 게이트 절연막 상에 강유전성 물질을 포함하는 서브 게이트 절연패턴과, 상기 서브 게이트 절연패턴과 중첩되는 반도체 패턴을 형성하는 단계와;

   상기 메인 게이트 절연막을 사이에 두고 상기 게이트 라인과 교차되는 데이터 라인, 상기 반도체 패턴 및 데이터 라인과 각각 접속되는 소스전극, 상기 소스전극과 마주보는 드레인 전극을 포함하는 소스/드레인 패턴을 형성하는 단계와;

   상기 드레인 전극을 노출시키는 컨택홀을 가지는 보호막을 형성하는 단계와;

   상기 컨택홀을 통해 상기 드레인 전극과 접촉되는 화소전극을 형성하는 단계를 포함하는 것을 특징으로 하는 박막 트랜지스터 어레이 기판의 제조방법.
7. 청구항 7은(는) 설정등록료 납부시 포기되었습니다.

   제 6 항에 있어서,

   상기 서브 게이트 절연패턴은 15~20 정도의 유전율을 가지는 것을 특징으로 하는 박막 트랜지스터 어레이 기판의 제조방법.
8. 청구항 8은(는) 설정등록료 납부시 포기되었습니다.

   제 6 항에 있어서,

   상기 서브 게이트 절연패턴은 Barium strontium titanate, Barium zirconate titanate, Lead zirconate titanate, Lead lanthanum titanate, Strontium titanate, Barium titanate, Barium magnesium fluride, Bismuth titanate, Strontium bismuth titanate, Strontium bismuth titanate niobate 중 적어도 어느 하나를 포함하는 것을 특징으로 하는 박막 트랜지스터 어레이 기판의 제조방법.
9. 청구항 9은(는) 설정등록료 납부시 포기되었습니다.

   제 6 항에 있어서,

   상기 메인 게이트 절연막의 유전율은 3~4 정도인 것을 특징으로 하는 박막 트랜지스터 어레이 기판의 제조방법.

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