KR100949040B1 - 박막 트랜지스터 어레이 기판 및 그 제조방법 - Google Patents

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Abstract

본 발명은 수율을 향상시킬 수 박막 트랜지스터 어레이 기판 및 그 제조방법에 관한 것이다.
본 발명은 박막 트랜지스터의 게이트 전극과; 상기 게이트 전극과 접속된 게이트 라인과; 상기 게이트 라인과 게이트 절연막을 사이에 두고 교차하는 데이터 라인과; 상기 데이터 라인과 접속된 소스전극; 상기 소스전극과 마주하는 드레인 전극과; 상기 드레인 전극과 중첩됨과 아울러 상기 드레이 전극의 측면을 가로지르는 적어도 둘이상의 돌출부가 형성된 반도체 패턴과; 보호막의 컨택홀을 통해 상기 드레인 전극과 접속된 화소전극을 구비하는 것을 특징으로 한다.

Description

박막 트랜지스터 어레이 기판 및 그 제조방법{THIN FILM TRANSISTOR ARRAY SUBSTRATE AND MANUFACTURING METHOD OF THE SAME}
도 1은 통상적인 액정표시장치에 포함되는 박막 트랜지스터 어레이 기판의 일부분을 도시한 평면도.
도 2는 도 1에 도시된 박막 트랜지스터 어레이 기판을 Ⅰ-Ⅰ' 선을 따라 절단하여 도시한 단면도.
도 3a 내지 도 3e는 도 2에 도시된 박막 트랜지스터 어레이 기판의 제조공정을 단계적으로 나타내는 단면도.
도 4은 화소전극의 단선등의 불량을 설명하기 위한 박막 트랜지스터 어레이 기판의 일부분을 도시한 평면도.
도 5는 도 4에 도시된 박막 트랜지스터 어레이 기판을 Ⅰ-Ⅰ' 선을 따라 절단하여 도시한 단면도.
도 6은 본 발명의 실시예에 따른 박막 트랜지스터 어레이 기판의 일부분을 도시한 평면도.
도 7는 도 6에 도시된 박막 트랜지스터 어레이 기판을 Ⅱ-Ⅱ' 선을 따라 절단하여 도시한 단면도.
도 8a 내지 도 8e는 도 7에 도시된 박막 트랜지스터 어레이 기판의 제조공정을 단계적으로 나타내는 단면도.
<도면의 주요 부분에 대한 부호의 설명>
2,102 : 게이트 라인 4,104 : 데이터 라인
8,108 : 게이트 전극 16,116 : 컨택홀
10,110 : 소스 전극 12,112 : 드레인 전극
14,114 : 활성층 18,118 : 화소전극
본 발명은 박막 트랜지스터 어레이 기판 및 그 제조방법에 관한 것으로, 특히 화소전극의 단선을 방지함으로써 수율을 향상할 수 있는 박막 트랜지스터 어레이 기판 및 그 제조 방법에 관한 것이다.
통상의 액정표시장치는 전계를 이용하여 액정의 광투과율을 조절함으로써 화상을 표시하게 된다. 이를 위하여 액정표시장치는 액정셀들이 매트릭스 형태로 배열되어진 액정패널과, 액정패널을 구동하기 위한 구동회로를 구비한다.
액정패널은 서로 대향하는 박막 트랜지스터 어레이 기판 및 칼러필터 어레이 기판과, 두 기판 사이에 일정한 셀갭 유지를 위해 위치하는 스페이서와, 그 셀갭에 채워진 액정을 구비한다.
박막 트랜지스터 어레이 기판은 게이트 라인들 및 데이터 라인들과, 그 게이트 라인들과 데이터 라인들의 교차부마다 스위치소자로 형성된 박막 트랜지스터와, 액정셀 단위로 형성되어 박막 트랜지스터에 접속된 화소 전극 등과, 그들 위에 도포된 배향막으로 구성된다. 게이트 라인들과 데이터 라인들은 각각의 패드부를 통해 구동회로들로부터 신호를 공급받는다. 박막 트랜지스터는 게이트 라인에 공급되는 스캔신호에 응답하여 데이터 라인에 공급되는 화소신호를 화소 전극에 공급한다.
칼라필터 어레이 기판은 액정셀 단위로 형성된 칼라필터들과, 칼러필터들간의 구분 및 외부광 반사를 위한 블랙 매트릭스와, 액정셀들에 공통적으로 기준전압을 공급하는 공통 전극 등과, 그들 위에 도포되는 배향막으로 구성된다.
액정패널은 박막 트랜지스터 어레이 기판과 칼라필터 어레이 기판을 별도로 제작하여 합착한 다음 액정을 주입하고 봉입함으로써 완성하게 된다.
도 1은 종래의 박막 트랜지스터 어레이 기판의 일부를 도시한 평면도이고, 도 2는 도 1에 도시된 박막 트랜지스터 어레이 기판을 Ⅰ-Ⅰ'선을 따라 절단하여 도시한 단면도이다.
도 1 및 도 2에 도시된 박막 트랜지스터 어레이 기판은 하부기판(42) 위에 게이트 절연막(44)을 사이에 두고 교차하게 형성된 게이트 라인(2) 및 데이터 라인(4)과, 그 교차부마다 형성된 박막 트랜지스터와, 그 교차구조로 마련된 셀영역에 형성된 화소 전극(18)을 구비한다.
박막 트랜지스터는 게이트 라인(2)에 접속된 게이트 전극(6)과, 상기 게이트 전극과 게이트 절연막(44)을 사이에 두고 중첩되는 반도체 패턴(68)과, 데이터 라인(4)에 접속된 소스 전극(10)과, 화소 전극(18)에 접속된 드레인 전극(12)을 구비한다. 반도체 패턴(68)은 소스 전극(10) 및 드레인 전극(12)과 중첩되는 활성층(14)과, 그 활성층(14) 위에 소스전극(10) 및 드레인 전극(12)과 오믹접촉을 위한 오믹접촉층(48)이 적층된 구조로 형성된다.
이러한 박막 트랜지스터는 게이트 라인(2)에 공급되는 게이트 신호에 응답하여 데이터 라인(4)에 공급되는 화소 신호가 화소 전극(18)에 충전되어 유지되게 한다.
화소 전극(18)은 보호막(50)을 관통하는 컨택홀(16)을 통해 박막 트랜지스터의 드레인 전극(12)과 접속된다. 화소 전극(18)은 충전된 화소전압에 의해 도시하지 않은 상부 기판에 형성되는 공통 전극과 전위차를 발생시키게 된다. 이 전위차에 의해 박막 트랜지스터 기판과 상부 기판 사이에 위치하는 액정이 유전 이방성에 의해 회전하게 되며 도시하지 않은 광원으로부터 화소 전극(18)을 경유하여 입사되는 광을 상부 기판 쪽으로 투과시키게 된다.
도 3a 내지 도 3e는 도 2에 도시된 박막 트랜지스터 어레이 기판의 제조방법을 단계적으로 도시한 단면도이다.
하부 기판(42) 상에 스퍼터링 방법 등의 증착 방법을 통해 게이트 금속층이 증착된 후 마스크를 이용한 포토리쏘그래피 공정과 식각 공정으로 게이트 금속층이 패터닝된다. 이에 따라 도 3a에 도시된 바와 같이 게이트 전극(6)이 형성된다. 여 기서, 게이트 금속으로는 크롬(Cr), 몰리브덴(Mo), 알루미늄계 금속 등이 단일층 또는 이중층 구조로 이용된다.
게이트 전극(6)이 형성된 하부 기판(42) 상에 게이트 절연막(44)이 형성된다. 게이트 절연막(44)의 재료로는 산화 실리콘(SiOx) 또는 질화 실리콘(SiNx) 등의 무기 절연물질이 이용된다.
게이트 절연막(44)이 형성된 하부기판(42) 상에 PECVD, 스퍼터링 등의 증착방법을 통해 비정질 실리콘층, n+ 비정질 실리콘층이 순차적으로 형성된다.
비정질 실리콘층 및 n+ 비정질실리콘층 위에 마스크를 이용한 포토리쏘그래피공정 및 식각공정을 이용하여 패터닝된다. 이에 따라, 도 3b에 도시된 바와 같이 반도체 패턴(68)이 형성된다. 반도체 패턴(68)은 활성층(14) 및 오믹접촉층(48)이 이중으로 적층된 구조를 갖는다.
반도체 패턴(68)이 형성된 하부기판(42) 상에 PECVD, 스퍼터링 등의 증착방법을 통해 소스/드레인 금속층이 전면 형성된다.
소스/드레인 금속층 위에 마스크를 이용한 포토리쏘그래피 공정으로 포토레지스트 패턴을 형성하게 된다.
이어서, 포토레지스트 패턴을 이용한 습식 식각공정으로 소스/드레인 금속층이 패터닝된다. 이에 따라, 데이터 라인(4), 소스 전극(10), 드레인 전극(12)을 포함하는 소스/드레인 패턴들이 형성된다.
그 다음, 소스 전극(10) 및 드레인 전극(12)을 마스크로 채널부의 오믹접촉층(48)이 식각됨으로써 도 3c에 도시된 바와 같이 채널부의 활성층(14)이 노출된 다.
여기서, 소스/드레인 금속으로는 몰리브덴(Mo), 티타늄, 탄탈륨, 몰리브덴 합금(Mo alloy) 등이 이용된다.
소스/드레인 패턴들이 형성된 하부기판(42) 상에 PECVD 등의 증착방법으로 보호막(50)이 전면 형성된다. 이후, 보호막(50)은 마스크를 이용한 포토리쏘그래피 공정과 식각공정으로 패터닝된다. 이에 따라, 도 3d에 도시된 바와 같이 컨택홀들(16)이 형성된다. 컨택홀(16)은 보호막(50)을 관통하여 드레인 전극(12)이 노출되게 형성된다. 여기서, 보호막(50)의 재료로는 산화 실리콘(SiOx) 또는 질화 실리콘(SiNx) 등의 무기 절연물질이 이용된다.
보호막(50)이 형성된 하부기판(42) 상에 스퍼터링 등의 증착방법으로 투명전극 물질이 전면 증착된다. 이어서 마스크를 이용한 포토리쏘그래피 공정과 식각공정을 통해 투명전극 물질이 패터닝된다. 이에 따라, 도 3e에 도시된 바와 같이 화소전극(18)이 형성된다. 화소 전극(18)은 컨택홀(16)을 통해 드레인 전극(12)과 전기적으로 접속된다. 여기서, 투명전극 물질로는 인듐주석산화물(Indium Tin Oxide : ITO)이나 주석산화물(Tin Oxide : TO) 또는 인듐아연산화물(Indium Zinc Oxide : IZO)이 이용된다.
이와 같이 종래의 박막 트랜지스터 어레이 기판 및 그 제조방법은 화소전극(18)을 형성하기 위하여 보호막(50)이 형성된 하부기판(42) 상에 투명전극 물질증착 후 패터닝과정에서 드레인 전극(12)과 중첩되는 투명전극 물질이 드레인 전극(12)과 비중첩되는 투명전극 물질과 단선되는 문제가 빈번히 발생된다.
이를 상세히 설명하면, 보호막(50)이 형성된 하부기판(42) 상에 투명전극물질이 증착된 후 습식식각공정으로 패터닝하는 경우 도 4 및 도 5에 도시된 바와 같이 화소전극(18)이 형성될 영역(C)내의 투명전극 물질 중 그 투명전극 물질의 측면과 드레인 전극(12)의 측면이 중첩되는 영역(A)에 식각액이 침투하게 된다. 이렇게 침투한 식각액은 드레인 전극(12)의 측면부와 대응되는 투명전극 영역(D)을 따라 점차 침투함으로써 드레인 전극(12)과 중첩되는 투명전극(18a)과 드레인 전극(12)과 비중첩되는 투명전극(18b)이 단선되는 등의 불량이 발생된다. 이로써, 박막 트랜지스터가 구동되지 않는 문제가 발생된다.
따라서, 본 발명의 목적은 화소전극의 단선을 방지함으로써 수율을 향상할 수 있는 박막 트랜지스터 어레이 기판 및 제조방법을 제공하는데 있다.
상기 목적을 달성하기 위하여, 본 발명에 따른 박막 트랜지스터 어레이 기판은 박막 트랜지스터의 게이트 전극과; 상기 게이트 전극과 접속된 게이트 라인과; 상기 게이트 라인과 게이트 절연막을 사이에 두고 교차하는 데이터 라인과; 상기 데이터 라인과 접속된 소스전극; 상기 소스전극과 마주하는 드레인 전극과; 상기 드레인 전극과 중첩됨과 아울러 상기 드레이 전극의 측면을 가로지르는 적어도 둘이상의 돌출부가 형성된 반도체 패턴과; 보호막의 컨택홀을 통해 상기 드레인 전극 과 접속된 화소전극을 구비하는 것을 특징으로 한다.
상기 돌출부는 화소전극의 측면과 인접한 드레인 전극의 측면부에 형성된 것을 특징으로 한다.
본 발명에 따른 박막 트랜지스터 어레이 기판의 제조방법은 기판 상에 박막 트랜지스터의 게이트 전극, 상기 게이트 전극이 접속되는 게이트 라인을 포함하는 게이트 패턴을 형성하는 단계와; 상기 게이트 패턴이 형성된 기판 상에 게이트 절연막을 형성하고 상기 게이트 절연막 위에 적어도 둘이상의 돌출부를 갖는 반도체 패턴을 형성하는 단계와; 상기 반도체 패턴이 형성된 기판 상에 데이터 라인 및 소스 전극과, 상기 돌출부와 중첩되는 측면부를 갖는 드레인 전극을 포함하는 소스/드레인 패턴을 형성하는 단계와; 상기 소스/드레인 패턴이 형성된 기판 상에 컨택홀을 갖는 보호막을 형성하는 단계와; 상기 보호막 상에 상기 컨택홀을 통해 상기 드레인 전극과 접속되는 화소전극을 형성하는 단계를 포함하는 것을 특징으로 한다.
상기 돌출부는 화소전극의 측면과 인접한 드레인 전극의 측면부에 형성되는 것을 특징으로 한다.
상기 돌출부는 상기 드레인 전극의 측면부를 가로지르도록 상기 반도체 패턴에서 신장되는 것을 특징으로 한다.
상기 목적 외에 본 발명의 다른 목적 및 특징들은 첨부한 도면들을 참조한 실시예의 설명을 통하여 명백하게 드러나게 될 것이다.
이하, 도 6 내지 도 8을 참조하여 본 발명의 바람직한 실시예에 대하여 설명 하기로 한다.
도 6은 본 발명의 실시예에 따른 박막 트랜지스터 어레이 기판의 일부를 도시한 평면도이고, 도 2는 도 1에 도시된 박막 트랜지스터 어레이 기판을 Ⅱ-Ⅱ'선을 따라 절단하여 도시한 단면도이다.
도 6 및 도 7에 도시된 박막 트랜지스터 어레이 기판은 하부기판(142) 위에 게이트 절연막(144)을 사이에 두고 교차하게 형성된 게이트 라인(102) 및 데이터 라인(104)과, 그 교차부마다 형성된 박막 트랜지스터와, 그 교차구조로 마련된 셀영역에 형성된 화소 전극(118)을 구비한다.
박막 트랜지스터는 게이트 라인(102)에 접속된 게이트 전극(106)과, 상기 게이트 전극(106)과 게이트 절연막(44)을 사이에 두고 중첩되는 반도체 패턴(68)과, 데이터 라인(104)에 접속된 소스 전극(110)과, 화소 전극(118)에 접속된 드레인 전극(112)을 구비한다. 반도체 패턴(168)은 소스 전극(110) 및 드레인 전극(112)과 중첩되는 활성층(114)과, 그 활성층(114) 위에 소스전극(110) 및 드레인 전극(112)과 오믹접촉을 위한 오믹접촉층(148)이 적층된 구조로 형성된다.
드레인 전극(112)과 중첩되는 영역에서의 반도체 패턴(168)은 그 측면에서 신장되어 드레인 전극(112)의 측면부를 가로질러 형성된 적어도 둘이상의 돌출부(75)를 구비한다. 이 돌출부(75)는 화소전극(118) 형성시 식각액의 침투경로를 차단하는 역할을 함으로써 화소전극(118)이 단선되는 것을 방지한다.
이를 상세히 설명하면, 보호막(150)이 형성된 하부기판(142) 상에 투명전극 물질이 증착된 후 습식식각공정으로 패터닝하는 경우 화소전극(118)이 형성될 영역 내의 투명전극 물질 중 그 투명전극 물질의 측면과 드레인 전극(12)의 측면이 중첩되는 영역에 식각액이 침투하게 된다. 이 때, 반도체 패턴(168)에서 신장된 돌출부(75)는 침투한 식각액의 침투 경로를 차단하는 역할을 하게 된다.
이와 같이, 반도체 패턴(168)에서 신장된 돌출부(75)가 침투된 식각액의 침투경로를 차단함으로써 드레인 전극(112)과 중첩되는 투명전극과 드레인 전극(112)과 비중첩되는 투명전극이 단선이 방지된다.
이러한 박막 트랜지스터는 게이트 라인(102)에 공급되는 게이트 신호에 응답하여 데이터 라인(104)에 공급되는 화소 신호가 화소 전극(118)에 충전되어 유지되게 한다.
드레인 전극(112)과 중첩되는 영역에서의 반도체 패턴(168)은 그 측면에서 신장되어 드레인 전극(112)의 가장자리를 가로질로 형성된 적어도 둘이상의 돌출부(75)를 구비한다. 이 돌출부(75)는 화소전극(118) 형성시 식각액의 침투경를 차단하는 역할을 함으로써 화소전극(118)이 분리되는 것을 방지한다.
화소 전극(118)은 보호막(150)을 관통하는 컨택홀(116)을 통해 박막 트랜지스터의 드레인 전극(112)과 접속된다. 화소 전극(118)은 충전된 화소전압에 의해 도시하지 않은 상부 기판에 형성되는 공통 전극과 전위차를 발생시키게 된다. 이 전위차에 의해 박막 트랜지스터 기판과 상부 기판 사이에 위치하는 액정이 유전 이방성에 의해 회전하게 되며 도시하지 않은 광원으로부터 화소 전극(118)을 경유하여 입사되는 광을 상부 기판 쪽으로 투과시키게 된다.
이와 같이, 본 발명의 실시예에 따른 박막 트랜지스터 어레이 기판의 반도체 패턴(168)은 그 측면에서 신장되어 드레인 전극(112)의 측면부를 가로질러 형성된 돌출부(75)를 구비한다. 이 돌출부(75)는 화소전극(118) 형성시 식각액의 침투경로를 차단하는 역할을 함으로써 화소전극(118)이 단선되는 것을 방지한다.
도 8a 내지 도 8e는 도 7에 도시된 박막 트랜지스터 어레이 기판의 제조방법을 단계적으로 도시한 단면도이다.
하부 기판(142) 상에 스퍼터링 방법 등의 증착 방법을 통해 게이트 금속층이 증착된 후 마스크를 이용한 포토리쏘그래피 공정과 식각 공정으로 게이트 금속층이 패터닝된다. 이에 따라 도 8a에 도시된 바와 같이 게이트 전극(106)이 형성된다. 여8기서, 게이트 금속으로는 크롬(Cr), 몰리브덴(Mo), 알루미늄계 금속 등이 단일층 또는 이중층 구조로 이용된다.
게이트 전극(106)이 형성된 하부 기판(142) 상에 게이트 절연막(144)이 형성된다. 게이트 절연막(144)의 재료로는 산화 실리콘(SiOx) 또는 질화 실리콘(SiNx) 등의 무기 절연물질이 이용된다.
게이트 절연막(144)이 형성된 하부기판(142) 상에 PECVD, 스퍼터링 등의 증착방법을 통해 비정질 실리콘층, n+ 비정질 실리콘층이 순차적으로 형성된다.
비정질 실리콘층 및 n+ 비정질실리콘층 위에 마스크를 이용한 포토리쏘그래피공정 및 식각공정을 이용하여 패터닝된다. 이에 따라, 도 8b에 도시된 바와 같이 후에 형성될 드레인 전극(112)의 측면부를 가로지르는 도출부(75)를 구비하는 반도체 패턴(168)이 형성된다.
이러한, 반도체 패턴(168)은 활성층(114) 및 오믹접촉층(148)이 적층된 구조 를 갖는다.
반도체 패턴(168)이 형성된 하부기판(142) 상에 PECVD, 스퍼터링 등의 증착방법을 통해 소스/드레인 금속층이 전면 형성된다.
소스/드레인 금속층 위에 마스크를 이용한 포토리쏘그래피 공정으로 포토레지스트 패턴을 형성하게 된다.
이어서, 포토레지스트 패턴을 이용한 습식 식각공정으로 소스/드레인 금속층이 패터닝된다. 이에 따라, 데이터 라인(104), 소스 전극(110), 드레인 전극(112)을 포함하는 소스/드레인 패턴들이 형성된다.
그 다음, 소스 전극(110) 및 드레인 전극(112)을 마스크로 채널부의 오믹접촉층(148)이 식각됨으로써 도 8c에 도시된 바와 같이 채널부의 활성층(114)이 노출된다.
여기서, 소스/드레인 금속으로는 몰리브덴(Mo), 티타늄, 탄탈륨, 몰리브덴 합금(Mo alloy) 등이 이용된다.
소스/드레인 패턴들이 형성된 하부기판(142) 상에 PECVD 등의 증착방법으로 보호막(150)이 전면 형성된다. 이후, 보호막(150)은 마스크를 이용한 포토리쏘그래피 공정과 식각공정으로 패터닝된다. 이에 따라, 도 8d에 도시된 바와 같이 컨택홀들(116)이 형성된다. 컨택홀(116)은 보호막(150)을 관통하여 드레인 전극(112)이 노출되게 형성된다. 여기서, 보호막(150)의 재료로는 산화 실리콘(SiOx) 또는 질화 실리콘(SiNx) 등의 무기 절연물질이 이용된다.
보호막(150)이 형성된 하부기판(142) 상에 스퍼터링 등의 증착방법으로 투명 전극 물질이 전면 증착된다. 이어서 마스크를 이용한 포토리쏘그래피 공정과 식각공정을 통해 투명전극 물질이 패터닝된다. 이에 따라, 도 8e에 도시된 바와 같이 화소전극(118)이 형성된다. 화소 전극(118)은 컨택홀(116)을 통해 드레인 전극(112)과 전기적으로 접속된다. 여기서, 투명전극 물질로는 인듐주석산화물(Indium Tin Oxide : ITO)이나 주석산화물(Tin Oxide : TO) 또는 인듐아연산화물(Indium Zinc Oxide : IZO)이 이용된다.
상술한 바와 같이, 본 발명에 따른 박막 트랜지스터 어레이 기판 및 그 제조방법은 반도체 패턴이 그 측면에서 신장되어 드레인 전극의 측면부를 가로질러 형성된 돌출부를 구비한다. 이 돌출부는 화소전극 형성시 식각액의 침투경로를 차단하는 역할을 함으로써 드레인 전극과 중첩되는 화소전극과 드레인 전극과 비중첩되는 화소전극이 단선되는 것을 방지할 수 있게 된다. 이로써, 화소전극의 단선 등의 불량이 방지됨으로써 수율이 향상된다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.

Claims (5)

  1. 박막 트랜지스터의 게이트 전극과;
    상기 게이트 전극과 접속된 게이트 라인과;
    상기 게이트 라인과 게이트 절연막을 사이에 두고 교차하는 데이터 라인과;
    상기 데이터 라인과 접속된 소스전극;
    상기 소스전극과 마주하는 드레인 전극과;
    상기 드레인 전극과 중첩됨과 아울러 상기 드레이 전극의 측면을 가로지르는 적어도 둘이상의 돌출부가 형성된 반도체 패턴과;
    보호막의 컨택홀을 통해 상기 드레인 전극과 접속된 화소전극을 구비하는 것을 특징으로 하는 박막 트랜지스터 어레이 기판.
  2. 제 1 항에 있어서
    상기 돌출부는 화소전극의 측면과 인접한 드레인 전극의 측면부에 형성된 것을 특징으로 하는 박막 트랜지스터 어레이 기판.
  3. 기판 상에 박막 트랜지스터의 게이트 전극, 상기 게이트 전극이 접속되는 게이트 라인을 포함하는 게이트 패턴을 형성하는 단계와;
    상기 게이트 패턴이 형성된 기판 상에 게이트 절연막을 형성하고 상기 게이트 절연막 위에 적어도 둘이상의 돌출부를 갖는 반도체 패턴을 형성하는 단계와;
    상기 반도체 패턴이 형성된 기판 상에 데이터 라인 및 소스 전극과, 상기 돌출부와 중첩되는 측면부를 갖는 드레인 전극을 포함하는 소스/드레인 패턴을 형성하는 단계와;
    상기 소스/드레인 패턴이 형성된 기판 상에 컨택홀을 갖는 보호막을 형성하는 단계와;
    상기 보호막 상에 상기 컨택홀을 통해 상기 드레인 전극과 접속되는 화소전극을 형성하는 단계를 포함하는 것을 특징으로 하는 박막 트랜지스터 어레이 기판의 제조방법.
  4. 제 3 항에 있어서,
    상기 돌출부는 화소전극의 측면과 인접한 드레인 전극의 측면부에 형성되는 것을 특징으로 하는 박막 트랜지스터 어레이 기판의 제조방법.
  5. 제 3 항에 있어서,
    상기 돌출부는 상기 드레인 전극의 측면부를 가로지르도록 상기 반도체 패턴에서 신장되는 것을 특징으로 하는 박막 트랜지스터 어레이 기판의 제조방법.
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