KR102000053B1 - 박막 트랜지스터 기판 및 이의 제조 방법 - Google Patents

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Abstract

본 발명은 R, G, B 서브 화소의 절곡부의 폭을 다르게 형성하여 투과율을 조절할 수 있는 박막 트랜지스터 기판 및 이의 제조 방법에 관한 것으로, 본 발명의 박막 트랜지스터 기판은 기판 상에 매트릭스 형태로 배열되는 복수 개의 R, G, B 서브 화소를 포함하며, 각 상기 서브 화소는 중앙부를 기준으로 상, 하부가 대칭되도록 제 1 기울기를 가지며, 상기 중앙부에서 상기 제 1 기울기보다 큰 제 2 기울기를 갖도록 돌출된 절곡부를 포함하며, 상기 절곡부의 폭은 상기 R, G, B 서브 화소마다 서로 상이하다.

Description

박막 트랜지스터 기판 및 이의 제조 방법{THIN FILM TRANSISTOR SUBSTRATE AND METHOD FOR FABRICATING THE SAME}
본 발명은 박막 트랜지스터 기판에 관한 것으로, 각 서브 화소의 투과율 차이를 감소시킬 수 있는 박막 트랜지스터 기판 및 이의 제조 방법에 관한 것이다.
정보화 사회가 발전함에 따라 표시 장치에 대한 요구도 다양한 형태로 점증하고 있으며, 이에 부응하여 근래에는 LCD(Liquid Crystal Display Device), PDP(Plasma Display Panel), ELD(Electro Luminescent Display), VFD(Vacuum Fluorescent Display) 등 여러 가지 평판 표시 장치가 연구되어 왔고, 일부는 이미 여러 장비에서 표시 장치로 활용되고 있다.
그 중, 액정 표시 장치는 컬러 필터가 형성된 컬러 필터 기판, 박막 트랜지스터가 형성된 박막 트랜지스터 기판 및 컬러 필터 기판과 박막 트랜지스터 기판 사이에 형성된 액정층을 포함하여 이루어진다. 구체적으로, 박막 트랜지스터 기판에는 게이트 배선과 데이터 배선이 서로 교차하여 서브 화소 영역을 정의하고, 각 서브 화소 영역마다 박막 트랜지스터가 형성된다. 그리고, 컬러 필터 기판에 형성된 컬러 필터는 서브 화소 영역마다 대응되도록 형성되어, 박막 트랜지스터가 구동됨에 따라 각 컬러 필터에 대응되는 컬러의 광을 구현한다.
이 때, 각 컬러 필터마다 광 투과율이 상이하므로, 프린지 전계 모드의 액정 표시 장치인 경우, 슬릿 형태로 형성되는 화소 전극 또는 공통 전극의 폭 또는 간격을 다르게 형성하여 전계 세기를 달리하여 투과율을 조절할 수 있다.
그런데, 이 경우, 각 서브 화소 마다 절연막을 사이에 두고 중첩되는 화소 전극과 공통 전극의 면적이 달라, 하기 수학식 1의 Cst(스토리지 캐패시턴스) 및 Clc(액정 캐패시턴스)가 달라진다. 이에 따라, R, G, B 서브 화소의 킥백 전압(Kickback voltage; ΔVp)이 서로 달라진다.
Figure 112013008816797-pat00001
따라서, 잔상 및 플리커(Flicker)가 발생하며, 서브 화소의 휘도 편차에 의해 컬러 시프트가 발생한다.
본 발명은 상기와 같은 문제점을 해결하기 위해 안출한 것으로, R, G, B 서브 화소의 중앙 영역이 절곡부를 가질 때, R, G, B 서브 화소의 절곡부의 폭을 다르게 형성하여 투과율을 조절할 수 있는 박막 트랜지스터 기판 및 이의 제조 방법을 제공하는데, 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명의 박막 트랜지스터 기판은 기판 상에 매트릭스 형태로 배열되는 복수 개의 R, G, B 서브 화소를 포함하며, 각 상기 서브 화소는 중앙부를 기준으로 상, 하부가 대칭되도록 제 1 기울기를 가지며, 상기 중앙부에서 상기 제 1 기울기보다 큰 제 2 기울기를 갖도록 돌출된 절곡부를 포함하며, 상기 절곡부의 폭은 상기 R, G, B 서브 화소마다 서로 상이하다.
동일 목적을 달성하기 위한 본 발명의 박막 트랜지스터 기판의 제조 방법은 기판 상에 매트릭스 형태로 배열되도록 R, G, B 서브 화소를 형성하는 단계를 포함하며, 상기 R, G, B 서브 화소는 중앙 영역에 절곡부를 가지며 이루어지며, 상기 절곡부의 폭을 상기 R, G, B 서브 화소마다 서로 상이하도록 형성한다.
상기 G 서브 화소의 절곡부의 폭이 상기 R 서브 화소의 절곡부의 폭 및 상기 B 서브 화소의 절곡부의 폭보다 넓도록 형성한다.
상기 R 서브 화소의 절곡부의 폭을 상기 B 서브 화소의 절곡부의 폭보다 넓도록 형성한다.
상기 서브 화소를 형성하는 단계는 상기 기판 상에 박막 트랜지스터를 형성하는 단계; 상기 박막 트랜지스터를 덮도록 상기 기판 상에 차례로 제 1, 제 2 보호막을 형성하는 단계; 상기 제 2 보호막 상에 공통 전극을 형성하는 단계; 상기 공통 전극 상에 제 3 보호막을 형성하는 단계; 및 상기 제 3 보호막을 사이에 두고 상기 공통 전극과 중첩되며, 상기 제 1, 제 2 및 제 3 보호막을 선택적으로 제거하여 노출된 상기 박막 트랜지스터와 접속하는 화소 전극을 형성하는 단계를 포함한다.
상기와 같은 본 발명의 박막 트랜지스터 기판 및 이의 제조 방법은 R, G, B 서브 화소마다 절곡부의 폭을 상이하게 형성한다. 특히, 투과율이 가장 높은 G 서브 화소의 절곡부의 폭이 가장 넓고, 투과율이 가장 낮은 B 서브 화소의 절곡부의 폭을 가장 좁게 형성하여, R, G, B 서브 화소의 투과율 차이에 의한 표시 품질 저하를 방지할 수 있다.
도 1은 본 발명의 박막 트랜지스터 기판의 평면도이다.
도 2는 도 1의 Ⅰ-Ⅰ'의 단면도이다.
도 3a 내지 도 3e는 본 발명의 박막 트랜지스터 기판의 제조 방법을 나타낸 평면도이다.
도 4a 내지 도 4e는 본 발명의 박막 트랜지스터 기판의 제조 방법을 나타낸 단면도이다.
이하, 첨부된 도면을 참조하여, 본 발명의 박막 트랜지스터 기판 및 이의 제조 방법을 상세히 설명하면 다음과 같다.
도 1은 본 발명의 박막 트랜지스터 기판의 평면도이며, 도 2는 도 1의 Ⅰ-Ⅰ'의 단면도이다.
도 1 및 도 2와 같이, 본 발명의 박막 트랜지스터 기판은 기판(100) 상에 매트릭스 형태로 배열된 복수 개의 R, G, B 서브 화소를 포함한다. 이 때, R, G, B 서브 화소는 제 3 보호막(180)을 사이에 두고 중첩 형성되어 프린지 전계를 발생시키는 화소 전극(190) 및 공통 전극(170)을 포함한다. 그리고, 프린지 전계에 의해 각 서브 화소에 대응되도록 컬러 필터 기판(미도시)에 형성된 컬러 필터를 통과하는 광 투과율이 달라져 화상을 구현한다.
그런데, 일반적으로 컬러 필터마다 광 투과율이 상이하므로, 서브 화소의 투과율 차이에 의해 표시 품질이 저하되는 문제가 발생한다. 따라서, 본 발명의 박막 트랜지스터 기판은 R, G, B 서브 화소의 중앙 영역의 절곡부의 폭(W2, W3, W1)을 다르게 형성하여, R, G, B 서브 화소의 투과율 차이를 감소시킬 수 있다.
구체적으로, 본 발명의 박막 트랜지스터 기판은 기판(100) 상에 게이트 절연막(120)을 사이에 두고 게이트 배선(GL)과 데이터 배선(DL)이 교차하여 정의된 서브 화소 영역마다 박막 트랜지스터가 형성된다. 박막 트랜지스터는 게이트 배선(GL)에 공급되는 스캔 신호에 응답하여 데이터 배선(DL)에 공급되는 화소 신호가 화소 전극(190)에 충전되어 유지되게 한다. 이를 위해 박막 트랜지스터는 게이트 전극(110a), 소스 전극(140a), 드레인 전극(140b) 및 반도체층(130)을 포함한다.
게이트 전극(110a)은 게이트 배선(GL)으로부터의 스캔 신호가 공급되도록 게이트 배선(GL)에서 돌출 형성되며, 게이트 배선(GL)의 일부 영역으로 정의될 수도 있다. 게이트 전극(110a) 및 게이트 배선(GL)은 Al/Cr, Al/Mo, Al(Nd)/Al, Al(Nd)/Cr, Mo/Al(Nd)/Mo, Cu/Mo, Ti/Al(Nd)/Ti, Mo/Al, Mo/Ti/Al(Nd), Cu 합금/Mo, Cu 합금/Al, Cu 합금/Mo 합금, Cu 합금/Al 합금, Al/Mo 합금, Mo 합금/Al, Al 합금/Mo 합금, Mo 합금/Al 합금, Mo/Al 합금 등과 같은 금속 물질이 이중층 이상 적층된 구조이거나, Mo, Ti, Cu, AlNd, Al, Cr, Mo 합금, Cu 합금, Al 합금 등과 같은 금속 물질의 단일층 구조로 형성된다.
반도체층(130)은 게이트 절연막(120)을 사이에 두고 게이트 전극(110a)과 중첩되며, 차례로 적층된 액티브층(130a) 및 오믹 콘택층(130b)을 포함한다. 오믹 콘택층(130b)은 소스, 드레인 전극(140a, 140b)과 액티브층(130a) 사이의 전기 접촉 저항을 감소시키는 역할을 한다.
소스 전극(140a)은 데이터 배선(DL)과 접속되어 데이터 배선(DL)의 화소 신호를 공급받는다. 그리고, 드레인 전극(140b)은 반도체층(130a)의 채널을 사이에 두고 소스 전극(140a)과 마주하도록 형성되어 데이터 배선(DL)으로부터의 화소 신호를 화소 전극(190)에 공급한다.
이 때, 데이터 배선(DL)은 서브 화소가 두 개의 도메인을 갖도록 중앙부를 기준으로 상, 하부가 제 1 기울기를 가지며 대칭되도록 꺾어진 형태로 형성된다. 특히, 중앙부에 제 1 기울기보다 큰 제 2 기울기를 갖도록 돌출된 형태의 절곡부를 더 형성하여, 빛 샘 및 화이트 무라를 방지할 수 있다.
그리고, 상기와 같은 박막 트랜지스터를 덮도록 제 1, 제 2 보호막(150, 160)이 차례로 형성된다. 제 1 보호막(150)은 무기 절연 물질로, 제 2 보호막(160)을 유기 절연 물질로 형성하는 것이 바람직하다.
제 2 보호막(160) 상에 통전극 형태의 공통 전극(170)이 형성된다. 상기와 같은 공통 전극(170)을 덮도록 제 3 보호막(180)이 형성되고, 보호막(180) 상에 슬릿 형태의 화소 전극(190)이 형성된다. 화소 전극(190)은 제 1, 제 2, 제 3 보호막(150, 160, 180)을 선택적으로 제거하여 형성된 드레인 콘택홀(180a)을 통해 드레인 전극(140b)과 접속된다. 제 3 보호막(180)을 사이에 두고 중첩되는 공통 전극(170) 및 화소 전극(190)은 프린지 전계를 형성한다.
이 때, 화소 전극(190)이 제 2 보호막(160) 상에 통전극 형태로 형성되고, 공통 전극(170)이 제 3 보호막(180) 상에 슬릿 형태로 형성되어도 무방하다. 이 경우, 화소 전극(190)은 제 1, 제 2 보호막(150, 160)만을 선택적으로 제거하여 형성된 드레인 콘택홀을 통해 드레인 전극(140b)과 접속된다.
상기와 같은 공통 전극(170) 및 화소 전극(190)은 틴 옥사이드(Tin Oxide: TO), 인듐 틴 옥사이드(Indium Tin Oxide: ITO), 인듐 징크 옥사이드(Indium Zinc Oxide: IZO), 인듐 틴 징크 옥사이드(Indium Tin Zind Oxide: ITZO) 등과 같은 투명 전도성 물질로 형성된다. 특히, 공통 전극(170) 및 화소 전극(190)은 데이터 배선(DL)과 같이 중앙부를 기준으로 상, 하부가 대칭되도록 제 1 기울기를 가지며, 중앙부에서 제 1 기울기보다 큰 제 2 기울기를 갖도록 돌출된 절곡부를 갖는다.
즉, 상기와 같은 본 발명의 R, G, B 서브 화소 역시 데이터 배선(DL), 공통 전극(170) 및 화소 전극(190)에 의해, 중앙부를 기준으로 상, 하부가 대칭되도록 제 1 기울기를 가지며, 중앙부에서 제 1 기울기보다 큰 제 2 기울기를 갖도록 돌출된 절곡부를 포함하여 이루어지며, R, G, B 서브 화소의 절곡부의 폭(W2, W3, W1)이 서로 상이하다.
일반적으로, 절곡부에 대응되는 액정 분자는 서로 다른 방향의 전계에 의해 회전이 불안정하여 전계 왜곡(Disclination) 현상이 발생하므로, 절곡부의 폭이 넓을수록 서브 화소의 투과율이 낮아진다. 따라서, 본 발명의 박막 트랜지스터 기판은 R, G, B 서브 화소 중 투과율이 가장 높은 G 서브 화소의 절곡부의 폭(W3)이 R, B 서브 화소의 절곡부의 폭(W2, W1)보다 넓다. 그리고, R 서브 화소가 B 서브 화소 보다 투과율이 높으므로, R 서브 화소의 절곡부의 폭(W2)이 B 서브 화소의 절곡부의 폭(W1)보다 넓다.
상기와 같은 본 발명의 박막 트랜지스터 기판은 절곡부의 폭을 조절하여 R, G, B 서브 화소의 투과율 차이에 의한 표시 품질 저하를 방지할 수 있다. 특히, 상기와 같이 절곡부의 폭을 조절하는 경우, Cst(스토리지 캐패시턴스) 및 Clc(액정 캐패시턴스)의 변동 없이 서브 화소의 전계 왜곡 현상이 발생하는 면적을 조절하여 R, G, B 서브 화소의 투과율 차이를 감소시킬 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 박막 트랜지스터 기판의 제조 방법을 상세히 설명하면 다음과 같다.
도 3a 내지 도 3e는 본 발명의 박막 트랜지스터 기판의 제조 방법을 나타낸 평면도이다. 그리고, 도 4a 내지 도 4e는 본 발명의 박막 트랜지스터 기판의 제조 방법을 나타낸 단면도로, 도 3a 내지 도 3e의 Ⅰ-Ⅰ'을 도시하였다.
먼저, 도 3a 및 도 4a와 같이, 기판(100) 상에 박막 트랜지스터를 형성한다. 박막 트랜지스터는 게이트 절연막(120)을 사이에 두고 서로 교차하는 게이트 배선(GL) 및 데이터 배선(DL)이 정의하는 서브 화소 영역마다 형성된다.
구체적으로, 기판(100) 상에 스퍼터링(Sputtering) 방법 등의 증착 방법으로 게이트 금속층을 형성한 후, 게이트 금속층을 패터닝하여 게이트 전극(110a) 및 게이트 배선(GL)을 형성한다. 그리고, 게이트 전극(110a) 및 게이트 배선(GL)을 포함한 기판(100) 전면에 산화 실리콘(SiOx), 질화 실리콘(SiNx) 등과 같은 물질로 게이트 절연막(120)을 형성한다.
이 때, 게이트 금속층은 Al/Cr, Al/Mo, Al(Nd)/Al, Al(Nd)/Cr, Mo/Al(Nd)/Mo, Cu/Mo, Ti/Al(Nd)/Ti, Mo/Al, Mo/Ti/Al(Nd), Cu 합금/Mo, Cu 합금/Al, Cu 합금/Mo 합금, Cu 합금/Al 합금, Al/Mo 합금, Mo 합금/Al, Al 합금/Mo 합금, Mo 합금/Al 합금, Mo/Al 합금 등과 같이 이중층 이상이 적층된 구조로 형성되거나, Mo, Ti, Cu, AlNd, Al, Cr, Mo 합금, Cu 합금, Al 합금 등의 단일층 구조로 형성될 수 있다.
이어, 게이트 절연막(120) 상에 액티브층(130a)과 오믹콘택층(130b)이 차례로 적층된 구조의 반도체층(130)을 형성하고, 반도체층(130)을 포함하는 게이트 절연막(120) 전면에 데이터 금속층을 형성한다. 그리고, 데이터 금속층을 패터닝하여 소스, 드레인 전극(140a, 140b) 및 데이터 배선(DL)을 형성한다.
데이터 금속층은 Al/Cr, Al/Mo, Al(Nd)/Al, Al(Nd)/Cr, Mo/Al(Nd)/Mo, Cu/Mo, Ti/Al(Nd)/Ti, Mo/Al, Mo/Ti/Al(Nd), Cu 합금/Mo, Cu 합금/Al, Cu 합금/Mo 합금, Cu 합금/Al 합금, Al/Mo 합금, Mo 합금/Al, Al 합금/Mo 합금, Mo 합금/Al 합금, Mo/Al 합금 등과 같이 이중층 이상이 적층된 구조로 형성되거나, Mo, Ti, Cu, AlNd, Al, Cr, Mo 합금, Cu 합금, Al 합금 등의 단일층 구조로 형성될 수 있다.
특히, 데이터 배선(DL)은 서브 화소가 두 개의 도메인을 갖도록 중앙부를 기준으로 상, 하부가 제 1 기울기를 가지며 대칭되도록 꺾어진 형태로 형성된다. 그리고, 중앙부에 제 1 기울기보다 큰 제 2 기울기를 갖도록 돌출된 형태의 절곡부를 더 형성하여, 빛 샘 및 화이트 무라를 방지할 수 있다.
소스 전극(140a)은 데이터 배선(DL)에서 돌출 형성되며, 드레인 전극(140b)은 소스 전극(140a)과 이격 형성된다. 소스, 드레인 전극(140a, 140b) 사이의 이격 구간에 대응되는 오믹콘택층(130b)을 제거하여 채널을 형성한다.
이어, 도 3b 및 도 4b와 같이, 박막 트랜지스터를 덮도록 게이트 절연막(120) 전면에 제 1, 제 2 보호막(150, 160)을 형성한다. 이 때, 제 1 보호막(150)은 무기 절연 물질로, 제 2 보호막(160)은 유기 절연 물질로 형성하는 것이 바람직하다. 그리고, 제 1, 제 2 보호막(150, 160)을 선택적으로 제거하여 박막 트랜지스터의 드레인 전극(140b)을 노출시키는 드레인 콘택홀 패턴(미도시)을 형성한다.
도 3c 및 도 4c와 같이, 제 2 보호막(160) 전면에 틴 옥사이드(Tin Oxide: TO), 인듐 틴 옥사이드(Indium Tin Oxide: ITO), 인듐 징크 옥사이드(Indium Zinc Oxide: IZO), 인듐 틴 징크 옥사이드(Indium Tin Zind Oxide: ITZO) 등과 같은 투명 전도성 물질을 증착하고 이를 패터닝하여, 통 전극 형태의 공통 전극(170)을 형성한다.
이어, 도 3d 및 도 4d와 같이, 공통 전극(170)을 덮도록 제 3 보호막(180)을 형성한 후, 제 3 보호막(180)을 선택적으로 제거하여 드레인 콘택홀 패턴(미도시)에 대응되는 영역에 드레인 콘택홀(180a)을 형성한다. 그리고, 도 3e 및 도 4e와 같이, 드레인 콘택홀(180a)을 포함한 제 3 보호막(180) 전면에 상술한 투명 전도성 물질을 증착하고 이를 패터닝하여 슬릿 형태의 화소 전극(190)을 형성한다.
화소 전극(190)은 드레인 콘택홀(180a)을 통해 드레인 전극(140b)과 접속되며, 제 3 보호막(180)을 사이에 두고 공통 전극(170)과 중첩되어 프린지 전계를 형성한다. 이 때, 공통 전극(170) 및 화소 전극(190)은 데이터 배선(DL)과 같이 중앙부를 기준으로 상, 하부가 대칭되도록 제 1 기울기를 가지며, 중앙부에서 제 1 기울기보다 큰 제 2 기울기를 갖도록 돌출된 절곡부를 갖는다.
즉, 상기와 같은 본 발명의 R, G, B 서브 화소 역시 데이터 배선(DL), 공통 전극(170) 및 화소 전극(190)에 의해, 중앙부를 기준으로 상, 하부가 대칭되도록 제 1 기울기를 가지며, 중앙부에서 제 1 기울기보다 큰 제 2 기울기를 갖도록 돌출된 절곡부를 포함하여 이루어지며, R, G, B 서브 화소의 절곡부의 폭(W2, W3, W1)이 서로 상이하다.
일반적으로, 절곡부에 대응되는 액정 분자는 서로 다른 방향의 전계에 의해 회전이 불안정하여 전계 왜곡(Disclination) 현상이 발생하므로, 절곡부의 폭이 넓을수록 서브 화소의 투과율이 낮아진다. 따라서, 본 발명의 박막 트랜지스터 기판은 R, G, B 서브 화소 중 투과율이 가장 높은 G 서브 화소의 절곡부의 폭(W3)이 R, B 서브 화소의 절곡부의 폭(W2, W1) 보다 넓다. 그리고, R 서브 화소가 B 서브 화소 보다 투과율이 높으므로, R 서브 화소의 절곡부의 폭(W2)이 B 서브 화소의 절곡부의 폭(W1)보다 넓다.
한편, 이상에서 설명한 본 발명은 상술한 실시 예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
100: 기판 110a: 게이트 전극
120: 게이트 절연막 130: 반도체층
130a: 액티브층 130b: 오믹 콘택층
140a: 소스 전극 140b: 드레인 전극
150: 제 1 보호막 160: 제 2 보호막
170: 공통 전극 180: 제 3 보호막
180a: 드레인 콘택홀 190:화소 전극

Claims (8)

  1. 기판 상에 서로 교차하여 서브화소 영역을 정의하는 게이트 배선과 데이터 배선과,
    상기 각 서브화소 영역에 매트릭스 형태로 배열되는 복수 개의 R, G, B 서브 화소를 포함하며,
    상기 데이터 배선은 상기 R, G, B 서브화소가 두 개의 도메인을 갖도록 중앙부를 기준으로 상, 하부가 대칭되도록 제 1 기울기를 가지며 대칭되도록 꺾어진 형태로 형성되고,
    상기 중앙부에서 상기 제 1 기울기보다 큰 제 2 기울기를 갖도록 돌출된 절곡부가 형성되며,
    상기 R, G, B 서브화소의 공통 전극 및 화소전극도 상기 데이터 배선과 동일하게 중앙부를 기준으로 상, 하부가 제 1 기울기를 가지며 대칭되도록 꺾어진 형태로 형성되고, 상기 중앙부에서 제1기울기보다 큰 제 2 기울기를 갖도록 돌출된 형태의 절곡부가 형성되며,
    상기 절곡부의 폭은 상기 R, G, B 서브 화소마다 서로 상이한 것을 특징으로 하는 박막 트랜지스터 기판.
  2. 제 1 항에 있어서,
    상기 G 서브 화소의 절곡부의 폭은 상기 R 서브 화소의 절곡부의 폭 및 상기 B 서브 화소의 절곡부의 폭보다 넓은 것을 특징으로 하는 박막 트랜지스터 기판.
  3. 제 2 항에 있어서,
    상기 R 서브 화소의 절곡부의 폭은 상기 B 서브 화소의 절곡부의 폭보다 넓은 것을 특징으로 하는 박막 트랜지스터 기판.
  4. 제 1 항에 있어서,
    상기 서브 화소는 상기 기판 상에 게이트 절연막을 사이에 두고 교차하는 게이트 배선 및 데이터 배선에 의해 정의된 서브 화소 영역에 형성된 박막 트랜지스터;
    상기 박막 트랜지스터를 덮도록 상기 기판 상에 차례로 형성된 제 1, 제 2 보호막;
    상기 제 2 보호막 상에 형성된 공통 전극;
    상기 공통 전극 상에 형성된 제 3 보호막; 및
    상기 제 3 보호막을 사이에 두고 상기 공통 전극과 중첩되며, 상기 제 1, 제 2 및 제 3 보호막을 선택적으로 제거하여 노출된 상기 박막 트랜지스터와 접속하는 화소 전극을 포함하는 것을 특징으로 하는 박막 트랜지스터 기판.
  5. 기판 상에 서로 교차하여 서브화소 영역을 정의하는 게이트 배선과 데이터 배선을 형성하는 단계;
    상기 각 서브화소 영역에 박막트랜지스터를 포함하여 공통전극 및 화소전극을 구비한 기판 상에 매트릭스 형태로 배열되도록 R, G, B 서브 화소를 형성하는 단계를 포함하며,
    상기 데이터 배선은 상기 R, G, B 서브화소가 두 개의 도메인을 갖도록 중앙부를 기준으로 상, 하부가 대칭되도록 제 1 기울기를 가지며 대칭되도록 꺾어진 형태로 형성하고 상기 중앙부에서 상기 제 1 기울기보다 큰 제 2 기울기를 갖도록 돌출된 절곡부가 형성하며,
    상기 R, G, B 서브화소의 공통 전극 및 화소전극도 상기 데이터 배선과 동일하게 중앙부를 기준으로 상, 하부가 제 1 기울기를 가지며 대칭되도록 꺾어진 형태로 형성하고, 상기 중앙부에서 제 1 기울기보다 큰 제 2 기울기를 갖도록 돌출된 형태의 절곡부가 형성하며,
    상기 절곡부의 폭을 상기 R, G, B 서브 화소마다 서로 상이하도록 형성하는 것을 특징으로 하는 박막 트랜지스터 기판의 제조 방법.
  6. 제 5 항에 있어서,
    상기 G 서브 화소의 절곡부의 폭이 상기 R 서브 화소의 절곡부의 폭 및 상기 B 서브 화소의 절곡부의 폭보다 넓도록 형성하는 것을 특징으로 하는 박막 트랜지스터 기판의 제조 방법.
  7. 제 6 항에 있어서,
    상기 R 서브 화소의 절곡부의 폭을 상기 B 서브 화소의 절곡부의 폭보다 넓도록 형성하는 것을 특징으로 하는 박막 트랜지스터 기판의 제조 방법.
  8. 제 5 항에 있어서,
    상기 서브 화소를 형성하는 단계는 상기 기판 상에 박막 트랜지스터를 형성하는 단계;
    상기 박막 트랜지스터를 덮도록 상기 기판 상에 차례로 제 1, 제 2 보호막을 형성하는 단계;
    상기 제 2 보호막 상에 공통 전극을 형성하는 단계;
    상기 공통 전극 상에 제 3 보호막을 형성하는 단계; 및
    상기 제 3 보호막을 사이에 두고 상기 공통 전극과 중첩되며, 상기 제 1, 제 2 및 제 3 보호막을 선택적으로 제거하여 노출된 상기 박막 트랜지스터와 접속하는 화소 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 박막 트랜지스터 기판의 제조 방법.
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