JP2010020277A - 液晶表示装置及び液晶表示装置の製造方法 - Google Patents

液晶表示装置及び液晶表示装置の製造方法 Download PDF

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Abstract

【課題】液晶表示装置の提供。
【解決手段】基板上に形成されるゲートラインと、ゲートラインと交差して画素領域を定義するデータラインと、ゲートライン及びデータラインの交差部に形成される薄膜トランジスタと、薄膜トランジスタを保護する保護膜と、薄膜トランジスタと接続された画素電極と、画素電極と電界を形成する共通電極と、保護膜に形成された溝と、を備え、画素電極及び共通電極のうち少なくともいずれか１つは、画素領域で互いに離間するように形成し、溝は、離間して形成された電極間の保護膜に形成する。
【選択図】図２

Description

本発明は、液晶表示装置及びその製造方法に係り、特に、低電圧駆動させることができるとともに、透過率を向上させることができる液晶表示装置及びその製造方法に関する。
情報化社会の発展に伴い、表示装置に対する要求も様々な形態で徐々に増加しつつある。これに応えて、最近では、ＬＣＤ（Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ Ｄｉｓｐｌａｙ）、ＰＤＰ（Ｐｌａｓｍａ Ｄｉｓｐｌａｙ Ｐａｎｅｌ）、ＥＬＤ（Ｅｌｅｃｔｒｏ Ｌｕｍｉｎｅｓｃｅｎｔ Ｄｉｓｐｌａｙ）、ＶＦＤ（Ｖａｃｕｕｍ Ｆｌｕｏｒｅｓｃｅｎｔ Ｄｉｓｐｌａｙ）など様々な平板表示装置が研究されてきており、一部は、既に様々な装備で表示装置として用いられている。
その中でも、現在、高画質、軽量、薄型、低消費電力といった長所から、移動型の画像表示装置として、ＣＲＴ（Ｃａｔｈｏｄｅ Ｒａｙ Ｔｕｂｅ）を取って代わりつつあるＬＣＤが最も多用されている。これは、ノートブックコンピュータのモニターのような移動型表示装置の他にも、放送信号を受信してディスプレイするテレビ、及びコンピュータのモニターなどとしても、多様に開発されている。
一般に、液晶表示装置は、大きく、薄膜トランジスタアレイ基板と、カラーフィルタアレイ基板と、これら両基板間に形成された液晶層と、で構成される。
薄膜トランジスタ基板は、基板上に縦横に配列されて複数の画素領域を定義する複数のゲートラインとデータライン、ゲートラインとデータラインとの交差領域に形成されたスイッチング素子である薄膜トランジスタ、及び画素領域上に形成された画素電極で構成される。
カラーフィルタ基板は、色相を具現するカラーフィルタと、これらカラーフィルタ間の区分及び外部光反射防止のためのブラックマトリクスと、で構成される。
ここで、薄膜トランジスタを保護するための保護膜は、開口領域で光を透過させることとなるが、光を吸収または反射する特性によって光透過率が低下してしまう他、共通電極及び画素電極の電界形成時に保護膜によって電界が弱くなり、高い駆動電圧が要求されるという問題点があった。
なお、電極上では液晶駆動が円滑でないため、電極上における透過率が大幅に低下するという問題点があった。
本発明は上記の問題点を解決するためのもので、その目的は、液晶表示装置において特に低電圧駆動及び透過率の向上を実現する液晶表示装置及びその製造方法を提供することにある。
上記目的を達成するために、本発明の一特徴による液晶表示装置は、基板上に形成されるゲートラインと、ゲートラインと交差して画素領域を定義するデータラインと、ゲートライン及びデータラインの交差部に形成される薄膜トランジスタと、薄膜トランジスタを保護する保護膜と、薄膜トランジスタと接続された画素電極と、画素電極と電界を形成する共通電極と、保護膜に形成された溝と、を備え、画素電極及び共通電極のうち少なくともいずれか１つは、画素領域で互いに離間して形成され、溝は、離間して形成された電極間の保護膜に形成されることを特徴とする。
本発明の他の特徴による液晶表示装置の製造方法は、基板上にゲートライン及びゲートラインと交差して画素領域を定義するデータラインを形成する段階と、ゲートライン及びデータラインの交差部に薄膜トランジスタを形成する段階と、薄膜トランジスタを含む基板上に、薄膜トランジスタを保護する保護膜を形成する段階と、薄膜トランジスタと接続された画素電極を形成する段階と、画素電極と電界を形成する共通電極を形成する段階と、保護膜に溝を形成する段階と、を備え、画素電極及び共通電極のうち少なくともいずれか１つは、画素領域で互いに離間して形成され、溝は、離間して形成された電極間の保護膜に形成されることを特徴とする。
本発明による液晶表示装置及びその製造方法は、下記の効果を奏する。
電圧上昇や構造変更なしで、保護膜上に形成された電極間の保護膜を一定高さにエッチングし、溝を形成することによって、透過効率を増加させ、且つ同一透過効率を低電圧駆動で得られ、消費電力を減少させることが可能になる。
以下、添付の図面を参照しつつ、本発明の実施例による液晶表示装置について詳細に説明する。
図１は、本発明の第１実施例によるフリンジフィールドスイッチングモード（Ｆｒｉｎｇｅ Ｆｉｅｌｄ Ｓｗｉｔｃｈｉｎｇ：ＦＦＳ）の液晶表示装置の薄膜トランジスタ基板を示す平面図であり、図２は、図１に示すＩ−Ｉ'線に沿った薄膜トランジスタ基板を示す断面図である。
図１及び図２に示すフリンジフィールドスイッチングモードの液晶表示装置は、基板上に、複数のゲートライン１０２と、ゲート絶縁膜１１１を介在してゲートライン１０２と交差するように形成され、画素領域を定義する複数のデータライン１１２と、ゲートライン１０２及びデータライン１１２が交差する部分に形成された薄膜トランジスタＴＦＴと、薄膜トランジスタＴＦＴと接続される画素電極１４０と、画素電極１４０と保護膜１２０を介在して重なり、板形状に形成される共通電極１５０と、共通電極１５０と接続され、共通電極１５０に液晶を駆動するための共通電圧を供給する共通ライン１５５と、を備える。
薄膜トランジスタＴＦＴは、ゲートライン１０２に含まれているゲート電極１０４と、ゲートライン１０２が形成された薄膜トランジスタ基板１００の全面にゲート電極１０４と重なるように形成されたゲート絶縁膜１１１と、ゲート絶縁膜１１１上にゲート電極１０４と重なるように形成されたオーミックコンタクト層１０８ａ及び活性層１０８ｂからなる半導体層１０８と、データライン１１２から分岐し、半導体層１０８上に形成されるソース電極１１０ａ及び半導体層１０８上にソース電極１１０ａと対向して形成されたドレイン電極１１０ｂと、で構成される。
画素電極１４０と共通電極１５０との間隔は、液晶パネルの上下基板のセルギャップよりも小さく形成することによって、フリンジ電界を形成する。フリンジ電界によって上下基板間に埋め込まれた液晶分子が動作するようにすることによって、開口率及び透過率を向上させることとなる。
画素電極１４０は、スリットを有する板形状で、保護膜１２０を貫通するコンタクトホール１３０を通じて露出されたドレイン電極１１０ｂと電気的に接続され、ゲートラインと並んで形成された画素電極水平部１４０ａと、画素電極水平部１４０ａと接続され、共通電極１５０とフリンジ電界を形成する画素電極垂直部１４０ｂと、を含む。画素電極垂直部１４０ｂは、互いに離間して形成される。
共通電極１５０は、ゲート絶縁膜１１１上に板形状に形成され、保護膜１２０を介在して画素電極１４０と重なっており、画素電極１４０とフリンジ電界を形成する。共通電極１５０及び画素電極１４０の形成位置は、互いに変えても良い。すなわち、画素電極１４０が保護膜１２０の下部に板形状に形成され、保護膜１２０を介在して画素電極１４０と重なるように共通電極１５０が形成されても良い。
ここで、画素電極１４０または共通電極１５０との間に形成された保護膜１２０によって光の透過率が落ち、画素電極１４０及び共通電極１５０間の電界が弱くなるので、高い駆動電圧が要求される。このような問題点を解決すべく、保護膜１２０上に共通電極１５０または画素電極１４０をマスクとして乾式エッチング工程を行い、共通電極１５０または画素電極１４０間の保護膜１２０に一定高さの溝を形成する。溝を有する共通電極１５０または画素電極１４０間の保護膜１２０の高さＴ１は、共通電極１５０または画素電極１４０下部の保護膜１２０の高さＴ２よりも小さく形成され、これらの差（Ｔ２−Ｔ１）は、水平配向する構造において物理的ラビング時にダメージが生じないような値、すなわち、０．１〜０．７μｍにする。
保護膜１２０は、ゲート絶縁膜１１１と同一の無機絶縁物質が、ＰＥＣＶＤなどの蒸着方法で蒸着されてなるか、誘電定数の小さいアクリル系有機化合物、ＢＣＢ（Ｂｅｎｚｏｃｙｃｌｏｂｕｔｅｎ）またはＰＦＣＢ（Ｐｅｒｆｌｕｏｒｏｃｙｃｌｏｂｕｔａｎｅ）などのような有機絶縁物質がスピンまたはスピンレスなどのコーティング方法でコーティングされてなる。
画素電極１４０、共通電極１５０及び共通ライン１５５は、透明導電物質からなり、インジウムスズ酸化物（Ｉｎｄｉｕｍ Ｔｉｎ Ｏｘｉｄｅ：ＩＴＯ）、スズ酸化物（Ｔｉｎ Ｏｘｉｄｅ：ＴＯ）、インジウム亜鉛酸化物（Ｉｎｄｉｕｍ Ｚｉｎｃ Ｏｘｉｄｅ：ＩＺＯ）またはインジウムスズ亜鉛酸化物（Ｉｎｄｉｕｍ Ｔｉｎ Ｚｉｎｃ Ｏｘｉｄｅ：ＩＴＺＯ）などで形成される。
ここで、共通電極１５０及び共通ライン１５５が同一物質から形成される場合には、一体化して形成されるが、相互に異なる層で異なる物質で形成される場合には、別のコンタクトホールを通じて共通電極１５０及び共通ライン１５５を電気的に連結させ、この時、共通電極１５０は、モリブデン（Ｍｏ）、アルミニウム（Ａｌ）、アルミニウム−ネオジミウム（Ａｌ−Ｎｄ）、銅（Ｃｕ）、クロム（Ｃｒ）、チタン（Ｔｉ）などの金属と、これらの合金が単一層または複数層構造で形成される。
このように、電圧上昇や構造変更なしで、保護膜１２０上に形成された電極間の保護膜１２０を一定高さにエッチングして溝を形成することによって、透過効率を増加させ、且つ同一透過効率を低電圧駆動で得られ、消費電力を減少させることが可能になる。
図３Ａ乃至図３Ｅは、図２に示す薄膜トランジスタ基板の製造方法を説明するための断面図である。
図３Ａを参照すると、基板１００上に形成されたゲート電極１０４と、ゲート電極１０４が形成された基板の全面に形成されたゲート絶縁膜１１１と、ゲート絶縁膜１１１上にゲート電極１０４と重なるように形成されたオーミックコンタクト層１０８ａ及び活性層１０８ｂからなる半導体層１０８と、データライン１１２から分岐し、半導体層１０８上に形成されたソース電極１１０ａ及び半導体層１０８上にソース電極１１０ａと対向して形成されたドレイン電極１１０ｂと、を含む薄膜トランジスタが形成される。
具体的に、基板１００上にゲート金属層をスパッタリングなどの蒸着方法で形成した後、マスクを用いたフォトリソグラフィ工程及びエッチング工程でゲート金属層をパターニングし、ゲートライン１０２（図１）及びゲート電極１０４を形成する。
ゲート金属層は、モリブデン（Ｍｏ）、アルミニウム（Ａｌ）、アルミニウム−ネオジミウム（Ａｌ−Ｎｄ）、銅（Ｃｕ）、クロム（Ｃｒ）、チタン（Ｔｉ）などの金属と、これらの合金が単一層または複数層構造で形成されてなる。
続いて、ゲート電極１０４を含む基板１００全面にＰＥＣＶＤ（Ｐｌａｓｍａ Ｅｎｈａｎｃｅｄ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）等の蒸着方法で、ゲート絶縁膜１１１、非晶質シリコン（ａ−Ｓｉ）層及び不純物（ｎ＋）がドープされた非晶質シリコン層が順次に形成される。次いで、ソース／ドレイン金属層をスパッタリングなどの蒸着方法で形成した後、マスクを用いたフォトリソグラフィ工程及びエッチング工程によってパターニングし、活性層１０８ｂ及びオーミックコンタクト層１０８ａからなる半導体層１０８と、データライン１１２（図１）、ソース電極１１０ａ及びドレイン電極１１０ｂを形成する。この時、ソース電極１１０ａ及びドレイン電極１１０ｂとオーミックコンタクト層１０８ａとの電気的な分離のために、回折露光またはハーフトーンマスク（ｈａｌｆ−ｔｏｎｅ ｍａｓｋ）が用いられる。
ゲート絶縁膜１１１には、酸化シリコン（ＳｉＯｘ）または窒化シリコン（ＳｉＮｘ）などの無機絶縁物質が用いられる。ソース電極及びドレイン電極は、モリブデン（Ｍｏ）、アルミニウム（Ａｌ）、アルミニウム−ネオジミウム（Ａｌ−Ｎｄ）、銅（Ｃｕ）、クロム（Ｃｒ）、チタン（Ｔｉ）、モリブデン−チタン合金（ＭｏＴｉ）、モリブデン−ニオビウム合金（ＭｏＮｂ）、チタン−ニオビウム合金（ＴｉＮｂ）などの金属と、これらの合金が単一層または複数層構造で形成されてなる。
続いて、図３Ｂに示すように、ソース電極１１０ａ及びドレイン電極１１０ｂを含む基板の全面に第１透明導電層を蒸着した後、マスクを用いたフォトリソグラフィ工程及びエッチング工程によってパターニングし、画素領域上に板形状の共通電極１５０と、共通電極１５０と一体化して形成され、共通電極１５０に共通電圧を印加する共通ライン１５５（図１）と、を形成する。
第１透明導電層は、インジウムスズ酸化物（Ｉｎｄｉｕｍ Ｔｉｎ Ｏｘｉｄｅ：ＩＴＯ）、スズ酸化物（Ｔｉｎ Ｏｘｉｄｅ：ＴＯ）、インジウム亜鉛酸化物（Ｉｎｄｉｕｍ Ｚｉｎｃ Ｏｘｉｄｅ：ＩＺＯ）またはインジウムスズ亜鉛酸化物（Ｉｎｄｉｕｍ Ｔｉｎ Ｚｉｎｃ Ｏｘｉｄｅ：ＩＴＺＯ）などで形成される。
共通電極１５０及び共通ライン１５５（図１）が相互に異なる層で異なる物質で形成される場合、別のコンタクトホールを通じて共通電極１５０及び共通ライン１５５を電気的に連結させ、この時、共通電極１５０は、モリブデン（Ｍｏ）、アルミニウム（Ａｌ）、アルミニウム−ネオジミウム（Ａｌ−Ｎｄ）、銅（Ｃｕ）、クロム（Ｃｒ）、チタン（Ｔｉ）などの金属と、これらの合金が単一層または複数層構造で形成されてなる。
図３Ｃを参照すると、共通電極１５０を含む基板の全面に、ドレイン電極１１０ｂを露出させるコンタクトホール１３０を有する保護膜１２０を形成する。
具体的に、共通電極１５０を含む基板の全面に保護膜１２０を形成した後、マスクを用いたフォトリソグラフィ工程及びエッチング工程によって保護膜１２０をパターニングすることで、ドレイン電極１１０ｂを露出させるコンタクトホール１３０を形成する。
保護膜１２０は、ゲート絶縁膜１１１と同一の無機絶縁物質がＰＥＣＶＤなどの蒸着方法で蒸着されてなるか、誘電定数の小さいアクリル系有機化合物、ＢＣＢ（Ｂｅｎｚｏｃｙｃｌｏｂｕｔｅｎ）またはＰＦＣＢ（Ｐｅｒｆｌｕｏｒｏｃｙｃｌｏｂｕｔａｎｅ）などのような有機絶縁物質がスピンまたはスピンレスなどのコーティング方法でコーティングされてなる。
図３Ｄを参照すると、保護膜１２０上に画素電極１４０が形成される。
具体的に、保護膜１２０上に第２透明導電層を蒸着した後、マスクを用いたフォトリソグラフィ工程及び湿式エッチング工程によってパターニングし、コンタクトホールを通じてドレイン電極１１０ｂと電気的に連結される画素電極水平部１４０ａ、及びデータライン１１２（図１）と並んで形成された複数の画素電極垂直部１４０ｂを形成する。画素電極１４０は、保護膜１２０を介在して共通電極１５０と重なり、フリンジ電界を形成する。
ここで、共通電極１５０及び画素電極１４０の形成位置は、互いに変わっても良い。すなわち、画素電極１４０が保護膜１２０の下部に板形状に形成され、保護膜１２０を介在して画素電極１４０と重なるように共通電極１５０が形成されても良い。
第２透明導電層は、インジウムスズ酸化物（Ｉｎｄｉｕｍ Ｔｉｎ Ｏｘｉｄｅ：ＩＴＯ）、スズ酸化物（Ｔｉｎ Ｏｘｉｄｅ：ＴＯ）、インジウム亜鉛酸化物（Ｉｎｄｉｕｍ Ｚｉｎｃ Ｏｘｉｄｅ：ＩＺＯ）またはインジウムスズ亜鉛酸化物（Ｉｎｄｉｕｍ Ｔｉｎ Ｚｉｎｃ Ｏｘｉｄｅ：ＩＴＺＯ）などで形成される。
続いて、図３Ｅに示すように、保護膜１２０上に共通電極１５０または画素電極１４０をマスクとした乾式エッチング工程を行い、共通電極１５０または画素電極１４０間の保護膜１２０に一定高さの溝を形成する。
すなわち、画素電極１４０または共通電極１５０を形成するための湿式エッチング後に、連続した乾式エッチングを通じて共通電極１５０または画素電極１４０のパターンと正確にオーバーレイ整列に合うように保護膜１２０をパターニングし、溝を形成する。保護膜１２０は、電極パターンに自己整列（ｓｅｌｆ ａｌｉｇｎｍｅｎｔ）してパターニングされる。
溝を有する共通電極１５０または画素電極１４０間の保護膜１２０の高さＴ１は、共通電極１５０または画素電極１４０下部の保護膜１２０の高さＴ２よりも小さく形成され、これらの差（Ｔ２−Ｔ１）は、水平配向する構造において物理的ラビング時にダメージが生じないような値、すなわち、０．１〜０．７μｍにする。
下式（１）は、しきい値電圧（Ｖｔｈ）を示し、ここで、ＫＩＰＳは回転弾性係数、ε０は真空誘電率、εrは液晶固有定数、ｄはセルギャップ、ｌは電極間距離を表す。
Figure 2010020277
このように、保護膜１２０上の共通電極１５０または画素電極１４０間の保護膜１２０を一定高さにエッチングし、溝を形成することによって、上下基板のセルギャップが大きくなり、フリンジ電界を形成する共通電極１５０または画素電極１４０間の距離が小さくなる。これにより、しきい値電圧が小さくなり、低電圧駆動が可能になることが、上式（１）からわかる。
図４は、第１実施例による、電圧による透過率を示すグラフである。
図４を参照すると、Ａは、従来の画素領域で共通電極１５０または画素電極１４０下部の保護膜１２０に溝がない平坦な構造を表し、Ｂは、画素領域で共通電極１５０または画素電極１４０間の保護膜１２０に０．３μｍの溝が形成された構造を表し、Ｃは、画素領域で共通電極１５０または画素電極１４０間の保護膜１２０に０．２μｍの溝が形成された構造を表す。
例えば、電極間の保護膜１２０に溝が形成されていないＡ構造で、３Ｖの電圧を印加すると、約０．１７の透過率を示すが、０．３μｍの溝が形成されたＢ構造では、３Ｖの電圧印加時に約０．２３の透過率を示し、０．２μｍの溝が形成されたＣ構造では、３Ｖの電圧印加時に約０．２１の透過率を示したことがわかる。これにより、従来のＡ構造と比較し、保護膜１２０に溝が形成されたＢ及びＣ構造が同一透過率において低電圧駆動が可能であるということがわかり、よって、消費電力を減少できるという効果を奏する。
したがって、電極間の保護膜１２０をエッチングし、一定の溝を形成することによって、同一電圧印加時に透過率を向上させることができる。
図５は、第１実施例のフリンジ電界を形成する画素電極１４０の断面における透過率を示すグラフである。
各画素電極１４０の上部において、従来の画素領域で画素電極１４０下部の保護膜１２０に溝がない平坦なＡ構造に比べて、保護膜１２０に溝が形成されたＢ及びＣ構造の透過率がより上昇したことがわかる。ここで、画素電極１４０と共通電極１５０は、互いに位置を変えて形成しても良く、その場合、図５は、共通電極１５０の断面における透過率となる。
図６は、本発明の第２実施例によるインプレーンスイッチングモード（Ｉｎ−Ｐｌａｎｅ Ｓｗｉｔｃｈｉｎｇ Ｍｏｄｅ：ＩＰＳ）の液晶表示装置の薄膜トランジスタ基板を示す平面図であり、図７は、図６に示すＩＩ−ＩＩ'線に沿った薄膜トランジスタ基板を示す断面図である。
図６及び図７に示すインプレーンスイッチングモードの液晶表示装置は、基板１００上に複数のゲートライン２０２と、ゲート絶縁膜２１１を介在してゲートライン２０２と交差するように形成され、画素領域を定義する複数のデータライン２１３と、ゲートライン２０２及びデータライン２１３が交差する部分に形成された薄膜トランジスタＴＦＴと、薄膜トランジスタＴＦＴと接続される画素電極２４０と、各画素領域で画素電極２４０と水平電界を形成する共通電極２５０と、共通電極２５０と接続され、共通電極２５０に液晶を駆動するための共通電圧を供給する共通ライン２５５と、を備える。
薄膜トランジスタＴＦＴは、ゲートライン２０２から分岐したゲート電極２０４と、ゲートライン２０２が形成された薄膜トランジスタ基板１００の全面に、ゲート電極２０４と重なるように形成されたゲート絶縁膜２１１と、ゲート絶縁膜２１１上にゲート電極２０４と重なるように形成されたオーミックコンタクト層２０８ａ及び活性層２０８ｂからなる半導体層２０８と、データライン２１３から分岐し、半導体層２０８上に形成されるソース電極２１０ａ及び半導体層２０８上にソース電極２１０ａと対向して形成されたドレイン電極２１０ｂと、で構成される。
画素電極２４０は、保護膜２２０を貫通するコンタクトホール２３０を通じて露出されたドレイン電極２１０ｂと電気的に接続され、ゲートライン２０２と並んで形成された画素電極水平部２４０ａと、画素電極水平部２４０ａと接続され、共通電極２５０と水平電界を形成する画素電極フィンガー部２４０ｂと、を含む。
共通ライン２５５は、ゲートライン２０２と並んで形成され、共通電極２５０は、共通ライン２５５から分岐し、各画素領域に形成される。共通電極２５０は、画素電極フィンガー部２４０ｂと交互に配列され、水平電界を形成する。
ここで、画素電極２４０及び共通電極２５０の下部に薄膜トランジスタＴＦＴを保護する保護膜２２０が形成されるが、画素電極２４０及び共通電極２５０の間、すなわち、開口部領域では保護膜２２０によって光の透過率が落ちることとなる。このような問題点を解決すべく、保護膜２２０上の共通電極２５０及び画素電極２４０をマスクとした乾式エッチング工程を行い、共通電極２５０及び画素電極２４０間の保護膜２２０に一定高さの溝を形成する。溝を有する共通電極２５０及び画素電極２４０間の保護膜２２０の高さＴ１は、共通電極２５０または画素電極２４０下部の保護膜２２０の高さＴ２よりも小さく形成され、これらの差（Ｔ２−Ｔ１）は、水平配向する構造において物理的ラビング時にダメージが生じないような値、すなわち、０．１〜０．７μｍにする。
保護膜２２０は、ゲート絶縁膜２１１と同一の無機絶縁物質がＰＥＣＶＤなどの蒸着方法で蒸着されてなるか、誘電定数の小さいアクリル系有機化合物、ＢＣＢ（Ｂｅｎｚｏｃｙｃｌｏｂｕｔｅｎ）またはＰＦＣＢ（Ｐｅｒｆｌｕｏｒｏｃｙｃｌｏｂｕｔａｎｅ）などのような有機絶縁物質がスピンまたはスピンレスなどのコーティング方法でコーティングされてなる。
画素電極２４０、共通電極２５０及び共通ライン２５５は、透明導電物質からなり、インジウムスズ酸化物（Ｉｎｄｉｕｍ Ｔｉｎ Ｏｘｉｄｅ：ＩＴＯ）、スズ酸化物（Ｔｉｎ Ｏｘｉｄｅ：ＴＯ）、インジウム亜鉛酸化物（Ｉｎｄｉｕｍ Ｚｉｎｃ Ｏｘｉｄｅ：ＩＺＯ）またはインジウムスズ亜鉛酸化物（Ｉｎｄｉｕｍ Ｔｉｎ Ｚｉｎｃ Ｏｘｉｄｅ：ＩＴＺＯ）などで形成される。
ここで、共通電極２５０及び共通ライン２５５が同一物質から形成される場合には、一体化して形成されるが、相互に異なる層で異なる物質から形成される場合には、別のコンタクトホールを通じて共通電極２５０及び共通ライン２５５を電気的に連結させ、この時、共通電極２５０は、モリブデン（Ｍｏ）、アルミニウム（Ａｌ）、アルミニウム−ネオジミウム（Ａｌ−Ｎｄ）、銅（Ｃｕ）、クロム（Ｃｒ）、チタン（Ｔｉ）などの金属と、これらの合金が単一層または複数層構造で形成されてなる。
このように、共通電極２５０及び画素電極２４０間の保護膜２２０を一定高さにエッチングし、溝を形成することによって、上下基板のセルギャップが大きくなる。これにより、しきい電圧が小さくなり、低電圧駆動が可能になるということは、上式（１）からわかる。
図８Ａ乃至図８Ｄは、図７に示す薄膜トランジスタ基板の製造方法を説明するための断面図である。
図８Ａを参照すると、基板１００上に形成されたゲート電極２０４と、ゲート電極２０４が形成された基板の全面に形成されたゲート絶縁膜２１１と、ゲート絶縁膜２１１上にゲート電極２０４と重なるように形成されたオーミックコンタクト層２０８ａ及び活性層２０８ｂからなる半導体層２０８と、データライン２１３（図６）から分岐し、半導体層２０８上に形成されたソース電極２１０ａ及び半導体層２０８上にソース電極２１０ａと対向して形成されたドレイン電極２１０ｂと、を含む薄膜トランジスタＴＦＴが形成される。
具体的に、基板１００上にゲート金属層をスパッタリングなどの蒸着方法で形成した後、マスクを用いたフォトリソグラフィ工程及びエッチング工程でゲート金属層をパターニングし、ゲートライン２０２（図６）及びゲート電極２０４を形成する。
ゲート金属層は、モリブデン（Ｍｏ）、アルミニウム（Ａｌ）、アルミニウム−ネオジミウム（Ａｌ−Ｎｄ）、銅（Ｃｕ）、クロム（Ｃｒ）、チタン（Ｔｉ）などの金属と、これらの合金が単一層または複数層構造で形成されてなる。
続いて、ゲート電極２０４を含む基板１００の全面にＰＥＣＶＤ（Ｐｌａｓｍａ Ｅｎｈａｎｃｅｄ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）等の蒸着方法でゲート絶縁膜２１１、非晶質シリコン（ａ−Ｓｉ）層及び不純物（ｎ＋）がドープされた非晶質シリコン層が、順次、形成される。次いで、ソース／ドレイン金属層をスパッタリングなどの蒸着方法で形成した後、マスクを用いたフォトリソグラフィ工程及びエッチング工程によってパターニングし、活性層２０８ｂ及びオーミックコンタクト層２０８ａからなる半導体層２０８と、データライン２１３（図６）、ソース電極２１０ａ及びドレイン電極２１０ｂを形成する。この時、ソース電極２１０ａ及びドレイン電極２１０ｂとオーミックコンタクト層２０８ａの電気的な分離のために、回折露光またはハーフトーンマスクが用いられる。
ゲート絶縁膜２１１には、酸化シリコン（ＳｉＯｘ）または窒化シリコン（ＳｉＮｘ）などの無機絶縁物質が用いられる。ソース電極２１０ａ及びドレイン電極２１０ｂは、モリブデン（Ｍｏ）、アルミニウム（Ａｌ）、アルミニウム−ネオジミウム（Ａｌ−Ｎｄ）、銅（Ｃｕ）、クロム（Ｃｒ）、チタン（Ｔｉ）、モリブデン−チタン合金（ＭｏＴｉ）、モリブデン−ニオビウム合金（ＭｏＮｂ）、チタン−ニオビウム合金（ＴｉＮｂ）などの金属と、これらの合金が単一層または複数層構造で形成されてなる。
続いて、ソース電極２１０ａ及びドレイン電極２１０ｂを含む基板の全面に保護膜２２０を形成した後、図８Ｂに示すように、マスクを用いたフォトリソグラフィ工程及びエッチング工程によって保護膜２２０をパターニングし、ドレイン電極２１０ｂを露出させるコンタクトホール２３０を形成する。
保護膜２２０は、ゲート絶縁膜２１１と同一の無機絶縁物質がＰＥＣＶＤなどの蒸着方法で蒸着されてなるか、誘電定数の小さいアクリル系有機化合物、ＢＣＢ（Ｂｅｎｚｏｃｙｃｌｏｂｕｔｅｎ）またはＰＦＣＢ（Ｐｅｒｆｌｕｏｒｏｃｙｃｌｏｂｕｔａｎｅ）などのような有機絶縁物質が、スピンまたはスピンレスなどのコーティング方法でコーティングされてなる。
図８Ｃを参照すると、コンタクトホール２３０を有する保護膜２２０上に共通電極２５０及び画素電極２４０が形成される。
具体的に、保護膜２２０上に透明導電層を蒸着した後、マスクを用いたフォトリソグラフィ工程及びエッチング工程によってパターニングし、コンタクトホール２３０を通じてドレイン電極２１０ｂと電気的に連結される画素電極水平部２４０ａと、画素電極水平部２４０ａと連結されて形成される画素電極フィンガー部２４０ｂと、画素電極フィンガー部２４０ｂと水平電界を形成する共通電極２５０、及び共通電極２５０に連結され、共通電極２５０に液晶を駆動するための共通電圧を供給する共通ライン２５５と、を形成する。
透明導電層は、インジウムスズ酸化物（Ｉｎｄｉｕｍ Ｔｉｎ Ｏｘｉｄｅ：ＩＴＯ）、スズ酸化物（Ｔｉｎ Ｏｘｉｄｅ：ＴＯ）、インジウム亜鉛酸化物（Ｉｎｄｉｕｍ Ｚｉｎｃ Ｏｘｉｄｅ：ＩＺＯ）またはインジウムスズ亜鉛酸化物（Ｉｎｄｉｕｍ Ｔｉｎ Ｚｉｎｃ Ｏｘｉｄｅ：ＩＴＺＯ）などで形成される。
続いて、図８Ｄに示すように、保護膜２２０上に共通電極２５０及び画素電極２４０をマスクとした乾式エッチング工程を行い、共通電極２５０及び画素電極２４０間の保護膜２２０に一定高さの溝を形成する。すなわち、画素電極２４０または共通電極２５０を形成するための湿式エッチング後に、連続して乾式エッチングを行い、共通電極２５０及び画素電極２４０のパターンと正確にオーバーレイ整列に合うように保護膜２２０をパターニングし、溝を形成する。保護膜２２０は、電極パターンに自己整列（ｓｅｌｆ ａｌｉｇｎｍｅｎｔ）してパターニングされる。
溝を有する共通電極２５０及び画素電極２４０間の保護膜２２０の高さＴ１は、共通電極２５０または画素電極２４０下部の保護膜２２０の高さＴ２よりも小さく形成され、これらの差（Ｔ２−Ｔ１）は、水平配向する構造において物理的ラビング時にダメージが生じないような値、すなわち、０．１〜０．７μｍにする。
図９は、第２実施例による、電圧による透過率を示すグラフである。
図９を参照すると、Ｄは、従来の画素領域で共通電極２５０及び画素電極２４０下部の保護膜２２０に溝がない平坦な構造を表し、Ｅは、画素領域で共通電極２５０及び画素電極２４０間の保護膜２２０に溝が形成された構造を表す。
同一電圧で、保護膜２２０に溝がないＤ構造に比べて、保護膜２２０に溝が形成されたＥ構造が、より高い透過率を有することがわかる。すなわち、従来のＤ構造と比較し、保護膜２２０に溝が形成されたＥ構造が同一透過率において低電圧駆動が可能であるということがわかり、よって、消費電力を減少させるという効果を奏する。
図１０は、第２実施例による、水平電界を形成する画素電極２４０及び共通電極２５０の断面における透過率を示すグラフである。
ここで、各電極の上部において、画素領域で交互に形成される共通電極２５０及び画素電極２４０下部の保護膜２２０に溝がない平坦なＤ構造に比べて、保護膜２２０に溝が形成されたＥ構造の透過率がより上昇したことがわかる。
このような薄膜トランジスタ基板の構造及び製造方法は、水平電界を形成するいずれの構造にも適用可能である。
このように、電圧上昇や構造変更なしで保護膜２２０上に形成された電極間の保護膜２２０を一定高さにエッチングし、溝を形成することによって、透過効率を増加させ、且つ、同一透過効率を低電圧駆動で得られ、消費電力を減少させることができるという効果を奏する。
本発明の第１実施例によるフリンジフィールドスイッチングモードの液晶表示装置の薄膜トランジスタ基板を示す平面図である。 図１に示すＩ−Ｉ'線に沿った薄膜トランジスタ基板を示す断面図である。 図２に示す薄膜トランジスタ基板の製造方法を説明するための断面図である。 図２に示す薄膜トランジスタ基板の製造方法を説明するための断面図である。 図２に示す薄膜トランジスタ基板の製造方法を説明するための断面図である。 図２に示す薄膜トランジスタ基板の製造方法を説明するための断面図である。 図２に示す薄膜トランジスタ基板の製造方法を説明するための断面図である。 第１実施例による、電圧による透過率を示すグラフである。 第１実施例のフリンジ電界を形成する画素電極及び共通電極の断面における透過率を示すグラフである。 本発明の第２実施例によるインプレーンスイッチングモードの液晶表示装置の薄膜トランジスタ基板を示す平面図である。 図６に示すＩＩ−ＩＩ'線に沿った薄膜トランジスタ基板を示す断面図である。 図７に示す薄膜トランジスタ基板の製造方法を説明するための断面図である。 図７に示す薄膜トランジスタ基板の製造方法を説明するための断面図である。 図７に示す薄膜トランジスタ基板の製造方法を説明するための断面図である。 図７に示す薄膜トランジスタ基板の製造方法を説明するための断面図である。 第２実施例による、電圧による透過率を示すグラフである。 第２実施例による水平電界を形成する画素電極及び共通電極の断面における透過率を示すグラフである。
符号の説明
１００ 基板、１０２、２０２ ゲートライン、１０４、２０４ ゲート電極、１０８、２０８ 半導体層、１２０、２２０ 保護膜、１４０、２４０ 画素電極、１５０、２５０ 共通電極、１５５、２５５ 共通ライン。

Claims (8)

  1. 基板上に形成されるゲートラインと、
    前記ゲートラインと交差して画素領域を定義するデータラインと、
    前記ゲートライン及び前記データラインの交差部に形成される薄膜トランジスタと、
    前記薄膜トランジスタを保護する保護膜と、
    前記薄膜トランジスタと接続された画素電極と、
    前記画素電極と電界を形成する共通電極と、
    前記保護膜に形成された溝と
    を備え、
    前記画素電極及び前記共通電極のうち少なくともいずれか１つは、前記画素領域で互いに離間して形成され、
    前記溝は、前記離間して形成された電極間の保護膜に形成される
    ことを特徴とする液晶表示装置。
  2. 前記共通電極及び前記画素電極が、フリンジ電界を形成することを特徴とする請求項１に記載の液晶表示装置。
  3. 前記共通電極及び前記画素電極が、水平電界を形成することを特徴とする請求項１に記載の液晶表示装置。
  4. 前記共通電極及び前記画素電極のうちいずれか１つの電極間の、前記溝が形成された部分の保護膜の高さが、前記溝が形成されていない部分の保護膜の高さと０．１〜０．７μｍの差を有することを特徴とする請求項１に記載の液晶表示装置。
  5. 基板上にゲートライン及び前記ゲートラインと交差して画素領域を定義するデータラインを形成する段階と、
    前記ゲートライン及び前記データラインの交差部に薄膜トランジスタを形成する段階と、
    前記薄膜トランジスタを含む基板上に、前記薄膜トランジスタを保護する保護膜を形成する段階と、
    前記薄膜トランジスタと接続された画素電極を形成する段階と、
    前記画素電極と電界を形成する共通電極を形成する段階と、
    前記保護膜に溝を形成する段階と
    を備え、
    前記画素電極及び前記共通電極のうち少なくともいずれか１つは、前記画素領域で互いに離間して形成され、
    前記溝は、前記離間して形成された電極間の保護膜に形成される
    ことを特徴とする液晶表示装置の製造方法。
  6. 前記共通電極及び前記画素電極が、フリンジ電界を形成することを特徴とする請求項５に記載の液晶表示装置の製造方法。
  7. 前記共通電極及び前記画素電極が、水平電界を形成することを特徴とする請求項５に記載の液晶表示装置の製造方法。
  8. 前記共通電極及び前記画素電極のうちいずれか１つの電極間の、前記溝が形成された部分の保護膜の高さが、前記溝が形成されていない部分の保護膜の高さと０．１〜０．７μｍの差を有することを特徴とする請求項５に記載の液晶表示装置の製造方法。
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