KR101286544B1 - 액정표시장치 및 그 제조방법 - Google Patents

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Abstract

본 발명은 액정표시장치에 관한 것으로, 기판 상에 형성되는 게이트 라인과, 상기 게이트 라인과 교차하여 화소 영역을 마련하는 데이터 라인과, 상기 게이트 라인 및 데이터 라인의 교차부에 형성되는 박막 트랜지스터와, 상기 박막 트랜지스터를 보호하기 위한 보호막과, 상기 박막 트랜지스터와 접속된 화소 전극과, 상기 화소 전극과 전계를 형성하는 공통 전극과, 상기 공통 전극과 동일 물질로 일체화되어 상기 공통 전극에 공통 전압을 공급하는 공통 라인과, 상기 보호막에 형성된 홈을 구비하며, 상기 화소 전극 및 공통 전극들 중 적어도 어느 하나는 상기 화소 영역에서 서로 이격되어 형성되며, 상기 홈은 상기 이격되어 형성된 전극들 사이의 보호막에 형성되며, 상기 공통 전극 및 화소 전극 중 어느 하나 사이의 상기 홈이 형성된 보호막의 높이는 상기 홈이 형성되지 않은 보호막의 높이와의 차이가 0.1㎛~0.7㎛인 것을 특징으로 한다.
프린지 전계, 보호막, 투과율

Description

액정표시장치 및 그 제조방법{LIQUID CRYSTAL DISPLAY DEVICE AND METHOD FOR FABRICATING THE SAME}
본 발명은 액정표시장치에 관한 것으로, 특히 저전압 구동 및 투과율을 향상시킬 수 있는 액정표시장치 및 그 제조방법에 관한 것이다.
정보화 사회가 발전함에 따라 표시장치에 대한 요구도 다양한 형태로 점증하고 있으며, 이에 부응하여 근래에는 LCD(Liquid Crystal Display), PDP(Plasma Display Panel), ELD(Electro Luminescent Display), VFD(Vacuum Fluorescent Display) 등 여러 가지 평판 표시 장치가 연구되어 왔고, 일부는 이미 여러 장비에서 표시장치로 활용되고 있다.
그 중에, 현재 화질이 우수하고 경량, 박형, 저소비 전력의 장점으로 인하여 이동형 화상 표시장치의 용도로 CRT(Cathode Ray Tube)를 대체하면서 LCD가 가장 많이 사용되고 있으며, 노트북 컴퓨터의 모니터와 같은 이동형의 용도 이외에도 방송신호를 수신하여 디스플레이하는 텔레비전, 및 컴퓨터의 모니터 등으로 다양하게 개발되고 있다.
일반적으로, 액정표시장치는 크게 박막 트랜지스터 어레이 기판과, 컬러필터 어레이 기판과, 두 기판 사이에 형성된 액정층으로 구성된다.
박막 트랜지스터 기판은 기판 위에 종횡으로 배열되어 복수의 화소 영역을 정의하는 복수의 게이트 라인과 데이터 라인, 게이트 라인과 데이터 라인의 교차영역에 형성된 스위칭 소자인 박막 트랜지스터 및 화소 영역 위에 형성된 화소 전극으로 구성된다.
컬러필터 기판은 색상을 구현하는 컬러 필터들과, 컬러 필터들 간의 구분 및 외부광 반사 방지를 위한 블랙 매트릭스로 구성된다.
여기서, 박막 트랜지스터를 보호하기 위한 보호막은 개구 영역에서 광을 투과시키게 되는데, 광을 흡수 또는 반사하는 특성으로 인해 광 투과율이 떨어지게 되며, 공통 전극 및 화소 전극의 전계 형성시 보호막으로 인해 전계가 약해지므로 높은 구동 전압이 요구되어 진다.
또한, 전극 상에서는 액정 구동이 원할하지 못함으로 전극 상에서의 투과율이 크게 떨어지는 문제점을 구비한다.
상기와 같은 문제점을 해결하기 위한 것으로, 본 발명은 액정표시장치에 있어서 특히 저전압 구동 및 투과율을 향상시킬 수 있는 액정표시장치 및 그 제조방법을 제공하는데 그 목적이 있다.
상기 기술적 과제를 달성하기 위하여, 본 발명의 한 특징에 따른 액정표시장치는 기판 상에 형성되는 게이트 라인과, 상기 게이트 라인과 교차하여 화소 영역을 마련하는 데이터 라인과, 상기 게이트 라인 및 데이터 라인의 교차부에 형성되는 박막 트랜지스터와, 상기 박막 트랜지스터를 보호하기 위한 보호막과, 상기 박막 트랜지스터와 접속된 화소 전극과, 상기 화소 전극과 전계를 형성하는 공통 전극과, 상기 공통 전극과 동일 물질로 일체화되어 상기 공통 전극에 공통 전압을 공급하는 공통 라인과, 상기 보호막에 형성된 홈을 구비하며, 상기 화소 전극 및 공통 전극들 중 적어도 어느 하나는 상기 화소 영역에서 서로 이격되어 형성되며, 상기 홈은 상기 이격되어 형성된 전극들 사이의 보호막에 형성되며, 상기 공통 전극 및 화소 전극 중 어느 하나 사이의 상기 홈이 형성된 보호막의 높이는 상기 홈이 형성되지 않은 보호막의 높이와의 차이가 0.1㎛~0.7㎛인 것을 특징으로 한다.
본 발명의 다른 특징에 따른 액정표시장치의 제조방법은 기판 상에 게이트 라인 및 상기 게이트 라인과 교차하여 화소 영역을 마련하는 데이터 라인을 형성하는 단계와, 상기 게이트 라인 및 데이터 라인의 교차부에 박막 트랜지스터를 형성하는 단계와, 상기 박막 트랜지스터를 포함하는 기판 상에 상기 박막 트랜지스터를 보호하는 보호막을 형성하는 단계와, 상기 박막 트랜지스터와 접속된 화소 전극을 형성하는 단계와, 상기 화소 전극과 전계를 이루는 공통 전극과 상기 공통 전극과 동일 물질로 일체화되어 공통 전압을 공급하는 공통 라인을 형성하는 단계와, 상기 보호막에 홈을 형성하는 단계를 구비하며, 상기 화소 전극 및 공통 전극들 중 적어도 어느 하나는 상기 화소 영역에서 서로 이격되어 형성되며, 상기 홈은 상기 이격되어 형성된 전극들 사이의 보호막에 형성되며, 상기 공통 전극 및 화소 전극 중 어느 하나 사이의 상기 홈이 형성된 보호막의 높이는 상기 홈이 형성되지 않은 보호막의 높이와의 차이가 0.1∼0.7㎛인 것을 특징으로 한다.
본 발명에 따른 액정표시장치 및 그 제조방법은 다음과 같은 효과가 있다.
전압 상승이나 구조 변경없이 보호막 상에 형성된 전극들 사이의 보호막을 일정 높이로 식각하여 홈을 형성함으로써 투과 효율을 증가 및 동일한 투과 효율을 저전압 구동으로 가능하게 되어 소비 전력을 감소시킬 수 있는 효과를 구비한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예에 따른 액정표시장치를 상세히 설명하면 다음과 같다.
도 1은 본 발명의 제 1 실시예에 따른 프린지 필드 스위칭 모드(Fringe Field Switching : FFS)의 액정표시장치의 박막 트랜지스터 기판을 나타낸 평면도이고, 도 2는 도 1에 도시된 Ⅰ-Ⅰ’선에 따른 박막 트랜지스터 기판을 나타낸 단면도이다.
도 1 및 도 2에 도시된 프린지 필드 스위칭 모드의 액정표시장치는 기판(100) 상에 복수의 게이트 라인(102)과, 게이트 절연막(111)을 사이에 두고 게이트 라인(102)과 교차하게 형성되어 화소 영역을 정의하는 복수의 데이터 라인(113)과, 게이트 라인(102) 및 데이터 라인(113)이 교차하는 부분에 형성된 박막 트랜지스터(TFT)와, 박막 트랜지스터(TFT)와 접속되는 화소 전극(140)과, 화소 전극(140)과 보호막(120)을 사이에 두고 중첩되어 판 형태로 형성되는 공통 전극(150)과, 공통 전극(150)과 접속되어 공통 전극(150)에 액정을 구동하기 위한 공통 전압을 공급하기 위한 공통 라인(155)을 구비한다.
박막 트랜지스터(TFT)는 게이트 라인(102)에 포함되어 있는 게이트 전극(104)과, 게이트 라인(102)이 형성된 박막 트랜지스터 기판(100)의 전면에 게이트 전극(104)과 중첩되도록 형성된 게이트 절연막(111)과, 게이트 절연막(111) 상에 게이트 전극(104)과 중첩되도록 형성된 오믹 콘택층(108a) 및 활성층(108b)으로 구성된 반도체층(108)과, 데이터 라인(112)에서 분기되어 반도체층(108) 상에 형성되는 소스 전극(110a), 반도체층(108) 상에 소스 전극(110a)과 마주하게 형성된 드레인 전극(110b)으로 구성된다.
화소 전극(140)과 공통 전극(150)의 간격은 액정 패널의 상하 기판의 셀 갭보다도 작게 형성하는 것에 의해 프린지 전계를 형성한다. 프린지 전계에 의해 상하 기판 사이에 채워진 액정 분자들이 동작되게 함으로써 개구율 및 투과율을 향상시키게 된다.
화소 전극(140)은 슬릿들을 구비한 판 형태로 보호막(120)을 관통하는 콘택홀(130)을 통해 노출되어진 드레인 전극(110b)과 전기적으로 접속되며, 게이트 라인과 나란하게 형성된 화소 전극 수평부(140a)와, 화소 전극 수평부(140a)와 접속되어 공통 전극(150)과 프린지 전계를 형성하는 화소 전극 수직부(140b)를 포함한다. 화소 전극 수직부(140b)는 서로 이격되어 형성된다.
공통 전극(150)은 게이트 절연막(111) 상에 판 형태로 형성되며 보호막(120)을 사이에 두고 화소 전극(140)과 중첩되어 형성되며, 공통 전극(150) 및 화소 전극(140)은 프린지 전계를 형성한다. 공통 전극(150) 및 화소 전극(140)의 형성 위치는 서로 바꾸어 형성할 수도 있다. 즉, 화소 전극(140)이 보호막(120) 하부에 판 형태로 형성되고, 보호막(120)을 사이에 두고 화소 전극(140)과 중첩되도록 공통 전극(150)이 형성될 수도 있다.
여기서, 화소 전극(140) 또는 공통 전극(150) 사이에 형성된 보호막(120)으로 인해 광 투과율이 떨어지며, 화소 전극(140) 및 공통 전극(150) 간의 전계가 약 해지므로 높은 구동 전압이 요구되어 진다. 이와 같은 문제점을 해결하기 위해 보호막(120) 상에 공통 전극(150) 또는 화소 전극(140)을 마스크로 이용한 건식 식각 공정을 통해 공통 전극(150) 또는 화소 전극(140)들 사이의 보호막(120)에 일정 높이의 홈을 형성한다. 홈을 구비한 공통 전극(150) 또는 화소 전극(140)들 사이의 보호막(120)의 높이(T1)는 공통 전극(150) 또는 화소 전극(140)들 하부의 보호막(120)의 높이(T2)보다 낮은 높이로 형성되며 이들의 차이(T2-T1)는 수평 배향하는 구조에서 물리적 러빙시 데미지가 발생하지 않는 정도의 값 즉, 0.1∼0.7㎛로 형성한다.
보호막(120)은 게이트 절연막(111)과 같은 무기 절연물질이 PECVD 등의 증착 방법으로 증착되어 형성되거나, 유전상수가 작은 아크릴(acryl)계 유기화합물, BCB(Benzocyclobuten) 또는 PFCB(Perfluorocyclobutane) 등과 같은 유기 절연물질이 스핀 또는 스핀리스 등의 코팅 방법으로 코팅되어 형성된다.
화소 전극(140), 공통 전극(150) 및 공통 라인(155)은 투명 도전 물질로 인듐주석산화물(Indium Tin Oxide : ITO), 주석산화물(Tin Oxide : TO), 인듐아연산화물(Indium Zinc Oxide : IZO) 또는 인듐주석아연산화물(Indium Tin Zinc Oxide : ITZO) 등으로 형성된다.
여기서, 공통 전극(150) 및 공통 라인(155)이 동일 물질로 형성될 경우 일체화되어 형성되지만, 서로 다른 층에서 서로 다른 물질로 형성될 경우 별도의 콘택홀을 통해 공통 전극(150) 및 공통 라인(155)을 전기적으로 연결시키며 이때, 공통 전극(150)은 몰리브덴(Mo), 알루미늄(Al), 알루미늄-네오디미늄(Al-Nd), 구리(Cu), 크롬(Cr), 티타늄(Ti) 등의 금속과 이들의 합금이 단일층 또는 복수층 구조로 형성된다.
이와 같이, 전압 상승이나 구조 변경없이 보호막(120) 상에 형성된 전극들 사이의 보호막(120)을 일정 높이로 식각하여 홈을 형성함으로써 투과 효율을 증가 및 동일한 투과 효율을 저전압 구동으로 가능하게 되어 소비 전력을 감소시킬 수 있는 효과를 구비한다.
도 3a 내지 도 3e는 도 2에 도시된 박막 트랜지스터 기판의 제조방법을 설명하기 위한 단면도들이다.
도 3a를 참조하면, 기판(100) 상에 게이트 전극(104), 게이트 전극(104)이 형성된 기판 전면에 형성된 게이트 절연막(111)과, 게이트 절연막(111) 상에 게이트 전극(104)과 중첩되게 형성된 오믹 콘택층(108a) 및 활성층(108b)으로 구성된 반도체층(108)과, 데이터 라인(113)에서 분기되어 반도체층(108) 상에 형성되는 소스 전극(110a), 반도체층(108) 상에 소스 전극(110a)과 마주하게 형성된 드레인 전극(110b)을 포함하는 박막 트랜지스터가 형성된다.
구체적으로, 기판(100) 상에 게이트 금속층을 스퍼터링 등의 증착 방법으로 형성한 후, 마스크를 이용한 포토리쏘그래피 공정 및 식각 공정으로 게이트 금속층이 패터닝되어 게이트 라인(도 1의 102) 및 게이트 전극(104)이 형성된다.
게이트 금속층은 몰리브덴(Mo), 알루미늄(Al), 알루미늄-네오디미늄(Al-Nd), 구리(Cu), 크롬(Cr), 티타늄(Ti) 등의 금속과 이들의 합금이 단일층 또는 복수층 구조로 형성된다.
이어서, 게이트 전극(104)을 포함하는 기판(100) 전면에 PECVD(Plasma Enhanced Chemical Vapor Deposition)등의 증착 방법으로 게이트 절연막(111), 비정질실리콘(a-Si)층 및 불순물(n+)이 도핑된 비정질실리콘층이 순차적으로 형성된다. 이어, 소스/드레인 금속층을 스퍼터링 등의 증착 방법으로 형성한 후, 마스크를 이용한 포토리쏘그래피 공정 및 식각 공정에 의해 패터닝되어 활성층(108b) 및 오믹 콘택층(108a)으로 구성된 반도체층(108)과, 데이터 라인(도 1의 113), 소스 및 드레인 전극(110a, 110b)이 형성된다. 이때, 소스 전극(110a) 및 드레인 전극(110b)과 오믹 콘택층(108a)의 전기적인 분리를 위해 회절 노광 또는 하프톤 마스크(half-tone mask)가 이용된다.
게이트 절연막(111)은 산화 실리콘(SiOx) 또는 질화 실리콘(SiNx) 등의 무기 절연물질이 이용된다. 소스 및 드레인 전극은 몰리브덴(Mo), 알루미늄(Al), 알루미늄-네오디미늄(Al-Nd), 구리(Cu), 크롬(Cr), 티타늄(Ti), 몰리티타늄 합금(MoTi), 몰리니오븀 합금(MoNb), 타이아늄니오븀 합금(TiNb) 등의 금속과 이들의 합금이 단일층 또는 복수층 구조로 형성된다.
이어서, 도 3b와 같이, 소스 및 드레인 전극(110a, 110b)을 포함하는 기판 전면에 제 1 투명 도전층을 증착한 후 마스크를 이용한 포토리쏘그래피 공정 및 식각 공정에 의해 패터닝되어 화소 영역 상에 판 형태의 공통 전극(150)과, 공통 전극(150)과 일체화되어 형성되며 공통 전극(150)에 공통 전압을 인가하는 공통 라인(도 1의 155)이 형성된다.
제 1 투명 도전층은 인듐주석산화물(Indium Tin Oxide : ITO), 주석산화 물(Tin Oxide : TO), 인듐아연산화물(Indium Zinc Oxide : IZO) 또는 인듐주석아연산화물(Indium Tin Zinc Oxide : ITZO) 등으로 형성된다.
공통 전극(150) 및 공통 라인(도 1의 155)이 서로 다른 층에서 서로 다른 물질로 형성될 경우 별도의 콘택홀을 통해 공통 전극(150) 및 공통 라인(155)을 전기적으로 연결시키며 이때, 공통 전극(150)은 몰리브덴(Mo), 알루미늄(Al), 알루미늄-네오디미늄(Al-Nd), 구리(Cu), 크롬(Cr), 티타늄(Ti) 등의 금속과 이들의 합금이 단일층 또는 복수층 구조로 형성된다.
도 3c를 참조하면, 공통 전극(150)을 포함하는 기판 전면에 드레인 전극(110b)을 노출시키는 콘택홀(130)을 구비한 보호막(120)을 형성한다.
구체적으로, 공통 전극(150)을 포함하는 기판 전면에 보호막(120)을 형성한 후, 마스크를 이용한 포토리쏘그래피 공정 및 식각 공정에 의해 보호막(120)을 패터닝하여 드레인 전극(110b)을 노출시키는 콘택홀(130)을 형성한다.
보호막(120)은 게이트 절연막(111)과 같은 무기 절연물질이 PECVD 등의 증착 방법으로 증착되어 형성되거나, 유전상수가 작은 아크릴(acryl)계 유기화합물, BCB(Benzocyclobuten) 또는 PFCB(Perfluorocyclobutane) 등과 같은 유기 절연물질이 스핀 또는 스핀리스 등의 코팅 방법으로 코팅되어 형성된다.
도 3d를 참조하면, 보호막(120) 상에 화소 전극(140)이 형성된다.
구체적으로, 보호막(120) 상에 제 2 투명 도전층을 증착한 후 마스크를 이용한 포토리쏘그래피 공정 및 습식 식각 공정에 의해 패터닝되어 콘택홀을 통해 드레인 전극(110b)과 전기적으로 연결되는 화소 전극 수평부(140a) 및 데이터 라인(도 1의 112)과 나란한 방향으로 형성된 복수의 화소 전극 수직부(140b)가 형성된다. 화소 전극(140)은 보호막(120)을 사이에 두고 공통 전극(150)과 중첩되어 프린지 전계를 형성한다.
여기서, 공통 전극(150) 및 화소 전극(140)의 형성 위치는 서로 바꾸어 형성할 수도 있다. 즉, 화소 전극(140)이 보호막(120) 하부에 판 형태로 형성되고, 보호막(120)을 사이에 두고 화소 전극(140)과 중첩되도록 공통 전극(150)이 형성될 수도 있다.
제 2 투명 도전층은 인듐주석산화물(Indium Tin Oxide : ITO), 주석산화물(Tin Oxide : TO), 인듐아연산화물(Indium Zinc Oxide : IZO) 또는 인듐주석아연산화물(Indium Tin Zinc Oxide : ITZO) 등으로 형성된다.
이어서, 도 3e와 같이 보호막(120) 상에 공통 전극(150) 또는 화소 전극(140)을 마스크로 이용한 건식 식각 공정을 통해 공통 전극(150) 또는 화소 전극(140)들 사이의 보호막(120)에 일정 높이의 홈을 형성한다.
즉, 화소 전극(140) 또는 공통 전극(150)을 형성하기 위한 습식 식각 후 연속적인 건식 식각을 통하여 공통 전극(150) 또는 화소 전극(140)들의 패턴과 정확히 오버레이 정렬(overlay alignment)에 맞도록 보호막(120)을 패터닝하여 홈을 형성한다. 보호막(120)은 전극들 패턴으로 자기정렬(self alignment)되어 패터닝된다.
홈을 구비한 공통 전극(150) 또는 화소 전극(140)들 사이의 보호막(120)의 높이(T1)는 공통 전극(150) 또는 화소 전극(140)들 하부의 보호막(120)의 높이(T2) 보다 낮은 높이로 형성되며 이들의 차이(T2-T1)는 수평 배향하는 구조에서 물리적 러빙시 데미지가 발생하지 않는 정도의 값 즉, 0.1∼0.7㎛로 형성한다.
수학식 1은 문턱 전압(Vth)을 나타내며 여기서, KIPS는 회전 탄성계수, ε0는 진공 유전율, εr는 액정 고유상수, d는 셀 갭, l은 전극 간 거리를 나타낸다.
Figure 112008050052004-pat00001
이와 같이, 보호막(120) 상의 공통 전극(150) 또는 화소 전극(140)들 사이의 보호막(120)을 일정 높이로 식각하여 홈을 형성함으로써 상하 기판의 셀 갭이 커지게 되고, 프린지 전계를 형성하는 공통 전극(150) 또는 화소 전극(140)들 간의 거리가 작아지게 된다. 이에 따라 문턱 전압이 작아지게 됨으로써 저전압 구동이 가능함을 수학식 1을 통해 알 수 있다.
도 4는 제 1 실시예의 에 따른 전압에 따른 투과율을 나타내는 그래프이다.
도 4를 참조하면, A는 종래의 화소 영역에서 공통 전극(150) 또는 화소 전극(140) 하부의 보호막(120)에 홈이 없는 평평한 구조를 나타내고, B는 화소 영역에서 공통 전극(150) 또는 화소 전극(140)들 사이의 보호막(120)에 0.3㎛의 홈이 형성된 구조를 나타내고, C는 화소 영역에서 공통 전극(150) 또는 화소 전극(140)들 사이의 보호막(120)에 0.2㎛의 홈이 형성된 구조를 나타낸다.
예를 들어, 전극들 사이의 보호막(120)에 홈이 형성되지 않는 A 구조에서 3V 의 전압을 인가하면, 약 0.17의 투과율을 나타내지만, 0.3㎛의 홈이 형성된 B 구조에서는 3V의 전압 인가시 약 0.23의 투과율을 나타내고, 0.2㎛의 홈이 형성된 C 구조에서는 3V의 전압 인가시 약 0.23의 투과율을 나타냄을 알 수 있다. 이에 따라, 종래의 A 구조와 비교하여 보호막(120)에 홈이 형성된 B 및 C 구조가 동일 투과율에서 저전압 구동이 가능함을 알 수 있으며 이에 따라 소비 전력을 감소시킬 수 있는 효과를 구비한다.
따라서, 전극들 사이의 보호막(120)을 식각하여 일정한 홈을 형성함으로써 동일 전압 인가시 투과율을 향상시킬 수 있는 효과를 구비한다.
도 5는 제 1 실시예의 프린지 전계를 형성하는 화소 전극(140) 단면에서의 투과율을 나타낸 그래프이다.
각 화소 전극(140) 상부에서 종래의 화소 영역에서 화소 전극(140) 하부의 보호막(120)에 홈이 없는 평평한 A 구조에 비해 보호막(120)에 홈이 형성된 B 및 C 구조의 투과율이 더 상승되었음을 알 수 있다. 여기서, 화소 전극(140)과 공통 전극(150)은 위치를 변경하여 형성할 수도 있으며, 이 경우 공통 전극(150) 단면에서의 투과율을 나타낸다.
도 6은 본 발명의 제 2 실시예에 따른 인플레인 스위칭 모드(In-Plane Switching Mode : IPS)의 액정표시장치의 박막 트랜지스터 기판을 나타낸 평면도이고, 도 7는 도 6에 도시된 Ⅱ-Ⅱ’선에 따른 박막 트랜지스터 기판을 나타낸 단면도이다.
도 6 및 도 7에 도시된 인플레인 스위칭 모드의 액정표시장치는 기판(100) 상에 복수의 게이트 라인(202)과, 게이트 절연막(211)을 사이에 두고 게이트 라인(202)과 교차하게 형성되어 화소 영역을 정의하는 복수의 데이터 라인(213)과, 게이트 라인(202) 및 데이터 라인(213)이 교차하는 부분에 형성된 박막 트랜지스터(TFT)와, 박막 트랜지스터(TFT)와 접속되는 화소 전극(240)과, 각 화소 영역에서 화소 전극(240)과 수평 전계를 형성하는 공통 전극(250)과, 공통 전극(250)과 접속되어 공통 전극(250)에 액정을 구동하기 위한 공통 전압을 공급하기 위한 공통 라인(255)을 구비한다.
박막 트랜지스터(TFT)는 게이트 라인(202)에서 분기된 게이트 전극(204)과, 게이트 라인(202)이 형성된 박막 트랜지스터 기판(100)의 전면에 게이트 전극(204)과 중첩되도록 형성된 게이트 절연막(211)과, 게이트 절연막(211) 상에 게이트 전극(204)과 중첩되도록 형성된 오믹 콘택층(208a) 및 활성층(208b)으로 구성된 반도체층(208)과, 데이터 라인(213)에서 분기되어 반도체층(208) 상에 형성되는 소스 전극(210a), 반도체층(208) 상에 소스 전극(210a)과 마주하게 형성된 드레인 전극(210b)으로 구성된다.
화소 전극(240)은 보호막(220)을 관통하는 콘택홀(230)을 통해 노출되어진 드레인 전극(210b)과 전기적으로 접속되며, 게이트 라인(202)과 나란하게 형성된 화소 전극 수평부(240a)와, 화소 전극 수평부(240a)와 접속되어 공통 전극(250)과 수평 전계를 형성하는 화소 전극 핑거부(240b)를 포함한다.
공통 라인(255)은 게이트 라인(202)과 나란하게 형성되며, 공통 전극(250)은 공통 라인(255)에서 분기되어 각 화소 영역에 형성된다. 공통 전극(250)은 화소 전극 핑거부(240b)와 교번되어 형성되어 수평 전계를 형성한다.
여기서, 화소 전극(240) 및 공통 전극(250) 하부에 박막 트랜지스터(TFT)를 보호하기 위한 보호막(220)이 형성되는데 화소 전극(240) 및 공통 전극(250) 사이 즉, 개구부 영역에서 보호막(220)으로 인해 광 투과율이 떨어지게 된다. 이와 같은 문제점을 해결하기 위해 보호막(220) 상의 공통 전극(250) 및 화소 전극(240)을 마스크로 이용한 건식 식각 공정을 통해 공통 전극(250) 및 화소 전극(240)들 사이의 보호막(220)에 일정 높이의 홈을 형성한다. 홈을 구비한 공통 전극(250) 및 화소 전극(240)들 사이의 보호막(220)의 높이(T1)는 공통 전극(250) 또는 화소 전극(240)들 하부의 보호막(220)의 높이(T2)보다 낮은 높이로 형성되며 이들의 차이(T2-T1)는 수평 배향하는 구조에서 물리적 러빙시 데미지가 발생하지 않는 정도의 값 즉, 0.1∼0.7㎛로 형성한다.
보호막(220)은 게이트 절연막(211)과 같은 무기 절연물질이 PECVD 등의 증착 방법으로 증착되어 형성되거나, 유전상수가 작은 아크릴(acryl)계 유기화합물, BCB(Benzocyclobuten) 또는 PFCB(Perfluorocyclobutane) 등과 같은 유기 절연물질이 스핀 또는 스핀리스 등의 코팅 방법으로 코팅되어 형성된다.
화소 전극(240), 공통 전극(250) 및 공통 라인(255)은 투명 도전 물질로 인듐주석산화물(Indium Tin Oxide : ITO), 주석산화물(Tin Oxide : TO), 인듐아연산화물(Indium Zinc Oxide : IZO) 또는 인듐주석아연산화물(Indium Tin Zinc Oxide : ITZO) 등으로 형성된다.
여기서, 공통 전극(250) 및 공통 라인(255)이 동일 물질로 형성될 경우 일체 화되어 형성되지만, 서로 다른 층에서 서로 다른 물질로 형성될 경우 별도의 콘택홀을 통해 공통 전극(250) 및 공통 라인(255)을 전기적으로 연결시키며 이때, 공통 전극(250)은 몰리브덴(Mo), 알루미늄(Al), 알루미늄-네오디미늄(Al-Nd), 구리(Cu), 크롬(Cr), 티타늄(Ti) 등의 금속과 이들의 합금이 단일층 또는 복수층 구조로 형성된다.
이와 같이, 공통 전극(250) 및 화소 전극(240)들 사이의 보호막(220)을 일정 높이로 식각하여 홈을 형성함으로써 상하 기판의 셀 갭이 커지게 된다. 이에 따라 문턱 전압이 작아지게 됨으로써 저전압 구동이 가능함을 수학식 1을 통해 알 수 있다.
도 8a 내지 도 8d는 도 7에 도시된 박막 트랜지스터 기판의 제조방법을 설명하기 위한 단면도들이다.
도 8a를 참조하면, 기판(100) 상에 게이트 전극(204), 게이트 전극(204)이 형성된 기판 전면에 형성된 게이트 절연막(211)과, 게이트 절연막(211) 상에 게이트 전극(204)과 중첩되게 형성된 오믹 콘택층(208a) 및 활성층(208b)으로 구성된 반도체층(208)과, 데이터 라인(도 6의 213)에서 분기되어 반도체층(208) 상에 형성되는 소스 전극(210a), 반도체층(208) 상에 소스 전극(210a)과 마주하게 형성된 드레인 전극(210b)을 포함하는 박막 트랜지스터(TFT)가 형성된다.
구체적으로, 기판(100) 상에 게이트 금속층을 스퍼터링 등의 증착 방법으로 형성한 후, 마스크를 이용한 포토리쏘그래피 공정 및 식각 공정으로 게이트 금속층이 패터닝되어 게이트 라인(도 6의 202) 및 게이트 전극(204)이 형성된다.
게이트 금속층은 몰리브덴(Mo), 알루미늄(Al), 알루미늄-네오디미늄(Al-Nd), 구리(Cu), 크롬(Cr), 티타늄(Ti) 등의 금속과 이들의 합금이 단일층 또는 복수층 구조로 형성된다.
이어서, 게이트 전극(204)을 포함하는 기판(100) 전면에 PECVD(Plasma Enhanced Chemical Vapor Deposition)등의 증착 방법으로 게이트 절연막(211), 비정질실리콘(a-Si)층 및 불순물(n+)이 도핑된 비정질실리콘층이 순차적으로 형성된다. 이어, 소스/드레인 금속층을 스퍼터링 등의 증착 방법으로 형성한 후, 마스크를 이용한 포토리쏘그래피 공정 및 식각 공정에 의해 패터닝되어 활성층(208b) 및 오믹 콘택층(208a)으로 구성된 반도체층(208)과, 데이터 라인(도 6의 213), 소스 및 드레인 전극(210a, 210b)이 형성된다. 이때, 소스 전극(210a) 및 드레인 전극(210b)과 오믹 콘택층(208a)의 전기적인 분리를 위해 회절 노광 또는 하프톤 마스크(half-tone mask)가 이용된다.
게이트 절연막(211)은 산화 실리콘(SiOx) 또는 질화 실리콘(SiNx) 등의 무기 절연물질이 이용된다. 소스 및 드레인 전극(210a, 210b)은 몰리브덴(Mo), 알루미늄(Al), 알루미늄-네오디미늄(Al-Nd), 구리(Cu), 크롬(Cr), 티타늄(Ti), 몰리티타늄 합금(MoTi), 몰리니오븀 합금(MoNb), 타이아늄니오븀 합금(TiNb) 등의 금속과 이들의 합금이 단일층 또는 복수층 구조로 형성된다.
이어서, 소스 및 드레인 전극(210a, 210b)을 포함하는 기판 전면에 보호막(220)을 형성한 후, 도 8b와 같이 마스크를 이용한 포토리쏘그래피 공정 및 식각 공정에 의해 보호막(220)을 패터닝하여 드레인 전극(210b)을 노출시키는 콘택 홀(230)을 형성한다.
보호막(220)은 게이트 절연막(211)과 같은 무기 절연물질이 PECVD 등의 증착 방법으로 증착되어 형성되거나, 유전상수가 작은 아크릴(acryl)계 유기화합물, BCB(Benzocyclobuten) 또는 PFCB(Perfluorocyclobutane) 등과 같은 유기 절연물질이 스핀 또는 스핀리스 등의 코팅 방법으로 코팅되어 형성된다.
도 8c를 참조하면, 콘택홀(230)을 구비한 보호막(220) 상에 공통 전극(250) 및 화소 전극(240)이 형성된다.
구체적으로, 보호막(220) 상에 투명 도전층을 증착한 후 마스크를 이용한 포토리쏘그래피 공정 및 식각 공정에 의해 패터닝되어 콘택홀(230)을 통해 드레인 전극(210b)과 전기적으로 연결되는 화소 전극 수평부(240a)와, 화소 전극 수평부(240a)와 접속되어 형성되는 화소 전극 핑거부(240b)와, 화소 전극 핑거부(240b)와 수평 전계를 이루는 공통 전극(250) 및 공통 전극(250)과 접속되어 공통 전극(250)에 액정을 구동하기 위한 공통 전압을 공급하기 위한 공통 라인(255)을 형성한다.
투명 도전층은 인듐주석산화물(Indium Tin Oxide : ITO), 주석산화물(Tin Oxide : TO), 인듐아연산화물(Indium Zinc Oxide : IZO) 또는 인듐주석아연산화물(Indium Tin Zinc Oxide : ITZO) 등으로 형성된다.
이어서, 도 8d와 같이 보호막(220) 상에 공통 전극(250) 및 화소 전극(240)을 마스크로 이용한 건식 식각 공정을 통해 공통 전극(250) 및 화소 전극(240)들 사이의 보호막(220)에 일정 높이의 홈을 형성한다. 즉, 화소 전극(240) 또는 공통 전극(250)을 형성하기 위한 습식 식각 후 연속적인 건식 식각을 통하여 공통 전극(250) 및 화소 전극(240)들의 패턴과 정확히 오버레이 정렬(overlay alignment)에 맞도록 보호막(220)을 패터닝하여 홈을 형성한다. 보호막(220)은 전극들 패턴으로 자기정렬(self alignment)되어 패터닝된다.
홈을 구비한 공통 전극(250) 및 화소 전극(240)들 사이의 보호막(220)의 높이(T1)는 공통 전극(250) 또는 화소 전극(240)들 하부의 보호막(220)의 높이(T2)보다 낮은 높이로 형성되며 이들의 차이(T2-T1)는 수평 배향하는 구조에서 물리적 러빙시 데미지가 발생하지 않는 정도의 값 즉, 0.1∼0.7㎛로 형성한다.
도 9는 제 2 실시예에 따른 전압에 따른 투과율을 나타내는 그래프이다.
도 9를 참조하면, D는 종래의 화소 영역에서 공통 전극(250) 및 화소 전극(240) 하부의 보호막(220)에 홈이 없는 평평한 구조를 나타내고, E는 화소 영역에서 공통 전극(250) 및 화소 전극(240)들 사이의 보호막(220)에 홈이 형성된 구조를 나타낸다.
동일 전압에서 보호막(220)에 홈이 없는 D 구조에 비해 보호막(220)에 홈이 형성된 E 구조가 투과율이 더 높음을 알 수 있다. 즉, 종래의 D 구조와 비교하여 보호막(220)에 홈이 형성된 E 구조가 동일 투과율에서 저전압 구동이 가능함을 알 수 있으며 이에 따라 소비 전력을 감소시킬 수 있는 효과를 구비한다.
도 10은 제 2 실시예에 따른 수평 전계를 형성하는 화소 전극(240) 및 공통 전극(250) 단면에서의 투과율을 나타낸 그래프이다.
여기서, 각 전극 상부에서 종래의 화소 영역에서 서로 교번되어 형성되는 공 통 전극(250) 및 화소 전극(240) 하부의 보호막(220)에 홈이 없는 평평한 D 구조에 비해 보호막(220)에 홈이 형성된 E 구조의 투과율이 더 상승되었음을 알 수 있다.
이와 같은 박막 트랜지스터 기판의 구조 및 제조방법은 수평 전계를 형성하는 모든 구조에서 적용 가능하다.
이와 같이, 전압 상승이나 구조 변경없이 보호막(220) 상에 형성된 전극들 사이의 보호막(220)을 일정 높이로 식각하여 홈을 형성함으로써 투과 효율을 증가 및 동일한 투과 효율을 저전압 구동으로 가능하게 되어 소비 전력을 감소시킬 수 있는 효과를 구비한다.
이상에서 설명한 본 발명은 상술한 실시예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
도 1은 본 발명의 제 1 실시예에 따른 프린지 필드 스위칭 모드의 액정표시장치의 박막 트랜지스터 기판을 나타낸 평면도이다.
도 2는 도 1에 도시된 Ⅰ-Ⅰ’선에 따른 박막 트랜지스터 기판을 나타낸 단면도이다.
도 3a 내지 도 3e는 도 2에 도시된 박막 트랜지스터 기판의 제조방법을 설명하기 위한 단면도들이다.
도 4는 제 1 실시예의 에 따른 전압에 따른 투과율을 나타내는 그래프이다.
도 5는 제 1 실시예의 프린지 전계를 형성하는 화소 전극 및 공통 전극 단면에서의 투과율을 나타낸 그래프이다.
도 6은 본 발명의 제 2 실시예에 따른 인플레인 스위칭 모드의 액정표시장치의 박막 트랜지스터 기판을 나타낸 평면도이다.
도 7는 도 6에 도시된 Ⅱ-Ⅱ’선에 따른 박막 트랜지스터 기판을 나타낸 단면도이다.
도 8a 내지 도 8d는 도 7에 도시된 박막 트랜지스터 기판의 제조방법을 설명하기 위한 단면도들이다.
도 9는 제 2 실시예에 따른 전압에 따른 투과율을 나타내는 그래프이다.
도 10은 제 2 실시예에 따른 수평 전계를 형성하는 화소 전극 및 공통 전극 단면에서의 투과율을 나타낸 그래프이다.
< 도면의 주요 부분에 대한 부호의 설명 >
100 : 기판 102, 202 : 게이트 라인
104, 204 : 게이트 전극 108, 208 : 반도체층
120, 220 : 보호막 140, 240 : 화소 전극
150, 250 : 공통 전극 155, 255 : 공통 라인

Claims (8)

  1. 기판 상에 형성되는 게이트 라인과,
    상기 게이트 라인과 교차하여 화소 영역을 마련하는 데이터 라인과,
    상기 게이트 라인 및 데이터 라인의 교차부에 형성되는 박막 트랜지스터와,
    상기 박막 트랜지스터를 보호하기 위한 보호막과,
    상기 박막 트랜지스터와 접속된 화소 전극과,
    상기 화소 전극과 전계를 형성하는 공통 전극과,
    상기 공통 전극과 동일 물질로 일체화되어 상기 공통 전극에 공통 전압을 공급하는 공통 라인과,
    상기 보호막에 형성된 홈을 구비하며,
    상기 화소 전극 및 공통 전극들 중 적어도 어느 하나는 상기 화소 영역에서 서로 이격되어 형성되며,
    상기 홈은 상기 이격되어 형성된 전극들 사이의 보호막에 형성되며,
    상기 공통 전극 및 화소 전극 중 어느 하나 사이의 상기 홈이 형성된 보호막의 높이는 상기 홈이 형성되지 않은 보호막의 높이와의 차이가 0.1㎛~0.7㎛인 것을 특징으로 하는 액정표시장치.
  2. 제 1 항에 있어서,
    상기 공통 전극 및 화소 전극은 프린지 전계를 형성하는 것을 특징으로 하는 액정표시장치.
  3. 제 1 항에 있어서, 상기 공통 전극 및 화소 전극은 수평 전계를 형성하는 것을 특징으로 하는 액정표시장치.
  4. 삭제
  5. 기판 상에 게이트 라인 및 상기 게이트 라인과 교차하여 화소 영역을 마련하는 데이터 라인을 형성하는 단계와,
    상기 게이트 라인 및 데이터 라인의 교차부에 박막 트랜지스터를 형성하는 단계와,
    상기 박막 트랜지스터를 포함하는 기판 상에 상기 박막 트랜지스터를 보호하는 보호막을 형성하는 단계와,
    상기 박막 트랜지스터와 접속된 화소 전극을 형성하는 단계와,
    상기 화소 전극과 전계를 이루는 공통 전극과 상기 공통 전극과 동일 물질로 일체화되어 공통 전압을 공급하는 공통 라인을 형성하는 단계와,
    상기 보호막에 홈을 형성하는 단계를 구비하며,
    상기 화소 전극 및 공통 전극들 중 적어도 어느 하나는 상기 화소 영역에서 서로 이격되어 형성되며,
    상기 홈은 상기 이격되어 형성된 전극들 사이의 보호막에 형성되며,
    상기 공통 전극 및 화소 전극 중 어느 하나 사이의 상기 홈이 형성된 보호막의 높이는 상기 홈이 형성되지 않은 보호막의 높이와의 차이가 0.1∼0.7㎛인 것을 특징으로 하는 액정표시장치의 제조방법.
  6. 제 5 항에 있어서,
    상기 공통 전극 및 화소 전극은 프린지 전계를 형성하는 것을 특징으로 하는 액정표시장치의 제조방법.
  7. 제 5 항에 있어서, 상기 공통 전극 및 화소 전극은 수평 전계를 형성하는 것을 특징으로 하는 액정표시장치의 제조방법.
  8. 삭제
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