KR20080050679A - 박막 트랜지스터 기판의 제조 방법 - Google Patents

박막 트랜지스터 기판의 제조 방법 Download PDF

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Abstract

본 발명은 게이트 금속 패턴의 부식을 방지할 수 있는 박막 트랜지스터 기판의 제조 방법에 관한 것이다.
본 발명에 따른 박막 트랜지스터 기판의 제조 방법은 기판 상에 표시 영역에 형성되는 게이트 라인 및 게이트 전극과, 비표시 영역에 형성되는 게이트 패드 하부 전극을 포함하는 게이트 금속 패턴을 형성하는 단계와; 상기 게이트 금속 패턴 상에 게이트 절연막과 반도체 패턴을 형성하는 단계와; 상기 게이트 절연막 상에 공통 전극을 형성하는 단계와; 상기 게이트 절연막을 관통하여 게이트 패드 하부 전극을 노출시키는 제1 콘택홀을 형성하는 단계와; 상기 반도체 패턴 상에 소스 및 드레인 전극을 포함하는 데이터 금속 패턴을 형성하는 단계와; 상기 표시 영역에 보호막을 형성하는 단계와; 상기 보호막을 관통하여 상기 드레인 전극을 노출시키는 제2 콘택홀을 형성하는 단계와; 상기 제2 콘택홀을 통하여 드레인 전극과 접속되는 화소 전극을 형성하는 단계를 포함한다.

Description

박막 트랜지스터 기판의 제조 방법{METHOD OF MANUFACTURING THIN FILM TRANSISTOR SUBSTRATE}
도 1은 본 발명의 실시예에 따른 박막 트랜지스터 기판을 도시한 평면도이다.
도 2는 도 1에서 선 Ⅰ-Ⅰ’를 따라 절취한 박막 트랜지스터 기판을 도시한 단면도이다.
도 3a는 본 발명의 실시예에 따른 박막 트랜지스터 기판의 제조 방법 중 게이트 금속 패턴의 제조 방법을 설명하기 위해 도시한 단면도이다.
도 3b는 본 발명의 실시예에 따른 박막 트랜지스터 기판의 제조 방법 중 게이트 절연막 및 반도체 패턴의 제조 방법을 설명하기 위해 도시한 단면도이다.
도 3c는 본 발명의 실시예에 따른 박막 트랜지스터 기판의 제조 방법 중 공통 전극의 제조 방법을 설명하기 위해 도시한 단면도이다.
도 3d는 본 발명의 실시예에 따른 박막 트랜지스터 기판의 제조 방법 중 제 1 콘택홀의 제조 방법을 설명하기 위해 도시한 단면도이다.
도 3e는본 발명의 실시예에 따른 박막 트랜지스터 기판의 제조 방법 중 데이터 금속 패턴의 제조 방법을 설명하기 위해 도시한 단면도이다.
도 3f는 본 발명의 실시예에 따른 박막 트랜지스터 기판의 제조 방법 중 보호막의 제조 방법을 설명하기 위해 도시한 단면도이다.
도 3g는 본 발명의 실시예에 따른 박막 트랜지스터 기판의 제조 방법 중 화소 전극 및 투명 전극의 제조 방법을 설명하기 위해 도시한 단면도이다.
<도면 부호의 간단한 설명>
10 : 게이트 라인 20 : 게이트 절연막
30 : 데이터 라인 40 : 공통 라인
50 : 박막 트랜지스터 51 : 게이트 전극
53 : 소스 전극 55 : 드레인 전극
60 : 반도체 패턴 80 : 보호막
90 : 공통 전극 95 : 화소 전극
100 : 게이트 패드 하부 전극 110 : 게이트 패드 상부 전극
120 : 투명 전극 130 : 게이트 패드
200 : 박막 트랜지스터 기판
본 발명은 박막 트랜지스터 기판의 제조 방법에 관한 것으로, 특히 게이트 금속 패턴의 부식을 방지할 수 있는 박막 트랜지스터 기판의 제조 방법에 관한 것이다.
일반적으로 액정 표시 장치(Liquid Crystal Display : LCD)는 액정 표시 패널에 매트릭스 형태로 배열된 액정셀들 각각이 비디오 신호에 따라 광투광율을 조절하게 함으로써 화상을 표시하게 된다. 액정 표시 장치는 화면을 바라보는 위치에 따라 이미지가 왜곡되어 보이는 시야각 한계점을 극복하기 위하여 광시야각 기술로 발전하고 있다.
시야각의 문제를 해결하기 위해, 근래 광시야각 특성을 갖는 각종 모드의 액정 표시 소자가 나오고 있다. 그 중에서도 수평 전계 인가형 액정 패널은 하부 기판에 나란하게 배치된 화소 전극과 공통 전극 간의 수평 전계에 의해 인 플레인 스위치 모드(In Plane Switching Mode)의 액정을 구동하게 된다. 이러한 수평 전계 인가형 액정 패널은 시야각이 넓은 장점을 갖으나, 개구율 및 투과율이 낮은 단점을 가진다.
최근에는 수평 전계 인가형 액정 패널의 시야각 문제를 해결하기 위해, 개구율 및 투과율이 높은 플레인 투 라인 스위칭 (Plane to Line Switching : 이하 PLS)타입이 제안되었다. PLS 타입의 액정 표시 패널은 각 화소 영역에 절연막을 사이에 둔 공통 전극과 화소 전극을 구비하여 프린지 전계를 형성하여 상하부 기판 사이에 채워진 액정 분자들이 각 화소 영역에서 모두 동작 되게 함으로써 개구율 및 투과율을 향상시키게 된다. 그러나, 종래의 박막 트랜지스터의 제조 방법은 게이트 패드의 콘택홀을 생성한 후 공통 전극을 형성한다. 공통 전극을 생성할 때 식각과 노광 공정에 의해 게이트 패드에 형성된 게이트 금속 패턴의 부식되는 문제점이 발생했다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 공통 전극을 먼저 형성한 후 게이트 패턴의 콘택홀을 생성하여 게이트 금속 패턴의 부식을 방지할 수 있는 박막 트랜지스터 기판의 제조 방법를 제공하는 것이다.
상기 기술적 과제를 달성하기 위하여, 본 발명에 따른 박막 트랜지스터 기판의 제조 방법은 기판 상에 표시 영역에 형성되는 게이트 라인 및 게이트 전극과, 비표시 영역에 형성되는 게이트 패드 하부 전극을 포함하는 게이트 금속 패턴을 형성하는 단계와; 상기 게이트 금속 패턴 상에 게이트 절연막과 반도체 패턴을 형성하는 단계와; 상기 게이트 절연막 상에 공통 전극을 형성하는 단계와; 상기 게이트 절연막을 관통하여 게이트 패드 하부 전극을 노출시키는 제1 콘택홀을 형성하는 단계와; 상기 반도체 패턴 상에 소스 및 드레인 전극을 포함하는 데이터 금속 패턴을 형성하는 단계와; 상기 표시 영역에 보호막을 형성하는 단계와; 상기 보호막을 관통하여 상기 드레인 전극을 노출시키는 제2 콘택홀을 형성하는 단계와; 상기 제2 콘택홀을 통하여 드레인 전극과 접속되는 화소 전극을 형성하는 단계를 포함한다.
그리고, 상기 데이터 금속 패턴을 형성하는 단계는 상기 제1 콘택홀에 상기 게이트 패드 하부 전극과 접속하는 게이트 패드 상부 전극을 형성하는 단계를 포함하는 것을 특징으로 한다.
여기서, 상기 화소 전극을 형성하는 단계는 상기 제1 콘택홀에 게이트 패트 상부 전극과 접속하는 투명 전극을 형성하는 것을 특징으로 한다.
한편, 상기 보호막을 형성하는 단계는 상기 게이트 절연막 및 데이터 금속패턴 상에 무기 물질로 이루어진 무기 보호막을 형성하는 단계와; 상기 무기 보호막 상에 유기 물질로 이루어진 유기 보호막을 형성하는 단계를 포함하는 것을 특징으로 한다.
그리고, 상기 게이트 금속 패턴을 형성하는 단계는 상기 기판 상에 공통 라인을 더 형성하는 단계를 포함하는 것을 특징으로 한다.
또한, 상기 공통 전극을 형성하는 단계는 상기 공통 전극은 공통 라인과 접속하여 형성하는 단계를 포함하는 것을 특징으로 한다.
상기 기술적 과제 외에 본 발명의 다른 기술적 과제 및 이점들은 첨부 도면을 참조한 본 발명의 바람직한 실시 예에 대한 설명을 통하여 명백하게 드러나게 될 것이다.
이하, 본 발명의 바람직한 실시 예들을 도 1 내지 도 3g를 참조하여 상세하게 설명하기로 한다. 여기서 박막 트랜지스터 기판은 PLS 박막 트랜지스터 기판을 예를 들어 설명하기로 한다.
도 1은 본 발명의 실시예에 따른 박막 트랜지스터 기판을 도시한 평면도이 고, 도 2는 도 1에서 선 Ⅰ-Ⅰ’를 따라 절취한 박막 트랜지스터 기판을 도시한 단면도이다.
도 1 및 도 2를 참조하면, 박막 트랜지스터 기판(200)은 표시 영역과 비표시 영역을 포함한다. 표시 영역은 게이트 라인(10)과, 데이터 라인(30)과, 공통 라인(40)과, 공통 전극(90)과, 박막 트랜지스터(50) 및 화소 전극(95)을 포함한다. 그리고, 비표시 영역은 게이트 패드(130)를 포함한다.
게이트 라인(10)은 기판(5) 상에 형성된다. 한편, 게이트 라인(10)은 박막 트랜지스터(50)의 게이트 전극과 접속되어 박막 트랜지스터(50)의 게이트 전극(5)에 게이트 신호를 공급한다. 그리고, 게이트 라인(10)은 금속 물질이 단일층으로 형성되거나 이 금속 물질 등을 이용하여 복수층으로 적층된 구조로 형성된다. 이러한 금속 물질은 몰리브덴(Mo), 니오브(Nb), 구리(Cu), 알루미늄(Al), 크롬(Cr), 은(Ag), 텅스텐(W) 또는 이들의 합금 중 어느 하나로 형성되는 것이 바람직하다.
게이트 패드(130)는 게이트 드라이버로부터의 게이트 신호를 게이트 라인(10)에 공급한다. 이를 위해, 게이트 패드(130)는 게이트 라인(10)으로부터 연장된 게이트 패드 하부 전극(100)과, 게이트 절연막(20)을 관통하여 형성된 제1 콘택홀(125)에 데이터 라인(30)과 동일한 재질로 형성된 게이트 패드 상부 전극(110)을 포함한다. 또한, 게이트 패드(130)는 게이트 패드 상부 전극(110) 상에 화소 전극(95)과 동일한 재질로 형성된 투명 전극(120)을 포함한다.
게이트 절연막(20)은 게이트 라인(10) 및 게이트 전극(51)을 포함하는 게이트 금속 패턴과, 데이터 라인(30), 소스 전극(53) 및 드레인 전극(53)을 포함하는 데이터 금속 패턴을 절연시킨다.
공통 라인(40)은 게이트 라인(10)과 평행하게 형성되며 게이트 라인(10)과 동일한 재질로 형성된다. 공통 전극(90)은 액정 구동을 위한 기준 전압, 즉 공통 전압을 각 화소에 공급한다. 그리고, 공통 전극(90)은 게이트 절연막(20) 상에 형성되며 제2 콘택홀(45)을 통해 공통 라인(40)과 접속한다. 이러한, 공통 전극(90)은 ITO(Indium Tin Oxide : 이하 ITO), TO(Tin Oxide : 이하 TO), IZO(Indium Zinc Oxide : 이하 IZO), ITZO(Indium Tin Zinc Oxide : 이하 ITZO) 등의 투명 도전성 금속 물질로 형성되는 것이 바람직하다.
데이터 라인(30)은 박막 트랜지스터(50)의 소스 전극(53)에 화소 전압 신호를 공급한다. 이 데이터 라인(30)은 게이트 절연막(20)을 사이에 두고 게이트 라인(10)과 교차되게 형성되어 화소 영역을 정의한다.
박막 트랜지스터(50)는 게이트 라인(10)의 게이트 신호에 응답하여 데이터 라인(30)의 화소 전압 신호가 화소 전극(95)에 충전되어 유지되게 한다. 이를 위하여, 박막 트랜지스터(50)는 게이트 라인(10)에 접속된 게이트 전극(51)과, 데이터 라인(30)에 접속되며 드레인 전극(55)의 일부를 감싸도록 형성된 소스 전극(53)과, 소스 전극(53)과 마주하며 화소 전극(95)에 접속된 드레인 전극(55)을 구비한다.
또한, 박막 트랜지스터(50)는 게이트 전극(51)과 게이트 절연막(20)을 사이에 두고 중첩되면서 소스 전극(53)과 드레인 전극(55) 사이에 채널을 형성하는 반도체 패턴(60)을 구비한다. 이러한, 반도체 패턴(60)은 소스 전극(53)과 드레인 전극(55) 사이의 채널을 형성하고, 게이트 절연막(20)을 사이에 두고 게이트 전극(51)과 중첩되게 형성된 활성층(61)을 구비한다. 그리고, 반도체 패턴(60)은 활성층(61) 위에 형성되어 데이터 라인(30), 소스 전극(53) 및 드레인 전극(55)과 오믹 접촉을 위한 오믹 접촉층(63)을 추가로 구비한다.
보호막(80)은 유기 물질로 이루어진 유기 보호막(85)과, 무기 물질로 이루어진 무기 보호막(83)으로 형성된다. 이러한, 보호막은 유기 보호막(85) 또는 무기 보호막(83) 중 어느 하나로 형성되기도 한다.
화소 전극(95)은 박막 트랜지스터(50)를 덮는 보호막(80) 위에 형성되고, 보호막(80)을 관통하는 제3 콘택홀(59)을 통해 노출된 드레인 전극(55)과 접속된다. 그리고, 화소 전극(95)은 각 화소 영역에서 보호막(80)을 사이에 두고 공통 전극(90)과 중첩되어 형성된다. 이에 따라, 화소 전극(95)에는 공통 전극(90)과 프린지 전계를 형성하기 위하여 사선 방향으로 다수의 슬릿이 형성된다. 이러한, 화소 전극(95)은 박막 트랜지스터(50)를 통해 비디오 신호가 공급되면 공통 전압이 공급된 공통 전극(90)과 프린지 전계를 형성하여 박막 트랜지스터 기판(200)과 컬러필터 기판 사이에서 수평 방향으로 배열된 액정 분자들이 유전 이방성에 의해 회전되게 된다. 그리고, 액정 분자들의 회전 정도에 따라 화소 영역을 투과하는 광 투과율이 달라지게 됨으로써 계조가 구현된다.
그리고, 본 발명에 따른 박막 트랜지스터 기판의 제조 방법은 도 3a내지 도 3g를 구체적으로 살펴보면 다음과 같다.
도 3a는 본 발명의 실시예에 따른 박막 트랜지스터 기판의 제조 방법 중 게 이트 금속 패턴의 제조 방법을 설명하기 위해 도시한 단면도이다.
도 3a를 참조하면, 기판(5) 상에 게이트 라인(10)과, 공통 라인(40) 및 게이트 패드 하부 전극(100)이 포함된 게이트 금속 패턴이 형성된다.
구체적으로, 기판(5) 상에 게이트 금속층은 스퍼터링 등의 증착 방법으로 형성된다. 게이트 금속층은 금속 물질이 단일층으로 형성되거나 이 금속 물질 등을 이용하여 복수층으로 적층된 구조로 형성된다. 이러한 금속 물질은 몰리브덴(Mo), 니오브(Nb), 구리(Cu), 알루미늄(Al), 크롬(Cr), 은(Ag), 텅스텐(W) 또는 이들의 합금 중 어느 하나로 형성된다. 그리고, 마스크를 이용하여 포토레지스트 공정 및 식각 공정으로 게이트 금속층이 패터닝됨으로써 게이트 라인(10)과 공통 라인(40) 및 게이트 패드 하부 전극(100)이 형성된다.
도 3b는 본 발명의 실시예에 따른 박막 트랜지스터 기판의 제조 방법 중 게이트 절연막 및 반도체 패턴의 제조 방법을 설명하기 위해 도시한 단면도이다.
도 3b를 참조하면, 게이트 패드 상부 전극(110)과 게이트 라인(10) 및 게이트 전극(51)이 포함된 게이트 금속 패턴 상에 게이트 절연막(20)이 형성된다. 그리고 게이트 절연막(20) 상에 활성층(61) 및 오믹 접촉층(63)이 포함된 반도체 패턴(60)을 형성한다.
구체적으로, 게이트 금속 패턴 상에 PECVD 등의 증착 방법으로 게이트 절연막(20), 비정질 실리콘층, 불순물이 도핑된 비정질 실리콘층이 순차적으로 형성된다. 게이트 절연막(20)은 SiOx, SiNx 등과 같은 무기 절연 물질로 형성된다. 이어서, 마스크를 이용하여 포토리소그래피 공정 및 식각 공정으로 비정질 실리콘층 및 불순물이 도핑된 비정질 실리콘층이 패터닝됨으로써 활성층(61) 및 오믹 접촉층(63)이 포함된 반도체 패턴(60)이 형성된다.
도 3c는 본 발명의 실시예에 따른 박막 트랜지스터 기판의 제조 방법 중 공통 전극의 제조 방법을 설명하기 위해 도시한 단면도이다.
도 3c를 참조하면, 게이트 절연막(20) 및 제2 콘택홀(45)을 통해 노출된 공통 라인(40) 상에 공통 전극(90)이 형성된다. 게이트 절연막(20) 및 공통 라인(40) 상에 투명 전도층이 스퍼터링 등과 같은 증착 방법으로 형성된다. 투명 전도층은 ITO, TO, IZO, ITZO 등으로 형성된다. 마스크를 이용하여 포토리소그래피 공정 및 식각 공정으로 투명 전도층이 패터닝됨으로써 공통 전극(90)이 형성된다.
도 3d는 본 발명의 실시예에 따른 박막 트랜지스터 기판의 제조 방법 중 제1 콘택홀의 제조 방법을 설명하기 위해 도시한 단면도이다.
도 3d를 참조하면, 게이트 패드 하부 전극(100) 상에 형성되는 게이트 절연막(20)을 관통하는 제1 콘택홀(125)이 형성된다. 구체적으로, 마스크를 이용하여 포토레지스트 공정 및 식각 공정으로 보호막(80)이 패터닝됨으로써 게이트 패드 하부 전극(100)을 노출시키는 제1 콘택홀(125)이 형성된다. 이에 따라, 노출에 의한 게이트 패드 하부 전극(100)의 부식을 최소화할 수 있다.
도 3e는 본 발명의 실시예에 따른 박막 트랜지스터 기판의 제조 방법 중 데이터 금속 패턴의 제조 방법을 설명하기 위해 도시한 단면도이다.
도 3e를 참조하면, 반도체 패턴(60)과 공통 전극(90) 및 게이트 절연막(20) 상에 데이터 라인(30)과 소스 전극(53) 및 드레인 전극(55)이 포함된 데이터 금속 패턴이 형성된다. 또한, 데이터 금속 패턴은 제1 콘택홀(125)에 의해 노출된 게이트 패드 하부 전극(100) 상에 게이트 패드 상부 전극(110)이 형성된다.
구체적으로, 게이트 패드 하부 전극(100)과, 반도체 패턴(60)과 공통 전극(90) 및 게이트 절연막(20) 상에 데이터 금속층은 스퍼터링 등의 증착 방법으로 형성된다. 데이터 금속층은 금속 물질이 단일층으로 형성되거나 이 금속 물질 등을 이용하여 복수층으로 적층된 구조로 형성된다. 이러한 금속 물질은 몰리브덴(Mo), 니오브(Nb), 구리(Cu), 알루미늄(Al), 크롬(Cr), 은(Ag), 텅스텐(W) 또는 이들의 합금 중 어느 하나로 형성된다. 그리고, 마스크를 이용하여 포토레지스트 공정 및 식각 공정으로 데이터 금속층이 패터닝됨으로써 데이터 라인(30), 소스 전극(53) 및 드레인 전극(55)이 형성된다. 그리고, 게이트 패드 하부 전극(100) 상에 게이트 패드 상부 전극(110)이 형성된다. 이어서, 소스 전극(53)과 드레인 전극(55)을 마스크를 이용하여 두 전극 사이로 노출된 오믹 접촉층(63)을 제거하여 활성층(61)이 노출되게 한다.
도 3f는 본 발명의 실시예에 따른 박막 트랜지스터 기판의 제조 방법 중 보호막의 제조 방법을 설명하기 위해 도시한 단면도이다.
도 3f를 참조하면, 데이트 금속 패턴 및 게이트 절연막(20) 상에 제3 콘택홀(59)을 갖는 보호막(80)이 형성된다. 데이터 금속 패턴 및 게이트 절연막(20) 상에 PECVD등의 방법으로 보호막(80)이 형성된다. 보호막(80)은 게이트 절연막(20)과 동일한 무기 물질로 이루어진 무기 보호막(83)과 무기 보호막(83) 상에 유기 물질로 이루어진 유기 보호막(85)이 형성된다. 마스크를 이용하여 포토레지 스트 공정 및 식각 공정으로 보호막(80)이 패터닝됨으로써 드레인 전극(55)을 노출시키는 제3 콘택홀(59)이 형성된다.
도 3g는 본 발명의 실시예에 따른 박막 트랜지스터 기판의 제조 방법 중 화소 전극 및 투명 전극의 제조 방법을 설명하기 위해 도시한 단면도이다.
도 3g를 참조하면, 보호막(80) 상에 화소 전극(95) 및 게이트 패드 하부 전극(100) 상에 투명 전극(120)이 형성된다. 보호막(80) 및 게이트 패드 하부 전극(100) 상에 투명 전도층이 스퍼터링 등과 같은 증착 방법으로 형성된다. 투명 전도층은 ITO, TO, IZO, ITZO 등으로 형성된다. 마스크를 이용하여 포토리소그래피 공정 및 식각 공정으로 투명 전도층이 패터닝됨으로써 화소 전극(95)이 형성된다. 화소 전극(95)은 제3 콘택홀(59)을 통해 노출된 드레인 전극(55)과 접속된다.
상술한 바와 같이, 본 발명에 따른 박막 트랜지스터 기판의 제조 방법은 공통 전극을 먼저 형성한 후 게이트 패드의 형성된 게이트 패드 하부 전극을 노출시키는 콘택홀을 생성한다. 이에 따라, 공통 전극을 형성할 때 식각이나 노광 과정에서 게이트 패드 하부 전극의 노출 횟수를 줄임으로 게이트 패드 하부 전극의 부식을 방지할 수 있다.
이상에서 설명한 본 발명의 상세한 설명에서는 본 발명의 바람직한 실시 예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자 또는 해당 기술분야에 통상의 지식을 갖는 자라면 후술 될 특허청구범위에 기재된 본 발명의 사상 및 기 술영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 자명하다.

Claims (6)

  1. 기판 상에 표시 영역에 형성되는 게이트 라인 및 게이트 전극과, 비표시 영역에 형성되는 게이트 패드 하부 전극을 포함하는 게이트 금속 패턴을 형성하는 단계와;
    상기 게이트 금속 패턴 상에 게이트 절연막과 반도체 패턴을 형성하는 단계와;
    상기 게이트 절연막 상에 공통 전극을 형성하는 단계와;
    상기 게이트 절연막을 관통하여 게이트 패드 하부 전극을 노출시키는 제1 콘택홀을 형성하는 단계와;
    상기 반도체 패턴 상에 소스 및 드레인 전극을 포함하는 데이터 금속 패턴을 형성하는 단계와;
    상기 표시 영역에 보호막을 형성하는 단계와;
    상기 보호막을 관통하여 상기 드레인 전극을 노출시키는 제2 콘택홀을 형성하는 단계와;
    상기 제2 콘택홀을 통하여 드레인 전극과 접속되는 화소 전극을 형성하는 단계를 포함하는 박막 트랜지스터 기판의 제조 방법.
  2. 제 1항에 있어서,
    상기 데이터 금속 패턴을 형성하는 단계는
    상기 제1 콘택홀에 상기 게이트 패드 하부 전극과 접속하는 게이트 패드 상부 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 박막 트랜지스터 기판의 제조 방법.
  3. 제 2항에 있어서,
    상기 화소 전극을 형성하는 단계는
    상기 제1 콘택홀에 게이트 패트 상부 전극과 접속하는 투명 전극을 형성하는 것을 특징으로 하는 박막 트랜지스터 기판의 제조 방법.
  4. 제 1항에 있어서,
    상기 보호막을 형성하는 단계는
    상기 게이트 절연막 및 데이터 금속패턴 상에 무기 물질로 이루어진 무기 보호막을 형성하는 단계와;
    상기 무기 보호막 상에 유기 물질로 이루어진 유기 보호막을 형성하는 단계를 포함하는 것을 특징으로 하는 박막 트랜지스터 기판의 제조 방법.
  5. 제 1항에 있어서,
    상기 게이트 금속 패턴을 형성하는 단계는
    상기 기판 상에 공통 라인을 더 형성하는 단계를 포함하는 것을 특징으로 하는 박막 트랜지스터 기판의 제조 방법.
  6. 제 5항에 있어서,
    상기 공통 전극을 형성하는 단계는
    상기 공통 전극은 공통 라인과 접속하여 형성하는 단계를 포함하는 것을 특징으로 하는 박막 트랜지스터 기판의 제조 방법.
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