CN107482021B - 阵列基板及显示装置 - Google Patents

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Abstract

本发明公开了一种阵列基板及显示装置，包括衬底基板以及设置在所述衬底基板上的栅极层、源漏极层和TFT；所述栅极层包括所述TFT的栅极，所述源漏极层包括所述TFT的源极和漏极；所述TFT的漏极包括漏极主体和延伸部，所述漏极主体与所述TFT的栅极存在交叠，所述延伸部在非TFT区域与所述栅极层存在交叠。本发明提出的阵列基板及显示装置，能够解决漏极与栅极线的交叠面积发生波动的问题。

Description

阵列基板及显示装置
技术领域
本发明涉及显示技术领域，特别是指一种阵列基板及显示装置。
背景技术
采用有源矩阵驱动方式的显示装置中，通常要利用TFT(Thin Film Transistor，薄膜晶体管)来完成像素驱动。因此，在有源矩阵驱动方式的显示装置中，需要制作数量较多的TFT。
但是，本发明的发明人在实现本发明的过程中，发现现有技术至少存在以下技术问题：
在制作TFT的过程中，由于工艺或设备偏差等原因，TFT的漏极会发生偏移，使得漏极与栅线的交叠面积发生波动，影响TFT稳定性。
发明内容
有鉴于此，本发明的目的之一在于提出一种阵列基板及显示装置，能够减轻、防止或解决漏极与栅极线的交叠面积发生波动的问题。
基于上述目的，本发明实施例的第一个方面，提供了一种阵列基板，包括衬底基板以及设置在所述衬底基板上的栅极层、源漏极层和TFT；所述栅极层包括所述TFT的栅极，所述源漏极层包括所述TFT的源极和漏极；所述TFT的漏极包括漏极主体和延伸部，所述漏极主体与所述TFT的栅极存在交叠，所述延伸部在非TFT区域与所述栅极层存在交叠。
可选的，所述栅极层还包括与所述TFT的栅极连接的栅极线；
所述延伸部在非TFT区域与所述栅极线存在交叠；所述延伸部与栅极线的交叠部分的长度，不超过交叠处的栅极线的宽度的1/3。
可选的，所述栅极层包括突出部，所述突出部与所述延伸部存在交叠。
可选的，所述栅极层还包括与所述TFT的栅极连接的栅极线；所述TFT的栅极位于所述栅极线和所述突出部形成的凹槽内。
可选的，所述栅极层中形成有镂空区域，所述TFT位于所述镂空区域内。
可选的，所述TFT可以包括第一漏极和第二漏极；所述第一漏极包括第一漏极主体和第一延伸部，所述第二漏极包括第二漏极主体和第二延伸部；所述第一漏极主体和第二漏极主体均与所述TFT的栅极存在交叠，所述第一延伸部和第二延伸部均在非TFT区域与所述栅极层存在交叠，且所述第一延伸部和第二延伸部的延伸方向不同。
可选的，所述TFT的数量为至少2个，包括第一TFT和第二TFT；所述第一TFT和第二TFT共享有源层，且所述第一TFT的漏极和所述第二TFT的漏极分别连接不同的电子元件或功能单元；所述第一TFT的漏极的延伸部与所述栅极层存在交叠，所述第二TFT的漏极的延伸部与所述栅极层也存在交叠。
可选的，所述栅极层还包括第一突出部和第二突出部，所述第一TFT的漏极的延伸部与所述第一突出部存在交叠，所述第二TFT的漏极的延伸部与所述第二突出部存在交叠；
其中，所述第一TFT的漏极的延伸部和第二TFT的漏极的第四延伸部分别位于所述栅极层的同一栅极线的两侧，并且，所述第一突出部和第二突出部分别位于所述栅极层的同一栅极线的两侧。
可选的，所述第一TFT的漏极的延伸部和第一突出部之间设置有第一有源层材料层，所述第二TFT的漏极的延伸部和第二突出部之间设置有第二有源层材料层。
可选的，所述第一TFT的漏极的延伸部和第二TFT的漏极的延伸部的面积相等。
可选的，所述第一突出部和第二突出部的面积相等。
可选的，所述第一有源层材料层和第二有源层材料层形成为一体。
可选的，所述第一有源层材料层和第二有源层材料层，与所述第一TFT和第二TFT共享的有源层相互连接。
可选的，所述TFT包括多个梳状的漏极子部，以及对应的梳状的源极子部。
可选的，所述延伸部下方设置有源层材料层。
可选的，引出电极层通过过孔与所述漏极电性连接，所述过孔位于所述漏极主体与所述延伸部之间。
可选的，所述延伸部与漏极主体位于同一直线，且所述延伸部垂直于所述栅极层。
可选的，所述延伸部与栅极层的交叠面积小于或等于所述漏极主体与所述栅极的交叠面积。
可选的，所述延伸部的端部为弧形。
可选的，所述漏极主体靠近源极的端部小于所述延伸部的端部。
可选的，所述漏极主体与所述栅极的交叠电容和所述延伸部与栅极层的交叠电容之和为固定值。
可选的，当所述延伸部下方设置有源层材料层时，所述有源层材料层与所述TFT的有源层相互连接。
可选的，当所述延伸部下方设置有源层材料层时，所述延伸部与有源层材料层交叠的区域，没有源极。
可选的，当所述TFT包括多个梳状的漏极子部时，每个所述漏极子部对应的延伸部均与所述栅极层存在交叠。
可选的，当所述TFT包括多个梳状的漏极子部时，每个所述漏极子部对应的延伸部与所述栅极层的交叠面积不同。
可选的，当引出电极层通过过孔与所述漏极电性连接时，所述过孔下方设置有金属垫片。
本发明实施例的第二个方面，提供了一种显示装置，其特征在于，包括如上任一项所述的阵列基板。
从上面所述可以看出，本发明实施例提供的阵列基板及显示装置，通过在TFT的漏极设置延伸部，使其在非TFT区域，与栅极层存在交叠，这样，若所述漏极主体与栅极的交叠部分出现减少或增加的情况时，通过所述延伸部与栅极层的交叠部分相应地增加或减少，可以减小TFT的漏极与栅极层之间的交叠电容因工艺而造成偏差，从而保证了阵列基板上TFT的稳定性。
附图说明
图1为本发明提供的阵列基板的一个实施例的俯视结构示意图；
图2为图1提供的阵列基板的一个实施例沿A-A方向的剖视结构示意图；
图3为本发明提供的阵列基板的又一个实施例的俯视结构示意图；
图4为本发明提供的阵列基板的另一个实施例的俯视结构示意图；
图5为本发明提供的阵列基板的又一个实施例的俯视结构示意图；
图6为本发明提供的阵列基板的再一个实施例的俯视结构示意图。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚明白，以下结合具体实施例，并参照附图，对本发明进一步详细说明。
需要说明的是，本发明实施例中所有使用“第一”和“第二”的表述均是为了区分两个相同名称非相同的实体或者非相同的参量，可见“第一”“第二”仅为了表述的方便，不应理解为对本发明实施例的限定，后续实施例对此不再一一说明。
本发明实施例的第一个方面，提供了一种能够减轻、防止或解决漏极与栅极层的交叠面积发生波动的问题的阵列基板的一个实施例。如图1和图2所示，其中，图1为本发明提供的阵列基板的一个实施例的俯视结构示意图(为了将改进结构展示得更加清楚，图1中省略了一些结构，如衬底基板10、栅极绝缘层60、保护层70等)，图2为图1提供的阵列基板的一个实施例沿A-A方向的剖视结构示意图。
所述阵列基板，包括衬底基板10以及设置在所述衬底基板10上的栅极层20、源漏极层和TFT；所述栅极层20包括所述TFT的栅极21，所述源漏极层包括所述TFT40的源极31和漏极32；所述TFT40的漏极32包括漏极主体321和延伸部322，所述漏极主体321与所述TFT40的栅极21存在交叠，所述延伸部322在非TFT区域与所述栅极层20存在交叠；这样，如果在所述漏极主体321与栅极21的交叠部分出现减少或增加的情况时，所述延伸部322与栅极层20的交叠部分可以相应地增加或减少，从而起到补偿作用。
从上述实施例可以看出，本发明实施例提供的阵列基板，通过在TFT的漏极设置延伸部，使其在非TFT区域，与栅极层存在交叠，这样，若所述漏极主体与栅极的交叠部分出现减少或增加的情况时(例如垂直于栅极层方向波动，沿A-A方向)，通过所述延伸部与栅极层的交叠部分相应地增加或减少，可以减小TFT的漏极与栅极层之间的交叠电容因工艺而造成偏差，从而保证了阵列基板上TFT的稳定性。可以理解的是，非TFT区域是相对可以独立工作的TFT而言，即非TFT区域没有形成可独立工作TFT。
下面简单介绍本实施例的原理：即使TFT在制作工艺中存在偏差，漏极上下波动，漏极与栅极层的交叠面积基本不发生改变，因为漏极与栅极层交叠增加或减小的面积基本等于漏极延伸部与栅极层增加或减小的面积。可选的，栅极层的宽度范围可为3-30μm，二者的交叠部位的宽度范围可为1-10μm。
为了实现窄边框，阵列基板通常采用GOA(Gate driver on Array，阵列基板行驱动技术)设计，但GOA的TFT较多，而且GOA的输出TFT需要较大的驱动能力且稳定性要好，TFT的尺寸一般较大。因此，较佳的，将前述实施例中的阵列基板的TFT的改进应用于GOA的阵列基板设计，能够较好地保持GOA区域TFT的稳定性。
可选的，参考附图1和附图2，所述栅极层20还包括与所述TFT40的栅极21连接的栅极线22；所述延伸部322在非TFT区域与所述栅极线22存在交叠；所述延伸部322与栅极线22的交叠部分的长度(例如，如图1所示，该长度为延伸部322伸入栅极线22的长度)，不超过交叠处的栅极线22的宽度的1/3(这里所指的栅极线22的宽度是指交叠位置处的栅极线22的宽度，根据交叠位置的不同，这个宽度可能是变化的)。通过对所述延伸部322与栅极线22的交叠部分的长度的限定，使得所述延伸部322与栅极线22的交叠部分的面积变化，能够尽量保证和所述漏极主体321与栅极21的交叠部分的面积变化相一致。
参考附图1和附图2，所述栅极21和漏极主体321之间还设置有栅极绝缘层60和有源层41，可选的，所述延伸部322下方同样设置有源层材料层(未示出)，这样，可以令所述延伸部322的高度能够尽量与漏极主体321的高度保持一致，能够进一步提高漏极与栅极层之间的交叠电容的稳定性。此外，还可以尽量保证延伸部322与栅极线22之间形成的电容能补偿漏极主体321与栅极21的形成电容的差值变化。
可选的，参考附图1和附图2，引出电极层50通过过孔80与所述漏极32电性连接，所述过孔80位于所述漏极主体321与所述延伸部322之间。可选的，漏极主体321的长度与延伸部322长度相等，也即过孔80到漏极主体321的远端(漏极主体321远离过孔80的一端)的距离与过孔80到漏极的延伸部322的远端(延伸部322远离过孔80的一端)的距离相等。好处在于，即使所述漏极主体321与栅极21发生偏差，可能会传递到过孔80处的引出电极层50，但此时位于反方向的延伸部322与栅极线22的交叠电容进行迅速补偿，会迅速中和漏极主体321与栅极21发生的偏差，使得过孔80处引出电极层50受漏极主体321与栅极层交叠面积波动影响更小。
可选的，所述延伸部322与漏极主体321位于同一直线，且所述延伸部322垂直于所述栅极线栅极层20，这样制作工艺更为简单。尤其是，改进的TFT结构位于GOA区域时，能够充分利用布局空间，实现窄边框。可选的，GOA的TFT的源极31延伸方向与栅极层延伸方向一致，可以减少两者不在同一方向的占用布局空间，有利于实现窄边框。
可选的，所述延伸部322与栅极层20的交叠面积略小于或等于所述漏极主体321与所述栅极21的交叠面积，从而能够在减小交叠电容变化的前提下保证TFT本身的性能。尤其是漏极延伸部322与栅极线层之间没有有源层的情况下，优选所述延伸部322与栅极层20的交叠面积略小于所述漏极主体321与所述栅极21的交叠面积。可选的，所述漏极主体321的端部(靠近源极的一端)为弧形时，所述延伸部322的端部(靠近栅极线栅极层的一端)也为弧形，以保证二者一致性。
可选的，所述漏极主体321靠近源极的端部略小于所述延伸部的端部。好处在于，能够保证无论漏极主体321与栅极21交叠面积波动过大或过小，依然可以使延伸部322的端部更容易与栅极层交叠。
可选的，所述漏极主体321与所述栅极21的交叠电容和所述延伸部322与栅极线栅极层20的交叠电容之和为固定值，从而最大程度减小TFT的漏极与栅极层之间的交叠电容因工艺而造成偏差，更好地保证了阵列基板上TFT的稳定性。也就是说，所述漏极主体321与所述TFT40的栅极21在TFT区域存在交叠，形成第一电容；所述延伸部322在非TFT区域与所述栅极层20存在交叠，形成第二电容，第一电容与第二电容之和为固定值。即使当所述漏极主体321与栅极21的交叠部分减少或增加时，所述延伸部322与栅极层20的交叠部分相应地增加或减少。
可选的，当所述延伸部322下方设置有源层材料层时，所述有源层材料层与所述TFT40的有源层41相互连接，这样制作工艺更为简单。可选的，当所述延伸部322下方设置有源层材料层时，所述延伸部322与有源层材料层交叠的区域，没有源极，从而保证该延伸部322只对TFT的漏极与栅极层之间的交叠电容进行调整，而不影响TFT的其他性能。可选的，当引出电极层50通过过孔80与所述漏极32电性连接时，所述过孔80下方设置有金属垫片(pad)，图中未示出该金属垫片(例如：该金属垫片可以利用栅极层金属制作，并可在制作栅极层时同时制作该金属垫片)；通过设置金属垫片，使得过孔80处的漏极32能够得到一定程度的抬升，从而减小过孔80的深度，以减小因过孔80过深而造成的断路问题。
可选的，参考图1，所述栅极层20中形成有镂空区域90，所述TFT40位于所述镂空区域90内，所述栅极21也位于所述镂空区域90内，所述过孔80也位于所述镂空区域90。这样，一方面使得栅极层走线更为紧凑，另一方面栅极21和栅极层20与延伸部322交叠的部位相互间形成为环形，相互间电流或电压差异很弱，有利于减小漏极32与栅极层20的交叠面积发生波动而对引出电极层50的影响；再者栅极21和栅极层20与延伸部322交叠的部位相互间形成为环形，栅极21和栅极层20与延伸部322的交叠部位之间几乎能同步接收到电流或电压信号，有利于减小栅极21和栅极层20与延伸部322的交叠部位之间，由于信号延迟而产生的电容补偿不足带来的负面影响。
除了前述实施例外，在一些可选实施方式中，参考附图3，所述TFT可以包括第一漏极32a和第二漏极32b，例如，第一漏极32a和第二漏极32b相互垂直，当然还可以形成其他角度；所述第一漏极32a包括第一漏极主体321a和第一延伸部322a，所述第二漏极32b包括第二漏极主体321b和第二延伸部322b，所述第一漏极主体321a和第二漏极主体321b均与所述TFT的栅极存在交叠，所述第一延伸部322a和第二延伸部322b均在非TFT区域与所述栅极层存在交叠，且所述第一延伸部322a和第二延伸部322b的延伸方向不同，例如，第一延伸部322a和第二延伸部322b的延伸方向相互垂直，当然还可以形成其他角度；当所述第一漏极主体321a与栅极21的交叠部分减少或增加(例如垂直于栅极层方向波动)时，所述第一延伸部322a与栅极层20的交叠部分相应地增加或减少。相似的，当所述第二漏极主体321b与栅极21的交叠部分减少或增加(例如平行于栅极层方向波动)时，所述第二延伸部322b与栅极层20的交叠部分相应地增加或减少；从而能够实现垂直于栅极层方向和平行于栅极层方向的电容补偿。
可选的，所述第一漏极32a和第二漏极32b可以相互独立，第二漏极32b可通过另一过孔与引出电极层连接。可选的，如图3所示，所述第一漏极32a和第二漏极32b可以相互连接，尤其第一漏极32a和第二漏极32b在TFT有源层对应区域连接，从而无需在第二漏极32b上设置过孔与引出电极层电性连接，节省了工艺。
可选的，参考图3，所述栅极层20中形成有镂空区域90，所述TFT40位于所述镂空区域90内，所述栅极21也位于所述镂空区域90内，所述过孔80也位于所述镂空区域90。这样，一方面使得栅极层走线更为紧凑，另一方面栅极21和栅极层20突出的且与延伸部322a/322b交叠的部位之间形成为环形，相互间电流或电压差异很弱，有利于减小漏极32与栅极层20的交叠面积发生波动而对引出电极的影响；再者栅极21和栅极层20突出的且与延伸部322a/322b交叠的部位之间形成为环形，栅极21和栅极层20与延伸部322a/322b的交叠部位之间几乎能同步接收到电流或电压信号，有利于减小栅极21和栅极层20与延伸部322a/322b的交叠部位之间，由于信号延迟而产生的电容补偿不足带来的负面影响。
本发明实施例还提供了一种能够减轻、防止或解决漏极与栅极线的交叠面积发生波动的问题的阵列基板的另一个实施例。如图4所示，为本发明提供的阵列基板的一个实施例的俯视结构示意图(为了将改进结构展示得更加清楚，图4中省略了一些结构，如衬底基板10、栅极绝缘层60、保护层70等)。
所述阵列基板，包括衬底基板10(可参考图2)以及设置在所述衬底基板10上的栅极层20、源漏极层和TFT40；所述栅极层20包括所述TFT40的栅极21，所述源漏极层包括所述TFT40的源极31和漏极32；所述TFT40的漏极32包括漏极主体321和延伸部322，所述漏极主体321与所述TFT的栅极21存在交叠，所述延伸部322在非TFT区域与所述栅极层20存在交叠；这样，若所述漏极主体321与栅极21的交叠部分出现减少或增加的情况时，所述延伸部322与栅极层20的交叠部分可以相应地增加或减少，从而起到补偿作用；
其中，如图4所示，所述TFT40包括多个梳状的漏极子部32a/32b，以及对应的梳状的源极子部。可选的，当所述TFT40包括多个梳状的漏极子部32a/32b时，每个所述漏极子部32a/32b包括漏极主体321a/321b和延伸部322a/322b，所述延伸部322a/322b均与所述栅极层20存在交叠，以更好地保证阵列基板上TFT的稳定性。可选的，当所述TFT40包括多个梳状的漏极子部32a/32b时，每个所述漏极子部32a/32b的漏极主体321a/321b与所述栅极21的交叠面积不同，相应地，每个所述漏极子部32a/32b对应的延伸部322a/322b与所述栅极层20的交叠面积也不同，以更好地保证阵列基板上TFT的稳定性。当然，每个所述漏极子部32a/32b的漏极主体321a/321b与所述栅极21的交叠面积也可以相同，相应地，每个所述漏极子部32a/32b对应的延伸部322a/322b与所述栅极层20的交叠面积也相同。
从上述实施例可以看出，本发明实施例提供的阵列基板，通过在TFT的漏极设置延伸部，使其在非TFT区域，与栅极层存在交叠，这样，若所述漏极主体与栅极的交叠部分出现减少或增加的情况时，通过所述延伸部与栅极层的交叠部分相应地增加或减少，可以减小TFT的漏极与栅极层之间的交叠电容因工艺而造成偏差，从而保证了阵列基板上TFT的稳定性；同时，通过将漏极和源极都设置为梳状，从而能够进一步提高TFT的稳定性。可以理解的是，非TFT区域是相对可以独立工作的TFT而言，即非TFT区域没有形成可独立工作TFT。
为了实现窄边框，阵列基板通常采用GOA(Gate driver on Array，阵列基板行驱动技术)设计，但GOA的TFT较多，而且GOA的输出TFT需要较大的驱动能力且稳定性要好，TFT的尺寸一般较大。因此，较佳的，将前述实施例中的阵列基板的TFT的改进应用于GOA的阵列基板设计，能够较好地保持GOA区域TFT的稳定性。
可选的，参考附图4，所述栅极层20还包括与所述TFT40的栅极21连接的栅极线22；所述延伸部322a/322b在非TFT区域与所述栅极线22存在交叠；所述延伸部322a/322b与栅极线22的交叠部分的长度(例如，如图4所示，该长度为延伸部322a/322b伸入栅极线22的长度)，不超过交叠处的栅极线22的宽度的1/3(这里所指的栅极线22的宽度是指交叠位置处的栅极线22的宽度，根据交叠位置的不同，这个宽度可能是变化的)。通过对所述延伸部322a/322b与栅极线22的交叠部分的长度的限定，使得所述延伸部322a/322b与栅极线22的交叠部分的面积变化，能够尽量保证和所述漏极主体321a/321b与栅极21的交叠部分的面积变化相一致。
参考附图4，所述栅极21和漏极主体321a/321b之间还设置有栅极绝缘层60和有源层41，可选的，所述延伸部322a/322b下方同样设置有源层材料层(未示出)，这样，可以令所述延伸部322a/322b的高度能够尽量与漏极主体321a/321b的高度保持一致，能够进一步提高漏极与栅极层之间的交叠电容的稳定性；此外，还可以尽量保证延伸部322a/322b与栅极层之间形成的电容能补偿相应的漏极主体321a/321b与栅极21的形成电容的差值变化。
可选的，参考附图4和附图2，引出电极层50通过过孔80与所述漏极32b电性连接，所述过孔80位于所述漏极主体321b与所述延伸部322b之间，尤其是过孔80到漏极主体321b的远端(漏极主体321b远离过孔80的一端)距离与过孔80到漏极的延伸部322b的远端(延伸部322b远离过孔80的一端)距离相等。好处在于，即使所述漏极主体321b与栅极21发生偏差，可能会传递到过孔80处的引出电极，但此时位于反方向的延伸部322b与栅极线22的交叠电容进行迅速补偿，会迅速中和漏极主体321b与栅极21发生偏差，使得过孔80处引出电极受漏极与栅极层交叠面积波动影响更小。当然，可以看出，所述过孔80的位置也可以设置在漏极主体321a与所述延伸部322a之间，所带来的效果也是相类似的。
可选的，所述延伸部322a/322b与其相应的漏极主体321a/321b位于同一直线，且所述延伸部322a/322b垂直于所述栅极线栅极层20，这样制作工艺更为简单。可选的，所述延伸部322a/322b与栅极层20的交叠面积略小于或等于与其对应的所述漏极主体321a/321b与所述栅极21的交叠面积，从而能够在减小交叠电容变化的前提下保证TFT本身的性能。可选的，所述漏极主体321a/321b的端部为弧形时，所述延伸部322a/322b的端部也为弧形，以保证二者一致性。可选的，所述漏极主体321a/321b靠近源极的端部略小于所述延伸部322a/322b的端部，从而能够保证无论漏极主体321a/321b与栅极21交叠面积波动过大或过小，依然可以使延伸部322a/322b的端部更容易与栅极层20交叠。可选的，所述漏极主体321a/321b与所述栅极21的交叠电容和与其对应的所述延伸部322a/322b与栅极线层20的交叠电容之和为固定值，从而最大程度减小TFT的漏极与栅极层之间的交叠电容因工艺而造成偏差，更好地保证了阵列基板上TFT的稳定性。
可选的，当所述延伸部322a/322b下方设置有源层材料层时，所述有源层材料层与所述TFT40的有源层41相互连接，这样制作工艺更为简单。可选的，当所述延伸部322a/322b下方设置有源层材料层时，所述延伸部322a/322b与有源层材料层交叠的区域，没有源极，从而保证该延伸部322a/322b只对TFT的漏极与栅极层之间的交叠电容进行调整，而不影响TFT的其他性能。可选的，当引出电极层50通过过孔80与所述漏极32电性连接时，所述过孔80下方设置有金属垫片(pad)，图中未示出该金属垫片；通过设置金属垫片，使得过孔80处的漏极32能够得到一定程度的抬升，从而减小过孔80的深度，以减小因过孔80过深而造成的断路问题。
可选的，参考图4，所述栅极层20中形成有镂空区域90，所述TFT40位于所述镂空区域90内，所述栅极21也位于所述镂空区域90内，所述过孔80也位于所述镂空区域90。这样，一方面使得栅极层走线更为紧凑，另一方面栅极21和栅极层20突出的且与延伸部322a/322b交叠的部位之间形成为环形，相互间电流或电压差异很弱，有利于减小漏极32与栅极层20的交叠面积发生波动而对引出电极的影响；再者栅极21和栅极层20突出的且与延伸部322a/322b交叠的部位之间形成为环形，栅极21和栅极层20与延伸部322a/322b的交叠部位之间几乎能同步接收到电流或电压信号，有利于减小栅极21和栅极层20与延伸部322a/322b的交叠部位之间，由于信号延迟而产生的电容补偿不足带来的负面影响。
本发明实施例还提供了一种能够减轻、或者防止或解决漏极与栅极线的交叠面积发生波动的问题的阵列基板的又一个实施例。如图5所示，为本发明提供的阵列基板的一个实施例的俯视结构示意图(为了将改进结构展示得更加清楚，图5中省略了一些结构，如衬底基板10、栅极绝缘层60、保护层70等)。
所述阵列基板，包括衬底基板10(可参考图2)以及设置在所述衬底基板10上的栅极层、源漏极层和TFT40；所述栅极层包括所述TFT40的栅极21，所述源漏极层包括所述TFT40的源极31和漏极32a/32b；所述TFT40的漏极32a/32b包括漏极主体321a/321b和对应的延伸部322a/322b，所述漏极主体321a/321b与所述TFT40的栅极21存在交叠，所述延伸部322a/322b在非TFT区域与所述栅极层20存在交叠；当所述漏极主体321a/321b与栅极21的交叠部分出现减少或增加的情况时，相应地，所述延伸部322a/322b与栅极层20的交叠部分可以增加或减少，从而起到补偿作用；
其中，所述栅极层包括突出部23，所述突出部23与所述延伸部322a/322b存在交叠；当所述漏极主体321a/321b与栅极21的交叠部分减少或增加时，相应地，所述延伸部322a/322b与栅极层20的突出部23的交叠部分增加或减少；可选的，所述栅极层还包括与所述TFT40的栅极21连接的栅极线22，所述TFT40的栅极21位于所述栅极线22和所述突出部23形成的凹槽(参考图5中虚线框24所框选的位置)内，从而能够使阵列基板的结构更加紧凑。可选的，所述突出部23的长度大于栅极21的长度，可以尽量减小工艺对TFT的影响，以及保证延伸部322a/322b与栅极层20的突出部23的充分交叠。
从上述实施例可以看出，本发明实施例提供的阵列基板，通过在TFT的漏极设置延伸部，使其在非TFT区域，与栅极层的突出部存在交叠，这样，若所述漏极主体与栅极的交叠部分出现减少或增加的情况时，通过所述延伸部与栅极层的突出部的交叠部分相应地增加或减少，可以减小TFT的漏极与栅极层之间的交叠电容因工艺而造成偏差，从而保证了阵列基板上TFT的稳定性。可以理解的是，非TFT区域是相对可以独立工作的TFT而言，即非TFT区域没有形成可独立工作TFT。
需要说明书的是，上述阵列基板中的突出部的设置位置，可根据TFT本身的设置方式进行变化，而不应仅限于图5中所示的设置方式。
为了实现窄边框，阵列基板通常采用GOA(Gate driver on Array，阵列基板行驱动技术)设计，但GOA的TFT较多，而且GOA的输出TFT需要较大的驱动能力且稳定性要好，TFT的尺寸一般较大。因此，较佳的，将前述实施例中的阵列基板的TFT的改进应用于GOA的阵列基板设计，能够较好地保持GOA区域TFT的稳定性。
可选的，如图5所示，所述TFT40包括多个梳状的漏极子部32a/32b，以及对应的梳状的源极子部，这样，通过将漏极和源极都设置为梳状，从而能够进一步提高TFT的稳定性。可选的，当所述TFT40包括多个梳状的漏极子部32a/32b时，每个所述漏极子部32a/32b包括漏极主体321a/321b和延伸部322a/322b，所述延伸部322a/322b均与所述栅极层20存在交叠，以更好地保证阵列基板上TFT的稳定性；可选的，当所述TFT40包括多个梳状的漏极子部32a/32b时，每个所述漏极子部32a/32b的漏极主体321a/321b与所述栅极21的交叠面积不同，相应地，每个所述漏极子部32a/32b对应的延伸部322a/322b与所述栅极层20的交叠面积也不同，以更好地保证阵列基板上TFT的稳定性。当然，每个所述漏极子部32a/32b的漏极主体321a/321b与所述栅极21的交叠面积也可以相同，相应地，每个所述漏极子部32a/32b对应的延伸部322a/322b与所述栅极层20的交叠面积也相同。
可选的，参考附图5，所述延伸部322a/322b与突出部23的交叠部分的长度(例如，如图4所示，该长度为延伸部322a/322b伸入栅极线22的长度)，不超过交叠处的突出部23的宽度的1/3(这里所指的突出部23的宽度是指交叠位置处的突出部23的宽度，根据交叠位置的不同，这个宽度可能是变化的)。通过对所述延伸部322a/322b与突出部23的交叠部分的长度的限定，使得所述延伸部322a/322b与突出部23的交叠部分的面积变化，能够尽量保证和所述漏极主体321a/321b与栅极21的交叠部分的面积变化相一致。
参考附图4，所述栅极21和漏极主体321a/321b之间还设置有栅极绝缘层60和有源层41，可选的，所述延伸部322a/322b下方同样设置有源层材料层(未示出)，这样，可以令所述延伸部322a/322b的高度能够尽量与漏极主体321a/321b的高度保持一致，能够进一步提高漏极与栅极层之间的交叠电容的稳定性；此外，还可以尽量保证延伸部322a/322b与栅极层之间形成的电容能补偿漏极主体321a/321b与栅极21的形成电容的差值变化。
可选的，参考附图4和附图2，引出电极层50通过过孔80与所述漏极32b电性连接，所述过孔80位于所述漏极主体321b与所述延伸部322b之间，尤其是过孔80到漏极主体321b的远端(漏极主体321b远离过孔80的一端)距离与过孔80到漏极的延伸部322b的远端(延伸部322b远离过孔80的一端)距离相等。好处在于，即使所述漏极主体321b与栅极21发生偏差，可能会传递到过孔80处的引出电极，但此时位于反方向的延伸部322b与突出部23的交叠电容进行迅速补偿，会迅速中和漏极主体321b与栅极21发生偏差，使得过孔80处引出电极受漏极与栅极层交叠面积波动影响更小。当然，可以看出，所述过孔80的位置也可以设置在漏极主体321a与所述延伸部322a之间，所带来的效果也是相类似的。
可选的，所述延伸部322a/322b与其相应的漏极主体321a/321b位于同一直线，且所述延伸部322a/322b垂直于所述突出部23，这样制作工艺更为简单。可选的，所述延伸部322a/322b与突出部23的交叠面积略小于或等于与其对应的所述漏极主体321a/321b与所述栅极21的交叠面积，从而能够在减小交叠电容变化的前提下保证TFT本身的性能。可选的，所述漏极主体321a/321b的端部为弧形时，所述延伸部322a/322b的端部也为弧形，以保证二者一致性。可选的，所述漏极主体321a/321b靠近源极的端部略小于所述延伸部322a/322b的端部，从而能够保证无论漏极主体321a/321b与栅极21交叠面积波动过大或过小，依然可以使延伸部322a/322b的端部更容易与突出部23形成交叠。可选的，所述漏极主体321a/321b与所述栅极21的交叠电容和与其对应的所述延伸部322a/322b与突出部23的交叠电容之和为固定值，从而最大程度减小TFT的漏极与栅极层之间的交叠电容因工艺而造成偏差，更好地保证了阵列基板上TFT的稳定性。
可选的，当所述延伸部322a/322b下方设置有源层材料层时，所述有源层材料层与所述TFT40的有源层41相互连接，这样制作工艺更为简单。可选的，当所述延伸部322a/322b下方设置有源层材料层时，所述延伸部322a/322b与有源层材料层交叠的区域，没有源极，从而保证该延伸部322a/322b只对TFT的漏极与栅极层之间的交叠电容进行调整，而不影响TFT的其他性能。可选的，当引出电极层50通过过孔80与所述漏极32电性连接时，所述过孔80下方设置有金属垫片(pad)，图中未示出该金属垫片；通过设置金属垫片，使得过孔80处的漏极32能够得到一定程度的抬升，从而减小过孔80的深度，以减小因过孔80过深而造成的断路问题。
本发明实施例还提供了一种能够减轻、防止或解决漏极与栅极线的交叠面积发生波动的问题的阵列基板的再一个实施例。如图6所示，为本发明提供的阵列基板的一个实施例的俯视结构示意图(为了将改进结构展示得更加清楚，图6中省略了一些结构，如衬底基板10、栅极绝缘层60、保护层70等)。
所述阵列基板，包括衬底基板10(可参考图2)以及设置在所述衬底基板10上的栅极层、源漏极层和TFT；
所述TFT的数量为至少2个，包括第一TFT40a和第二TFT40b；所述第一TFT40a和第二TFT40b共享有源层41，且所述第一TFT40a的第三漏极和所述第二TFT40b的第四漏极分别连接不同的电子元件或功能单元，例如，在GOA栅极驱动电路中，连接其他不同的GOA单元，或者连接不同的输入/输出线路，或者连接同一GOA单元中的其他器件(如TFT、反相器等)，同理可推知所述第一TFT40a和第二TFT40b处于其他电路结构中时与其他电子元件或功能电路的连接方式，在此不再赘述；
所述栅极层包括所述第一TFT40a的栅极(未示出)和第二TFT40b的栅极(未示出)，当然，可以采用栅极层作为第一TFT40a和第二TFT40b的栅极；所述源漏极层包括所述第一TFT40a的源极31a和第二TFT40b的源极31b以及所述第一TFT40a的漏极和第二TFT40b的漏极；
所述第一TFT40a的漏极包括漏极主体321c和延伸部322c，所述第二TFT40a的漏极包括漏极主体321d和延伸部322d，所述漏极主体321c与所述第一TFT40a的栅极存在交叠，所述漏极主体321d与所述第二TFT40b的栅极存在交叠，所述第一TFT40a的漏极的延伸部322c与所述栅极层存在交叠，所述第二TFT40b的漏极的延伸部322d与所述栅极层也存在交叠；
当所述漏极主体321c与第一TFT40a的栅极的交叠部分减少或增加时(例如：沿图6中的水平方向移动)，所述第一TFT40a的漏极的延伸部322c与栅极层的交叠部分增加或减少；当所述第二TFT40b的漏极主体321d与第二TFT40b的栅极的交叠部分减少或增加时，所述第二TFT40b的漏极的延伸部322d与栅极层的交叠部分增加或减少。
从上述实施例可以看出，本发明实施例提供的阵列基板，通过在第一TFT和第二TFT的漏极均设置延伸部，使其在非TFT区域，与栅极层存在交叠，这样，若所述第一TFT和第二TFT的漏极主体与栅极的交叠部分出现减少或增加的情况时，通过所述延伸部与栅极层的交叠部分相应地增加或减少，可以减小TFT的漏极与栅极层之间的交叠电容因工艺而造成偏差，从而保证了阵列基板上TFT的稳定性。可以理解的是，非TFT区域是相对可以独立工作的TFT而言，即非TFT区域没有形成可独立工作TFT。
为了实现窄边框，阵列基板通常采用GOA(Gate driver on Array，阵列基板行驱动技术)设计，但GOA的TFT较多，而且GOA的输出TFT需要较大的驱动能力且稳定性要好，TFT的尺寸一般较大；此外，通常GOA区域有很多TFT，且相互之间存在不同的连接关系，为了节省布局空间，部分TFT可以共享有源层。因此，较佳的，将前述实施例中的阵列基板的第一TFT和第二TFT的改进应用于GOA的阵列基板设计，能够较好地保持GOA区域TFT的稳定性。
可选的，参照图6所示，所述栅极层20还包括第一突出部23a和第二突出部23b，所述第一TFT40a的漏极的延伸部322c与所述第一突出部23a存在交叠，所述第二TFT40b的漏极的延伸部322d与所述第二突出部23b存在交叠；
其中，所述第一TFT40a的漏极的延伸部322c和第二TFT40b的漏极的延伸部322d分别位于所述栅极层的同一栅极线22的两侧，并且，所述第一突出部23a和第二突出部23b分别位于所述栅极层的同一栅极线22的两侧，这样的设计，制作工艺上实现更加简单方便，也有利于提高器件排布的紧凑性。
可选的，所述第一TFT40a的漏极的延伸部322c和第一突出部23a之间设置有第一有源层材料层42a，所述第二TFT40b的漏极的延伸部322d和第二突出部23b之间设置有第二有源层材料层42b，这样，可以令所述第一TFT40a的漏极的延伸部322c和第二TFT40b的漏极的延伸部322d的高度能够尽量与第一TFT40a的漏极的漏极主体321c和第二TFT40b的漏极的漏极主体321d的高度保持一致，能够进一步提高漏极与栅极层之间的交叠电容的稳定性；此外，还可以尽量保证第一TFT40a的漏极的延伸部322c和第二TFT40b的漏极的延伸部322d与栅极层之间形成的电容能相应补偿第一TFT40a的漏极的漏极主体321c和第二TFT40b的漏极的漏极主体321d与栅极21的形成电容的差值变化。可选的，如图6所示，所述第一有源层材料层42a和第二有源层材料层42b形成为一体，从而简化制作工艺。可选的，所述第一有源层材料层42a和第二有源层材料层42b，与所述第一TFT40a和第二TFT40b共享的有源层41相互连接，这样制作工艺更为简单。可选的，所述第一TFT40a的漏极的延伸部322c与第一有源层材料层42a的交叠区域，以及所述第二TFT40b的漏极的延伸部322d与第二有源层材料层42b的交叠区域，没有源极，从而保证该第一TFT40a的漏极的延伸部322c和第二TFT40b的漏极的延伸部322d只对TFT的漏极与栅极层之间的交叠电容进行调整，而不影响TFT的其他性能。
可选的，所述第一TFT40a的漏极的延伸部322c和第二TFT40b的漏极的延伸部322d的面积相等；可选的，所述第一突出部23a和第二突出部23b的面积相等。这样，一方面简化工艺，另一方面能够提高整体一致性和稳定性。
可选的，参考附图6，所述第一TFT40a的漏极的延伸部322c与第一突出部23a的交叠部分的长度，不超过交叠处的第一突出部23a的宽度的1/3；所述第二TFT40b的漏极的延伸部322d与第二突出部23b的交叠部分的长度，不超过交叠处的第二突出部23b的宽度的1/3。通过对所述第一TFT40a的漏极的延伸部322c与第一突出部23a的交叠部分的长度的限定，使得所述第一TFT40a的漏极的延伸部322c与第一突出部23a的交叠部分的面积变化，能够尽量保证和所述第一TFT40a的漏极的漏极主体321c与第一TFT40a的栅极的交叠部分的面积变化相一致。同时，通过对所述第二TFT40b的漏极的延伸部322d与第二突出部23b的交叠部分的长度的限定，使得所述第二TFT40b的漏极的延伸部322d与第二突出部23b的交叠部分的面积变化，能够尽量保证和所述第二TFT40b的漏极的漏极主体321d与第二TFT40b的栅极的交叠部分的面积变化相一致。
可选的，参考附图6，第一引出电极层50a通过第一过孔与所述第一TFT40a的漏极电性连接，所述第一过孔位于所述第一TFT40a的漏极的漏极主体321c与所述第一TFT40a的漏极的延伸部322c之间，尤其是第一过孔到第一TFT40a的漏极的漏极主体321c的远端(第一TFT40a的漏极主体321c远离第一过孔的一端)距离与第一过孔到漏极的延伸部322c的远端(第一TFT40a的漏极的延伸部322c远离第一过孔的一端)距离相等。好处在于，即使所述第一TFT40a的漏极的漏极主体321c与第一TFT40a的栅极发生偏差，可能会传递到第一过孔处的第一引出电极，但此时位于反方向的第一TFT40a的漏极的延伸部322c与第一突出部23a的交叠电容进行迅速补偿，会迅速中和第一TFT40a的漏极的漏极主体321c与第一TFT40a的栅极发生偏差，使得第一过孔处第一引出电极受漏极与栅极层交叠面积波动影响更小；第二引出电极层50b通过第二过孔与所述第二TFT40b的漏极电性连接，所述第二过孔位于所述第二TFT40b的漏极的漏极主体321d与所述第二TFT40b的漏极的延伸部322d之间，尤其是第二过孔到第二TFT40b的漏极的漏极主体321d的远端(第二TFT40b的漏极的漏极主体321d远离第二过孔的一端)距离与第二过孔到漏极的延伸部322d的远端(第二TFT40b的漏极的延伸部322d远离第二过孔的一端)距离相等。好处在于，即使所述第二TFT40b的漏极的漏极主体321d与第二TFT40b的栅极发生偏差，可能会传递到第二过孔处的第二引出电极，但此时位于反方向的第二TFT40b的漏极的延伸部322d与第二突出部23b的交叠电容进行迅速补偿，会迅速中和第二TFT40b的漏极的漏极主体321d与第二TFT40b的栅极发生偏差，使得第二过孔处第二引出电极受漏极与栅极层交叠面积波动影响更小。
可选的，所述第一TFT40a的漏极的延伸部322c与第一突出部23a的交叠面积略小于或等于与其对应的所述第一TFT40a的漏极的漏极主体321c与所述第一TFT40a的栅极的交叠面积，所述第二TFT40b的漏极的延伸部322d与第二突出部23b的交叠面积略小于或等于与其对应的所述第二TFT40b的漏极的漏极主体321d与所述第一TFT40a的栅极的交叠面积，从而能够在减小交叠电容变化的前提下保证TFT本身的性能。可选的，所述第一TFT40a的漏极的漏极主体321c和第二TFT40b的漏极主体321d的端部为弧形时，所述第一TFT40a的漏极的延伸部322c和第二TFT40b的漏极的延伸部322d的端部也为弧形，以保证二者一致性。可选的，所述第一TFT40a的漏极的漏极主体321c靠近源极的端部略小于所述第一TFT40a的漏极的延伸部322c的端部，所述第二TFT40b的漏极的漏极主体321d靠近源极的端部略小于所述第二TFT40b的漏极的延伸部322d的端部，从而能够保证无论漏极主体321a/321b与栅极交叠面积波动过大或过小，依然可以使延伸部322a/322b的端部更容易与突出部23a/23b形成交叠。可选的，所述第一TFT40a的漏极的漏极主体321c与所述第一TFT40a的栅极的交叠电容和与其对应的所述第一TFT40a的漏极的延伸部322c与第一突出部23a的交叠电容之和为固定值，所述第二TFT40b的漏极的漏极主体321d与所述第二TFT40b的栅极的交叠电容和与其对应的所述第二TFT40b的漏极的延伸部322d与第二突出部23b的交叠电容之和为固定值，从而最大程度减小TFT的漏极与栅极层之间的交叠电容因工艺而造成偏差，更好地保证了阵列基板上TFT的稳定性。
可选的，当第一引出电极层50a通过第一过孔与所述第一TFT40a的漏极电性连接时，所述第一过孔下方设置有金属垫片(pad)，当第二引出电极层50b通过第二过孔与所述第二TFT40b的漏极电性连接时，所述第二过孔下方设置也有金属垫片(pad)，图中未示出该金属垫片；通过设置金属垫片，使得过孔80处的漏极32能够得到一定程度的抬升，从而减小过孔80的深度，以减小因过孔80过深而造成的断路问题。
本发明实施例的第二个方面，提供了一种能够减轻、防止或解决漏极与栅极线的交叠面积发生波动的问题的显示装置的一个实施例。所述显示装置，包括如上所述阵列基板的任一实施例。
需要说明的是，本实施例中的显示装置可以为：电子纸、手机、平板电脑、液晶显示器、液晶电视、OLED(有机电致发光)显示器、OLED电视、笔记本电脑显示屏、数码相框、导航仪等任何具有显示功能的产品或部件。
从上述实施例可以看出，本发明实施例提供的显示装置，通过在TFT的漏极设置延伸部，使其在非TFT区域，与栅极层存在交叠，这样，若所述漏极主体与栅极的交叠部分出现减少或增加的情况时，通过所述延伸部与栅极层的交叠部分相应地增加或减少，可以减小TFT的漏极与栅极层之间的交叠电容因工艺而造成偏差，从而保证了阵列基板上TFT的稳定性。
需要说明的是，本发明的实施例中，栅极层、源漏极层可以采用铜(Cu)、铝(Al)、钼(Mo)、钛(Ti)、铬(Cr)、钨(W)等金属材料制备，也可以采用这些材料的合金制备，栅极层可以是单层结构，也可以采用多层结构，例如Mo\Al\Mo、Ti\Cu\Ti、Mo\Ti\Cu。栅极绝缘层可以采用氮化硅或氧化硅；栅极绝缘层可以是单层结构，也可以是多层结构，例如氧化硅\氮化硅。有源层可以采用非晶硅、低温多晶硅、有机高分子或氧化物半导体。保护层可以采用无机物例如氮化硅，也可以采用有机物例如树脂。
需要说明的是，以上实施例子仅是以TFT位于GOA区域进行的说明，但同样适用于TFT位于ESD区域以及像素区域等的形式。例如：TFT的栅极层连接像素单元的扫描信号线，源极连接数据信号线，引出电极连接像素电极。以上一种底栅TFT为例(例如图2)进行介绍，当然也适用于其他结构TFT，例如顶栅型TFT。例如：一种顶栅TFT结构，从衬底基板从下往上的顺序，包括衬底基板、有源层、源漏电极层、栅极绝缘层、栅极层，当然TFT各层之间还可以包括其他结构。该结构适用于LCD，OLED，电子纸等。
所属领域的普通技术人员应当理解：以上所述仅为本发明的具体实施例而已，并不用于限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (9)

1.一种阵列基板，包括衬底基板以及设置在所述衬底基板上的栅极层、源漏极层和TFT；所述栅极层包括所述TFT的栅极，所述源漏极层包括所述TFT的源极和漏极；其特征在于，所述TFT的漏极包括漏极主体和延伸部，所述漏极主体与所述TFT的栅极存在交叠，所述延伸部在非TFT区域与所述栅极层存在交叠；
其中，所述TFT的数量为至少2个，包括第一TFT和第二TFT；所述第一TFT和第二TFT共享有源层，且所述第一TFT的漏极和所述第二TFT的漏极分别连接不同的电子元件或功能单元；所述第一TFT的漏极的延伸部与所述栅极层存在交叠，所述第二TFT的漏极的延伸部与所述栅极层也存在交叠。
2.根据权利要求1所述的阵列基板，其特征在于，所述栅极层还包括与所述TFT的栅极连接的栅极线；
所述延伸部在非TFT区域与所述栅极线存在交叠；所述延伸部与栅极线的交叠部分的长度，不超过交叠处的栅极线的宽度的1/3。
3.根据权利要求1所述的阵列基板，其特征在于，所述栅极层包括突出部，所述突出部与所述延伸部存在交叠；或者，所述栅极层还包括与所述TFT的栅极连接的栅极线；所述TFT的栅极位于所述栅极线和所述突出部形成的凹槽内。
4.根据权利要求1所述的阵列基板，其特征在于，所述栅极层中形成有镂空区域，所述TFT位于所述镂空区域内；和/或，
所述TFT可以包括第一漏极和第二漏极；所述第一漏极包括第一漏极主体和第一延伸部，所述第二漏极包括第二漏极主体和第二延伸部；所述第一漏极主体和第二漏极主体均与所述TFT的栅极存在交叠，所述第一延伸部和第二延伸部均在非TFT区域与所述栅极层存在交叠，且所述第一延伸部和第二延伸部的延伸方向不同。
5.根据权利要求1所述的阵列基板，其特征在于，所述栅极层还包括第一突出部和第二突出部，所述第一TFT的漏极的延伸部与所述第一突出部存在交叠，所述第二TFT的漏极的延伸部与所述第二突出部存在交叠；
其中，所述第一TFT的漏极的延伸部和所述第二TFT的漏极的延伸部分别位于所述栅极层的同一栅极线的两侧，并且，所述第一突出部和第二突出部分别位于所述栅极层的同一栅极线的两侧；和/或，
所述第一TFT的漏极的延伸部和第一突出部之间设置有第一有源层材料层，所述第二TFT的漏极的延伸部和第二突出部之间设置有第二有源层材料层；和/或，
所述第一TFT的漏极的延伸部和第二TFT的漏极的延伸部的面积相等；和/或，
所述第一突出部和第二突出部的面积相等。
6.根据权利要求5所述的阵列基板，其特征在于，所述第一有源层材料层和第二有源层材料层形成为一体；和/或，所述第一有源层材料层和第二有源层材料层，与所述第一TFT和第二TFT共享的有源层相互连接。
7.根据权利要求1所述的阵列基板，其特征在于，所述TFT包括多个梳状的漏极子部，以及对应的梳状的源极子部；和/或，所述延伸部下方设置有源层材料层；和/或，引出电极层通过过孔与所述漏极电性连接，所述过孔位于所述漏极主体与所述延伸部之间；和/或，所述延伸部与漏极主体位于同一直线，且所述延伸部垂直于所述栅极线栅极层；和/或，所述延伸部与栅极层的交叠面积小于或等于所述漏极主体与所述栅极的交叠面积；和/或，所述延伸部的端部为弧形；和/或，所述漏极主体靠近源极的端部小于所述延伸部的端部；和/或，所述漏极主体与所述栅极的交叠电容和所述延伸部与栅极线栅极层的交叠电容之和为固定值。
8.根据权利要求7所述的阵列基板，其特征在于，当所述延伸部下方设置有源层材料层时，所述有源层材料层与所述TFT的有源层相互连接；和/或，
当所述延伸部下方设置有源层材料层时，所述延伸部与有源层材料层交叠的区域，没有源极；和/或，
当所述TFT包括多个梳状的漏极子部时，每个所述漏极子部对应的延伸部均与所述栅极层存在交叠；和/或，
当所述TFT包括多个梳状的漏极子部时，每个所述漏极子部对应的延伸部与所述栅极层的交叠面积不同；和/或，
当引出电极层通过过孔与所述漏极电性连接时，所述过孔下方设置有金属垫片。
9.一种显示装置，其特征在于，包括如权利要求1-8任一项所述的阵列基板。
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108666265B (zh) * 2018-04-17 2021-01-15 Tcl华星光电技术有限公司 一种薄膜晶体管基板及其制备方法
CN209045572U (zh) * 2019-01-02 2019-06-28 北京京东方技术开发有限公司 薄膜晶体管、像素结构、显示基板、显示面板和显示装置
CN110379820A (zh) * 2019-06-21 2019-10-25 深圳市华星光电半导体显示技术有限公司 薄膜晶体管及goa电路
US11355163B2 (en) 2020-09-29 2022-06-07 Alibaba Group Holding Limited Memory interconnection architecture systems and methods

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1691119A (zh) * 2004-04-28 2005-11-02 株式会社半导体能源研究所 发光设备
CN101738805A (zh) * 2009-12-03 2010-06-16 深超光电（深圳）有限公司 像素结构
CN103915448A (zh) * 2013-01-04 2014-07-09 三星显示有限公司 薄膜晶体管阵列面板
CN104393004A (zh) * 2014-11-14 2015-03-04 深圳市华星光电技术有限公司 一种液晶显示器及其阵列基板

Family Cites Families (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4111569B2 (ja) * 1997-08-22 2008-07-02 エルジー．フィリップス エルシーデー カンパニー，リミテッド 薄膜トランジスタ型液晶表示装置およびその製造方法
US6836332B2 (en) * 2001-09-25 2004-12-28 Tennessee Scientific, Inc. Instrument and method for testing fluid characteristics
KR100878233B1 (ko) * 2002-07-09 2009-01-13 삼성전자주식회사 박막 트랜지스터 기판
JP4606103B2 (ja) * 2004-09-22 2011-01-05 株式会社 日立ディスプレイズ 液晶表示装置
KR101211255B1 (ko) * 2005-11-10 2012-12-11 엘지디스플레이 주식회사 액정패널 및 그 제조 방법
TWI283073B (en) * 2005-12-14 2007-06-21 Au Optronics Corp LCD device and fabricating method thereof
CN1959508A (zh) * 2006-11-10 2007-05-09 京东方科技集团股份有限公司 一种tft lcd阵列基板结构和制造方法
EP2071908B1 (en) * 2007-12-11 2013-03-27 Option Peripheral telecommunications device having movable cover with integrated antenna
CN101707211B (zh) * 2009-01-09 2011-11-30 深超光电（深圳）有限公司 像素薄膜晶体管结构
KR101893505B1 (ko) * 2011-04-06 2018-08-31 엘지디스플레이 주식회사 박막트랜지스터 어레이 기판
CN104641331B (zh) 2012-09-20 2017-03-08 株式会社村田制作所 触摸面板
US20140239428A1 (en) * 2013-02-28 2014-08-28 Infineon Technologies Ag Chip arrangement and a method for manufacturing a chip arrangement
CN204302634U (zh) * 2015-01-04 2015-04-29 京东方科技集团股份有限公司 一种阵列基板及显示装置
KR102352305B1 (ko) * 2015-04-03 2022-01-19 삼성디스플레이 주식회사 표시 장치
CN105373228A (zh) 2015-11-05 2016-03-02 京东方科技集团股份有限公司 压力反馈装置、触控显示装置及其工作方法
CN205139885U (zh) 2015-12-01 2016-04-06 信利光电股份有限公司 一种电容式触摸屏及手机
CN105549791B (zh) 2016-02-02 2019-04-05 宸鸿科技(厦门)有限公司 一种具有压力感应和触控功能的显示面板
CN105867682B (zh) 2016-03-25 2019-01-22 友达光电股份有限公司 触控显示面板
KR102576999B1 (ko) * 2016-07-05 2023-09-12 삼성디스플레이 주식회사 액정표시장치
CN106249953B (zh) 2016-07-29 2019-04-02 京东方科技集团股份有限公司 一种压感触摸屏及显示装置
CN106293235A (zh) 2016-08-12 2017-01-04 京东方科技集团股份有限公司 传感结构、显示面板、驱动方法和显示装置
CN106406619B (zh) 2016-09-28 2019-08-23 京东方科技集团股份有限公司 一种触控显示面板、显示装置及驱动方法
CN106445244B (zh) 2016-10-26 2019-09-03 厦门天马微电子有限公司 触控显示装置、显示面板及其驱动方法
CN106527822A (zh) 2016-12-30 2017-03-22 南昌欧菲光科技有限公司 触摸屏及电子装置
CN107491215B (zh) 2017-08-29 2023-01-20 京东方科技集团股份有限公司 一种压力触控显示面板、其检测方法及显示装置

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1691119A (zh) * 2004-04-28 2005-11-02 株式会社半导体能源研究所 发光设备
CN101738805A (zh) * 2009-12-03 2010-06-16 深超光电（深圳）有限公司 像素结构
CN103915448A (zh) * 2013-01-04 2014-07-09 三星显示有限公司 薄膜晶体管阵列面板
CN104393004A (zh) * 2014-11-14 2015-03-04 深圳市华星光电技术有限公司 一种液晶显示器及其阵列基板

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