CN112437985B - 阵列基板、显示器装置和制造阵列基板的方法 - Google Patents

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Abstract

提供了一种具有多个子像素的阵列基板。在多个子像素中的相应一个子像素中，阵列基板包括衬底基板；和位于衬底基板上的薄膜晶体管。薄膜晶体管包括栅极、源极和漏极。漏极包括第一部分、第二部分和连接第一部分与第二部分的第三部分。第一部分在衬底基板上的正投影与多条栅线中的相应一条栅线的第一栅线凸起在衬底基板上的正投影至少部分地重叠。第二部分在衬底基板上的正投影与多条栅线中的相应一条栅线的第二栅线凸起在衬底基板上的正投影至少部分地重叠。

Description

阵列基板、显示器装置和制造阵列基板的方法
技术领域
本发明涉及显示技术，更具体地，涉及阵列基板、显示器装置和制造阵列基板的方法。
背景技术
诸如液晶显示器(LCD)装置和有机发光二极管(OLED)显示器装置的显示器装置已经被广泛使用。LCD显示器装置和OLED显示器装置使用薄膜晶体管(TFT)来控制显示面板中的像素。TFT的示例包括非晶硅TFT、多晶硅TFT、单晶硅TFT和金属氧化物TFT。薄膜晶体管的特性和性能影响显示面板的显示质量。
发明内容
一方面，本发明提供了一种具有多个子像素的阵列基板，所述阵列基板包括相互交叉的多条栅线和多条数据线，其中，在所述多个子像素中的相应一个子像素中，阵列基板包括衬底基板；和位于衬底基板上的薄膜晶体管，其中，薄膜晶体管包括栅极、源极和漏极，其中，漏极包括第一部分、第二部分和连接第一部分与第二部分的第三部分，其中，第一部分在衬底基板上的正投影与所述多条栅线中的相应一条栅线的第一栅线凸起在衬底基板上的正投影至少部分地重叠，其中，第二部分在所述衬底基板上的正投影与所述多条栅线中的所述相应一条栅线的第二栅线凸起在所述衬底基板上的正投影至少部分地重叠，其中，第三部分在所述衬底基板上的正投影与所述多条栅线在所述衬底基板上的正投影不重叠。
可选地，第二栅线凸起沿着从第一栅线凸起到第二栅线凸起的方向具有裕量(margin)，其中，裕量邻接第二栅线凸起的重叠部分，其中，第二栅线凸起的重叠部分在衬底基板上的正投影与第二部分在衬底基板上的正投影重叠，并且其中，第二栅线凸起的重叠部分和裕量沿着从第一栅线凸起到第二栅线凸起的方向被布置。
可选地，多条栅线沿着第一方向被布置，其中，多条数据线沿着第二方向被布置，并且其中，从第一栅线凸起到第二栅线凸起的方向基本平行于第一方向和第二方向之一。
可选地，薄膜晶体管还包括有源层，其中，第一栅线凸起包括作为整体部分的栅极，其中，栅极在衬底基板上的正投影与有源层在衬底基板上的正投影至少部分地重叠，并且其中，第二栅线凸起在衬底基板上的正投影与有源层在衬底基板上的正投影不重叠。
可选地，漏极还包括第四部分和第五部分，其中，第四部分在衬底基板上的正投影与多条栅线中相应一条栅线的第三栅线凸起在衬底基板上的正投影至少部分地重叠，并且其中，第五部分在衬底基板上的正投影与多条栅线在衬底基板上的正投影不重叠。
可选地，第二栅线凸起沿着从第一栅线凸起到第二栅线凸起的方向具有第一裕量，其中，第三栅线凸起沿着从第一栅线凸起到第三栅线凸起的方向具有第二裕量，其中，第一裕量邻接第二栅线凸起的第一重叠部分，其中，第二栅线凸起的第一重叠部分在衬底基板上的正投影与第二部分在衬底基板上的正投影重叠，其中，第二裕量邻接第三栅线凸起的第二重叠部分，其中，第三栅线凸起的第二重叠部分在衬底基板上的正投影与第四部分在衬底基板上的正投影重叠，其中，第二栅线凸起的第一重叠部分和第一裕量沿着从第一栅线凸起到第二栅线凸起的方向被布置，并且其中，第三栅线凸起的第二重叠部分和第二裕量沿着从第一栅线凸起到第三栅线凸起的方向被布置。
可选地，多条栅线沿着第一方向被布置，其中，多条数据线沿着第二方向布置，其中，从第一栅线凸起到第二栅线凸起的方向基本平行于第一方向，并且其中，从第一栅线凸起到第三栅线凸起的方向基本平行于第二方向。
可选地，薄膜晶体管还包括有源层，其中，第一栅线凸起包括作为整体部分的栅极；栅极在衬底基板上的正投影与有源层在衬底基板上的正投影至少部分地重叠；并且其中，第二栅线凸起和第三栅线凸起在衬底基板上的正投影与有源层在衬底基板上的正投影不重叠。
可选地，在多个子像素中的相应一个子像素中，阵列基板还包括像素电极；以及像素电极和漏极之间的钝化层，其中，像素电极延伸穿过钝化层，以电连接到漏极的第三部分。
可选地，在多个子像素中的相应一个子像素中，阵列基板还包括像素电极；以及像素电极和漏极之间的钝化层，其中，像素电极延伸穿过钝化层，以电连接到漏极的第二部分。
可选地，在多个子像素中的相应一个子像素中，阵列基板还包括像素电极；以及像素电极和漏极之间的钝化层，其中，像素电极延伸穿过钝化层，以分别电连接到漏极的第三部分和漏极的第五部分。
可选地，源极在衬底基板上的正投影与第一栅线凸起在衬底基板上的正投影至少部分地重叠，并且与第二栅线凸起在衬底基板上的正投影不重叠。
可选地，衬底基板上的第一栅线凸起、第二栅线凸起和多条栅线中的相应一条栅线的主体是整体结构的多个部分，其中，第一栅线凸起和第二栅线凸起分别连接到多条栅线中的相应一条栅线的主体，并且其中，第一栅线凸起和第二栅线凸起被间隙间隔开。
可选地，第三部分至少部分位于对应于间隙的区域中。
可选地，在衬底基板上的第一栅线凸起、第二栅线凸起、第三栅线凸起和多条栅线中的相应一条栅线的主体是整体结构的多个部分，其中，第一栅线凸起、第二栅线凸起和第三栅线凸起分别连接到多条栅线中的相应一条栅线的主体，其中，第一栅线凸起和第二栅线凸起被第一间隙间隔开，并且其中，第一栅线凸起和第三栅线凸起被第二间隙间隔开。
可选地，第三部分至少部分地位于对应于第一间隙的区域中；并且第五部分至少部分地位于对应于第二间隙的区域中。
另一方面，本发明提供了一种显示器装置，包括本文描述的或通过本文描述的方法制造的阵列基板，以及连接到阵列基板的一个或多个集成电路。
在另一方面，本发明提供了一种制造具有多个子像素的阵列基板的方法，包括形成相互交叉的多条栅线和多条数据线，其中，该方法包括在多个子像素中的相应一个子像素中，在衬底基板上形成薄膜晶体管，其中，形成薄膜晶体管的步骤包括形成栅极、形成源极和形成漏极，其中，漏极被形成为包括第一部分、第二部分和连接第一部分与第二部分的第三部分，其中，第一部分在衬底基板上的正投影与多条栅线中的相应一条栅线的第一栅线凸起在衬底基板上的正投影至少部分地重叠，从而形成第一重叠区域，其中，第二部分在衬底基板上的正投影与多条栅线中的相应一条栅线的第二栅线凸起在衬底基板上的正投影至少部分地重叠，从而形成第二重叠区域，并且其中，第三部分在衬底基板上的正投影与多条栅线在衬底基板上的正投影不重叠。
在另一方面，本发明提供了一种制造第一阵列基板和第二阵列基板的方法，其中，第一阵列基板和第二阵列基板中的每一个都根据本文描述的方法被制造，其中，在制造第一阵列基板期间，用于将漏极图案化的掩模板在第一位置对齐，并且在制造第二阵列基板期间，在第二位置对齐，其中，第二位置不同于第一位置，并且从第一位置偏移等于或小于阈值的距离，并且其中，在制造第一阵列基板期间和在制造第二阵列基板期间，包括第一重叠区域和第二重叠区域的总重叠区域基本相同。
可选地，在第一阵列基板中，第二栅线凸起沿着从第一栅线凸起到第二栅线凸起的方向具有裕量，其中，裕量邻接第二栅线凸起的重叠部分，其中，第二栅线凸起的重叠部分在衬底基板上的正投影与第二部分在衬底基板上的正投影重叠，其中，第二栅线凸起的重叠部分和裕量沿着从第一栅线凸起到第二栅线凸起的方向被布置，其中，阈值是沿着从第一栅线凸起到第二栅线凸起的方向的裕量长度。
附图说明
以下附图仅仅是用于根据各种公开的实施例的示例性目的的示例，并不旨在限制本发明的范围。
图1是根据本公开的一些实施例中阵列基板的多个子像素中的相应一个的平面图。
图2是沿着图1中的A-A’线的剖视图。
图3是图1的阵列基板中的漏极和多条栅线中的相应一条栅线的放大平面图。
图4A和图4B示出了无论漏极和多条栅线中的相应一条栅线之间的相对位置偏移如何，在漏极和多条栅线中的相应一条栅线之间形成的寄生电容保持基本相同。
图5是根据本公开的一些实施例中阵列基板的多个子像素中的相应一个子像素的平面图。
图6是沿着图5中B-B’线的剖视图。
图7是图5的阵列基板中的漏极和多条栅线中的相应一条栅线的放大平面图。
图8A和图8B示出了无论漏极和多条栅线中的相应一条栅线之间的相对位置偏移如何，在漏极和多条栅线中的相应一条栅线之间形成的寄生电容保持基本相同。
图9是根据本公开的一些实施例中阵列基板的多个子像素中的相应一个子像素的平面图。
图10是沿着图9中的C-C’线的剖视图。
图11是图9的阵列基板中的漏极和多条栅线中的相应一条栅线的放大平面图。
图12A和12B示出了无论漏极和多条栅线中的相应一条栅线之间的相对位置偏移如何，在漏极和多条栅线中的相应一条栅线之间形成的寄生电容保持基本相同。
图13是根据本公开的一些实施例中的阵列基板的多个子像素中的相应一个子像素的平面图。
图14是沿着图13中的E-E’线的剖视图。
图15是沿着图13中的F-F’线的剖视图。
图16是图13的阵列基板中的漏极和多条栅线中的相应一条栅线的放大平面图。
图17A和图17B示出了无论漏极和多条栅线中的相应一条栅线之间的相对位置偏移如何，在漏极和多条栅线中的相应一条栅线之间形成的寄生电容保持基本相同。
图18A和图18B示出了根据本公开的一些实施例中制造第一阵列基板和第二阵列基板的处理。
具体实施方式
现在将参照以下实施例更具体地描述本公开。需注意，以下对一些实施例的描述仅出于示意和描述的目的而呈现于此。其不旨在是穷尽性的或者被限制为所公开的确切形式。
在传统的阵列基板中，薄膜晶体管的漏极、栅绝缘层和栅极形成寄生电容。考虑到上述寄生电容，薄膜晶体管被设计成具有某些特性。然而，在制造阵列基板的操作中，对用于制造阵列基板组件的各种掩模板进行对齐的操作中存在对齐误差。例如，对用于制造漏极的掩模板进行对齐的操作中的对齐误差将导致漏极和栅极之间的相对位置偏移，导致上述寄生电容的变化。由于寄生电容偏离了设计薄膜晶体管时使用的值，相对位置偏移导致薄膜晶体管特性的变化，因此不利地影响具有阵列基板的显示面板的显示质量。
因此，本公开尤其提供了一种阵列基板、显示器装置和制造阵列基板的方法，其中，所述方法基本上消除了由于现有技术的限制和缺点导致的一个或多个问题。在一个方面，本公开提供了一种具有多个子像素的阵列基板。阵列基板包括相互交叉的多条栅线和多条数据线。在一些实施例中，在多个子像素中的相应一个子像素中，阵列基板包括衬底基板和衬底基板上的薄膜晶体管。薄膜晶体管包括栅极、源极和漏极。可选地，漏极包括第一部分、第二部分和连接第一部分与第二部分的第三部分。可选地，第一部分在衬底基板上的正投影与多条栅线中的相应一条栅线的第一栅线凸起在衬底基板上的正投影至少部分地重叠。可选地，第二部分在衬底基板上的正投影与多条栅线中的相应一条栅线的第二栅线凸起在衬底基板上的正投影至少部分地重叠。可选地，第三部分在衬底基板上的正投影与多条栅线在衬底基板上的正投影不重叠。
图1是根据本公开的一些实施例中阵列基板的多个子像素中的相应一个子像素的平面图。图2是沿着图1中的A-A’线的剖视图。图3是图1的阵列基板中的漏极和多条栅线中的相应一条栅线的放大平面图。参照图1至图3，阵列基板包括相互交叉的多条栅线GL和多条数据线DL，其中，所述多条栅线GL和所述多条数据线DL限定多个子像素Sp(位于由稀疏虚线包围的框中)。多条栅线GL沿着第一方向布置，并且多条数据线DL沿着第二方向布置。可选地，多条栅线GL中的每条栅线GL沿着第二方向延伸，并且多条数据线DL中的每条数据线DL沿该第一方向延伸。
在多个子像素Sp中的相应一个子像素Sp中，阵列基板包括衬底基板10和衬底基板10上的薄膜晶体管(位于由密集虚线包围的框中)。薄膜晶体管包括有源层ACT、栅极G、源极S、漏极D和在有源层ACT和栅极G之间的栅绝缘层20。源极S电连接到有源层ACT的源极接触部分，漏极D电连接到有源层ACT的漏极接触部分。可选地，如图2所示，栅极G在衬底基板10上的正投影与有源层ACT在衬底基板10上的正投影基本重叠(例如，共同延伸)。
参照图3，多条栅线GL中的相应一条栅线GL包括主体MB、第一栅线凸起GLP1和第二栅线凸起GLP2。主体MB、第一栅线凸起GLP1和第二栅线凸起GLP2是整体结构的多个部分。参照图2和图3，在一些实施例中，第一栅线凸起GLP1和第二栅线凸起GLP2由间隙GP隔开，其中，间隙GP由栅绝缘层20填充。第一栅线凸起GLP1和第二栅线凸起GLP2位于主体MB的同一侧，第一栅线凸起GLP1和第二栅线凸起GLP2中的每一个沿着远离主体MB的方向从主体MB突出。可选地，如图2和图3所示，栅极G是第一栅线凸起GLP1的整体部分。例如，与有源层ACT对应的第一栅线凸起GLP1的整体部分被认为是栅极G，栅极G在衬底基板10上的正投影与有源层ACT在衬底基板10上的正投影基本重叠(例如，共同延伸)。
参照图2和图3，在一些实施例中，漏极D包括第一部分D1、第二部分D2和连接第一部分D1与第二部分D2的第三部分D3。可选地，第一部分D1在衬底基板10上的正投影与多条栅线GL中的相应一条栅线GL的第一栅线凸起GLP1在衬底基板10上的正投影至少部分地重叠。在一个示例中，第一部分D1在衬底基板10上的整个正投影被多条栅线GL中的相应一条栅线GL的第一栅线凸起GLP1在衬底基板10上的正投影覆盖。可选地，第二部分D2在衬底基板10上的正投影与多条栅线GL中的相应一条栅线GL的第二栅线凸起GLP2在衬底基板10上的正投影至少部分地重叠。在一个示例中，第二部分D2在衬底基板10上的整个正投影被多条栅线GL中的相应一条栅线GL的第二栅线凸起GLP2在衬底基板10上的正投影覆盖。可选地，第三部分D3在衬底基板10上的正投影与多条栅线GL在衬底基板10上的正投影不重叠。在一个示例中，第三部分D3在衬底基板10上的正投影与多条栅线GL中的相应一条栅线GL的第一栅线凸起GLP1在衬底基板10上的正投影不重叠，并且与多条栅线GL中的相应一条栅线GL的第二栅线凸起GLP2在衬底基板10上的正投影不重叠。在另一示例中，第三部分D3与将第一栅线凸起GLP1和第二栅线凸起GLP2间隔开的间隙GP对应。
参照图2和图3，在一些实施例中，第二栅线凸起GLP2沿着从第一栅线凸起GLP1到第二栅线凸起GLP2的方向具有裕量(margin)M。裕量M邻接第二栅线凸起GLP2的重叠部分olp。如图2和图3所示，第二栅线凸起GLP2的重叠部分olp是第二栅线凸起GLP2在衬底基板10上的正投影与第二部分D2在衬底基板10上的正投影完全重叠的部分。第二栅线凸起GLP2的重叠部分olp和裕量M沿着从第一栅线凸起GLP1到第二栅线凸起GLP2的方向(例如，沿着第二方向)布置。
参照图1和图2，在一些实施例中，在多个子像素Sp中的相应一个子像素Sp中，阵列基板还包括在源极S和漏极D的远离衬底基板10的一侧上的钝化层30，以及在钝化层30的远离衬底基板10的一侧上的像素电极PE。可选地，像素电极PE延伸穿过钝化层30，以电连接到漏极D的第三部分D3。阵列基板具有延伸穿过钝化层30的通孔V，像素电极PE通过延伸穿过钝化层30的通孔V连接到漏极D的第三部分D3。
在一些实施例中，如图1至图3所示，多条栅线GL沿着第一方向布置，多条数据线DL沿着第二方向布置，并且从第一栅线凸起GLP1到第二栅线凸起GLP2的方向基本上平行于第二方向。可选地，第一部分D1、第二部分D2和第三部分D3沿着基本平行于第二方向的方向布置。如本文所用，术语“基本平行”是指两个方向之间的夹角在0度至约15度(例如，0度至约1度、约1度至约2度、约2度至约5度、约5度至约10度、约10度至约15度，或约0度)的范围内的两个方向。
在一些实施例中，第一栅线凸起GLP1在衬底基板10上的正投影与有源层ACT在衬底基板10上的正投影至少部分地重叠；并且第二栅线凸起GLP2在衬底基板10上的正投影与有源层ACT在衬底基板10上的正投影不重叠。可选地，如上所述，第一栅线凸起GLP1包括作为整体部分的栅极G，栅极G在衬底基板10上的正投影与有源层ACT在衬底基板10上的正投影至少部分地重叠(例如，基本重叠)。
在本阵列基板中，漏极D、栅绝缘层20和多条栅线GL(包括栅极G)中的相应一条栅线GL形成寄生电容。在一些实施例中，无论漏极D和多条栅线GL中的相应的一条栅线之间的相对位置偏移(例如，由于在制造漏极D的操作中使用的掩模板的对齐误差)如何，寄生电容保持基本相同。图4A和图4B示出了无论漏极和多条栅线中的相应一条栅线之间的相对位置偏移如何，在漏极和多条栅线中的相应一条栅线之间形成的寄生电容保持基本相同。参照图4A，制造第一阵列基板，漏极D位于相对于第一栅线凸起GLP1和第二栅线凸起GLP2的第一位置。参照图4B，制造第二阵列基板，漏极D位于相对于第一栅线凸起GLP1和第二栅线凸起GLP2的第二位置。如图4A和图4B所示，第二位置相对于第一位置偏移，这可能是由于用于制造漏极D的掩模板和/或用于制造第一栅线凸起GLP1和第二栅线凸起GLP2的掩模板的对齐误差。如本文所用，术语“基本相同””是指两个值之间的差不超过基值(例如，两个值中的一个值)的10％，例如，不超过基值的8％、不超过基值的6％、不超过基值的4％、不超过基值的2％、不超过基值的1％、不超过基值的0.5％、不超过基值的0.1％、不超过基值的0.05％，和不超过基值的0.01％。
参照图4A，漏极D的第一部分D1在衬底基板上的正投影与多条栅线中的相应一条栅线的第一栅线凸起GLP1在衬底基板上的正投影重叠，从而形成第一重叠区域OA1；漏极D的第二部分D2在衬底基板上的正投影与多条栅线中的相应一条栅线的第二栅线凸起GLP2在衬底基板上的正投影重叠，从而形成第二重叠区域OA2。参照图4B，由于漏极D和第一栅线凸起GLP1之间的相对位置偏移以及漏极D和第二栅线凸起GLP2之间的相对位置偏移，第一重叠区域OA1减小，第二重叠区域OA2增大。然而，在图4A中的第一阵列基板和图4B中的第二阵列基板之间，包括第一重叠区域OA1和第二重叠区域OA2的总重叠区域保持基本相同。结果是，漏极D和多条栅线中的相应一条栅线之间的寄生电容保持基本相同。本阵列基板及其制造方法可以确保寄生电容保持基本不变，避免寄生电容的变化对薄膜晶体管特性(例如，阈值电压)的不利影响。
图5是根据本公开的一些实施例中的阵列基板的多个子像素中的相应一个子像素的平面图。图6是沿着图5中B-B’线的剖视图。图7是图5的阵列基板中的漏极和多条栅线中的相应一条栅线的放大平面图。参照图5至图7，阵列基板包括相互交叉的多条栅线GL和多条数据线DL，其中，所述多条栅线GL和所述多条数据线DL限定多个子像素Sp(位于由稀疏虚线包围的框中)。多条栅线GL沿着第一方向布置，并且多条数据线DL沿着第二方向布置。可选地，多条栅线GL中的每条栅线GL沿着第二方向延伸，并且多条数据线DL中的每条数据线DL沿着第一方向延伸。图5至图7的阵列基板与图1至图3的阵列基板的不同之处至少在于，在图5至图7的阵列基板中，从第一栅线凸起GLP1到第二栅线凸起GLP2的方向基本上平行于第一方向(例如，平行于多条数据线DL)；然而，在图1至图3的阵列基板中，从第一栅线凸起GLP1到第二栅线凸起GLP2的方向基本上平行于第二方向(例如，平行于多条栅线GL)。可选地，第一部分D1、第二部分D2和第三部分D3沿着基本平行于第一方向的方向布置。
参照图6，多条栅线GL中的相应一条栅线GL包括主体MB、第一栅线凸起GLP1和第二栅线凸起GLP2。主体MB、第一栅线凸起GLP1和第二栅线凸起GLP2是整体结构的多个部分。参照图6和图7，在一些实施例中，第一栅线凸起GLP1和第二栅线凸起GLP2由间隙GP隔开，其中，间隙GP由栅绝缘层20填充。第一栅线凸起GLP1和第二栅线凸起GLP2位于主体MB的同一侧，第一栅线凸起GLP1沿着远离主体MB的方向从主体MB凸出，第二栅线凸起GLP2位于第一栅线凸起GLP1远离主体MB的一侧。可选地，如图6和图7所示，栅极G是第一栅线凸起GLP1的整体部分。例如，与有源层ACT对应的第一栅线凸起GLP1的整体部分被认为是栅极G，栅极G在衬底基板10上的正投影与有源层ACT在衬底基板10上的正投影基本重叠(例如，共同延伸)。
参照图6和图7，在一些实施例中，第一部分D1在衬底基板10上的正投影与多条栅线GL中的相应一条栅线GL的第一栅线凸起GLP1在衬底基板10上的正投影至少部分地重叠，并且第二部分D2在衬底基板10上的正投影与多条栅线GL中的相应一条栅线GL的第二栅线凸起GLP2在衬底基板10上的正投影至少部分地重叠。可选地，第一部分D1在衬底基板10上的整个正投影被多条栅线GL中的相应一条栅线GL的第一栅线凸起GLP1在衬底基板10上的正投影覆盖，并且第二部分D2在衬底基板10上的整个正投影被多条栅线GL中的相应一条栅线GL的第二栅线凸起GLP2在衬底基板10上的正投影覆盖。可选地，第三部分D3在衬底基板10上的正投影与多条栅线GL(包括第一栅线凸起GLP1和第二栅线凸起GLP2)在衬底基板10上的正投影不重叠。在另一个示例中，第三部分D3与将第一栅线凸起GLP1和第二栅线凸起GLP2间隔开的间隙GP对应。第一栅线凸起GLP1和第二栅线凸起GLP2在间隙GP的一侧彼此连接。
参照图6和图7，在一些实施例中，第二栅线凸起GLP2沿着从第一栅线凸起GLP1到第二栅线凸起GLP2的方向具有裕量M。裕量M邻接第二栅线凸起GLP2的重叠部分olp。第二栅线凸起GLP2的重叠部分olp是第二栅线凸起GLP2在衬底基板10上的正投影与第二部分D2在衬底基板10上的正投影完全重叠的部分。第二栅线凸起GLP2的重叠部分olp和裕量M沿着从第一栅线凸起GLP1到第二栅线凸起GLP2的方向(例如，沿着第一方向)布置。
在一些实施例中，第一栅线凸起GLP 1在衬底基板10上的正投影与有源层ACT在衬底基板10上的正投影至少部分地重叠；并且第二栅线凸起GLP2在衬底基板10上的正投影与有源层ACT在衬底基板10上的正投影不重叠。可选地，第一栅线凸起GLP1包括作为整体部分的栅极G，栅极G在衬底基板10上的正投影与有源层ACT在衬底基板10上的正投影至少部分地重叠(例如，基本重叠)。
参照图5和图6，在一些实施例中，像素电极PE延伸穿过钝化层30，以电连接到漏极D的第三部分D3。阵列基板具有延伸穿过钝化层30的通孔V，像素电极PE通过延伸穿过钝化层30的通孔V连接到漏极D的第三部分D3。
图8A和图8B示出了无论漏极和多条栅线中的相应一条栅线之间的相对位置偏移如何，在漏极和多条栅线中的相应一条栅线之间形成的寄生电容保持基本相同。参照图8A，制造第一阵列基板，漏极D位于相对于第一栅线凸起GLP1和第二栅线凸起GLP2的第一位置；漏极D的第一部分D1在衬底基板上的正投影与多条栅线中的相应一条栅线的第一栅线凸起GLP1在衬底基板上的正投影重叠，从而形成第一重叠区域OA1；漏极D的第二部分D2在衬底基板上的正投影与多条栅线中的相应一条栅线的第二栅线凸起GLP2在衬底基板上的正投影重叠，从而形成第二重叠区域OA2。参照图8B，制造第二阵列基板，漏极D位于相对于第一栅线凸起GLP1和第二栅线凸起GLP2的第二位置。如图8A和图8B所示，第二位置相对于第一位置偏移。参照图8A和图8B，由于漏极D和第一栅线凸起GLP1之间的相对位置偏移以及漏极D和第二栅线凸起GLP2之间的相对位置偏移，第一重叠区域OA1减小，第二重叠区域OA2增大。然而，在第一阵列基板和第二阵列基板之间，包括第一重叠区域OA1和第二重叠区域OA2的总重叠区域保持基本相同。结果是，漏极D和多条栅线中的相应一条栅线之间的寄生电容保持基本相同。
图9是根据本公开的一些实施例中的阵列基板的多个子像素中的相应一个子像素的平面图。图10是沿着图9中的C-C’线的剖视图。图11是图9的阵列基板中的漏极和多条栅线中的相应一条栅线的放大平面图。图12A和图12B示出了无论漏极和多条栅线中的相应一条栅线之间的相对位置偏移如何，在漏极和多条栅线中的相应一条栅线之间形成的寄生电容保持基本相同。图9至图11中的阵列基板与图5至图7中的阵列基板的不同之处至少在于，在图9至图11中，将第一栅线凸起GLP1和第二栅线凸起GLP2间隔开的间隙GP是闭合间隙，而在图5至图7中，将第一栅线凸起GLP1和第二栅线凸起GLP2间隔开的间隙GP是开放间隙。第一栅线凸起GLP1和第二栅线凸起GLP2在间隙GP的两侧彼此连接。
参照图9和图10，像素电极PE延伸穿过钝化层30，以电连接到漏极D的第二部分D2。阵列基板具有延伸穿过钝化层30的通孔V，像素电极PE通过延伸穿过钝化层30的通孔V连接到漏极D的第二部分D2。
在一些实施例中，漏极包括第一部分、第二部分、第三部分、第四部分和第五部分。多条栅线中的相应一条栅线包括第一栅线凸起、第二栅线凸起和第三栅线凸起。图13是根据本公开的一些实施例中的阵列基板的多个子像素中的相应一个子像素的平面图。图14是沿着图13中的E-E’线的剖视图。图15是沿着图13中的F-F’线的剖视图。图16是图13的阵列基板中的漏极和多条栅线中的相应一条栅线的放大平面图。参照图13至16，在一些实施例中，漏极D包括第一部分D1、第二部分D2、第三部分D3、第四部分D4和第五部分D5。多条栅线GL中的相应一条栅线GL包括主体MB、第一栅线凸起GLP1、第二栅线凸起GLP2和第三栅线凸起GLP3。主体MB、第一栅线凸起GLP1、第二栅线凸起GLP2和第三栅线凸起GLP3是整体结构的多个部分。
参照图14和图16，在一些实施例中，第一栅线凸起GLP1和第二栅线凸起GLP2由第一间隙GP1隔开，第一栅线凸起GLP1和第三栅线凸起GLP3由第二间隙GP2隔开。第一间隙GP1和第二间隙GP2由栅绝缘层20填充。第一栅线凸起GLP1和第二栅线凸起GLP2在主体MB的同一侧，第一栅线凸起GLP1和第二栅线凸起GLP2中的每一个沿着远离主体MB的方向从主体MB凸出。第一栅线凸起GLP1和第三栅线凸起GLP3位于主体MB的同一侧，第一栅线凸起GLP1沿着远离主体MB的方向从主体MB凸出，第三栅线凸起GLP3位于第一栅线凸起GLP1的远离主体MB的一侧。可选地，如图14至图16所示，栅极G是第一栅线凸起GLP1的整体部分。例如，与有源层ACT对应的第一栅线凸起GLP1的整体部分被认为是栅极G，栅极G在衬底基板10上的正投影与有源层ACT在衬底基板10上的正投影基本重叠(例如，共同延伸)。
参照图14至图16，在一些实施例中，漏极D包括第一部分D1、第二部分D2、连接第一部分D1与第二部分D2的第三部分D3、第四部分D4和连接第一部分D1与第四部分D4的第五部分D5。在一些实施例中，第一部分D1在衬底基板10上的正投影与多条栅线GL中的相应一条栅线GL的第一栅线凸起GLP1在衬底基板10上的正投影至少部分地重叠；第二部分D2在衬底基板10上的正投影与多条栅线GL中的相应一条栅线GL的第二栅线凸起GLP2在衬底基板10上的正投影至少部分地重叠；并且第四部分D4在衬底基板10上的正投影与多条栅线GL中的相应一条栅线GL的第三栅线凸起GLP3在衬底基板10上的正投影至少部分地重叠。可选地，第一部分D1在衬底基板10上的整个正投影被多条栅线GL中的相应一条栅线GL的第一栅线凸起GLP1在衬底基板10上的正投影覆盖；第二部分D2在衬底基板10上的整个正投影被多条栅线GL中的相应一条栅线GL的第二栅线凸起GLP2在衬底基板10上的正投影覆盖；并且第三部分D3在衬底基板10上的整个正投影被多条栅线GL中的相应一条栅线GL的第三栅线凸起GLP3在衬底基板10上的正投影覆盖。
可选地，第三部分D3在衬底基板10上的正投影与多条栅线GL(包括第一栅线凸起GLP1、第二栅线凸起GLP2和第三栅线凸起GLP3)在衬底基板10上的正投影不重叠；并且第五部分D5在衬底基板10上的正投影与多条栅线GL(包括第一栅线凸起GLP1、第二栅线凸起GLP2和第三栅线凸起GLP3)在衬底基板10上的正投影不重叠。
可选地，第三部分D3与将第一栅线凸起GLP1和第二栅线凸起GLP2间隔开的第一间隙GP1对应；第五部分D5与将第一栅线凸起GLP1和第三栅线凸起GLP3间隔开的第二间隙GP2对应。第一栅线凸起GLP1和第二栅线凸起GLP2在第一间隙GP1的一侧彼此连接；并且第一栅线凸起GLP1和第三栅线凸起GLP3在第二间隙GP2的一侧彼此连接。
参照图14至图16，在一些实施例中，第二栅线凸起GLP2沿着从第一栅线凸起GLP1到第二栅线凸起GLP2的方向具有第一裕量M1；并且第三栅线凸起GLP3沿着从第一栅线凸起GLP1到第三栅线凸起GLP3的方向具有第二裕量M2。第一裕量M1邻接第二栅线凸起GLP2的第一重叠部分olp1，第二裕量M2邻接第三栅线凸起GLP3的第二重叠部分olp2。如图14和图16所示，第二栅线凸起GLP2的第一重叠部分olp1是第二栅线凸起GLP2在衬底基板10上的正投影与第二部分D2在衬底基板10上的正投影完全重叠的部分。第二栅线凸起GLP2的第一重叠部分olp1和第一裕量M1沿着从第一栅线凸起GLP1到第二栅线凸起GLP2的方向(例如，沿着第二方向)布置。第三栅线凸起GLP3的第二重叠部分olp2是第三栅线凸起GLP3在衬底基板10上的正投影与第四部分D4在衬底基板10上的正投影完全重叠的部分。第三栅线凸起GLP3的第二重叠部分olp2和第二裕量M2沿着从第一栅线凸起GLP1到第三栅线凸起GLP3的方向(例如，沿着第一方向)布置。
参照图13至图15，在一些实施例中，在多个子像素Sp中的相应一个像素Sp中(在由稀疏虚线包围的框中)，阵列基板还包括在源极S和漏极D的远离衬底基板10的一侧上的钝化层30，以及在钝化层30的远离衬底基板10的一侧上的像素电极PE。可选地，像素电极PE延伸穿过钝化层30，以电连接到漏极D的第三部分D3，并且电连接到漏极D的第五部分D5。阵列基板具有延伸穿过钝化层30的第一通孔V1，像素电极PE通过延伸穿过钝化层30的第一通孔V1连接到漏极D的第三部分D3。阵列基板具有延伸穿过钝化层30的第二通孔V2，像素电极PE通过延伸穿过钝化层30的第二通孔V2连接到漏极D的第五部分D5。
在一些实施例中，第一栅线凸起GLP1在衬底基板10上的正投影与有源层ACT在衬底基板10上的正投影至少部分地重叠；第二栅线凸起GLP2在衬底基板10上的正投影与有源层ACT在衬底基板10上的正投影不重叠；并且第三栅线凸起GLP3在衬底基板10上的正投影与有源层ACT在衬底基板10上的正投影不重叠。可选地，第一栅线凸起GLP1包括作为整体部分的栅极G，栅极G在衬底基板10上的正投影与有源层ACT在衬底基板10上的正投影至少部分地重叠(例如，基本重叠)。
在一些实施例中，如图13至图16所示，多条栅线GL沿第一方向布置，多条数据线DL沿第二方向布置。可选地，从第一栅线凸起GLP1到第二栅线凸起GLP2的方向基本平行于第二方向；并且从第一栅线凸起GLP1到第三栅线凸起GLP2的方向基本平行于第一方向。可选地，第一部分D1、第二部分D2和第三部分D3沿着基本平行于第二方向的方向布置；并且第一部分D1、第四部分D4和第五部分D5沿着基本平行于第一方向的方向布置。
图17A和图17B示出了无论漏极和多条栅线中的相应一条栅线之间的相对位置偏移如何，在漏极和多条栅线中的相应一条栅线之间形成的寄生电容保持基本相同。参照图17A，制造第一阵列基板，漏极D位于相对于第一栅线凸起GLP1、第二栅线凸起GLP2和第三栅线凸起GLP3的第一位置；漏极D的第一部分D1在衬底基板上的正投影与多条栅线中的相应一条栅线的第一栅线凸起GLP1在衬底基板上的正投影重叠，从而形成第一重叠区域OA1；漏极D的第二部分D2在衬底基板上的正投影与多条栅线中的相应一条栅线的第二栅线凸起GLP2在衬底基板上的正投影重叠，从而形成第二重叠区域OA2；并且漏极D的第四部分D4在衬底基板上的正投影与多条栅线中的相应一条栅线的第三栅线凸起GLP3在衬底基板上的正投影重叠，从而形成第三重叠区域OA3。参照图17B，制造第二阵列基板，漏极D位于相对于第一栅线凸起GLP1、第二栅线凸起GLP2和第三栅线凸起GLP3的第二位置。如图17A和图17B所示，第二位置相对于第一位置偏移。参照图17A和图17B，由于漏极D和第一栅线凸起GLP1之间的相对位置偏移、漏极D和第二栅线凸起GLP2之间的相对位置偏移以及漏极D和第三栅线凸起GLP3之间的相对位置偏移，第一重叠区域OA1减少，第二重叠区域OA2增加，第三重叠区域OA3增加。然而，在第一阵列基板和第二阵列基板之间，包括第一重叠区域OA1、第二重叠区域OA2和第三重叠区域OA3的总重叠区域保持基本相同。结果是，漏极D和多条栅线中的相应一条栅线之间的寄生电容保持基本相同。
参照图2、图6、图10和图14，在一些实施例中，源极S在衬底基板上的正投影与第一栅线凸起GLP1在衬底基板10上的正投影至少部分地重叠，并且与第二栅线凸起GLP2在衬底基板10上的正投影不重叠。参照图14，可选地，源极S在衬底基板上的正投影至少部分地与第一栅线凸起GLP1在衬底基板10上的正投影重叠，与第二栅线凸起GLP2在衬底基板10上的正投影不重叠，并且与第三栅线凸起GLP3在衬底基板10上的正投影不重叠。
在另一方面，本公开还提供了一种包括本文所描述的阵列基板或通过本文所描述的方法制造的阵列基板的显示器装置，以及连接到阵列基板的一个或多个集成电路。可选地，显示器装置是液晶显示器装置。可选地，显示器装置是有机发光二极管显示器装置。适当的显示器装置的示例包括但不限于电子纸、移动电话、平板电脑、电视、监视器、笔记本电脑、数码相册、GPS等。
另一方面，本公开提供了一种制造具有多个子像素的阵列基板的方法。在一些实施例中，该方法包括在衬底基板上形成相互交叉的多条栅线和多条数据线。在一些实施例中，该方法包括在多个子像素的相应一个子像素中，在衬底基底上形成薄膜晶体管，其中，形成薄膜晶体管的步骤包括形成栅极、形成源极和形成漏极。可选地，漏极被形成为包括第一部分、第二部分和连接第一部分与第二部分的第三部分。可选地，第一部分在衬底基板上的正投影与多条栅线中的相应一条栅线的第一栅线凸起在衬底基板上的正投影至少部分地重叠，从而形成第一重叠区域。可选地，第二部分在衬底基板上的正投影与多条栅线中的相应一条栅线的第二栅线凸起在衬底基板上的正投影至少部分地重叠，从而形成第二重叠区域。可选地，第三部分在衬底基板上的正投影与多条栅线在衬底基板上的正投影不重叠。
在一些实施例中，第二栅线凸起被形成为沿着从第一栅线凸起到第二栅线凸起的方向具有裕量。可选地，裕量邻接第二栅线凸起的重叠部分，第二栅线凸起的重叠部分在衬底基板上的正投影与第二部分在衬底基板上的正投影重叠。可选地，第二栅线凸起的重叠部分和裕量沿着从第一栅线凸起到第二栅线凸起的方向布置。可选地，多条栅线被形成为沿着第一方向布置；多条数据线被形成为沿着第二方向布置；并且从第一栅线凸起到第二栅线凸起的方向基本平行于第一方向和第二方向之一。
在一些实施例中，形成薄膜晶体管的步骤还包括形成有源层，第一栅线凸起被形成为包括栅极作为第一栅线凸起的整体部分。可选地，栅极在衬底基板上的正投影至少部分地与有源层在衬底基板上的正投影重叠。可选地，第二栅线凸起在衬底基板上的正投影与有源层在衬底基板上的正投影不重叠。
在一些实施例中，形成漏极的步骤还包括形成第四部分和第五部分。可选地，第四部分在衬底基板上的正投影与多条栅线中的相应一条栅线的第三栅线凸起在衬底基板上的正投影至少部分地重叠。可选地，第五部分在衬底基板上的正投影与多条栅线在衬底基板上的正投影不重叠。
在一些实施例中，第二栅线凸起被形成为沿着从第一栅线凸起到第二栅线凸起的方向具有第一裕量；并且第三栅线凸起被形成为沿着从第一栅线凸起到第三栅线凸起的方向具有第二裕量。可选地，第一裕量邻接第二栅线凸起的第一重叠部分，其中，第二栅线凸起的第一重叠部分在衬底基板上的正投影与第二部分在衬底基板上的正投影重叠。可选地，第二裕量邻接第三栅线凸起的第二重叠部分，其中，第三栅线凸起的第二重叠部分在衬底基板上的正投影与第四部分在衬底基板上的正投影重叠。可选地，第二栅线凸起的第一重叠部分和第一裕量沿着从第一栅线凸起到第二栅线凸起的方向布置。可选地，第三栅线凸起的第二重叠部分和第二裕量沿着从第一栅线凸起到第三栅线凸起的方向布置。可选地，多条栅线被形成为沿着第一方向布置；多条数据线被形成为沿着第二方向布置；从第一栅线凸起到第二栅线凸起的方向基本平行于第一方向；并且从第一栅线凸起到第三栅线凸起的方向基本平行于第二方向。
在一些实施例中，形成薄膜晶体管的步骤还包括形成有源层。可选地，第一栅线凸起被形成为包括栅极作为第一栅线凸起的整体部分。可选地，栅极在衬底基板上的正投影与有源层在衬底基板上的正投影至少部分地重叠。可选地，第二栅线凸起和第三栅线凸起在衬底基板上的正投影与有源层在衬底基板上的正投影不重叠。
在一些实施例中，该方法还包括在多个子像素的相应一个子像素中形成像素电极；以及形成钝化层，该钝化层被形成在像素电极和漏极之间。可选地，像素电极被形成为延伸穿过钝化层，以电连接到漏极的第三部分。在一个示例中，该方法包括在形成像素电极之前，形成延伸穿过钝化层的通孔，并且像素电极被形成为通过延伸穿过钝化层的通孔连接到漏极的第三部分。
在一些实施例中，该方法还包括在多个子像素的相应一个子像素中形成像素电极；以及形成钝化层，该钝化层被形成在像素电极和漏极之间。可选地，像素电极被形成为延伸穿过钝化层，以电连接到漏极的第三部分。在一个示例中，该方法包括在形成像素电极之前，形成延伸穿过钝化层的通孔，并且像素电极被形成为通过延伸穿过钝化层的通孔连接到漏极的第三部分。
在一些实施例中，该方法还包括在多个子像素的相应一个中形成像素电极；以及形成钝化层，该钝化层被形成在像素电极和漏极之间。可选地，像素电极被形成为延伸穿过钝化层，以分别电连接到漏极的第三部分和漏极的第五部分。在一个示例中，该方法包括：在形成像素电极之前，形成分别延伸穿过钝化层的第一通孔和第二通孔，并且像素电极被形成为通过延伸穿过钝化层的第一通孔连接到漏极的第三部分并且被形成为通过延伸穿过钝化层的第二通孔连接到漏极的第五部分。
可选地，源极在衬底基板上的正投影与第一栅线凸起在衬底基板上的正投影至少部分地重叠，并且与第二栅线凸起在衬底基板上的正投影不重叠。
在一些实施例中，在衬底基板上的第一栅线凸起、第二栅线凸起和多条栅线中的相应一条栅线的主体被形成为整体结构的多个部分。可选地，第一栅线凸起和第二栅线凸起分别连接到多条栅线中的相应一条栅线的主体。可选地，第一栅线凸起和第二栅线凸起由间隙间隔开。可选地，第三部分至少部分地位于对应于间隙的区域中。
在一些实施例中，在衬底基板上的第一栅线凸起、第二栅线凸起、第三栅线凸起和多条栅线中的相应一条栅线的主体被形成为整体结构的多个部分。可选地，第一栅线凸起、第二栅线凸起和第三栅线凸起分别连接到多条栅线中的相应一条栅线的主体。可选地，第一栅线凸起和第二栅线凸起由第一间隙间隔开。可选地，第一栅线凸起和第三栅线凸起由第二间隙间隔开。可选地，第三部分至少部分位于对应于第一间隙的区域中；以及第五部分至少部分位于对应于第二间隙的区域中。
另一方面，本公开提供了一种制造第一阵列基板和第二阵列基板的方法，第一阵列基板和第二阵列基板中的每一个均根据上述方法被制造。在本方法中，第一阵列基板和第二阵列基板被制造成无论在制造第一阵列基板期间和在制造第二阵列基板期间漏极D和多条栅线GL中的相应一条栅线GL之间的相对位置偏移(例如，由于在制造漏极时使用的掩模板的对齐误差)如何，在漏极D和多条栅线中的相应一条栅线之间都具有基本相同的寄生电容，。因此，第一阵列基板和第二阵列基板中的薄膜晶体管的特性也保持基本不变，例如，基本上没有由于寄生电容变化而产生的不利影响。
图18A和图18B示出了根据本公开的一些实施例中制造第一阵列基板和第二阵列基板的处理。参照图18A和图18B，在形成栅绝缘层20之后，在栅绝缘层20远离衬底基板10的一侧上形成导电材料层40，并且在导电材料层40远离衬底基板10的一侧上形成光致抗蚀剂层50。导电材料层40被图案化以形成漏极和源极。掩模板60用于暴露光致抗蚀剂层50。如图18A和图18B所示，在制造第一阵列基板期间，掩模板60对齐第一位置P1，并且在制造第二阵列基板期间，对齐第二位置P2。第二位置P2不同于第一位置P1，并且从第一位置P1偏移等于或小于阈值的距离d。
在一些实施例中，如图4A、图4B、图8A、图8B、图12A和图12B所示，在制造第一阵列基板期间和在制造第二阵列基板期间，无论第一位置P1和第二位置P2之间的相对位置偏移如何，包括第一重叠区域OA1和第二重叠区域OA2的总重叠区域基本相同。可选地，如图17A和17B所示，在制造第一阵列基板期间和制造第二阵列基板期间，包括第一重叠区域OA1、第二重叠区域OA2和第三重叠区域OA3的总重叠区域基本相同。
在一些实施例中，参照图4A、图4B、图8A、图8B、图12A和图12B，在制造第一阵列基板时，第二栅线凸起GLP2沿着从第一栅线凸起GLP1到第二栅线凸起GLP2的方向具有裕量M。裕量M邻接第二栅线凸起GLP2的重叠部分。第二栅线凸起GLP2的重叠部分在衬底基板上的正投影与第二部分D2在衬底基板上的正投影重叠。第二栅线凸起GLP2的重叠部分和裕量M沿着从第一栅线凸起GLP1到第二栅线凸起GLP2的方向布置。可选地，阈值是沿着从第一栅线凸起GLP1到第二栅线凸起GLP2的方向的裕量M的长度。
在一些实施例中，参照图17A和图17B，在制造第一阵列基板时，第二栅线凸起GLP2具有沿着从第一栅线凸起GLP1到第二栅线凸起GLP2的方向的第一裕量M1，和沿着从第一栅线凸起GLP1到第三栅线凸起GLP3的方向的第二裕量M2。第一裕量M1邻接第二栅线凸起GLP2的重叠部分。第二栅线凸起GLP2的重叠部分在衬底基板上的正投影与第二部分D2在衬底基板上的正投影重叠。第二裕量M2邻接第三栅线凸起GLP3的重叠部分。第三栅线凸起GLP3的重叠部分在衬底基板上的正投影与第四部分D4在衬底基板上的正投影重叠。第二栅线凸起GLP2的重叠部分和第一裕量M1沿着从第一栅线凸起GLP1到第二栅线凸起GLP2的方向布置。第三栅线凸起GLP3的重叠部分和第二裕量M2沿着从第一栅线凸起GLP1到第三栅线凸起GLP3的方向布置。可选地，阈值是沿着从第一栅线凸起GLP1到第二栅线凸起GLP2的方向的第一裕量M1的长度。可选地，阈值是沿着从第一栅线凸起GLP1到第三栅线凸起GLP3的方向的第二裕量M2的长度。可选地，沿着第二方向的阈值的第一分量是沿着从第一栅线凸起GLP1到第二栅线凸起GLP2的方向的第一裕量M1的长度；沿着第一方向的阈值的第二分量是沿着从第一栅线凸起GLP1到第三栅线凸起GLP3的方向的第二裕量M2的长度。
已经以示意和说明为目的而呈现了本发明实施例的以上描述。以上描述并非旨在穷举性的，也并非旨在将本发明限于所公开的精确形式或示例性实施例。因此，以上描述应当视为示意性的而非限制性的。显然，许多修改和变化对于本领域技术实践人员而言将是显而易见的。选择和描述这些实施例是为了解释本发明的原理及其最佳模式的实际应用，以使得本领域技术人员能够通过各种实施例以及适于特定应用或所构思的实施方式的各种修改例来理解本发明。除非另外指明，否则本发明的范围旨在由所附权利要求及其等价形式限定，在其中所有术语应当被理解为其最宽泛的合理含义。因此，术语“所述发明”、“本发明”等并不一定将权利要求的范围限定在特定的实施例，并且参照本发明示例性实施例并不意味着对本发明的限制，也不应推断出任何这样的限制。本发明仅由所附权利要求的精神和范围所限定。此外，这些权利要求可适于在名词或元件之前使用“第一”、“第二”等。除非已经给出了具体的数量，否则这些术语应当理解为一种命名法，而不应被理解为对这些命名法所修饰的元件的数量进行限制。所描述的任何优点和益处可不适用于本发明的所有实施例。应当理解的是，在不脱离由所附权利要求限定的本发明的范围的情况下，本领域技术人员可以对所描述的实施例进行各种变化。此外，无论所述元件或组件是否在所附权利要求中明确记载，本公开的任何元件和组件均不旨在贡献给公众。

Claims (18)

1.一种具有多个子像素的阵列基板，包括相互交叉的多条栅线和多条数据线，
其中，在所述多个子像素中的相应一个子像素中，阵列基板包括：
衬底基板，和
薄膜晶体管，位于所述衬底基板上，其中，所述薄膜晶体管包括栅极、源极和漏极，
其中，所述漏极包括第一部分、第二部分和连接第一部分与第二部分的第三部分，
其中，第一部分在所述衬底基板上的正投影与所述多条栅线中的相应一条栅线的第一栅线凸起在所述衬底基板上的正投影至少部分地重叠，
其中，第二部分在所述衬底基板上的正投影与所述多条栅线中的所述相应一条栅线的第二栅线凸起在所述衬底基板上的正投影至少部分地重叠，和
其中，第三部分在所述衬底基板上的正投影与所述多条栅线在所述衬底基板上的正投影不重叠；
所述漏极还包括第四部分和第五部分，其中，第四部分在所述衬底基板上的正投影与所述多条栅线中的所述相应一条栅线的第三栅线凸起在所述衬底基板上的正投影至少部分地重叠，第五部分在所述衬底基板上的正投影与所述多条栅线在所述衬底基板上的正投影不重叠；
所述薄膜晶体管还包括有源层，其中，第一栅线凸起包括作为整体部分的栅极；所述作为整体部分的栅极在所述衬底基板上的正投影与所述有源层在所述衬底基板上的正投影至少部分地重叠；并且，第二栅线凸起和第三栅线凸起在所述衬底基板上的正投影与所述有源层在所述衬底基板上的正投影不重叠。
2.根据权利要求1所述的阵列基板，其中，第二栅线凸起沿着从第一栅线凸起到第二栅线凸起的方向具有裕量，
其中，所述裕量邻接第二栅线凸起的重叠部分，其中，第二栅线凸起的重叠部分在所述衬底基板上的正投影与第二部分在所述衬底基板上的正投影重叠，并且
其中，第二栅线凸起的重叠部分和所述裕量沿着从第一栅线凸起到第二栅线凸起的方向被布置。
3.根据权利要求1所述的阵列基板，其中，所述多条栅线沿着第一方向被布置，
其中，所述多条数据线沿着第二方向被布置，并且
其中，从第一栅线凸起到第二栅线凸起的方向基本平行于第一方向和第二方向之一。
4.根据权利要求1所述的阵列基板，其中，所述薄膜晶体管还包括有源层，
其中，第一栅线凸起包括作为整体部分的栅极，
其中，所述作为整体部分的栅极在所述衬底基板上的正投影与所述有源层在所述衬底基板上的正投影至少部分地重叠；并且
其中，第二栅线凸起在衬底基板上的正投影与所述有源层在所述衬底基板上的正投影不重叠。
5.根据权利要求1所述的阵列基板，其中，第二栅线凸起沿着从第一栅线凸起到第二栅线凸起的方向具有第一裕量，
其中，第三栅线凸起沿着从第一栅线凸起到第三栅线凸起的方向具有第二裕量，
其中，第一裕量邻接第二栅线凸起的第一重叠部分，其中，第二栅线凸起的第一重叠部分在所述衬底基板上的正投影与第二部分在所述衬底基板上的正投影重叠，
其中，第二裕量邻接第三栅线凸起的第二重叠部分，其中，第三栅线凸起的第二重叠部分在所述衬底基板上的正投影与第四部分在所述衬底基板上的正投影重叠，
其中，第二栅线凸起的第一重叠部分和第一裕量沿着从第一栅线凸起到第二栅线凸起的方向被布置，并且
其中，第三栅线凸起的第二重叠部分和第二裕量沿着从第一栅线凸起到第三栅线凸起的方向被布置。
6.根据权利要求5所述的阵列基板，其中，所述多条栅线沿着第一方向被布置，
其中，所述多条数据线沿着第二方向被布置，
其中，从第一栅线凸起到第二栅线凸起的方向基本平行于第一方向，并且
其中，从第一栅线凸起到所述第三栅线凸起的方向基本平行于第二方向。
7.根据权利要求1至权利要求6中任一项所述的阵列基板，其中，在所述多个子像素中的所述相应一个子像素中，所述阵列基板还包括：
像素电极；以及
所述像素电极和所述漏极之间的钝化层，
其中，所述像素电极延伸穿过所述钝化层，以电连接到所述漏极的第三部分。
8.根据权利要求1至权利要求6中任一项所述的阵列基板，其中，在所述多个子像素中的所述相应一个子像素中，所述阵列基板还包括：
像素电极；以及
所述像素电极和所述漏极之间的钝化层，
其中，所述像素电极延伸穿过所述钝化层，以电连接到所述漏极的第二部分。
9.根据权利要求1至权利要求6中任一项所述的阵列基板，其中，在所述多个子像素中的相应一个子像素中，所述阵列基板还包括：
像素电极；以及
所述像素电极和所述漏极之间的钝化层，
其中，所述像素电极延伸穿过所述钝化层，以分别电连接到所述漏极的第三部分和所述漏极的第五部分。
10.根据权利要求1至权利要求6中任一项所述的阵列基板，其中，所述源极在所述衬底基板上的正投影与第一栅线凸起在所述衬底基板上的正投影至少部分地重叠，并且与第二栅线凸起在所述衬底基板上的正投影不重叠。
11.根据权利要求1至权利要求6中任一项所述的阵列基板，其中，所述衬底基板上的第一栅线凸起、第二栅线凸起和所述多条栅线中的所述相应一条栅线的主体是整体结构的多个部分，
其中，第一栅线凸起和第二栅线凸起分别连接到所述多条栅线中的所述相应一条栅线的主体，并且
其中，第一栅线凸起和第二栅线凸起被间隙间隔开。
12.根据权利要求11所述的阵列基板，其中，第三部分至少部分位于对应于间隙的区域中。
13.根据权利要求1至权利要求6中任一项所述的阵列基板，其中，在所述衬底基板上的第一栅线凸起、第二栅线凸起、第三栅线凸起和所述多条栅线中的所述相应一条栅线的主体是整体结构的多个部分，
其中，第一栅线凸起、第二栅线凸起和第三栅线凸起分别连接到所述多条栅线中的所述相应一条栅线的主体，
其中，第一栅线凸起和第二栅线凸起被第一间隙间隔开，并且
其中，第一栅线凸起和第三栅线凸起被第二间隙间隔开。
14.根据权利要求13所述的阵列基板，其中，第三部分至少部分地位于对应于第一间隙的区域中，并且
其中，第五部分至少部分地位于对应于第二间隙的区域中。
15.一种显示器装置，包括如权利要求1至权利要求14中任一项所述的阵列基板，以及连接到所述阵列基板的一个或多个集成电路。
16.一种制造具有多个子像素的阵列基板的方法，所述方法包括：形成相互交叉的多条栅线和多条数据线，
其中，所述方法包括：在所述多个子像素中的相应一个子像素中，在衬底基板上形成薄膜晶体管，
其中，形成薄膜晶体管的步骤包括形成栅极、形成源极和形成漏极，
其中，所述漏极被形成为包括第一部分、第二部分和连接第一部分与第二部分的第三部分，
其中，第一部分在所述衬底基板上的正投影与所述多条栅线中的相应一条栅线的第一栅线凸起在所述衬底基板上的正投影至少部分地重叠，从而形成第一重叠区域，
其中，第二部分在所述衬底基板上的正投影与所述多条栅线中的所述相应一条栅线的第二栅线凸起在所述衬底基板上的正投影至少部分地重叠，从而形成第二重叠区域，并且
其中，第三部分在所述衬底基板上的正投影与所述多条栅线在所述衬底基板上的正投影不重叠。
17.一种制造第一阵列基板和第二阵列基板的方法，其中，第一阵列基板和第二阵列基板中的每一个都根据权利要求16所述的方法被制造，
其中，在制造第一阵列基板期间，用于将所述漏极图案化的掩模板在第一位置对齐，并且在制造第二阵列基板期间，在第二位置对齐；
其中，第二位置不同于第一位置，并且从第一位置偏移等于或小于阈值的距离，并且
其中，在制造第一阵列基板期间和在制造第二阵列基板期间，包括第一重叠区域和第二重叠区域的总重叠区域基本相同。
18.根据权利要求17所述的方法，其中，在第一阵列基板中，第二栅线凸起沿着从第一栅线凸起到第二栅线凸起的方向具有裕量，
其中，所述裕量邻接第二栅线凸起的重叠部分，其中，第二栅线凸起的重叠部分在所述衬底基板上的正投影与第二部分在所述衬底基板上的正投影重叠，
其中，第二栅线凸起的重叠部分和所述裕量沿着从第一栅线凸起到第二栅线凸起的方向被布置，
其中，所述阈值是沿着从第一栅线凸起到第二栅线凸起的方向的裕量长度。
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