KR20080006891A - 표시 기판 - Google Patents

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KR20080006891A
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gate
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KR1020060066201A
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윤수완
채종철
황태형
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삼성전자주식회사
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Abstract

표시 품질 및 제조 공정의 신뢰성을 향상시킨 표시 기판이 개시된다. 표시 기판은 베이스 기판 상에 제1 방향으로 연장된 게이트 배선들과, 제1 방향과 수직한 제2 방향으로 연장된 소스 배선들이 교차하여 형성하는 화소부들 및 각 화소부에 형성된 화소 전극과 전기적으로 연결된 제1 스위칭 소자를 포함하며, 제1 스위칭 소자는 각 게이트 배선과 연결되고 제2 방향으로 돌출된 제1 전극 및 제1 전극과 제1 방향으로 이격된 제2 전극을 포함하는 제1 게이트 전극, 각 소스 배선과 연결되고, 제1 방향으로 연장되어 양단부가 제1 전극 및 제2 전극과 중첩되는 제1 소스 전극 및 제1 소스 전극과 제2 방향으로 이격되어 양단부가 제1 전극 및 제2 전극과 중첩되고, 화소 전극과 전기적으로 연결된 제1 드레인 전극을 포함한다. 이에 따라, 제1 게이트 전극과 제1 소스 전극 사이의 미스 얼라인이 발생하더라도 제1 게이트 전극과 제1 소스 전극 사이의 기생 용량의 편차를 최소화할 수 있다. 또한, 제1 게이트 전극과 제1 드레인 전극 사이의 미스 얼라인에 의한 기생 용량의 편차도 최소화할 수 있어 표시 품질을 향상시킬 수 있고, 제조 공정의 신뢰성을 향상시킬 수 있다.
미스 얼라인, 기생용량

Description

표시 기판{DISPLAY SUBSTRATE}
도 1은 본 발명의 실시예에 따른 표시 기판의 평면도이다.
도 2는 도 1 의 I-I’라인을 따라 절단한 단면도이다.
도 3a는 게이트 전극과 소스 전극의 정상 얼라인 상태를 나타낸 단면도이다.
도 3b는 게이트 전극과 소스 전극의 미스 얼라인 상태를 나타낸 단면도이다.
도 3c는 제1 및 제2 스위칭 소자의 미스 얼라인 상태를 나타낸 평면도이다.
도 4 내지 도 8은 도 1에 도시된 표시 기판을 제조하는 방법을 설명하기 위한 공정도들이다.
<도면의 주요 부분에 대한 부호의 설명>
100 : 표시 기판 110 : 베이스 기판
GL : 게이트 배선 DL : 소스 배선
TFT1 : 제1 스위칭 소자 TFT2 : 제2 스위칭 소자
G1, G2 : 제1, 제2 게이트 전극 S1, S2 : 제1, 제2 소스 전극
D1, D2 : 제1, 제2 드레인 전극 PE : 화소 전극
SL : 스토리지 배선 CNT : 콘택부
본 발명은 표시 기판에 관한 것으로, 더욱 상세하게는 표시 품질 및 제조 공정의 신뢰성을 향상시킬 수 있는 표시 기판에 관한 것이다.
일반적으로, 액정 표시 장치는 스위칭 소자를 포함하는 어레이 기판과, 컬러필터들을 포함하는 컬러필터 기판과, 어레이 기판 및 컬러필터 기판 사이에 개재되어 형성되는 액정층을 갖는 표시 패널을 포함한다. 스위칭 소자인 박막 트랜지스터(Thin Film Transistor, 이하 TFT)는 게이트 전극, 소스 전극, 드레인 전극 및 화소 전극을 포함하고, 드레인 전극이 화소 전극과 접촉하여 박막 트랜지스터와 화소 전극이 전기적으로 연결된다.
액정 표시 장치의 구동부에 의해 표시 패널로 구동 신호를 인가하면 표시 패널은 화상을 표시한다. 표시 패널의 표시 품질은 예를 들어, 스위칭 소자의 구조와 특성에 의존한다. 스위칭 소자는 균일한 구조와 안정된 전기적 특성을 가지고 있어야 한다.
그러나, 박막 트랜지스터의 형성 시에 발생하는 각 층별 미스얼라인으로 인해 전기 용량의 변동이 발생하게 된다. 즉, 게이트 전극과 소스 전극의 얼라인으로 발생하는 제1 기생 용량과, 게이트 전극과 드레인 전극의 얼라인으로 발생하는 제2 기생 용량이 각 층별 미스 얼라인으로 인해 편차가 발생하게 된다. 상기 전기 용량의 편차에 의해 결과적으로는 표시 패널의 부분별로 박막 트랜지스터 특성의 유의차를 일으켜 화질 불량의 원인이 된다.
이에, 본 발명의 기술적 과제는 이러한 점에서 착안된 것으로 본 발명의 목적은 층간의 미스얼라인을 보완하여 표시 품질 및 제조 공정의 신뢰성을 향상시킨 표시 기판을 제공하는 것이다.
상기한 본 발명의 목적을 실현하기 위한 실시예에 따른 표시 기판은 베이스 기판 상에 제1 방향으로 연장된 게이트 배선들과, 상기 제1 방향과 수직한 제2 방향으로 연장된 소스 배선들이 교차하여 형성하는 화소부들 및 각 화소부에 형성된 화소 전극과 전기적으로 연결된 제1 스위칭 소자를 포함하며, 상기 제1 스위칭 소자는 각 게이트 배선과 연결되고 상기 제2 방향으로 돌출된 제1 전극 및 상기 제1 전극과 상기 제1 방향으로 이격된 제2 전극을 포함하는 제1 게이트 전극, 각 소스 배선과 연결되고, 상기 제1 방향으로 연장되어 양단부가 상기 제1 전극 및 제2 전극과 중첩되는 제1 소스 전극 및 상기 제1 소스 전극과 상기 제2 방향으로 이격되어 양단부가 상기 제1 전극 및 제2 전극과 중첩되고, 상기 화소 전극과 전기적으로 연결된 제1 드레인 전극을 포함한다.
이러한 표시 기판에 따르면, 상기 제1 게이트 전극과 상기 제1 소스 전극 사이의 미스 얼라인이 발생하더라도 상기 제1 게이트 전극과 상기 제1 소스 전극 사이의 기생 용량의 편차를 최소화할 수 있다. 또한, 상기 제1 게이트 전극과 상기 제1 드레인 전극 사이의 미스 얼라인에 의한 기생 용량의 편차도 최소화할 수 있어 표시 품질을 향상시킬 수 있고, 제조 공정의 신뢰성을 향상시킬 수 있다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하 게 설명하고자 한다.
도 1은 본 발명의 실시예에 따른 표시 기판의 평면도이다.
도 2는 도 1 의 I-I’라인을 따라 절단한 단면도이다.
도 1 및 도 2를 참조하면, 표시 기판(100)은 베이스 기판(110) 상에 형성된 게이트 배선(GL) 및 소스 배선(DL)이 교차하여 형성하는 화소부(P)와, 스토리지 배선(SL)과, 화소부(P) 상에 형성되는 제1 스위칭 소자(TFT1) 및 제2 스위칭 소자(TFT2)와, 화소 전극(PE)을 포함한다.
베이스 기판(110)은 광이 투과될 수 있는 투명한 물질인 유리 또는 유동성이 있는 플라스틱 재질로 이루어진다. 베이스 기판(110)을 상기 플라스틱 재질로 이용할 경우에는 공정상에서 베이스 기판(110)이 상하, 좌우로 팽창하는 성질에 의해 베이스 기판(110) 상에 형성되는 게이트 배선(GL), 소스 배선(DL) 및 스위칭 소자들에 미스 얼라인이 발생할 수 있다.
게이트 배선(GL)은 베이스 기판(110) 상에 제1 방향(D1)으로 길게 연장되어 형성되고, 제1 방향(D1)과 수직한 제2 방향(D2)을 따라 복수개가 병렬로 형성된다. 게이트 배선(GL)은 예를 들어, 크롬, 알루미늄, 탄탈륨, 몰리브덴, 티타튬, 텅스텐, 구리, 은 등의 금속 또는 이들의 합금 등으로 형성된 게이트 금속층으로 이루어질 수 있으며, 물리적 성질이 다른 두 개 이상의 층으로 형성될 수 있다.
소스 배선(DL)은 게이트 배선(GL)과 교차하여 게이트 배선(GL) 상에 제2 방향(D2)으로 길게 연장되어 형성되고, 제1 방향(D1)을 따라 복수개가 병렬로 형성된다. 소스 배선(GL)은 예를 들어, 알루미늄으로 이루어진 소스 금속층이 패터닝되어 형성된다.
스토리지 배선(SL)은 게이트 배선(GL)과 동일한 상기 게이트 금속층으로 형성된다. 일례로, 스토리지 배선(GL)은 게이트 배선(GL)과 평행하게 연장되고, 화소부(P) 상에 형성되며 스토리지 배선(GL) 상에는 소스 배선(DL)과 동일한 상기 소스 금속층으로 이루어진 스토리지 전극(152)이 스토리지 배선(GL)과 중첩되어 캐패시터를 정의한다.
제1 스위칭 소자(TFT1)는 제1 게이트 전극(G1), 제1 소스 전극(S1) 및 제1 드레인 전극(D1)을 포함한다.
제1 게이트 전극(G1)은 상기 게이트 금속층으로 이루어지고, 제1 게이트 전극(G1)은 게이트 배선(GL)과 연결된다. 제1 게이트 전극(G1)은 게이트 배선(GL)으로부터 제2 방향(D2)으로 돌출된 제1 전극(122) 및 제1 전극(122)과 소정 간격이 이격된 제2 전극(124)을 포함한다. 일례로, 제1 전극(122)과, 게이트 배선(GL)과, 제2 전극(124)은 U-자 형상을 이룬다. 제1 전극(122)과 제2 전극(124)은 게이트 배선(GL)과 수직하게 형성되는 것이 바람직하다.
제1 게이트 전극(G1) 상에는 게이트 절연층(130)이 형성되고, 게이트 절연층(130) 상에 반도체층(142) 및 오믹 콘택층(144)이 순차적으로 적층된 활성층이 형성된다. 게이트 절연층(130)은 예를 들어, 실리콘 질화막(SiNx) 또는 실리콘 산화막(SiOx)으로 이루어진다. 반도체층(142)은 예를 들어, 비정질 실리콘(amorphous Silicon: a-Si)으로 이루어진다. 오믹 콘택층(144)은 예를 들어, n형 불순물이 고농도로 도핑된 비정질 실리콘(n+ a-Si)으로 이루어진다.
상기 활성층 상에는 제1 소스 전극(S1) 및 제1 드레인 전극(D1)이 형성된다. 제1 소스 전극(S1) 및 제1 드레인 전극(D1)은 상기 소스 금속층으로 이루어지고, 제1 소스 전극(S1)은 소스 배선(DL)과 연결되고, 소스 배선(DL)으로부터 제1 방향(D1)의 반대방향으로 돌출되어 형성된다. 제1 소스 전극(S1)은 소스 배선(DL)으로부터 돌출되어 제1 게이트 전극(G1)의 제1 전극(122) 및 제2 전극(124)과 중첩되도록 바(bar) 형상으로 형성되는 것이 바람직하다. 제1 소스 전극(S1)의 일단부가 제1 전극(122)과 중첩되고, 상기 일단부의 반대측 단부가 제2 전극(124)과 중첩된다.
제1 드레인 전극(D1)은 제1 소스 전극(S1)과 평행하게 배치된 바 형상으로 형성되고, 제1 소스 전극(S1)과 소정 간격 이격되어 배치된다. 제1 드레인 전극(D1)의 양단부 각각은 제1 게이트 전극(G1)의 제1 전극(122) 및 제2 전극(124)과 중첩된다. 일례로, 제1 소스 전극(S1) 및 제2 드레인 전극(D1)은 T-자 형상으로 형성되고, 상기 T-자 형상의 머리부분이 제1 게이트 전극(G1)의 상기 U-자 형상의 머리부분인 제1 전극(122) 및 제2극(124)과 중첩된다.
제1 드레인 전극(D1)으로부터 연장되어 화소부(P)로 연결되는 콘택부(CNT)는 제2 스위칭 소자(TFT2)의 제2 드레인 전극(D2)과 연결된다. 제1 드레인 전극(D1) 및 제2 드레인 전극(D2)으로부터 연장되어 화소부(P)로 연결되는 콘택부(CNT)가 노출되어 화소 전극(PE)과 제1 스위칭 소자(TFT1) 및 제2 스위칭 소자(TFT2)가 전기적으로 연결된다.
제2 스위칭 소자(TFT2)는 제2 게이트 전극(G2), 제2 소스 전극(S2) 및 제2 드레인 전극(D2)을 포함한다.
제2 게이트 전극(G2)은 상기 게이트 금속층으로 형성되고, 제2 전극(124) 및 제2 전극(124)과 이격된 제3 전극(126)을 포함한다. 제2 전극(124) 및 제3 전극(126)은 게이트 배선(GL)으로부터 연장되고, 일례로, 제2 전극(124)과 제3 전극(126)은 일부가 연결되어 소스 배선(DL)과 수직한 U-자 형상으로 형성된다.
제2 게이트 전극(G2) 상에는 게이트 절연막(130) 및 상기 활성층이 형성되고, 상기 활성층 상에 제2 소스 전극(S2) 및 제2 드레인 전극(D2)이 형성된다. 제2 소스 전극(S2)은 소스 배선(DL)으로부터 제1 방향(D1)의 반대방향으로 돌출하여 형성되고, 제2 전극(124)과 제3 전극(126)과 중첩되도록 형성된다. 제2 소스 전극(S2)은 바 형상으로 형성되는 것이 바람직하다. 제2 소스 전극(S2)의 양단부가 각각 제2 전극(124)과 제3 전극(126)과 중첩된다.
제2 드레인 전극(D2)은 제2 소스 전극(S2)과 평행하게 배치되고, 제2 소스 전극(S2)과 소정 간격 이격되어 배치된다. 제2 드레인 전극(D2)도 바 형상으로 형성되고, 제2 드레인 전극(D2)의 양단부 각각은 제2 게이트 전극(G2)의 제2 전극(124) 및 제3 전극(126)과 중첩된다.
게이트 배선(GL), 소스 배선(DL), 상기 캐패시터, 제1 스위칭 소자(TFT1) 및 제2 스위칭 소자(TFT2)를 포함하는 베이스 기판(110) 상에는 패시베이션층(160)이 형성된다. 콘택부(CNT) 상의 패시베이션층(160)은 제거되어 콘택부(CNT)를 노출시키고, 콘택부(CNT)를 포함하는 베이스 기판(110) 상에 화소 전극(PE)이 형성된다.
화소 전극(PE)과 제1 스위칭 소자(TFT1) 및 제2 스위칭 소자(TFT2)가 전기적 으로 연결된다. 화소전극(PE)은 광이 투과할 수 있는 투명한 도전성 물질, 예를 들어, 인듐 징크 옥사이드(Indium Zinc Oxide: IZO) 또는 인듐 틴 옥사이드(Indium Tin Oxide: ITO)로 이루어진다.
제2 스위칭 소자(TFT2)는 화소부(P)의 개구율 및 투과율을 최적화하기 위해 제1 스위칭 소자(TFT1)와 인접하게 형성하는 것이 바람직하다. 일례로, 제1 스위칭 소자(TFT1)와 제2 스위칭 소자(TFT2)는 게이트 배선(GL)과 소스 배선(DL)이 교차하는 영역인 화소부(P)의 모서리에 배치된다.
도 3a는 게이트 전극과 소스 전극의 정상 얼라인 상태를 나타낸 단면도이다.도 1 및 도 3a를 참조하면, 제1 게이트 전극(G1)의 제1 전극(122)과 제2 전극(124)이 제1 소스 전극(S1)과 중첩되고, 제2 게이트 전극(G2)의 제2 전극(124)과 제3 전극(126)이 제2 소스 전극(S2)과 중첩된다.
제1 소스 전극(S1)의 일측 단부와 제1 전극(122)이 중첩된 면적을 제1 면적이라 하고, 제1 소스 전극(S1)의 반대측 단부와 제2 전극(124)이 중첩된 면적을 제2 면적이라 하면, 정상 얼라인 상태에서는 상기 제1 면적과 상기 제2 면적이 같은 것이 바람직하다.
제2 소스 전극(S2)의 일측 단부와 제2 전극(124)이 중첩된 면적을 제3 면적이라하고, 제2 소스 전극(S2)의 반대측 단부와 제3 전극(126)이 중첩된 면적을 제4 면적이라 하면, 정상 얼라인 상태에서는 상기 제3 면적과 상기 제4 면적이 같은 것이 바람직하다.
상기 정상 얼라인 상태의 상기 제1, 제2, 제3 및 제4 면적은 소스 전극과 게 이트 전극이 중첩된 너비와 비례하므로, 상기 제1, 제2, 제3 및 제4 면적은 각각 제1 너비(a), 제2 너비(b), 제3 너비(c) 및 제4 너비(d)로 나타낼 수 있다. 상기 정상 얼라인 상태에서는 제1 너비(a)와 제2 너비(b)가 같고, 제3 너비(c)와 제4 너비(d)가 같은 것이 바람직하다.
도 3b는 게이트 전극과 소스 전극의 미스 얼라인 상태를 나타낸 단면도이다.
도 3c는 제1 및 제2 스위칭 소자의 미스 얼라인 상태를 나타낸 평면도이다.
도 3b 및 도 3c를 참조하면, 미스 얼라인 상태는 일례로, 정상 얼라인 상태보다 제1 소스 전극(S1)이 제1 게이트 전극(G1)으로부터 제1 방향(D1)으로 소정 거리만큼 시프트되고, 제2 소스 전극(S2)이 제2 게이트 전극(G2)으로부터 제2 방향(D2)으로 소정 거리만큼 시프트될 수 있다.
상기 미스 얼라인 상태는 베이스 기판(110)을 상기 플라스틱 재질로 이용하는 경우에 상기 플라스틱이 열에 의해 팽창됨에 따라 발생할 수 있고, 또는 베이스 기판(110)을 유리등으로 이용하더라도 공정상의 오차로 인해 발생할 수 있다. 상기 미스 얼라인은 게이트 전극과 소스 전극 사이 및 게이트 전극과 드레인 전극 사이의 중첩으로 인해 형성되는 기생 용량의 편차를 가져올 수 있다.
그러나, 본 발명은 상기와 같은 미스 얼라인이 발생하더라도 제1 스위칭 소자(TFT1)가 제1 방향(D1)으로의 미스 얼라인을 보정하고, 제2 스위칭 소자(TFT2)가 제2 방향(D2)으로의 미스 얼라인을 보정하여 상기 기생 용량의 편차를 최소화할 수 있다.
구체적으로 제1 전극(122)과 제1 소스 전극(S1)의 일측 단부가 중첩된 너비 를 제5 너비(x), 제2 전극(124)과 제1 소스 전극(S1)의 반대측 단부가 중첩된 너비를 제6 너비(y)라하고, 제2 전극(124)과 제2 소스 전극(S2)의 일측 단부가 중첩된 너비를 제7 너비(z), 제3 전극(126)과 제2 소스 전극(S2)의 반대측 단부가 중첩된 너비를 제8 너비(w)라고 하면, 상기 미스 얼라인으로 인해 제5 너비(x)와 제6 너비(y)의 값은 각각 다르고, 제7 너비(z)와 제8 너비(w)의 값이 각각 다르게 된다.
그러나, 제5 너비(x) 및 제6 너비(y)의 합은 제1 너비(a) 및 제2 너비(b)의 합과 같고, 제7 너비(z) 및 제8 너비(w)의 합은 제3 너비(c) 및 제4 너비(d)의 합과 같다. 제1 및 제2 소스 전극(S1, S2)이 바 형상으로 형성되고, 제1 소스 전극(S1)은 게이트 배선(GL)과 평행하게 형성되고, 제2 소스 전극(S2)은 소스 배선(DL)과 평행하게 형성됨으로써 각각 화소부(P)의 상하 및 좌우의 중첩 정도를 보정하는 효과로 인해 기생 용량의 편차를 최소화할 수 있다.
제1 및 제2 소스 전극(S1, S2)을 일례로 설명하였지만, 제1 소스 전극(S1)과 대향하는 제1 드레인 전극(D1) 및 제2 소스 전극(S2)과 대향하는 제2 드레인 전극(D2)도 제1 및 제2 소스 전극(S1, S2)과 같이 상기와 같은 미스 얼라인이 일어나더라도 기생 용량의 편차가 최소화된다.
도 4 내지 도 8은 도 1에 도시된 표시 기판을 제조하는 방법을 설명하기 위한 공정도들이다.
도 4는 베이스 기판 상에 형성된 게이트 패턴의 평면도이고, 도 5는 도 4의 I-I’라인을 따라 절단한 단면도이다.
도 4 및 도 5를 참조하면, 베이스 기판(110) 상에 게이트 배선(GL)과, 제1 게이트 전극(G1) 및 제2 게이트 전극(G2)과, 스토리지 배선(SL)을 포함하는 게이트 패턴을 형성한다.
상기 게이트 패턴은 베이스 기판(110) 상에 게이트 금속층을 형성하고, 상기 게이트 금속층 상에 포토레지스트층을 형성한 후, 상기 포토레지스트층을 패터닝하여 상기 패터닝된 포토레지스트층을 이용하여 상기 게이트 금속층을 패터닝하여 형성한다.
게이트 배선(GL)은 제1 방향(D1)으로 연장되고, 제1 게이트 전극(G1)은 게이트 배선(GL)으로부터 제2 방향(D2)으로 돌출된 제1 전극(122) 및 제2 전극(124)으로 이루어진다. 제2 게이트 전극(G2)은 제2 전극(124) 및 제3 전극(126)으로 이루어진다.
스토리지 배선(SL)은 일 게이트 배선(GL)과 다른 게이트 배선(GL) 사이의 영역에 상기 게이트 배선(GL)과 평행하게 형성되고, 화소부(P) 상의 스토리지 배선(SL)의 중앙부는 배선을 형성하는 부분보다 상대적으로 넓은 면적으로 형성된다.
상기 게이트 패턴을 포함하는 베이스 기판(110) 상에 게이트 절연층(130)을 형성한다. 게이트 절연층(130)은 상기 게이트 패턴과 상기 게이트 패턴 상에 형성될 소자들 사이를 절연하는 역할을 한다.
도 6은 게이트 패턴이 형성된 베이스 기판 상에 형성된 소스 패턴의 평면도이고, 도 7은 도 6의 I-I’라인을 따라 절단한 단면도이다.
도 6 및 도 7을 참조하면, 게이트 절연층(130) 상에 반도체층(142) 및 오믹 콘택층(144)을 순차적으로 형성한다. 반도체층(142) 및 오믹 콘택층(144)은 제1 스 위칭 소자(TFT1) 및 제2 스위칭 소자(TFT2)가 형성될 영역의 전반에 넓게 형성되거나, 상기 게이트 패턴 상의 일부에만 형성될 수 있다.
반도체층(142) 및 오믹 콘택층(144)을 포함하는 베이스 기판(110) 상에 소스 패턴을 형성한다. 상기 소스 패턴은 소스 금속층을 제1 소스 전극(S1), 제1 드레인 전극(D1), 제2 소스 전극(S2), 제2 드레인 전극(D2), 콘택부(CNT) 및 스토리지 전극(152)으로 패터닝하여 형성한다.
제1 소스 전극(S1)과 제2 소스 전극(S2)은 바 형상으로 형성하고, 제1 소스 전극(S1)과 제2 소스 전극(S2)은 서로 수직하게 형성되어 각각 제1 게이트 전극(G1)과 제2 게이트 전극(G2)과 중첩된다. 제1 드레인 전극(D1)과 제2 드레인 전극(D2)은 바 형상으로 제1 소스 전극(S1)과 제2 소스 전극(S2)과 각각 평행하면서 소정 간격 이격되도록 형성된다.
제1 및 제2 소스 전극(S1, S2)과, 제1 및 제2 드레인 전극(D1, D2)이 형성될 때 제1 및 제2 게이트 전극(G1, G2)과 정상 얼라인이 되지 않거나, 정상 얼라인이 되도록 형성되더라도 베이스 기판(110)이 상기 플라스틱으로 형성되는 경우에라도 본 발명의 실시예에 따르면 제1 소스 전극(S1)이 제1 게이트 전극(G1)과 중첩되는 면적은 일정할 수 있으므로 제1 소스 전극(S1) 및 제1 게이트 전극(G1) 간의 기생 용량의 편차를 최소화할 수 있다. 또한, 제2 소스 전극(S2) 및 제2 게이트 전극(G2)간의 중첩되는 면적도 일정할 수 있으므로 제2 소스 전극(S2) 및 제2 게이트 전극(G2) 간의 기생 용량의 편차를 최소화할 수 있다.
스토리지 전극(152)은 스토리지 배선(SL)과 중첩되도록 스토리지 배선(SL) 상에 형성되어 스토리지 배선(SL)과 스토리지 전극(152)사이에 전기 용량이 형성된다.
도 2 및 도 8을 참조하면, 상기 소스 패턴을 포함하는 베이스 기판(110) 상에 패시베이션층(160)을 형성한다. 콘택부(CNT) 상의 패시베이션층(160)을 제거하여 콘택부(CNT)를 노출시키고, 스토리지 전극(152) 상의 패시베이션층(160)을 제거하여 스토리지 전극(152)을 노출시킨다.
콘택부(CNT) 및 스토리지 전극(152)이 노출된 패시베이션층(160)이 형성된 베이스 기판(110)의 전면에 투명 전극층을 형성하고, 상기 투명 전극층을 패터닝하여 콘택부(CNT) 및 스토리지 전극(152)과 접촉하는 화소 전극(PE)을 형성한다. 화소 전극(PE)은 콘택부(CNT)와 접촉하여 제1 스위칭 소자(TFT1) 및 제2 스위칭 소자(TFT2)와 전기적으로 연결된다.
이상에서 상세하게 설명한 바에 의하면, 베이스 기판(110) 상에 제1 스위칭 소자(TFT1) 및 제2 스위칭 소자(TFT2) 중 적어도 어느 하나를 형성하여 게이트 전극과 소스 전극, 게이트 전극과 드레인 전극 사이에 미스 얼라인이 발생하더라도 기생 용량의 편차를 최소화할 수 있다. 특히, 제1 및 제2 스위칭 소자(TFT1, TFT2)를 하나의 화소부(P)에 형성하여 제1 스위칭 소자(TFT1)는 제1 방향(D1)으로의 미스 얼라인에 의한 기생 용량의 편차를 보정하고, 제2 스위칭 소자(TFT2)는 제2 방향(D2)으로의 미스 얼라인에 의한 기생 용량의 편차를 보정함으로써 표시 기판(100)의 상하, 좌우 미스 얼라인에 의해 발생하는 기생 용량의 편차를 최소화할 수 있다.
이와 같은 표시 기판에 따르면, 소스 전극 및 드레인 전극을 서로 이격된 제1 전극 및 제2 전극을 포함하는 게이트 전극 상에 형성하고, 상기 소스 전극 및 드레인 전극의 양단부가 각각 제1 전극 및 제2 전극과 중첩되도록 스위칭 소자를 디자인함으로써 게이트 전극과 소스 전극 사이의 미스 얼라인이 발생하더라도 게이트 전극과 소스 전극 사이의 기생 용량의 편차를 최소화할 수 있다. 또한, 게이트 전극과 드레인 전극 사이의 미스 얼라인에 의한 기생 용량의 편차도 최소화할 수 있다.
하나의 화소부 내에 제1 스위칭 소자 및 제2 스위칭 소자를 형성하고, 제1 스위칭 소자와 제2 스위칭 소자의 소스 전극 및 드레인 전극을 각각 수직하게 형성함으로써 표시 기판의 상하, 좌우 미스 얼라인에 의해 발생하는 기생 용량의 편차를 최소화할 수 있다. 이에 따라, 표시 품질을 향상시킬 수 있고, 제조 공정의 신뢰성을 향상시킬 수 있다.
이상 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (5)

  1. 베이스 기판 상에 제1 방향으로 연장된 게이트 배선들과, 상기 제1 방향과 수직한 제2 방향으로 연장된 소스 배선들이 교차하여 형성하는 화소부들; 및
    각 화소부에 형성된 화소 전극과 전기적으로 연결된 제1 스위칭 소자를 포함하며,
    상기 제1 스위칭 소자는
    각 게이트 배선과 연결되고 상기 제2 방향으로 돌출된 제1 전극 및 상기 제1 전극과 상기 제1 방향으로 이격된 제2 전극을 포함하는 제1 게이트 전극;
    각 소스 배선과 연결되고, 상기 제1 방향으로 연장되어 양단부가 상기 제1 전극 및 제2 전극과 중첩되는 제1 소스 전극; 및
    상기 제1 소스 전극과 상기 제2 방향으로 이격되어 양단부가 상기 제1 전극 및 제2 전극과 중첩되고, 상기 화소 전극과 전기적으로 연결된 제1 드레인 전극을 포함하는 표시 기판.
  2. 제1항에 있어서, 상기 화소부는 제2 스위칭 소자를 더 포함하며,
    상기 제2 스위칭 소자는
    상기 게이트 배선과 연결되고, 상기 제2 전극 및 상기 제2 전극과 상기 제2 방향으로 이격된 제3 전극을 포함하는 제2 게이트 전극;
    상기 소스 배선과 연결되고, 상기 제2 방향으로 연장되어 양단부가 상기 제2 전극 및 제3 전극과 중첩되는 제2 소스 전극; 및
    상기 제2 소스 전극과 상기 제1 방향으로 이격되어 양단부가 상기 제2 전극 및 제3 전극과 중첩되고, 상기 화소 전극과 전기적으로 연결된 제2 드레인 전극을 포함하는 표시 기판.
  3. 제2항에 있어서, 상기 제2 전극은 상기 게이트 배선과 상기 소스 배선이 교차하는 영역에 형성된 것을 특징으로 하는 표시 기판.
  4. 제2항에 있어서, 상기 화소부는 상기 화소 전극과 상기 제1 및 제2 드레인 전극이 공통으로 접촉되는 콘택부를 더 포함하는 표시 기판.
  5. 제2항에 있어서, 상기 베이스 기판은 플라스틱으로 형성된 것을 특징으로 하는 표시 기판.
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* Cited by examiner, † Cited by third party
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US11087678B2 (en) 2016-05-03 2021-08-10 Samsung Display Co., Ltd. Organic light-emitting display

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11087678B2 (en) 2016-05-03 2021-08-10 Samsung Display Co., Ltd. Organic light-emitting display
CN112437985A (zh) * 2019-06-25 2021-03-02 京东方科技集团股份有限公司 阵列基板、显示器装置和制造阵列基板的方法
US11515337B2 (en) * 2019-06-25 2022-11-29 Beijing Boe Technology Development Co., Ltd. Array substrate, display apparatus, and method of fabricating array substrate
CN112437985B (zh) * 2019-06-25 2024-02-13 京东方科技集团股份有限公司 阵列基板、显示器装置和制造阵列基板的方法

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