KR102576999B1 - 액정표시장치 - Google Patents

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Abstract

본 발명의 일 실시예는, 제1 방향을 따라 연장된 게이트배선, 게이트배선으로부터 돌출된 게이트전극, 게이트전극 상에 배치된 게이트절연층, 게이트절연층 상에 상기 게이트전극과 절연되도록 배치되며, 반도체 물질을 포함하는 활성층, 활성층 상에 배치되며, 제1 방향과 교차하는 제2 방향을 따라 연장된 데이터배선, 데이터배선으로부터 돌출되고 상기 게이트전극과 평면상 중첩된 영역을 가지며, 서로 이격된 복수 개의 소스전극 가지를 포함하는 소스전극, 소스전극과 이격되며, 복수 개의 소스전극 가지 사이에 배치된 복수 개의 드레인전극 가지 및 복수 개의 드레인전극 가지를 연결하는 드레인전극 연결부를 포함하는 드레인전극, 제1 방향으로의 제1 너비와 제1 너비보다 작은 제2 방향으로의 제2 너비를 갖는 화소영역을 정의하며, 드레인전극 상에 드레인전극과 전기적으로 연결되도록 배치되는 화소전극 및 화소전극 상에 배치된 액정층을 포함하는 액정표시장치를 제공한다.

Description

액정표시장치{Liquid-crystal display}
본 발명은 액정표시장치에 관한 것으로, 더욱 상세하게는 충전율이 향상된 박막트랜지스터를 포함하는 액정표시장치에 관한 것이다.
핸드폰, PDA, 컴퓨터, 대형 TV와 같은 각종 전자기기가 발전함에 따라 이에 적용할 수 있는 평판 표시 장치에 대한 요구가 점차 증대하고 있다. 평판 표시 장치 중 액정표시장치(LCD; Liquid Crystal Display)는 낮은 전력 소모, 용이한 동화상 표시 및 높은 콘트라스트비 등의 장점을 갖는다.
액정표시장치는 두 장의 표시 기판 사이에 배치된 액정층을 포함하며, 액정층에 전기장을 인가하여 액정 분자의 배열 방향을 변화시켜 입사광의 편광을 변화시키며, 이를 편광자와 연동시켜 화소 별로 입사광의 투과 여부를 제어함으로써 영상을 표시한다.
액정표시장치는, 서로 교차하는 게이트배선과 데이터배선, 박막트랜지스터, 및 스토리지 커패시터 등이 배치된 표시 기판을 포함하며, 게이트배선에 게이트-온 전압이 인가되어 박막트랜지스터가 턴-온되면 데이터배선을 통해 인가된 데이터 전압이 박막트랜지스터를 통해 화소전극에 충전된다. 화소전극에 충전된 전압과 공통전극에 인가된 공통 전압 사이에 형성된 전기장에 의해 액정층의 배열 상태가 결정된다.
종래의 박막트랜지스터는 드레인전극이 I자형으로 생기고 소스전극이 드레인전극을 U자형으로 둘러싸는 구조, 또는 소스전극이 I자형으로 생기고 드레인전극이 이를 U자형으로 둘러싸는 구조를 가지고 있다. 이러한 U-type 박막트랜지스터의 경우, 소스전극과 드레인전극이 차지하는 공간에 비해, 소스전극과 드레인전극 사이에 전류를 흐르게 하는 채널영역이 형성되는 효율이 작았고, 게이트전극과 소스전극 사이의 기생커패시턴스 및 게이트전극과 드레인전극 사이의 기생커패시턴스 값이 커, 게이트배선의 로드(gate line load)가 커져 충전율이 작아지는 문제가 발생하였다.
본 발명은 상기와 같은 문제점을 포함하여 여러 문제점들을 해결하기 위한 것으로서, 게이트전극과 소스전극 사이의 기생 커패시턴스(Cgs) 및 게이트전극과 드레인전극 사이의 기생 커패시턴스(Cgd)를 줄임으로써 게이트배선 지연(Gate Line Delay)을 감소시켜, 최종적으로는 충전율이 향상된 박막트랜지스터를 포함하는 액정표시장치를 제공하는 것을 목적으로 한다. 그러나, 이러한 과제는 예시적인 것으로, 이에 의해 본 발명의 범위가 한정되는 것은 아니다.
본 발명의 일 실시예는 제1 방향을 따라 연장된 게이트배선, 게이트배선으로부터 돌출된 게이트전극, 게이트전극 상에 배치된 게이트절연층, 게이트절연층 상에 상기 게이트전극과 절연되도록 배치되며, 반도체 물질을 포함하는 활성층, 활성층 상에 배치되며, 제1 방향과 교차하는 제2 방향을 따라 연장된 데이터배선, 데이터배선으로부터 돌출되고 상기 게이트전극과 평면상 중첩된 영역을 가지며, 서로 이격된 복수 개의 소스전극 가지를 포함하는 소스전극, 소스전극과 이격되며, 복수 개의 소스전극 가지 사이에 배치된 복수 개의 드레인전극 가지 및 복수 개의 드레인전극 가지를 연결하는 드레인전극 연결부를 포함하는 드레인전극, 제1 방향으로의 제1 너비와 제1 너비보다 작은 제2 방향으로의 제2 너비를 갖는 화소영역을 정의하며, 드레인전극 상에 드레인전극과 전기적으로 연결되도록 배치되는 화소전극 및 화소전극 상에 배치된 액정층을 포함하는, 액정표시장치를 제공한다.
상기 활성층은 비정질 실리콘을 포함할 수 있다.
상기 액정표시장치는 게이트전극과 동일층에 배치된 하부전극 및 상기 드레인전극으로부터 연장된 상부전극을 포함하는 스토리지 커패시터를 더 포함할 수 있다.
상기 복수 개의 소스전극 가지와 상기 복수 개의 드레인전극 가지는 서로 교차하도록 배치될 수 있다.
상기 복수 개의 소스전극 가지와 상기 복수 개의 드레인전극 가지는 일정한 간격으로 배치될 수 있다.
상기 데이터배선 및 상기 드레인전극 연결부는 상기 게이트전극과 평면상 중첩되지 않을 수 있다.
상기 드레인전극 연결부는 상기 제2 방향을 따라 연장되며, 상기 복수 개의 소스전극 가지 및 상기 복수 개의 드레인전극 가지는 각각 상기 데이터배선 및 상기 드레인전극 연결부로부터 상기 제1 방향으로 돌출될 수 있다.
상기 복수 개의 소스전극 가지 각각은 상기 데이터배선에 인접하며 제3 너비를 갖는 제1 소스전극 영역 및 상기 제1 소스전극 영역으로부터 연장되고 제3 너비보다 작은 제4 너비를 갖는 제2 소스전극 영역을 포함할 수 있고, 상기 복수 개의 드레인전극 가지 각각은 상기 드레인전극 연결부에 인접하며 제5너비를 갖는 제1 드레인전극 영역 및 상기 제1 드레인전극 영역으로부터 연장되고 제5 너비보다 작은 제6 너비를 갖는 제2 드레인전극 영역을 포함할 수 있다.
상기 제2 소스전극 영역 및 상기 제2 드레인전극 영역은 상기 게이트전극과 평면상 중첩될 수 있다.
상기 제2 드레인전극 영역은 상기 제1 소스전극 영역에 인접한 영역까지 연장되지 않으며, 상기 제2 소스전극 영역은 상기 제1 드레인전극 영역에 인접한 영역까지 연장되지 않을 수 있다.
상기 소스전극 및 상기 드레인전극은 각각 도핑된 비정질 실리콘을 포함하는 하부층 및 상기 하부층 상에 배치되며, 적어도 하나의 금속층을 포함하는 상부층을 포함할 수 있다.
상기 소스전극 및 상기 드레인전극은 각각 상기 활성층과 직접 접할 수 있다.
상기 액정표시장치는, 상기 화소전극과 같은 층에 배치되고, 상기 데이터배선과 적어도 일부가 중첩된 제1 전도층을 더 포함할 수 있다.
상기 액정표시장치는, 화소전극과 같은 층에 배치되고, 상기 드레인전극 연결부와 적어도 일부가 중첩된 제2 전도층을 더 포함할 수 있다.
상기 제1 전도층과 상기 제2 전도층은 서로 전기적으로 연결될 수 있다.
전술한 것 외의 다른 측면, 특징, 이점이 이하의 도면, 특허청구범위 및 발명의 상세한 설명으로부터 명확해질 것이다.
상기한 바와 같이 이루어진 본 발명의 일 실시예에 따르면, 게이트전극과 소스전극 사이의 기생 커패시턴스(Cgs) 및 게이트전극과 드레인전극 사이의 기생 커패시턴스(Cgd)가 감소하여, 게이트배선 지연(Gate Line Delay)을 감소시켜 최종적으로는 충전율이 향상된 박막트랜지스터를 포함하는 액정표시장치를 제공할 수 있다. 물론 이러한 효과에 의해 본 발명의 범위가 한정되는 것은 아니다.
도 1은 일 실시예에 따른 액정표시장치에 포함된 하나의 화소의 등가 회로도이다.
도 2는 일 실시예에 따른 액정표시장치를 개략적으로 나타낸 평면도이다.
도 3은 도 2의 III ― III'선을 따라 취한 단면도이다.
도 4 및 도 5는 도 2의 A부분을 확대한 평면도이다.
도 6은 다른 실시예에 따른 액정표시장치를 개략적으로 나타낸 평면도이다.
도 7은 도 6의 VII ― VII' 선을 따라 취한 단면도이다.
도 8은 다른 실시예에 따른 액정표시장치를 개략적으로 나타낸 평면도이다.
도 9는 도 2의 IX ― IX'선을 따라 취한 단면도이다.
도 10은 도 8의 B부분을 확대한 평면도이다.
도 11은 비교예와 실시예 1 내지 실시예 3의 박막트랜지스터의 모양을 나타낸 평면도들이다.
도 12는 박막트랜지스터를 6000 cd/m2의 휘도의 빛을 받도록 노광시키는 포토(photo) 상태에서, 비교예 및 실시예 1 내지 3의 게이트전압(Vgs)-드레인전류(Isd) 특성을 나타낸 실험그래프이다.
도 13은 박막트랜지스터를 노광시키지 않는 다크(Dark) 상태에서, 비교예 및 실시예 1 내지 3의 게이트전압(Vgs)-드레인전류(Isd) 특성을 나타낸 실험그래프이다.
본 발명은 다양한 변환을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 본 발명의 효과 및 특징, 그리고 그것들을 달성하는 방법은 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 다양한 형태로 구현될 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예들을 상세히 설명하기로 하며, 도면을 참조하여 설명할 때 동일하거나 대응하는 구성 요소는 동일한 도면부호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.
이하의 실시예에서, 제1, 제2 등의 용어는 한정적인 의미가 아니라 하나의 구성 요소를 다른 구성 요소와 구별하는 목적으로 사용된다.
이하의 실시예에서, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
이하의 실시예에서, 포함하다 또는 가지다 등의 용어는 명세서상에 기재된 특징, 또는 구성요소가 존재함을 의미하는 것이고, 하나 이상의 다른 특징들 또는 구성요소가 부가될 가능성을 미리 배제하는 것은 아니다.
도면에서는 설명의 편의를 위하여 구성 요소들이 그 크기가 과장 또는 축소될 수 있다. 예컨대, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예들을 상세히 설명하기로 하며, 도면을 참조하여 설명할 때 동일하거나 대응하는 구성 요소는 동일한 도면부호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.
도 1은 일 실시예에 따른 액정표시장치에 포함된 하나의 화소의 등가 회로도이다.
일 실시예에 따른 액정표시장치는 화상을 표시하는 표시 영역 및 표시 영역 주변에 배치된 주변 영역을 포함한다. 상기 표시 영역에는 복수 개의 화소들이 배치되며, 복수 개의 화소들 각각은 구동 회로부 및 구동 회로부에 전기적인 신호를 인가하는 복수의 배선들에 의해 구동될 수 있다.
도 1을 참조하면, 상기 구동 회로부 및 복수의 배선들은 액정표시장치에 포함된 베이스 기판(10, 도 3)상에 배치될 수 있으며, 구동 회로부는 박막트랜지스터(Tr) 및 스토리지 커패시터(Cst)를 포함하고 복수의 배선들은 박막트랜지스터(Tr)의 게이트전극(30)에 게이트 신호(Gate)를 인가하는 게이트배선(GLn) 및 박막트랜지스터(Tr)의 소스전극(SE)에 데이터 신호(Data)를 인가하는 데이터배선(DLm)을 포함할 수 있다.
게이트배선(GLn) 및 데이터배선(DLm)은 서로 교차하는 방향을 따라 각각 연장될 수 있다. 액정표시장치는 복수 개의 게이트배선(GLn) 및 복수 개의 데이터배선(DLm)을 포함하며, 게이트배선(GLn) 및 데이터배선(DLm)이 교차하는 영역마다 화소가 배치될 수 있다.
박막트랜지스터(Tr)의 게이트전극(30)에 온(On) 신호가 인가되면, 소스전극(SE)에 인가된 데이터 신호(Data)는 드레인전극(DE)에 전달되며, 드레인전극(DE)은 스토리지 커패시터(Cst)의 상부전극(60, 도 3), 및 화소전극(80, 도 3)과 전기적으로 연결될 수 있다. 즉, 드레인전극(DE), 상부전극(60) 및 화소전극(80)은 제1 노드(N1)에 연결될 수 있다.
액정표시장치는, 액정표시장치에 포함된 액정에 전기장을 인가하기 위하여 화소전극(80) 이외에 공통 전압(Vcom)을 인가하는 공통전극(90, 도 3)을 더 포함하며, 화소전극(80)과 공통전극(90)의 중첩에 의해 액정 커패시터(Clc)가 형성될 수 있다. 또한, 박막트랜지스터(Tr)의 게이트전극(30) 및 소스전극(SE)/드레인전극(DE)은 평면상 중첩된 영역을 포함할 수 있으며, 이에 의해 기생 커패시턴스(Cgs, Cgd)가 형성될 수 있다.
도 2는 일 실시예에 따른 액정표시장치를 개략적으로 나타낸 평면도이고, 도 3은 도 2의 II ― II'선을 따라 취한 단면도이다.
도 2 및 도 3을 참조하면, 일 실시예에 따른 액정표시장치는 제1 방향(x)을 따라 연장된 게이트배선(GLn), 게이트배선(GLn)으로부터 돌출된 게이트전극(30), 게이트전극(30) 상에 배치된 게이트절연층(40), 게이트절연층(40) 상에 게이트전극(30)과 절연되도록 배치되며, 반도체 물질을 포함하는 활성층(50), 활성층(50) 상에 배치되며, 제1 방향(x)과 교차하는 제2 방향(y)을 따라 연장된 데이터배선(DLm), 데이터배선(DLm)으로부터 돌출되고 게이트전극(30)과 평면상 중첩된 영역을 가지며, 서로 이격된 복수 개의 소스전극 가지를 포함하는 소스전극(SE), 소스전극(SE)과 이격되며, 상기 복수 개의 소스전극 가지 사이에 배치된 복수 개의 드레인전극 가지 및 상기 복수 개의 드레인전극 가지를 연결하는 드레인전극 연결부(DLcn)를 포함하는 드레인전극(DE), 제1 방향(x)으로의 제1 너비(W1)와 제1 너비(W1)보다 작은 제2 방향(y)으로의 제2 너비(W2)를 갖는 화소영역을 정의하며, 드레인전극(DE) 상에 드레인전극(DE)과 전기적으로 연결되도록 배치되는 화소전극(80) 및 화소전극(80) 상에 배치된 액정층(LC)을 포함한다.
액정표시장치의 하단에, 베이스 기판(10)이 배치된다. 베이스 기판(10)은 유리 또는 플라스틱 등으로 구성되며, 복수의 화소영역으로 구획될 수 있다. 도 2에서는 서로 인접한 2개의 화소만을 도시하였으며, 액정표시장치는 도 2에 도시된 화소들과 동일 또는 유사한 복수의 화소들을 포함하며, 이로부터 화상을 구현할 수 있다.
상기 복수의 화소영역은 화소전극(80)에 의하여 정의될 수 있다. 도 2와 같이 화소전극(80)을 위에서 바라볼 때, 화소전극(80)의 경계선과 외접하는 최소 넓이의 직사각형이 존재하는데, 상기 직사각형의 영역을 화소영역으로 정의할 수 있다. 예컨대 도 2의 아랫부분을 참조하면, 상기 화소영역은 제1 방향(x)으로의 제1 너비(W1) 및 제2 방향(y)으로의 제2 너비(W2)를 갖는다. 여기서 제1 너비(W1)는 제2 너비(W2)보다 크다. 즉, 화소영역은 제1 방향(x)을 따라 연장된 변이 긴 변이고 제2 방향(y)을 따라 연장된 변이 짧은 변인 직사각형 형태의 영역이다.
베이스 기판(10) 상에 제1 방향(x)으로 연장된 게이트배선(GLn)이 배치된다. 즉, 게이트배선(GLn)은 화소영역의 긴 변의 연장 방향과 동일한 제1 방향(x)을 따라 연장될 수 있다. 게이트배선(GLn)은 박막트랜지스터(Tr)의 게이트전극(30)에 게이트 신호(Gate)를 인가한다.
게이트배선(GLn)으로부터, 게이트전극(30)이 돌출되어 배치된다. 예컨대 게이트전극(30)은 게이트배선(GLn)이 연장된 제1 방향(x)과 실질적으로 수직인 제2 방향(y)을 따라 연장될 수 있다. 제1 방향(x)과 제2 방향(y)은 실질적으로 수직일 수 있지만 이에 한정되는 것은 아니다. 게이트전극(30)은 게이트배선(GLn)과 동일한 물질로 동시에 형성될 수 있다.
도 3을 참조하면, 게이트전극(30) 상에 게이트절연층(40)이 배치된다. 게이트절연층(40)은 무기 물질로 구성된 단일층 또는 다중층일 수 있다. 예컨대 게이트절연층(40)은 실리콘 질화물(SiNx)로 구성된 단일층일 수 있다.
게이트절연층(40) 상에, 게이트절연층(40)에 의해 게이트전극(30)과 전기적으로 절연된 활성층(50)이 배치된다. 활성층(50)은 반도체 물질을 포함한다. 일 실시예에 따르면, 활성층(50)은 비정질 실리콘(amorphous silicon)을 포함할 수 있다.
활성층(50) 상에, 제1 방향(x)과 교차하는 제2 방향(y)을 따라 연장된 데이터배선(DLn)이 배치된다. 즉, 데이터배선(DLn)은 화소영역의 짧은 변의 연장 방향과 동일한 방향으로 연장될 수 있다. 도 2를 참조하면, 데이터배선(DLm)은 제2 방향(y)으로 연장되어 배치된다. 데이터배선(DLm)은 상술한 바와 같이 박막트랜지스터(Tr)의 소스전극(SE)에 데이터 신호(Data)를 인가할 수 있다. 데이터배선(DLm)은 주로 제2 방향(y)으로 연장되지만, 제1 방향(x)과 평행하도록 꺾인 부분이 있을 수 있다.
데이터배선(DLm)으로부터 돌출되도록, 게이트전극(30)과 평면상 중첩된 영역을 가지며, 서로 이격된 복수 개의 소스전극 가지(SE1, SE2, SE3)를 포함하는 소스전극(SE)이 배치된다. 소스전극(SE)은 데이터배선(DLm)과 동일층에 동일한 물질로 형성될 수 있다. 도 2를 참조하면, 데이터배선(DLm)이 연장된 제1 방향(x)과 실질적으로 수직인 제2 방향(y)으로 복수 개의 소스전극 가지가 배치된다. 도 2에서는 예시적으로 5개의 소스전극 가지가 그려져 있으나, 본 발명이 이에 한정되는 것은 아님은 물론이다. 도 3에서는 상기 5개의 소스전극 가지 중 3개의 단면도만을 도시하였다. 소스전극 가지(SE1, SE2, SE3) 각각은 데이터배선(DLm)과 실질적으로 수직인 제1 방향(x)으로 돌출될 수 있다.
도 4 및 도 5는 도 2의 A부분을 확대한 평면도이다. 도 4을 참조하면, 소스전극(SE)과 이격되며, 복수 개의 소스전극 가지(SE1, SE2, SE3) 사이에 배치된 복수 개의 드레인전극 가지(DE1, DE2, DE3) 및 복수 개의 드레인전극 가지(DE1, DE2, DE3)를 연결하는 드레인전극 연결부(DEcn)를 포함하는 드레인전극(DE)이 배치된다. 도 2 및 도 4를 참조하면, 드레인전극 연결부(DEcn)가 길게 늘어진 제2 방향(y)과 수직인 방향으로 복수 개의 드레인전극 가지(DE1, DE2, DE3)가 배치될 수 있다. 도 3 내지 도 5에서는 예시적으로 3개의 소스전극 가지 및 드레인전극 가지가 그려져 있으나, 본 발명이 이에 한정되는 것은 아님은 물론이다. 드레인전극 가지(DE1, DE2, DE3)는 드레인전극 연결부(DEcn)와 연결되어 있으나, 드레인전극 가지(DE1, DE2, DE3) 각각은 서로 이격되어 있다. 드레인전극 연결부(DEcn)는 드레인전극(DE)과 일체로 구성될 수 있다. 드레인전극(DE)은 소스전극(SE)과 동일층에 동일한 물질로 형성될 수 있다.
일 실시예에 따르면, 복수 개의 소스전극 가지(SE1, SE2, SE3)와 복수 개의 드레인전극 가지(DE1, DE2, DE3)는 서로 교차하도록 배치될 수 있다. 도 2 내지 도 4를 참조하면, 드레인전극 가지(DE1, DE2, DE3) 각각은 소스전극 가지(SE1, SE2, SE3)의 사이 공간에 배치된다. 즉 도 2와 같이 액정표시장치를 위에서 바라볼 때, 복수 개의 소스전극 가지(SE1, SE2, SE3)와 복수 개의 드레인전극 가지(DE1, DE2, DE3)는 마치 양손을 깍지 낀 형태로 각각이 서로 교차하면서 배치된다. 따라서 도 3의 단면도 상에서는, 활성층(50) 상에서 각 소스전극 가지(SE1, SE2, SE3)와 각 드레인전극 가지(DE1, DE2, DE3)가 번갈아가면서 배치된다.
도 2, 도 4 및 도 5에서는 예시적으로 도면 상에서 가장 위쪽에 있는 가지가 드레인전극 가지(DE3)고, 가장 아래쪽에 있는 전극이 소스전극 가지(SE1)인 것을 도시하였으나, 본 발명이 이에 한정되는 것은 아니다. 즉 가장 위쪽에 있는 가지가 소스전극 가지이고 가장 아래쪽에 있는 전극이 드레인전극 가지일 수도 있다. 한편, 가장 위 및 가장 아래에 있는 전극이 같은 전극의 가지일 수도 있다. 따라서 드레인전극 가지의 개수가 n개인 경우, 소스전극 가지의 개수는 n-1, n, n+1개 중 어느 하나일 수 있다. (n은 2이상의 정수)
일 실시예에 따르면, 복수 개의 소스전극 가지(SE1, SE2, SE3)와 복수 개의 드레인전극 가지(DE1, DE2, DE3)는 일정한 간격으로 배치될 수 있다. 도 4를 참조하면, 복수 개의 소스전극 가지(SE1, SE2, SE3)와 복수 개의 드레인전극 가지(DE1, DE2, DE3) 각각은 일정한 간격을 두고 서로 번갈아가면서 배치된다. 상기와 같은 경우, 소스전극(SE)과 드레인전극(DE) 사이의 채널영역의 폭을 일정하게 할 수 있어, 소스전극(SE)으로부터 드레인전극(DE)으로의 전류구동능력을 최대화할 수 있다.
일 실시예에 따르면, 데이터배선(DLm) 및 드레인전극 연결부(DEcn)는 게이트전극(30)과 평면상 중첩되지 않을 수 있다. 도 4를 참조하면, 게이트전극(30)은 소스전극(SE) 및 드레인전극(DE)과 평면상 중첩되고, 데이터배선(DLm) 및 드레인전극 연결부(DEcn)와는 중첩되지 않는다. 상기와 같이 게이트전극(30)을 형성하는 경우, 게이트전극(30)과 드레인전극(DE)에 의해 발생하는 기생 커패시턴스(Cgd), 게이트전극(30)과 소스전극(SE)에 의해 발생하는 기생 커패시턴스(Cgs)의 값을 줄일 수 있다.
일 실시예에 따르면, 드레인전극 연결부(DEcn)는 제2 방향(y)을 따라 연장되며, 복수 개의 소스전극 가지(SE1, SE2, SE3) 및 복수 개의 드레인전극 가지(DE1, DE2, DE3)는 각각 데이터배선(DLm) 및 드레인전극 연결부(DEcn)로부터 제1 방향(x)으로 돌출될 수 있다. 드레인전극 연결부(DEcn)가 데이터배선(DLm)의 방향과 수직한 부분이 없이, 데이터배선(DLm)과 평행하게 배치되는 경우, 각 소자의 효율적인 공간 배치가 가능하다.
일 실시예에 따르면, 복수 개의 소스전극 가지(SE1, SE2, SE3) 각각은 데이터배선(DLm)에 인접하며 제3 너비(W3)를 갖는 제1 소스전극 영역(SEp) 및 제1 소스전극 영역(SEp)으로부터 연장되고 제3 너비(W3)보다 작은 제4 너비(W4)를 갖는 제2 소스전극 영역(SEq)을 포함할 수 있고, 복수 개의 드레인전극 가지(DE1, DE2, DE3) 각각은 드레인전극 연결부(DEcn)에 인접하며 제5 너비(W5)를 갖는 제1 드레인전극 영역(DEp) 및 제1 드레인전극 영역(DEp)으로부터 연장되고 제5 너비(W6)보다 작은 제6 너비(W6)를 갖는 제2 드레인전극 영역(DEq)을 포함할 수 있다.
도 5를 참조하면, 소스전극 가지(SE1, SE2, SE3) 각각 및 드레인전극 가지(DE1, DE2, DE3) 각각은 철(凸)자 또는 볼링핀 모양으로 형성되어 있다. 이 때, 너비가 작은 제2 소스전극 영역(SEq)과 제2 드레인전극 영역(DEq)은, 제2 방향(y)으로 볼 때 서로 중첩되는 부분을 가질 수 있다. 상기와 같은 모양의 경우, 채널영역의 폭을 작게 할 수 있다. 따라서 공간을 효율적으로 사용하여, 개구율을 감소시키지 않으면서도 박막트랜지스터(Tr)의 전류구동능력을 크게 할 수 있다. 이에 대하여는 후술한다.
일 실시예에 따르면, 제2 소스전극 영역(SEq) 및 상기 제2 드레인전극 영역(DEq)은 게이트전극(30)과 평면상 중첩될 수 있다. 제2 소스전극 영역(SEq) 및 제2 드레인전극 영역(DEq) 사이에는 활성층(50)의 채널영역이 형성되어 있는데, 상기와 같이 게이트전극(30)이 채널영역과 평면상 중첩되는 경우, 빛에 의한 누설전류를 방지하여 박막트랜지스터(Tr)의 효율을 향상시킬 수 있다.
일 실시예에 따르면, 제2 드레인전극 영역(DEq)은 제1 소스전극 영역(SEp)에 인접한 영역까지 연장되지 않으며, 제2 소스전극 영역(SEq)은 제1 드레인전극 영역(DEp)에 인접한 영역까지 연장되지 않을 수 있다. 도 5를 참조하면, 제2 방향(y)으로 볼 때 제2 드레인전극 영역(DEq)은 제1 소스전극 영역(SEp)과 중첩되지 않고, 제2 소스전극 영역(SEq)은 제1 드레인전극 영역(DEp)과 중첩되지 않는다. 상기와 같은 경우, 소스전극(SE)과 드레인전극(DE) 사이의 거리가 최소가 되어, 채널영역의 폭이 좁아져 박막트랜지스터(Tr)의 전류구동능력을 크게 할 수 있다. 또한, 이 경우 게이트전극(30)과 소스전극(SE) 사이의 기생 커패시턴스(Cgs) 및 게이트전극(30)과 드레인전극(DE) 사이의 기생 커패시턴스(Cgd)가 감소하여, 게이트배선 지연(Gate Line Delay)을 감소시켜 최종적으로는 충전율 향상에 기여할 수 있다.
물론 각 소스전극 가지(SE1, SE2, SE3) 및 각 드레인전극 가지(DE1, DE2, DE3)의 모양은 철(凸)자 형태에 한정되는 것은 아니고, 일(一)자, 반원, 반타원, 삼각형 등 다양한 형태일 수 있다. 한편, 도 4 및 도 5에서는 각 소스전극 가지(SE1, SE2, SE3) 및 각 드레인전극 가지(DE1, DE2, DE3)의 모양이 제1 방향(x)을 중심으로 대칭인 것을 예시하였지만, 꼭 이에 한정되는 것은 아니고 채널영역 형성 효율이 좋은 구조라면 어떤 형태로든 다양한 변형이 가능하다.
한편, 각 소스전극 가지(SE1, SE2, SE3)와 각 드레인전극 가지(DE1, DE2, DE3)는 서로 같은 모양과 크기를 가지는 형태일 수 있다. 따라서, 제1 소스전극 영역(SEp)의 제3 너비(W3)와, 제1 드레인전극 영역(DEp)의 제5 너비(W5)는 실질적으로 같은 값을 가질 수 있다. 또, 제2 소스전극 영역(SEq)의 제4 너비(W4)와 제2 드레인전극 영역(DEq)의 제6 너비(W6)는 실질적으로 같은 값을 가질 수 있다.
종래 기술처럼 소스전극(SE)이 일자형태로, 드레인전극(DE)이 이를 U자형으로 둘러싸는 구조를 취하면, 드레인전극(DE)은 소스전극(SE)과 대향하는 안쪽 부분만 채널영역 형성에 기여하게 되고, 바깥쪽 부분은 채널영역 형성에 기여하지 못한다. 이와는 달리, 본 발명과 같이 각 소스전극 가지(SE1, SE2, SE3)와 각 드레인전극 가지(DE1, DE2, DE3)를 번갈아가면서 배치하면, 소스전극(SE)과 드레인전극(DE)의 대부분의 영역이 모두 채널영역 형성에 기여할 수 있다.
따라서 상기와 같은 박막트랜지스터(Tr)는, 기존의 U-type 트랜지스터에 비해 드레인전류(Isd)의 크기가 증가하므로, 최종적으로 충전율 향상에 기여할 수 있다. 이에 대하여는 후술한다.
일 실시예에 따르면, 소스전극(SE) 및 드레인전극(DE)은 각각 도핑된 비정질 실리콘을 포함하는 하부층(SE1a, DE1a, SE2a, DE2a, SE3a, DE3a) 및 하부층(SE1a, DE1a, SE2a, DE2a, SE3a, DE3a) 상에 배치되며, 적어도 하나의 금속층을 포함하는 상부층(SE1b, DE1b, SE2b, DE2b, SE3b, DE3b)을 포함할 수 있다.
다시 도 3을 참조하면, 왼쪽에서부터 차례로 제1 소스전극 가지(SE1), 제1 드레인전극 가지(DE1), 제2 소스전극 가지(SE2), 제2 드레인전극 가지 (DE2), 제3 소스전극 가지(SE3), 제3 드레인전극 가지(DE3)가 활성층(50) 상에 배치되어 있다. 소스전극(SE) 및 드레인전극(DE)은, 각각 하부층(SE1a, DE1a, SE2a, DE3a, SE3a, DE2a) 및 하부층(SE1a, DE1a, SE2a, DE2a, SE3a, DE3a) 상에 배치된 상부층(SE1b, DE1b, SE2b, DE2b, SE3b, DE3b)을 포함할 수 있다.
소스전극(SE) 및 드레인전극(DE)의 하부층(SE1a, DE1a, SE2a, DE2a, SE3a, DE3a)은 불순물이 도핑되어 도전성을 갖는 비정질 실리콘일 수 있으며, 예를 들면 n+ 비정질 실리콘일 수 있다. 소스전극(SE) 및 드레인전극(DE)의 하부층(SE1a, DE1a, SE2a, DE2a, SE3a, DE3a)은 활성층(50)과 소스전극(SE)/드레인전극(DE) 사이에 배치되어, 활성층(50)과 소스전극(SE)/드레인전극(DE) 사이의 일함수 차이를 줄이는 오믹 콘택층(ohmic contact layer)일 수 있다. 소스전극(SE) 및 드레인전극(DE)의 상부층(SE1b, DE1b, SE2b, DE2b, SE3b, DE3b)은 몰리브덴(Mo), 알루미늄(Al), 구리(Cu) 및 티타늄(Ti)을 포함하는 그룹에서 선택된 적어도 하나의 물질을 포함하는 금속층을 포함할 수 있으며, 일 실시예에 따르면, 티타늄(Ti)/구리(Cu)로 구성된 이중층 또는 티타늄(Ti) /구리(Cu) /티타늄(Ti)으로 구성된 삼중층일 수 있다.
일 실시예에 따르면, 소스전극(SE)과 드레인전극(DE)은 각각 활성층(50)과 직접 접할 수 있다. 즉, 활성층(50)과 하부층(SE1a, DE1a, SE2a, DE2a, SE3a, DE3a), 하부층(SE1a, DE1a, SE2a, DE3a, SE2a, DE3a)과 상부층(SE1b, DE1b, SE2b, DE2b, SE3b, DE3b)은 직접 접할 수 있다.
일 실시예에 따르면, 액정표시장치는 게이트전극(30)과 동일층에 배치된 하부전극(32) 및 드레인전극(DE)으로부터 연장된 상부전극(60)을 포함하는 스토리지 커패시터(Cst)를 포함할 수 있다. 도 3을 다시 참조하면, 게이트전극(30)과 동일층에, 스토리지 커패시터(Cst)의 하부전극(32)이 배치될 수 있다. 하부전극(32)은 게이트전극(30)과 동일한 물질로 동시에 형성될 수 있다. 또한, 하부전극(32)은 게이트배선(GLn)과 연결된 게이트전극(30)과는 달리 아일랜드(island) 형태로 배치될 수 있다. 하부전극(32)에는 커패시터선(미도시)에 의해 커패시터 전압(Vst)이 인가될 수 있다.
하부전극(32)과 평면상 대향되는 위치에, 드레인전극 연결부(DEcn)로부터 연장되는 상부전극(60)이 배치될 수 있다. 상부전극(60)은 불순물이 도핑되어 도전성을 갖는 비정질 실리콘을 포함하는 제1층(60a) 및 제1층(60a) 상에 배치되며 적어도 하나의 금속층을 포함하는 제2층(60b)을 포함할 수 있다. 일 실시예에 따르면, 제1층은 n+ 비정질 실리콘일 수 있으며, 제2층은 몰리브덴(Mo), 알루미늄(Al), 구리(Cu) 및 티타늄(Ti)을 포함하는 그룹에서 선택된 적어도 하나의 물질을 포함하는 금속층을 포함하며, 단일층 또는 다중층일 수 있다. 한편, 소스전극(SE), 드레인전극(DE), 드레인전극 연결부(DEcn) 및 상부전극(60)은 같은 층에 같은 물질로 형성될 수 있다.
소스전극(SE) 및 드레인전극(DE) 상에 절연층(70)이 배치된다. 절연층(70)은 박막트랜지스터(Tr) 및 스토리지 커패시터(Cst)를 덮을 수 있다. 절연층(70)에 의해 박막트랜지스터(Tr) 및 스토리지 커패시터(Cst)에 의한 단차가 평탄화될 수 있다. 절연층(70)은 스토리지 커패시터(Cst)의 상부전극(60)의 일부를 노출하는 비아홀(70H)을 가질 수 있다.
절연층(70) 상에, 화소전극(80)이 배치된다. 화소전극(80)은 드레인전극(DE)과 전기적으로 연결되도록 배치된다. 화소전극(80)은 비아홀(70H)에 매립되어 드레인전극(DE)과 전기적으로 연결될 수 있다. 액정표시장치가 스토리지 커패시터(Cst)를 포함하는 경우, 화소전극(80)은 상부전극(60)을 통해 드레인전극(DE)과 연결될 수 있다. 화소전극(80)은 액정표시장치에 포함된 복수 개의 화소들 각각에 독립되도록 배치될 수 있다.
도 2를 다시 참조하면, 화소전극(80)은 제1 방향(x)으로 연장된 가로 줄기부(80h)와 제2 방향(y)으로 연장된 세로 줄기부(80v)에 의해 4개의 부영역으로 나뉘어질 수 있다. 미세 가지부(80b)는 가로 줄기부(80h) 및 세로 줄기부(80v)로부터 비스듬하게 뻗어 있으며 그 뻗는 방향은 가로 줄기부(80h)와 대략 45도 또는 135도의 각을 이룰 수 있다. 상기와 같은 화소전극(80)의 모양은 하나의 예에 불과하며, 본 발명은 이에 한정되지 아니하고 다양한 변형이 가능하다.
상술한 바와 같이, 화소전극(80)은 화소영역을 정의한다. 화소전극(80)을 위에서 바라볼 때, 화소전극(80)의 경계선과 접하는 최소 넓이의 직사각형이 존재하는데, 상기 직사각형의 영역을 화소영역으로 정의할 수 있다. 도 2를 참조하면, 상기 화소영역은 제1 방향(x)으로의 제1 너비(W1) 및 제2 방향(y)으로의 제2 너비(W2)를 갖는다. 여기서 제1 너비(W1)는 제2 너비(W2)보다 크다. 즉, 화소영역은 제1 방향(x)을 따라 연장된 변이 긴 변이고 제2 방향(y)을 따라 연장된 변이 짧은 변인 직사각형 형태의 영역이다. 이 때, 가로 줄기부(80h)는 상기 화소영역의 제1 너비(W1)와 실질적으로 같은 너비를 가질 수 있고, 세로 줄기부(80v)는 상기 화소영역의 제2 너비(W2)와 실질적으로 같은 너비를 가질 수 있다.
화소전극(80) 상에 액정층(LC)이 배치된다. 또, 화소전극(80)과 함께 액정층(LC)에 전기장을 인가하는 공통전극(90)이 액정층(LC) 상에 배치될 수 있다. 공통전극(90)은 액정층(LC)을 사이에 두고 화소전극(80)과 대향되도록 배치될 수 있다. 즉, 공통전극(90)은 상부 기판(20)의 화소전극(80)에 대향하는 면 상에 배치될 수 있다. 이 경우, 화소전극(80)과 공통전극(90)에 인가된 서로 다른 전압에 의해 수직(vertical) 방향으로 전기장이 형성되고, 이에 따라 액정층(LC)에 포함된 액정들이 정렬될 수 있다.
그러나, 본 발명은 이에 제한되지 않으며, 공통전극(90)은 베이스 기판(10)에 화소전극(80)과 절연되도록 배치될 수 있다. 이 경우, 공통전극(90) 및 화소전극(80) 사이에 수평(horizontal) 방향으로 전기장이 형성되고, 이에 따라 액정층(LC)에 포함된 액정들이 정렬될 수 있다. 즉, 화소전극(80) 및 공통전극(90)은 액정표시장치를 구동하는 모드에 따라 다양한 형태로 배치될 수 있다.
도시하진 않았지만, 액정표시장치는 액정층(LC)의 상부 및 하부에는 액정층(LC)에 전기장이 인가되지 않은 상태에서 액정층(LC)에 포함된 액정 물질의 정렬 방향을 결정하는 배향막(미도시)이 배치될 수 있다.
액정층(LC) 상에는 상부 기판(20)이 배치된다. 상기 액정표시장치는 상부 기판(20) 방향으로 화상을 구현하며, 베이스 기판(10)의 트랜지스터(TR) 및 스토리지 커패시터(Cst)가 배치된 방향의 반대 방향에 배치되어, 베이스 기판(10) 방향으로 광을 조사하는 백라이트 유닛(미도시)을 더 포함할 수 있다.
도 6은 다른 실시예에 따른 액정표시장치를 개략적으로 나타낸 평면도이고, 도 7은 도 6의 VII ― VII'선을 따라 취한 단면도이다.
도 6 및 도 7을 참조하면, 일 실시예에 따른 액정표시장치는, 화소전극(80)과 같은 층에 배치되고, 데이터배선(DLm)과 적어도 일부가 중첩된 제1 전도층(81)을 더 포함할 수 있다. 제1 전도층(81)은 절연층(70) 상에 형성되며, 평면 상에서 볼 때 화소전극(80)으로부터 이격되어 형성된다. 제1 전도층(81)은 화소전극(80)과 같은 층에 같은 물질로 형성될 수 있는 데, 이 경우, 1매의 마스크를 이용한 단일 포토리소그래피 단계로 형성될 수 있다.
도 6을 참조하면, 제1 전도층(81)은 평면 상에서 볼 때 데이터배선(DLm)을 커버할 수 있다. 제1 전도층(81)은 데이터배선(DLm)의 길이 방향에 수직한 폭보다 큰 폭을 가질 수 있다. 이에 따라 평면 상에서 데이터배선(DLm)이 제1 전도층(81)에 의해 커버된다.
한편, 제1 전도층(81)은 예를 들어, 데이터배선(DLm)이 형성된 영역뿐만 아니라, 게이트배선(GLn)이나 박막트랜지스터(Tr)가 형성된 영역도 커버할 수 있다.
일 실시예에 따른 액정표시장치는, 화소전극(80)과 같은 층에 배치되고, 드레인전극 연결부(DEcn)와 적어도 일부가 중첩된 제2 전도층(82)을 더 포함할 수 있다. 이 때, 제1 전도층(81)과 제2 전도층(82)은 서로 전기적으로 연결될 수 있다.
도 6 및 도 7을 참조하면, 제2 전도층(82)은 절연층(70) 상에 배치되며, 평면 상에서 볼 때 화소전극(80)으로부터 이격되어 배치된다. 이 때 제2 전도층(82)은 드레인전극 연결부(DEcn)의 일부를 커버하도록 배치될 수 있다. 제2 전도층(82)은 화소전극(80)과 같은 층에 같은 물질로 형성될 수 있는데, 이 경우, 1매의 마스크를 이용한 단일 포토리소그래피 단계로 형성될 수 있다.
상기한 구조를 갖는 액정표시장치에 있어서, 게이트배선(GLn)에 게이트 신호(Gate)가 인가되면, 박막트랜지스터(Tr)가 온(On)된다. 따라서, 데이터배선(DLm)으로 인가된 데이터 신호(Data)는 박막트랜지스터(Tr)를 통해 화소전극(80)으로 인가된다. 공통전극(90)에는 화소전극(80)에 인가된 전압과 다른 레벨의 전압이 인가되며, 이에 따라 화소전극(80)과 공통전극(90) 사이에 전기장이 형성된다.
여기서, 제1 전도층(81) 및/또는 제2 전도층(82)에는 공통전극(90)과 동일한 레벨의 전압이 인가되며, 이에 따라, 제1 전도층(81) 및/또는 제2 전도층(82)과 공통전극(90) 사이에는 전기장이 형성되지 않는다. 제1 전도층(81) 및/또는 제2 전도층(82)이 제공되지 않는 기존의 액정표시장치에서는 화소의 가장자리에 해당하는 영역에 위치한 액정 분자들, 즉, 데이터배선(DLm) 부근의 액정 분자들은, 화소전극(80)과 공통전극(90) 사이에 프린지 전기장이 약하기 때문에 오배열의 가능성이 높았으며, 그 결과 빛샘 현상이 발생하였다. 그러나, 도 6 및 도 7과 같은 일 실시예에 따르면, 공통전극(90)과 화소전극(80) 사이의 프린지 전기장이 약하더라도 제1 전도층(81) 및/또는 제2 전도층(82)이 형성된 영역에 전기장이 형성되지 않기 때문에, 화소의 가장자리에 해당하는 영역에 위치한 액정 분자들의 오배열이 방지된다. 그 결과, 빛샘 현상이 감소하며, 상기 빛샘 현상을 방지하기 위해 형성하는 블랙 매트릭스(미도시)의 면적을 감소시킬 수 있으므로 액정표시장치의 개구율이 증가한다.
도 8은 다른 실시예에 따른 액정표시장치를 개략적으로 나타낸 평면도, 도 9는 도 2의 IX ― IX'선을 따라 취한 단면도, 도 10은 도 8의 B부분을 확대한 평면도이다.
도 8 내지 도 10을 참조하면, 일 실시예에 따른 액정표시장치에 포함된 소스전극(SE)은 소스전극 가지(SE1, SE2, SE3)와 이격되고, 드레인전극 가지(DE1, DE2, DE3) 사이에 배치되는 복수 개의 소스전극 섬(SEi)을 더 포함하고, 드레인전극(DE)은 드레인전극 가지(DE1, DE2, DE3)와 이격되고, 소스전극 가지(SE1, SE2, SE3) 사이에 배치되는 복수 개의 드레인전극 섬(DEi)을 더 포함할 수 있다.
복수 개의 소스전극 섬(SEi)은 제1방향(x)으로 바라볼 때 데이터배선(DLm)에서 돌출되어 나온 소스전극 가지(SE1, SE2, SE3)와 중첩되도록 배치된다. 소스전극 섬(SEi)은 소스전극 가지(SE1, SE2, SE3)와는 이격되어, 아일랜드 형태로 배치된다. 소스전극 섬(SEi) 각각은 드레인전극 가지(DE1, DE2, DE3) 사이에 배치된다.
한편, 제1 방향(x)으로 바라볼 때 드레인전극 연결부(DEcn)에서 돌출되어 나온 드레인전극 가지(DE1, DE2, DE3)와 중첩되도록 복수 개의 드레인전극 섬(SEi)이 배치된다. 드레인전극 섬(DEi)은 드레인전극 가지(DE1, DE2, DE3)와는 이격되어, 아일랜드 형태로 배치된다. 드레인전극 섬(DEi) 각각은 소스전극 가지(SE1, SE2, SE3) 사이에 배치된다. 도 8에서는 예시적으로 각 5개의 소스전극 섬(SEi) 및 드레인전극 섬(DEi)을 도시하였으나 본 발명이 이에 한정되는 것은 아님은 물론이다.
일 실시예에 따르면, 복수 개의 소스전극 섬(SEi) 및 복수 개의 드레인전극 섬(DEi)은 게이트전극(30)과 평면상 중첩될 수 있다. 소스전극 섬(SEi) 및 드레인전극 섬(DEi) 사이에는 활성층(50)의 채널영역이 형성되어 있는데, 상기와 같이 게이트전극(30)이 채널영역과 평면상 중첩되는 경우, 빛에 의한 누설전류를 방지하여 박막트랜지스터(Tr)의 효율을 향상시킬 수 있다.
일 실시예에 따르면, 복수 개의 소스전극 섬(SEi) 및 복수 개의 드레인전극 섬(DEi)은 일정한 간격으로 배치될 수 있다. 소스전극 섬(SEi)은 드레인전극 가지(DE1, DE2, DE3) 사이의 정가운데에 위치할 수 있고, 드레인전극 섬(DEi)은 소스전극 가지(SE1, SE2, SE3) 사이의 정가운데에 위치할 수 있다. 한편, 복수 개의 소스전극 섬(SEi) 및 복수 개의 드레인전극 섬(DEi)은 서로 같은 크기와 모양을 가질 수 있다. 도 8 및 도 10에서는 예시적으로 소스전극 섬(SEi) 및 드레인전극 섬(DEi)이 라운딩된 사각형의 형태인 것을 도시하였다.
상기와 같이 소스전극 섬(SEi) 및 드레인전극 섬(DEi)을 포함하는 박막트랜지스터(Tr)는, 기존의 U-type 트랜지스터에 비해 드레인전류(Isd)의 크기가 증가하여, 최종적으로 충전율 향상에 기여할 수 있다. 이에 대하여는 후술한다.
이하 도 11 내지 도 13과 [표 1]을 참조하여, 본 발명의 박막트랜지스터(Tr)의 전압-전류 특성을 설명한다.
도 11은 비교예와 실시예 1 내지 실시예 3의 박막트랜지스터의 모양을 나타낸 평면도들이다. 도 11의 (a)에 도시된 비교예는 종래기술인 U-type의 박막트랜지스터(Tr) - 도면에 Tr 부기, 도 11의 (b)에 도시된 실시예 1은 직사각형 모양의 소스전극 가지(SE1, SE2, SE3) 및 드레인전극 가지(DE1, DE2)를 포함하는 박막트랜지스터(Tr), 도 11의 (c)에 도시된 실시예 2는 볼링핀 모양의 소스전극 가지(SE1, SE2, SE3) 및 드레인전극 가지(DE1, DE2)를 포함하는 박막트랜지스터(Tr), 도 11의 (d)에 도시된 실시예 3은 실시예 2에 소스전극 섬(SEi) 및 드레인전극 섬(DEi)을 더 포함하는 박막트랜지스터(Tr)를 나타낸다. 도 11에 도시된 (a) 내지 (d)에서는 예시적으로 소스전극 가지(SE1, SE2, SE3)의 개수가 3개, 드레인전극 가지(DE1, DE2)의 개수가 2개인 것을 도시하였다.
한편, 비교예와 실시예 1 내지 3의 각 소스전극(SE), 드레인전극(DE) 아래에는 게이트전극(30a, 30b, 30c, 30d)이 배치된다. 게이트전극(30a, 30b, 30c, 30d)은 소스전극(SE)과 드레인전극(DE) 사이에 형성된 채널영역과 중첩되어, 빛에 의한 누설전류를 방지하여 박막트랜지스터(Tr)의 효율을 향상시킬 수 있다.
상기의 도 11의 (a)에 도시된 비교예에서, 소스전극(SE)과 드레인전극(DE) 사이에 도면 상 역U자 형태의 채널영역의 폭(W11a)은 35㎛이다. 도 11의 (b) 내지 (d)의 실시예에서, 소스전극 가지(SE1, SE2, SE3)와 드레인전극 가지(DE1, DE2) 사이의 채널 영역의 폭(W11b, W11c, W11d)은 각 8.75㎛이다. 도 11의 (b) 내지 (d)에서는 소스전극 가지(SE1, SE2, SE3)와 드레인전극 가지(DE1, DE2) 사이에 총 4개의 채널 영역이 형성되므로, 총 채널 영역의 폭은 35㎛이다.
도 12는 박막트랜지스터(Tr)를 6000 cd/m2의 휘도의 빛을 받도록 노광시키는 포토(photo) 상태에서, 비교예 및 실시예 1 내지 3의 게이트전압(Vgs)-드레인전류(Isd) 특성을 나타낸 실험그래프이며, 도 13은 박막트랜지스터(Tr)를 노광시키지 않는 다크(Dark) 상태에서, 비교예 및 실시예 1 내지 3의 게이트전압(Vgs)-드레인전류(Isd) 특성을 나타낸 실험그래프이다. 여기서 드레인전류(Isd)란 소스전극(SE)과 드레인전극(DE) 사이에 흐르는 전류를 의미한다.
도 12 및 도 13에서 비교예(a)와 실시예 1(b)의 실험그래프를 비교하면, 포토 상태 및 다크 상태 모두에서, U-type의 비교예에 비해 실시예 1의 드레인전류(Isd)값이 증가하였다. 종래 기술인 비교예처럼 드레인전극(DE)이 일자형태로, 소스전극(SE)이 이를 U자형으로 둘러싸는 구조를 취하면, 소스전극(SE)은 드레인전극(DE)과 대향하는 안쪽 부분만 채널영역 형성에 기여하게 되고, 바깥쪽 부분은 채널영역 형성에 기여하지 못한다. 이와는 달리, 실시예 1과 같이 각 소스전극 가지(SE1, SE2, SE3)와 각 드레인전극 가지(DE1, DE2)를 번갈아가면서 배치하면, 소스전극(SE)과 드레인전극(DE)의 대부분의 영역이 모두 채널영역 형성에 기여할 수 있다. 따라서 같은 채널영역의 길이를 가지더라도 실시예 1에서의 드레인전류(Isd)의 값이 비교예의 드레인전류(Isd)값보다 크게 된다.
도 12 및 도 13에서 실시예 1(b)과 실시예 2(c)의 실험그래프를 비교하면, 포토 상태 및 다크 상태 모두에서, 실시예 1에 비해 실시예 2의 드레인전류(Isd)값이 증가하였다. 실시예 2처럼 소스전극 가지(SE1, SE2, SE3) 및 드레인전극 가지(DE1, DE2)가 볼링핀 모양으로 형성된 경우, 채널영역의 폭을 작게 할 수 있다. 따라서 공간을 효율적으로 사용하여, 개구율을 감소시키지 않으면서도 드레인전류(Isd)의 값을 크게 할 수 있다.
도 12 및 도 13에서 실시예 2(c)와 실시예 3(d)의 실험그래프를 비교하면, 포토 상태 및 다크 상태 모두에서, 실시예 2에 비해 실시예 3의 드레인전류(Isd)값이 증가하였다. 실시예 3처럼 박막트랜지스터(Tr)에 소스전극 섬(SEi) 및 드레인전극 섬(DEi)이 포함되는 경우, 채널영역의 폭이 증가하는 효과를 가져오므로, 같은 채널영역의 길이를 가지더라도 실시예 3에서의 드레인전류(Isd)의 값이 실시예 2에서의 드레인전류(Isd)값보다 크게 된다.
따라서 실시예 1 내지 실시예 3에 따른 박막트랜지스터(Tr)는, 비교예인 기존의 U-type 트랜지스터에 비해 드레인전류(Isd)의 크기가 증가하므로, 최종적으로 충전율 향상에 기여할 수 있다.
[표 1]은 도 12 및 도 13에서, 게이트전압(Vgs)을 20V로 하여 박막트랜지스터(Tr)가 온(on)상태일 때의 비교예의 드레인전류(Isd)에 대비한 실시예 1 내지 3의 드레인전류(Isd)의 증가율을 나타낸 표이다.
노광상태
트랜지스터 모양 		전류증가율(%)
포토 ( Photo ) 다크(Dark)
도 11의 (a): 비교예 - -
도 11의 (b): 실시예 1 +8.8 +7.4
도 11의 (c): 실시예 2 +23.8 +19.5
도 11의 (d): 실시예 3 +42.3 +35.5
[표 1]을 참조하면, 실시예 1 내지 실시예 3에 따른 박막트랜지스터(Tr)는, 비교예인 기존의 U-type 트랜지스터에 비해 드레인전류(Isd)의 크기가 증가함을 확인할 수 있다. 따라서 실시예 1 내지 실시예 3에 따른 박막트랜지스터(Tr)는 최종적으로 충전율 향상에 기여할 수 있다.
본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 당해 기술 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.
DE: 드레인전극 SE: 소스전극
10: 베이스 기판 20: 상부 기판
30: 게이트전극 32: 하부전극
40: 게이트절연층 50: 활성층
60: 상부전극 70: 절연층
80: 화소전극 81: 제1 전도층
82: 제2 전도층 90: 공통전극

Claims (18)

  1. 제1 방향을 따라 연장된 게이트배선;
    상기 게이트배선으로부터 돌출된 게이트전극;
    상기 게이트전극 상에 배치된 게이트절연층;
    상기 게이트절연층 상에 상기 게이트전극과 절연되도록 배치되며, 반도체 물질을 포함하는 활성층;
    상기 활성층 상에 배치되며, 상기 제1 방향과 교차하는 제2 방향을 따라 연장된 데이터배선;
    상기 데이터배선으로부터 돌출되고 상기 게이트전극과 평면상 중첩된 영역을 가지며, 서로 이격된 복수 개의 소스전극 가지를 포함하는 소스전극;
    상기 소스전극과 이격되며, 상기 복수 개의 소스전극 가지 사이에 배치된 복수 개의 드레인전극 가지 및 상기 복수 개의 드레인전극 가지를 연결하는 드레인전극 연결부를 포함하는 드레인전극;
    상기 제1 방향으로의 제1 너비와 상기 제1 너비보다 작은 상기 제2 방향으로의 제2 너비를 갖는 화소영역을 정의하며, 상기 드레인전극과 전기적으로 연결되도록 배치되는 화소전극; 및
    상기 화소전극 상에 배치된 액정층;을 포함하고,
    상기 복수 개의 소스전극 가지 각각은 상기 데이터배선에 인접하며 제3 너비를 일정하게 갖는 제1 소스전극 영역 및 상기 제1 소스전극 영역으로부터 연장되고 제3 너비보다 작은 제4 너비를 일정하게 갖는 제2 소스전극 영역을 포함하며,
    상기 복수 개의 드레인전극 가지 각각은 상기 드레인전극 연결부에 인접하며 제5 너비를 일정하게 갖는 제1 드레인전극 영역 및 상기 제1 드레인전극 영역으로부터 연장되고 제5 너비보다 작은 제6 너비를 일정하게 갖는 제2 드레인전극 영역을 포함하는, 액정표시장치.
  2. 제1항에 있어서,
    상기 활성층은 비정질 실리콘을 포함하는, 액정표시장치.
  3. 제1항에 있어서,
    상기 게이트전극과 동일층에 배치된 하부전극 및 상기 드레인전극으로부터 연장된 상부전극을 포함하는 스토리지 커패시터를 더 포함하는, 액정표시장치.
  4. 제1항에 있어서,
    상기 복수 개의 소스전극 가지와 상기 복수 개의 드레인전극 가지는 서로 교차하도록 배치된, 액정표시장치.
  5. 제1항에 있어서,
    상기 복수 개의 소스전극 가지와 상기 복수 개의 드레인전극 가지는 일정한 간격으로 배치된, 액정표시장치.
  6. 제1항에 있어서,
    상기 데이터배선 및 상기 드레인전극 연결부는 상기 게이트전극과 평면상 중첩되지 않는, 액정표시장치.
  7. 제1항에 있어서,
    상기 드레인전극 연결부는 상기 제2 방향을 따라 연장되며,
    상기 복수 개의 소스전극 가지 및 상기 복수 개의 드레인전극 가지는 각각 상기 데이터배선 및 상기 드레인전극 연결부로부터 상기 제1 방향으로 돌출된, 액정표시장치.
  8. 삭제
  9. 제1항에 있어서,
    상기 제2 소스전극 영역 및 상기 제2 드레인전극 영역은 상기 게이트전극과 평면상 중첩되는, 액정표시장치.
  10. 제1항에 있어서,
    상기 제2 드레인전극 영역은 상기 제1 소스전극 영역에 인접한 영역까지 연장되지 않으며, 상기 제2 소스전극 영역은 상기 제1 드레인전극 영역에 인접한 영역까지 연장되지 않는, 액정표시장치.
  11. 제1항에 있어서,
    상기 소스전극 및 상기 드레인전극은 각각
    도핑된 비정질 실리콘을 포함하는 하부층; 및
    상기 하부층 상에 배치되며, 적어도 하나의 금속층을 포함하는 상부층을 포함하는, 액정표시장치.
  12. 제1항에 있어서,
    상기 소스전극 및 상기 드레인전극은 각각 상기 활성층과 직접 접하는, 액정표시장치.
  13. 제1항에 있어서,
    상기 화소전극과 같은 층에 배치되고, 상기 데이터배선과 적어도 일부가 중첩된 제1 전도층을 더 포함하는, 액정표시장치.
  14. 제13항에 있어서,
    상기 화소전극과 같은 층에 배치되고, 상기 드레인전극 연결부와 적어도 일부가 중첩된 제2 전도층을 더 포함하는, 액정표시장치.
  15. 제14항에 있어서,
    상기 제1 전도층과 상기 제2 전도층은 서로 전기적으로 연결된, 액정표시장치.
  16. 제1 방향을 따라 연장된 게이트배선;
    상기 게이트배선으로부터 돌출된 게이트전극;
    상기 게이트전극 상에 배치된 게이트절연층;
    상기 게이트절연층 상에 상기 게이트전극과 절연되도록 배치되며, 반도체 물질을 포함하는 활성층;
    상기 활성층 상에 배치되며, 상기 제1 방향과 교차하는 제2 방향을 따라 연장된 데이터배선;
    상기 데이터배선으로부터 돌출되고 상기 게이트전극과 평면상 중첩된 영역을 가지며, 서로 이격된 복수 개의 소스전극 가지를 포함하는 소스전극;
    상기 소스전극과 이격되며, 상기 복수 개의 소스전극 가지 사이에 배치된 복수 개의 드레인전극 가지 및 상기 복수 개의 드레인전극 가지를 연결하는 드레인전극 연결부를 포함하는 드레인전극;
    상기 제1 방향으로의 제1 너비와 상기 제1 너비보다 작은 상기 제2 방향으로의 제2 너비를 갖는 화소영역을 정의하며, 상기 드레인전극과 전기적으로 연결되도록 배치되는 화소전극; 및
    상기 화소전극 상에 배치된 액정층;을 포함하고,
    상기 소스전극은, 상기 소스전극 가지와 이격되고, 상기 드레인전극 가지 사이에 배치되는 복수 개의 소스전극 섬을 더 포함하고,
    상기 드레인전극은, 상기 드레인전극 가지와 이격되고, 상기 소스전극 가지 사이에 배치되는 복수 개의 드레인전극 섬을 더 포함하는, 액정표시장치.
  17. 제16항에 있어서,
    상기 복수 개의 소스전극 섬 및 상기 복수 개의 드레인전극 섬은 게이트전극과 평면상 중첩되는, 액정표시장치.
  18. 제16항에 있어서,
    상기 복수 개의 소스전극 섬과 상기 복수 개의 드레인전극 섬은 일정한 간격으로 배치된, 액정표시장치.
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