KR101211086B1 - 박막 트랜지스터 기판과 이의 제조 방법 및 박막트랜지스터 기판 제조용 마스크 - Google Patents
박막 트랜지스터 기판과 이의 제조 방법 및 박막트랜지스터 기판 제조용 마스크 Download PDFInfo
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Abstract
박막 트랜지스터의 소스와 드레인 전극 간의 전자의 이동 면적을 최소화 하고, 전자의 이동 거리를 확대하고, 소스와 드레인 전극 각각이 게이트 전극과 접하여 형성되는 커패시터의 사이즈를 동일하게 하여 박막 트랜지스터의 오프 시 발생하는 누설 전류를 최소화할 수 있는 박막 트랜지스터 기판과 이의 제조 방법 및 박막 트랜지스터 기판 제조용 마스크가 개시된다. 이를 통해 광에 의한 전자의 트랩 현상으로 인해 유도되는 오프 커런트를 최소화할 수 있다.
박막 트랜지스터, 소스 전극, 드레인 전극, 오프 커런트, 누설 패스
Description
도 1은 본 발명의 제 1 실시예에 따른 게이트 전극을 형성하기 위한 마스크의 평면도.
도 2 내지 도 4는 제 1 실시예에 따른 게이트 전극 형성을 설명하기 위해 도 1의 A-A선에 대해 자른 단면도.
도 5는 제 1 실시예에 따른 게이트 전극이 형성된 기판의 평면도.
도 6은 제 1 실시예에 따른 소스 및 드레인 전극을 형성하기 위한 마스크의 평면도.
도 7 내지 도 10은 제 1 실시예에 따른 소스 및 드레인 전극 형성을 설명하기 위해 상기 도 6의 A-A선에 대해 자른 단면도.
도 11은 제 1 실시예에 따른 소스 및 드레인 전극이 형성된 기판의 평면도.
도 12는 제 1 실시예에 따른 드레인 콘택을 형성하기 위한 마스크의 평면도.
도 13 내지 도 15는 제 1 실시예에 따른 드레인 콘택 형성을 설명하기 위해 도 12의 A-A선에 대해 자른 단면도.
도 16은 제 1 실시예에 따른 드레인 콘택이 형성된 기판의 평면도.
도 17은 제 1 실시예에 따른 화소 전극 형성을 위한 마스크의 평면도.
도 18 및 도 19는 제 1 실시예에 따른 화소 전극 형성을 설명하기 위해 도 17의 A-A선에 대해 자른 단면도.
도 20은 제 1 실시예에 따른 액정 표시 장치의 박막 트랜지스터 영역의 평면도.
도 21은 도 20의 A-A 선에 대해 자른 단면도.
도 22는 본 발명의 제 2 실시예에 따른 소스 및 드레인 전극을 형성하기 위한 마스크의 평면도.
도 23은 제 2 실시예에 따른 활성층 및 소스 드레인용 도전성막이 형성된 기판의 평면도.
도 24 내지 도 26의 (a)는 도 22 및 도 23의 B-B 선에 대해 자른 단면도이고, (b)는 도 22 및 도 23의 C-C 선에 대해 자른 단면도.
도 27은 제 2 실시예에 따른 액정 표시 장치의 박막 트랜지스터 영역의 평면도.
도 28은 제 2 실시예의 변형예에 따른 소스 및 드레인 전극을 형성하기 위한 마스크의 평면도.
도 29는 본 발명의 제 3 실시예에 따른 게이트 전극 형성을 위한 마스크의 평면도.
도 30은 제 3 실시예에 따른 게이트 전극이 형성된 기판의 평면도.
도 31은 제 3 실시예에 따른 소스 및 드레인 전극을 형성하기 위한 마스크의 평면도.
도 32는 제 3 실시예에 따른 액정 표시 장치의 박막 트랜지스터 영역의 평면도.
도 33은 제 3 실시예의 변형예에 따른 게이트 전극 형성을 위한 마스크의 평면도.
도 34는 본 발명의 제 4 실시예에 따른 게이트 전극 및 광차단부를 형성하기 위한 마스크의 평면도.
도 35 내지 도 37은 제 4 실시예에 따른 게이트 전극 및 광차단부 형성을 설명하기 위해 도 34의 A-A선에 대해 자른 단면도.
도 38은 제 4 실시예에 따른 액정 표시 장치의 박막 트랜지스터 영역의 평면도.
도 39는 도 38을 A-A 선에 대해 자른 단면도.
도 40은 본 발명의 제 5 실시예에 따른 게이트 전극을 형성하기 위한 마스크의 평면도.
도 41은 제 5 실시예에 따른 액정 표시 장치의 박막 트랜지스터 영역의 평면도.
도 42는 도 41을 A-A 선에 대해 자른 단면도.
도 43은 제 5 실시예의 변형예에 따른 소스 및 드레인 전극 형성을 위한 마스크의 평면도.
도 44는 제 5 실시예의 변형예에 따른 액정 표시 장치의 박막 트랜지스터 영 역의 평면도.
도 45는 도 44를 A-A선에 대해 자른 단면도.
<도면의 주요 부분에 대한 부호의 설명>
110 : 기판 120 : 게이트 전극
132 : 활성층 150 : 소스 전극
160 : 드레인 전극
200, 300, 400, 500, 600, 700, 800, 900, 1000, 1100 : 마스크
본 발명은 박막 트랜지스터 기판과 이의 제조 방법 및 박막 트랜지스터 기판 제조용 마스크에 관한 것으로, 박막 트랜지스터의 오프 커런트를 최소화할 수 있는 박막 트랜지스터에 관한 것이다.
일반적으로, 액정 표시 장치(Liquid Crystal Display; LCD)는 화소 전극, 스토리지 커패시터 및 각 화소를 스위칭하는 박막 트랜지스터(TFT: Thin Film Transistor) 등이 형성된 박막 트랜지스터 기판과, 공통 전극 등이 형성된 공통 전극 기판 및 두 기판 사이에 밀봉된 액정으로 구성된다. 여기서, 액정 표시 장치는 두 개의 기판 사이에 전압을 인가하여 액정을 구동시키고 광의 투과율을 제어함으로써 화상을 디스플레이한다.
이러한 액정 표시 장치는 투명한 유리 기판상에 복수의 게이트 라인과 데이 터 라인을 형성한 다음 이두 라인이 교차하는 영역에 박막 트랜지스터를 마련하고, 박막 트랜지스터의 드레인 단자에 접속된 화소 전극을 형성한다.
이의 동작을 살펴보면, 게이트 라인을 통해 박막 트랜지스터의 게이트 전극에 게이트 전압을 인가하면 박막 트랜지스터는 턴온된다. 이로인해 소스 전극에 접속된 데이터 라인의 데이터 신호가 드레인 전극으로 인가되어 화소 전극에 전송된다. 이와 같이 화소 전극에 인가된 데이터 신호에 의해 화소 전극과 공통 전극 사이의 전계를 변화시키게 된다.
하지만, 이러한 박막 트랜지스터는 오프시에 드레인과 소스 간의 전자가 이동할 수 있는 영역이 마련되어 있어 오프 커런트를 증대시키는 원인이 되고, 이러한 오프 커런트 증대로 인해 잔상이 발생되는 문제가 있었다.
따라서, 본 발명은 상기의 문제점을 해결하기 위하여 도출된 것으로서, 누설을 발생시키는 소스와 드레인간의 누설 영역을 최소화하고 전류의 이동 거리 확대를 통해 오프 커런트를 최소화하며, 박막 트랜지스터의 광에 의한 영향을 최소화 하여 오프 커런트를 최소화하며, 소스와 드레인 각각이 게이트와 접하여 형성되는 커패시턴스 크기를 동일하게 하여 오프 커런트를 최소화할 수 있는 박막 트랜지스터와 이의 제조 방법 및 박막 트랜지스터 제조용 마스크를 제공하는 것을 그 목적으로 한다.
본 발명에 따른 복수의 게이트 라인과, 이와 교차하는 복수의 데이터 라인 및 상기 게이트 라인과 상기 데이터 라인에 의해 정의된 복수의 화소 영역에 마련된 화소 전극과, 상기 화소 영역에 마련되어 상기 게이트 라인에 접속된 게이트 전극, 상기 소스 라인에 접속된 소스 전극 및 상기 화소 전극에 접속된 드레인 전극을 포함하는 박막 트랜지스터를 포함하고, 상기 박막 트랜지스터의 상기 소스 전극과 상기 드레인 전극 사이에 마련된 채널 영역 사이에 활성층이 노출되며, 상기 활성층은 상기 채널 영역 외측으로 상기 소스 라인 폭에 대하여 30%이하의 폭으로 돌출된 박막 트랜지스터 기판을 제공한다.
상기의 소스 전극은 상기 게이트 전극 양 가장자리로 연장된 제 1 및 제 2 돌출부와, 상기 제 1 및 제 2 돌출부를 연결하는 연결부를 포함하고, 상기 드레인 전극의 일부가 상기 제 1 및 제 2 돌출부 사이 영역으로 연장되며, 상기 채널 영역은 상기 제 1 및 제 2 돌출부 사이 영역으로 연장된 드레인 전극과 상기 제 1 돌출부, 상기 제 2 돌출부 및 상기 연결부의 사이에 마련되고, 상기 채널 영역 내에만 상기 활성층이 노출되는 것이 바람직하다. 이때, 상기 제 1 돌출부는 상기 게이트 전극의 가장자리와 그 일부가 중첩되고, 상기 제 2 돌출부보다 그 길이가 짧은 것이 바람직하다.
상기의 게이트 전극의 일부가 상기 드레인 전극 방향으로 돌출된 돌기부를 포함하고, 상기 돌기부는 상기 드레인 전극의 가장자리와 그 일부가 중첩되는 것이 바람직하다.
상기의 게이트 전극과 중첩되는 상기 드레인 전극과 상기 소스 전극의 중첩 면적이 동일한 것이 효과적이다.
상기의 드레인 전극은 상기 화소 전극과 접속되는 드레인 콘택을 포함하고, 상기 드레인 콘택 하측에 광차단부가 마련되는 것이 바람직하다.
상기의 소스 라인 하부 영역에 상기 활성층이 마련되는 것이 바람직하다.
또한, 본 발명에 따른 기판 상에 게이트 전극 및 이와 접속된 게이트 라인을 형성하는 단계와, 상기 기판 상에 게이트 절연막, 활성층 및 도전성막을 형성하는 단계와, 상기 도전성막 상에 감광막을 도포하고, 이를 패터닝하여 제 1 및 제 2 돌출부와 이를 연결하는 연결부를 갖는 소스 전극 형성 영역과, 상기 소스 전극 형성 영역과 접속된 소스 라인 형성 영역과, 그 일부가 상기 제 1 및 제 2 돌출부 사이 영역으로 연장된 드레인 전극 형성 영역을 차폐하고, 상기 제 1 및 제 2 돌출부 사이 영역으로 연장된 드레인 전극 형성 영역과 상기 제 1 돌출부, 상기 제 2 돌출부 및 상기 연결부의 사이 영역에 마련된 채널 형성 영역을 차폐하고, 상기 채널 형성 영역의 감광막의 두께가 상기 소스 전극 형성 영역 및 상기 드레인 전극 형성 영역의 두께보다 낮은 감광막 마스크 패턴을 형성하는 단계와, 상기 감광막 마스크 패턴을 식각 마스크로 하는 식각을 실시하여 상기 소스 전극 형성 영역, 상기 소스 라인 형성 영역, 상기 드레인 전극 형성 영역 및 상기 채널 형성 영역을 제외한 영역의 상기 도전성막 및 상기 활성층을 제거하는 단계와, 상기 감광막 마스크 패턴의 높이를 낮추어 상기 채널 형성 영역을 노출시키는 단계와, 상기 채널 형성 영역이 노출된 감광막 마스크 패턴을 식각 마스크로 하는 식각을 통해 도전성막을 제거하여, 상기 제 1 및 제 2 돌출부와 상기 연장부를 포함하는 소스 전극과, 이와 접속된 소스 라인과, 상기 제 1 및 제 2 돌출부 사이로 연장된 드레인 전극과, 두 전 극 사이에 상기 활성층이 노출된 채널 영역을 형성하고, 상기 활성층이 상기 채널 영역 외측으로 상기 소스 라인 형성 영역 폭에 대하여 30%이하의 폭으로 돌출된 박막 트랜지스터 기판의 제조 방법을 제공한다.
또한, 본 발명에 따른 박막 트랜지스터 기판 제조용 마스크에 있어서, 상기 박막 트랜지스터의 소스 전극 및 소스 라인 영역에 해당하는 소스 차광부와, 드레인 전극 영역에 해당하는 드레인 차광부와, 상기 박막 트랜지스터의 채널 영역에 해당하는 반투과부와, 상기 소스 전극 및 소스 라인 영역, 상기 드레인 전극 영역 및 상기 채널 영역을 제외한 영역에 해당하는 투광부를 포함하고, 상기 반투과부는 상기 채널 영역 외측으로 상기 소스 라인 영역 폭에 대하여 30%이하의 폭으로 돌출된 박막 트랜지스터 기판 제조용 마스크를 제공한다.
상술한 상기 소스 차광부는 제 1 및 제 2 돌출부와 이들을 연결하는 연결부를 포함하고, 상기 드레인 차광부는 상기 제 1 및 제 2 돌출부로 그 일부가 연장되고, 상기 반투과부가 상기 제 1 및 제 2 돌출부 사이 영역으로 연장된 상기 드레인 차광부와 상기 제 1 돌출부, 상기 제 2 돌출부 및 상기 연결부의 사이 영역만 마련되는 것이 바람직하다.
또한, 본 발명에 따른 복수의 게이트 라인과, 이와 교차하는 복수의 데이터 라인 및 상기 게이트 라인과 상기 데이터 라인에 의해 정의된 복수의 화소 영역에 마련된 화소 전극과, 상기 화소 영역에 마련되어 상기 게이트 라인에 접속된 게이트 전극, 상기 소스 라인에 접속된 소스 전극 및 상기 화소 전극에 접속된 드레인 전극을 포함하는 박막 트랜지스터를 포함하고, 상기 소스 전극은 상기 게이트 전극 양 가장자리로 연장된 제 1 및 제 2 돌출부와, 상기 제 1 및 제 2 돌출부를 연결하는 연결부를 포함하고, 상기 제 1 및 제 2 돌출부의 길이가 서로 다른 박막 트랜지스터 기판을 제공한다.
상술한 제 1 돌출부는 상기 게이트 전극의 가장자리와 그 일부가 중첩되고, 상기 제 1 돌출부의 길이가 상기 제 2 돌출부보다 짧은 것이 바람직하다.
상술한 드레인 전극의 일부가 상기 소스 전극의 상기 제 1 및 제 2 돌출부 사이 영역으로 연장되고, 상기 소스 전극과 상기 드레인 전극 사이에 마련된 채널 영역 사이에 활성층이 노출되며, 상기 활성층은 상기 채널 영역 외측으로 상기 소스 라인 폭에 대하여 30%이하의 폭으로 돌출되는 것이 효과적이다.
상기의 게이트 전극의 일부가 상기 드레인 전극 방향으로 돌출된 돌기부를 포함하고, 상기 돌기부는 상기 드레인 전극의 가장자리와 그 일부가 중첩되는 것이 바람직하다.
상기의 게이트 전극과 중첩되는 상기 드레인 전극과 상기 소스 전극의 중첩 면적이 동일한 것이 효과적이다.
상술한 드레인 전극은 상기 화소 전극과 접속되는 드레인 콘택을 포함하고, 상기 드레인 콘택 하측에 광차단부가 마련되는 것이 효과적이다.
그리고, 상기 소스 라인 하부 영역에 상기 활성층이 마련되는 것이 바람직하다.
또한, 본 발명에 따른 기판 상에 게이트 전극 및 게이트 라인을 형성하는 단계와, 상기 기판 상에 게이트 절연막, 활성층 및 도전성막을 형성하는 단계와, 상 기 도전성막 상에 감광막을 도포하고, 이를 패터닝하여 그 연장 길이가 서로 다른 제 1 및 제 2 돌출부와 이를 연결하는 연결부를 갖는 소스 전극 형성 영역과, 상기 소스 전극 형성 영역과 접속되는 소스 라인 형성 영역과, 그 일부가 상기 제 1 및 제 2 돌출부 사이 영역으로 연장된 드레인 전극 형성 영역 및 상기 드레인 전극 형성 영역과 상기 소스 전극 형성 영역 사이에 마련된 채널 형성 영역을 차폐하고, 상기 채널 형성 영역의 감광막의 두께가 상기 소스 전극 형성 영역 및 상기 드레인 전극 형성 영역의 두께보다 낮은 감광막 마스크 패턴을 형성하는 단계와, 상기 감광막 마스크 패턴을 식각 마스크로 하는 식각을 실시하여 상기 소스 전극 형성 영역, 상기 소스 라인 형성 영역, ㅊ상기 드레인 전극 형성 영역 및 채널 형성 영역을 제외한 영역의 상기 도전성막 및 상기 활성층을 제거하는 단계와, 상기 감광막 마스크 패턴의 높이를 낮추어 상기 채널 형성 영역을 노출시키는 단계와, 상기 채널 형성 영역이 노출된 감광막 마스크 패턴을 식각 마스크로 하는 식각을 실시하여 도전성막을 제거하는 단계를 포함하는 박막 트랜지스터 기판의 제조 방법을 제공한다.
또한, 본 발명에 따른 박막 트랜지스터 기판 제조용 마스크에 있어서, 상기 박막 트랜지스터의 소스 전극 및 소스 라인 영역에 해당하는 소스 차광부와, 드레인 전극 영역에 해당하는 드레인 차광부와, 상기 소스 차광부와 상기 드레인 차광부의 사이의 채널 영역에 해당하는 반투과부와, 상기 소스 전극 영역, 상기 드레인 전극 영역 및 상기 채널 영역을 제외한 영역에 해당하는 투광부를 포함하고, 상기 소스 차광부는 제 1 및 제 2 돌출부와 이들을 연결하는 연결부를 포함하고, 상기 제 1 및 제 2 돌출부의 길이가 서로 다른 박막 트랜지스터 기판 제조용 마스크를 제공한다.
상기의 제 1 돌출부는 상기 박막 트랜지스터의 게이트 전극의 가장자리와 그 일부가 중첩되는 영역이고, 상기 제 1 돌출부의 길이가 상기 제 2 돌출부 보다 짧은 것이 바람직하다.
상술한 반투과부는 상기 제 1 및 제 2 돌출부의 끝단 방향으로 연장되고, 상기 제 1 돌출부의 끝단과 상기 반투과부 사이의 거리가 상기 제 2 돌출부의 끝단과 상기 반투과부 사이의 거리보다 길거나 상기 제 1 및 제 2 돌출부의 끝단과 상기 반투과부 사이의 거리가 동일한 것이 효과적이다.
또한, 본 발명에 따른 복수의 게이트 라인과, 이와 교차하는 복수의 데이터 라인 및 상기 게이트 라인과 상기 데이터 라인에 의해 정의된 복수의 화소 영역에 마련된 화소 전극과, 상기 화소 영역에 마련되어 상기 게이트 라인에 접속된 게이트 전극, 상기 소스 라인에 접속된 소스 전극 및 상기 화소 전극에 접속된 드레인 전극을 포함하는 박막 트랜지스터를 포함하고, 상기 게이트 전극의 일부가 상기 드레인 전극 방향으로 돌출된 돌기부를 포함하고, 상기 돌기부는 상기 드레인 전극의 양 가장자리와 그 일부가 중첩되는 박막 트랜지스터 기판을 제공한다.
상술한 돌기부는 제 1 및 제 2 돌기를 포함하고, 상기 제 1 돌기는 상기 드레인 전극의 일 가장자리와 그 일부가 중첩되고, 상기 제 2 돌기는 상기 드레인 전극의 타 가장자리와 그 일부가 중첩되는 것이 바람직하다.
상기의 소스 전극은 상기 게이트 전극 양 가장자리로 연장된 제 1 및 제 2 돌출부와, 상기 제 1 및 제 2 돌출부를 연결하는 연결부를 포함하고, 상기 드레인 전극의 일부가 상기 제 1 및 제 2 돌출부 사이 영역으로 연장되며, 상기 소스 전극과 상기 드레인 전극 사이에 마련된 채널 영역 사이에 활성층이 노출되며, 상기 활성층은 상기 채널 영역 외측으로 상기 소스 라인 폭에 대하여 30%이하의 폭으로 돌출되는 것이 효과적이다.
상술한 소스 전극은 제 1 및 제 2 돌출부와, 상기 제 1 및 제 2 돌출부를 연결하는 연결부를 포함하고, 상기 제 1 돌출부는 상기 게이트 전극의 가장자리와 그 일부가 중첩되고, 상기 제 2 돌출부보다 그 길이가 짧은 것이 바람직하다.
상기의 게이트 전극과 중첩되는 상기 드레인 전극과 상기 소스 전극의 중첩 면적이 동일한 것이 바람직하다.
상기의 드레인 전극은 상기 화소 전극과 접속되는 드레인 콘택을 포함하고, 상기 드레인 콘택 하측에 광차단부가 마련되는 것이 효과적이다.
그리고, 상기 소스 라인 하부 영역에 상기 활성층이 마련되는 것이 바람직하다.
또한, 본 발명에 따른 기판 상에 돌기부를 갖는 게이트 전극 및 이와 접속되는 게이트 라인을 형성하는 단계와, 상기 기판 상에 게이트 절연막, 활성층 및 도전성막을 형성하는 단계와, 상기 도전성막 및 상기 활성층을 패터닝 하여 소스 전극 및 소스 라인을 형성하고, 상기 돌기부와 양측 가장자리가 중첩되는 드레인 전극을 형성하는 단계를 포함하는 박막 트랜지스터 기판의 제조 방법을 제공한다.
또한, 본 발명에 따른 박막 트랜지스터 기판 제조용 마스크에 있어서, 상기 박막 트랜지스터의 게이트 전극 및 게이트 라인에 해당하는 게이트 전극 차광부와, 상기 게이트 차광부를 제외한 영역에 해당하는 투광부를 포함하고, 상기 게이트 전극 차광부는 몸체와, 상기 몸체에서 상기 박막 트랜지스터의 드레인 전극 방향으로 돌출된 돌기부를 포함하는 박막 트랜지스터 기판 제조용 마스크를 제공한다.
상기의 돌기부는 상기 박막 트랜지스터의 드레인 전극의 양 가장자리와 그 일부가 각기 중첩되는 제 1 및 제 2 돌기를 포함하는 것이 바람직하다.
또한, 본 발명에 따른 복수의 게이트 라인과, 이와 교차하는 복수의 데이터 라인 및 상기 게이트 라인과 상기 데이터 라인에 의해 정의된 복수의 화소 영역에 마련된 화소 전극과, 상기 화소 영역에 마련되어 상기 게이트 라인에 접속된 게이트 전극, 상기 소스 라인에 접속된 소스 전극 및 상기 화소 전극에 접속된 드레인 전극을 포함하는 박막 트랜지스터를 포함하고, 상기 드레인 전극은 상기 화소 전극에 접속되는 드레인 콘택을 포함하고, 상기 드레인 콘택 하측에 광차단부가 마련된 박막 트랜지스터 기판을 제공한다.
상기의 광차단부는 상기 게이트 전극과 동일 면상에 마련되는 것이 바람직하다.
상기의 소스 전극은 상기 게이트 전극 양 가장자리로 연장된 제 1 및 제 2 돌출부와, 상기 제 1 및 제 2 돌출부를 연결하는 연결부를 포함하고, 상기 드레인 전극의 일부가 상기 제 1 및 제 2 돌출부 사이 영역으로 연장되며, 상기 소스 전극과 상기 드레인 전극 사이에 마련된 채널 영역 사이에 활성층이 노출되며, 상기 활성층은 상기 채널 영역 외측으로 상기 소스 라인 폭에 대하여 30%이하의 폭으로 돌 출되는 것이 효과적이다.
상기의 소스 전극은 제 1 및 제 2 돌출부와, 상기 제 1 및 제 2 돌출부를 연결하는 연결부를 포함하고, 상기 제 1 돌출부는 상기 게이트 전극의 가장자리와 그 일부가 중첩되고, 상기 제 2 돌출부보다 그 길이가 짧은 것이 바람직하다.
상술한 게이트 전극의 일부가 상기 드레인 전극 방향으로 돌출된 돌기부를 포함하고, 상기 돌기부는 상기 드레인 전극의 양 가장자리와 그 일부가 중첩하는 것이 효과적이다.
상기의 게이트 전극과 중첩되는 상기 드레인 전극과 상기 소스 전극의 중첩 면적이 동일한 것이 바람직하다.
그리고, 상기 소스 라인 하부 영역에 상기 활성층이 마련되는 것이 바람직하다.
또한, 본 발명에 따른 기판 상에 게이트 전극 및 이와 접속된 게이트 라인과 광차단부를 형성하는 단계와, 상기 기판 상에 게이트 절연막, 활성층 및 도전성막을 형성하는 단계와, 상기 도전성막 및 상기 활성층을 패터닝 하여 상기 광차단부 상에 드레인 콘택과 이와 접속된 드레인 전극을 형성하고, 소스 전극 및 소스 라인을 형성하는 단계를 포함하는 박막 트랜지스터 기판의 제조 방법을 제공한다.
또한, 본 발명에 따른 박막 트랜지스터 기판 제조용 마스크에 있어서, 상기 박막 트랜지스터의 게이트 전극 및 게이트 라인에 해당하는 게이트 차광부와, 상기 박막 트랜지스터의 드레인 전극과 접속된 드레인 콘택에 해당하는 드레인 콘택 차광부와, 상기 게이트 차광부 및 드레인 콘택 차광부를 제외한 영역에 해당하는 투 광부를 포함하는 박막 트랜지스터 기판 제조용 마스크를 제공한다.
또한, 본 발명에 따른 복수의 게이트 라인과, 이와 교차하는 복수의 데이터 라인 및 상기 게이트 라인과 상기 데이터 라인에 의해 정의된 복수의 화소 영역에 마련된 화소 전극과, 상기 화소 영역에 마련되어 상기 게이트 라인에 접속된 게이트 전극, 상기 소스 라인에 접속된 소스 전극 및 상기 화소 전극에 접속된 드레인 전극을 포함하는 박막 트랜지스터를 포함하고, 상기 소스 전극은 상기 게이트 전극과 그 일부가 중첩하는 제 1 및 제 2 돌출부와, 이들을 연결하는 연결부를 포함하며, 상기 게이트 전극과 상기 제 1 돌출부, 상기 제 2 돌출부 및 상기 연결부가 중첩되는 중첩 면적과, 상기 게이트 전극과 상기 드레인 전극이 중첩되는 중첩 면적이 동일한 박막 트랜지스터 기판을 제공한다.
상기의 드레인 전극의 일부가 상기 제 1 및 제 2 돌출부 사이 영역으로 연장되며, 상기 소스 전극과 상기 드레인 전극 사이에 마련된 채널 영역 사이에 활성층이 노출되며, 상기 활성층은 상기 채널 영역 외측으로 상기 소스 라인 폭에 대하여 30%이하의 폭으로 돌출되는 것이 바람직하다.
상술한 상기 제 1 돌출부는 상기 게이트 전극의 가장자리와 그 일부가 중첩되고, 상기 제 1 돌출부의 길이가 상기 제 2 돌출부 보다 짧은 것이 바람직하다.
상기의 게이트 전극의 일부가 상기 드레인 전극 방향으로 돌출된 돌기부를 포함하고, 상기 돌기부는 상기 드레인 전극의 가장자리와 그 일부가 중첩되는 것이 효과적이다.
상기의 드레인 전극은 상기 화소 전극과 접속되는 드레인 콘택을 포함하고, 상기 드레인 콘택 하측에 광차단부가 마련되는 것이 바람직하다.
그리고, 소스 라인 하부 영역에 상기 활성층이 마련되는 것이 효과적이다.
또한, 본 발명에 따른 기판 상에 소스 전극과 중첩될 영역과 드레인 전극과 중첩될 영역의 크기가 동일한 게이트 전극과 이와 접속된 게이트 라인을 형성하는 단계와, 상기 기판 상에 게이트 절연막, 활성층 및 도전성막을 형성하는 단계와, 상기 도전성막 및 상기 활성층을 패터닝 하여 상기 소스 전극 및 이와 접속된 소스 라인과 상기 드레인 전극을 형성하는 단계를 포함하는 박막 트랜지스터 기판의 제조 방법을 제공한다.
또한, 본 발명에 따른 게이트 전극 및 드레인 전극과, 제 1 및 제 2 돌출부와 이를 연결하는 연결부를 포함하는 소스 전극을 갖는 박막 트랜지스터 기판 제조용 마스크에 있어서, 상기 게이트 전극에 해당하는 게이트 전극 차광부와, 상기 게이트 차광부를 제외한 영역에 해당하는 투광부를 포함하고, 상기 게이트 전극 차광부는 상기 게이트 전극과 상기 소스 전극의 상기 제 1 및 제 2 돌출부와 상기 연결부가 중첩되는 면적과 상기 게이트 전극과 상기 박막 트랜지스터의 드레인 전극이 중첩되는 면적이 동일한 면적이 되도록 형성된 박막 트랜지스터 제조용 마스크를 제공한다.
또한, 본 발명에 따른 박막 트랜지스터 기판 제조용 마스크에 있어서, 상기 박막 트랜지스터의 소스 전극 및 소스 라인 영역과 드레인 전극 영역에 해당하는 소스 차광부와 드레인 차광부와, 상기 소스 차광부와 상기 드레인 차광부의 사이의 채널 영역에 해당하는 반투과부와, 상기 소스 전극 및 소스 라인 영역, 상기 드레 인 전극 영역 및 상기 채널 영역을 제외한 영역에 해당하는 투광부를 포함하고, 상기 소스 차광부는 제 1 및 제 2 돌출부와 이들을 연결하는 연결부를 포함하며, 상기 제 1 및 제 2 돌출부의 폭을 상기 드레인 전극 차광부의 폭보다 작게 하여 상기 박막 트랜지스터의 게이트 전극과 상기 소스 전극 차광부의 상기 제 1 및 제 2 돌출부와 상기 연결부가 중첩되는 면적과 상기 게이트 전극과 상기 드레인 전극 차광부가 중첩되는 면적이 동일한 면적이 되도록 하는 박막 트랜지스터 기판 제조용 마스크를 제공한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 더욱 상세히 설명한다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도면에서 여러 층 및 각 영역을 명확하게 표현하기 위하여 두께를 확대하여 표현하였으며 도면상에서 동일 부호는 동일한 요소를 지칭하도록 하였다. 또한, 층, 막, 영역, 판 등의 부분이 다른 부분 상부에 또는 위에 있다고 표현되는 경우는 각 부분이 다른 부분의 바로 상부 또는 바로 위에 있는 경우뿐만 아니라 각 부분과 다른 부분의 사이에 또 다른 부분이 있는 경우도 포함한다.
<제 1 실시예>
도 1은 본 발명의 제 1 실시예에 따른 게이트 전극을 형성하기 위한 마스크의 평면도이고, 도 2 내지 도 4는 제 1 실시예에 따른 게이트 전극 형성을 설명하기 위해 도 1의 A-A선에 대해 자른 단면도이고, 도 5는 제 1 실시예에 따른 게이트 전극이 형성된 기판의 평면도이다.
하기에서는 도 1 내지 도 5를 참조하여 설명한다. 먼저, 도 2에 도시된 바와 같이 투광성 절연 기판(110) 상에 제 1 도전성막(121)을 형성하고, 그 상부에 제 1 감광막(122)을 도포한다. 이때, CVD법, PVD법 및 스퍼터링법 등을 이용한 증착 방법을 통해 제 1 도전성막(121)을 형성한다. 제 1 도전성막(121)으로는 Cr, MoW, Cr/Al, Cu, Al(Nd), Mo/Al, Mo/Al(Nd) 및 Cr/Al(Nd) 중 적어도 어느 하나를 사용하는 것이 바람직하다.
도 2에 도시된 바와 같이 제 1 도전성막(121)과 제 1 감광막(122)이 도포된 기판 상에 도 1의 게이트 전극 형성을 위한 제 1 마스크(200)를 정렬 배치한 다음 이를 이용하여 노광을 실시하여 도 3에 도시된 바와 같이 게이트 전극 영역 이외의 영역을 개방하는 제 1 감광막 마스크 패턴(123)을 형성하는 것이 바람직하다.
도 1에 도시된 바와 같이 게이트 형성을 위한 제 1 마스크(200)는 게이트 라인 영역 및 게이트 전극 영역의 광을 차폐하는 차광부(210)와 그 이외의 영역의 광을 투과하는 투광부(220)를 포함한다. 이때, 차광부(210)와 투광부(220)는 투광성 절연 기판(110) 상에 형성된 제 1 감광막(122)의 특성에 따라 그 영역이 바뀔 수도 있다. 상기 도면에서는 게이트 라인의 일측에서 돌출 연장된 직사각형 형상으로 게이트 전극 영역이 마련되는 것이 효과적이다. 상기 구조의 제 1 마스크(200)를 상기 기판(110) 상에 정렬 배치시킨 다음 노광과 현상 공정을 실시하여 제 1 도전성막(121) 상에 제 1 감광막 마스크 패턴(123)을 형성한다. 제 1 감광막 마스크 패턴(123)은 도 1에 도시된 차광부(210)와 동일한 패턴으로 마련되는 것이 바람직하다.
제 1 감광막 마스크 패턴(123)을 소정의 베이킹 공정을 통해 경화시킨 다음 이를 식각 마스크로 하는 식각 공정을 실시하여 제 1 도전성막(121)을 제거하여 도 4 및 도 5에 도시된 바와 같이 게이트 전극(120)과 게이트 라인(130)을 형성하는 것이 바람직하다. 게이트 전극(120) 형성 후, 소정의 스트립 공정을 통해 제 1 감광막 마스크 패턴(123)을 제거하는 것이 바람직하다.
도 6은 제 1 실시예에 따른 소스 및 드레인 전극을 형성하기 위한 마스크의 평면도이고, 도 7 내지 도 10은 제 1 실시예에 따른 소스 및 드레인 전극 형성을 설명하기 위해 상기 도 6의 A-A선에 대해 자른 단면도이고, 도 11은 제 1 실시예에 따른 소스 및 드레인 전극이 형성된 기판의 평면도이다.
하기에서는 도 6 내지 도 11을 참조하여 설명한다. 먼저, 도 7을 참조하면, 앞서 설명한 도 5에 도시된 바와 같이 게이트 전극(120) 및 게이트 라인(130)이 형성된 기판(110) 상에 PECVD법, 스퍼터링법 등을 이용한 증착 방법을 통해 게이트 절연막(131)을 형성한다. 이때, 게이트 절연막(131)으로는 산화 실리콘 또는 질화 실리콘을 포함하는 무기 절연 물질을 사용하는 것이 바람직하다. 게이트 절연막(131) 상에는 상기의 증착 방법을 통해 활성층(132), 오믹 접촉층(133) 및 제 2 도전성막(141)을 순차적으로 형성한다. 활성층(132)으로는 비정질 실리콘층을 사용 하고, 오믹 접촉층(133)으로는 실리사이드 또는 N형 불순물이 고농도로 도핑된 비정질 실리콘층을 사용하고, 제 2 도전성막(141)으로는 Mo, Al, Cr, Ti 중 적어도 하나의 금속 단일층 또는 다중층을 사용하는 것이 바람직하다. 본 실시예에서는 상기 제 2 도전성막(141)으로 Mo/Al/Mo구조의 박막을 사용하는 것이 효과적이다. 물론 제 2 도전성막(141)으로 제 1 도전성막(121)과 동일한 물질을 사용할 수도 있다. 상기 제 2 도전성막(141) 상에 제 2 감광막(142)을 도포한다.
이후, 제 2 감광막(142)이 도포된 기판(110) 상에 도 6의 소스 및 드레인 전극과 소스 라인 그리고, 채널 영역 형성을 위한 제 2 마스크(300)를 정렬 배치한 다음 이를 이용하여 노광을 실시하여 도 8에 도시된 바와 같이 소스/드레인 전극 영역, 소스 라인 영역 및 채널 영역 이외의 영역을 개방하고, 상기 채널 영역에 소정의 단차를 갖는 제 2 감광막 마스크 패턴(143)을 형성하는 것이 바람직하다.
상기 제 2 마스크(300)는 도 6에 도시된 바와 같이 소스 영역 및 드레인 전극 영역을 차폐하는 차광부(311, 312, 313, 314, 315, 316; 310)와, 소스 전극 및 드레인 전극 사이의 채널 영역에 마련된 반투과부(320)와, 소스 영역, 드레인 전극 영역 및 채널 영역 이외의 영역에 마련된 투광부(330)를 포함한다.
차광부(310)는 소스 차광부(311, 312, 313, 314)와 드레인 차광부(315, 316)를 포함하는 것이 바람직하다. 차광부(310)는 크롬 등의 광 투과를 방지하는 물질로 제작하는 것이 바람직하다.
소스 차광부(311, 312, 313, 314)는 게이트 라인(130)과 직교하는 소스 라인 영역을 차폐하는 소스 라인 차광부(311)과, 소소 라인으로부터 게이트 전극(130) 상부 방향으로 연장되고, 소정의 오목부를 갖는 소스 전극 영역을 차폐하는 소스 전극 차광부(312, 313, 314)를 포함한다. 소스 전극 차광부(312, 313, 314)는 소스 라인 차광부(311)에서 돌출된 제 1 및 제 2 돌출부(312, 313)와, 상기 돌출부(312, 313)간을 연결하는 연결부(314)를 포함한다. 이때, 상기 연결부(314)는 소스 라인 차광부(311)를 통해 인접한 소스 전극 차광부(312, 313, 314)의 연결부(314)와 접속되는 것이 바람직하다.
드레인 차광부(315, 316)는 화소 영역에 마련되어 화소 전극과 접속될 드레인 콘택 영역을 차폐하는 드레인 콘택 차광부(315)와, 드레인 콘택으로부터 상기 소스 전극의 오목부 내측으로 그 일부가 연장된 드레인 전극 영역을 차폐하는 드레인 전극 차광부(316)를 포함한다. 이때, 상기 드레인 전극 차광부(316)는 상기 제 1 및 제 2 돌출부(312, 313)와 평행하게 연장되고, 상기 연결부(314)와는 수직하게 연장된다.
반투과부(320)는 소스 전극 차광부(312, 313, 314)와 드레인 전극 차광부(316)가 인접하는 영역 사이에 마련되는 것이 바람직하다. 반투과부(320)는 슬릿(slit) 또는 하프톤(half tone) 처리를 하여 형성하는 것이 바람직하다.
본 실시예에서는 소스 전극 차광부(312, 313, 314)의 제 1 및 제 2 돌출부(312, 313)와 연결부(314)를 통해 마련된 오목부 내측으로 드레인 전극 차광부(316)의 일부가 연장되어 있다. 상기 반투과부(320)는 제 1 및 제 2 돌출부(312, 313)와 드레인 전극 차광부(316) 사이 및 연결부(314)와 드레인 전극 차광부(316) 사이에 형성되는 것이 바람직하다. 반투과부(320)는 상기 오목부의 내측을 따라 절곡된 직선 형상으로 제작되는 것이 바람직하다. 그리고 도면에 도시된 바와 같이 직선 형상의 반투과부(320)의 양 끝단은 각기 제 1 및 제 2 돌출부(312, 313) 방향으로 절곡되어 노광시 광이 상기 오목부 내측으로 인입되는 현상을 방지할 수 있다. 반투과부(320)의 끝단에서 절곡된 면적은 상기 오목부의 폭 방향 범위를 벗어 나지 않는 영역 내에서 절곡되는 것이 바람직하다.
상술한 바와 같이 본 실시예에서는 드레인 전극 차광부(316)의 3면이 소스 전극 차광부(312, 313, 314)와 인접하도록 형성하고, 그 둘 사이 영역에 마련된 반투과부(320)를 통해 채널 영역을 형성함으로 인해 충분한 길이의 채널 영역을 확보할 수 있게 된다.
그리고, 상기 드레인 전극 차광부(316)과 소스 전극 차광부(312, 313, 314)가 접하는 오목부 영역 내측에 반투과부(320)를 마련하여 소스 전극(150)과 드레인 전극(160)이 접하는 영역 이외의 영역으로 채널 영역이 확장되는 현상을 방지할 수 있다. 이를 통해 전자의 이동 면적을 줄여 오프 커런트를 줄일 수 있다. 또한, 광이 주입되는 경우, 활성층 내측에는 광자에 의해 유도된 전자 캐리어가 트랩(trap)되어 있다가 박막 트랜지스터의 오프 시 드레인 전극과 소스 전극의 전압차에 의해 트랩된 전자 캐리어가 컨덕션 밴드(conduction band)로 주입되는 현상이 발생할 수 있다. 따라서, 본 실시예와 같이 채널 영역의 확장을 방지하여 게이트 전극의 가장 자리 영역 특히, 게이트 전극과 드레인 콘택 사이 영역으로 조사된 광에 의해 유도되는 활성층 즉, 채널 영역의 오프 커런트를 최소화할 수 있다.
또한, 채널 영역 확장을 방지하여 전자의 평균 자유 행로(mean free path)를 확대 시켜 오프 커런트를 줄일 수 있다.
상기 구조의 제 2 마스크(300)를 제 2 도전성막(141) 상에 제 2 감광막(142)이 도포된 기판(110) 상에 정렬 배치시킨 다음 노광을 실시하면 투광부(330)는 광이 투과하여 그 하부의 제 2 감광막(142)이 노광되어 이의 화학적 특성이 변화된다. 하지만 차광부(310)에 해당하는 영역의 제 2 감광막(142)은 광에 의해 노광되지 않아 그 화학적 특성이 변화되지 않는다. 그리고, 반투과부(320)에 해당하는 영역은 광의 일부만이 투과하여 그 하부의 제 2 감광막(142)의 일부만이 노광되고, 이로인해 제 2 감광막(142)의 상측 영역의 화학적 특성이 변화된다. 이후, 제 2 마스크(300)를 기판(110)으로부터 제거한 다음 소정의 현상 공정을 실시하게 되면 도 8에 도시된 바와 같이 화학적 특성이 변화된 투광부(330) 하측의 감광막은 제거되고, 차광부(310) 하측의 감광막은 제거되지 않고, 반투과부(320) 하측의 감광막은 그 높이가 상기 차광부(310) 하측의 감광막 높이보다 낮은 높이가 된다. 이후, 베이킹 공정을 실시하여 패터닝 된 제 2 감광막을 경화시켜 단차를 갖는 제 2 감광막 마스크 패턴(143)을 형성한다. 이러한 단차를 갖는 제 2 감광막 마스크 패턴(143)은 상술한 반투과부(320)를 갖는 반투과 마스크를 이용하여 제작할 수 있고, 회절 노광부를 갖는 회절 노광 마스크를 이용하여 형성할 수 있다.
상기 제 2 감광막 마스크 패턴(143)을 식각 마스크로 하는 식각 공정을 실시하여 노출된 제 2 도전성막(141), 오믹 접촉층(133) 및 활성층(132)을 순차적으로 제거한다. 상기 식각 공정은 먼저 습식 식각을 실시하여 제 2 도전성막(141)을 제거한 다음 건식 식각공정을 실시하여 오믹 접촉층(133) 및 활성층(132)을 제거하는 것이 바람직하다.
이후, 제 2 감광막 마스크 패턴(143)의 전체적인 높이를 낮추어 도 9에 도시된 바와 같이 상기 단자 영역 즉, 채널 영역이 노출된 형태를 갖는 제 2 감광막 마스크 패턴(144)을 형성한다. 이때, 습식의 화학 용액을 이용한 스트립 공정을 통해 상기 제 2 감광막 마스크 패턴(143)의 높이 낮출 수 있으며, O2 플라즈마를 이용한 에싱 공정을 통해 상기 제 2 감광막 마스크 패턴(143)의 전체적인 높이를 낮출 수도 있다.
채널 영역이 노출된 제 2 감광막 마스크 패턴(144)를 식각 마스크로 하는 식각 공정을 실시하여 채널 영역의 제 2 도전성막(141) 및 오믹 접촉층(133)을 제거한 다음 소정의 스트립 공정을 실시하여 잔류하는 제 2 감광막 마스크 패턴을 제거한다. 이를 통해 도 10에 도시된 바와 같이 소스 전극(150), 소스 라인(155), 드레인 전극(160) 및 드레인 콘택(165)이 형성되고, 상기 소스 전극(150)과 드레인 전극(160) 사이에는 활성층(132)으로 이루어진 채널 영역이 형성된다. 이를 통해 게이트 전극(120) 상측에 소스 전극(150) 및 드레인 전극(160)이 형성되고, 상기 소스 전극과 드레인 전극의 인접한 사이 영역에 활성층이 마련된 박막 트랜지스터가 제작될 수 있다.
이때, 소스 전극(150)과 드레인 전극(160)은 앞서 설명한 제 2 마스크(300)의 차광부(310) 패턴과 동일한 형상으로 제작되고, 이들 사이에 노출된 활성층(132) 또한 소스 전극(150)과 드레인 전극(160)이 인접한 사이 영역에 노출된다.
이를 통해 활성층(132)을 포함하는 채널 영역은 소스 전극(150)과 드레인 전극(160)이 인접한 사이 영역에 마련되고, 상기 활성층은 정의된 채널 영역 외측으로 상기 소스 라인(155) 폭에 대하여 30%이하의 폭으로 돌출되는 것이 바람직하다.
물론 소스 전극(150)의 끝단을 기준으로 돌출되지 않는 것이 더욱 바람직하다. 이러한, 채널 영역의 돌출범위는 노광, 현상 및 식각 공정 등의 공정 마진은 물론, 앞서 설명한 도 6의 마스크의 반투과부 끝단의 절곡 형상등의 요인으로 인해 변화될 수 있지만 그 최대 돌출 폭이 소스 라인(155) 폭에 대하여 30%이하의 폭으로 돌출되는 것이 바람직하다.
이는, 본 실시예의 설명에 의한 4매의 마스크를 이용한 박막 트랜지스터 기판의 제작시 활성층과 소스 전극 및 소스 라인용 도전성막을 동시에 패터닝 하기 때문에 소스 라인의 측면으로 활성층의 일부가 노출될 수 있게 된다. 그리고, 이때 노출되는 활성층의 폭은 소스 라인 폭의 30% 이내로 조절하여 공정 마진을 확보하고 있다.
여기서, 오프 커런트는 박막 트랜지스터의 오프 상태에서 상기 드레인 콘택 영역의 전자가 활성층(132)을 통해 소스 전극(150)으로 흐르는 현상을 지칭한다. 이때, 만일 활성층(132)이 정의된 채널 영역 외측으로 상기 소스 라인(155) 폭에 대하여 30% 이상 돌출되어 있을 경우에는 이 돌출부에 의해 전자가 쉽게 이동할 수 있게 되어 오프 커런터가 증대되었다. 하지만 본 실시예에서와 같이 활성층의 돌출부를 최적화하여 전자가 이동할 수 있는 공간을 줄이고, 또한 전자의 이동거리를 늘려 줌으로 인해 오프 커런트를 최소화하여 잔상 현상을 개선할 수 있다.
도 12는 제 1 실시예에 따른 드레인 콘택을 형성하기 위한 마스크의 평면도이고, 도 13 내지 도 15는 제 1 실시예에 따른 드레인 콘택 형성을 설명하기 위해 도 12의 A-A선에 대해 자른 단면도이고, 도 16은 제 1 실시예에 따른 드레인 콘택이 형성된 기판의 평면도이다.
하기에서는 도 12 내지 도 16을 참조하여 설명한다. 먼저, 도 13을 참조하면, 앞선 도 11에 도시된 바와 같이 박막 트랜지스터가 마련된 투광성 절연 기판(110) 상에 보호막(170)을 형성하고, 그 상부에 제 3 감광막(171)을 도포한다. 상기 보호막(170)으로는 유기 절연막 및 무기 절연막을 사용할 수 있고, 본 실시예에서는 실리콘 질화막 또는 실리콘 산화막을 사용하는 것이 바람직하다.
도 13과 같이 제 3 감광막(171)이 도포된 기판(110) 상에 도 12의 드레인 콘택 형성을 위한 제 3 마스크(400)를 정렬 배치한 다음 노광을 실시하여 도 14에 도시된 바와 같이 드레인 콘택 영역을 개방하는 제 3 감광막 마스크 패턴(172)을 형성하는 것이 바람직하다. 도 12에 도시된 제 3 마스크(400)는 드레인 콘택 영역의 광을 투과하는 투광부(420)와, 그 외의 영역의 광을 차폐하는 차광부(410)를 포함한다. 이러한 구조의 제 3 마스크(400)를 이용하여 노광을 실시하면 노광된 영역의 제 3 감광막(171)의 화학적 성질이 변화되고, 현상 공정을 통해 화학적 성질이 변화된 제 3 감광막(171)을 제거한 다음 베이킹 공정을 통해 이를 경화시켜 도 14에 도시된 바와 같은 제 3 감광막 마스크 패턴(172)을 형성하는 것이 효과적이다.
이후, 도 15에 도시된 바와 같이 상기의 제 3 감광막 마스크 패턴(172)을 식각 마스크로 하는 식각 공정을 실시하여 보호막(170)을 제거하여 하부의 드레인 콘 택(165)을 노출하는 드레인 콘택홀(166)을 형성하는 것이 바람직하다. 다음으로, 소정의 스트립 공정을 통해 제 3 감광막 마스크 패턴(172)을 제거하는 것이 바람직하다.
도 17은 제 1 실시예에 따른 화소 전극 형성을 위한 마스크의 평면도이고, 도 18 및 도 19는 제 1 실시예에 따른 화소 전극 형성을 설명하기 위해 도 17의 A-A선에 대해 자른 단면도이다. 도 20은 제 1 실시예에 따른 액정 표시 장치의 박막 트랜지스터 영역의 평면도이고, 도 21은 도 20의 A-A 선에 대해 자른 단면도이다.
하기에서는 도 17 내지 도 21을 참조하여 설명한다. 먼저, 도 18을 참조하면, 앞선 도 16에 도시된 바와 같이 드레인 콘택홀(166)이 마련된 보호막(170) 상에 화소 전극용 제 3 도전성막(181)을 형성하고, 그 상부에 제 4 감광막(182)을 도포한다. 이때, 상기 제 3 도전성막(181)으로는 투명한 전도성 재질의 인듐 틴 옥사이드(indium tin oxide: ITO) 또는 인듐 징크 옥사이드(indium zinc oxide: IZO)를 사용하는 것이 바람직하다.
이후, 제 4 감광막(182)이 도포된 기판(110) 상에 도 17의 화소 전극 형성을 위한 제 4 마스크(500)를 정렬 배치한 다음 노광을 실시하여 도 19에 도시된 바와 같이 화소 영역 이외의 영역을 개방하는 제 4 감광막 마스크 패턴(183)을 형성하는 것이 바람직하다. 도 17에 도시된 제 4 마스크(500)는 화소 전극 영역으로의 광의 유입을 차폐하는 차광부(510)과 그 외의 영역의 광을 유입하는 투광부(520)를 포함한다. 상술한 제 4 마스크(500)를 이용하여 노광을 실시하면 노광된 영역의 제 4 감광막(182)의 화학적 성질이 변화되고, 이후, 현상 공정을 실시하면 노광된 영역 의 감광막이 제거된다. 베이킹 공정을 실시하게 되면 도 19에 도시된 바와 같은 제 4 감광막 마스크 패턴(183)이 형성되는 것이 바람직하다.
이후, 제 4 감광막 마스크 패턴(183)을 식각 마스크로 하는 식각 공정을 실시하여 제 4 도전성막(181)을 제거한 다음 소정의 스트립 공정을 통해 제 4 감광막 마스크 패턴(183)을 제거한다. 이를 통해 도 20 및 도 21에 도시된 바와 같이 박막 트래지스터의 드레인 전극(160)과 접속된 화소 전극(180)을 갖는 액정 표시 장치용 박막 트랜지스터 기판이 제작된다.
이후, 컬러 필터와 공통 전극이 마련된 공통 전극 기판과 상기 박막 트랜지스터 기판을 합착 밀봉한 다음 그 사이에 액정층을 주입하여 액정 표시 장치용 패널을 제작한다.
상기와 같이 본 실시예의 박막 트랜지스터는 소스 전극과 드레인 전극 사이 영역의 노출된 활성층의 최적화를 통해 누설을 발생시키는 소스 전극과 드레인 전극 간의 전자 이동 면적을 최소화하고, 광에 의한 전자 트랩 현상을 최소화하며, 전자의 이동 거리확대를 통해 오프 커런트를 줄일 수 있다.
그리고 본 발명은 상술한 설명에 한정되지않고, 드레인 전극의 제 1 돌출부의 길이를 상기 제 2 돌출부보다 작게 하여 게이트 전극 가장자리 영역의 광에 의한 전자의 트랩 현상으로 인해 유도되는 오프 커런트를 최소화할 수 있다. 하기에서는 상기 드레인 전극의 제 1 돌출부의 길이가 상기 제 2 돌출부 길이 보다 짧은 본 발명의 제 2 실시예에 따른 박막 트랜지스터를 포함하는 액정 표시 장치의 제조 방법을 설명한다. 후술되는 설명 중 상술한 설명과 중복되는 설명은 생략한다.
<제 2 실시예>
도 22는 본 발명의 제 2 실시예에 따른 소스 및 드레인 전극을 형성하기 위한 마스크의 평면도이고, 도 23은 제 2 실시예에 따른 활성층 및 소스 드레인용 도전성막이 형성된 기판의 평면도이고, 도 24 내지 도 26의 (a)는 도 22 및 도 23의 B-B 선에 대해 자른 단면도이고, (b)는 도 22 및 도 23의 C-C 선에 대해 자른 단면도이다. 도 27은 제 2 실시예에 따른 액정 표시 장치의 박막 트랜지스터 영역의 평면도이다. 도 28은 제 2 실시예의 변형예에 따른 소스 및 드레인 전극을 형성하기 위한 마스크의 평면도이다.
도 22 내지 도 28을 참조하면, 앞서 실시예와 같이 기판(110) 상에 게이트 전극(120) 및 게이트 라인(130)을 형성하고, 그 상부에 게이트 절연막(131), 활성층(132), 오믹 접촉층(133) 및 제 2 도전성막(141)을 순차적으로 형성한다. 상기 제 2 도전성막(141) 상에 제 2 감광막(142)을 도포한 다음 본 실시예에 따른 소스 및 드레인 전극 그리고, 채널 영역 형성을 위한 마스크(600)를 정렬 배치하고, 노광 및 현상을 실시하여 소스/드레인 전극 영역 및 채널 영역 이외의 영역을 개방하고, 상기 채널 영역에 소정의 단차를 갖는 제 2 감광막 마스크 패턴(143)을 형성하는 것이 바람직하다.
본 실시예에 따른 소스 및 드레인 전극 형성을 위한 마스크(600)는 도 22에 도시된 바와 같이 소스 차광부(611, 612. 613, 614)와 드레인 차광부(615, 616)를 포함하는 차광부(611, 612, 613, 614, 615, 616; 610)와, 채널 영역에 마련된 반투과부(620)와, 소스 영역, 드레인 전극 영역 및 채널 영역 이외의 영역에 마련된 투 광부(630)를 포함한다.
소스 차광부(611, 612, 613, 614)는 게이트 라인(130)과 직교하는 소스 라인 영역을 차폐하는 소스 라인 차광부(611)와, 소스 라인 차광부(611)에서 게이트 전극(120)의 상측 가장자리 영역으로 연장된 제 1 돌출부(612)와, 소스 라인 차광부(611)에서 게이트 전극(120)의 하측 내부 영역으로 돌출된 제 2 돌출부(613)와, 상기 돌출부(612, 613)간을 연결하는 연결부(614)를 포함하되, 본 실시예에서는 상기 제 1 돌출부(612)의 길이를 상기 제 2 돌출부(613)의 길이보다 작게 제작하는 것이 바람직하다. 이와 같이 소스 차광부(611, 612, 613, 614)의 제 1 돌출부(612)의 길이를 작게 제작하여 도 27에 도시된 바와 같이 게이트 전극(120)의 일측 가장자리와 중첩되는 소스 전극(150)의 제 1 돌출부(151)의 길이를 짧게 제작할 수 있다. 이로 인해 게이트 전극(120) 외측 가장자리의 광에 의한 전자의 트랩 현상으로 인해 유도되는 오프 커런트의 증대를 방지할 수 있다. 이때, 소스 차광부(611, 612, 613, 614)의 제 1 돌출부(612)의 길이는 상기 제 2 돌출부(613)의 길이에 대하여 0.1 내지 3㎛ 작게 제작하는 것이 바람직하다.
드레인 차광부(615, 616)는 드레인 콘택 차광부(615)와, 이로부터 소스 전극 차광부(611, 612, 613, 614)의 제 1 및 제 2 돌출부(612, 613)와 연결부(614)에 의해 형성된 오목영역 내측으로 그 일부가 연장된 드레인 전극 차광부(616)를 포함한다.
반투과부(620)는 드레인 전극 차광부(616)와 소스 전극 차광부(611, 612, 613, 614)가 인접한 사이 영역에 절곡된 직선 형상으로 마련되고, 그 양 끝단은 각 기 소스 전극 차광부(611, 612, 613, 614)의 제 1 및 제 2 돌출부(612, 613) 방향으로 연장되는 것이 바람직하다. 이와 같이 반투과부(620)는 드레인 전극 차광부(616)와 소스 전극 차광부(611, 612, 613, 614) 사이 영역에 마련되어 그 사이에 채널영역을 형성할 수 있고, 그 끝단이 제 1 및 제 2 돌출부(612, 613) 방향으로 연장되어 패턴 밀도가 소한 화소 영역의 노광된 광이 채널 영역으로 침입하는 현상을 방지할 수 있다.
본 실시예에서는 도 22 및 도 24에 도시된 바와 같이 반투과부(620)의 연장 영역 외측 끝단과 제 1 및 제 2 돌출부(612, 613) 사이의 거리를 서로 다르게 제작할 수도 있고, 도 28의 변형예와 같이 이들 간의 거리를 서로 같게 할 수도 있다. 이는 상기 제 1 돌출부(612)의 길이 만을 변화시켜 전자의 이동 공간과 이동 거리를 조절할 수 있을 뿐만 아니라 반투과부(620)와 제 1 돌출부(612) 모두의 길이를 변화시켜 전자의 이동 공간과 이동 거리를 조절할 수도 있기 때문이다.
상기 구조의 마스크(600)를 도 24에 도시된 바와 같이 기판(110) 상에 정렬 배치한다. 이후, 노광 공정을 실시한 다음 마스크(600)를 제거하고, 현상 공정을 실시하여 도 25에 도시된 바와 같이 단차를 갖는 감광막 마스크 패턴(143)을 형성한다. 이때, 도면에서와 같이 제 1 돌출부(612)에 해당하는 감광막 마스크 패턴(143)의 길이(T1)가 제 2 돌출부(613)에 해당하는 감광막 마스크 패턴(143)의 길이(T2)보다 작음을 알 수 있다.
도 26에 도시된 바와 같이 감광막 마스크 패턴(143)을 식각 마스크로 하여 노출된 제 2 도전성막(141), 오믹 접촉층(133) 및 활성층(132)을 순차적으로 제거 한다. 감광막 마스크 패턴(143)의 높이를 낮춘 다음 이를 이용하여 제 2 도전성막(141)과 오믹 접촉층(133)을 제거하여 도 27에 도시된 바와 같이 게이트 전극(120) 상층 방향으로 서로 이격되어 연장된 제 1 및 제 2 돌출부(151, 152)와 이들 사이를 연결하는 연결부(153)를 갖는 소스 전극(150)과, 소스 전극(150)과 접속된 소스 라인(155)을 형성하고, 상기 화소 영역에 형성된 드레인 콘택(165)과, 소스 전극(150)의 제 1 및 제 2 돌출부(151, 152) 사이 영역으로 연장된 드레인 전극(160)을 형성하는 것이 바람직하다. 그리고, 상기 소스 전극(150)과 드레인 전극(160) 사이 영역에는 활성층(132)의 일부가 노출되어 박막 트랜지스터의 채널 영역으로서 작용하게 된다.
상기와 같이 제조된 박막 트랜지스터는 대략 사각형 형상으로 패터닝된 게이트 전극(120)과, 상기 게이트 전극(120)의 대향하는 두 면 방향으로 연장된 제 1 및 제 2 돌출부(151, 152)와 이들을 연결하는 연장부(153)를 갖는 소스 전극(150)과, 상기 제 1 및 제 2 돌출부(151, 152) 사이 영역으로 연장된 드레인 전극(160)을 포함하되, 상기 제 1 돌출부(151)의 길이를 상기 제 2 돌출부(152)의 길이보다 작게 하는 것이 바람직하다.
이때, 제 1 돌출부(151)는 게이트 전극(120)의 일면과 그 일부가 중첩되고, 제 2 돌출부(152)는 게이트 전극(120) 상부에 마련된다. 이를 통해 제 2 돌출부(152) 하측 영역의 활성층(132)은 광에 의해 영향을 받지 않게 된다. 하지만 게이트 전극(120)의 경계 영역에 위치한 제 1 돌출부(151) 하측 영역의 활성층(132)은 광자의 침투로 인해 활성층(132)의 전류 흐름이 커지게 된다. 이로인해 박막 트랜 지스터 오프시에 드레인 전극(160)에 충전된 전자가 제 1 돌출부(151) 하측 영역의 활성층(132)을 통해 소스 전극(150)으로 유도되어 전류의 흐름을 증대시키게 된다. 따라서 본 실시예에서는 상기 제 1 돌출부(151)의 길이를 줄여 박막 트랜지스터가 오프 상태일 때 상기 드레인 전극(160)에서 소스 전극(150)으로 흐르는 오프 커런트를 줄일 수 있다. 이는 게이트 전극(120)과 드레인 콘택(165) 사이 영역의 광이 제 1 돌출부(151) 영역으로 유입되는 거리가 길어지게 되어 게이트 전극(120)과 드레인 콘택(165) 사이 영역의 광에 의해 유도되는 오프 커런트를 최소화 할 수 있다.
또한, 본 발명은 이에 한정되지않고, 드레인 전극 방향으로 상기 게이트 전극의 일부를 돌출시켜 광에 의해 유도되는 오프 커런트를 최소화할 수 있다. 하기에서는 드레인 전극 방향으로 게이트 전극의 일부가 돌출된 게이트 돌출부를 갖는 본 발명의 제 3 실시예에 따른 박막 트랜지스터를 포함하는 액정 표시 장치의 제조 방법을 설명한다. 후술되는 설명 중 상술한 설명들과 중복되는 설명은 생략한다.
<제 3 실시예>
도 29는 본 발명의 제 3 실시예에 따른 게이트 전극 형성을 위한 마스크의 평면도이고, 도 30은 제 3 실시예에 따른 게이트 전극이 형성된 기판의 평면도이고, 도 31은 제 3 실시예에 따른 소스 및 드레인 전극을 형성하기 위한 마스크의 평면도이고, 도 32는 제 3 실시예에 따른 액정 표시 장치의 박막 트랜지스터 영역의 평면도이며, 도 33은 제 3 실시예의 변형예에 따른 게이트 전극 형성을 위한 마스크의 평면도이다.
도 29 내지 도 33을 참조하면, 본 실시예에 따른 게이트 전극용 마스크(700)를 게이트 전극용 도전성막(121) 및 제 1 감광막(122)이 형성된 기판(110) 상에 정렬 배치한다. 이후 노광 및 현상 공정을 실시하여 감광막 마스크 패턴(미도시)을 제작하고, 이를 이용한 식각 공정을 실시하여 도 30에 도시된 바와 같이 드레인 전극 방향으로 돌출된 돌기부(120b)를 갖는 게이트 전극(120)과 이와 접속된 게이트 라인(130)을 형성하는 것이 바람직하다.
상기의 게이트 전극용 마스크(700)는 도 29에 도시된 바와 같이 게이트 라인 영역 및 게이트 전극 영역을 차광하는 차광부(710)와 이외의 영역을 개방하는 투광부(720)를 포함하되, 상기 차광부(710)는 드레인 전극 방향으로 돌출된 돌기부(711)를 포함한다. 돌기부(711)는 후속 공정에 의해 제작되는 드레인 전극(160)의 양측 가장자리 영역과 그 일부가 중첩되도록 두개의 영역으로 분리 제작된다. 물론 이에 한정되지 않고, 상기 돌기부는 도 33에 도시된 바와 같이 하나의 영역으로 제작될 수도 있다. 여기서, 도 32에 도시된 바와 같이 드레인 전극(160) 폭(W1)을 1로 하였을 경우 두개의 영역으로 분리된 상기 돌기부(711) 각각의 폭은 0.1 내지 2 인 것이 바람직하다. 그리고, 게이트 전극(120)과 드레인 콘택(165) 사이의 거리(T3)를 1로 하였을 경우 상기 돌기부(711)의 길이는 0.1 내지 0.9인 것이 바람직하다. 이때, 상기 드레인 전극과 중첩되는 일 돌기부의 면적은 돌기부의 전체 면적의 10 내지 90%인 것이 바람직하다. 이때, 본 실시예에 따른 돌기부의 길이와 폭은 각기 0.1 내지 3㎛인 것이 효과적이다.
상기와 같은 구조의 게이트 전극용 마스크(700)를 통해 제작된 게이트 전극 의 형상은 도 30에 도시된 바와 같이 게이트 라인(130)과 접속된 사각형 형상의 몸체(120a)와, 몸체(120a)에서 드레인 전극(160) 방향으로 돌출된 돌기부(120b)를 갖는다.
이후, 앞서 설명한 바와 같이 상기 돌기부(120b)를 포함하는 게이트 전극(120) 상에 게이트 절연막(131), 활성층(132), 오믹 접촉층(133) 및 제 2 도전성막(141)을 순차적으로 형성한다. 제 2 도전성막(141) 상에 제 2 감광막을 도포한 다음 도 31에 도시된 바와 같은 소스 및 드레인 전극용 마스크(800)를 이용한 노광 및 현상 공정을 실시하여 제 2 감광막 마스크 패턴을 형성한다. 제 2 감광막 마스크 패턴을 식각 마스크로 하는 식각공정을 실시한 다음 제 2 감광막 마스크 패턴을 제거하면 도 32에 도시된 바와 같이 드레인 전극(160) 방향으로 돌출된 돌기부(120b)를 갖는 게이트 전극(120)과, 게이트 전극(120) 상에 마련된 소스 전극(150)과, 상기 돌기부(120b)와 그 일부가 중첩되는 드레인 전극(160)을 포함하는 박막 트랜지스터를 제작할 수 있다. 박막 트랜지스터의 게이트 전극(120)은 게이트 라인(130)에 접속되고, 소스 전극(150)은 소스 라인(155)에 접속되며, 드레인 전극(160)은 드레인 콘택(165)에 접속된다.
본 실시예에 따른 박막 트랜지스터는 드레인 콘택(165) 방향으로 게이트 돌기부(120b)를 마련하여 상기 게이트 전극(120)과 드레인 콘택(165) 사이의 영역에 조사된 광에 의한 전자의 트랩 현상으로 인해 유도되는 오프 커런트를 줄일 수 있다. 이는 돌기부로 인해 광이 조사되는 면적을 좁히게 되어 활성층으로의 광자 인가량을 줄일 수 있기 때문이다.
또한 본 발명은 상술한 설명에 한정되지 않고, 상기 드레인 콘택 하측부의 활성층에 조사되는 광을 차폐하는 광차단부를 마련하여 드레인 콘택 하측의 활성층에 조사되는 광에 의한 전자의 트랩 현상으로 인해 유도되는 오프 커런트를 줄일 수 있다. 하기에서는 광차단부를 갖는 본 발명의 제 4 실시예에 따른 박막 트랜지스터를 포함하는 액정 표시 장치의 제조 방법을 설명한다. 후술되는 설명 중 상술한 설명들과 중복되는 설명은 생략한다.
<제 4 실시예>
도 34는 본 발명의 제 4 실시예에 따른 게이트 전극 및 광차단부를 형성하기 위한 마스크의 평면도이고, 도 35 내지 도 37은 제 4 실시예에 따른 게이트 전극 및 광차단부 형성을 설명하기 위해 도 34의 A-A선에 대해 자른 단면도이고, 도 38은 제 4 실시예에 따른 액정 표시 장치의 박막 트랜지스터 영역의 평면도이고, 도 39는 도 38을 A-A 선에 대해 자른 단면도이다.
도 34 내지 도 39를 참조하면, 본 실시예에 따른 게이트 전극 및 광차단부를 형성하기 위한 마스크(900)와, 게이트 전극용 제 1 도전성막(121)과 감광막(122)이 도포된 기판(110)을 마련한다.
여기서, 상기 마스크(900)는 도 34에 도시된 바와 같이 게이트 전극 및 게이트 라인 영역을 차광하는 게이트 차광부(910a)와, 드레인 콘택 영역을 차광하는 드레인 콘택 차광부(910b)와, 상기 차광부(910a, 910b) 영역을 제외한 영역을 개방하는 투광부(920)를 포함한다. 드레인 콘택 차광부(910b)는 드레인 콘택 영역과 동일한 형상으로 제작하되, 드레인 콘택 영역으로의 광이 조사되지 않도록 상기 드레 인 콘택 영역보다 더 큰 면적으로 제작하는 것이 바람직하다. 드레인 콘택 영역의 크기를 1로 하였을 경우 상기 드레인 콘택 차광부(910b)의 크기는 1 내지 1.5로 하는 것이 효과적이다.
상술한 게이트 차광부(910a)와 드레인 콘택 차광부(910b)를 갖는 마스크(900)를 감광막(122)이 도포된 기판(110) 상에 정렬 배치한 다음 노광과 현상 공정을 실시하여 도 36에 도시된 바와 같이 상기 차광부(910a, 910b)에 대응하는 패턴 형상을 갖는 제 1 감광막 마스크 패턴(123)을 제작한다. 이후, 제 1 감광막 마스크 패턴(123)을 식각 마스크로 하는 식각공정을 실시하여 상기 제 1 도전성막(121)을 제거한 다음 감광막 마스크 패턴(123)을 제거하여 게이트 전극(120) 및 게이트 라인(130)과, 상기 드레인 콘택(165) 하측에 광차단부(125)를 형성한다.
게이트 전극(120) 및 광차단부(125)가 마련된 기판(110)상에 게이트 절연막(131), 활성층(132), 오믹 접촉층(133) 및 제 2 도전성막(141)을 순차적으로 형성한다. 제 2 도전성막(141) 상부에 제 2 감광막을 도포한 다음 앞선 제 3 실시예의 도 31에 도시된 소스 및 드레인 전극용 마스크를 이용한 노광 및 현상 공정을 실시하여 제 2 감광막 마스크 패턴을 형성한다. 이후, 제 2 감광막 마스크 패턴을 이용한 식각 공정을 실시하여 도 38 및 도 39에 도시된 바와 같이 게이트 전극(120) 상측에 소스 전극(150)을 형성하고, 이와 접속된 소스라인(155)을 형성하며, 상기 광차단부(125) 상측에 드레인 콘택(165)을 형성하고, 상기 드레인 콘택(165)에서 부터 게이트 전극(120) 상측으로 연장된 드레인 전극(160)을 형성하는 것이 바람직하다.
이와 같이 본 실시예에서는 드레인 콘택(165) 하측에 광차단부(125)를 마련하여 드레인 콘택 하측 영역에 마련된 활성층(132)으로 광의 조사를 차단할 수 있어 광에 의한 전자의 트랩 현상으로 인해 유도되는 오프 커런트를 최소화할 수 있다. 즉, 활성층(132)이 광에 의해 노출되는 면적을 최소화하여 광에 의해 유도되는 오프 커런트를 최소화할 수 있다.
또한, 본 발명은 이에 한정되지 않고, 상기 게이트 전극과 중첩되는 소스 전극 및 드레인 전극의 접촉 면적을 동일하게 제작하여 박막 트랜지스터의 오프 커런트를 최소화할 수 있다. 하기에서는 게이트 전극과 중첩되는 소스 전극 및 드레인 전극의 면적이 동일한 본 발명의 제 5 실시예에 따른 박막 트랜지스터를 포함하는 액정 표시 장치의 제조 방법을 설명한다. 후술되는 설명 중 상술한 설명들과 중복되는 설명은 생략한다.
<제 5 실시예>
도 40은 본 발명의 제 5 실시예에 따른 게이트 전극을 형성하기 위한 마스크의 평면도이고, 도 41은 제 5 실시예에 따른 액정 표시 장치의 박막 트랜지스터 영역의 평면도이고, 도 42는 도 41을 A-A 선에 대해 자른 단면도이다.
도 40 내지 도 42를 참조하면, 본 실시예에 따른 드레인 전극 및 소스 전극과의 중첩 면적이 동일한 게이트 전극 형성을 위해 도 40에 도시된 마스크(1000)를 게이트 전극용 제 1 도전성막(121)과 제 1 감광막(122)이 도포된 기판(110) 상에 정렬 배치한다. 이후, 마스크(1000)를 이용한 노광과 현상 공정을 실시하여 제 1 감광막 마스크 패턴을 형성한다. 이후 상기 제 1 감광막 마스크 패턴을 식각 마스 크로 하는 식각 공정을 실시하여 게이트 전극(120)을 형성한다. 게이트 전극(120)이 형성된 기판(110)상에 게이트 절연막(131), 활성층(132), 오믹 접촉층(133) 및 제 2 도전성막(141)을 순차적으로 형성한다. 제 2 도전성막(141) 상부에 제 2 감광막을 도포한 다음 앞선 제 3 실시예의 도 31에 도시된 소스 및 드레인 전극용 마스크를 이용한 노광 및 현상 공정을 실시하여 제 2 감광막 마스크 패턴을 형성한다. 제 2 감광막 마스크 패턴을 이용한 식각 공정을 실시하여 도 41 및 도 42에 도시된 바와 같이 게이트 전극(120), 소스 전극(150) 및 드레인 전극(160)을 포함하는 박막 트랜지스터를 제작한다.
이때, 상기 소스 전극(150)은 제 1 및 제 2 돌출부(151, 152)를 포함하고, 상기 돌출부(151, 152)들을 연결하는 연결부(153)를 포함하고, 제 1 및 제 2 돌출부(151, 152)와 연결부(153)의 내측 영역의 일부가 게이트 전극(120)과 중첩되는 것이 바람직하다. 그리고, 상기 드레인 전극(160)은 상기 소스 전극(150)의 제 1 및 제 2 돌출부(151, 152) 사이 영역으로 연장되는 것이 바람직하다.
본 실시예에서는 소스 전극(150)의 제 1 및 제 2 돌출부(151, 152)와 연결부(153) 각각이 게이트 전극(120)과 중첩 면적을 앞서 설명한 실시예들 보다 작게 하여 소스 전극(150)과 드레인 전극(160) 각각이 게이트 전극(120)에 중첩되는 면적을 동일하게 하는 것이 바람직하다.
이를 위해 도 40에 도시된 바와 같이 게이트 전극 형성을 위한 마스크(1000)의 차광부(1010) 중 소스 전극(150)과 중첩되는 영역의 면적을 작게 제작하는 것이 효과적이다. 상기 드레인 전극(160)과 게이트 전극(120)이 중첩되는 면적을 1로 하 였을 경우, 상기 제 1 및 제 2 돌출부(151, 152)와 게이트 전극(120) 간의 중첩 면적은 각기 0.1 내지 0.8이고, 연결부(153)와 게이트 전극(120) 간의 중첩 면적은 0.1 내지 0.8이 되도록 상기 게이트 전극(120)을 패터닝 하는 것이 바람직하다.
이는 종래의 경우 소스 전극은 제 1 및 제 2 돌출부와 연결부 모두 게이트 전극과 일정 면적 이상 중첩되기 때문에 단일 연장부 만이 중첩되는 드레인 전극 보다는 그 중첩면적이 커지게 된다. 이로인해 소스 전극과 게이트 전극이 이루를 커패시터의 커패시턴스의 크기가 드레인 전극과 게이트 전극이 이루를 커패시터의 커패시턴스보다 커지게 된다. 이러한 소스 전극과 게이트 전극 사이 그리고 드레인 전극과 게이트 전극 사이의 커패시턴스 차이로 인해 오프 커런트가 발생되지만 본 실시예에서는 이들의 중첩 면적을 동일하게 하여 이러한 커패시턴스 차이에 의한 오프 커런트를 방지할 수 있게 된다. 또한, 순방향과 역방향 바이어스의 전류 차이를 방지할 수도 있다.
본 실시예에서는 이에 한정되지 않고, 상기 소스 전극의 돌출부의 폭을 작게 제작하여 소스 전극 및 드레인 전극이 게이트 전극과 중첩되는 면적을 동일하게 할 수 있다.
도 43은 제 5 실시예의 변형예에 따른 소스 및 드레인 전극 형성을 위한 마스크의 평면도이고, 도 44는 제 5 실시예의 변형예에 따른 액정 표시 장치의 박막 트랜지스터 영역의 평면도이고, 도 45는 도 44를 A-A선에 대해 자른 단면도이다.
도 43 내지 도 45에 도시된 바와 같이, 소스 전극(150)의 제 1 및 제 2 돌출부(151, 152)의 폭을 작게 제작하여 소스 전극(150)과 게이트 전극(120)의 중첩 면 적과, 드레인 전극(160)과 게이트 전극(120)의 중첩 면적을 동일하게 하는 것이 바람직하다.
이를 위해 도 43에 도시된 바와 같이 소스 전극 차광부(1112, 1113, 1114)의 제 1 및 제 2 돌출부(1112, 1113)의 폭이 상기 드레인 전극 차광부(1116)의 폭보다 작게 제작된 소스 및 드레인 전극 형성을 위한 마스크(1100)를 게이트 전극(120)이 패터닝 되고, 그 상부에 게이트 절연막(131), 활성층(132), 오믹 접촉층(133), 제 2 도전성막(134) 및 제 2 감광막(141)이 도포된 기판(110) 상에 정렬 배치한다. 상기 마스크(1100)를 이용한 노광과 현상 공정을 실시하여 제 2 감광막 마스크 패턴을 형성하고, 이를 이용한 식각 공정을 실시하여 제 1 및 제 2 돌출부(151, 152)와 이를 연결하는 연결부(153)를 갖는 소스 전극(150)과, 연결부에 접속된 소스 라인(155) 그리고 드레인 전극(160) 및 드레인 전극(160)과 접속된 드레인 콘택(165)을 형성하여 박막 트랜지스터를 제작한다.
이때, 상기 드레인 전극(160)과 게이트 전극(120)의 중첩 면적과 소스 전극(150)의 중첩 면적이 동일한 것이 바람직하다. 여기서, 상기 드레인 전극(160)과 게이트 전극(120)의 중첩 면적을 1로 하였을 경우 상기 소스 전극(150)의 제 1 및 제 2 돌출부(151, 152) 각각과 게이트 전극(120)과의 중첩 면적은 0.1 내지 0.6이고, 연결부(153)와 게이트 전극(120)과의 중첩 면적은 0.1 내지 0.8인 것이 바람직하다.
이와 같이 본 실시예에서는 소스 전극의 돌출부의 폭을 작게 제작하여 소스 전극과 게이트 전극의 중첩 면적과, 드레인 전극과 게이트 전극의 중첩 면적을 동 일하게 하여 커패시턴스 차이에 의한 오프 커런트를 방지할 수 있다.
상기에서는 각 실시예를 개별적으로 설명하였으나, 각각의 실시에는 다양하게 조합되어 구현될 수 있다.
상술한 바와 같이, 본 발명은 소스 전극과 드레인 전극간의 전자 이동 면적을 최소화 하고, 전자의 이동 거리를 확대하여 광에 의한 전자의 트랩 현상으로 인해 유도되는 오프 커런트를 최소화할 수 있다.
또한, 소스 전극과 드레인 전극 사이의 슬릿 마스크에 의해 노출되는 활성층을 최적화를 통해 광에 의한 전자의 트랩 현상을 줄여 오프 커런트를 최소화할 수 있다.
또한, 게이트 전극 상측으로 돌출된 소스 전극의 돌출부 길이를 축소하여 광에 의한 전자의 트랩 현상을 줄여 오프 커런트를 최소화할 수 있다.
또한, 게이트 전극을 드레인 전극 방향으로 돌출 연장시켜 게이트 전극 외측으로 조사되는 광량을 감소시켜 오프 커런트를 최소화할 수 있다.
또한, 드레인 콘택 하측에 광차단부를 두어 광의 유입을 감소시켜 오프 커런트를 최소화할 수 있다.
또한, 소스 전극 및 드레인 전극과 게이트 전극이 중첩되는 면적을 동일하게 하여 박막 트랜지스터 오프시의 누설 전류를 최소화할 수 있다.
이상 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범 위 내에서 본 발명을 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
Claims (49)
- 복수의 게이트 라인과, 이와 교차하는 복수의 소스 라인 및 상기 게이트 라인과 상기 소스 라인에 의해 정의된 복수의 화소 영역에 마련된 화소 전극과, 상기 화소 영역에 마련되어 상기 게이트 라인에 접속된 게이트 전극, 상기 소스 라인에 접속된 소스 전극 및 상기 화소 전극에 접속된 드레인 전극을 포함하는 박막 트랜지스터를 포함하고,상기 게이트 전극의 일부가 상기 드레인 전극 방향으로 돌출된 돌기부를 포함하며, 상기 돌기부는 상기 드레인 전극의 가장자리와 그 일부가 중첩되고,상기 박막 트랜지스터의 상기 소스 전극과 상기 드레인 전극 사이에 마련된 채널 영역 사이에 활성층이 노출되며, 상기 활성층은 상기 채널 영역 외측으로 상기 소스 라인 폭에 대하여 30%이하의 폭으로 돌출되고,상기 소스 전극은 상기 소스 라인으로부터 연장된 제 1 및 제 2 돌출부를 포함하고,상기 제 1 돌출부는 상기 게이트 전극의 가장자리와 부분적으로 중첩되고, 상기 제 1 돌출부의 일부 영역은 상기 게이트 전극과 상기 제 1 돌출부의 중첩 영역의 외부에 위치하는 박막 트랜지스터 기판.
- 청구항 1에 있어서,상기 소스 전극은 상기 제 1 및 제 2 돌출부를 연결하는 연결부를 포함하고, 상기 드레인 전극의 일부가 상기 제 1 및 제 2 돌출부 사이 영역으로 연장되며,상기 채널 영역은 상기 제 1 및 제 2 돌출부 사이 영역으로 연장된 드레인 전극과 상기 제 1 돌출부, 상기 제 2 돌출부 및 상기 연결부의 사이에 마련되고, 상기 채널 영역 내에만 상기 활성층이 노출된 박막 트랜지스터 기판.
- 청구항 2에 있어서,상기 제 1 돌출부는 상기 제 2 돌출부보다 그 길이가 짧은 박막 트랜지스터 기판.
- 삭제
- 청구항 1에 있어서,상기 게이트 전극과 중첩되는 상기 드레인 전극과 상기 소스 전극의 중첩 면적이 동일한 박막 트랜지스터 기판.
- 청구항 1에 있어서,상기 드레인 전극은 상기 화소 전극과 접속되는 드레인 콘택을 포함하고, 상기 드레인 콘택 하측에 광차단부가 마련된 박막 트랜지스터 기판.
- 청구항 1에 있어서,상기 소스 라인 하부 영역에 상기 활성층이 마련된 박막 트랜지스터 기판.
- 삭제
- 삭제
- 삭제
- 복수의 게이트 라인과, 이와 교차하는 복수의 소스 라인 및 상기 게이트 라인과 상기 소스 라인에 의해 정의된 복수의 화소 영역에 마련된 화소 전극과, 상기 화소 영역에 마련되어 상기 게이트 라인에 접속된 게이트 전극, 상기 소스 라인에 접속된 소스 전극 및 상기 화소 전극에 접속된 드레인 전극을 포함하는 박막 트랜지스터를 포함하고,상기 게이트 전극의 일부가 상기 드레인 전극 방향으로 돌출된 돌기부를 포함하며, 상기 돌기부는 상기 드레인 전극의 가장자리와 그 일부가 중첩되고,상기 소스 전극은 상기 게이트 전극의 가장자리로 연장된 제 1 및 제 2 돌출부와, 상기 제 1 및 제 2 돌출부를 연결하는 연결부를 포함하고,상기 제1 돌출부는 상기 게이트 전극의 가장자리와 부분적으로 중첩되고, 상기 제 1 돌출부의 일부 영역은 상기 게이트 전극과 상기 제 1 돌출부의 중첩 영역의 외부에 위치하고, 상기 제 1 및 제 2 돌출부의 길이가 서로 다른 박막 트랜지스터 기판.
- 청구항 11에 있어서,상기 제 1 돌출부의 길이가 상기 제 2 돌출부보다 짧은 박막 트랜지스터 기판.
- 청구항 11에 있어서,상기 드레인 전극의 일부가 상기 소스 전극의 상기 제 1 및 제 2 돌출부 사이 영역으로 연장되고, 상기 소스 전극과 상기 드레인 전극 사이에 마련된 채널 영역 사이에 활성층이 노출되며, 상기 활성층은 상기 채널 영역 외측으로 상기 소스 라인 폭에 대하여 30%이하의 폭으로 돌출된 박막 트랜지스터 기판.
- 삭제
- 청구항 11에 있어서,상기 게이트 전극과 중첩되는 상기 드레인 전극과 상기 소스 전극의 중첩 면적이 동일한 박막 트랜지스터 기판.
- 청구항 11에 있어서,상기 드레인 전극은 상기 화소 전극과 접속되는 드레인 콘택을 포함하고, 상기 드레인 콘택 하측에 광차단부가 마련된 박막 트랜지스터 기판.
- 청구항 13에 있어서,상기 소스 라인 하부 영역에 상기 활성층이 마련된 박막 트랜지스터 기판.
- 삭제
- 삭제
- 삭제
- 삭제
- 복수의 게이트 라인과, 이와 교차하는 복수의 소스 라인 및 상기 게이트 라인과 상기 소스 라인에 의해 정의된 복수의 화소 영역에 마련된 화소 전극과, 상기 화소 영역에 마련되어 상기 게이트 라인에 접속된 게이트 전극, 상기 소스 라인에 접속된 소스 전극 및 상기 화소 전극에 접속된 드레인 전극을 포함하는 박막 트랜지스터를 포함하고,상기 게이트 전극의 일부가 상기 드레인 전극 방향으로 돌출된 돌기부를 포함하고, 상기 돌기부는 상기 드레인 전극의 양 가장자리와 그 일부가 중첩되는 박막 트랜지스터 기판.
- 청구항 22에 있어서,상기 돌기부는 제 1 및 제 2 돌기를 포함하고, 상기 제 1 돌기는 상기 드레인 전극의 일 가장자리와 그 일부가 중첩되고, 상기 제 2 돌기는 상기 드레인 전극의 타 가장자리와 그 일부가 중첩되는 박막 트랜지스터 기판.
- 청구항 22에 있어서,상기 소스 전극은 상기 게이트 전극 양 가장자리로 연장된 제 1 및 제 2 돌출부와, 상기 제 1 및 제 2 돌출부를 연결하는 연결부를 포함하고, 상기 드레인 전극의 일부가 상기 제 1 및 제 2 돌출부 사이 영역으로 연장되며, 상기 소스 전극과 상기 드레인 전극 사이에 마련된 채널 영역 사이에 활성층이 노출되며, 상기 활성층은 상기 채널 영역 외측으로 상기 소스 라인 폭에 대하여 30%이하의 폭으로 돌출된 박막 트랜지스터 기판.
- 청구항 22에 있어서,상기 소스 전극은 제 1 및 제 2 돌출부와, 상기 제 1 및 제 2 돌출부를 연결하는 연결부를 포함하고, 상기 제 1 돌출부는 상기 게이트 전극의 가장자리와 그 일부가 중첩되고, 상기 제 2 돌출부보다 그 길이가 짧은 박막 트랜지스터 기판.
- 청구항 22에 있어서,상기 게이트 전극과 중첩되는 상기 드레인 전극과 상기 소스 전극의 중첩 면적이 동일한 박막 트랜지스터 기판.
- 청구항 22에 있어서,상기 드레인 전극은 상기 화소 전극과 접속되는 드레인 콘택을 포함하고, 상기 드레인 콘택 하측에 광차단부가 마련된 박막 트랜지스터 기판.
- 청구항 24에 있어서,상기 소스 라인 하부 영역에 상기 활성층이 마련된 박막 트랜지스터 기판.
- 삭제
- 삭제
- 삭제
- 복수의 게이트 라인과, 이와 교차하는 복수의 소스 라인 및 상기 게이트 라인과 상기 소스 라인에 의해 정의된 복수의 화소 영역에 마련된 화소 전극과, 상기 화소 영역에 마련되어 상기 게이트 라인에 접속된 게이트 전극, 상기 소스 라인에 접속된 소스 전극 및 상기 화소 전극에 접속된 드레인 전극을 포함하는 박막 트랜지스터를 포함하고,상기 게이트 전극의 일부가 상기 드레인 전극 방향으로 돌출된 돌기부를 포함하며, 상기 돌기부는 상기 드레인 전극의 양 가장자리와 그 일부가 중첩되고,상기 드레인 전극은 상기 화소 전극에 접속되는 드레인 콘택을 포함하고, 상기 드레인 콘택 하측에 광차단부가 마련되고,상기 광차단부는 상기 게이트 전극과 동일 면상에 마련된 박막 트랜지스터 기판.
- 삭제
- 청구항 32에 있어서,상기 소스 전극은 상기 게이트 전극 양 가장자리로 연장된 제 1 및 제 2 돌출부와, 상기 제 1 및 제 2 돌출부를 연결하는 연결부를 포함하고, 상기 드레인 전극의 일부가 상기 제 1 및 제 2 돌출부 사이 영역으로 연장되며, 상기 소스 전극과 상기 드레인 전극 사이에 마련된 채널 영역 사이에 활성층이 노출되며, 상기 활성층은 상기 채널 영역 외측으로 상기 소스 라인 폭에 대하여 30%이하의 폭으로 돌출된 박막 트랜지스터 기판.
- 청구항 32에 있어서,상기 소스 전극은 제 1 및 제 2 돌출부와, 상기 제 1 및 제 2 돌출부를 연결 하는 연결부를 포함하고, 상기 제 1 돌출부는 상기 게이트 전극의 가장자리와 그 일부가 중첩되고, 상기 제 2 돌출부보다 그 길이가 짧은 박막 트랜지스터 기판.
- 삭제
- 청구항 32에 있어서,상기 게이트 전극과 중첩되는 상기 드레인 전극과 상기 소스 전극의 중첩 면적이 동일한 박막 트랜지스터 기판.
- 청구항 34에 있어서,상기 소스 라인 하부 영역에 상기 활성층이 마련된 박막 트랜지스터 기판.
- 삭제
- 삭제
- 복수의 게이트 라인과, 이와 교차하는 복수의 소스 라인 및 상기 게이트 라인과 상기 소스 라인에 의해 정의된 복수의 화소 영역에 마련된 화소 전극과, 상기 화소 영역에 마련되어 상기 게이트 라인에 접속된 게이트 전극, 상기 소스 라인에 접속된 소스 전극 및 상기 화소 전극에 접속된 드레인 전극을 포함하는 박막 트랜지스터를 포함하고,상기 소스 전극은 상기 게이트 전극과 그 일부가 중첩하는 제 1 및 제 2 돌출부와, 상기 제 1 및 제 2 돌출부를 연결하는 연결부를 포함하며,상기 게이트 전극과 상기 제 1 돌출부, 상기 제 2 돌출부 및 상기 연결부가 중첩되는 중첩 면적과, 상기 게이트 전극과 상기 드레인 전극이 중첩되는 중첩 면적이 동일한 박막 트랜지스터 기판.
- 청구항 41에 있어서,상기 드레인 전극의 일부가 상기 제 1 및 제 2 돌출부 사이 영역으로 연장되며, 상기 소스 전극과 상기 드레인 전극 사이에 마련된 채널 영역 사이에 활성층이 노출되며, 상기 활성층은 상기 채널 영역 외측으로 상기 소스 라인 폭에 대하여 30%이하의 폭으로 돌출된 박막 트랜지스터 기판.
- 청구항 41에 있어서,상기 제 1 돌출부는 상기 게이트 전극의 가장자리와 그 일부가 중첩되고, 상기 제 1 돌출부의 길이가 상기 제 2 돌출부 보다 짧은 박막 트랜지스터 기판.
- 청구항 41에 있어서,상기 게이트 전극의 일부가 상기 드레인 전극 방향으로 돌출된 돌기부를 포함하고, 상기 돌기부는 상기 드레인 전극의 가장자리와 그 일부가 중첩되는 박막 트랜지스터 기판.
- 청구항 41에 있어서,상기 드레인 전극은 상기 화소 전극과 접속되는 드레인 콘택을 포함하고, 상기 드레인 콘택 하측에 광차단부가 마련된 박막 트랜지스터 기판.
- 청구항 42에 있어서,상기 소스 라인 하부 영역에 상기 활성층이 마련된 박막 트랜지스터 기판.
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