KR20080028640A - 박막 트랜지스터 제조용 마스크, 이에 의해 제조된 박막트랜지스터 기판 및 이를 이용한 박막 트랜지스터 기판의제조방법 - Google Patents

박막 트랜지스터 제조용 마스크, 이에 의해 제조된 박막트랜지스터 기판 및 이를 이용한 박막 트랜지스터 기판의제조방법 Download PDF

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이우근
박정인
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Abstract

박막 트랜지스터의 전기적인 특성을 향상시킬 수 있는 박막 트랜지스터 제조용 마스크, 이에 의해 제조된 박막 트랜지스터 기판 및 이를 이용한 박막 트랜지스터 기판의 제조방법이 개시된다. 박막 트랜지스터용 마스크는 드레인 전극을 형성하도록 광을 차단하는 드레인 마스크패턴, 드레인 마스크패턴과 마주하며 소스 전극을 형성하도록 광을 차단하는 소스 마스크패턴, 및 소스 마스크패턴의 양단과 상기 드레인 마스크 패턴의 사이에 형성되고, 광이 외곽에서 소스 마스크패턴과 드레인 마스크패턴 사이로 유입되는 것을 감소시키는 광유입 차단패턴을 포함하고, 드레인 마스크패턴 및 소스 마스크패턴은 노광기의 해상도(resolution) 이하의 거리로 이격된다. 이로써, 채널의 폭이 감소되는 것을 방지하여 박막 트랜지스터의 전기적인 특성을 보다 향상시킬 수 있다.
드레인 마스크패턴, 소스 마스크패턴 및 광유입 차단패턴

Description

박막 트랜지스터 제조용 마스크, 이에 의해 제조된 박막 트랜지스터 기판 및 이를 이용한 박막 트랜지스터 기판의 제조방법{MASK FOR MAKING THIN FIME TRANSISTOR, THIN FIME TRANSISTOR PLATE MADE BY THE MASK AND METHOD FOR MAKING THE THIN FIME TRANSISTOR PLATE USING THE MASK}
도 1은 본 발명의 제1 실시예에 따른 박막 트랜지스터 제조용 마스크를 도시한 평면도이다.
도 2는 도 1의 Ⅰ-Ⅰ'선을 따라 절단한 단면도이다.
도 3은 도 2와 다른 박막 트랜지스터 제조용 마스크를 도시한 단면도이다.
도 4는 본 발명의 제2 실시예에 따른 박막 트랜지스터 제조용 마스크를 도시한 평면도이다.
도 5는 도 4와 다른 박막 트랜지스터 제조용 마스크를 도시한 평면도이다.
도 6은 본 발명의 제3 실시예에 따른 박막 트랜지스터 제조용 마스크를 도시한 평면도이다.
도 7은 도 6과 다른 박막 트랜지스터 제조용 마스크를 도시한 평면도이다.
도 8은 본 발명의 제4 실시예에 따른 박막 트랜지스터 제조용 마스크를 도시한 평면도이다.
도 9는 본 발명의 제5 실시예에 따른 박막 트랜지스터 제조용 마스크를 도시 한 평면도이다.
도 10은 본 발명의 제6 실시예에 따른 박막 트랜지스터 제조용 마스크를 도시한 평면도이다.
도 11은 본 발명의 일 실시예에 따른 박막 트랜지스터 기판을 도시한 평면도이다.
도 12는 도 11의 박막 트랜지스터 기판 중 일부를 확대해서 도시한 평면도이다.
도 13은 도 11의 Ⅱ-Ⅱ'선을 따라 절단한 단면도이다.
도 14, 도 15, 도 16, 도 17, 도 18 및 도 19는 도 11의 박막 트랜지스터 기판을 제조하는 과정을 나타낸 단면도들이다.
<도면의 주요 부분에 대한 부호의 설명>
10 : 감광층 20 : 감광패턴
22 : 채널 형성홈 100 : 마스크
110 : 투명기판 120 : 드레인 마스크패턴
130 : 소스 마스크패턴 140 : 데이터 마스크패턴
150 : 반투과막 160 : 광유입 차단패턴
200 : 박막 트랜지스터 기판 210 : 베이스 기판
GE : 게이트 전극 SE : 소스 전극
DE : 드레인 전극 220 : 게이트 절연층
235 : 반도체 패턴 AP : 액티브 패턴
OP : 오믹콘택 패턴 250 : 보호층
260 : 화소전극
본 발명은 박막 트랜지스터 제조용 마스크, 이에 의해 제조된 박막 트랜지스터 기판 및 이를 이용한 박막 트랜지스터 기판의 제조방법에 관한 것으로, 보다 상세하게는 박막 트랜지스터의 전기적인 특성을 향상시킬 수 있는 박막 트랜지스터 제조용 마스크, 이에 의해 제조된 박막 트랜지스터 기판 및 이를 이용한 박막 트랜지스터 기판의 제조방법에 관한 것이다.
일반적으로, 액정 표시장치는 액정의 광투과율을 이용하여 영상을 표시하는 평판 표시장치로, 광을 이용하여 영상을 표시하는 액정 표시패널(liquid crystal display panel) 및 상기 액정 표시패널로 광을 제공하는 백라이트 어셈블리(back-light assembly)를 포함한다.
상기 액정 표시패널은 박막 트랜지스터 및 화소전극을 갖는 어레이 기판과, 컬러필터 및 공통전극을 갖는 컬러필터 기판과, 상기 어레이 기판 및 상기 컬러필터 기판 사이에 개재된 액정층을 포함한다.
상기 박막 트랜지스터는 게이트 전극, 상기 게이트 전극의 상부에 형성된 반도체 패턴, 상기 반도체 패턴의 상부에 형성된 소스 전극 및 상기 반도체 패턴의 상부에 형성되며 상기 소스 전극으로부터 이격된 드레인 전극을 포함한다. 또한, 상기 반도체 패턴에 형성되는 채널은 상기 소스 전극과 상기 드레인 전극 사이를 전하가 쉽게 이동할 수 있도록 보다 짧은 길이를 갖는 것이 바람직하다.
상기 어레이 기판을 제조하는 공정에서는 다수의 마스크(mask)가 사용되는 데, 일반적으로 4개의 마스크로 상기 어레이 기판을 제조하는 것이 바람직하다. 이러한 4매 마스크 공정의 핵심은 마스크 하나로 상기 반도체 패턴, 상기 소스 전극 및 상기 드레인 전극을 형성하는 것이다.
상기 반도체 패턴, 상기 소스 전극 및 상기 드레인 전극을 형성하는 데 사용되는 마스크는 더블 슬릿(double slit) 마스크가 주로 사용된다. 상기 더블 슬릿 마스크는 드레인 마스크패턴, 상기 드레인 마스크패턴으로부터 이격된 소스 마스크패턴, 및 상기 드레인 마스크패턴과 상기 소스 마스크 패턴 사이에 형성되어 더블 슬릿을 정의하는 슬릿 마스크패턴을 포함한다. 여기서, 상기 마스크에 형성된 더블 슬릿은 통과되는 광을 회절시켜 감광층의 노광량을 감소시킬 수 있다.
최근에는 상기 박막 트랜지스터의 특성을 향상시키기 위해, 상기 채널의 길이(length)를 줄이기 위해 노력하고 있다. 그런데, 상기 더블 슬릿 마스크를 이용하여 미세한 패턴을 형성할 때, 상기 마스크 제작 상의 한계 때문에 형성될 수 있는 상기 채널의 길이가 제한될 수 있다. 또한, 상기 더블 슬릿 마스크는 상기 슬릿 마스크패턴을 포함하므로, 마스크 제작비용이 증가될 수 있다.
따라서, 본 발명의 기술적 과제는 이러한 종래의 문제점을 해결하기 위한 것으로, 본 발명의 목적은 채널의 길이를 보다 감소시켜 박막 트랜지스터의 전기적인 특성을 향상시킬 수 있는 박막 트랜지스터 제조용 마스크를 제공하는 것이다.
또한, 본 발명의 다른 목적은 상기 마스크를 이용하여 제조된 박막 트랜지스터 기판을 제공하는 것이다.
또한, 본 발명의 또 다른 목적은 상기 마스크를 이용하여 상기 박막 트랜지스터 기판을 제조하는 방법을 제공하는 것이다.
상기한 본 발명의 목적을 달성하기 위한 일 실시예에 따른 박막 트랜지스터 제조용 마스크는 드레인 마스크패턴, 소스 마스크패턴 및 광유입 차단패턴을 포함한다.
상기 드레인 마스크패턴은 상기 드레인 전극을 형성하도록 광을 차단한다. 상기 소스 마스크패턴은 상기 드레인 마스크패턴과 마주하며, 소스 전극을 형성하도록 광을 차단한다. 상기 광유입 차단패턴은 상기 소스 마스크패턴의 양단과 상기 드레인 마스크 패턴의 사이에 형성되고, 광이 외곽에서 상기 소스 마스크패턴과 상기 드레인 마스크패턴 사이로 유입되는 것을 감소시킨다. 이때, 상기 드레인 마스크패턴 및 상기 소스 마스크패턴은 노광기의 해상도(resolution) 이하의 거리로 이격된다.
한편, 상기 드레인 마스크패턴과 상기 소스 마스크패턴 사이의 이격거리는 2um ~ 3um의 범위를 갖는 것이 바람직하고, 상기 광유입 차단패턴은 상기 드레인 마스크패턴 및 상기 소스 마스크패턴으로부터 1um ~ 2um의 길이로 이격된 것이 바람직하며, 상기 광유입 차단패턴의 폭은 1um ~ 2um의 범위를 갖는 것이 바람직하 다.
또한, 상기 소스 마스크패턴은 상기 드레인 마스크패턴을 감싸는 U-자 형상 및 J-자 형상을 갖는 것이 바람직하고, 이와 다르게 상기 소스 마스크패턴 및 상기 드레인 마스크패턴은 서로 대응되도록 I-자 형상을 가질 수도 있다.
상기한 본 발명의 목적을 달성하기 위한 다른 실시예에 따른 박막 트랜지스터 제조용 마스크는 드레인 마스크패턴, 소스 마스크패턴 및 반투과막을 포함한다.
상기 드레인 마스크패턴은 드레인 전극을 형성하도록 광을 차단한다. 상기 소스 마스크패턴은 상기 드레인 마스크패턴과 마주하며, 소스 전극을 형성하도록 광을 차단한다. 상기 광유입 차단패턴은 상기 소스 마스크패턴의 양단과 상기 드레인 마스크 패턴의 사이에 형성되고, 광이 외곽에서 상기 소스 마스크패턴과 상기 드레인 마스크패턴 사이로 유입되는 것을 감소시킨다. 상기 반투과막은 상기 드레인 마스크패턴 및 상기 소스 마스크패턴을 커버하도록 형성되어, 광의 일부만을 투과시킨다.
상기한 본 발명의 다른 목적을 달성하기 위한 일 실시예에 따른 박막 트랜지스터 기판은 베이스 기판, 게이트 배선, 게이트 절연층, 액티브 패턴, 데이터 배선 및 드레인 전극을 포함한다.
상기 게이트 배선은 상기 베이스 기판 상에 형성되고, 게이트 전극을 포함한다. 상기 게이트 절연층은 상기 게이트 배선을 덮도록 상기 베이스 기판 상에 형성된다. 상기 액티브 패턴은 상기 게이트 전극과 대응되도록 상기 게이트 절연층 상에 형성된다. 상기 데이터 배선은 상기 게이트 배선과 교차하고, 상기 액티브 패턴 과 중첩되는 소스 전극을 포함한다. 상기 드레인 전극은 상기 소스 전극과 마주하며, 상기 액티브 패턴과 중첩되도록 형성된다. 이때, 상기 액티브 패턴은 상기 소스 전극과 상기 드레인 전극 사이를 제외하고는 상기 데이터선 및 드레인 전극과 실질적으로 동일한 형태로 형성되며, 상기 액티브 패턴은 상기 소스 전극 끝단과 상기 드레인 전극을 잇는 가상선과 중첩되거나, 상기 가상선으로부터 돌출되어 있다.
상기한 본 발명의 또 다른 목적을 달성하기 위한 일 실시예에 따른 박막 트랜지스터 기판의 제조방법은 드레인 마스크패턴, 상기 드레인 마스크패턴으로부터 이격되어 상기 드레인 마스크패턴과 마주하는 소스 마스크패턴, 및 상기 소스 마스크패턴의 양단과 상기 드레인 마스크패턴의 사이에 형성된 광유입 차단패턴을 포함하는 마스크를 이용하여, 박막 트랜지스터 기판을 제조한다,
구체적으로, 상기 박막 트랜지스터 기판의 제조방법은 베이스 기판에 게이트 전극을 형성하고, 상기 게이트 전극을 덮도록 게이트 절연층, 액티브층, 데이터 금속층 및 감광층을 순차적으로 형성하는 단계와, 상기 마스크를 통해 상기 감광층을 노광하여, 상기 드레인 마스크 패턴 및 상기 소스 마스크패턴 사이에 형성된 채널 형성홈을 갖는 감광패턴을 형성하는 단계와, 상기 감광패턴을 통해 상기 데이터 금속층과 상기 액티브층의 일부를 식각하여, 데이터 금속패턴 및 액티브 패턴을 형성하는 단계와, 상기 채널 형성홈을 통해 상기 데이터 금속패턴이 노출되도록 상기 감광패턴의 두께를 감소시키는 단계와, 상기 채널 형성홈을 통해 상기 데이터 금속패턴의 일부를 식각하여, 소스 전극을 포함하는 데이터 배선 및 드레인 전극을 형 성하는 단계를 포함한다.
이러한 본 발명에 따르면, 마스크에 슬릿이 하나만 존재하여 채널의 길이를 보다 감소시키고, 광유입 차단패턴이 광이 외곽에서 소스 마스크패턴과 드레인 마스크패턴 사이로 유입되는 것을 억제함으로써 채널의 폭이 감소되는 것을 방지함에 따라, 박막 트랜지스터의 전기적인 특성을 보다 향상시킬 수 있다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하기로 한다.
<박막 트랜지스터 제조용 마스크의 제1 실시예>
도 1은 본 발명의 제1 실시예에 따른 박막 트랜지스터 제조용 마스크를 도시한 평면도이고, 도 2는 도 1의 Ⅰ-Ⅰ'선을 따라 절단한 단면도이다.
도 1 및 도 2를 참조하면, 본 실시예에 의한 마스크(100)는 투명기판(110), 드레인 마스크패턴(120), 소스 마스크패턴(130) 및 데이터 마스크패턴(140)을 포함하고, 박막 트랜지스터를 제조하는 데 사용된다.
투명기판(110)은 플레이트 형상을 갖고, 투명한 물질, 일례로 유리, 석영, 합성수지로 이루어진다.
드레인 마스크패턴(120)은 투명기판(110)의 일면 상에 형성된다. 본 실시예에서, 드레인 마스크패턴(120)은 제1 방향으로 길게 연장된 형상을 갖는 것이 바람직하다. 드레인 마스크패턴(120)은 광을 차단할 수 있는 물질, 일례로 크롬(Cr)으로 이루어지며, 상기 박막 트랜지스터에서 드레인 전극을 형성하는 데 사용된다.
소스 마스크패턴(130)은 드레인 마스크패턴(120)으로부터 이격되어 투명기 판(110)의 일면 상에 형성된다. 소스 마스크패턴(130)은 광을 차단할 수 있는 물질, 일례로 크롬(Cr)으로 이루어지며, 상기 박막 트랜지스터에서 소스 전극을 형성하는 데 사용된다. 본 실시예에서, 소스 마스크패턴(130)은 드레인 마스크패턴(120)의 일부를 감싸도록 U-형상을 갖는다.
소스 마스크패턴(130)은 U-형상을 갖으며 드레인 마스크패턴(120)으로부터 이격됨에 따라, 드레인 마스크패턴(120) 및 소스 마스크패턴(130) 사이에는 U-자 형상을 갖는 슬릿(slit, 125)이 형성된다. 이때, 슬릿(125)의 폭(T), 즉 드레인 마스크패턴(120) 및 소스 마스크패턴(130) 사이의 이격거리는 노광기의 해상도(resolution) 이하의 거리를 갖는 것이 바람직하다. 예를 들어, 노광기의 해상도가 3.5um인 경우, 슬릿(125)의 폭(T)은 2um ~ 3um의 범위를 갖고, 바람직하게 약 2.5um이다. 여기서, 상기 노광기의 해상도란 감광막에 원래의 마스크 모형과 가장 잘 일치하는 형상을 옮겨질 수 있는 최소 모양의 크기를 의미한다.
데이터 마스크패턴(140)은 투명기판(110)의 일면 상에 형성되고, 소스 마스크패턴(130)으로부터 제1 방향과 수직한 제2 방향으로 길게 연장된 형상을 갖는다. 데이터 마스크패턴(140)은 광을 차단할 수 있는 물질, 일례로 크롬(Cr)으로 이루어지며, 상기 소스 전극과 연결되는 데이터 배선을 형성하는 데 사용된다.
이와 같이 본 실시예에 따르면, 드레인 마스크패턴(120) 및 소스 마스크패턴(130) 사이에 형성된 슬릿(125)의 폭(T)이 노광기의 해상도 이하의 길이로 형성됨에 따라, 마스크(100)에 입사되는 광이 마스크(100)의 슬릿(125)을 통과할 때 회절되고, 그 결과 단위면적당 광량이 감소된다.
한편, 종래에는 드레인 마스크패턴(120)과 소스 마스크 패턴(130) 사이에 슬릿 마스크패턴(미도시)이 더 형성된 더블 슬릿 마스크를 이용하여 박막 트랜지스터를 제조하였다. 그러나, 상기 더블 슬릿 마스크를 사용할 경우, 상기 박막 트랜지스터의 액티브 패턴에 형성되는 채널의 길이(length)를 감소시키는 데 한계가 있다. 구체적으로 설명하면, 상기 더블 슬릿 마스크에서, 상기 슬릿 마스크패턴의 폭은 1um, 상기 슬릿 마스크패턴과 드레인 마스크패턴(120) 사이의 거리는 1um, 상기 슬릿 마스크패턴과 소스 마스크패턴(130) 사이의 거리는 1um 정도까지 제작 가능하다. 그로 인해, 상기 액티브 패턴에 형성되는 채널의 길이는 광의 회절을 감안할 때, 최소 약 3.5um 이상이어야 한다.
그러나, 본 실시예에서와 같은 싱글 슬릿 마스크를 사용하여 박막 트랜지스터를 제조할 경우, 상기 박막 트랜지스터의 액티브 패턴에 형성되는 채널의 길이는 종래에 비해 보다 감소될 수 있고, 그로 인해 상기 박막 트랜지스터의 전기적인 특성이 보다 향상될 수 있다. 바람직하게는 상기 박막 트랜지스터의 소스 전극과 드레인 전극 사이의 이격거리, 즉 상기 채널의 길이가 3.5um이하가 되도록 형성할 수 있다.
도 3은 도 2와 다른 박막 트랜지스터 제조용 마스크를 도시한 단면도이다.
한편, 도 3을 참조하면, 본 실시예에 의한 마스크(100)는 투과되는 광의 양을 감소시키기 위한 반투과막(150)을 더 포함할 수 있다.
반투과막(150)은 드레인 마스크패턴(120) 및 소스 마스크패턴(130)을 커버하도록 투명기판(110)의 일면 상에 형성된다. 예를 들어, 반투과막(150)은 드레인 마 스크패턴(120) 및 소스 마스크패턴(130)과 투명기판(110) 사이에 형성된다. 이와 다르게, 반투과막(150)은 드레인 마스크패턴(120) 및 소스 마스크패턴(130)을 덮도록 드레인 마스크패턴(120) 및 소스 마스크패턴(130)의 상부에 형성될 수도 있고, 투명기판(110)의 일면과 대향하는 타면에 형성될 수도 있다.
반투과막(150)은 마스크(100)의 슬릿(125)으로 입사되는 광 중 일부만을 투과시켜, 투과되는 단위면적당 광량을 감소시킬 수 있다.
따라서 본 실시예에 따르면, 마스크(100)를 투과하는 단위면적당 광량은 마스크(100)의 슬릿(125) 및 반투과막(150)에 의해 용이하게 조절될 수 있다.
<박막 트랜지스터 제조용 마스크의 제2 실시예>
도 4는 본 발명의 제2 실시예에 따른 박막 트랜지스터 제조용 마스크를 도시한 평면도이다.
도 2 및 도 4를 참조하면, 본 실시예에 의한 마스크(100)는 투명기판(110), 드레인 마스크패턴(120), 소스 마스크패턴(130), 데이터 마스크패턴(140) 및 광유입 차단패턴(160)을 포함한다.
여기서, 투명기판(110), 드레인 마스크패턴(120), 소스 마스크패턴(130) 및 데이터 마스크패턴(140)은 제1 실시예에 의한 마스크와 동일하므로, 그 자세한 설명은 생략하기로 한다.
광유입 차단패턴(160)은 소스 마스크패턴(130)의 양단과 드레인 마스크패턴(120)의 사이에 각각 형성되어, 광이 외곽에서 소스 마스크패턴(130)과 드레인 마스크패턴(120) 사이, 즉 마스크(100)의 슬릿(125)으로 유입되는 것을 방지한다.
구체적으로, 광유입 차단패턴(160)은 투명기판(110)의 일면에 형성되고, 소스 마스크패턴(130)의 양단과 연결된다. 즉, 광유입 차단패턴(160)은 소스 마스크패턴(130)의 양단에서 드레인 마스크패턴(120)을 향하여 돌출된 형상을 갖는다.
광유입 차단패턴(160)은 노광기의 해상도 이하의 크기를 갖는 것이 바람직하고, 일례로, 광유입 차단패턴(160)의 폭은 1um ~ 2um의 범위를 갖는다. 보다 바람직하게 광유입 차단패턴(160)의 폭은 1um ~ 1.5um의 범위를 갖는다.
본 실시예에서, 광유입 차단패턴(160)은 직사각형 형상을 갖는 것으로 도시하였으나, 타원 형상, 다각형 형상 등과 같은 그 이외의 형상을 가질 수도 있다.
이와 같이 본 실시예에 따르면, 광유입 차단패턴(160)은 소스 마스크패턴(130)의 양단과 드레인 마스크패턴(120)의 사이에 각각 형성되어, 광이 외곽에서 마스크(100)의 슬릿(125)으로 유입되는 것을 억제할 수 있다.
반면, 마스크(100)에 광유입 차단패턴(160)이 형성되지 않을 경우, 도 4의 A 지점을 투과하는 광 중 일부는 도 4의 B 지점으로 유입될 수 있다. 이와 같이, A 지점을 투과하는 광 중 일부가 B 지점으로 유입될 경우, 상기 박막 트랜지스터에 형성되는 채널의 폭이 감소되어, 상기 박막 트랜지스터의 전기적인 특성이 저하된다.
따라서 본 실시예에서와 같이, 광유입 차단패턴(160)이 소스 마스크패턴(130)의 양단과 드레인 마스크패턴(120)의 사이에 각각 형성될 경우, A 지점을 투과하는 광 중 일부가 B 지점으로 유입되는 것을 억제하여, 상기 박막 트랜지스터에 형성되는 채널의 폭이 감소되는 것을 방지할 수 있다.
도 5는 도 4와 다른 박막 트랜지스터 제조용 마스크를 도시한 평면도이다.
한편, 도 5를 참조하면, 광유입 차단패턴(160)은 드레인 마스크패턴(120)과 연결될 수도 있다.
구체적으로 설명하면, 광유입 차단패턴(160)은 소스 마스크패턴(130)의 양단과 드레인 마스크패턴(120)의 사이에 각각 형성되고, 드레인 마스크패턴(120)으로부터 소스 마스크패턴(130)의 양단을 향하여 돌출된 형상을 가질 수도 있다.
<박막 트랜지스터 제조용 마스크의 제3 실시예>
도 6은 본 발명의 제3 실시예에 따른 박막 트랜지스터 제조용 마스크를 도시한 평면도이다.
도 2 및 도 6을 참조하면, 본 실시예에 의한 마스크(100)는 투명기판(110), 드레인 마스크패턴(120), 소스 마스크패턴(130), 데이터 마스크패턴(140) 및 광유입 차단패턴(160)을 포함한다.
여기서, 투명기판(110), 드레인 마스크패턴(120), 소스 마스크패턴(130) 및 데이터 마스크패턴(140)은 제1 실시예에 의한 마스크와 동일하므로, 그 자세한 설명은 생략하기로 한다.
광유입 차단패턴(160)은 투명기판(110)의 일면에 형성되고, 소스 마스크패턴(130)의 양단과 드레인 마스크패턴(120)의 사이의 중간에 각각 형성된다. 광유입 차단패턴(160)은 노광기의 해상도 이하의 크기를 갖는 것이 바람직하고, 일례로, 광유입 차단패턴(160)의 폭은 1um ~ 2um의 범위를 갖는다. 보다 바람직하게 광유입 차단패턴(160)의 폭은 1um ~ 1.5um의 범위를 갖는다.
한편, 광유입 차단패턴(160)은 드레인 마스크패턴(120) 및 소스 마스크패턴(130)으로부터 1um ~ 2um의 길이로 이격된 위치에 형성되는 것이 바람직하다. 보다 바람직하게 광유입 차단패턴(160)은 드레인 마스크패턴(120) 및 소스 마스크패턴(130)으로부터 1um ~ 1.5um의 길이로 이격된 위치에 형성된다.
이와 같이 광유입 차단패턴(160)이 소스 마스크패턴(130)의 양단과 드레인 마스크패턴(120)의 사이의 중간에 형성됨에 따라, 광이 외곽에서 소스 마스크패턴(130)과 드레인 마스크패턴(120) 사이로 유입되는 것을 보다 효과적으로 억제할 수 있다.
도 7은 도 6과 다른 박막 트랜지스터 제조용 마스크를 도시한 평면도이다.
한편 도 7을 참조하면, 광유입 차단패턴(160)은 소스 마스크패턴(130)의 양단과 드레인 마스크패턴(120)의 사이에 복수개가 형성될 수 있다. 이러한 복수의 광유입 차단패턴(160)들은 서로 1um의 이상으로 이격되어 배치된다.
여기서, 광유입 차단패턴(160)들은 도 7에서와 같이 소스 마스크패턴(130)의 양단 및 드레인 마스크패턴(120) 사이의 중간을 따라 형성되는 것이 바람직하지만, 이와 다른 형태로 배치될 수도 있다.
<박막 트랜지스터 제조용 마스크의 제4 실시예>
도 8은 본 발명의 제4 실시예에 따른 박막 트랜지스터 제조용 마스크를 도시한 평면도이다.
도 2 및 도 8을 참조하면, 본 실시예에 의한 마스크(100)는 투명기판(110), 드레인 마스크패턴(120), 소스 마스크패턴(130), 데이터 마스크패턴(140) 및 광유 입 차단패턴(160)을 포함한다.
여기서, 투명기판(110), 드레인 마스크패턴(120), 소스 마스크패턴(130) 및 데이터 마스크패턴(140)은 제1 실시예에 의한 마스크와 동일하므로, 그 자세한 설명은 생략하기로 한다.
광유입 차단패턴(160)은 투명기판(110)의 일면에 형성되고, 소스 마스크패턴(130)의 양단과 드레인 마스크패턴(120)의 사이에 각각 형성된다. 광유입 차단패턴(160)은 소스 마스크패턴(130)의 양단의 일부를 감싸는 형상을 갖고, 예를 들어, L-자 형상을 갖는다. 광유입 차단패턴(160)의 폭은 노광기의 해상도 이하의 길이를 갖는 것이 바람직하고, 일례로, 1um ~ 2um의 범위를 갖고, 보다 바람직하게 1um ~ 1.5um의 범위를 갖는다.
한편, 광유입 차단패턴(160)은 일례로, 드레인 마스크패턴(120) 및 소스 마스크패턴(130)으로부터 1um ~ 2um의 길이로 이격되지만, 바람직하게 1um ~ 1.5um의 길이로 이격된다.
이와 같이 광유입 차단패턴(160)이 소스 마스크패턴(130)의 양단의 일부를 감싸도록 소스 마스크패턴(130)의 양단과 드레인 마스크패턴(120)의 사이에 형성됨에 따라, 광이 외곽에서 소스 마스크패턴(130)과 드레인 마스크패턴(120) 사이로 유입되는 것을 보다 더욱 억제할 수 있다.
<박막 트랜지스터 제조용 마스크의 제5 실시예>
도 9는 본 발명의 제5 실시예에 따른 박막 트랜지스터 제조용 마스크를 도시한 평면도이다.
도 2 및 도 9를 참조하면, 본 실시예에 의한 마스크(100)는 투명기판(110), 드레인 마스크패턴(120), 소스 마스크패턴(130), 데이터 마스크패턴(140) 및 광유입 차단패턴(160)을 포함한다.
투명기판(110)은 플레이트 형상을 갖고, 드레인 마스크패턴(120)은 투명기판(110)의 일면 상에 형성된다. 본 실시예에서, 드레인 마스크패턴(120)은 제1 방향으로 길게 연장된 형상을 갖는 것이 바람직하다.
소스 마스크패턴(130)은 드레인 마스크패턴(120)으로부터 이격되어 투명기판(110)의 일면 상에 형성된다. 본 실시예에서, 소스 마스크패턴(130)은 평면적으로 보았을 때, 드레인 마스크패턴(120)의 일부를 감싸도록 J-형상을 갖는다.
소스 마스크패턴(130)은 J-형상을 갖으며 드레인 마스크패턴(120)으로부터 이격됨에 따라, 드레인 마스크패턴(120) 및 소스 마스크패턴(130) 사이에는 J-자 형상을 갖는 슬릿(slit, 125)이 형성된다. 이때, 슬릿(125)의 폭은 노광기의 해상도(resolution) 이하의 거리를 갖는 것이 바람직하다.
데이터 마스크패턴(140)은 투명기판(110)의 일면 상에 형성되고, 소스 마스크패턴(130)으로부터 제1 방향과 수직한 제2 방향으로 길게 연장된 형상을 갖는다.
광유입 차단패턴(160)은 소스 마스크패턴(130)의 양단과 드레인 마스크패턴(120)의 사이에 각각 형성되어, 광이 외곽에서 소스 마스크패턴(130)과 드레인 마스크패턴(120) 사이, 즉 마스크(100)의 슬릿(125)으로 유입되는 것을 방지한다.
한편, 본 실시예에 의한 광유입 차단패턴(160)은 소스 마스크패턴(130)의 양단과 드레인 마스크패턴(120)의 사이에 각각 하나씩 형성되는 것으로 도시하였으 나, 이와 다르게 소스 마스크패턴(130)의 양단 또는 드레인 마스크패턴(120)에 연결되거나, 소스 마스크패턴(130)의 양단과 드레인 마스크패턴(120)의 사이에 복수개가 형성될 수도 있다.
<박막 트랜지스터 제조용 마스크의 제6 실시예>
도 10은 본 발명의 제6 실시예에 따른 박막 트랜지스터 제조용 마스크를 도시한 평면도이다.
도 2 및 도 10을 참조하면, 본 실시예에 의한 마스크(100)는 투명기판(110), 드레인 마스크패턴(120), 소스 마스크패턴(130), 데이터 마스크패턴(140) 및 광유입 차단패턴(160)을 포함한다.
투명기판(110)은 플레이트 형상을 갖고, 드레인 마스크패턴(120)은 투명기판(110)의 일면 상에 형성된다. 소스 마스크패턴(130)은 드레인 마스크패턴(120)으로부터 이격되어 투명기판(110)의 일면 상에 형성된다.
본 실시예에서, 드레인 마스크패턴(120) 및 소스 마스크패턴(130)은 서로 대응되도록 I-자 형상을 갖는다. 드레인 마스크패턴(120) 및 소스 마스크패턴(130)이 I-자 형상을 갖으며 이격됨에 따라, 드레인 마스크패턴(120) 및 소스 마스크패턴(130) 사이에는 J-자 형상을 갖는 슬릿(slit, 125)이 형성된다. 이때, 슬릿(125)의 폭은 노광기의 해상도(resolution) 이하의 거리를 갖는 것이 바람직하다.
데이터 마스크패턴(140)은 투명기판(110)의 일면 상에 형성되고, 제1 방향과 수직한 제2 방향으로 길게 연장된 형상을 갖으며, 소스 마스크패턴(130)과 연결된다.
광유입 차단패턴(160)은 소스 마스크패턴(130)의 양단과 드레인 마스크패턴(120)의 양단의 사이에 각각 형성되어, 광이 외곽에서 소스 마스크패턴(130)과 드레인 마스크패턴(120) 사이, 즉 마스크(100)의 슬릿(125)으로 유입되는 것을 방지한다.
한편, 본 실시예에 의한 광유입 차단패턴(160)은 소스 마스크패턴(130)의 양단과 드레인 마스크패턴(120)의 사이에 각각 하나씩 형성되는 것으로 도시하였으나, 이와 다르게 소스 마스크패턴(130)의 양단 또는 드레인 마스크패턴(120)에 연결되거나, 소스 마스크패턴(130)의 양단과 드레인 마스크패턴(120)의 사이에 복수개가 형성될 수도 있다.
<박막 트랜지스터 기판의 실시예>
도 11은 본 발명의 일 실시예에 따른 박막 트랜지스터 기판을 도시한 평면도이고, 도 12는 도 11의 박막 트랜지스터 기판 중 일부를 확대해서 도시한 평면도이며, 도 13은 도 11의 Ⅱ-Ⅱ'선을 따라 절단한 단면도이다.
도 11, 도 12 및 도 13을 참조하면, 본 실시예에 의한 박막 트랜지스터 기판(200)은 앞서 설명한 마스크(100)를 이용하여 형성된 것으로, 베이스 기판(210), 게이트 배선(GL), 게이트 전극(GE), 게이트 절연층(220), 반도체 패턴(235), 데이터 배선(DL), 드레인 전극(DE), 소스 전극(SE), 보호층(250) 및 화소전극(260)을 포함한다.
베이스 기판(210)은 플레이트 형상을 갖고, 투명한 물질로 이루어진다. 일례로, 베이스 기판(210)은 유리기판, 석영기판 또는 투명한 합성수지 기판일 수 있 다.
게이트 배선(GL)은 베이스 기판(210) 상에 제1 방향으로 길게 형성된다. 게이트 전극(GE)은 베이스 기판(210) 상에 형성되고, 게이트 배선(GL)으로부터 제1 방향과 수직한 제2 방향으로 돌출된 형상을 갖는다.
게이트 절연층(220)은 게이트 배선(GL) 및 게이트 전극(GE)을 덮도록 베이스 기판(210) 상에 형성된다. 게이트 절연층(220)은 일례로, 산화실리콘(SiOx) 및 질화실리콘(SiNx)을 포함할 수 있다.
반도체 패턴(235)은 게이트 전극(GE)과 대응되도록 게이트 절연층(220) 상에 형성된다. 반도체 패턴(235)은 액티브 패턴(AP) 및 오믹콘택 패턴(OP)을 포함한다.
액티브 패턴(AP)은 게이트 전극(GE)과 대응되도록 게이트 절연층(220) 상에 형성되고, 일례로, 아몰퍼스 실리콘(a-Si) 또는 폴리 실리콘(poly-Si)으로 이루어진다. 오믹콘택 패턴(OP)은 액티브 패턴(AP) 상에 형성되며, 이온이 고밀도로 주입된 실리콘으로 이루어진다.
한편, 반도체 패턴(235)에 대한 보다 자세한 설명은 후술하기로 한다.
데이터 배선(DL)은 반도체 패턴(235) 상에 형성되고, 게이트 배선(GL)과 교차되도록 제2 방향으로 길게 연장된다.
드레인 전극(DE)은 반도체 패턴(235) 상에 형성되고, 일례로, 제1 방향으로 길게 연장된 형상을 갖는다.
소스 전극(SE)은 반도체 패턴(235) 상에 형성되고, 일례로, 드레인 전극(DE)의 일부를 감싸도록 U-형상을 갖는다. 이와 다르게, 소스 전극(SE)은 드레인 전 극(DE)의 일부를 감싸도록 J-형상을 가질 수도 있다. 소스 전극(SE)은 데이터 배선(DL)과 연결되어, 데이터 배선(DL)으로부터 데이터 신호를 인가받는다.
한편, 소스 전극(SE) 및 드레인 전극(DE)은 반도체 패턴(235) 상에 형성되고, 서로 대응되도록 I-자 형상을 가질 수도 있다.
보호층(250)은 데이터 배선(DL), 드레인 전극(DE) 및 소스 전극(SE)을 덮도록 게이트 절연층(220) 상에 형성된다. 보호층(250)은 유기 절연물질 또는 무기 절연물질로 이루어진다. 보호층(250)에는 드레인 전극(DE)의 일부가 노출되도록 콘택홀(252)이 형성된다.
화소전극(260)은 보호층(250) 상에 형성되어 콘택홀(252)을 통해 드레인 전극(DE)과 전기적으로 연결된다. 화소전극(260)은 투명한 도전성 물질로 이루어지고, 일례로 산화주석인듐(Indium Tin Oxide, ITO), 산화아연인듐(Indium Zinc Oxide, IZO), 아몰퍼스 산화주석인듐(amorphous Indium Tin Oxide, a-ITO)으로 이루어진다.
도 12 및 도 13을 다시 참조하여, 드레인 전극(DE), 소스 전극(SE) 및 반도체 패턴(235)에 대해 보다 자세하게 설명하기로 한다.
드레인 전극(DE) 및 소스 전극(SE)은 반도체 패턴(235) 상에 소정 거리로 이격되어 형성된다. 소스 전극(SE)과 드레인 전극(DE) 사이의 이격거리(L)는 3.5 um 이하 인 것이 바람직하며, 보통 2.4um ~ 3um의 범위를 갖는다.
소스 전극(SE)과 드레인 전극(DE) 사이에 형성되는 이격공간(SP)의 형상은 소스 전극(SE)과 드레인 전극(DE)의 형상에 따라 결정된다. 도면에서는 이격공 간(SP)은 U-자 형상을 갖는 것으로 도시하였으나, 이와 다르게 J-자 형상 또는 I-자 형상을 가질 수도 있다.
한편, 이격공간(SP)의 폭(W1)은 제1 방향으로의 좌측단에서 우측단까지의 거리를 의미한다. 이때, 이격공간(SP)의 우측단은 소스 전극(SE)의 양단과 제2 방향으로의 동일선 상에 위치한다.
반도체 패턴(235)은 게이트 전극(GE)과 중첩되도록 게이트 절연층(220)과 소스 전극(SE) 및 드레인 전극(DE) 사이에 형성된다. 반도체 패턴(235)은 게이트 절연층(220) 상에 형성된 액티브 패턴(AP) 및 액티브 패턴(AP) 상에 형성된 오믹콘택 패턴(OP)을 포함한다.
오믹콘택 패턴(OP)은 데이터 배선(DL), 드레인 전극(DE) 및 소스 전극(SE)과 동일한 형상을 갖도록 데이터 배선(DL), 드레인 전극(DE) 및 소스 전극(SE)의 하부에 형성된다. 그러나, 이격공간(SP)에는 오믹콘택 패턴(OP)이 형성되지 않는다.
반면, 액티브 패턴(AP)은 데이터 배선(DL), 드레인 전극(DE) 및 소스 전극(SE)과 동일한 형상을 갖도록 데이터 배선(DL), 드레인 전극(DE) 및 소스 전극(SE)의 하부에 형성되고, 이격공간(SP)에도 형성된다.
본 실시예에서의 액티브 패턴(AP)은 소스 전극(SE)의 양단과 드레인 전극(DE)을 수직하게 잇는 가상선(IL)과 중첩되거나, 가상선(IL)으로부터 돌출되게 형성된다. 다시 말하면, 액티브 패턴(AP)의 폭(W2)은 이격공간(SP)의 폭(W1)과 같거나 긴 길이를 갖는다.
이와 같이, 본 실시예에 따르면, 반도체 패턴(235) 중 액티브 패턴(AP)이 이 격공간(SP)보다 외곽방향으로 길게 형성되거나 동일한 길이로 형성됨에 따라, 액티브 패턴(AP)에 형성되는 채널의 폭의 길이를 보다 증가시킬 수 있고, 그 결과 박막 트랜지스터의 전기적인 특성을 보다 향상시킬 수 있다.
구체적으로 설명하면, 일반적으로 게이트 전극(GE)에 게이트 전압이 인가될 때, 액티브 패턴(AP)에는 채널이 형성되고, 이러한 채널은 소스 전극(SE)과 드레인 전극(DE)을 서로 전기적으로 연결시켜, 소스 전극(SE)에 인가된 데이터 신호를 드레인 전극(DE)으로 전송한다. 이때, 상기 채널의 길이는 이격공간의 길이(L)와 대응되고, 상기 채널의 폭은 액티브 패턴(AP)의 폭(W2)과 대응된다.
한편, 상기 채널의 길이 및 폭은 박막 트랜지스터의 전기적인 특성에 영향을 준다. 구체적으로, 상기 채널의 길이가 증가될 경우, 소스 전극(SE)과 드레인 전극(DE) 사이를 이동하는 전하의 이동경로의 길이가 증가되어, 상기 채널을 통해 상기 데이터 신호가 이동하는 것이 방해된다. 또한, 상기 채널의 폭이 감소할 경우, 소스 전극(SE)과 드레인 전극(DE) 사이를 이동하는 전하의 이동경로의 폭이 감소되어, 상기 채널을 통해 상기 데이터 신호가 이동하는 것이 방해된다. 결국, 박막 트랜지스터의 전기적인 특성을 보다 향상시키기 위해서는 상기 채널의 길이는 감소되고, 상기 채널의 폭은 증가될 필요성이 있다.
따라서 본 실시예에서와 같이, 소스 전극(SE)과 드레인 전극(DE) 사이의 이격거리(L), 즉 이격공간(SP)의 길이가 2um ~ 3um의 범위를 가짐에 따라, 상기 채널의 길이가 보다 감소될 수 있고, 액티브 패턴(AP)의 폭(W2)이 이격공간(SP)의 폭(W1)과 같거나 길어짐에 따라, 상기 채널의 폭 또한 보다 증가될 수 있다. 그로 인해, 본 실시예에서의 박막 트랜지스터 기판(200)은 전기적인 특성이 우수한 박막 트랜지스터를 구비할 수 있다.
<박막 트랜지스터 기판의 제조방법의 실시예>
도 14, 도 15, 도 16, 도 17, 도 18 및 도 19는 도 11의 박막 트랜지스터 기판을 제조하는 과정을 나타낸 단면도들이다. 이러한 도면들을 참조하여 앞에서 설명한 박막 트랜지스터 기판을 제조하는 과정을 설명하기로 한다.
도 14는 베이스 기판에 게이트 전극, 게이트 절연층, 반도체층을 형성하는 단계를 설명하기 위한 단면도이다.
도 11 및 도 14를 참조하면, 우선 베이스 기판(210) 상에 게이트 배선(GL) 및 게이트 전극(GE)을 형성한다. 예를 들어, 베이스 기판(210)의 전면에 게이트 금속층(미도시)을 형성한 후, 상기 게이트 금속층을 패터닝하여 게이트 배선(GL) 및 게이트 전극(GE)을 형성한다.
이어서, 게이트 배선(GL) 및 게이트 전극(GE)을 덮도록 베이스 기판(210) 상에 게이트 절연층(220)이 형성한다.
게이트 절연층(220)을 형성한 후, 이어서 게이트 절연층(220) 상에 반도체층(230)을 형성한다. 이때, 반도체층(230)은 게이트 절연층(220) 상에 형성된 액티브층(231) 및 액티브층(231) 상에 형성된 오믹콘택층(232)을 포함한다. 일례로, 액티브층(231)은 아몰퍼스 실리콘(a-Si) 또는 폴리 실리콘(poly-Si)으로 이루어지고, 오믹콘택층(232)은 이온이 고밀도로 주입된 실리콘으로 이루어진다.
도 15는 데이터 금속층 및 감광층을 형성하는 단계를 설명하기 위한 단면도 이다.
도 15를 참조하면, 반도체층(230)의 전면, 즉 오믹콘택층(232)의 전면에 데이터 금속층(240)을 형성한다.
이어서, 데이터 금속층(240)의 전면에 감광층(10)을 형성한다.
도 16은 마스크를 이용하여 감광층을 노광시키는 단계를 설명하기 위한 단면도이다.
도 1 내지 도 10 및 도 16을 참조하면, 본 발명의 제1 내지 제4 실시예에 따른 마스크(100) 중 하나를 이용하여 감광층(10)의 일부를 노광시켜 제거함으로써, 채널 형성홈(22)을 갖는 감광패턴(20)을 형성한다.
우선, 본 실시예에 의한 마스크(100)는 투명기판(110), 드레인 마스크패턴(120), 소스 마스크패턴(130) 및 데이터 마스크패턴(140)을 포함하고, 선택적으로 반투과막(150) 및 광유입 차단패턴(160)을 더 포함할 수 있다.
드레인 마스크패턴(120)은 투명기판(110)의 일면 상에 형성되고, 일례로 제1 방향으로 길게 연장된 형상을 갖는다. 소스 마스크패턴(130)은 드레인 마스크패턴(120)으로부터 이격되어 투명기판(110)의 일면 상에 형성되고, 일례로, 드레인 마스크패턴(120)의 일부를 감싸도록 U-자 형상을 갖는다. 데이터 마스크패턴(140)은 투명기판(110)의 일면 상에 형성되고, 소스 마스크패턴(130)으로부터 제1 방향과 수직한 제2 방향으로 길게 연장된 형상을 갖는다.
한편, 소스 마스크패턴(130)은 드레인 마스크패턴(120)의 일부를 감싸도록 J-자 형상을 가질 수도 있고, 이와 다르게 드레인 마스크패턴(120) 및 소스 마스크 패턴(130)이 서로 대응되도록 I-자 형상을 가질 수도 있다.
반투과막(150)은 드레인 마스크패턴(120) 및 소스 마스크패턴(130)을 커버하도록 투명기판(110)의 일면 상에 형성되어, 마스크(100)로 입사되는 광 중 일부만을 투과시켜, 투과되는 단위면적당 광량을 감소시킬 수 있다. 광유입 차단패턴(160)은 소스 마스크패턴(130)의 양단과 드레인 마스크패턴(120)의 사이에 각각 형성된다.
한편, 드레인 마스크패턴(120) 및 소스 마스크패턴(130) 사이에는 U-자 형상, J-자 형상 또는 I-자 형상을 갖는 단일 슬릿(125)이 형성된다. 이때, 슬릿(125)의 폭(T)은 노광기의 해상도 이하의 거리를 갖는 것이 바람직하다. 예를 들어, 노광기의 해상도가 3.5um인 경우, 슬릿(125)의 폭(T)은 2um ~ 3um의 범위를 갖고, 바람직하게 약 2.5um이다.
이와 같이, 마스크(100)의 슬릿(125)의 폭(T)이 노광기의 해상도 이하의 거리를 갖기 때문에, 광은 마스크(100)의 슬릿(125)을 통과할 때 회절된다. 따라서, 마스크(100)의 슬릿(125)에 의해 회절되어 투과되는 단위면적당 광량은 마스크(100)를 회절되지 않고 그대로 투과되는 단위면적당 광량보다 감소된다. 그 결과, 마스크(100)를 회절되지 않고 그대로 투과되는 광은 감광층(10)의 일부영역을 노광시켜 완전히 제거하고, 마스크(100)의 슬릿(125)에 의해 회절되어 투과되는 광은 슬릿(125)과 대응되는 영역의 감광층(10)을 부분적으로 노광시켜, 채널 형성홈(22)을 형성한다.
감광패턴(20)의 채널 형성홈(22)은 마스크(100)의 슬릿(125)과 대응되는 크 기를 갖는다. 구체적으로, 채널 형성홈(22)의 폭과 깊이는 마스크(100)와 감광층(10)과의 거리, 마스크(100)에 입사되는 광량, 마스크(100)의 슬릿(125)의 폭(T) 등에 의해 결정된다. 채널 형성홈(22)은 평면적으로 보았을 때, 마스크(100)의 슬릿(125)과 동일하게 U-자 형상, J-자 형상 또는 I-자 형상을 갖는다. 채널 형성홈(22)의 폭은 마스크(100)의 슬릿(125)의 폭(T)과 동일하거나 약간 큰 길이를 갖는 것이 바람직하고, 예를 들어, 3,5um 이하의 범위를 갖는다.
한편 도 4를 다시 참조하면, 도 4의 A 지점을 투과하는 광 중 일부는 도 4의 B 지점으로 유입될 수 있다. 이와 같이, A 지점을 투과하는 광 중 일부가 B 지점으로 유입될 경우, B 지점의 감광층(10)이 노광되어 완전히 제거될 수 있고, 결국 채널 형성홈(22)의 길이가 감소될 수 있다.
그러나, 본 실시예에서와 같이 광유입 차단패턴(160)이 소스 마스크패턴(130)의 양단과 드레인 마스크패턴(120)의 사이에 각각 형성됨에 따라, 광이 외곽에서 소스 마스크패턴(130)과 드레인 마스크패턴(120) 사이로 유입되는 것을 억제하여, 채널 형성홈(22)의 길이가 감소되는 것을 방지할 수 있다.
도 17은 데이터 금속층 및 반도체증의 일부를 식각하는 단계를 설명하기 위한 단면도이다.
도 17을 참조하면, 감광패턴(20)을 이용하여 데이터 금속층(240)의 일부를 식각함으로써, 데이터 금속패턴(245)을 형성한다. 데이터 금속층(240)의 식각은 습식 식각에 의해 이루어지는 것이 바람직하다.
이어서, 감광패턴(20)을 이용하여 반도체층(230)의 일부를 식각함으로써, 반 도체 패턴(235)을 형성한다. 반도체층(230)의 식각은 건식 식각에 의해 이루어지는 것이 바람직하다. 반도체 패턴(235)은 액티브 패턴(AP) 및 오믹콘택 패턴(OP)을 포함한다.
도 18은 감광패턴을 에치백하는 단계를 설명하기 위한 단면도이다.
도 18을 참조하면, 채널 형성홈(22)을 통해 데이터 금속패턴(245)의 일부가 노출될 수 있도록 감광패턴(20)의 두께를 전체적으로 균일하게 감소시킨다. 이와 같이, 감광패턴(20)의 두께를 전체적으로 균일하게 감소시키는 공정을 일반적으로 에치백(etch back) 공정이라고 한다.
도 19는 데이터 금속패턴 및 반도체 패턴의 일부를 식각하는 단계를 설명하기 위한 단면도이다.
도 19를 참조하면, 감광패턴(20)을 에치백한 후, 채널 형성홈(22)을 이용하여 데이터 금속패턴(245)의 일부를 식각한다. 그 결과, 소스 전극(SE) 및 드레인 전극(DE)이 형성되고, 소스 전극(SE) 및 드레인 전극(DE) 사이에 이격공간(SP)이 형성된다. 이때, 이격공간(SP)은 채널 형성홈(22)과 동일하게 U-자 형상, J-자 형상 또는 I-자 형상을 가질 수 있다.
이어서, 채널 형성홈(22)을 이용하여 반도체 패턴(235)의 일부를 식각한다. 구체적으로, 반도체 패턴(235)의 오믹콘택 패턴(OP) 중 이격공간(SP)과 대응되는 부분이 제거된다. 그 결과, 이격공간(SP)을 통해 액티브 패턴(AP)의 일부가 외부로 노출된다.
한편 도 12를 참조하면, 소스 전극(SE)과 드레인 전극(DE) 사이의 이격거 리(L)는 채널 형성홈(22)의 폭과 동일하게 3.5um 이하의 범위를 갖는다. 또한, 액티브 패턴(AP)은 소스 전극(SE)의 양단과 드레인 전극(DE)을 잇는 가상선(IL)과 중첩되거나 가상선(IL)으로부터 돌출되게 형성된다. 다시 말하면, 액티브 패턴(AP)은 이격공간(SP)보다 외곽방향으로 형성되거나 동일한 길이로 형성된다.
이와 같이, 액티브 패턴(AP)은 가상선(IL)과 중첩되거나 가상선(IL)으로부터 돌출되게 형성되는 이유는 광유입 차단패턴(160)에 의해 광이 외곽에서 소스 마스크패턴(130)과 드레인 마스크패턴(120) 사이로 유입되는 것이 억제되어, 채널 형성홈(22)의 길이가 감소되지는 않았기 때문이다. 이때, 채널 형성홈의 길이는 액티브 패턴(AP)의 폭(W2)즉, 상기 채널의 폭과 대응된다.
마지막으로, 도 11 및 도 13을 참조하면, 소스 전극(SE), 드레인 전극(DE) 및 데이터 배선(DL) 상에 형성된 감광패턴(20)을 완전히 제거한다.
이어서, 소스 전극(SE), 드레인 전극(DE) 및 데이터 배선(DL)을 덮도록 보호층(250)을 게이트 절연층(220) 상에 형성한 후, 드레인 전극(DE)의 일부가 노출되도록 보호층(250)의 일부를 제거하여, 콘택홀(252)을 형성한다.
이어서, 콘택홀(252)을 통해 드레인 전극과 전기적으로 연결되도록 보호층(250) 상에 화소전극(260)을 형성한다. 화소전극(260)은 투명한 도전성 물질로 이루어진다.
이와 같이 본 실시예에 의한 박막 트랜지스터 기판의 제조방법에 따르면, 소스 마스크패턴(130) 및 드레인 마스크패턴(120) 사이에 U-자 형상을 갖는 하나의 슬릿(125)이 형성되고, 이러한 슬릿(125)의 폭(T)이 노광기의 해상도 이하의 거리 를 가짐에 따라, 소스 전극(SE)과 드레인 전극(DE)의 사이를 더욱 근접시킬 수 있다. 그로 인해 액티브 패턴(AP)에 형성되는 채널의 길이가 더욱 감소되어, 박막 트랜지스터의 전기적인 특성이 보다 향상될 수 있다.
또한, 광유입 차단패턴(160)이 소스 마스크패턴(130)의 양단과 드레인 마스크패턴(120)의 사이에 각각 형성됨에 따라, 광이 외곽에서 소스 마스크패턴(130)과 드레인 마스크패턴(120) 사이로 유입되는 것을 억제하여, 액티브 패턴(AP)이 소스 전극(SE)의 양단과 드레인 전극(DE)을 잇는 가상선(IL)과 중첩되거나 가상선(IL)으로부터 돌출되게 형성된다. 그 결과, 액티브 패턴(AP)에 형성되는 채널의 폭이 증가되어, 박막 트랜지스터의 전기적인 특성이 보다 향상될 수 있다.
이와 같은 본 발명에 의하면, 소스 마스크패턴 및 드레인 마스크패턴 사이에 노광기의 해상도 이하의 거리의 단일 슬릿을 형성함에 따라, 소스 전극 및 드레인 전극 사이의 이격거리를 더욱 감소시키고, 그에 따라 박막 트랜지스터의 전기적인 특성을 보다 향상시킬 수 있다.
또한, 광유입 차단패턴을 소스 마스크패턴의 양단과 드레인 마스크패턴의 사이에 각각 형성함에 따라, 광이 외곽에서 소스 마스크패턴과 드레인 마스크패턴 사이로 유입되는 것을 억제할 수 있고, 그로 인해 액티브 패턴에 형성되는 채널의 폭이 감소되는 것을 방지하여, 박막 트랜지스터의 전기적인 특성을 보다 향상시킬 수 있다.
앞서 설명한 본 발명의 상세한 설명에서는 본 발명의 바람직한 실시예들을 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자 또는 해당 기술분야에 통상의 지식을 갖는 자라면 후술될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (25)

  1. 드레인 전극을 형성하도록 광을 차단하는 드레인 마스크패턴;
    상기 드레인 마스크패턴과 마주하며, 소스 전극을 형성하도록 광을 차단하는 소스 마스크패턴; 및
    상기 소스 마스크패턴의 양단과 상기 드레인 마스크 패턴의 사이에 형성되고, 광이 외곽에서 상기 소스 마스크패턴과 상기 드레인 마스크패턴 사이로 유입되는 것을 감소시키는 광유입 차단패턴을 포함하고,
    상기 드레인 마스크패턴 및 상기 소스 마스크패턴은 노광기의 해상도(resolution) 이하의 거리로 이격된 것을 특징으로 하는 박막 트랜지스터 제조용 마스크.
  2. 제1항에 있어서, 상기 드레인 마스크패턴과 상기 소스 마스크패턴 사이의 이격거리는 2um ~ 3um의 범위를 갖는 것을 특징으로 하는 박막 트랜지스터 제조용 마스크.
  3. 제1항에 있어서, 상기 광유입 차단패턴은 상기 드레인 마스크패턴 및 상기 소스 마스크패턴으로부터 1um ~ 2um의 길이로 이격된 것을 특징으로 하는 박막 트랜지스터 제조용 마스크.
  4. 제1항에 있어서, 상기 광유입 차단패턴의 폭은 1um ~ 2um의 범위를 갖는 것을 특징으로 하는 박막 트랜지스터 제조용 마스크.
  5. 제1항에 있어서, 상기 소스 마스크패턴은 상기 드레인 마스크패턴을 감싸는 U-자 형상을 갖는 것을 특징으로 하는 박막 트랜지스터 제조용 마스크.
  6. 제1항에 있어서, 상기 소스 마스크패턴은 상기 드레인 마스크패턴을 감싸는 J-자 형상을 갖는 것을 특징으로 하는 박막 트랜지스터 제조용 마스크.
  7. 제1항에 있어서, 상기 소스 마스크패턴 및 상기 드레인 마스크패턴은 서로 대응되도록 I-자 형상을 갖는 것을 특징으로 하는 박막 트랜지스터 제조용 마스크.
  8. 제1항에 있어서, 상기 광유입 차단패턴은 상기 소스 마스크패턴의 양단과 연결된 것을 특징으로 하는 박막 트랜지스터 제조용 마스크.
  9. 제1항에 있어서, 상기 광유입 차단패턴은 상기 드레인 마스크패턴과 연결된 것을 특징으로 하는 박막 트랜지스터 제조용 마스크.
  10. 제1항에 있어서, 상기 광유입 차단패턴은 상기 소스 마스크패턴의 양단과 상기 드레인 마스크패턴 사이의 중간에 형성된 것을 특징으로 하는 박막 트랜지스터 제조용 마스크.
  11. 제1항에 있어서, 상기 광유입 차단패턴은 상기 소스 마스크패턴의 양단의 일부를 감싸는 형상을 갖는 것을 특징으로 하는 박막 트랜지스터 제조용 마스크.
  12. 제11항에 있어서, 상기 광유입 차단패턴은 L-자 형상을 갖는 것을 특징으로 하는 박막 트랜지스터 제조용 마스크.
  13. 드레인 전극을 형성하도록 광을 차단하는 드레인 마스크패턴;
    상기 드레인 마스크패턴과 마주하며, 소스 전극을 형성하도록 광을 차단하는 소스 마스크패턴;
    상기 소스 마스크패턴의 양단과 상기 드레인 마스크 패턴의 사이에 형성되고, 광이 외곽에서 상기 소스 마스크패턴과 상기 드레인 마스크패턴 사이로 유입되는 것을 감소시키는 광유입 차단패턴; 및
    상기 드레인 마스크패턴 및 상기 소스 마스크패턴을 커버하도록 형성되어, 광의 일부만을 투과시키는 반투과막을 포함하는 박막 트랜지스터 제조용 마스크.
  14. 제13항에 있어서, 상기 광유입 차단패턴은 상기 소스 마스크패턴의 양단과 연결된 것을 특징으로 하는 박막 트랜지스터 제조용 마스크.
  15. 제13항에 있어서, 상기 광유입 차단패턴은 상기 드레인 마스크패턴과 연결된 것을 특징으로 하는 박막 트랜지스터 제조용 마스크.
  16. 제13항에 있어서, 상기 광유입 차단패턴은 상기 소스 마스크패턴의 양단과 상기 드레인 마스크패턴 사이의 중간에 형성된 것을 특징으로 하는 박막 트랜지스터 제조용 마스크.
  17. 제13항에 있어서, 상기 광유입 차단패턴은 상기 소스 마스크패턴의 양단의 일부를 감싸는 형상을 갖는 것을 특징으로 하는 박막 트랜지스터 제조용 마스크.
  18. 베이스 기판;
    상기 베이스 기판 상에 형성되고, 게이트 전극을 포함하는 게이트 배선;
    상기 게이트 배선을 덮도록 상기 베이스 기판 상에 형성된 게이트 절연층;
    상기 게이트 전극과 대응되도록 상기 게이트 절연층 상에 형성된 액티브 패턴;
    상기 게이트 배선과 교차하고, 상기 액티브 패턴과 중첩되는 소스 전극을 포함하는 데이터 배선; 및
    상기 소스 전극과 마주하며, 상기 액티브 패턴과 중첩되도록 형성된 드레인 전극을 포함하고,
    상기 액티브 패턴은 상기 소스 전극과 상기 드레인 전극 사이를 제외하고는 상기 데이터선 및 드레인 전극과 실질적으로 동일한 형태로 형성되며,
    상기 액티브 패턴은 상기 소스 전극 끝단과 상기 드레인 전극을 잇는 가상선과 중첩되거나, 상기 가상선으로부터 돌출되어 있는 것을 특징으로 하는 박막 트랜지스터 기판.
  19. 제18항에 있어서, 상기 소스 전극은 상기 드레인 전극을 감싸도록 U-자 형상을 갖는 것을 특징으로 하는 박막 트랜지스터 기판.
  20. 제18항에 있어서, 상기 소스 전극은 상기 드레인 전극을 감싸도록 J-자 형상을 갖는 것을 특징으로 하는 박막 트랜지스터 기판.
  21. 제18항에 있어서, 상기 소스 전극 및 상기 드레인 전극은 서로 대응되도록 I-자 형상을 갖는 것을 특징으로 하는 박막 트랜지스터 기판.
  22. 제18항에 있어서, 상기 소스 전극은 상기 드레인 전극으로부터 3.5um 이하로 이격된 것을 특징으로 하는 박막 트랜지스터 기판.
  23. 드레인 마스크패턴, 상기 드레인 마스크패턴으로부터 이격되어 상기 드레인 마스크패턴과 마주하는 소스 마스크패턴, 및 상기 소스 마스크패턴의 양단과 상기 드레인 마스크패턴의 사이에 형성된 광유입 차단패턴을 포함하는 마스크를 이용하 여, 박막 트랜지스터 기판을 제조하는 방법에 있어서,
    베이스 기판에 게이트 전극을 형성하고, 상기 게이트 전극을 덮도록 게이트 절연층, 액티브층, 데이터 금속층 및 감광층을 순차적으로 형성하는 단계;
    상기 마스크를 통해 상기 감광층을 노광하여, 상기 드레인 마스크 패턴 및 상기 소스 마스크패턴 사이에 형성된 채널 형성홈을 갖는 감광패턴을 형성하는 단계;
    상기 감광패턴을 통해 상기 데이터 금속층과 상기 액티브층의 일부를 식각하여, 데이터 금속패턴 및 액티브 패턴을 형성하는 단계;
    상기 채널 형성홈을 통해 상기 데이터 금속패턴이 노출되도록 상기 감광패턴의 두께를 감소시키는 단계; 및
    상기 채널 형성홈을 통해 상기 데이터 금속패턴의 일부를 식각하여, 소스 전극을 포함하는 데이터 배선 및 드레인 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 박막 트랜지스터 기판의 제조방법.
  24. 제23항에 있어서, 상기 드레인 전극과 전기적으로 연결되는 화소전극을 형성하는 단계를 더 포함하는 것을 특징으로 하는 박막 트랜지스터 기판의 제조방법.
  25. 제23항에 있어서, 상기 액티브 패턴은 상기 소스 전극과 상기 드레인 전극 사이를 제외하고는 상기 데이터선 및 드레인 전극과 실질적으로 동일한 형태로 형성되며,
    상기 액티브 패턴은 상기 소스 전극 및 상기 드레인 전극의 양단을 연결하는 가상선과 중첩되거나, 가상선으로부터 돌출되어 있는 박막 트랜지스터 기판의 제조 방법.
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