KR100954412B1 - 보상형 그레이 스케일 마스크 - Google Patents

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Abstract

본 발명은 보상형 그레이 스케일 마스크에 관한 것으로, 상기 보상형 그레이 스케일 마스크는, U자형의 소스 전극 마스크 영역, 직사각형의 단부가 상기 소스 전극 마스크 영역에 위치하는 드레인 전극 마스크 영역 및 상기 소스 전극 마스크 영역과 드레인 전극 마스크 영역 사이에 위치하는 U자형의 차광 바, 상기 소스 전극 마스크 영역과 차광 바 사이와 상기 차광 바와 드레인 전극 마스크 영역 사이에 각각 형성되어 있는 슬릿을 구비하는데, 본 발명은 소스 전극 마스크 영역의 단부의 내측에 보상영역을 설치함으로써, 종래기술의 채널 어택의 결함을 효과적으로 보상하였다.

Description

보상형 그레이 스케일 마스크{Compensasting gray scale mask}
본 발명은, 그레이 스케일 마스크에 관한 것으로, 특히 슬릿/차광 바를 갖는 보상형 그레이 스케일 마스크에 관한 것이다.
현재, 박막 트랜지스터의 액정 표시 패널의 어레이 기판의 제조 프로세스 과정에서는, 박막의 증착, 마스크를 이용하는 포토리소그래피, 에칭 프로세스를 몇 번이나 반복하는 것을 필요로 한다. 프로세스 사이클을 단축하여 제조시간을 절약하기 위해, 4회 마스크(4 Mask) 프로세스는 전통적인 5회 마스크(5 Mask) 프로세스를 대신하여 이미 폭넓게 응용되고 있다. 현재 양산화 중인 4회 마스크 프로세스의 실시방식은, 활성층(Active) 및 소스/드레인 전극(S/D)을 1회의 마스크를 행함으로써 패터닝한다. 다층의 반도체층(Multi Layer) 및 소스/드레인 전극층(S/D Layer)은 증착된 후, 슬릿/차광 바(Slit/Bar) 구성의 마스크에 의해 그레이 스케일 마스크(Gray Tone Mask)를 실현하고, 종래의 5회 마스크 프로세스에서의 이 두 층을 위한 2회 마스크 공정을 1회 마스크 공정으로 줄인다. 그 슬릿/차광 바 구성의 마스크의 형상은 도 8에 도시되어 있다.
도 8에 도시된 바와 같이, 기존의 슬릿/차광 바를 갖는 구성의 마스크는, 소 스 전극 마스크 영역(1), 드레인 전극 마스크 영역(2) 및 소스 전극 마스크 영역(1)과 드레인 전극 마스크 영역(2)의 사이에 배치된 차광 바(4)를 구비하는데, 이러한 구성에서 소스 전극 마스크 영역(1)과 차광 바(4) 사이와, 드레인 전극 마스크 영역(2)과 차광 바(4)의 사이 각각에 슬릿이 형성되어 있다. 실제의 사용에서, 종래기술의 슬릿/차광 바를 갖는 구성의 마스크의 최대 결점은, 그레이 스케일 마스크 프로세스를 행할 때 그레이 스케일 영역의 포토레지스트(Photoresiter, 약칭 PR)의 두께가 불균일하게 되고, 일부의 그레이 스케일 영역의 포토레지스트의 두께는 얇아, 이에 의해 해당 영역에서 에칭 프로세스를 행한 후 도 9에 도시된 바와 같은 채널 어택(7)(Channel Attack)이라는 문제 및 도 10에 도시된 바와 같은 드레인 전극의 넥 어택(8)(Line Curve)의 문제 등을 발생시키는 것이다. 채널 어택(7)이란, 채널이 소스 전극 마스크 영역(1)의 단부와 드레인 전극 마스크 영역(2)의 사이에 오목부를 발생시키는 결함이다. 드레인 전극의 넥 어택(8)이란, 드레인 전극 마스크 영역(2)의 넥에 오목부를 발생시키고, 넥은 좁아지는 결함이다. 2개의 경우 모두 박막 트랜지스터(TFT)의 성능을 변화시켜 불량을 발생시키고 제조의 품질에 영향을 끼친다.
본 발명의 목적은, 종래기술에 의한 채널 어택 및 드레인 전극의 넥 어택 발생 문제와, 박막 트랜지스터(TFT) 성능 저하 문제 등을 효과적으로 해결하는 보상형 그레이 스케일 마스크를 제공하는 데에 있다.
상기 목적을 실현하기 위해, 본 발명의 제1특징으로서, U자형의 소스 전극 마스크 영역, 단부가 상기 소스 전극 마스크 영역에 위치하는 드레인 전극 마스크 영역, 상기 소스 전극 마스크 영역과 드레인 전극 마스크 영역의 사이에 위치하는 U자형의 차광 바를 구비하고, 상기 소스 전극 마스크 영역과 차광 바 사이와 상기 차광 바와 드레인 전극 마스크 영역 사이 각각에 슬릿이 형성되며, 상기 소스 전극 마스크 영역의 단부의 내측에 제1보상영역을 설치한 보상형 그레이 스케일 마스크를 제공한다.
상기 목적을 실현하기 위해, 본 발명의 제2특징으로서, U자형의 소스 전극 마스크 영역, 단부가 상기 소스 전극 마스크 영역에 위치하는 드레인 전극 마스크 영역, 상기 소스 전극 마스크 영역과 드레인 전극 마스크 영역의 사이에 위치하는 U자형의 차광 바를 구비하고, 상기 소스 전극 마스크 영역과 차광 바 사이와 상기 차광 바와 드레인 전극 마스크 영역 사이 각각에 슬릿이 형성되며, 상기 차광 바의 단부에 제2보상영역을 설치하고 있는 보상형 그레이 스케일 마스크를 제공한다.
하기의 도면 및 실시예에 의해, 본 발명의 실시예에 대해 보다 상세하게 설 명한다.
이러한 본 발명의 보상형 그레이 스케일 마스크에 따르면, 종래의 마스크를 이용할 시 발생할 수 있는 채널 어택 및 드레인 전극의 넥 어택 발생 문제와, 박막 트랜지스터(TFT) 성능 저하 문제 등을 효과적으로 해결할 수 있다.
도 1은 본 발명의 보상형 그레이 스케일 마스크의 제1실시예의 구성도이고, 도 2는 도 1에 도시된 구성 중의 영역(A)의 개략도이다.
도 1, 도 2에 도시된 바와 같이, 보상형 그레이 스케일 마스크(100)는 소스 전극 마스크 영역(1), 드레인 전극 마스크 영역(2) 및 차광 바(3)를 구비한다. 소스 전극 마스크 영역(1)은 U자형이고, 드레인 전극 마스크 영역(2)의 단부는 직사각형이며, 직사각형인 드레인 전극 마스크 영역(2)의 단부는 소스 전극 마스크 영역(1)의 U자형 내에 위치하고 있다. 차광 바(3)는 소스 전극 마스크 영역(1)과 드레인 전극 마스크 영역(2)의 사이에 설치됨으로써, 차광 바(3)도 U자형이다. 소스 전극 마스크 영역(1)과 차광 바(3) 사이와 차광 바(3)와 드레인 전극 마스크 영역(2) 사이 각각에 슬릿(4)이 형성되어 있다. 소스 전극 마스크 영역(1)의 단부의 내측(드레인 전극 마스크 영역(2)에 가까운 쪽)에는 제1보상영역(5)이 설치되는데, 제1보상영역은 채널 어택의 결함을 보상하기 위한 것이다.
박막 트랜지스터의 제조과정에서는, 소스/드레인 전극 및 채널영역을 형성할 때, 기판 상에 순차적으로 증착한 반도체층, 오믹 접촉층 및 소스/드레인 전극 메 탈층 상에 한 층의 포토레지스트를 도포하고, 마스크(100)를 이용하여 상기 포토레지스트에 대해 노광 및 현상을 한 후, 소정의 고도차를 갖는 포토레지스트 표면을 구비하는 포토레지스트 패턴을 얻을 수 있다. 채널영역에서의 포토레지스트의 높이는, 소스 전극 영역과 드레인 전극 영역의 포토레지스트의 높이와 소정의 비례를 이루게 되는데, 예를 들어 노광되지 않은 소스 전극 영역과 드레인 전극 영역의 포토레지스트의 높이보다 낮아진다. 이와 같이 얻어진 포토레지스트 패턴을 이용하여 에칭 마스크로서 기판 상의 소스/드레인 전극 메탈층, 오믹 접촉층 및 반도체층에 대해 1회의 에칭을 실시한 후, 상기 포토레지스트 패턴을 애싱시켜 채널영역의 포토레지스트를 제거함으로써, 소스 전극 영역과 드레인 전극 영역의 포토레지스트를 잔존시킬 수 있다. 그 후, 채널영역에서의 소스/드레인 전극 메탈층 및 오믹 접촉층에 대해 2번째의 에칭을 실시하여, 이에 의해 원하는 소스/드레인 전극 및 채널영역을 얻을 수 있다.
도 1, 도 2에 도시된 바와 같은 제1실시예에서는, 제1보상영역(5)은 직사각형이어도 되고, 다른 형상, 예를 들어 점 형상 또는 점으로 이루어진 망 형상 등이어도 된다. 직사각형을 채용할 때, 직사각형의 높이(a)는 약 1.0㎛ 내지 2.0㎛인데, 더욱 바람직한 높이로 시험결과의 피드백에 의해 선택 및 미세조정되어, 포토레지스트를 노광 및 현상시킨 후의 제1보상영역(5)의 포토레지스트의 두께가 채널 중의 포토레지스트의 두께에 일치하는 것을 확실하 할 수 있으며, 제1보상영역(5)은 보상작용을 달성시킴과 동시에, 제1보상영역(5)에서의 포토레지스트의 두께의 증가에 따른 박막 트랜지스터(TFT) 성능 불량이 발생하는 것을 방지할 수 있다.
종래기술의 마스크가 에칭 프로세스에서 채널 어택의 문제 때문에 박막 트랜지스터(TFT)의 성능 저하를 야기한다는 기술적 결함에 대해, 본 발명의 제1실시예는 소스 전극 마스크 영역과 관련하여 보상영역을 설치함으로써 종래기술의 결함을 효과적으로 해결하는 보상형 그레이 스케일 마스크를 제공한다. 구체적으로는, 소스 전극 마스크 영역의 단부에 제1보상영역을 설치함으로써, 채널 어택의 결함을 효과적으로 보상한다. 본 발명은 구성이 간단하여 실현하기 쉬우며 비용을 증가시키지 않아 기존의 박막 트랜지스터(TFT)의 성능을 효과적으로 개선할 수 있고, 또한 성능 불량의 발생을 방지할 수 있다.
본 발명의 제1실시예의 마스크를 채용하여 형성된 채널 패턴에 있어서, 포토레지스트를 노광 및 현상시킨 후, 제1보상영역(5)에 대응하는 위치의 포토레지스트의 두께는 채널 중의 포토레지스트의 두께와 일치하면서 균일한 분포이다. 따라서, 얻어진 포토레지스트 패턴을 에칭 마스크로서 이용하여 에칭을 실시한 후, 채널 어택의 결함이 개량되고, 또한 본 발명의 소스 전극 마스크 영역(1)의 단부에서 드레인 전극 마스크 영역(2)으로의 이행(transition)은 부드러워진다.
도 3은 본 발명의 보상형 그레이 스케일 마스크의 제2실시예의 구성도이고, 도 4는 도 3에 도시된 구성 중의 영역(B)의 개략 구성도이다.
도 3, 도 4에 도시된 바와 같이, 보상형 그레이 스케일 마스크(200)는 소스 전극 마스크 영역(1), 드레인 전극 마스크 영역(2) 및 차광 바(3)를 구비한다. 소스 전극 마스크 영역(1)은 U자형이고, 드레인 전극 마스크 영역(2)의 단부는 직사각형이며, 직사각형인 드레인 전극 마스크 영역(2)의 단부는 소스 전극 마스크 영 역(1)의 U자형 내에 위치하고 있다. 차광 바(3)는 소스 전극 마스크 영역(1)과 드레인 전극 마스크 영역(2)의 사이에 설치됨으로써, 차광 바(3)도 U자형이다. 소스 전극 마스크 영역(1)과 차광 바(3) 사이와 차광 바(3)와 드레인 전극 마스크 영역(2) 사이 각각에 슬릿(4)이 형성된다. 차광 바(3)의 단부에는 제2보상영역(6)이 설치되는데, 제2보상영역은 드레인 전극의 넥 어택의 결함 및 채널 어택의 결함을 보상하기 위한 것이다.
종래기술의 마스크를 이용할 시 에칭 프로세스에서는 채널 어택 및 드레인 전극의 넥 어택의 문제에 의해 박막 트랜지스터(TFT)의 성능이 불량하게 된다는 기술적 결함에 대해, 본 발명은 차광 바에 대해 보상영역을 배치시킴으로써 종래기술의 문제점을 효과적으로 해결한 보상형 그레이 스케일 마스크를 제공한다. 구체적으로는, 차광 바의 단부에 제2보상영역을 설치함으로써, 드레인 전극의 넥 어택의 결함 및 채널 어택의 결함을 효과적으로 보상한다. 본 발명은 구성이 간단하여 실현하기 쉬우며 비용을 증가하시키지 않아 기존의 박막 트랜지스터(TFT)의 성능을 효과적으로 개선할 수 있고, 또한 성능 불량의 발생을 방지할 수 있다.
도 3, 도 4에 도시된 바와 같은 제2실시예에서는, 제2보상영역(6)은 종방향 바(61), 횡방향 바(62) 및 과도 바(63)를 구비하는데, 이들은 순차적으로 배열되며, 차광 바의 단부에서 위로 연장되면서 방향을 전환한 후 드레인 전극 마스크 영역(2)에서 벗어나 외측으로 연장되는 형상을 형성하고 있다. 구체적으로는, 종방향 바(61)는 차광 바(3)의 단부에 연결되고, 횡방향 바(62)는 종방향 바(61)와 수직이 된다. 과도 바(63)는 종방향 바(61)와 횡방향 바(62)의 사이에 설치되고, 수직이 되는 양단을 가지며, 일단은 종방향 바(61)의 일단에 인접하고, 타단은 횡방향 바(62)에 인접한다. 과도 바(63)와 종방향 바(61)의 간격은 슬릿(4)의 폭(b)이고, 과도 바(63)와 횡방향 바(62)의 간격은 슬릿(4)의 폭(b)이다.
상기 제2실시예에서는, 종방향 바(61)는 직사각형이어도 되고, 다른 형상, 예를 들어 점 형상 또는 점으로 이루어진 망 형상 등이어도 된다. 직사각형을 채용할 때, 간격을 두고 설치하는 복수의 직사각형이어도 된다. 종방향 바(61)가 하나의 직사각형인 경우, 폭은 차광 바(3)의 단부의 폭(d)이고, 높이는 약 1.0㎛ 내지 2.0㎛이다. 종방향 바(61)가 간격을 두고 설치된 복수의 직사각형인 경우, 폭은 차광 바(3)의 단부의 폭(d)이 되고, 각 직사각형의 간격은 슬릿(4)의 폭(b)이 된다. 본 실시예는 하나의 직사각형의 실시예를 채용하는 것이 바람직하다.
상기 제2실시예에서는, 횡방향 바(62)의 폭(c)은 1.0㎛ 내지 4.0㎛인데, 더욱 바람직한 높이는 시험결과의 피드백에 따라 선택 및 미세조정될 수 있다. 포토레지스트를 노광 및 현상시킨 후, 제2보상영역(6)의 포토레지스트의 두께가 채널 중의 포토레지스트의 두께와 일치하도록 하기 위해, 상기 횡방향 바(62)의 높이(d)는 차광 바(3)의 폭과 같다. 횡방향 바(62)는 직사각형이어도 되고, 다른 형상, 예를 들어 점 형상 또는 점으로 이루어진 망 형상 등이어도 된다. 직사각형을 채용할 때, 간격을 두고 설치하는 복수의 직사각형이어도 된다. 본 실시예에서는 횡방향 바(62)가 2개의 직사각형을 구비하며, 두 직사각형은 슬릿(4)의 폭(b)의 간격을 갖도록 상호 이격되어 배치된다.
상기 제2실시예에서는, 과도 바(63)는 직각 이등변 삼각형이어도 되고, 직각 이등변 사다리꼴이어도 되며, 아치형이어도 된다. 본 실시예에서는 직각 이등변 삼각형을 예로 하여, 상기 직각 이등변 삼각형의 하나의 직각변은 종방향 바(61)의 단부와 평행하면서, 간격은 슬릿(4)의 폭(b)이다. 상기 직각 이등변 삼각형의 다른 하나의 직각변은 횡방향 바(62)의 단부와 평행하면서, 간격은 슬릿(4)의 폭(b)이다.
본 발명의 제2실시예를 채용한 마스크가 형성된 채널의 패턴 중에서는, 포토레지스트를 노광 및 현상시킨 후, 제2보상영역(6)에 대응하는 위치의 포토레지스트의 두께는 채널 중의 포토레지스트의 두께와 일치하면서 균일한 분포이다. 따라서, 얻어진 포토레지스트 패턴을 채용하여 에칭을 실시한 후, 드레인 전극의 넥 어택의 결함 및 채널 어택의 결함이 개량되고, 이에 의해 얻어진 본 드레인 전극 영역(2)의 단부(10)는 수직으로 매끄럽게 된다.
도 5는 본 발명의 보상형 그레이 스케일 마스크의 조합의 실시예의 구성도이고, 도 6은 도 5에 도시된 구성 중의 영역(C)의 개략도이다.
도 5, 도 6에 도시된 바와 같이, 보상형 그레이 스케일 마스크(300)는 소스 전극 마스크 영역(1), 드레인 전극 마스크 영역(2) 및 차광 바(3)를 구비한다. 소스 전극 마스크 영역(1)은 U자형이고, 드레인 전극 마스크 영역(2)의 단부는 직사각형이며, 직사각형인 드레인 전극 마스크 영역(2)의 단부는 소스 전극 마스크 영역(1)의 U자형 내에 위치하고 있다. 차광 바(3)는 소스 전극 마스크 영역(1)과 드레인 전극 마스크 영역(2)의 사이에 설치되고, 차광 바(3)도 U자형이다. 소스 전극 마스크 영역(1)과 차광 바(3) 사이와 차광 바(3)와 드레인 전극 마스크 영역(2) 사 이 각각에 슬릿(4)이 형성되어 있다. 소스 전극 마스크 영역(1)의 단부의 내측에는 제1보상영역(5)이 설치되고, 차광 바(3)의 단부에는 제2보상영역(6)이 설치되어 있다. 제1보상영역(5)은 채널 어택의 결함을 보상하기 위한 것이고, 제2보상영역(6)은 드레인 전극의 넥 어택의 결함 및 채널 어택의 결함을 보상하기 위한 것이다.
종래기술의 마스크를 이용할 시 에칭 프로세스에서 채널 어택 및 드레인 전극의 넥 어택의 문제에 의해 박막 트랜지스터(TFT)의 성능이 불량하게 된다는 기술적 결함에 대해, 본 발명은 소스 전극 마스크 영역 및 차광 바 상에 보상영역을 설치하여 그러한 문제점을 효과적으로 해결하는 보상형 그레이 스케일 마스크를 제공한다. 구체적으로는, 소스 전극 마스크 영역의 단부에 제1보상영역을 설치함으로써, 채널 어택의 결함을 효과적으로 보상하고, 차광 바의 단부에 제2보상영역을 설치함으로써, 드레인 전극의 넥 어택의 결함 및 채널 어택의 결함을 효과적으로 보상한다. 본 발명은 구성이 간단하여 실현하기 쉬우며 비용을 증가시키지 않아 기존의 박막 트랜지스터(TFT)의 성능을 효과적으로 개선할 수 있고, 또한 성능 불량의 발생을 방지할 수 있다.
도 5, 도 6에 도시된 바와 같은 조합의 실시예에서는, 제1보상영역(5)은 상기 본 발명의 제1실시예 중의 제1보상영역(5)의 구성과 같다. 제2보상영역(6)은 상기 본 발명의 제2실시예 중의 제2보상영역(6)의 구성과 같다.
도 7은 도 5에 도시된 마스크로 형성된 채널 패턴의 개략도이다. 도 7에 도시된 바와 같이, 종래기술의 마스크 패턴(도 9와 도 10)과 비교하여 본 발명의 마스크 패턴을 채용할 시, 포토레지스트를 노광 및 현상시킨 후, 제1보상영역(5)에 대응하는 위치의 포토레지스트의 두께는 채널 중의 포토레지스트의 두께에 일치하면서 균일한 분포이다. 따라서, 얻어진 포토레지스트 패턴을 에칭 마스크로서 채용하여 에칭을 실시한 후, 채널 어택(7), 즉 소스 전극 마스크 영역(1)의 단부와 드레인 전극 마스크 영역(2)의 사이에 오목부를 발생시키는 결함이 개량되었다.
본 발명의 소스 전극 마스크 영역(1)의 단부에서 드레인 전극 마스크 영역(2)으로의 이행이 원활하게 된다. 마찬가지로, 본 발명의 조합의 실시예의 마스크 패턴을 채용한 후, 제1보상영역(5) 및 제2보상영역(6)에 대응하는 위치의 포토레지스트의 두께는 채널 중의 포토레지스트의 두께와 일치하면서 균일한 분포이다. 따라서, 에칭을 실시한 후, 드레인 전극의 넥 어택(8), 즉 드레인 전극 마스크 영역(2)의 단부에 오목부를 발생시키고 단부는 좁아지는 결함도 개량되어, 본 발명의 드레인 전극 영역의 단부(10)는 수직으로 매끄럽게 된다. 시험결과에 의해, 본 발명의 보상형 그레이 스케일 마스크의 구성은, 채널 어택의 결함 및 드레인 전극의 넥 어택의 결함에 대한 개량이 실현 가능할 뿐만 아니라, 에칭 프로세스에 의해 박막 트랜지스터(TFT)의 성능의 개선효과는 매우 크다는 것을 알 수 있었다.
상기 실시예는 본 발명의 실시예를 설명하기 위한 것이고, 제한하는 것이 아니며, 가장 좋은 실시예를 참조하여 본 발명을 상세하게 설명하였지만, 본 발명이 속한 기술분야의 기술자는 본 발명의 내용에 기초하여 본 발명의 보호범위를 넘지 않는 상태에서 본 발명의 내용을 그 밖의 면에서 개량 및 조정할 수 있는 것은 물론이다.
도 1은 본 발명의 보상형 그레이 스케일 마스크의 제1실시예의 구성도이다.
도 2는 도 1에 도시된 구성 중의 영역(A)의 개략도이다.
도 3은 본 발명의 보상형 그레이 스케일 마스크의 제2실시예의 구성도이다.
도 4는 도 3에 도시된 구성 중의 영역(B)의 개략도이다.
도 5는 본 발명의 보상형 그레이 스케일 마스크의 조합의 실시예의 구성도이다.
도 6은 도 5에 도시된 구성 중의 영역(C)의 개략도이다.
도 7은 도 5에 도시된 마스크에 형성되어 있는 채널 패턴의 개략도이다.
도 8은 종래기술의 그레이 스케일 마스크의 구성도이다.
도 9는 종래기술의 마스크에 발생시키는 채널 어택의 개략 구성도이다.
도 10은 종래기술의 마스크에 발생시키는 드레인 전극의 넥 어택의 개략도이다.

Claims (14)

  1. U자형의 소스 전극 마스크 영역;
    단부가 상기 소스 전극 마스크 영역의 U자형 내에 위치하는 드레인 전극 마스크 영역;
    상기 소스 전극 마스크 영역과 드레인 전극 마스크 영역의 사이에 위치하는 U자형의 차광 바;를 구비하고,
    상기 소스 전극 마스크 영역과 차광 바 사이 및 상기 차광 바와 드레인 전극 마스크 영역 사이에 각각 슬릿이 형성되며,
    상기 소스 전극 마스크 영역의 단부의 상기 드레인 전극 마스크 영역에 가까운 쪽의 내측에 제1보상영역을 설치한 것을 특징으로 하는 박막 트랜지스터의 제조에 사용되는 보상형 그레이 스케일 마스크.
  2. 제1항에 있어서,
    상기 제1보상영역은 직사각형인 것을 특징으로 하는 보상형 그레이 스케일 마스크.
  3. 제1항에 있어서,
    상기 제1보상영역의 높이는 1.0㎛ 내지 2.0㎛인 것을 특징으로 하는 보상형 그레이 스케일 마스크.
  4. U자형의 소스 전극 마스크 영역;
    단부가 상기 소스 전극 마스크 영역의 U자형 내에 위치하는 드레인 전극 마스크 영역;
    상기 소스 전극 마스크 영역과 드레인 전극 마스크 영역의 사이에 위치하는 U자형의 차광 바;를 구비하고,
    상기 소스 전극 마스크 영역과 차광 바의 사이 및 상기 차광 바와 드레인 전극 마스크 영역 사이 각각에 슬릿이 형성되며,
    상기 차광 바의 단부에 제2보상영역을 설치한 것을 특징으로 하는 박막 트랜지스터의 제조에 사용되는 보상형 그레이 스케일 마스크.
  5. 제4항에 있어서,
    상기 소스 전극 마스크 영역의 단부의 상기 드레인 전극 마스크 영역에 가까운 쪽의 내측에 제1보상영역을 더 설치한 것을 특징으로 하는 보상형 그레이 스케일 마스크.
  6. 제5항에 있어서,
    상기 제1보상영역은 직사각형인 것을 특징으로 하는 보상형 그레이 스케일 마스크.
  7. 제5항에 있어서,
    상기 제1보상영역의 높이는 1.0㎛ 내지 2.0㎛인 것을 특징으로 하는 보상형 그레이 스케일 마스크.
  8. 제4항에 있어서,
    상기 제2보상영역은
    상기 차광 바의 단부에 연결되어 있는 종방향 바;
    종방향 바와 수직하는 횡방향 바;
    상기 종방향 바와 횡방향 바의 사이에 설치되어 있는 과도(過渡, transition) 바;를 구비하는 것을 특징으로 하는 보상형 그레이 스케일 마스크.
  9. 제8항에 있어서,
    상기 과도 바와 상기 종방향 바의 간격은 상기 슬릿의 폭이고, 상기 과도 바와 상기 횡방향 바의 간격은 상기 슬릿의 폭인 것을 특징으로 하는 보상형 그레이 스케일 마스크.
  10. 제8항에 있어서,
    상기 횡방향 바의 폭은 1.0㎛ 내지 4.0㎛인 것을 특징으로 하는 보상형 그레이 스케일 마스크.
  11. 제8항에 있어서,
    상기 횡방향 바는 직사각형이고, 상기 직사각형의 높이는 상기 차광 바의 폭인 것을 특징으로 하는 보상형 그레이 스케일 마스크.
  12. 제8항에 있어서,
    상기 횡방향 바는 순차적으로 배열된 복수의 직사각형이고, 인접하는 직사각형의 간격은 상기 슬릿의 폭이며, 각 직사각형의 높이는 상기 차광 바의 폭인 것을 특징으로 하는 보상형 그레이 스케일 마스크.
  13. 제8항에 있어서,
    상기 소스 전극 마스크 영역의 단부의 내측에 제1보상영역을 더 설치하며, 상기 종방향 바는 직사각형이고, 상기 직사각형의 폭은 상기 차광 바의 폭이며, 상기 직사각형의 높이는 상기 제1보상영역의 높이인 것을 특징으로 하는 보상형 그레이 스케일 마스크.
  14. 제8항에 있어서,
    상기 종방향 바는 순차적으로 배열된 복수의 직사각형이고, 인접하는 직사각형의 간격은 상기 슬릿의 폭이며, 각 직사각형의 폭은 상기 차광 바의 폭인 것을 특징으로 하는 보상형 그레이 스케일 마스크.
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Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7910267B1 (en) * 2008-12-12 2011-03-22 Western Digital (Fremont), Llc Method and system for providing optical proximity correction for structures such as a PMR nose
JP5875880B2 (ja) * 2012-01-31 2016-03-02 シチズンホールディングス株式会社 有機トランジスタ
CN102655175B (zh) * 2012-04-06 2014-07-02 京东方科技集团股份有限公司 Tft、阵列基板及显示装置、制备该tft的掩模板
CN102799059B (zh) * 2012-08-15 2014-10-15 京东方科技集团股份有限公司 灰阶掩膜版、阵列基板及其制备方法、显示装置
US20140319586A1 (en) * 2013-04-26 2014-10-30 Raytheon Company Photolithographic, thickness non-uniformity, compensation features for optical photolithographic semiconductor structure formation
TWI567998B (zh) * 2014-03-21 2017-01-21 友達光電股份有限公司 灰階式光罩、薄膜電晶體及主動元件陣列基板
CN109786322B (zh) * 2018-12-29 2021-09-14 惠科股份有限公司 显示面板的制造方法及其光罩

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20070045751A (ko) * 2005-10-28 2007-05-02 엘지.필립스 엘시디 주식회사 포토 마스크
KR20080028640A (ko) * 2006-09-27 2008-04-01 삼성전자주식회사 박막 트랜지스터 제조용 마스크, 이에 의해 제조된 박막트랜지스터 기판 및 이를 이용한 박막 트랜지스터 기판의제조방법
KR20080032290A (ko) * 2006-10-09 2008-04-15 엘지.필립스 엘시디 주식회사 노광 마스크

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3179520B2 (ja) * 1991-07-11 2001-06-25 株式会社日立製作所 半導体装置の製造方法
JP4264675B2 (ja) * 1998-08-17 2009-05-20 栄 田中 液晶表示装置とその製造方法
US6255130B1 (en) * 1998-11-19 2001-07-03 Samsung Electronics Co., Ltd. Thin film transistor array panel and a method for manufacturing the same
JP2001339072A (ja) * 2000-03-15 2001-12-07 Advanced Display Inc 液晶表示装置
KR100494683B1 (ko) * 2000-05-31 2005-06-13 비오이 하이디스 테크놀로지 주식회사 4-마스크를 이용한 박막 트랜지스터 액정표시장치의제조시에 사용하는 할프톤 노광 공정용 포토 마스크
US6787271B2 (en) * 2000-07-05 2004-09-07 Numerical Technologies, Inc. Design and layout of phase shifting photolithographic masks
JP4954401B2 (ja) * 2000-08-11 2012-06-13 株式会社半導体エネルギー研究所 半導体装置の製造方法
KR20020057229A (ko) * 2000-12-30 2002-07-11 주식회사 현대 디스플레이 테크놀로지 하프톤 마스크 설계방법
JP4267245B2 (ja) * 2001-03-14 2009-05-27 エーエスエムエル マスクツールズ ビー．ブイ． 解像度以下の補助フィーチャとして罫線ラダー・バーを利用した光近接補正方法
KR100589041B1 (ko) * 2001-03-30 2006-06-13 삼성전자주식회사 마스크 및 그 형성방법
KR100464204B1 (ko) * 2001-06-08 2005-01-03 엘지.필립스 엘시디 주식회사 그레이톤 마스크 및 이를 이용한 액정디스플레이 제조방법
KR100391157B1 (ko) * 2001-10-25 2003-07-16 엘지.필립스 엘시디 주식회사 액정 표시 장치용 어레이 기판 및 그의 제조 방법
JP2004233861A (ja) * 2003-01-31 2004-08-19 Nikon Corp マスク、露光方法及びデバイス製造方法
JP2004354605A (ja) * 2003-05-28 2004-12-16 Matsushita Electric Ind Co Ltd 半導体設計レイアウトパタン生成方法および図形パタン生成装置
JP4593094B2 (ja) * 2003-08-21 2010-12-08 日本電気株式会社 液晶表示装置及びその製造方法
JP4221314B2 (ja) * 2004-02-10 2009-02-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜トランジスタとそれを用いた液晶表示装置およびその薄膜トランジスタの製造方法
JP4480442B2 (ja) * 2004-03-31 2010-06-16 Ｎｅｃ液晶テクノロジー株式会社 液晶表示装置の製造方法
JP5110821B2 (ja) * 2005-08-12 2012-12-26 株式会社半導体エネルギー研究所 半導体装置の作製方法
CN1949080B (zh) * 2005-10-13 2010-05-12 群康科技(深圳)有限公司 薄膜晶体管的制造装置和制造方法
JP5416881B2 (ja) * 2005-10-18 2014-02-12 株式会社半導体エネルギー研究所 半導体装置の作製方法
KR101211086B1 (ko) * 2006-02-03 2012-12-12 삼성디스플레이 주식회사 박막 트랜지스터 기판과 이의 제조 방법 및 박막트랜지스터 기판 제조용 마스크

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20070045751A (ko) * 2005-10-28 2007-05-02 엘지.필립스 엘시디 주식회사 포토 마스크
KR20080028640A (ko) * 2006-09-27 2008-04-01 삼성전자주식회사 박막 트랜지스터 제조용 마스크, 이에 의해 제조된 박막트랜지스터 기판 및 이를 이용한 박막 트랜지스터 기판의제조방법
KR20080032290A (ko) * 2006-10-09 2008-04-15 엘지.필립스 엘시디 주식회사 노광 마스크

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Publication number Publication date
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