KR100896886B1 - 반도체 소자의 마스크 및 그 패턴 형성 방법 - Google Patents

Abstract

본 발명은 반도체 소자의 마스크 및 그 패턴 형성 방법에 관한 것으로서, 주패턴에 대해 이너코너와 아웃터코너를 형성하고, 이너코너와 아웃터코너의 사이에 보조패턴을 형성하며, 보조패턴의 형성으로 동일 선폭을 갖는 주패턴에 대해서만 선택적으로 게이트 셀의 선폭 조절이 이루어지는 것을 특징으로 한다. 따라서 본 발명은, 반도체 소자의 마스크 형성시 게이트 셀 부분을 선택적으로 정확히 확보하고 광근접 효과를 보상함으로써 정확한 선폭으로 제조할 수 있게 되어 전기적 특성이 우수하고, 트랜지스터 간의 발란스 확보로 반도체 칩 속도 향상의 효과를 가진다.

마스크, 패턴, 주패턴, 보조패턴, 게이트 셀

Description

반도체 소자의 마스크 및 그 패턴 형성 방법{A MASK OF A SEMICONDUCTOR DEVICE AND PATTERNFORMING METHOD THEREOF}

도 1은 메모리 반도체의 일부를 보여주는 설계도이고,

도 2는 도 1의 일부분 확대도로서 종래의 광학 근접 보상 방법이 적용되는 실시예를 설명하는 도면이고,

도 3은 종래 기술에 따른 도 1에 도시된 반도체 마스크에 대해 보조패턴을 부착하는 방식으로 광학 근접 보상의 실시예를 설명하는 도면이고,

도 4a 내지 도 4d는 본 발명의 실시예에 따른 반도체 소자의 마스크 패턴 형성 방법의 공정도이고,

도 5는 본 발명의 실시예에 따른 반도체 소자의 마스크를 사용하여 노광하였을 때의 최적 광도의 윤곽선 이미지를 표시한 마스크 패턴을 나타낸 도면이다.

<도면의 주요부분에 대한 부호의 설명>

100 : 주패턴 102 : 이너코너

104 : 아웃터코너 106 : 보조패턴

110 : 활동 영역 120 : 게이트셀

130 : 윤곽선이미지

본 발명은 반도체 소자의 마스크 및 그 패턴 형성 방법에 관한 것으로서, 보다 상세하게는 게이트 셀의 선폭 조절이 용이하여 마스크 패턴의 신뢰도를 높일 수 있는 반도체 소자의 마스크 및 그 패턴 형성 방법에 관한 것이다.

마스크 패턴 형성 기술은 반도체 기판에 형성되는 메모리 패턴의 정확도와 밀접한 관련이 있다. 특히, 반도체 기판의 단차가 존재하는 경우, 이를 마스크에서 보상해 주지 못하면 반도체 소자특성에 많은 나쁜 영향을 주게 된다.

반도체 포토리소그라피 기술은 마스크 설계를 정교하게 해줌으로써 마스크로 투광되어 나오는 빛의 양을 적절히 조절할 수 있게 되었다. 이를 위해 광학 근접 보상기술(Optical Proximity Correction)이라든가 위상반전마스크 기술(Phase Shifting Mask)이 등장하였고, 마스크에 그려진 Pattern형상에 의한 빛의 왜곡 현상을 최소화 시킬 수 있는 여러 방법들이 모색되었다. 최근에는 248nm or 194 nm의 파장을 가지는 원자외선에 감광력이 뛰어난 화학증폭형 포토레지스트가 개발되어 더욱 해상도를 증가시킬 수 있게 되었다. 특히, 메모리 반도체에 있어서 게이트 셀 패턴은 활동 영역(Active area)과 중첩되는 부분을 정확하게 가공하는 것이 매우 중요하다.

도 1에는 메모리 반도체의 일부를 나타내는 설계도면이 도시되어 있다.

도 1에 도시한 것과 같이, 활동 영역(3), 게이트 셀(2) 및 콘택 홀(contact hole)(5)이 중첩되어 있는 반도체 메모리 설계도면에서 NMOS영역의 게이트 셀(1C, 1D)과 PMOS영역의 게이트 셀(1A, 1B)은 서로 대칭적이고 균일한 선폭을 유지할 수 있도록 조절되어야 한다. 만일 활동 영역(3)과 중첩되는 게이트 셀(2)의 선폭이 불규칙적이면 포화 전류(Idsat)값이 불안정하게 변하고, 게이트 속도가 느려지게 된다.

현실적으로 리소그라피 노광시 광학 근접효과가 작용하면 셀 선폭(1A, 1B, 1C 및 1D)이 달라지므로, 이를 방지하기 위해 광학 근접보상(Optical Proximity Correction: OPC)을 실시한다. 이러한 보상 방법은 아래와 같이 크게 2가지로 나누어진다.

도 2에는 선폭 거리에 따라 광학 근접 바이어스(bias) 보상을 하는 룰 광학 근접 보상 방법을 설명하는 도면이 도시되어있다.

도 2에 도시된 것과 같이, 룰 광학 근접 보상 방법은 광학 근접 바이어스 보상 시 인접 패턴의 선폭 거리에 의존하므로 보상이 필요하지 않은 부분까지 광학 근접 바이어스 보상이 이루어진다. 즉, 하지층의 활동 영역(3)을 제대로 고려하기가 어려워진다.

도 3에는 광학 이미지를 모사 프로그램으로 평가하고 광학적으로 문제가 생긴 부분에 맞는 보조패턴을 부착하여 광학 근접 보상을 수행하는 광학 근접 보상 방법이 도시되어 있다.

도 3에 도시된 것과 같이, 보조패턴을 부착하는 광학 근접 보상 방법의 경우, 설계도면에서 NMOS영역의 게이트 셀(1C, 1D)과 PMOS영역의 게이트 셀(1A, 1B) 은 모두 비대칭적이기 쉽다. 그 이유는 설계 기준중 하나인 최소 마스크 그리드(grid)의 크기에 의존하기 때문이다. 즉, 그리드 눈금의 정수배로 광학 근접 보상 선폭이 결정되어 모사 과정중 미세한 계산 차이에 의해 불규칙적인 선폭이 만들어지게 된다. 1A, 1B, 1C 및 1D의 원본 선폭 자체는 모두 같으나, 광학 근접 보상 과정에서 각각의 미세한 선폭 차이가 발생하기 쉽다. 따라서, 도 2 및 도 3에서 설명한 2가지 방법 모두 셀 트랜지스터를 정확히 조절하는데 어려움이 있다.

본 발명은 상기한 바와 같은 결점을 해소시키기 위하여 안출된 것으로서, 반도체 소자의 마스크 형성시 게이트 셀 부분을 선택적으로 정확히 확보하고 광근접 효과를 보상함으로써 정확한 선폭으로 제조할 수 있는 반도체 소자의 마스크 및 그 패턴 형성 방법을 제공하는데 그 목적이 있다.

상술한 목적을 달성하기 위한 본 발명은, 반도체 소자의 마스크에 있어서, 주패턴에 대해 이너코너와 아웃터코너를 형성하고, 이너코너와 아웃터코너의 사이에 보조패턴을 형성하며, 보조패턴의 형성으로 동일 선폭을 갖는 주패턴에 대해서만 선택적으로 게이트 셀의 선폭 조절이 이루어지는 것을 특징으로 하는 반도체 소자의 마스크를 제공한다.

여기서 주패턴의 선폭 조절은, 하부 활동영역과는 무관하게 조절하는 것을 특징으로 한다.

또한 본 발명은, 반도체 소자의 마스크 패턴 형성 방법에 있어서, 주패턴을 배치하는 단계와, 주패턴 모서리측의 광학 근접 효과를 보상하기 위해 이너코너 및 아웃터코너를 형성하는 단계와, 이너코너와 아웃터코너의 사이에 해당하는 주패턴의 양측으로 보조패턴을 형성하는 단계와, 보조패턴의 형성으로 동일 선폭을 갖는 주패턴에 대해서만 선택적으로 게이트 셀의 선폭 조절이 이루어지는 단계를 포함하는 반도체 소자의 마스크 패턴 형성 방법을 제공한다.

또한, 보조패턴을 형성하는 단계 이후에는, 보조패턴의 형성으로 발생하는 에지의 단차부측에 오버 언더사이징을 실시하는 단계가 더 포함되는 것을 특징으로 한다.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시 예를 참조하여 구체적으로 설명한다.

도 4a 내지 도 4d는 본 발명의 실시예에 따른 반도체 소자의 마스크 패턴 형성 방법의 공정도이고, 도 5는 본 발명의 실시예에 따른 반도체 소자의 마스크를 사용하여 노광하였을 때의 최적 광도의 윤곽선 이미지를 표시한 마스크 패턴을 나타낸 도면이다.

먼저, 도 4a에 도시된 바와 같이, 활동 영역(110)의 상측 직교 방향으로 일부가 중첩되도록 주패턴(100)이 배치된다.

여기서 주패턴(100)은 하기에서 설명하는 보조패턴(106)의 길이가 충분히 길게 배치될 수 있도록 길게 설계되는 것이 중요하다.

이러한 주패턴(100) 중 동일 선폭으로 이어지는 부분과 단차를 두고 폭이 증 대되는 부분의 경계면 모서리에 광학 근접 효과를 보상하기 위한 이너코너(inner corner:102)가 형성되며, 이너코너(102)는 직사각형 등 다각의 형태로 형성된다.

그리고 구부러져서 변곡된 주패턴(100)의 상단에는 광학 근접 효과를 보상하기 위한 아웃터코너(104)가 형성되며, 아웃터코너(104)는 주패턴(100)의 상단과 동일 형상으로 일정 두께를 가지고서 덮듯이 형성된다.

그리고 도 4b에 의하면, 이너코너(102)와 아웃터코너(104)의 사이에 해당하고 동일 선폭으로 이어지는 주패턴(100)의 양측으로 보조패턴(106)을 형성하게 되며, 양측의 보조패턴(106)은 서로 동일 두께로 형성되어 주패턴(100)의 선폭이 유지되는 것이 바람직하다.

다음으로 도 4c에 따르면, 보조패턴(106)을 형성하는 단계 이후에, 보조패턴(106)의 형성으로 발생하는 특히, 주패턴(100)의 상부측에 형성되는 에지측에 뽀족하게 단차부(105)에 오버 언더사이징(over-under sizing)을 실시하게 된다.

그리고 도 4d에서는, 보조패턴(106)의 형성으로 동일 선폭을 가지고서 확대된 주패턴(100) 부분에 대해서만 선택적으로 중첩되는 게이트 셀(120)의 선폭 조절이 이루어지게 된다.

이로서 도 5를 참고하면, 게이트 마스크를 사용하여 노광하였을 때의 최적 광도의 윤곽선 이미지(130)에 따르면, 보조패턴(106)을 포함하는 주패턴(100)에 표시되어 이에 해당하는 중첩의 게이트 셀(120) 영역에서는 선폭 조절이 비교적 여유롭게 이루어질 수 있다. 즉, 주패턴(100)에 광학 근접 보상으로 이너코너(102)와 아웃터코너(104)를 형성하여 동일 선폭의 일부분을 한정하고, 이 한정부분에 보조 패턴(106)을 형성하여 확대함으로써, 최적 광도의 윤곽선 이미지(130)를 포함하는 크기 내에서 게이트 셀(120)의 선폭 조절이 이루어지게 된다.

그러므로, 본 발명에서는 주패턴(100)과 활동 영역(110)의 중첩부인 게이트 셀(120)에 대해서만 사이징(sizing)을 실시하지 않고, 보조패턴(106)이 형성된 주패턴(100)에 대해서만 선택적으로 사이징이 실시되어 콘택홀과의 정렬마진을 높일 수 있고, 또한 게이트 패턴의 광도 개선에 적용함으로써, 자동적으로 광학 근접보상 효과에 의한 광도를 효율적으로 조절할 수 있다.

이상에서 설명한 것은 본 발명에 따른 반도체 소자의 마스크 및 그 패턴 형성 방법을 실시하기 위한 하나의 실시예에 불과한 것으로서, 본 발명은 상기한 실시예에 한정되지 않고, 이하의 특허청구범위에서 청구하는 바와 같이 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변경 실시가 가능한 범위까지 본 발명의 기술적 정신이 있다고 할 것이다.

이상에서 설명한 바와 같이, 본 발명에 의한 반도체 소자의 마스크 및 그 패턴 형성 방법은, 반도체 소자의 마스크 형성시 게이트 셀 부분을 선택적으로 정확히 확보하고 광근접 효과를 보상함으로써 정확한 선폭으로 제조할 수 있게 되어 전기적 특성이 우수하고, 트랜지스터 간의 발란스 확보로 반도체 칩 속도 향상의 효과를 가진다.

Claims (4)

1. 삭제
2. 삭제
3. 반도체 소자의 마스크 패턴 형성 방법에 있어서,

   주패턴을 배치하는 단계와,

   상기 주패턴 모서리측의 광학 근접 효과를 보상하기 위해 이너코너 및 아웃터코너를 형성하는 단계와,

   상기 이너코너와 상기 아웃터코너의 사이에 해당하는 상기 주패턴의 양측으로 보조패턴을 형성하는 단계와,

   상기 보조패턴의 형성으로 동일 선폭을 갖는 상기 주패턴에 대해서만 선택적으로 게이트 셀의 선폭 조절이 이루어지는 단계

   를 포함하는 반도체 소자의 마스크 패턴 형성 방법.
4. 제 3 항에 있어서,

   상기 보조패턴을 형성하는 단계 이후에,

   상기 보조패턴의 형성으로 발생하는 에지의 단차부측에 오버 언더사이징을 실시하는 단계가 더 포함되는 반도체 소자의 마스크 패턴 형성 방법.

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