KR100529620B1 - 반도체 소자의 마스크 및 그 패턴 형성 방법 - Google Patents

반도체 소자의 마스크 및 그 패턴 형성 방법 Download PDF

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Abstract

본 발명은 반도체 트랜지스터의 마스크 형성시에 긴 선폭과 짧은 선폭간의 선폭 바이어스를 보상하기 위한 반도체 소자의 마스크 및 그 패턴 형성 방법에 관한 것이다. 본 발명에 따른 반도체 소자의 마스크는, 게이트 라인 및 콘택홀이 형성된 마스크 원판 상에 형성되는 복수의 차광 사각형 패턴; 및 상기 복수의 차광 사각형 패턴 사이를 선택적으로 연결하는 복수의 분할 패턴으로 이루어진 연결용 패턴을 포함하며, 여기서, 상기 차광 사각형 패턴은 상기 콘택홀 마스크와 중첩되며, 상기 연결용 패턴의 양쪽에 존재하며, 상기 연결용 패턴은 3개 내지 7개의 분할 패턴으로 구분되는 것을 특징으로 한다. 본 발명에 따르면, 활성 영역의 소규모 트랜지스터의 선폭을 선택적으로 분할 배치함으로써, 넓은 길이를 갖는 트랜지스터와의 선폭 바이어스를 최소화할 수 있고, 소규모 트랜지스터의 선폭이 최대한 균일하게 유지될 수 있으므로 게이트와 중첩되는 부분에서 항복전압과 포화전류를 최적화할 수 있다.

Description

반도체 소자의 마스크 및 그 패턴 형성 방법 {A mask of a semiconductor device, and a pattern forming method thereof}
본 발명은 반도체 소자의 마스크 및 그 패턴 형성 방법에 관한 것으로, 보다 구체적으로, 반도체 트랜지스터의 마스크 형성시에 긴 선폭과 짧은 선폭간의 선폭 바이어스를 보상하기 위한 반도체 소자의 마스크 및 그 패턴 형성 방법에 관한 것이다.
일반적으로, 마스크 패턴 형성 기술은 반도체 기판에 형성되는 패턴의 정확도에 밀접한 영향을 준다. 특히, 마스크 패턴의 투과율을 제대로 고려하지 않을 경우에 공정 가공 마진이 부족하게 되고, 리소그라피 본래 노광 의도와 달리 패턴 선폭 왜곡이 발생하여 선폭 선형성(Linearity)이 짧아지는 현상이 나타나고, 이로 인해 반도체 소자의 특성에 많은 나쁜 영향을 미치게 된다.
한편, 반도체 포토리소그라피 기술은 마스크 설계를 정교하게 해줌으로써 마스크로 투광되어 나오는 빛의 양을 적절히 조절할 수 있게 된다. 이를 위해 광학 근접 보상(Optical Proximity Correction) 기술과 위상반전 마스크(Phase Shifting Mask) 기술이 등장하였고, 마스크에 그려진 패턴 형상에 의한 빛의 왜곡 현상을 최소화시킬 수 있는 여러 방법들이 모색되고 있다.
최근 248㎚ 또는 194㎚의 원자외선 파장(Wavelength)의 빛에 감광력이 뛰어난 화학증폭형 레지스트의 개발로 더욱 해상도를 증가시킬 수 있는 실질적인 기술들이 등장하였다. 특히, 최근에는 패턴과 분리된 형태로 광 근접 효과를 제어하는 일종의 더미 패턴(dummy Pattern)과 같은 보조패턴 형성 기술도 해상도 개선에 많은 기여를 하고 있다.
도 1a 및 도 1b는 각각 종래 기술에 따른 반도체 마스크의 활성 트랜지스터의 긴 선폭 부분 및 짧은 선폭 부분을 나타내는 도면이다.
먼저, 도 1a는 반도체 마스크의 활성 트랜지스터의 긴 선폭 부분으로서, 약 10㎛를 나타낸다. 통상적으로 전기적으로 게이트 소자가 정상 동작하기 위해서는 게이트 트랜지스터와 중첩되는 활성 트랜지스터의 선폭 확보가 매우 중요하다. 이러한 특성을 전기적으로 결정짓는 것은 고전압 트랜지스터(High Voltage Transistor)의 특성이다.
상기 활성 트랜지스터의 콘택홀(5L, 5R)이 형성될 부분(2L, 2R)과 게이트와 중첩되는 트랜지스터 부분(1)으로 구성된다. 이때, 노광 장치에 의해 형성되는 윤곽선 이미지(contour image: 4a)를 동시에 나타내었다. 또한, 충분히 활성 트랜지스터의 길이방향 길이가 길기 때문에 도면부호 A로 도시된 바와 같이, 균일한 선폭이 길게 유지된다.
도 1b를 참조하면, 저전압 트랜지스터(Low Voltage Transistor)와 관련이 있는 활성 트랜지스터의 경우로서, 설계상의 선폭은 도 1a와 동일하게 설계되었고, 길이만 줄어든 경우인데, 반도체 기판 상에서 측정되는 선폭은 도 1a와 큰 차이를 갖는다. 즉, 길이 방향으로 줄어들면서 마스크 노광시 광학 근접 효과가 심하게 발생하고, 선폭은 다소 크게 형성되며, 이때, 도 1b에 윤곽선 이미지(4b)를 동시에 나타내었다.
이러한 경우, 게이트와 중첩되는 트랜지스터 부분(3)의 길이 방향이 짧기 때문에 도면부호 B로 도시된 바와 같이, 선폭이 균일하게 유지되는 부분은 매우 짧고, 전기적 특성 또한 매우 불안해진다. 따라서 항복전압(Vtl) 대 게이트 선폭비, 포화전류(Idsat) 대 게이트 선폭비에 대한 특성 곡선을 제대로 설정(Fitting)하기가 곤란해진다.
도 2는 종래 기술에 따른 트랜지스터의 선폭을 개선하기 위해 OPC를 적용하는 것을 예시하는 도면이다.
최근에는 도 2에 도시된 바와 같이, 전술한 트랜지스터의 선폭을 개선하기 위해 OPC를 적용하기도 하지만 선폭 선형성을 균일하게 조절하기가 쉽지 않다. 그 이유는 상용 프로그램에서 OPC 모델의 선폭 보정에 적용하는 패턴들은 패턴의 길이에 무관하게 1가지 종류로만 보정을 하므로, 전술한 바와 같이 선폭 길이가 다른 경우에 대해서는 정확성이 떨어진다. 여기서, 도면부호 ML은 활성 트랜지스터의 OPC 선폭이고, GW는 게이트의 선폭이다. 특히, 상기 게이트의 선폭(GW)이 크고, 활성 트랜지스터의 선폭(ML)이 좁은 경우, 전기적인 특성이 열악해지는 문제점이 있다.
상기 문제점을 해결하기 위한 본 발명의 목적은 반도체 트랜지스터의 마스크 형성시에 긴 선폭과 짧은 선폭간의 선폭 바이어스를 양호하게 보상하여 정확한 선폭을 제조할 수 있는 반도체 소자의 마스크 및 그 패턴 형성 방법에 관한 것이다.
상기 목적을 달성하기 위한 수단으로서, 본 발명에 따른 반도체 소자의 마스크는,
게이트 라인 및 콘택홀이 형성된 마스크 원판 상에 형성되는 복수의 차광 사각형 패턴; 및
상기 복수의 차광 사각형 패턴 사이를 선택적으로 연결하는 복수의 분할 패턴으로 이루어진 연결용 패턴
을 포함한다.
상기 차광 사각형 패턴은 상기 콘택홀 마스크와 중첩되며, 상기 연결용 패턴의 양쪽에 존재하는 것을 특징으로 한다.
상기 연결용 패턴은 3개 내지 7개의 분할 패턴으로 구분되는 것을 특징으로 한다.
상기 복수의 분할 패턴 중에서 최소한 1개 이상이 게이트 라인과 중첩되는 것을 특징으로 한다.
상기 게이트 라인과 중첩되는 분할 패턴은 상기 게이트 라인과 중첩되지 않는 분할 패턴과는 선택적으로 다른 길이를 갖는 것을 특징으로 한다.
한편, 상기 목적을 달성하기 위한 다른 수단으로서, 본 발명에 따른 반도체 소자용 마스크 패턴을 형성하는 방법은,
게이트 라인 및 콘택홀이 형성된 마스크 원판 상에 복수의 차광 사각형 패턴을 배치하는 단계; 및
상기 복수의 차광 사각형 패턴 사이를 선택적으로 연결하도록 복수의 연결용 분할 패턴을 배치하는 단계
를 포함한다.
상기 차광 사각형 패턴은 상기 콘택홀 마스크와 중첩되며, 상기 복수의 연결용 분할 패턴의 양쪽에 존재하는 것을 특징으로 한다.
상기 복수의 연결용 분할 패턴은 3개 내지 7개의 분할 패턴으로 구분되는 것을 특징으로 한다.
본 발명에 따르면, 활성 영역의 소규모 트랜지스터의 선폭을 선택적으로 분할 배치함으로써, 넓은 길이를 갖는 트랜지스터와의 선폭 바이어스를 최소화할 수 있고, 소규모 트랜지스터의 선폭이 최대한 균일하게 유지될 수 있으므로 게이트와 중첩되는 부분에서 항복전압과 포화전류를 최적화할 수 있다.
이하, 첨부된 도면을 참조하여, 본 발명의 실시예에 따른 반도체 소자의 마스크 및 그 패턴 형성 방법을 상세히 설명한다.
도 3은 본 발명의 제1 실시예에 따른 반도체 소자의 마스크를 나타내는 도면이다.
종래 소규모(Small) 트랜지스터의 문제점을 해결하기 위해서, 먼저, 활성 트랜지스터의 게이트라인 중첩부를 4개의 패턴(3a, 3b, 7)으로 분할한다. 이때 분할 패턴(3a, 3b, 7)들 사이의 거리는, 예를 들어, 0.05㎛의 간격을 갖도록 패턴들을 배열하였고, 개별 분할 패턴 중에서 제1 패턴(7)은 본래 설계 도면과 동일한 선폭(분할 패턴의 장방향 길이)을 갖는다.
이때, 상기 패턴들의 해상력의 정의는 다음 수학식 1과 같은 레일라이 수식(Rayleigh's Equation)으로 결정될 수 있다.
R(Resolution) = k*λ/ N.A.
여기서, k는 상수, λ는 조명계 파장, N.A.는 조명계 렌즈 구경을 나타낸다. 예를 들어, 상기 k를 0.5, λ는 0.248, N.A.는 0.65를 적용하면 해상도 R= 0.19㎛를 얻는다. 따라서 상기 값보다 작은 선폭을 갖는 미세 패턴을 마스크에 독립적으로 적용할 경우, 물리적으로 마스크만을 투광하고, 감광제에는 이미지가 나타나지 않는 패턴을 정의할 수 있다.
다시 도 3을 참조하면, 상기 개별 분할 패턴중 제2 패턴(3a, 3b)은 제1 패턴(분할 패턴의 장방향 길이: 7)보다 수직 방향으로 약 0.04㎛ 정도 길게 배열하였다.
이와 같은 방법을 적용하게 되면, 최소한의 OPC만을 적용하게 되고, 또한 선폭 조절도 매우 정교하게 할 수 있다. 또한, 도면부호 C로 도시된 바와 같이 선폭의 균일성도 윤곽선 이미지(4c)에서 보는 바와 같이 크게 개선될 수 있다.
도 4는 본 발명의 제2 실시예에 따른 반도체 소자의 마스크를 나타내는 도면으로서, 분할 패턴(3, 7)을 3개로 구성하고, 가운데 있는 1개의 분할 패턴(3)으로 선폭을 조절하는 마스크를 나타낸다.
도 5는 본 발명의 제3 실시예에 따른 반도체 소자의 마스크를 나타내는 도면으로서, 분할 패턴(3, 7)을 5개로 구성하고, 가운데 있는 1개의 분할 패턴(3)으로 선폭을 조절하는 마스크를 나타낸다.
도 6은 본 발명의 제4 실시예에 따른 반도체 소자의 마스크를 나타내는 도면으로서, 분할 패턴(3, 7)을 5개로 구성하고, 가운데 있는 3개의 분할 패턴(3a, 3b, 3c)으로 선폭을 조절하는 마스크를 나타낸다.
도 7은 본 발명에 따른 활성 트랜지스터의 선폭이 작은 것부터 큰 선폭까지 점차적으로 증가할 때의 선폭 선형성을 나타내는 그래프이다. 이때, 종래의 방법을 적용한 것이 B 곡선이고, 본 발명의 분할 패턴을 선택적으로 적용한 것이 C 곡선으로서, 본 발명에 따라 활성 영역의 소규모 트랜지스터의 선폭을 선택적으로 분할 배치함으로써 넓은 길이를 갖는 트랜지스터와의 선폭 바이어스를 최소화할 수 있게 된다.
위에서 발명을 설명하였지만, 이러한 실시예는 이 발명을 제한하려는 것이 아니라 예시하려는 것이다. 이 발명이 속하는 분야의 숙련자에게는 이 발명의 기술 사항을 벗어남이 없어 위 실시예에 대한 다양한 변화나 변경 또는 조절이 가능함이 자명할 것이다. 그러므로 본 발명의 보호 범위는 첨부된 청구 범위에 의해서만 한정될 것이며, 위와 같은 변화예나 변경예 또는 조절예를 모두 포함하는 것으로 해석되어야 할 것이다.
본 발명에 따르면, 활성 영역의 소규모 트랜지스터의 선폭을 선택적으로 분할 배치함으로써 넓은 길이를 갖는 트랜지스터와의 선폭 바이어스를 최소화할 수 있고, 소규모 트랜지스터의 선폭이 최대한 균일하게 유지될 수 있으므로 게이트와 중첩되는 부분에서 항복전압과 포화전류를 최적화할 수 있다.
또한, 본 발명에 따르면, 메모리 소자의 경우 NMOS와 PMOS 사이의 전기적 특성을 대칭적으로 유지할 수 있으므로 수율을 개선할 수 있다.
도 1a 및 도 1b는 각각 종래 기술에 따른 반도체 마스크의 활성 트랜지스터의 긴 선폭 부분 및 짧은 선폭 부분을 나타내는 도면이다.
도 2는 종래 기술에 따른 트랜지스터의 선폭을 개선하기 위해 OPC를 적용하는 것을 예시하는 도면이다.
도 3은 본 발명의 제1 실시예에 따른 반도체 소자의 마스크를 나타내는 도면이다.
도 4는 본 발명의 제2 실시예에 따른 반도체 소자의 마스크를 나타내는 도면이다.
도 5는 본 발명의 제3 실시예에 따른 반도체 소자의 마스크를 나타내는 도면이다.
도 6은 본 발명의 제4 실시예에 따른 반도체 소자의 마스크를 나타내는 도면이다.
도 7은 본 발명에 따른 활성 트랜지스터의 선폭이 작은 것부터 큰 선폭까지 점차적으로 증가할 때의 선폭 선형성을 나타내는 그래프이다.

Claims (8)

  1. 반도체 소자를 제조하기 위한 마스크에 있어서,
    게이트 라인 및 콘택홀이 형성된 마스크 원판 상에 형성되는 복수의 차광 사각형 패턴; 및
    상기 복수의 차광 사각형 패턴 사이를 선택적으로 연결하는 복수의 분할 패턴으로 이루어진 연결용 패턴
    을 포함하는 반도체 소자용 마스크.
  2. 제 1항에 있어서,
    상기 차광 사각형 패턴은 상기 콘택홀 마스크와 중첩되며, 상기 연결용 패턴의 양쪽에 존재하는 것을 특징으로 하는 반도체 소자용 마스크.
  3. 제 1항에 있어서,
    상기 연결용 패턴은 3개 내지 7개의 분할 패턴으로 구분되는 것을 특징으로 하는 반도체 소자용 마스크.
  4. 제 1항 또는 제 3항에 있어서,
    상기 복수의 분할 패턴 중에서 최소한 1개 이상이 게이트 라인과 중첩되는 것을 특징으로 하는 반도체 소자용 마스크.
  5. 제 4항에 있어서,
    상기 게이트 라인과 중첩되는 분할 패턴은 상기 게이트 라인과 중첩되지 않는 분할 패턴과는 선택적으로 다른 길이를 갖는 것을 특징으로 하는 반도체 소자용 마스크.
  6. 반도체 소자를 제조하기 위한 마스크 패턴을 형성하는 방법에 있어서,
    게이트 라인 및 콘택홀이 형성된 마스크 원판 상에 복수의 차광 사각형 패턴을 배치하는 단계; 및
    상기 복수의 차광 사각형 패턴 사이를 선택적으로 연결하도록 복수의 연결용 분할 패턴을 배치하는 단계
    를 포함하는 마스크 패턴 형성 방법.
  7. 제 6항에 있어서,
    상기 차광 사각형 패턴은 상기 콘택홀 마스크와 중첩되며, 상기 복수의 연결용 분할 패턴의 양쪽에 존재하는 것을 특징으로 하는 마스크 패턴 형성 방법.
  8. 제 6항에 있어서,
    상기 복수의 연결용 분할 패턴은 3개 내지 7개의 분할 패턴으로 구분되는 것을 특징으로 하는 마스크 패턴 형성 방법.
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