KR20040073960A - 마스크패턴 보정장치 및 마스크패턴 보정방법과 마스크제작방법 및 반도체장치의 제조방법 - Google Patents

마스크패턴 보정장치 및 마스크패턴 보정방법과 마스크제작방법 및 반도체장치의 제조방법 Download PDF

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Abstract

설계패턴에 대해서, 광근접효과 보정수단에 의해 광근접효과 보정을 행하고( ST2), 당해 광근접효과 보정 후의 패턴에 대해서 시뮬레이션수단에 의해 시뮬레이션함으로써, 게이트 전극의 전사패턴을 생성하고(ST3), 회로에 요구되는 특성에 따라서 당해 게이트 전극의 전사패턴에 있어서의 측정개소를 변경한다(ST4, ST5). 그리고, 회로에 요구되는 포인트가 스피드의 향상, 안정성, 리크전류의 저역에 따라서, 상술한 바와 같이 게이트 전극의 전사패턴의 측정포인트에 있어서의 설계치로부터의 엇갈림이, 허용범위 내에 있는가 아닌가를 판정하고(ST7), 허용범위 내에 없는 경우에 측정포인트의 패턴을 시프트 시킨다(ST8). 당해 측정포인트가 허용범위 내에 수납될 때까지, 피이드백을 반복하는 것에서(ST3∼ST8), 게이트 전극으로서 기능하는 범위 내에 있어서, 회로에 요구되는 특성에 따라서 최적한 보정을 행한다.

Description

마스크패턴 보정장치 및 마스크패턴 보정방법과 마스크 제작방법 및 반도체 장치의 제조방법{Mask pattern correction apparatus, mask pattern correction method, mask manufacturing method and semiconductor device manufacturing method}
반도체 장치의 제조공정에 이용되는 포토마스크는, 유리기판상에 차광막이 형성된 구조를 이루고 있다. 반도체 장치의 리소그라피 공정에 있어서는, 이 포토마스크를 웨이퍼 상에 투영 노광함으로써 행해진다.
리소그라피 공정에 사용되는 포토마스크는, 설계된 CAD데이터를 묘화장치용의 데이터로 변환하고, 이것을 충실히 유리기판 상의 차광막에 패터닝할 필요가 있다.
또, 포토마스크의 패터닝이 정확히 되고 있어도, 노광시에 광근접효과로 불려지는 웨이퍼상에서의 패턴 열화를 발생하는 것도 문제가 된다.
이것은, 개구한 마스크패턴 형상을 통한 스테퍼광이, 회절이나 간섭한 결과,웨이퍼면 상에서 정확히 해상하지 않는 현상이다.
광근접효과의 한 가지로서, 자신의 패턴에 있어서, 스테퍼광이 회절한 결과, 웨이퍼상에 해상한 패턴의 이루어지는 치수가 다르게 되거나, 장방형 패턴에서 짧은변, 긴변과도 이루어지는 치수 상의 정밀도가 크게 다르게 되거나 하는 자기근접 효과가 있다.
또, 다른 패턴에서 회절한 스테퍼광과의 간섭의 결과, 웨이퍼 상의 이루어지는 치수가 다르게 되는 상호 광근접효과가 있다.
이와 같이, 반도체 장치의 제조공정에 있어서의 광리소그라피 공정에서는, 광근접효과의 영향으로 생기는 설계패턴과, 실제의 레지스트 패턴과의 치수오차가 문제가 되고 있다.
종래, 이 대책으로서 이용하고 있는 광근접효과 보정마스크에서는, 우선, 설계패턴에 대해서 패턴치수 오차가 최소가 되는 마스크 치수 보정치를 형상 시뮬레이션 또는, 노광 실험결과에 의해 결정한다.
그리고 이 보정치에 의해, 설계패턴이 치수를 보정한 데이터를 마스크 EB묘화 장치에 이용하고 있다.
오늘날까지, 설계패턴과 같이 충실히 재현하는 일을 목적으로 하여, 여러가지 근접효과 보정기술이 개발되고 있다.
그렇지만, 근래의 미세화가 진전하고 있는 반도체 장치의 제조에 있어서, 광근접효과 보정기술에 의해 설계패턴과 같이, 완전한 레지스트 패턴을 얻는 것은 상당히 곤란하며, 다소가 되더라도 설계패턴과의 엇갈림이 발생한다.
이 경우에, 모든 패턴이 설계패턴과 같이 되도록, 보정을 행하는 것으로 하면 팽대한 시간을 요한다.
여기서, 예를 들면, MOS집적회로에 있어서, 가장 높은 선폭 제어성이 요구되는 것은, 게이트 전극의 가공시간이다.
트랜지스터의 게이트 패턴폭, 일반적으로 말하는 게이트 길이는, 게이트 임계치 전압, 상호 콘덕턴스 등의 트랜지스터 특성을 결정한다.
따라서, 게이트 길이의 선폭 흐트러짐은, 특성 흐트러짐에 직접 영향하기 때문에, 게이트전극 패턴의 선폭 제어가 MOS트랜지스터 형성에 있어서, 가장 중요하다.
이 경우에도, 종래와 같이 게이트전극 패턴의 전부를 설계패턴으로 충실히 재현하는 보정은, 게이트 전극 패턴의 선폭이 특히 미세한 것도 있고, 실제로는 상당히 곤란하다. 또, 패턴의 보정시간이 팽대하게 걸린다고 하는 문제가 있다.
이상과 같이, 종래에 있어서는, 모든 패턴을 설계패턴으로 충실히 재현하고자 하는 것이 있으나, 소자 특성에 기능적으로 관련하는 부분을 중심으로, 요구되는 회로특성에 따라서, 실용적인 범위에서 패턴의 보정을 행할 수 있으면 유용하다.
본 발명은, 예를 들면, 반도체 장치의 리소그라피 공정 등에서 사용되는 마스크의 설계패턴을 보정하는 마스크패턴 보정장치 및 마스크패턴 보정방법과 마스크 제작방법 및 반도체 장치의 제조방법에 관한 것이다.
도 1은, 제 1실시형태에 관계되는 마스크패턴 보정장치의 구성의 일예를 나타내는 블록도이다.
도 2a는, 본 실시형태에 관계되는 마스크패턴 보정장치에 입력되는 설계패턴의 모식도이며, 도 2b는 설계패턴에 대해서 광근접효과 보정 후의 보정패턴의 모식도이다.
도 3은, 광근접효과 보정후의 패턴에 대해서, 본 실시형태에 관계되는 마스크패턴 보정장치의 시뮬레이션 수단에 의해 산출되는 게이트 전극의 전사패턴을 나타내는 모식도이다.
도 4a 및 도 4b는, 전사패턴 측정수단에 의해, 게이트 전극의 각 측정포인트에 있어서의 게이트 길이를 측정하는 방법을 설명하기 위한 도면이다.
도 5a 및 도 5b는, 전사패턴 측정수단에 의해, 게이트 전극의 각 측정포인트에 있어서의 게이트 길이를 측정하는 방법을 설명하기 위한 도면이다.
도 6a는 설계패턴에서 추출된 게이트 전극의 패턴과 전사패턴과 겹치는가 아닌가를 판정하는 처리를 설명하기 위한 모식도이며, 도 6b는 전사패턴의 최소 선폭을 측정하는 방법을 설명하기 위한 모식도이다.
도 7a는 전사패턴의 중앙부를 측정하는 방법을 설명하기 위한 모식도이며, 도 7b는 전사패턴의 최대 선폭을 측정하는 방법을 설명하기 위한 모식도이다.
도 8은, 전사패턴의 최대 선폭의 설계치로부터의 엇갈림 분포이다.
도 9는, 전사패턴의 중앙부의 설계치로부터의 엇갈림 분포이다.
도 10은, 전사패턴의 최소 선폭의 설계치로부터의 엇갈림 분포이다.
도 11은, 본 실시형태에 관계되는 마스크패턴의 보정방법, 마스크 제작방법 및 반도체 장치의 제조방법의 플로차트이다.
도 12는, 본 실시형태에 관계되는 반도체 장치의 제조방법에 의해 제작된 반도체 장치의 일예를 나타내는 요부사시도이다.
도 13은, 마스크패턴 보정장치의 구성의 다른 예를 나타내는 블록도이다.
* 도면의 주요부분에 대한 부호설명
1. 마스크패턴 보정장치 2. 입력부
3. 광근접효과 보정수단 4. 시뮬레이션수단
5. 전사패턴 측정수단 6. 측정치분포 생성수단
7. 판정수단 8. 패턴변형수단
9. 출력부 10. 반도체칩
11. 활성영역 12. 게이트 전극
101. 활성영역의 패턴 102. 게이트 전극의 설계패턴
103. 광근접효과 보정후의 게이트 전극의 보정패턴
104. 시뮬레이션에 의한 게이트 전극의 전사패턴
A. 게이트 전극의 전사패턴의 최소 선폭
B. 게이트 전극의 전사패턴의 중앙부의 선폭
C. 게이트 전극의 전사패턴의 최대 선폭
본 발명은 상기의 사정에 감안하여 이루어진 것이며, 그 목적은, 패턴보정 시간의 증가를 억제하면서, 소자 특성에 기능적으로 관련하는 패턴부분을 최적화 할 수 있는 마스크패턴 보정장치 및 마스크패턴 보정방법을 제공하는 것에 있다.
또, 본 발명의 다른 목적은, 상기와 같이 하여 최적화된 패턴을 가지는 마스크 제작방법을 제공하는 것에 있다.
또, 본 발명의 다른 목적은, 상기와 같이하여 최적화된 패턴을 가지는 마스크를 이용하여 노광하는 반도체 장치의 제조방법을 제공하는 것에 있다.
상기의 목적을 달성하기 위한, 본 발명의 마스크패턴 보정장치는, 설계패턴에 대해 광근접효과 보정을 행하는 광근접효과 보정수단과, 상기 광근접효과 보정에 의해 얻어진 보정패턴에 의해, 소정의 전사조건으로 노광을 행한 경우에 얻어지는 전사패턴을 시뮬레이션에 의해 구하는 시뮬레이션 수단과, 구해진 상기 전사패턴 중, 소자 특성에 기능적으로 관련하는 부분의 치수 혹은 위치를 측정하는 전사패턴 측정수단과, 상기 치수 혹은 위치가 허용범위에서 벗어난 경우에, 상기 전사패턴의 측정부분이 상기 허용범위내에 수납되도록, 상기 보정패턴을 변형시키는 패턴변형수단을 갖는다.
상기 목적을 달성하기 위한, 본 발명의 마스크패턴 보정방법은, 설계패턴에 대해 광근접효과 보정을 행하는 제 1스텝과, 상기 광근접효과 보정에 의해 얻어진 보정패턴에 의해, 소정의 전사조건으로 노광을 행한 경우에 얻어지는 전사패턴을 시뮬레이션에 의해 구한 제 2스텝과, 구해진 상기 전사패턴 중, 소자 특성에 기능적으로 관련하는 부분의 치수 혹은 위치를 측정하는 제 3스텝과, 측정된 상기 치수 혹은 위치가 허용범위에서 벗어나고 있는가 아닌가를 측정하는 제 4스텝과, 상기 치수 혹은 위치가 상기 허용범위에서 벗어나고 있는 것으로 판정된 경우에, 상기 전사패턴의 측정부분이 상기 허용범위 내에 수납되도록, 상기 보정패턴을 변형시키는 제 5스텝을 갖는다.
상기 목적을 달성하기 위한, 본 발명의 마스크 제작방법은, 설계패턴에 대해 광근접효과 보정을 행하는 제 1스텝과, 상기 광근접효과 보정에 의해 얻어진 보정패턴에 의해, 소정의 전사조건으로 노광을 행한 경우에 얻어지는 전사패턴을 시뮬레이션에 의해 구하는 제 2스텝과, 구해진 상기 전사패턴 중, 소자 특성에 기능적으로 관련하는 부분의 치수 혹은 위치를 측정하는 제 3스텝과, 측정된 상기 치수 혹은 위치가 허용범위에서 벗어나고 있는가 아닌가를 판정하는 제 4스텝과, 상기 치수 혹은 위치가 상기 허용범위에서 벗어나고 있는 것으로 판정된 경우에, 상기 전사패턴의 측정부분이 상기 허용범위 내에 수납되도록, 상기 보정패턴을 변형시키는 제 5스텝과, 변형된 재보정 패턴을 가지는 마스크를 제작하는 제 6스텝을 갖는다.
상기 목적을 달성하기 위한, 본 발명의 반도체 장치의 제조방법은, 설계패턴에 대해 광근접효과 보정을 행하는 제 1스텝과, 상기 광근접효과 보정에 의해 얻어진 보정패턴에 의해, 소정의 전사조건으로 노광을 행한 경우에 얻어지는 전사패턴을 시뮬레이션에 의해 구해지는 제 2스텝과, 구해진 상기 전사패턴 중, 소자 특성에 기능적으로 관련하는 부분의 치수 혹은 위치를 측정하는 제 3스텝과, 측정된 사이 치수 혹은 위치가 허용범위에서 벗어나고 있는가 아닌가를 판정하는 제 4스텝과, 상기 치수 혹은 위치가 상기 허용범위에서 벗어나고 있는 것으로 판정된 경우에, 상기 전사패턴의 측정부분이 상기 허용범위내에 수납되도록, 상기 보정패턴을 변형시키는 제 5스텝과, 변형된 재보정 패턴을 가지는 마스크를 제작하는 제 6스텝과, 제작된 상기 재보정 패턴을 가지는 상기 마스크를 거쳐서 상기 전사조건과 동일한 조건으로 노광을 행하고, 반도체 장치에 패턴을 전사하는 제 7스텝을 갖는다.
이하에, 본 발명의 마스크패턴 보정장치 및 마스크패턴 보정방법과 마스크 제작방법 및 반도체 장치의 제조방법의 실시형태에 대해서, 도면을 참조하여 설명한다.
도 1은, 본 실시형태에 관계되는 마스크패턴 보정장치(1)의 구성의 일예를 나타내는 블록도이다.
본 실시형태에 관계되는 마스크패턴 보정장치(1)는, 입력부(2)와, 광근접효과 보정수단(3)과, 시뮬레이션수단(4)과, 전사패턴 보정수단(5)과, 측정치분포 생성수단(6)과, 판정수단(7)과, 패턴변형수단(8)과, 출력부(9)를 갖는다.
입력부(2)에는, CAD등에 의해 레이아웃 설계된 노광용의 마스크패턴의 설계패턴, 전사조건, 회로에 요구되는 중점 포인트 정보등이 입력된다.
입력부(2)에 입력된 설계패턴 및 전사조건은, 광근접효과 보정수단(3)에 출력된다. 또, 입력부(2)에 입력된 설계패턴 및 중점 포인트 정보는, 전사패턴 측정수단(5)에 출력된다. 또한, 입력부(2)에 입력된 설계패턴을, 측정치분포수단(6)에 출력하도록 하여도 좋다.
설계패턴은, 예를 들면, 도 2a에 나타내는 바와 같이, 마스크패턴을 형성하는 대상, 예를 들면, 패턴 보정대상이 되는 게이트 전극의 패턴(102) 이외, 확산층등에 의해 구성되는 활성영역의 패턴(101)을 갖는다.
전사조건으로서는, 예를 들면, 노광에 이용되는 빛의 파장(λ) ,개구수(NA), 광원의 외관의 크기(σ)(Partial coherence) 혹은 광원의 투과율 분포, 사출동(射出瞳)의 위상·투과율 분포 및 디포커스 등에 관한 조건이 입력된다.
회로에 요구되는 중점 포인트 정보로서는, 예를 들면, 회로의 스피드, 회로의 안정성, 회로의 리크전류의 저감 등의 정보가 입력된다.
광근접효과 보정수단(3)은, 입력부(2)에서 설계패턴 및 전사조건을 입력하고, 광근접효과 보정을 행하여, 광근접효과 보정 후의 보정패턴을 시뮬레이션수단(4) 및 패턴변형수단(8)에 출력한다.
광근접효과 보정수단(3)은, 예를 들면, 전사조건마다, 설계패턴의 선폭 및 간격에 대응한 광근접효과의 보정 룰을 미리 시뮬레이션이나, 노광실험에 의해 결정하여 두고, 구해진 설계패턴의 선폭 및 간격에 대해서 보정 룰을 적용함으로써, 광근접효과 보정후의 보정패턴을 얻는다.
이와 같은 광근접효과 보정수단(3)으로서는, 설계패턴의 변형을 수정하거나, 설계패턴의 근방에 더미패턴을 설계하거나 하는 것이 있다.
광근접효과 보정수단(3)은, 예를 들면, 도 2a에 나타내는 게이트 전극의 패턴(102)을 가지는 설계패턴을 입력하면, 전사조건에 따라서, 도 2b에 나타내는 바와 같은, 광근접효과 보정후의 게이트 전극의 보정패턴(103)을 생성한다.
시뮬레이션수단(4)은, 광근접효과 보정수단(3)에 의해 광근접효과 보정후의 보정패턴과 함께, 전사조건을 입력하고, 당해 전사조건 및 광근접효과 보정후의 보정패턴에 의거해서, 레지스트 등에의 전사패턴을 시뮬레이션하고, 시뮬레이션 후의 전사패턴을 전사패턴 측정수단(5)에 출력한다.
또한, 이 전사패턴은, 시뮬레이션에 의해 얻어진 전사이미지이다.
또, 후술하는 바와 같이, 패턴변형수단(8)에 의해 변형 후의 패턴을 입력하면, 전사조건에 의거해서 시뮬레이션하고, 시뮬레이션에 의해 얻어진 전사패턴을 전사패턴 측정수단(5)에 출력한다.
시뮬레이션수단(4)에는, 예를 들면, 전사조건 및 보정패턴을 입력함으로써, 전사패턴을 시뮬레이션할 수 있는 시판의 광강도 시뮬레이션 등이 이용된다.
시뮬레이션수단(4)은, 예를 들면, 도 2b에 나타내는 광근접효과 보정 후의 게이트 전극의 보정패턴(103)을 입력하면, 전사조건에 의거해서, 도 3에 나타내는 바와 같은 게이트 전극의 전사패턴(104)을 생성한다.
전사패턴 측정수단(5)은, 시뮬레이션수단(4)에 의해 생성된 전사패턴을 입력하고, 입력부(2)에서 입력되는 중점 포인트 정보(소자에 요구되는 성능에 관한 정보)에 따라서, 전사패턴 중 소자 특성에 기능적으로 관련하는 패턴부분의 치수 혹은 위치를 측정하고, 측정치를 측정치분포 생성수단(6)에 출력한다. 또한, 여기서 말하는 치수에는, 패턴의 면적이나 설계패턴에 대한 왜곡량 등도 포함된다.
예를 들면, 전사패턴 측정수단(5)은, 시뮬레이션수단(4)에서 도 3에 나타내는 바와 같은 게이트 전극의 전사패턴(104)을 입력한 경우에, 당해 게이트 전극의 전사패턴(104) 중, 실질적으로 게이트 전극으로서 기능하는 부분, 즉, 활성영역의 패턴(101)과의 겹친부분에 있어서의 게이트 길이를 측정한다. 그리고, 이 활성영역의 패턴(101)과의 겹친부분의 가운데에서도, 측정개소를 중점 포인트 정보에 따라서 전환한다. 예를 들면, 게이트 길이가 최소가 되는 최소 선폭(A), 게이트전극으로서 기능하는 부분의 중앙부의 선폭(B), 게이트 길이가 최대가 되는 최대 선폭(C) 중 어느 하나의 길이를 측정한다.
설계패턴이 게이트를 포함하는 배선패턴인 경우에 있어서의 전사패턴 측정수단(5)에 의한 게이트 길이의 측정방법의 일 예에 대해서 설명한다.
여기서는, 예를 들면, 도 4a에 나타내는 바와 같은, 활성영역의 패턴(101)과 게이트 전극의 패턴(102)을 가지는 설계패턴에 대해서, 광근접효과 보정을 행한 후, 시뮬레이션에 의해 도 4b에 나타내는 바와 같은 게이트 전극의 전사패턴(104)이 얻어진 경우에 있어서의, 게이트 전극의 전사패턴(104)의 최소 선폭(A), 중앙부의 선폭(B), 최대 선폭(C)을 측정하는 경우를 예로 설명한다.
전사패턴의 게이트 전극의 패턴(102)과 활성영역의 패턴(101)을 AND처리하고, 도 5a의 사선부에 나타내는 바와 같이 실질적인 게이트로서 기능하는 패턴(102a)을 추출한다.
또, 전사패턴 측정수단(5)은, 시뮬레이션수단(4)에서 도 5b에 나타내는 게이트 전극의 전사패턴(104)을 입력하고, 당해 게이트 전극의 전사패턴(104)과 활성영역의 패턴(101)을 AND처리하고, 도 5b의 사선부에 나타내는 바와 같이 실질적인 게이트로서 기능하는 부분의 전사패턴(104a)을 추출한다.
그리고, 예를 들면, 설계패턴에, 게이트 길이가 150nm, 260nm, 340nm라고 한 복수의 게이트 전극의 패턴이 혼재하고 있는 경우에는, 설계패턴에서 추출된 게이트 전극으로서 기능하는 부분의 패턴(102a)을, 게이트 길이마다 나눈다.
이하에 있어서는, 설계패턴에서 분류된 게이트 전극의 패턴(102a) 중, 예를들면, 게이트 길이가 150nm인 것에 대해서, 대응하는 게이트 전극의 전사패턴(104a)의 게이트 길이를 측정하는 경우에 대해서 설명한다.
도 6a에 나타내는 바와 같이, AND처리 후에 게이트 길이가 150nm의 게이트 전극의 패턴(102a) 만을 추출한 후, 당해 게이트 전극의 패턴(102a)과, 게이트 전극으로서 기능하는 부분의 전사패턴(104a)이 일부라도 겹쳐져 있는가 아닌가를 체크한다.
그리고, 겹쳐져 있는 부분이 일부라도 있는 경우에는, 당해 게이트 전극의 전사패턴(104a)을 측정대상으로서 인식한다.
예를 들면, 게이트 길이가 150nm의 게이트 전극의 패턴(102a)과의 겹침 검사에 있어서 검출된 게이트 전극의 전사패턴(104a)의 최선 선폭(A)을 측정하는 경우에 대해서 설명한다. 우선, 도 6b에 나타내는 바와 같이, 설계패턴(102a)의 게이트 길이 방향의 중심이 되는 중심선(Z1)을 설정하여 둔다.
이 중심선(Z1)을 기준으로 하여, 게이트 전극의 전사패턴(104a)에 대해서 당해 중심선(Z1)에서 게이트 길이 방향으로, 예를 들면, 50nm씩 떨어진 위치에 검출선(x1)을 설정한다. 그리고, 당해 검출선(x1)을 내측에서 1∼2nm씩의 스텝에서 외측으로 넓혀져 있고, 가장 최초로 게이트 전극의 전사패턴(104a)을 검출한 부분에 있어서의 당해 검출선(x1) 사이의 선폭을 게이트 전극의 전사패턴(104a)의 최소 선폭(A)으로서 결정한다.
게이트 전극의 전사패턴(104a)의 중앙부의 선폭(B)을 결정하는 경우에 대해서 설명한다. 우선, 도 7a에 나타내는 바와 같이, 게이트 전극의설계패턴(102a)에 대해, 활성영역의 패턴(101)의 게이트폭 방향의 중심이 되는 중심선(Z2)을 설정하여 둔다.
이 중심선(Z2)을 기준으로 하여, 당해 중심선(Z2)의 위치에 있어서의 게이트 전극의 전사패턴(104a)의 선폭을 측정한다.
전사패턴(104a)의 최대 선폭(C)을 측정하는 경우에 대해서 설명한다. 우선, 도 7b에 나타내는 바와 같이 게이트 전극의 설계패턴(102a)의 게이트 길이 방향의 중심이 되는 중심선(Z1)을 설정하여 둔다.
이 중심선(Z1)을 기준으로 하여, 게이트 전극의 전사패턴(104a)에 대해, 당해 중심선(Z1)에서 게이트 길이 방향으로, 예를 들면, 100nm씩 떨어진 위치에 검출서(x2)를 설정한다.
그리고, 당해 검출선(x2)을 내측에서 1∼2nm씩의 스텝으로 내측으로 끼워서 가고, 가장 최초로 게이트 전극의 전사패턴(104a)을 검출한 부분에 있어서의 당해 검출선(x2) 사이의 선폭을 게이트 전극의 전사패턴(104a)의 최대 선폭(C)으로서 결정한다.
이상과 같이 하여, 전사패턴 측정수단(5)은, 설계패턴에서 게이트 길이마다 나뉘어진 각 게이트 전극의 패턴(102a)에 대응하는 위치에 있어서의 각 게이트 전극의 전사패턴(104a)의 게이트 길이의 측정을, 칩 전면에 대해서 행한다.
측정분포 생성수단(6)은, 전사패턴 측정수단(5)에서 입력되는 칩 전체의 측정치를 입력하고, 당해 칩 전체에 있어서의 복수의 측정치의 설계치로부터의 엇갈림량의 분포를 생성한다. 예를 들면, 전사패턴 측정수단(5)이 게이트 전극의 전사패턴의 게이트 길이를 측정한 경우에는, 게이트 길이의 최소 선폭(A), 중앙부의 선폭(B), 최대 선폭(C)의 엇갈림을 입력하고, 당해 칩 전체의 게이트 길이의 설계치로부터의 엇갈림량의 분포를 생성한다. 분포는, 설계패턴에 있어서 치수가 당연히 동일하게 되는 게이트 길이마다 나누어서 제작한다.
전사패턴 측정수단(5)에 의해, 게이트 전극의 전사패턴의 최대 선폭(C)이 측정된 경우에는, 도 8에 일 예로서 나타내는 설계치로부터의 엇갈림 분포가 생성된다.
전사패턴 측정수단(5)에 의해, 게이트 전극의 전사패턴의 중앙부의 선폭(B)이 측정된 경우에는, 도 9에 일 예로서 나타내는 설계치로부터의 엇갈림 분포가 생성된다.
전사패턴 측정수단(5)에 의해, 게이트 전극의 전사패턴의 최소 선폭(A)이 측정된 경우에는, 도 10에 일 예로서 나타내는 설정치로부터의 엇갈림 분포가 생성된다.
측정수단(7)은, 측정치분포 생성수단(6)에 의해 생성된 전사패턴의 측정치의 엇갈림 분포가, 허용범위 내로 들어오고 있는가 아닌가의 판정을 행한다.
예를 들면, 도 8에 나타내는 바와 같은, 전사패턴의 최대선폭(C)의 설계치로부터의 엇갈림 분포에 대해서, 설계치로부터의 엇갈림량이 +5nm이하를 허용범위 Ra.Max로서 설정하고, 허용범위 Ra.Max내에 설정치로부터의 엇갈림 분포가 전부 존재하는가 아닌가를 측정한다.
또, 예를 들면, 도 9에 나타내는 바와 같은, 전사패턴의 중앙부의 선폭(B)의설계치로부터의 엇갈림 분포에 대해서, 설계치로부터의 엇갈림량이 -5nm 이상 +5nm이내를 허용범위 Ra.Cen으로서 설정하고, 허용범위 Ra.Cen내에 설정치로부터의 엇갈림 분포가 전부 존재하는가 아닌가를 판정한다.
또, 예를 들면, 도 10에 나타내는 바와 같은, 전사패턴의 최소 선폭(A)의 설계치로부터의 엇갈림 분포에 대해서, 설계치로부터의 엇갈림량이 -5nm 이상을 허용범위 Ra.Min으로서 설정하고, 허용범위 Ra.Min 내에 설정치로부터의 엇갈림 분포가 존재하는가 아닌가를 판정한다.
그리고, 판정수단(7)은 측정치의 일부에서도 허용범위 내로 들어오고 있지 않는 경우에는, 해당 허용범위에서 벗어나는 측정치를 가지는 전사패턴의 정보(위치 및 엇갈림량)를 패턴변형수단(8)에 출력한다.
또한, 측정수단(7)에 의해, 전사패턴의 측정치가 허영범위 내에 전부 수납되어 있는 것으로 판정되는 경우에는, 출력부(9)에 패턴변형수단(8)에서 입력된 패턴의 출력을 지시한다.
패턴변형수단(8)은, 광근접효과 보정수단(3)에 의한 광근접효과 보정 후의 보정패턴을 입력하고, 판정수단(7)에 의해 입력되는 당해 허용범위에서 벗어나는 치수 혹은 위치를 가지는 전사패턴의 정보(위치 및 엇갈림량)에 의거해서 광근접효과 보정 후의 보정패턴을 변형시킨다.
예를 들면, 설계패턴으로부터의 전사패턴의 엇갈림량이 +d인 경우에는, 패턴변형수단(8)은, 광근접효과 보정수단(3)에서 입력한 광근접효과 보정 후의 보정패턴의 대응하는 개소를 -d만큼 시프트 시킨다.
그리고, 패턴변형수단(8)은, 광근접효과 보정 후의 보정패턴에 대해서, 소망의 변형을 행한 후, 당해 변형 후의 재보정 패턴을 시뮬레이션수단(4)에 출력하고, 또한, 출력부(9)에 출력한다.
출력부(9)는, 판정수단(7)에 의해 측정치분포가 허용범위 내에 수납하고 있는 뜻의 판정결과가 입력된 경우에, 패턴변형수단(8)에 의해 입력되는 변형 후의 재보정패턴을 외부로 출력한다.
상기 구성의 본 실시형태에 관계되는 마스크패턴 보정장치에서는, 입력부(2)에 입력되는 중점 포인트 정보에 보고하고, 예를 들면, 전사패턴 측정수단(5)에 의한 게이트 전극의 전사패턴의 측정포인트(최소 선폭 A, 중앙부분 B, 최대 선폭 C)를 변형할 수 있도록 되어 있다.
상기 중점 포인트 정보로서는, 예를 들면, 회로의 스피드, 리크전류의 저역 혹은 회로의 안정성이 있다.
예를 들면, 입력부(2)에 입력되는 중점 포인트 정보가, 스피드인 경우에는, 전사패턴 측정수단(5)에 의해 게이트 전극의 전사패턴 중 최대 선폭(C)을 측정한다.
게이트 선폭은, 스피드에의 영향이 크고, 미세한 만큼 빨리 동작할 수 있다. 게이트 전극에 선폭이 굵은 부분이 있는 경우, 그 부분에 율속(律速)되어 버리는 회로의 동작이 지연되어 버리고 나서, 이와 같은 선폭의 굵은 부분을 제거할 필요가 있기 때문이다.
따라서, 예를 들면, 도 8에 나타내는 설계치로부터의 최대 선폭(C)의 엇갈림부분에 있어서, 판정수단(7)에 의해 설계치에서 +5nm 이하를 허용범위 Ra.Max로 설정한다. 그리고, 당해 엇갈림 분포에 있어서 +5nm 이상의 게이트 전극의 전사패턴이 존재하는 경우에는 보정대상으로 한다.
이와 같이 허용범위를 설정한 것은, 시뮬레이션수단에 의해 전사패턴을 생성할 수 있는 최소 단위가 현 단계에서는 2.5nm이며, 또, 설계치에서 +5nm이하이면, 스피드에 있어서 문제는 없는 것으로 판단되는 레벨이기 때문이다. 또, 허용범위를 또한 좁게 설정하면, 보정대상이 증가하는 것에 의해 보정시간이 증대하게 되기 때문이다.
입력부(2)에 입력되는 중점 포인트 정보가, 회로의 안정성인 경우에는, 전사패턴 측정수단(5)에 의해 게이트 전극의 전사패턴 중 중앙부의 선폭(B)을 측정한다.
이것은, 센터 부분은, 형상이 가장 안정하고 있기 때문에, 센터 부분에서의 선폭을 설계패턴 끼리로 할 수 있고, 안정하고 있는 트랜지스터를 형성할 수 있다.
따라서, 도 9에 나타내는 설계치로부터의 중앙부의 선폭(B)의 엇갈림 분포에 있어서, 판정수단(7)에 의해 설계치에서 -5nm이상 +5nm이하를 허용범위 Ra.Cen으로 설정한다. 그리고, 당해 엇갈림 분포에 있어서 당해 허용범위 밖에 있는 전사패턴이 존재하는 경우에는 보정대상으로 한다.
이와 같이 허용범위를 설정한 것은, 설계치에서 ±5nm 이내이면, 설계치와의 차이가 회로특성에 있어서 영향이 없는 것으로 판정되는 레벨이기 때문이다. 또, 허용범위를 또한 좁게 설정하면, 보정대상이 증가함으로써 보정시간이 증대해버리기 때문이다.
입력부(2)에 입력되는 중점 포인트 정보가, 리크전류의 영역인 경우에는, 전사패턴 측정수단(5)에 의해 게이트 전극의 전사패턴 중 최소 선폭(A)을 측정한다.
게이트 선폭이 지나치게 세밀하면 리크 전류가 발생하고, 리크 전류는 트랜지스터에 영향을 가한다. 이 때문에, 리크 전류가 발생하게 되도록 한 선폭이 세밀한 부분을 제거할 필요가 있기 때문이다.
따라서, 도 10에 나타내는 설계치로부터의 최소 선폭(A)의 엇갈림 분포에 있어서, 판정수단(7)에 의해 설계치에서 -5nm이상을 리크전류가 발생하지 않는 허용범위 Ra.MiN으로서 설정한다. 그리고, 당해 엇갈림 분포에 있어서 허용범위 Ra.Min밖인 -5nm이하의 게이트 전극의 전사패턴이 존재하는 경우에는 보정대상으로 한다.
이와 같이 허용범위를 설정한 것은, 설계치에서 -5nm 이상이며, 리크전류가 발생하지 않는 것으로 판정되는 레벨이기 때문이다. 또, 허용범위를 또한 좁게 설정하면, 보정대상이 증가함으로써 보정시간이 증대해 버리기 때문이다.
다음에, 상기 구성의 패턴보정장치를 이용한 패턴보정방법, 마스크 제작방법, 반도체 장치의 제조방법에 대해서, 도 11에 나타내는 플로차트를 이용해서 설명한다. 여기서는, 일 예로서, 트랜지스터의 게이트가 되는 부분을 가지는 배선패턴의 패턴보정방법, 당해 배선패턴을 가지는 마스크 제작방법, 배선패턴을 형성하는 반도체 장치의 제조방법에 대해서 설명한다.
우선, 예를 들면, 도 2a에 나타내는 바와 같은 게이트 전극의 패턴(102)과활성영역의 패턴(101)을 가지는 설계패턴 및 전사조건이 입력부(2)에 입력되면(스텝 S11), 당해 설계패턴 및 전사조건이 광근접효과 보정수단(3)에 입력되고, 광근접효과 보정수단(3)에 의해, 전사조건에 의거해서, 설계패턴에 대해서, 근접효과 보정이 행해지고, 도 2b에 나타내는 바와 같은 게이트 전극의 보정패턴(103)이 생성된다(스텝 ST2).
도 2b에 나타내는 바와 같은 게이트 전극의 보정패턴(103)이 전사조건과 함께 시뮬레이션수단(4)에 입력되면, 당해 전사조건에 의거해서, 당해 시뮬레이션수단(4)에 의해, 예를 들면, 광강도 시뮬레이션 등이 이루어지고, 예를 들면, 도 3에 나타내는 바와 같은 레지스트 등에의 전사 후의 게이트 전극의 전사패턴(104)이 생성된다(스텝 ST3).
그리고, 시뮬레이션수단(4)에 의해 시뮬레이션 후의 게이트 전극의 전사패턴(104)이 생성되면, 입력부(2)에 입력된 중점 포인트 정보에 따라서, 후에 전사패턴 측정수단(5)에 의한 게이트 전극의 전사패턴(104)의 측정 포인트(최소 선폭 A, 중앙부의 선폭 B, 최대 선폭 C)를 바꾸게 된다(스텝 ST4).
예를 들면, 회로에 요구되는 중점 포인트가 스피드한 경우에는, 전사패턴 측정수단(5)에 의해, 칩 전체에 있어서의 게이트 전극의 전사패턴(104)의 최대 선폭(C)을 측정하고(스텝 ST5-1), 측정치분포 생성수단(6)에 의해, 도 8에 나타내는 바와 같은 최대 선폭(C)의 설계치로부터의 엇갈림 분포가 생성된다(스텝 ST6).
그리고, 예를 들면, 도 8에 나타내는 바와 같은 엇갈림 분포에 있어서, 측정수단(7)은, 당해 엇갈림 분포가 허용범위 Ra.Max내에 있는가 아닌가를 판정한다(스텝 ST7).
그리고, 예를 들면, 도 8에 나타내는 엇갈림 분포에 있어서 허용범위 Ra.Max밖에 있는 게이트 전극의 전사패턴이 존재하는 경우에는, 당해 허용범위 Ra.Max에 있는 게이트 전극의 전사패턴의 정보(위치 및 설계치로부터의 엇갈림량)를 패턴변형수단(8)에 출력한다.
패턴변형수단(8)에서는, 판정수단(7)에서 추출된 허용범위 Ra.Max밖에 있는 게이트 전극의 전사패턴의 정보에 의거해서, 광근접효과 보정수단(3)에서 입력된 광근접효과 보정 후의 보정패턴의 대응하는 부분을 설계치에 엇갈림량분 만큼 시프트 시킨다(스텝 ST8).
그리고, 패턴변형수단(8)에 의해 변형 후의 재보정 패턴을 재차, 시뮬레이션수단(4)에 출력하고, 스텝(ST3)∼스텝(ST7)까지의 처리를 반복하고, 게이트 전극의 전사패턴의 최대 선폭(C)이 허용범위 Ra.Max내에 수납될 때까지 패턴변형을 행한다.
또한, 이와 같이 피드백을 걸 필요가 있는 것은, 한 번, 패턴변형한 개소가 재차, 최대 선폭으로서 검출되는 가능성은 작지만, 도 7b에 나타내는 바와 같이, 같은 게이트 전극의 전사패턴에서도 다른 부분이 최대 선폭으로서 다음에 검출되고, 당해 최대 선폭이 허용범위 밖이 되는 경우도 있기 때문이다.
그리고, 상기의 스텝을 반복하고, 게이트 전극의 전사패턴의 최대 선폭(C)의 설계치로부터의 엇갈림 분포가 허용범위 Ra.Max내에 수납된 경우에는, 판정수단(7)에 의해 패턴변형수단(8)에서 입력한 재보정패턴을 출력하는 지시가 출력부(9)에이루어지고, 출력부(9)에 의해, 최종 보정패턴으로서 출력된다(스텝 ST9).
또, 예를 들면, 회로에 요구되는 중점 포인트가 회로의 안정성의 경우에는, 전사패턴 측정수단(5)에 의해, 칩 전체에 있어서의 게이트 전극의 전사패턴의 중앙부의 선폭(B)을 측정하고(스텝 ST5-2), 측정분포 생성수단(6)에 의해 도 9에 나타내는 바와 같은 모든 중앙부의 선폭(B)의 설계치로부터의 엇갈림 분포가 생성된다(스텝 ST6).
그리고, 예를 들면, 도 9에 나타내는 바와 같은 엇갈림 분포에 있어서, 판정수단(7)은, 당해 엇갈림 분포가 허용범위 Ra.Cen 내에 있는가 아닌가를 판정한다(스텝 ST7).
그리고, 도 9에 나타내는 엇갈림 분포에 있어서 허용범위 Ra.Cen 밖에 있는 게이트 전극의 전사패턴이 존재하는 경우에는, 당해 허용범위 Ra.Cen 밖에 있는 게이트 전극의 전사패턴의 정보(위치 및 설계치로부터의 엇갈림량)를 패턴변형수단(8)에 출력한다.
패턴변형수단(8)에서는, 판정수단(7)에서 추출된 허용범위 Ra.Cen 밖에 있는 게이트 전극의 전사패턴의 정보에 의거해서, 광근접효과 보정수단(3)에서 입력된 광근접효과 보정후의 보정패턴의 대응하는 부분을 설계치에 가깝도록 엇갈림량분 만큼 시프트시킨다(스텝 ST8).
그리고, 패턴변형수단(8)에 의해 변형 후의 재보정패턴을 재차, 시뮬레이션수단(4)에 출력하고, 스텝(ST3)∼스텝(ST7)까지의 처리를 반복하여, 게이트 전극의 전사패턴의 중앙부의 선폭(B)이 허용범위 Ra.Cen내에 수납될 때까지 패턴변형을 행한다.
그리고, 상기의 스텝을 반복하고, 게이트 전극의 전사패턴의 중앙부(B)의 설계치로부터의 엇갈림 분포가 허용범위 Ra.Cen내에 수납한 경우에는, 판정수단에 의해 패턴변형수단(8)에서 입력한 재보정 패턴을 출력하는 지시가 출력부(9)에 이루어지고, 출력부(9)에 의해, 최종 보정패턴으로서 출력된다(스텝 ST9).
또, 예를 들면, 회로에 요구되는 중점 포인트가 리크전류의 저역의 경우에는, 전사패턴 측정수단(5)에 의해, 전체 칩에 있어서의 게이트 전극의 전사패턴의 최소 선폭(A)을 측정하고(스텝 S5-3), 측정분포 생성수단(6)에 의해, 도 10에 나타내는 바와 같은 모든 최소 선폭(A)의 설계치로부터의 엇갈림 분포가 생성된다(스텝 ST6).
그리고, 예를 들면, 도 10에 나타내는 바와 같이 엇갈림 분포에 있어서, 판정수단(7)은, 당해 엇갈림 분포가 허용범위 Ra.Min내에 있는가 아닌가를 판정한다(스텝 ST7).
그리고, 도 10에 나타내는 엇갈림 분포에 있어서 허용범위 Ra.Min 밖에 있는 게이트 전극의 전사패턴이 존재하는 경우에는, 당해 허용범위 Ra.Min 밖에 있는 게이트 전극의 전사패턴의 정보(위치 및 설계치로부터의 엇갈림량)를 패턴변형수단(8)에 출력한다.
패턴변형수단(8)에서는, 판정수단(7)에서 추출된 허용범위 Ra.Min 밖에 있는 게이트 전극의 전사패턴의 정보에 의거해서, 광근접효과 보정수단(3)에서 입력된 광근접효과 보정 후의 보정패턴의 대응하는 부분을 설계치에 가깝도록 엇갈림량분만큼 시프트 시킨다(스텝 ST8).
그리고, 패턴변형수단(8)에 의해 변형 후의 재보정 패턴을 재차, 시뮬레이션수단(4)에 출력하고, 스텝(ST3) ∼ 스텝(ST7)까지의 처리를 반복하고, 게이트 전극의 전사패턴의 최소 선폭(A)이 허용범위 Ra.Min 내에 수납될 때 까지 패턴변형을 행한다.
또한, 이와 같이 피드백을 걸 필요가 있는 것은, 최대 선폭에서 설명한 것과 동일한 이유이기 때문이다.
그리고, 상기 스텝을 반복하고, 게이트 전극의 전사패턴의 최소 선폭(A)의 설계치로부터의 엇갈림 분포가 허용범위 Ra.Min내에 수납한 경우에는, 판정수단(7)에 의해 패턴변형수단(8)에서 입력한 재보정패턴을 출력하는 지시가 출력부(9)에 이루어지고, 출력부(9)에 의해, 최종 보정패턴으로서 출력된다(스텝 ST9).
최종 보정패턴이 얻어진 후, EB묘화장치를 이용해서, 당해 최종 보정패턴을 가지는 마스크를 제작한다(스텝 ST10).
그리고, 제작된 마스크를 이용해서, 시뮬레이션수단에 의해 시뮬레이션된 전사조건과 동일 전사조건에 의해 칩에 노광한다(스텝 ST1). 이것에 의해, 도 12의 요부사시도에 나타내는 바와 같이, 칩(10)에 형성된 확산층으로 이루는 활성영역(11) 상에, 게이트 전극(12)이 형성된다. 이 게이트 전극(12)의 게이트 길이(L) 중, 중점 포인트에 따라서 보정한 부분(중앙부, 최소 선폭, 최대 선폭의 부분)에 대해서는, 특히 고도한 선폭 제어성이 달성되게 된다.
상기 구성의 실시형태에서는, 설계패턴에 대해서, 광근접효과 보정수단(3)에의해 광근접효과 보정을 행하고, 당해 광근접효과 보정 후의 패턴에 대해서 시뮬레이션수단(4)에 의해 시뮬레이션함으로써, 게이트 전극의 전사패턴을 생성하고, 회로에 요구되는 특성에 따라서 당해 게이트 전극의 전사패턴에 있어서의 측정개소를 변경할 수 있도록 되어 있다.
그리고, 회로에 요구되는 포인트가 스피드의 향상, 안정성, 리크전류의 저역에 따라서, 상술한 바와 같은 게이트 전극의 전사패턴의 측정포인트에 있어서의 설계치로부터의 엇갈림이, 허용범위 내에 있는가 아닌가를 판정하고, 당해 측정포인트가 허용범위 내에 수납될 때까지, 피드백을 반복하는 것에서, 게이트 전극으로서 기능하는 범위내에 있어서, 회로에 요구되는 특성에 따라서 최적의 보정을 행할 수 있다.
또, 시뮬레이션 후의 측정포인트 및 보정개소가, 회로에 요구되는 특성에 따라서 최소한으로 한정하고 있기 때문에, 패턴 보정에 있어서의 보정시간을 단축할 수 있고, 나아가서는 마스크 제작에 있어서의 코스트 삭감을 도모할 수 있다.
본 발명은, 상기 실시형태의 설명에 한정되지 않는다.
예를 들면, 측정치분포 생성수단(6)에서는, 전사패턴 측정수단(5)에 의해 측정된 전사패턴의 측정치의 설계패턴으로부터의 엇갈림량의 분포를 생성하는 예에 대해서 설명하였으나, 엇갈림량의 분포를 생성하는 것 뿐아니라, 예를 들면 게이트 전극의 전사패턴의 측정치 그 대로의 분포를 생성하여도 좋다. 이 분포로서는, 도 8 ∼ 도 10에 나타내는 히스토그램 등의 횡축을 패턴의 측정치로 한 분포 등을 채용할 수 있다. 이 경우, 판정수단(7)에 의해, 허용범위의 게이트 길이에서 벗어나는 전사패턴이 있는가 없는가를 판정하면 좋다.
또, 전사패턴 측정수단(5) 및 측정치분포수단(6)에 의해, 예를 들면, 게이트 전극의 전사패턴의 선폭 이외, 패턴의 면적이나 설계패턴에 대한 전사패턴의 왜곡량의 분포 등, 패턴의 정밀도에 관한 모든 데이터를 분포로 하여 생성하여도 좋다.
또한, 도 13에 나타내는 바와 같이, 도 1에 나타내는 판정수단(7)을 없애고, 측정분포 생성수단(6)에서 출력된 데이터를 직접패턴 변형수단(8)에 출력하도록 하여도 좋다. 판정수단(7)을 설치하지 않는 경우에는, 허용범위에서 벗어나는 측정치를 가지는 전사패턴이 있는가 아닌가를 판정하지 않고, 순차 패턴변형수단(8)에 엇갈림량 데이터를 출력하고, 당해 엇갈림량분 만큼 보정패턴을 변형할 수 있다.
또, 본 실시형태에서는, 예를 들면, 트랜지스터 등의 게이트가 되는 부분을 가지는 배선패턴을 보정하는 예에 대해서 설명하였으나, 이것에 한정되는 것은 아니며 여러가지 설계패턴에 대해서도 동일하게 하여 적용가능하다. 즉, 다른 설계패턴에 있어서도, 미리 소자 특성에 기능적으로 관련하는 부분을 설정하여 두고, 이 부분을 보정대상으로 하면 좋다.
본 실시형태에서는, 판정수단(7)에서 허용범위 외의 선폭을 가지는 게이트 전극의 전사패턴의 정보(위치 및 설계치로부터의 엇갈림량)를 입력하고, 패턴변형수단(8)에 의해, 설계치로부터의 엇갈림량분 만큼 패턴을 변형시킬 수 있으나, 허용범위 내에 수납할 수 있으면 특히 시프트량에 한정은 없다.
예를 들면, 측정치분포 생성수단(6)에 의해 생성된 게이트 길이의 엇갈림 분포 중, 허용범위내에 있는 가장 분포가 많은 게이트 길이에 맞추도록 시프트량을 설정할 수 있다.
설계치에서 가령 엇갈려 있던 것으로 하여도, 허용범위에 있는 경우에는, 동일 게이트 길이를 가지는 게이트 전극이 형성된 편이, 특성의 흐트러짐의 관점에서는 바람직한 것도 있기 때문이다.
예를 들면, 본 실시형태에서는 측정치분포 생성수단(6)을 이용하여, 칩 전체에 있어서의 게이트 전극의 전사패턴의 설계치로부터의 엇갈림 분포를 생성할 수 있으나, 전사패턴 측정수단(5)에 의해 개개로 측정된 게이트 전극의 전사패턴의 게이트 길이를 판정수단(7)에 의해 판정하고, 허용범위 밖에 있는 게이트 전극의 전사패턴의 정보(위치 및 엇갈림량)를 패턴변형수단(8)에 출력함으로써, 피이드백을 걸고, 패턴보정을 행하는 구성으로 하여도 좋다.
또, 본 실시형태에서는, 중점 포인트로서, 회로의 스피드, 안정성, 리크전류의 저역을 일예로서 들고, 당해 중점 포인트에 따라서, 게이트 전극의 전사패턴의 최대 선폭, 중앙부의 선폭, 최소 선폭을 보정한 대상으로 하는 예에 대해서 설명하였으나, 이것에 한정되는 것은 아니며, 다른 중점 포인트에 대응한 측정포인트를 추출할 수 있는 경우에는, 측정포인트를 증감시킬 수 있다.
일 예로서, 전사패턴 측정수단(5)에 의한 측정방법의 예에 대해서 설명하였으나, 게이트 전극의 전사패턴의 최대 선폭, 중앙부의 선폭, 최소 선폭을 다른 방법에 의해 측정할 수 있고, 또, 광근접효과 보정수단(3)에 의한 광근접효과 보정의 방법, 시뮬레이션수단(4)에 의한 시뮬레이션 방법에는 특히 한정하지 않고, 공지의여러가지 방법을 채용할 수 있다.
기타, 본 발명의 요지를 이탈하지 않는 범위에서, 여러가지 변경이 가능하다.
본 발명의 마스크패턴 보정장치 및 마스크 제작방법과 반도체 장치의 리소그라피 공정 등에서 사용되는 마스크의 제작에 적용할 수 있다.

Claims (20)

  1. 설계패턴(102)에 대해 광근접효과 보정을 행하는 광근접효과 보정수단(3)과,
    상기 광근접효과 보정에 의해 얻어진 보정패턴(103)에 의해, 소정의 전사조건으로 노광을 행한 경우에 얻어지는 전사패턴(104)을 시뮬레이션에 의해 구하는 시뮬레이션수단(4)과,
    구해진 상기 전사패턴(104) 중, 소자 특성에 기능적으로 관련하는 부분(104a)의 치수 혹은 위치를 측정하는 전사패턴 측정수단(5)과,
    상기 치수 혹은 위치가 허용범위에서 벗어나는 경우에, 상기 전사패턴(104)의 측정부분(104a)이 상기 허용범위내에 수납되도록, 상기 보정패턴(103)을 변형시키는 패턴변형수단(8)을 가지는 마스크패턴 보정장치.
  2. 제 1항에 있어서,
    상기 설계패턴(102)은 소자의 게이트가 되는 부분을 가지는 배선패턴을 가지며,
    상기 전사패턴 측정수단(5)은, 상기 전사패턴(104) 중 게이트 부분(104a)의 선폭을 측정하는 마스크패턴 보정장치.
  3. 제 2항에 있어서,
    상기 전사패턴 측정수단(5)은, 소자에 요구되는 성능에 관한 정보를 입력하고, 입력한 상기 정보에 따라서, 상기 게이트 부분(104a)의 선폭의 측정개소를 바꾸는 마스크패턴 보정장치.
  4. 제 1항에 있어서,
    상기 패턴변형수단(8)은, 상기 치수 혹은 위치가 허용범위에서 벗어나는 경우에, 상기 전사패턴(104)의 측정부분(104a)이 상기 허용범위내에 수납되도록, 상기 설계패턴(102)으로부터의 상기 치수 혹은 상기 위치의 엇갈림량분 만큼 상기 보정패턴(103)을 변형시키는 마스크패턴 보정장치.
  5. 제 1항에 있어서,
    상기 전사패턴 측정수단(5)은, 상기 전사패턴(104) 중 소자 특성에 기능적으로 관련하고, 서로 동일한 치수가 되는 복수 부분의 치수 혹은 위치를 각각 측정하고,
    상기 패턴변형수단(8)은, 상기 치수 혹은 위치가 허용범위에서 벗어나는 경우에, 상기 허용범위 내에 있어서의 가장 분포가 많은 상기 치수 혹은 위치에 가깝도록, 상기 보정패턴(103)을 변형시키는 마스크패턴 보정장치.
  6. 설계패턴(102)에 대해 광근접효과 보정을 행하는 제 1스텝(ST2)과,
    상기 광근접효과 보정에 의해 얻어진 보정패턴(103)에 의해, 소정의 전사조건으로 노광을 행한 경우에 얻어지는 전사패턴(104)을 시뮬레이션에 의해 구하는제 2스텝(ST3)과,
    구해진 상기 전사패턴(104) 중, 소자 특성에 기능적으로 관련하는 부분(104a)의 치수 혹은 위치를 측정하는 제 3스텝(ST4, ST5)과,
    측정된 상기 치수 혹은 위치가 허용범위에서 벗어나고 있는가 아닌가를 판정하는 제 4스텝(ST7)과,
    상기 치수 혹은 위치가 상기 허용범위에서 벗어나고 있는 것으로 판정된 경우에, 상기 전사패턴의 측정부분(104a)이 상기 허용범위내에 수납되도록 상기 보정패턴(103)을 변형시키는 제 5스텝(ST8)을 가지는 마스크패턴 보정방법.
  7. 제 6항에 있어서,
    상기 설계패턴(102)은, 소자의 게이트가 되는 부분을 가지는 배선패턴을 갖고,
    상기 제 3스텝(ST4, ST5)에 있어서, 상기 전사패턴(104) 중 게이트 부분(104a)의 선폭을 측정하는 마스크패턴 보정방법.
  8. 제 7항에 있어서,
    상기 제 3스텝(ST4, ST5)에 있어서, 소자에 요구되는 성능에 관한 정보에 따라서, 상기 게이트 부분(104a)의 선폭의 측정개소를 바꾸는 마스크패턴 보정방법.
  9. 제 6항에 있어서,
    상기 제 3스텝(ST4, ST5)에 있어서, 구해진 상기 전사패턴(104) 중, 소자 특성에 기능적으로 관련하는 복수의 부분의 치수 혹은 위치를 측정하고,
    상기 제 3스텝(ST4, ST5) 후, 상기 제 4스텝(ST7) 전에, 상기 측정된 복수의 부분의 치수 혹은 위치의 분포를 생성하는 스텝(ST6)을 또한 가지며,
    상기 제 5스텝(ST8)에 있어서, 상기 허용범위에서 벗어나는 상기 치수 혹은 위치를 가지는 부분이 있는 경우에, 상기 허용범위 내에 있어서의 가장 분포가 많은 상기 치수 혹은 위치에 가깝도록, 상기 보정패턴(103)을 변형시키는 마스크패턴 보정방법.
  10. 제 6항에 있어서,
    상기 제 5스텝(ST8) 후에,
    상기 변형 후의 재보정패턴에 대해, 상기 제 2스텝(ST3)에서 상기 제 5스텝(ST8)까지의 처리를 또한 행하고, 상기 판정하는 제 4스텝(ST7)에 있어서, 상기 허용범위에서 벗어나는 치수 혹은 위치를 가지는 전사패턴이 없는 것으로 판정될 때까지, 상기 제 2스텝(ST3)에서 상기 제 5스텝(ST8) 까지의 처리를 반복하는 마스크패턴 보정방법.
  11. 설계패턴(102)에 대해 광근접효과 보정을 행하는 제 1스텝(ST2)과,
    상기 광근접효과 보정에 의해 얻어진 보정패턴(103)에 의해, 소정의 전사조건으로 노광을 행한 경우에 얻어지는 전사패턴(104)을 시뮬레이션에 의해 구하는제 2스텝(ST3)과,
    구해진 상기 전사패턴(104) 중, 소자 특성에 기능적으로 관련하는 부분(104a)의 치수 혹은 위치를 측정하는 제 3스텝(ST4, ST5)과,
    측정된 상기 치수 혹은 위치가 허용범위에서 벗어나고 있는가 아닌가를 판정하는 제 4스텝(ST7)과,
    상기 치수 혹은 위치가 상기 허용범위에서 벗어나고 있는 것으로 판정된 경우에, 상기 전사패턴(104)의 측정부분(104a)이 상기 허용범위내에 수납되도록, 상기 보정패턴(103)을 변형시키는 제 5스텝(ST8)과,
    변형된 보정패턴을 가지는 마스크를 제작하는 제 6스텝(ST10)을 가지는 마스크 제작방법.
  12. 제 11항에 있어서,
    상기 설계패턴(102)은, 소자의 게이트가 되는 부분을 가지는 배선패턴을 갖고,
    상기 제 3스텝(ST4, ST5)에 있어서, 상기 전사패턴(104) 중 게이트 부분(104a)의 선폭을 측정하는 마스크 제작방법.
  13. 제 12항에 있어서,
    상기 제 3스텝(ST4, ST5)에 있어서, 소자에 요구되는 성능에 관한 정보에 따라서, 상기 게이트 부분(104a)의 선폭의 측정개소를 바꾸는 마스크 제작방법.
  14. 제 11항에 있어서,
    상기 제 3스텝(ST4, ST5)에 있어서, 구해진 상기 전사패턴(104) 중, 소자 특성에 기능적으로 관련하는 복수의 부분(104a)의 치수 혹은 위치를 측정하고,
    상기 제 3스텝(ST4, ST5) 후, 상기 제 4스텝(ST7) 전에, 상기 측정된 복수의 부분의 치수 혹은 위치의 분포를 생성하는 스텝(ST6)을 또한 가지며,
    상기 제 5스텝(ST8)에 있어서, 상기 허용범위에서 벗어나는 상기 치수 혹은 위치를 가지는 부분이 있는 경우에, 상기 허용범위내에 있어서의 가장 분포가 많은 상기 치수 혹은 위치에 가깝도록, 상기 보정패턴(103)을 변형시키는 마스크 제작방법.
  15. 제 11항에 있어서,
    상기 제 5스텝(ST8) 후에,
    상기 변형 후의 재보정 패턴에 대해, 상기 제 2스텝(ST3)에서 상기 제 5스텝(ST8)까지의 처리를 또한 행하고, 상기 판정하는 제 4스텝(ST7)에 있어서, 상기 허용범위에서 벗어나는 치수 혹은 위치를 가지는 전사패턴(104)이 없는 것으로 판정될 때까지, 상기 제 2스텝(ST3)에서 상기 제 5스텝(ST8)까지의 처리를 반복하는 마스크 제작방법.
  16. 설계패턴(102)에 대해 광근접효과 보정을 행하는 제 1스텝(ST2)과,
    상기 광근접효과 보정에 의해 얻어진 보정패턴(103)에 의해, 소정의 전사조건으로 노광을 행한 경우에 얻어지는 전사패턴(104)을 시뮬레이션에 의해 구하는 제 2스텝(ST3)과,
    구해진 상기 전사패턴(104) 중, 소자 특성에 기능적으로 관련하는 부분(104a)의 치수 혹은 위치를 측정하는 제 3스텝(ST4, ST5)과,
    측정된 상기 치수 혹은 위치가 허용범위에서 벗어나고 있는가 아닌가를 판정하는 제 4스텝(ST7)과,
    상기 치수 혹은 위치가 상기 허용범위에서 벗어나고 있는 것으로 판정된 경우에 상기 전사패턴(104)의 측정부분이 상기 허용범위 내에 수납되도록, 상기 보정패턴(103)을 변형시키는 제 5스텝(ST8)과,
    변형된 재보정 패턴을 가지는 마스크를 제작하는 제 6스텝(ST10)과,
    제작된 상기 재보정 패턴을 가지는 상기 마스크를 거쳐서 상기 전사조건과 동일한 조건으로 노광을 행하고, 반도체 장치에 패턴을 전사하는 제 7스텝(ST11)을 가지는 반도체 장치의 제조방법.
  17. 제 16항에 있어서,
    상기 설계패턴(102)은, 소자의 게이트가 되는 부분을 가지는 배선패턴을 갖고,
    상기 제 3스텝(ST4, ST5)에 있어서, 상기 전사패턴(104) 중 게이트 부분(104a)의 선폭을 측정하는 반도체 장치의 제조방법.
  18. 제 17항에 있어서,
    상기 제 3스텝(ST4, ST5)에 있어서, 소자에 요구되는 성능에 관한 정보에 따라서, 상기 게이트 부분(104a)의 선폭의 측정개소를 바꾸는 반도체 장치의 제조방법.
  19. 제 16항에 있어서,
    상기 제 3스텝(ST4, ST5)에 있어서, 구해진 상기 전사패턴(104) 중, 소자 특성에 기능적으로 관련하는 복수의 부분의 치수 혹은 위치를 측정하고,
    상기 제 3스텝(ST4, ST5) 후, 상기 제 4스텝(ST7) 전에, 상기 측정된 복수의 부분의 치수 혹은 위치의 분포를 생성하는 스텝(ST6)을 또한 가지며,
    상기 제 5스텝(ST8)에 있어서, 상기 허용범위에서 벗어나는 상기 치수 혹은 위치를 가지는 부분이 있는 경우에, 상기 허용범위 내에 있어서의 가장 분포가 많은 상기 치수 혹은 위치에 가깝도록 상기 보정패턴(103)을 변형시키는 반도체 장치의 제조방법.
  20. 제 16항에 있어서,
    상기 제 5스텝(ST8) 후에,
    상기 변형 후의 재보정패턴에 대해, 상기 제 2스텝(ST3)에서 상기 제 5스텝(ST8)까지의 처리를 또한 행하고, 상기 판정하는 제 4스텝(ST7)에 있어서, 상기 허용범위에서 벗어나는 치수 혹은 위치를 가지는 전사패턴(104)이 없는 것으로 판정될 때까지, 상기 제 2스텝(ST3)에서 상기 제 5스텝(ST8) 까지의 처리를 반복하는 반도체 장치의 제조방법.
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