JP2006303099A - スタンダードセル構造 - Google Patents
スタンダードセル構造 Download PDFInfo
- Publication number
- JP2006303099A JP2006303099A JP2005121166A JP2005121166A JP2006303099A JP 2006303099 A JP2006303099 A JP 2006303099A JP 2005121166 A JP2005121166 A JP 2005121166A JP 2005121166 A JP2005121166 A JP 2005121166A JP 2006303099 A JP2006303099 A JP 2006303099A
- Authority
- JP
- Japan
- Prior art keywords
- standard cell
- transistor
- channel transistor
- channel
- layout
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
【課題】 スタンダードセルのレイアウト設計時にトランジスタ特性の精度を安定させる処理を加える。
【解決手段】 本発明は、PチャネルトランジスタとNチャネルトランジスタが電源電極と接地電極との間でチャネル幅方向に配置されたスタンダードセルであって、チャネル幅方向に沿って基本となる拡散領域が複数分離して形成されていることを特徴とするスタンダードセルを開示する。
【選択図】図1
【解決手段】 本発明は、PチャネルトランジスタとNチャネルトランジスタが電源電極と接地電極との間でチャネル幅方向に配置されたスタンダードセルであって、チャネル幅方向に沿って基本となる拡散領域が複数分離して形成されていることを特徴とするスタンダードセルを開示する。
【選択図】図1
Description
本発明は、スタンダードセル、スタンダードセルを有する半導体装置、及びスタンダードセルのレイアウト設計方法に関する。
一般的にマイクロプロセッサのデータパス部分に使用されることが多いスタンダードセルは、セル上に何本もの配線を通すためにセルの高さは高くなる。ここでの「高さ」方向とは、トランジスタのチャネル幅(トランジスタ幅)の方向である。
図7(a)(b)(c)は、インバータとして機能するスタンダードセルの平面レイアウト図である。(a)、(b)、(c)に示されるスタンダードセルのいずれも、Pチャネルトランジスタ(以下、Pchトランジスタと記す。)及びNチャネルトランジスタ(以下、Nchトランジスタと記す。)を含む。これら図7(a)(b)(c)において、トランジスタのチャネル幅(セルの高さ)の方向はY方向であり、チャネル長の方向はX方向である。チャネル幅を「W」、チャネル長を「L」とあらわすこととすると、(a)、(b)、(c)いずれのスタンダードセルにおいても、次の2式を満たすように設計されている。
PchW/NchW=a/b
PchL=NchL=c
PchW/NchW=a/b
PchL=NchL=c
一般にトランジスタにて駆動力を要求される場合、チャネル幅を大きくする必要があるとされる。図7では(a)(b)(c)と移行するにつれて、チャネル幅が大きくなっている。つまり、駆動力が必要とされる程、トランジスタの拡散領域とゲートのポリシリコンとが、高さ方向(Y方向)に延びていくことになる。図7(b)(c)では、Pch、NchのW(比)は、夫々、2a/2b、3a/3bとなっている。
上記のようにチャネル幅の大きいトランジスタのレイアウトを作成した場合、実際にウエハ上でパターンを形成する過程において、所望するチャネル幅W、チャネル長Lのサイズの精度が、チャネル幅の小さいトランジスタに比べて悪くなる傾向がある。このことはレイアウトの微細化が進むほど顕著になってくる。このため、SPICEによるシミュレーションの結果と実際のデバイスの挙動に、差異が発生することが多くなる。
上記の事態の発生を防ぐためにプロセス上ではOPC(Optical Proximity Correction)処理を行なっている。しかし、OPC処理の安定性や信頼性が影響するため、OPC処理後場合によってトランジスタ特性が変動することもある。このためレイアウト設計上でも、トランジスタ特性の精度を安定させるための処理が必要となってくる。
なお、特許文献1は次のような発明を開示する。通常スタンダードセルにおいて電源電極と接地電極との間の高さ方向に1段分のセル(1倍セル)を形成するのに対して、2段分の高さ(1倍セル)、4段分の高さ(4倍セル)など自然数倍セルを作成して、それらを組み合わせて配置し、セルの入らなかった空き領域を配線領域として使用する。こうすることにより、1倍セルのみでレイアウトを形成したときに比べて、面積を縮小できクロックスキューによる誤作動の低減も行なうことができる。
特許3335460号公報
本発明は、スタンダードセルのレイアウト設計時にトランジスタ特性の精度を安定させる処理を加えることを目的とする。
本発明は、上記の目的を達成するためになされたものである。本発明に係る請求項1に記載のスタンダードセルは、
PチャネルトランジスタとNチャネルトランジスタが電源電極と接地電極との間でチャネル幅方向に配置されたスタンダードセルであって、
チャネル幅方向に沿って基本となる拡散領域が複数分離して形成されていることを特徴とする。
PチャネルトランジスタとNチャネルトランジスタが電源電極と接地電極との間でチャネル幅方向に配置されたスタンダードセルであって、
チャネル幅方向に沿って基本となる拡散領域が複数分離して形成されていることを特徴とする。
本発明に係る請求項2に記載のスタンダードセルは、
2入力以上の入力端子を持つことを特徴とする請求項1に記載のスタンダードセルである。
2入力以上の入力端子を持つことを特徴とする請求項1に記載のスタンダードセルである。
本発明に係る請求項3に記載のスタンダードセルは、
ゲートのポリシリコンにおいて、Pチャネルトランジスタ又はNチャネルトランジスタの分離した拡散領域の間で、凸型形状の部分が形成されていることを特徴とする請求項1又は請求項2に記載のスタンダードセルである。
ゲートのポリシリコンにおいて、Pチャネルトランジスタ又はNチャネルトランジスタの分離した拡散領域の間で、凸型形状の部分が形成されていることを特徴とする請求項1又は請求項2に記載のスタンダードセルである。
本発明に係る請求項4に記載のスタンダードセルは、
ゲートのポリシリコンにおいて、Pチャネルトランジスタ又はNチャネルトランジスタの拡散領域の端部近傍にて、凸型形状の部分が形成されていることを特徴とする請求項3に記載のスタンダードセルである。
ゲートのポリシリコンにおいて、Pチャネルトランジスタ又はNチャネルトランジスタの拡散領域の端部近傍にて、凸型形状の部分が形成されていることを特徴とする請求項3に記載のスタンダードセルである。
本発明に係る請求項5に記載の半導体装置は、
請求項1〜請求項4のうちのいずれか一つに記載のスタンダードセルを有する半導体装置である。
請求項1〜請求項4のうちのいずれか一つに記載のスタンダードセルを有する半導体装置である。
本発明に係る請求項6に記載のスタンダードセルのレイアウト設計方法は、
PチャネルトランジスタとNチャネルトランジスタを電源電極と接地電極との間でチャネル幅方向に配置するスタンダードセルのレイアウト設計において、
チャネル幅方向に沿って基本となる拡散領域を複数分離して配置することを特徴とする。
PチャネルトランジスタとNチャネルトランジスタを電源電極と接地電極との間でチャネル幅方向に配置するスタンダードセルのレイアウト設計において、
チャネル幅方向に沿って基本となる拡散領域を複数分離して配置することを特徴とする。
本発明に係る請求項7に記載のスタンダードセルのレイアウト設計方法は、
ゲートのポリシリコンに対して、Pチャネルトランジスタ又はNチャネルトランジスタの分離した拡散領域の間で、凸型形状の部分を配置することを特徴とする請求項6に記載のスタンダードセルのレイアウト設計方法である。
ゲートのポリシリコンに対して、Pチャネルトランジスタ又はNチャネルトランジスタの分離した拡散領域の間で、凸型形状の部分を配置することを特徴とする請求項6に記載のスタンダードセルのレイアウト設計方法である。
本発明に係る請求項8に記載のスタンダードセルのレイアウト設計方法は、
ゲートのポリシリコンに対して、Pチャネルトランジスタ又はNチャネルトランジスタの拡散領域の端部近傍に、凸型形状の部分を配置することを特徴とする請求項7に記載のスタンダードセルのレイアウト設計方法である。
ゲートのポリシリコンに対して、Pチャネルトランジスタ又はNチャネルトランジスタの拡散領域の端部近傍に、凸型形状の部分を配置することを特徴とする請求項7に記載のスタンダードセルのレイアウト設計方法である。
本発明を利用することにより、スタンダードセルにおけるSPICEによるシミュレーション結果と実際のトランジスタ特性とが一致しやすくなり、精度の良い設計を行うことができる。更に、1入力のインバータなどの構造に限らず、NANDやNORなどの複数入力のセルにも本発明を利用でき、様々な回路に対して精度の良い設計を行なうことが可能となる。
以下、図面を参照して本発明の好適な実施形態を説明する。なお、以下の説明では、特定の方向を示す用語「上」、「下」、「右」、「左」を適宜使用するが、それらの使用は図面を参照した発明の理解を容易にするためであって、それらの用語によって発明の技術的範囲が限定されるものではない。したがって、以下に説明する具体的な発明の実施形態を上下反転して、または任意の方向(例えば、時計回り方向又は反時計回り方向)に90°回転した形態も当然本発明の技術的範囲に含まれる。
[第1の実施形態]
図1(a)(b)(c)はいずれも、本発明の第1の実施形態に係るスタンダードセルのレイアウト設計図である。図1のレイアウト設計図は平面図であり、スタンダードセルは(a)(b)(c)の上部に示すようなインバータを構成するものである。
図1(a)(b)(c)はいずれも、本発明の第1の実施形態に係るスタンダードセルのレイアウト設計図である。図1のレイアウト設計図は平面図であり、スタンダードセルは(a)(b)(c)の上部に示すようなインバータを構成するものである。
(a)(b)(c)それぞれのスタンダードセルにおいて、4箇所のメタル領域(メタル1領域)が形成され、それらは入力部(I1)である領域、出力部(O1)である領域、接地電極(GND)となる領域、及び電源電極(VCC)が印加される領域からなる。夫々の図にて左右のメタル1領域の間には、ゲート部分としてポリシリコン領域が形成されている。
(a)(b)(c)それぞれのスタンダードセルの図の上部には、拡散領域及びコンタクト領域で示される部分にPchトランジスタ(2)が形成されており、図の下部には、拡散領域及びコンタクト領域で示される部分にNchトランジスタ(4)が形成されている。(a)(b)(c)のスタンダードセルのいずれでも、図の上部にNウエル領域が形成されている。なお、図1の右端部に図の凡例を示している(凡例は、他の図でも同様に示している)。
図1にレイアウト設計図が示されるスタンダードセルは、図7に示されるものと類似する。いずれもチャネル長Lは、“PchL=NchL=c”である。(a)(b)(c)の夫々のチャネル幅は、“PchW/NchW=a/b=2a/2b=3a/3b”を満たすものとなっている。ただし、図1と図7に示すスタンダードセルでは、Pchトランジスタ部分とNchトランジスタ部分のレイアウトにおいて差異が与えられている。
まず、図7(b)に示すスタンダードセルは、W=2aのPchトランジスタ(102’)が1つと、W=2bのNchトランジスタ(104’)が1つで構成されている。一方、図1(b)に示すスタンダードセルは、W=aのPchトランジスタ(2)が2つと、W=bのNchトランジスタ(4)が2つで構成されている。
更に、図7(c)に示すスタンダードセルは、W=3aのPchトランジスタ(102”)が1つと、W=3bのNchトランジスタ(104”)が1つで構成されている。一方、図1(c)に示すスタンダードセルは、W=aのPchトランジスタ(2)が3つと、W=bのNchトランジスタ(4)が3つで構成されている。なお、図7(a)のスタンダードセルと図1(a)のスタンダードセルは、同一のものである。
従って、図1(b)(c)に示すスタンダードセルでは、図1(a)に示すスタンダードセルにおける基本となる拡散領域が複数分離して形成されていることになる。
ここで、図1(a)に示すトランジスタサイズは、(例えば、図7(b)、(c)のような)これより大きいトランジスタサイズと比較して、プロセス上の変動が加わってもトランジスタ特性に影響を受けにくいサイズであると考えられる。従って、図1(b)、(c)に示すスタンダードセルのように、拡散領域をチャネル幅方向に分離すれば、トランジスタ特性がより安定することになる。よって、SPICEによるシミュレーション結果と実際のトランジスタ特性が一致しやすくなる。
なお、一般にマイクロプロセッサのデータパス部分に使用されるスタンダードセルは、セル上に何本もの配線を通すためにそもそもセルの高さは高く作られていることが多い。従って、本発明のように拡散領域を分割し分割された拡散領域の間に相応のスペースを挿入するとしても、セル全体の面積には殆ど影響しない。
本発明の第1の実施形態に係るスタンダードセルは、インバータなどの1入力のものに限定されない。図2(a)は2入力のNAND回路のレイアウト図であり、図2(b)は2入力のNOR回路のレイアウト図である。このように、2入力の回路のレイアウト設計においても本発明の第1の実施形態を利用できる。なお、図示していないが3入力以上の回路のレイアウト設計にも同様に本発明の第1の実施形態を利用できる。
[第2の実施形態]
図3(a)(b)(c)はいずれも、本発明の第2の実施形態に係るスタンダードセルのレイアウト設計図である。図3のレイアウト設計図は平面図であり、(a)(b)(c)のいずれも図1と同様にインバータを構成するものである。なお、第2の実施形態に係るスタンダードセル及びそのレイアウトは、第1の実施形態に係るスタンダードセル及びそのレイアウトと、略同一のものである。従って同一部分には同一符号を付して説明を省略し、差異を中心に説明する。
図3(a)(b)(c)はいずれも、本発明の第2の実施形態に係るスタンダードセルのレイアウト設計図である。図3のレイアウト設計図は平面図であり、(a)(b)(c)のいずれも図1と同様にインバータを構成するものである。なお、第2の実施形態に係るスタンダードセル及びそのレイアウトは、第1の実施形態に係るスタンダードセル及びそのレイアウトと、略同一のものである。従って同一部分には同一符号を付して説明を省略し、差異を中心に説明する。
図3(b)(c)に示すスタンダードセルは、図1(b)(c)に示すスタンダードセルと同様にトランジスタ部分の拡散領域が分割されている。そのことに加えて、図3(b)(c)に示すスタンダードセルでは、分離された拡散領域の間、及び、PchトランジスタとNchトランジスタの間にて、ポリシリコン領域のレイアウトに凸型形状部(16、18、14)が加えられている。また、図3(a)に示すスタンダードセルでは、PchトランジスタとNchトランジスタの間にて、ポリシリコン領域のレイアウトに凸型形状部(14)が加えられている。
図1に示すスタンダードセルの場合、ゲート部分のポリシリコン領域はコンタクト領域を除いて直線形状である。このように直線形状に長く延びたポリシリコン領域を実際にウエハ上に形成すると、直線形状の中央付近がやや細くなってしまう可能性がある。また、前述のOPC(Optical Proximity Correction)処理の内容によっては処理装置の不安定性などから、中央付近が逆に太くなってしまう可能性がある。
そこで、本発明の第2の実施形態に係るスタンダードセルのレイアウト設計では、分離された拡散領域の間、及び、PchトランジスタとNchトランジスタの間にて、ポリシリコン領域に凸型形状部(14、16、18)を加えることによって、相対的に長い直線形状のゲート・ポリシリコン領域が形成されないようにしている。
本発明の第2の実施形態に係るスタンダードセルのレイアウト設計も、インバータなどの1入力のものに限定されない。2入力以上の回路のレイアウト設計にも本発明の第2の実施形態を利用できる。図4は、第2の実施形態に係る2入力のNOR回路のレイアウト図である。
[第3の実施形態]
図5(a)(b)(c)はいずれも、本発明の第3の実施形態に係るスタンダードセルのレイアウト設計図である。図5のレイアウト設計図は平面図であり、(a)(b)(c)のいずれも図1と同様にインバータを構成するものである。なお、第3の実施形態に係るスタンダードセル及びそのレイアウトは、第2の実施形態に係るスタンダードセル及びそのレイアウトと、略同一のものである。従って同一部分には同一符号を付して説明を省略し、差異を中心に説明する。
図5(a)(b)(c)はいずれも、本発明の第3の実施形態に係るスタンダードセルのレイアウト設計図である。図5のレイアウト設計図は平面図であり、(a)(b)(c)のいずれも図1と同様にインバータを構成するものである。なお、第3の実施形態に係るスタンダードセル及びそのレイアウトは、第2の実施形態に係るスタンダードセル及びそのレイアウトと、略同一のものである。従って同一部分には同一符号を付して説明を省略し、差異を中心に説明する。
図5(a)(b)(c)に示すスタンダードセルは、図3(a)(b)(c)に示すスタンダードセルと同様に、分離された拡散領域の間、及び、PchトランジスタとNchトランジスタの間にて、ポリシリコン領域のレイアウトに凸型形状部(14、16、18)が加えられている。そのことに加えて、図5(a)(b)(c)に示すスタンダードセルでは、ゲート・ポリシリコン領域に対して、拡散領域の端部近傍において、凸型形状部(26)が加えられている。
このことにより、拡散領域(2、4)とゲート・ポリシリコン領域との相対的配置関係が、各個別のトランジスタにおいて類似のものとなる。このようなレイアウトに対してOPC処理を行うと、Pch側及びNch側の夫々のトランジスタに対して略同様な処理が行なわれやすくなる。そうすると、Pch側及びNch側の夫々のトランジスタ特性がより類似するものとなり得る。
本発明の第3の実施形態に係るスタンダードセルのレイアウト設計も、インバータなどの1入力のものに限定されない。2入力以上の回路のレイアウト設計にも本発明の第3の実施形態を利用できる。図6は、第3の実施形態に係る2入力のNOR回路のレイアウト図である。
[その他の実施形態]
以上の実施形態で説明したスタンダードセルの構造は、データパス部分のセルでなくとも適用可能である。その場合には、トランジスタ部分の分割によりセルの面積が増大する可能性が生じるが、セルの面積増大を抑制すべき必要性とトランジスタ部分の精度を上げる必要性とのバランスにより、トランジスタ部分の分割の程度を決定すればよい。なお、各レイアウトにおけるチャネル幅(図面では、a、b)の最大値は、プロセスによる変動を受けにくい限りでの最大値ということになるから、プロセスにより夫々異なることになる。
以上の実施形態で説明したスタンダードセルの構造は、データパス部分のセルでなくとも適用可能である。その場合には、トランジスタ部分の分割によりセルの面積が増大する可能性が生じるが、セルの面積増大を抑制すべき必要性とトランジスタ部分の精度を上げる必要性とのバランスにより、トランジスタ部分の分割の程度を決定すればよい。なお、各レイアウトにおけるチャネル幅(図面では、a、b)の最大値は、プロセスによる変動を受けにくい限りでの最大値ということになるから、プロセスにより夫々異なることになる。
2、102、102’、102”・・・Pchトランジスタ、4、104、104’、104”・・・Nchトランジスタ、14、16、18、26・・・凸形状部。
Claims (8)
- PチャネルトランジスタとNチャネルトランジスタが電源電極と接地電極との間でチャネル幅方向に配置されたスタンダードセルであって、
チャネル幅方向に沿って基本となる拡散領域が複数分離して形成されていることを特徴とするスタンダードセル。 - 2入力以上の入力端子を持つことを特徴とする請求項1に記載のスタンダードセル。
- ゲートのポリシリコンにおいて、Pチャネルトランジスタ又はNチャネルトランジスタの分離した拡散領域の間で、凸型形状の部分が形成されていることを特徴とする請求項1又は請求項2に記載のスタンダードセル。
- ゲートのポリシリコンにおいて、Pチャネルトランジスタ又はNチャネルトランジスタの拡散領域の端部近傍にて、凸型形状の部分が形成されていることを特徴とする請求項3に記載のスタンダードセル。
- 請求項1〜請求項4のうちのいずれか一つに記載のスタンダードセルを有する半導体装置。
- PチャネルトランジスタとNチャネルトランジスタを電源電極と接地電極との間でチャネル幅方向に配置するスタンダードセルのレイアウト設計において、
チャネル幅方向に沿って基本となる拡散領域を複数分離して配置することを特徴とするスタンダードセルのレイアウト設計方法。 - ゲートのポリシリコンに対して、Pチャネルトランジスタ又はNチャネルトランジスタの分離した拡散領域の間で、凸型形状の部分を配置することを特徴とする請求項6に記載のスタンダードセルのレイアウト設計方法。
- ゲートのポリシリコンに対して、Pチャネルトランジスタ又はNチャネルトランジスタの拡散領域の端部近傍に、凸型形状の部分を配置することを特徴とする請求項7に記載のスタンダードセルのレイアウト設計方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005121166A JP2006303099A (ja) | 2005-04-19 | 2005-04-19 | スタンダードセル構造 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005121166A JP2006303099A (ja) | 2005-04-19 | 2005-04-19 | スタンダードセル構造 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2006303099A true JP2006303099A (ja) | 2006-11-02 |
Family
ID=37471052
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2005121166A Pending JP2006303099A (ja) | 2005-04-19 | 2005-04-19 | スタンダードセル構造 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2006303099A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8527917B2 (en) | 2008-01-25 | 2013-09-03 | Ricoh Company, Ltd. | Semiconductor cell for photomask data verification and semiconductor chip |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0297064A (ja) * | 1988-10-04 | 1990-04-09 | Seiko Epson Corp | 半導体装置 |
JPH05235310A (ja) * | 1992-02-24 | 1993-09-10 | Nippon Telegr & Teleph Corp <Ntt> | ゲートアレイの基本セル |
WO2003052512A1 (fr) * | 2001-12-19 | 2003-06-26 | Sony Corporation | Appareil et procede permettant de corriger un motif de masque, procede de fabrication d'un masque et procede de fabrication d'un dispositif a semiconducteur |
-
2005
- 2005-04-19 JP JP2005121166A patent/JP2006303099A/ja active Pending
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0297064A (ja) * | 1988-10-04 | 1990-04-09 | Seiko Epson Corp | 半導体装置 |
JPH05235310A (ja) * | 1992-02-24 | 1993-09-10 | Nippon Telegr & Teleph Corp <Ntt> | ゲートアレイの基本セル |
WO2003052512A1 (fr) * | 2001-12-19 | 2003-06-26 | Sony Corporation | Appareil et procede permettant de corriger un motif de masque, procede de fabrication d'un masque et procede de fabrication d'un dispositif a semiconducteur |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8527917B2 (en) | 2008-01-25 | 2013-09-03 | Ricoh Company, Ltd. | Semiconductor cell for photomask data verification and semiconductor chip |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US20170272080A1 (en) | Circuitry and Layouts for XOR and XNOR Logic | |
US20090101940A1 (en) | Dual gate fet structures for flexible gate array design methodologies | |
JP2008118004A (ja) | 半導体集積回路 | |
KR101971327B1 (ko) | 집적 회로 배열 및 그 제조 방법 | |
US10367053B2 (en) | Apparatuses and methods for semiconductor circuit layout | |
JP2004342757A (ja) | 半導体集積回路及びその設計方法 | |
KR20030035980A (ko) | 반도체 집적 회로 및 스탠더드 셀 배치 설계 방법 | |
US10748933B2 (en) | Semiconductor device | |
US20080186059A1 (en) | Semiconductor integrated circuit | |
US8431967B2 (en) | Semiconductor device | |
JP2006073696A (ja) | スタンダードセルを用いた半導体集積回路とその設計方法 | |
US20150263039A1 (en) | Standard cell layout for logic gate | |
US20050110056A1 (en) | Efficient transistor structure | |
US20200395938A1 (en) | Multiplexer | |
JP2006303099A (ja) | スタンダードセル構造 | |
JP2006228970A (ja) | 半導体チップの設計方法 | |
US7265396B2 (en) | Semiconductor device | |
EP3863051A1 (en) | Semiconductor device | |
KR100772269B1 (ko) | Mtcmos 반도체 집적회로의 설계방법 | |
US9075947B2 (en) | Input/output cell design for thin gate oxide transistors with restricted poly gate orientation | |
US20140068535A1 (en) | System and method for configuring a transistor device using rx tuck | |
US10417368B2 (en) | Semiconductor device and layout design method thereof | |
JP2008300677A (ja) | 半導体集積回路 | |
WO2010001507A1 (ja) | 半導体集積回路装置 | |
JPH10261781A (ja) | 半導体装置及びシステム |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Effective date: 20080417 Free format text: JAPANESE INTERMEDIATE CODE: A621 |
|
A977 | Report on retrieval |
Effective date: 20101228 Free format text: JAPANESE INTERMEDIATE CODE: A971007 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20110524 |
|
A02 | Decision of refusal |
Effective date: 20111004 Free format text: JAPANESE INTERMEDIATE CODE: A02 |