WO2010001507A1 - 半導体集積回路装置 - Google Patents

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WO2010001507A1
WO2010001507A1 PCT/JP2009/000801 JP2009000801W WO2010001507A1 WO 2010001507 A1 WO2010001507 A1 WO 2010001507A1 JP 2009000801 W JP2009000801 W JP 2009000801W WO 2010001507 A1 WO2010001507 A1 WO 2010001507A1
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WO
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cell
wiring
cell boundary
boundary line
semiconductor integrated
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PCT/JP2009/000801
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池上智朗
西村英敏
中西和幸
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パナソニック株式会社
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    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
    • H—ELECTRICITY
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    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/118—Masterslice integrated circuits
    • H01L27/11803—Masterslice integrated circuits using field effect technology
    • H01L27/11807—CMOS gate arrays

Definitions

  • the present invention relates to a layout structure of a semiconductor integrated circuit effective for improving wiring pattern dimensional accuracy.
  • the optical proximity effect is a phenomenon in which the finished value of the wiring width varies depending on the distance to the adjacent wiring.
  • the optical proximity effect causes a reduction in wiring dimension accuracy. For this reason, depending on the wiring interval, the wiring width may be reduced below a specified value due to the influence of the optical proximity effect, and in some cases, there is a possibility of disconnection.
  • OPC Optical Proximity effect Correction
  • Patent Document 1 As a countermeasure for polysilicon wiring, a technique disclosed in Patent Document 1 is known. JP-A-10-32253
  • a layout design is usually performed by arranging standard cells registered in a library.
  • the distance to the adjacent wiring varies depending on the layout structure of adjacent cells.
  • the metal wiring closest to the cell boundary line after placing the cell, it is necessary to determine the distance to the adjacent wiring and then perform OPC correction. Otherwise, particularly in the process of 65 nm or less, the metal wiring closest to the cell boundary line is thinned due to the optical proximity effect, and the possibility of disconnection increases. On the other hand, when OPC correction is performed after cell placement, there is a problem that the amount of data for OPC correction increases and the OPC correction processing time also increases.
  • the present invention provides a layout of a semiconductor integrated circuit that can prevent the metal wiring near the cell boundary line from being thinned or disconnected without increasing the data amount of OPC correction and the processing time.
  • the purpose is to provide a structure.
  • the present invention includes a semiconductor integrated circuit device including first and second standard cells having cell structures different from each other and adjacent to each other at a cell boundary extending in a first direction.
  • a rectangular wiring region extending in the first direction and having no other wiring region up to the cell boundary is substantially line symmetric with respect to the cell boundary as an axis of symmetry. As such, they are arranged.
  • a rectangular wiring region in which no other wiring region exists between the cell boundary lines in other words, a wiring region closest to the cell boundary line is It arrange
  • the semiconductor integrated circuit device includes first and second standard cells having cell structures different from each other and adjacent to each other at a cell boundary extending in a first direction.
  • a rectangular wiring region extending in the first direction and having no other wiring region between the cell boundary line is asymmetric with respect to the cell boundary line as an axis of symmetry.
  • the wiring region is substantially line-symmetric with respect to the cell boundary line as an axis of symmetry when it is considered that the intervals of a predetermined length or less are connected.
  • the cell boundary lines are arranged so as to be substantially line symmetric with respect to the axis of symmetry. For this reason, with respect to the wiring region closest to the cell boundary line, the distance to the adjacent wiring is determined before placing the standard cell. Accordingly, it is possible to predict in advance the magnitude of the wiring width variation due to the optical proximity effect, and it is possible to apply OPC correction in the standard cell state. As a result, OPC correction after cell placement becomes unnecessary, the data amount of OPC correction can be reduced, and the OPC correction processing time can be shortened.
  • the present invention it is possible to prevent the metal wiring closest to the cell boundary line from being thinned or disconnected without increasing the data amount of OPC correction and the processing time.
  • FIG. 1 is a layout plan view showing the configuration of the semiconductor integrated circuit device according to the first embodiment.
  • FIG. 2 is a layout plan view showing another configuration of the semiconductor integrated circuit device according to the first embodiment.
  • FIG. 3 is a layout plan view showing another configuration of the semiconductor integrated circuit device according to the first embodiment.
  • FIG. 4 is a layout plan view showing the configuration of the semiconductor integrated circuit device according to the second embodiment.
  • FIG. 5 is a layout plan view showing another configuration of the semiconductor integrated circuit device according to the second embodiment.
  • FIG. 6 is a layout plan view showing another configuration of the semiconductor integrated circuit device according to the second embodiment.
  • FIG. 7 is a layout plan view showing the configuration of the semiconductor integrated circuit device according to the third embodiment.
  • FIG. 8 is a layout plan view showing the configuration of the semiconductor integrated circuit device according to the fourth embodiment.
  • FIG. 9 is a layout plan view showing another configuration of the semiconductor integrated circuit device according to the fourth embodiment.
  • FIG. 10 shows an example of a standard cell having a cell boundary line.
  • FIG. 11 shows an example of layout data using standard cells as shown in FIG.
  • FIG. 12 shows another example of a standard cell having a cell boundary line.
  • FIG. 13 shows an example of layout data using standard cells as shown in FIG.
  • FIG. 14 is an example of layout data using standard cells without cell boundary lines.
  • FIG. 15 is a diagram showing cell boundary lines in the layout data of FIG.
  • FIG. 1 is a layout plan view showing the configuration of the semiconductor integrated circuit device according to the first embodiment.
  • a cell A as a first standard cell and a cell B as a second standard cell are adjacent to each other at a cell boundary line F1 extending in a first direction (vertical direction in the drawing).
  • Cell A and cell B have different cell structures.
  • PMOS transistors P1, P2 and NMOS transistors N1, N2 are arranged.
  • a power supply voltage is supplied to the sources of the PMOS transistors P1 and P2 through metal wirings m3 and m4 drawn from the power supply wiring m1.
  • the drains of the PMOS transistors P1 and P2 are shared, and are connected to the drain of the NMOS transistor N1 by the metal wiring m5.
  • This metal wiring m5 constitutes the output of the cell A.
  • a ground voltage is supplied to the source of the NMOS transistor N2 through the metal wiring m6 drawn from the ground wiring m2.
  • a PMOS transistor P3 and an NMOS transistor N3 are arranged in the cell B.
  • the power supply voltage is supplied to the source of the PMOS transistor P3 through the metal wiring m7 drawn from the power supply wiring m1.
  • the drain of the PMOS transistor P3 is connected to the drain of the NMOS transistor N3 by the metal wiring m8.
  • This metal wiring m8 constitutes the output of cell B.
  • a ground voltage is supplied to the source of the NMOS transistor N3 through the metal wiring m9 drawn from the ground wiring m2.
  • the metal wirings m4, m6, extending in the same direction as the cell boundary line F1 and closest to the cell boundary line F1 (in other words, there is no other wiring region between the cell boundary line F1).
  • the rectangular wiring areas m7 and m9 are arranged so as to be substantially line symmetric with respect to the cell boundary line F1.
  • the wiring widths w1 and w3 are equal and the distances s1 and s2 to the cell boundary line F1 are equal. Further, the extending length (the range in the direction of the cell boundary line F1) is substantially equal.
  • the metal wiring m6 and the metal wiring m9 are compared, the wiring widths w2 and w4 are equal and the distances s3 and s4 to the cell boundary line F1 are equal. Further, the extending length (the range in the direction of the cell boundary line F1) is substantially equal.
  • the size of the diffusion region near the cell boundary line F1 is different between the cell A and the cell B. That is, the sides g1 and g2 on the cell boundary line F1 side of the diffusion regions d1 and d2 closest to the cell boundary line F1 in the cell A (in other words, there is no other diffusion region between the cell boundary line F1), The sides g3 and g4 on the cell boundary line F1 side of the diffusion regions d3 and d4 closest to the cell boundary line F1 in the cell B (in other words, there is no other diffusion region between the cell boundary line F1) and the cell boundary line F1
  • the boundary line F1 is not symmetrical with respect to the axis of symmetry but is asymmetrical.
  • the metal wirings m7 and m9 are formed short in accordance with the diffusion regions d3 and d4 having a small size. Therefore, the metal wirings m4 and m6 in the adjacent cell A are not line symmetric with respect to the cell boundary line F1.
  • the metal wirings m7 and m9 in the cell B are extended to be adjacent to each other.
  • the metal wirings m4 and m6 in the cell A and the cell boundary line F1 are symmetrical with each other.
  • the magnitude of the wiring width variation due to the optical proximity effect can be predicted in advance, and OPC correction can be performed in the state of the standard cell.
  • OPC correction after cell placement becomes unnecessary, the data amount of OPC correction can be reduced, and the OPC correction processing time can be shortened.
  • FIG. 2 is a layout plan view showing another configuration of the semiconductor integrated circuit device according to the present embodiment.
  • the configurations of the cell A and the cell B are the same as those in FIG.
  • the rectangular wiring areas of the metal wirings m4, m6, m7, and m9 that extend in the same direction as the cell boundary line F1 and that are closest to the cell boundary line F1 have the cell boundary line F1 as the axis of symmetry. It arrange
  • the arrangement of contacts is asymmetric with respect to the cell boundary line F1.
  • the metal wiring m4 and the metal wiring m7 are symmetrical with respect to the cell boundary line F1 by extending the extension x3 of the metal wiring m7 with respect to the contact c3 with respect to the extension x1 of the metal wiring m4 with respect to the contact c1. It is trying to become.
  • the metal wiring m6 and the metal wiring m9 are symmetrical with respect to the cell boundary line F1. I have to.
  • the 2 can also predict in advance the fluctuation of the wiring width due to the optical proximity effect with respect to the metal wiring in the vicinity of the cell boundary line F1, and can perform OPC correction in the standard cell state. For this reason, OPC correction after cell placement becomes unnecessary, the amount of data for OPC correction can be reduced, and the OPC correction processing time can be shortened.
  • the area ratio of the metal wiring layer can be increased by extending the metal wiring region, and the thickness of the metal wiring layer in the cell can be kept uniform. Also, the yield is improved by extending the extension to the contact.
  • FIG. 3 is a layout plan view showing another configuration of the semiconductor integrated circuit device according to the present embodiment.
  • the configuration of the cell A is different from that in FIG. 1, and there is no PMOS transistor P2, and both NMOS transistors N1 and N2 are connected to the PMOS transistor P1.
  • a dummy pattern D1 of metal wiring is arranged in the vicinity of the cell boundary line F1 of the cell A. Then, the rectangular wiring regions of the metal wirings D1, m6, m7, and m9 that extend in the same direction as the cell boundary line F1 and are closest to the cell boundary line F1 are substantially symmetrical with respect to the cell boundary line F1. It is arranged to be.
  • the dummy pattern D1 is usually not arranged in the cell A. Therefore, the metal wiring m7 in the adjacent cell B does not have a wiring region that is line-symmetric with respect to the cell boundary line F1. In this case, regarding the metal wiring m7, the distance to the adjacent metal wiring cannot be determined within the cell.
  • the size of the wiring width variation due to the optical proximity effect can be predicted in advance for the metal wiring m7 in the vicinity of the cell boundary F1, and the standard cell In this state, OPC correction can be applied. For this reason, OPC correction after cell placement becomes unnecessary, the amount of data for OPC correction can be reduced, and the OPC correction processing time can be shortened.
  • FIG. 4 is a layout plan view showing the configuration of the semiconductor integrated circuit device according to the second embodiment.
  • the cell A as the first standard cell and the cell B as the second standard cell are adjacent to each other at the cell boundary line F1 extending in the first direction (vertical direction in the drawing).
  • Cell A and cell B have different cell structures.
  • PMOS transistors P1, P2 and NMOS transistors N1, N2 are arranged.
  • the sources of the PMOS transistors P1 and P2 are shared, and the power supply voltage is supplied by the metal wiring m3 drawn from the power supply wiring m1.
  • the drains of the PMOS transistors P1 and P2 are connected by a metal wiring m4, and further connected to the drains of the NMOS transistors N1 and N2.
  • This metal wiring m4 constitutes the output of the cell A.
  • the sources of the NMOS transistors N1 and N2 are shared, and a ground voltage is supplied by the metal wiring m5 drawn from the ground wiring m2. With such a configuration, the cell A realizes a predetermined circuit function.
  • PMOS transistors P3 and P4 and NMOS transistors N3 and N4 are arranged.
  • the sources of the PMOS transistors P3 and P4 are shared, and the power supply voltage is supplied by the metal wiring m7 drawn from the power supply wiring m1.
  • the drain of the PMOS transistor P3 is connected to the drain of the NMOS transistor N3 by the metal wiring m6.
  • the drain of the PMOS transistor P4 is connected to the drain of the NMOS transistor N4 by the metal wiring m8.
  • This metal wiring m8 constitutes the output of cell B.
  • the sources of the NMOS transistors N3 and N4 are shared, and a ground voltage is supplied by the metal wiring m9 drawn from the ground wiring m2. With such a configuration, the cell B realizes a predetermined circuit function.
  • the metal wiring m4 has a rectangular wiring region (a portion surrounded by a broken line) M1 having a side e1 near the cell boundary F1 as one side and a rectangular having a side e2 near the cell boundary F1 as a side.
  • the metal wiring m6 is close to the rectangular wiring region (a portion surrounded by a broken line) M3 having a side e3 close to the cell boundary F1 as one side and the cell boundary F1.
  • a rectangular wiring region (a portion surrounded by a broken line) M4 having the side e4 as one side.
  • the wiring areas M1, M2, M3, and M4 are rectangular wiring areas that are closest to the cell boundary line F1, in other words, no other wiring areas exist between the cell boundary line F1.
  • the rectangular wiring regions M1, M2, M3, and M4 that extend in the same direction as the cell boundary line F1 and are closest to the cell boundary line F1 are substantially lined with the cell boundary line F1 as the symmetry axis. They are arranged so as to be symmetrical.
  • the length (that is, the length of the sides e1 and e3) extending in the direction of the cell boundary line F1 is substantially equal to the range.
  • the respective wiring widths w2 and w4 are equal, and the respective distances s3 and s4 to the cell boundary line F1 are equal.
  • the length (that is, the length of the sides e2 and e4) extending in the direction of the cell boundary line F1 is substantially equal to the range.
  • the magnitude of the wiring width variation due to the optical proximity effect can be predicted in advance, and OPC correction can be performed in the state of the standard cell. For this reason, OPC correction after cell placement becomes unnecessary, the amount of data for OPC correction can be reduced, and the OPC correction processing time can be shortened.
  • FIG. 5 is a layout plan view showing another configuration of the semiconductor integrated circuit device according to the present embodiment.
  • the configuration of the cell A is different from that in FIG. 4, and there is no PMOS transistor P2, and both NMOS transistors N1 and N2 are connected to the PMOS transistor P2.
  • a dummy pattern D1 of metal wiring is arranged in the vicinity of the cell boundary line F1 of the cell A.
  • the rectangular wiring region of the metal wiring D1 and the wiring regions M2, M3, and M4 that extend in the same direction as the cell boundary line F1 and that are closest to the cell boundary line F1 are substantially formed with the cell boundary line F1 as the axis of symmetry. Are arranged in line symmetry.
  • the dummy pattern D1 is usually not arranged in the cell A. Therefore, the wiring region M3 in the adjacent cell B does not have a wiring region that is line symmetric with respect to the cell boundary line F1. In this case, with respect to the wiring region M3, the distance to the adjacent metal wiring cannot be determined within the cell.
  • FIG. 6 is a layout plan view showing another configuration of the semiconductor integrated circuit device according to the present embodiment.
  • the configurations of cell A and cell B are different from those in FIG.
  • the rectangular wiring region of the dummy pattern D1 the rectangular wiring region M2 of the metal wiring m5, and the metal wiring m6 that extend in the same direction as the cell boundary line F1 and are closest to the cell boundary line F1.
  • the rectangular wiring region M3 and the rectangular wiring region M4 of the metal wiring m8 are arranged so as to be substantially line symmetric with respect to the cell boundary line F1.
  • the magnitude of the wiring width variation due to the optical proximity effect can be predicted in advance, and OPC correction can be performed in the state of the standard cell. For this reason, OPC correction after cell placement becomes unnecessary, the amount of data for OPC correction can be reduced, and the OPC correction processing time can be shortened.
  • FIG. 7 is a layout plan view showing the configuration of the semiconductor integrated circuit device according to the third embodiment.
  • the cell A as the first standard cell and the cell B as the second standard cell are adjacent to each other at the cell boundary line F1 extending in the first direction (vertical direction in the drawing).
  • Cell A and cell B have different cell structures.
  • PMOS transistors P1, P2 and NMOS transistors N1, N2 are arranged.
  • the sources of the PMOS transistors P1 and P2 are supplied with the power supply voltage by the metal wirings m3 and m4 drawn from the power supply wiring m1.
  • the drains of the PMOS transistors P1 and P2 are shared, and are connected to the drain of the NMOS transistor N1 by the metal wiring m5.
  • This metal wiring m5 constitutes the output of the cell A.
  • the source of the NMOS transistor N2 is supplied with the ground voltage by the metal wiring m6 drawn from the ground wiring m2. With such a configuration, the cell A realizes a predetermined circuit function.
  • a PMOS transistor P3 and an NMOS transistor N3 are arranged in the cell B.
  • a power supply voltage is supplied to the source of the PMOS transistor P3 through a metal wiring m7 drawn from the power supply wiring m1.
  • the drain of the PMOS transistor P3 is connected to the drain of the NMOS transistor N3 by the metal wiring m8.
  • This metal wiring m8 constitutes the output of cell B.
  • the source of the NMOS transistor N3 is supplied with the ground voltage by the metal wiring m9 drawn from the ground wiring m2.
  • dummy patterns D1 and D2 are arranged between the metal wirings m4 and m6 that are closest to the cell boundary line F1.
  • dummy patterns D3 and D4 are arranged between the metal wirings m7 and m9 closest to the cell boundary line F1. That is, in the configuration of FIG. 7, the metal wirings m4 and m6 and the dummy pattern D1 in the cell A are used as the rectangular wiring area closest to the cell boundary line F1 (no other wiring area exists until the cell boundary line F1).
  • D2 in the cell B metal wirings m7, m9 and dummy patterns D3, D4 are arranged, respectively.
  • the widths w5 of the dummy patterns D1, D2, D3, and D4 are equal, and the distances s1, s2, s3, and s4 to the cell boundary line F1 are also equal.
  • the metal wirings m4 and m6 and the dummy patterns D1 and D2 in the cell A, and the metal wirings m7 and m9 and the dummy patterns D3 and D4 in the cell B are substantially lined with respect to the cell boundary line F1. They are arranged so as to be symmetrical.
  • the magnitude of the wiring width variation due to the optical proximity effect can be predicted in advance, and OPC correction can be performed in the state of the standard cell. For this reason, OPC correction after cell placement becomes unnecessary, the amount of data for OPC correction can be reduced, and the OPC correction processing time can be shortened.
  • the area of the metal wiring can be increased by arranging the dummy pattern, the area ratio of the metal wiring layer can be adjusted, the film thickness of the metal wiring layer in the cell is kept uniform, Yield can be improved.
  • the dummy patterns D1, D2, D3, and D4 may be metal wirings for configuring input / output terminals.
  • the rectangular wiring region closest to the cell boundary line in two adjacent cells is lined with respect to the cell boundary line so that the magnitude of the wiring width variation due to the optical proximity effect can be predicted in advance. They were arranged so as to be symmetrical.
  • a rectangular wiring area that extends in the same direction as the cell boundary line and does not have any other wiring area between the cell boundary line is asymmetrical with respect to the cell boundary line as an axis of symmetry. It has become. Then, when it is considered that an interval of a predetermined length or less is connected, these wiring regions are substantially line symmetric with respect to the cell boundary line as an axis of symmetry.
  • the predetermined length here is a length of an interval that can be regarded as being substantially connected in terms of the optical proximity effect.
  • the wiring region is substantially line-symmetric with respect to the cell boundary line. Will be placed. Therefore, as in the above-described embodiments, the magnitude of the wiring width variation due to the optical proximity effect can be predicted in advance, and OPC correction can be performed in the standard cell state.
  • FIG. 8 is a layout plan view showing the configuration of the semiconductor integrated circuit device according to the fourth embodiment.
  • the cell A as the first standard cell and the cell B as the second standard cell are adjacent to each other at the cell boundary line F1 extending in the first direction (vertical direction in the drawing).
  • the configurations of the cell A and the cell B are almost the same as those in FIG.
  • the metal wirings m7 and m9 in the cell B are extended longer, and only one dummy pattern (dummy pattern D3) is arranged between them.
  • the interval t between the wiring areas is set to a predetermined length or less so that the wiring areas can be considered to be connected in terms of the optical proximity effect.
  • the interval t is smaller than the wiring width w.
  • the wiring regions X1 and X2 are substantially line symmetric with respect to the cell boundary line F1. That is, the wiring regions X1 and X2 both have a width w and the distance to the cell boundary line F1 is s.
  • the dummy patterns D1, D2, and D3 may be metal wirings for configuring input / output terminals.
  • the dummy patterns D1, D2, and D3 may be connected to any one of the metal wirings m4, m6, m7, and m9.
  • the substantial wiring regions X1 and X2 are formed over the entire cells A and B in the first direction, but may be formed in a part thereof.
  • FIG. 9 is a layout plan view showing another configuration of the semiconductor integrated circuit device according to the present embodiment.
  • the configurations of the cell A and the cell B are the same as those in FIG.
  • the substantial wiring regions X3 and X4 extending in the first direction and having no other wiring region between the cell boundary line F1 are substantially formed with the cell boundary line F1 as the axis of symmetry. It is formed so as to be symmetrical with respect to the line. That is, the widths of the wiring regions X3 and X4 are both w, and the distance to the cell boundary line F1 is both s.
  • the wiring regions X3 and X4 are formed in a part of the cell A and the cell B in the first direction.
  • the dummy patterns D1 and D2 are arranged at the interval t, and in the wiring area X4, the metal wiring m7 is arranged.
  • the wiring regions of the metal wirings m6 and m9 are also arranged so as to be line symmetric with respect to the cell boundary line F1.
  • the wiring region is substantially line-symmetric with respect to the cell boundary line.
  • the width, the distance to the cell boundary line, and the extending length are substantially equal. Is the case.
  • substantially equal means that a difference that does not cause a difference in influence on adjacent wirings is allowed in view of the optical proximity effect.
  • layout design is generally performed by arranging standard cells registered in a library.
  • Each standard cell has various logic functions such as an inverter, NAND, NOR, and flip-flop.
  • Standard cell layout data usually includes a cell boundary, as in cell X shown in FIG.
  • layout data is created by arranging each cell (cell X, Y, Z) so that the cell boundary line touches.
  • the cell boundary line is virtual at the time of layout design and does not exist in the final semiconductor integrated circuit. Therefore, in the standard cell layout data, it is not always necessary to provide a cell boundary line at a position as shown in FIG.
  • the cell boundary line may be set outside of FIG. 10, and adjacent cells may be overlapped and arranged as shown in FIG.
  • the cell boundary line is located at the positions X1 and X2 of the cell boundary line of the standard cell itself.
  • adjacent cells are arranged so as to overlap each other, and the cell boundary line of the standard cell is located in the adjacent cell.
  • the cell boundary line it is assumed that there is a cell boundary line at positions Y1 and Y2 between the cell boundary lines of the standard cell itself.
  • the cell boundary line is at positions Z1 and Z2.
  • a block that realizes one logical function in the semiconductor integrated circuit device is regarded as one standard cell.
  • a block realizing a logic function refers to a circuit block having various logic functions such as an inverter, NAND, NOR, and flip-flop. Then, it is considered that there is a cell boundary line at the boundary where the blocks realizing the logical function are adjacent to each other.
  • the signal line wiring is not connected to other standard cells in the wiring layer and is independent.
  • the cell lines X, Y, and Z arranged adjacent to each other are independent of each other in signal line wiring, and no signal line is connected between the cells.
  • the power supply wiring is connected between the cells. That is, the boundary of the standard cell, that is, the position of the cell boundary line can be recognized by looking at the configuration of the signal line in the cell.
  • the signal line wiring for connecting the cells is usually formed in a wiring layer above the signal line wiring in the cell.
  • the present invention it is possible to prevent the metal wiring closest to the cell boundary line from being thinned or disconnected without increasing the amount of OPC correction data and processing time. This is useful for improving the yield of semiconductor integrated circuits, reducing costs, and shortening the development period.

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Abstract

　ＯＰＣ補正のデータ量や処理時間の増大を伴うことなく、セル境界線に近いメタル配線の細りや断線を防止可能な半導体集積回路のレイアウト構造を提供する。セルＡとセルＢは、セル境界線（Ｆ１）において隣接している。セル境界線（Ｆ１）までの間に他の配線領域が存在しない、メタル配線（ｍ４，ｍ６，ｍ７，ｍ９）の配線領域は、セル境界線（Ｆ１）を対称軸として実質的に線対称になるように、配置されている。一方、拡散領域のセル境界線（Ｆ１）側の辺（ｇ１，ｇ２，ｇ３，ｇ４）は、セル境界線（Ｆ１）に対して非対称である。

Description

半導体集積回路装置
　本発明は、配線パターン寸法精度の向上に対して有効な半導体集積回路のレイアウト構造に関するものである。
　微細化により配線幅の縮小化が進むに従い、光近接効果によって生じる配線幅の変動が無視できなくなっている。光近接効果とは、配線幅の仕上がり値が、近接する配線までの距離によって変動する現象である。光近接効果は、配線寸法の精度低下を招く。このため、配線間隔によっては、光近接効果の影響に起因して配線幅が規定値よりも縮小されてしまい、場合によっては断線する可能性がある。
　そこで、ＯＰＣ（Optical Proximity effect Correction）による光近接効果の影響に対する補正が不可欠になっている。ＯＰＣとは、配線間隔によって生ずる配線幅の変動量を予測し、その変動量を相殺するように補正し、配線の仕上がり幅を一定に保持する技術である。
　例えばポリシリコン配線の対策については、特許文献１に開示された技術が知られている。
特開平１０－３２２５３号公報
　半導体集積回路の設計では、通常、ライブラリに登録されたスタンダードセルを配置することによって、レイアウト設計を行っている。この場合、あるセルのセル境界線に最も近いメタル配線に関しては、近接する配線までの距離は、隣接配置されたセルのレイアウト構造によって、異なることになる。
　したがって、セル境界線に最も近いメタル配線に関しては、セルを配置した後に、近接する配線までの距離を確定させてから、ＯＰＣ補正を行う必要がある。そうしないと、特に６５ｎｍ以細のプロセスにおいて、セル境界線に最も近いメタル配線に関して光近接効果に起因して細りが生じ、断線する可能性が高まる。一方、セル配置後にＯＰＣ補正を行う場合には、ＯＰＣ補正のデータ量が増大するとともに、ＯＰＣ補正処理時間も長くなってしまう、という問題が生じる。
　前記の問題に鑑み、本発明は、ＯＰＣ補正のデータ量や処理時間の増大を伴うことなく、セル境界線に近いメタル配線の細りや断線を未然に防ぐことを可能にする半導体集積回路のレイアウト構造を提供することを目的とする。
　本発明は、半導体集積回路装置として、セル構造が互いに異なっており、かつ、第１の方向に延びるセル境界線において隣接する第１および第２のスタンダードセルを備え、前記第１および第２のスタンダードセルにおいて、前記第１の方向に延び、かつ、前記セル境界線までの間に他の配線領域が存在しない矩形の配線領域が、前記セル境界線を対称軸として実質的に線対称になるように、配置されているものである。
　本発明によると、隣接する第１および第２のスタンダードセルにおいて、セル境界線までの間に他の配線領域が存在しない矩形の配線領域、言い換えると、セル境界線に最も近い配線領域が、セル境界線を対称軸として実質的に線対称になるように、配置されている。このため、セル境界線に最も近い配線領域に関して、近接する配線までの距離が、スタンダードセルを配置する前に、確定することになる。したがって、光近接効果による配線幅変動の大きさを予め予測することができ、スタンダードセルの状態でＯＰＣ補正をかけておくことができる。この結果、セル配置後のＯＰＣ補正が不要となり、ＯＰＣ補正のデータ量が削減できるとともに、ＯＰＣ補正処理時間を短縮することができる。
　また、本発明は、半導体集積回路装置として、セル構造が互いに異なっており、かつ、第１の方向に延びるセル境界線において隣接する第１および第２のスタンダードセルを備え、前記第１および第２のスタンダードセルにおいて、前記第１の方向に延び、かつ、前記セル境界線までの間に他の配線領域が存在しない矩形の配線領域が、前記セル境界線を対称軸として非対称になっており、所定長以下の間隔をつながっているものとみなしたとき、前記配線領域が、前記セル境界線を対称軸として実質的に線対称になっているものである。
　本発明によると、隣接する第１および第２のスタンダードセルにおいて、セル境界線までの間に他の配線領域が存在しない配線領域が、所定長以下の間隔をつながっているものとみなしたとき、セル境界線を対称軸として実質的に線対称になるように、配置されている。このため、セル境界線に最も近い配線領域に関して、近接する配線までの距離が、スタンダードセルを配置する前に、確定することになる。したがって、光近接効果による配線幅変動の大きさを予め予測することができ、スタンダードセルの状態でＯＰＣ補正をかけておくことができる。この結果、セル配置後のＯＰＣ補正が不要となり、ＯＰＣ補正のデータ量が削減できるとともに、ＯＰＣ補正処理時間を短縮することができる。
　以上のように本発明によると、ＯＰＣ補正のデータ量や処理時間の増大を伴うことなく、セル境界線に最も近いメタル配線の細りや断線を未然に防ぐことができる。
図１は、第１の実施形態に係る半導体集積回路装置の構成を示すレイアウト平面図である。 図２は、第１の実施形態に係る半導体集積回路装置の他の構成を示すレイアウト平面図である。 図３は、第１の実施形態に係る半導体集積回路装置の他の構成を示すレイアウト平面図である。 図４は、第２の実施形態に係る半導体集積回路装置の構成を示すレイアウト平面図である。 図５は、第２の実施形態に係る半導体集積回路装置の他の構成を示すレイアウト平面図である。 図６は、第２の実施形態に係る半導体集積回路装置の他の構成を示すレイアウト平面図である。 図７は、第３の実施形態に係る半導体集積回路装置の構成を示すレイアウト平面図である。 図８は、第４の実施形態に係る半導体集積回路装置の構成を示すレイアウト平面図である。 図９は、第４の実施形態に係る半導体集積回路装置の他の構成を示すレイアウト平面図である。 図１０は、セル境界線を備えたスタンダードセルの例である。 図１１は、図１０のようなスタンダードセルを用いたレイアウトデータの例である。 図１２は、セル境界線を備えたスタンダードセルの他の例である。 図１３は、図１２のようなスタンダードセルを用いたレイアウトデータの例である。 図１４は、セル境界線のないスタンダードセルを用いたレイアウトデータの例である。 図１５は、図１４のレイアウトデータにおけるセル境界線を示す図である。
符号の説明
Ｆ１　セル境界線
ｍ１　電源配線
ｍ２　接地配線
ｍ４，ｍ６，ｍ７，ｍ９　メタル配線
Ｄ１，Ｄ２，Ｄ３，Ｄ４　ダミーパターン
ｄ１，ｄ２，ｄ３，ｄ４　拡散領域
ｇ１，ｇ２，ｇ３，ｇ４　拡散領域の辺
ｃ１，ｃ２，ｃ３，ｃ４　コンタクト
Ｍ１，Ｍ２，Ｍ３，Ｍ４　配線領域
Ｘ１，Ｘ２，Ｘ３，Ｘ４　実質的な配線領域
ｔ　配線領域の間隔
　以下、本発明の実施の形態について、図面を参照して説明する。
　（第１の実施形態）
　図１は第１の実施形態に係る半導体集積回路装置の構成を示すレイアウト平面図である。図１の構成では、第１のスタンダードセルとしてのセルＡおよび第２のスタンダードセルとしてのセルＢが、第１の方向（図における縦方向）に延びるセル境界線Ｆ１において隣接している。
　セルＡとセルＢとは、セル構造が互いに異なっている。セルＡには、ＰＭＯＳトランジスタＰ１，Ｐ２とＮＭＯＳトランジスタＮ１，Ｎ２とが配置されている。ＰＭＯＳトランジスタＰ１，Ｐ２のソースには電源配線ｍ１から引き出されたメタル配線ｍ３，ｍ４により電源電圧が供給される。ＰＭＯＳトランジスタＰ１，Ｐ２のドレインは共有されており、メタル配線ｍ５によってＮＭＯＳトランジスタＮ１のドレインと接続されている。このメタル配線ｍ５はセルＡの出力を構成する。ＮＭＯＳトランジスタＮ２のソースには接地配線ｍ２から引き出されたメタル配線ｍ６により接地電圧が供給される。このような構成により、セルＡは所定の回路機能を実現する。
　同様に、セルＢには、ＰＭＯＳトランジスタＰ３とＮＭＯＳトランジスタＮ３とが配置されている。ＰＭＯＳトランジスタＰ３のソースに電源配線ｍ１から引き出されたメタル配線ｍ７により電源電圧が供給される。ＰＭＯＳトランジスタＰ３のドレインはメタル配線ｍ８によってＮＭＯＳトランジスタＮ３のドレインと接続されている。このメタル配線ｍ８はセルＢの出力を構成する。ＮＭＯＳトランジスタＮ３のソースには接地配線ｍ２から引き出されたメタル配線ｍ９により接地電圧が供給される。このような構成により、セルＢも所定の回路機能を実現する。
　ここで、セル境界線Ｆ１の近傍の配線領域に着目する。本実施形態では、セル境界線Ｆ１と同じ方向に延び、かつ、セル境界線Ｆ１に最も近い（言い換えると、セル境界線Ｆ１までの間に他の配線領域が存在しない）メタル配線ｍ４，ｍ６，ｍ７，ｍ９の矩形の配線領域が、セル境界線Ｆ１を対称軸として実質的に線対称になるように、配置されている。
　すなわち、メタル配線ｍ４とメタル配線ｍ７とを対比したとき、それぞれの配線幅ｗ１，ｗ３が等しく、セル境界線Ｆ１までのそれぞれの距離ｓ１，ｓ２が等しい。また、延びる長さ（セル境界線Ｆ１の方向における範囲）が実質的に等しい。また、メタル配線ｍ６とメタル配線ｍ９とを対比したとき、それぞれの配線幅ｗ２，ｗ４が等しく、セル境界線Ｆ１までのそれぞれの距離ｓ３，ｓ４が等しい。また、延びる長さ（セル境界線Ｆ１の方向における範囲）が実質的に等しい。
　図１の構成では、セル境界線Ｆ１に近い拡散領域のサイズが、セルＡとセルＢとで異なっている。すなわち、セルＡにおけるセル境界線Ｆ１に最も近い（言い換えると、セル境界線Ｆ１までの間に他の拡散領域が存在しない）拡散領域ｄ１，ｄ２のセル境界線Ｆ１側の辺ｇ１，ｇ２と、セルＢにおけるセル境界線Ｆ１に最も近い（言い換えると、セル境界線Ｆ１までの間に他の拡散領域が存在しない）拡散領域ｄ３，ｄ４のセル境界線Ｆ１側の辺ｇ３，ｇ４とが、セル境界線Ｆ１を対称軸として線対称でなく、非対称になっている。
　このような構成では、従来の手法によると通常、セルＢにおいて、メタル配線ｍ７，ｍ９は、小さいサイズの拡散領域ｄ３，ｄ４に合わせて、短く形成されることになる。したがって、隣接するセルＡにおけるメタル配線ｍ４，ｍ６とは、セル境界線Ｆ１に関して線対称にはならない。
　ところが本実施形態では、セル境界線Ｆ１に近い拡散領域のサイズがセルＡとセルＢとで異なっているにもかかわらず、セルＢにおけるメタル配線ｍ７，ｍ９を長く延ばして構成することによって、隣接するセルＡにおけるメタル配線ｍ４，ｍ６と、セル境界線Ｆ１に関して線対称になるようにしている。
　これにより、セル境界線Ｆ１近傍のメタル配線に関して、光近接効果による配線幅変動の大きさを予め予測することができ、スタンダードセルの状態でＯＰＣ補正をかけておくことができる。この結果、セル配置後のＯＰＣ補正が不要となり、ＯＰＣ補正のデータ量が削減できるとともに、ＯＰＣ補正処理時間を短縮することができる。
　図２は本実施形態に係る半導体集積回路装置の他の構成を示すレイアウト平面図である。図２において、セルＡおよびセルＢの構成は、図１と同様である。そして図１と同様に、セル境界線Ｆ１と同じ方向に延び、かつ、セル境界線Ｆ１に最も近いメタル配線ｍ４，ｍ６，ｍ７，ｍ９の矩形の配線領域が、セル境界線Ｆ１を対称軸として実質的に線対称になるように、配置されている。一方、これら矩形の配線領域において、コンタクトの配置が、セル境界線Ｆ１に対して非対称になっている。
　図２の構成では、コンタクトｃ１に対するメタル配線ｍ４のエクステンションｘ１に対して、コンタクトｃ３に対するメタル配線ｍ７のエクステンションｘ３を延ばすことによって、メタル配線ｍ４とメタル配線ｍ７とがセル境界線Ｆ１に関して線対称になるようにしている。また同様に、コンタクトｃ２に対するメタル配線ｍ６のエクステンションｘ２に対して、コンタクトｃ４に対するメタル配線ｍ９のエクステンションｘ４を延ばすことによって、メタル配線ｍ６とメタル配線ｍ９とがセル境界線Ｆ１に関して線対称になるようにしている。
　図２の構成によっても、セル境界線Ｆ１近傍のメタル配線に関して、光近接効果による配線幅変動の大きさを予め予測することができ、スタンダードセルの状態でＯＰＣ補正をかけておくことができる。このため、セル配置後のＯＰＣ補正が不要となり、ＯＰＣ補正のデータ量が削減できるとともに、ＯＰＣ補正処理時間を短縮することができる。
　さらに、メタル配線の領域を伸張することによってメタル配線層の面積率を上げることができ、セル内でのメタル配線層の膜厚を均一に保つことができる。また、コンタクトに対するエクステンションを延ばすことによって、歩留まりが向上する。
　図３は本実施形態に係る半導体集積回路装置の他の構成を示すレイアウト平面図である。図３において、セルＡの構成は、図１と異なっており、ＰＭＯＳトランジスタＰ２がなく、ＮＭＯＳトランジスタＮ１，Ｎ２がともにＰＭＯＳトランジスタＰ１と接続されている。
　図３の構成では、セルＡのセル境界線Ｆ１近傍に、メタル配線のダミーパターンＤ１が配置されている。そして、セル境界線Ｆ１と同じ方向に延び、かつ、セル境界線Ｆ１に最も近いメタル配線Ｄ１，ｍ６，ｍ７，ｍ９の矩形の配線領域が、セル境界線Ｆ１を対称軸として実質的に線対称になるように、配置されている。
　従来の手法によると通常、セルＡにおいて、ダミーパターンＤ１は配置されていない。したがって、隣接するセルＢにおけるメタル配線ｍ７には、セル境界線Ｆ１に関して線対称になる配線領域が存在しないことになる。この場合、メタル配線ｍ７に関して、近接するメタル配線までの距離をセル内で確定することができない。
　すなわち、図３のようにダミーパターンＤ１をセルＡに配置することによって、セル境界線Ｆ１近傍のメタル配線ｍ７に関して、光近接効果による配線幅変動の大きさを予め予測することができ、スタンダードセルの状態でＯＰＣ補正をかけておくことができる。このため、セル配置後のＯＰＣ補正が不要となり、ＯＰＣ補正のデータ量が削減できるとともに、ＯＰＣ補正処理時間を短縮することができる。
　（第２の実施形態）
　図４は第２の実施形態に係る半導体集積回路装置の構成を示すレイアウト平面図である。図４の構成では、第１のスタンダードセルとしてのセルＡおよび第２のスタンダードセルとしてのセルＢが、第１の方向（図における縦方向）に延びるセル境界線Ｆ１において隣接している。
　セルＡとセルＢとは、セル構造が互いに異なっている。セルＡには、ＰＭＯＳトランジスタＰ１，Ｐ２とＮＭＯＳトランジスタＮ１，Ｎ２とが配置されている。ＰＭＯＳトランジスタＰ１，Ｐ２のソースは共有されており、電源配線ｍ１から引き出されたメタル配線ｍ３により電源電圧が供給される。ＰＭＯＳトランジスタＰ１，Ｐ２のドレインはメタル配線ｍ４で接続され、さらにＮＭＯＳトランジスタＮ１，Ｎ２のドレインと接続されている。このメタル配線ｍ４はセルＡの出力を構成する。ＮＭＯＳトランジスタＮ１，Ｎ２のソースは共有されており、接地配線ｍ２から引き出されたメタル配線ｍ５により接地電圧が供給される。このような構成により、セルＡは所定の回路機能を実現する。
　同様に、セルＢには、ＰＭＯＳトランジスタＰ３，Ｐ４とＮＭＯＳトランジスタＮ３，Ｎ４とが配置されている。ＰＭＯＳトランジスタＰ３，Ｐ４のソースは共有されており、電源配線ｍ１から引き出されたメタル配線ｍ７により電源電圧が供給される。ＰＭＯＳトランジスタＰ３のドレインはメタル配線ｍ６によってＮＭＯＳトランジスタＮ３のドレインと接続されている。ＰＭＯＳトランジスタＰ４のドレインはメタル配線ｍ８によってＮＭＯＳトランジスタＮ４のドレインと接続されている。このメタル配線ｍ８はセルＢの出力を構成する。ＮＭＯＳトランジスタＮ３，Ｎ４のソースは共有されており、接地配線ｍ２から引き出されたメタル配線ｍ９により接地電圧が供給される。このような構成により、セルＢは所定の回路機能を実現する。
　セルＡにおいて、メタル配線ｍ４は、セル境界線Ｆ１に近い辺ｅ１を一辺とする矩形の配線領域（破線で囲まれた部分）Ｍ１と、セル境界線Ｆ１に近い辺ｅ２を一辺とする矩形の配線領域（破線で囲まれた部分）Ｍ２とを含む。また、セルＢにおいてもセルＡと同様に、メタル配線ｍ６は、セル境界線Ｆ１に近い辺ｅ３を一辺とする矩形の配線領域（破線で囲まれた部分）Ｍ３と、セル境界線Ｆ１に近い辺ｅ４を一辺とする矩形の配線領域（破線で囲まれた部分）Ｍ４とを含む。配線領域Ｍ１，Ｍ２，Ｍ３，Ｍ４は、セル境界線Ｆ１に最も近い、言い換えると、セル境界線Ｆ１までの間に他の配線領域が存在しない、矩形の配線領域である。
　そして本実施形態では、セル境界線Ｆ１と同じ方向に延び、かつ、セル境界線Ｆ１に最も近い矩形の配線領域Ｍ１，Ｍ２，Ｍ３，Ｍ４が、セル境界線Ｆ１を対称軸として実質的に線対称になるように、配置されている。
　すなわち、配線領域Ｍ１と配線領域Ｍ３とを対比したとき、それぞれの配線幅ｗ１，ｗ３が等しく、セル境界線Ｆ１までのそれぞれの距離ｓ１，ｓ２が等しい。また、セル境界線Ｆ１の方向に延びる長さ（すなわち辺ｅ１，ｅ３の長さ）と範囲が実質的に等しい。また、配線領域Ｍ２と配線領域Ｍ４とを対比したとき、それぞれの配線幅ｗ２，ｗ４が等しく、セル境界線Ｆ１までのそれぞれの距離ｓ３，ｓ４が等しい。また、セル境界線Ｆ１の方向に延びる長さ（すなわち辺ｅ２，ｅ４の長さ）と範囲が実質的に等しい。
　これにより、セル境界線Ｆ１近傍のメタル配線に関して、光近接効果による配線幅変動の大きさを予め予測することができ、スタンダードセルの状態でＯＰＣ補正をかけておくことができる。このため、セル配置後のＯＰＣ補正が不要となり、ＯＰＣ補正のデータ量が削減できるとともに、ＯＰＣ補正処理時間を短縮することができる。
　図５は本実施形態に係る半導体集積回路装置の他の構成を示すレイアウト平面図である。図５において、セルＡの構成は、図４と異なっており、ＰＭＯＳトランジスタＰ２がなく、ＮＭＯＳトランジスタＮ１，Ｎ２がともにＰＭＯＳトランジスタＰ２と接続されている。
　図５の構成では、セルＡのセル境界線Ｆ１近傍に、メタル配線のダミーパターンＤ１が配置されている。そして、セル境界線Ｆ１と同じ方向に延び、かつ、セル境界線Ｆ１に最も近い、メタル配線Ｄ１の矩形の配線領域および配線領域Ｍ２，Ｍ３，Ｍ４が、セル境界線Ｆ１を対称軸として実質的に線対称になるように、配置されている。
　従来の手法によると通常、セルＡにおいて、ダミーパターンＤ１は配置されていない。したがって、隣接するセルＢにおける配線領域Ｍ３は、セル境界線Ｆ１に対して線対称となる配線領域が存在しないことになる。この場合、配線領域Ｍ３に関して、近接するメタル配線までの距離をセル内で確定することができない。
　すなわち、図５のようにダミーパターンＤ１をセルＡに配置することによって、セル境界線Ｆ１近傍のメタル配線ｍ６の配線領域Ｍ３に関して、光近接効果による配線幅変動の大きさを予め予測することができ、スタンダードセルの状態でＯＰＣ補正をかけておくことができる。このため、セル配置後のＯＰＣ補正が不要となり、ＯＰＣ補正のデータ量が削減できるとともに、ＯＰＣ補正処理時間を短縮することができる。
　図６は本実施形態に係る半導体集積回路装置の他の構成を示すレイアウト平面図である。図６において、セルＡおよびセルＢの構成は、図４と異なっている。
　そして図６の構成においても、セル境界線Ｆ１と同じ方向に延び、かつ、セル境界線Ｆ１に最も近い、ダミーパターンＤ１の矩形の配線領域、メタル配線ｍ５の矩形の配線領域Ｍ２、メタル配線ｍ６の矩形の配線領域Ｍ３、およびメタル配線ｍ８の矩形の配線領域Ｍ４が、セル境界線Ｆ１を対称軸として実質的に線対称になるように、配置されている。
　これにより、セル境界線Ｆ１近傍のメタル配線に関して、光近接効果による配線幅変動の大きさを予め予測することができ、スタンダードセルの状態でＯＰＣ補正をかけておくことができる。このため、セル配置後のＯＰＣ補正が不要となり、ＯＰＣ補正のデータ量が削減できるとともに、ＯＰＣ補正処理時間を短縮することができる。
　（第３の実施形態）
　図７は第３の実施形態に係る半導体集積回路装置の構成を示すレイアウト平面図である。図７の構成では、第１のスタンダードセルとしてのセルＡおよび第２のスタンダードセルとしてのセルＢが、第１の方向（図における縦方向）に延びるセル境界線Ｆ１において隣接している。
　セルＡとセルＢとは、セル構造が互いに異なっている。セルＡには、ＰＭＯＳトランジスタＰ１，Ｐ２とＮＭＯＳトランジスタＮ１，Ｎ２とが配置されている。ＰＭＯＳトランジスタＰ１，Ｐ２のソースは電源配線ｍ１から引き出されたメタル配線ｍ３，ｍ４により電源電圧が供給される。ＰＭＯＳトランジスタＰ１，Ｐ２のドレインは共有されており、メタル配線ｍ５によってＮＭＯＳトランジスタＮ１のドレインと接続されている。このメタル配線ｍ５はセルＡの出力を構成する。ＮＭＯＳトランジスタＮ２のソースは接地配線ｍ２から引き出されたメタル配線ｍ６により接地電圧が供給される。このような構成により、セルＡは所定の回路機能を実現する。
　同様に、セルＢには、ＰＭＯＳトランジスタＰ３とＮＭＯＳトランジスタＮ３とが配置されている。ＰＭＯＳトランジスタＰ３のソースには電源配線ｍ１から引き出されたメタル配線ｍ７により電源電圧が供給される。ＰＭＯＳトランジスタＰ３のドレインはメタル配線ｍ８によってＮＭＯＳトランジスタＮ３のドレインと接続されている。このメタル配線ｍ８はセルＢの出力を構成する。ＮＭＯＳトランジスタＮ３のソースは接地配線ｍ２から引き出されたメタル配線ｍ９により接地電圧が供給される。このような構成により、セルＢは所定の回路機能を実現する。
　また、セルＡにおいて、セル境界線Ｆ１に最も近いメタル配線ｍ４，ｍ６の間にダミーパターンＤ１，Ｄ２が配置されている。同様にセルＢにおいても、セル境界線Ｆ１に最も近いメタル配線ｍ７，ｍ９の間にダミーパターンＤ３，Ｄ４が配置されている。すなわち、図７の構成では、セル境界線Ｆ１に最も近い（セル境界線Ｆ１までの間に他の配線領域が存在しない）矩形の配線領域として、セルＡではメタル配線ｍ４，ｍ６およびダミーパターンＤ１，Ｄ２が、セルＢではメタル配線ｍ７，ｍ９およびダミーパターンＤ３，Ｄ４が、それぞれ配置されている。ダミーパターンＤ１，Ｄ２，Ｄ３，Ｄ４の幅ｗ５はそれぞれ等しく、また、セル境界線Ｆ１までの距離ｓ１，ｓ２，ｓ３，ｓ４もそれぞれ等しい。
　そして本実施形態では、セルＡにおけるメタル配線ｍ４，ｍ６およびダミーパターンＤ１，Ｄ２と、セルＢにおけるメタル配線ｍ７，ｍ９およびダミーパターンＤ３，Ｄ４とが、セル境界線Ｆ１に対して実質的に線対称になるように、配置されている。
　これにより、セル境界線Ｆ１近傍のメタル配線に関して、光近接効果による配線幅変動の大きさを予め予測することができ、スタンダードセルの状態でＯＰＣ補正をかけておくことができる。このため、セル配置後のＯＰＣ補正が不要となり、ＯＰＣ補正のデータ量が削減できるとともに、ＯＰＣ補正処理時間を短縮することができる。また、ダミーパターンを配置することにより、メタル配線の領域を増大させることができるので、メタル配線層の面積率を調節することができ、セル内でのメタル配線層の膜厚を均一に保ち、歩留りを向上させることができる。
　なお、ダミーパターンＤ１，Ｄ２，Ｄ３，Ｄ４は、入出力端子を構成するためのメタル配線であってもよい。
　（第４の実施形態）
　上述の各実施形態では、光近接効果による配線幅変動の大きさを予め予測できるように、隣接する２つのセルにおいて、セル境界線に最も近い矩形の配線領域を、セル境界線に対して線対称になるように配置するものとした。
　ここで、配線領域が断続的に配置された構成であっても、その配線領域同士の間隔がごく微小である限り、光近接効果の面からみると、これらの配線領域は実質的には１つにつながったものとみなせることが分かっている。この点を鑑みると、配線領域自体がセル境界線に対して必ずしも線対称になっていなくても、上述の各実施形態と同様の作用効果が得られる構成があり得る。
　すなわち、隣接する２つのセルにおいて、セル境界線と同一の方向に延び、かつ、セル境界線までの間に他の配線領域が存在しない矩形の配線領域が、セル境界線を対称軸として非対称になっている。そして、所定長以下の間隔をつながっているものとみなしたとき、これら配線領域が、セル境界線を対称軸として実質的に線対称になっている。ここでの所定長とは、光近接効果の面において、実質的につながっているものとみなせる間隔の長さである。この構成では、配線領域自体はセル境界線に対して線対称になっていないものの、光近接効果の面からみると、配線領域が実質的に、セル境界線に対して線対称になるように配置されたことになる。よって、上述の各実施形態と同様に、光近接効果による配線幅変動の大きさを予め予測することができ、スタンダードセルの状態でＯＰＣ補正をかけておくことができる。
　図８は第４の実施形態に係る半導体集積回路装置の構成を示すレイアウト平面図である。図８の構成では、第１のスタンダードセルとしてのセルＡおよび第２のスタンダードセルとしてのセルＢが、第１の方向（図における縦方向）に延びるセル境界線Ｆ１において隣接している。セルＡとセルＢの構成は、図７とほぼ同様である。ただし、図７と比べると、セルＢにおけるメタル配線ｍ７，ｍ９が長く延ばされており、かつ、その間に配置されたダミーパターンが１個のみ（ダミーパターンＤ３）となっている。
　図８の構成では、配線領域の間隔ｔは、光近接効果の面からみて配線領域がつながったものとみなせる程度の所定長以下に、設定されている。図８では、間隔ｔは、配線幅ｗよりも小さくなっている。これにより、セル境界線Ｆ１の方向に延び、かつ、セル境界線Ｆ１までの間に他の配線領域が存在しない、実質的な配線領域Ｘ１，Ｘ２が配置されたことになる。配線領域Ｘ１では、メタル配線ｍ４，ｍ６およびダミーパターンＤ１，Ｄ２が配置されており、配線領域Ｘ２では、メタル配線ｍ７，ｍ９およびダミーパターンＤ３が配置されている。
　そして、配線領域Ｘ１，Ｘ２は、セル境界線Ｆ１を対称軸として実質的に線対称になっている。すなわち、配線領域Ｘ１，Ｘ２は、幅はともにｗであり、セル境界線Ｆ１までの距離はともにｓである。
　このような構成によっても、セル境界線Ｆ１近傍のメタル配線に関して、光近接効果による配線幅変動の大きさを予め予測することができ、スタンダードセルの状態でＯＰＣ補正をかけておくことができる。このため、セル配置後のＯＰＣ補正が不要となり、ＯＰＣ補正のデータ量が削減できるとともに、ＯＰＣ補正処理時間を短縮することができる。また、ダミーパターンを配置することにより、メタル配線の領域を増大させることができるので、メタル配線層の面積率を調節することができ、セル内でのメタル配線層の膜厚を均一に保ち、歩留りを向上させることができる。
　なお、ダミーパターンＤ１，Ｄ２，Ｄ３は入出力端子を構成するためのメタル配線であってもよい。また、ダミーパターンＤ１，Ｄ２，Ｄ３は、メタル配線ｍ４，ｍ６，ｍ７，ｍ９のいずれかに接続させてもよい。
　また、図８の構成では、実質的な配線領域Ｘ１，Ｘ２は、第１の方向において、セルＡおよびセルＢの全体にわたって形成されているが、その一部に形成されていてもかまわない。
　図９は本実施形態に係る半導体集積回路装置の他の構成を示すレイアウト平面図である。図９では、セルＡおよびセルＢの構成は、上述した図３と同様である。図９の構成では、第１の方向に延び、かつ、セル境界線Ｆ１までの間に他の配線領域が存在しない、実質的な配線領域Ｘ３，Ｘ４が、セル境界線Ｆ１を対称軸として実質的に線対称になるように、形成されている。すなわち、配線領域Ｘ３，Ｘ４は、幅はともにｗであり、セル境界線Ｆ１までの距離はともにｓである。ただし、配線領域Ｘ３，Ｘ４は第１の方向において、セルＡおよびセルＢの一部に形成されている。そして、配線領域Ｘ３ではダミーパターンＤ１，Ｄ２が間隔ｔで配置されており、配線領域Ｘ４ではメタル配線ｍ７が配置されている。また、メタル配線ｍ６，ｍ９の配線領域も、セル境界線Ｆ１に関して線対称になるように配置されている。
　なお、上述の各実施形態では、配線領域がセル境界線に対して実質的に線対称になっているとは、幅、セル境界線までの距離、および、延びる長さが、実質的に等しい場合である。ここでの「実質的に等しい」とは、光近接効果の面からみて、隣接する配線に与える影響に差が生じない程度の違いは、許容することを意味する。
　ここで、本願における「セル境界線」について、「スタンダードセル」と関連付けて補足説明を行う。
　半導体集積回路の分野では、一般に、ライブラリに登録されたスタンダードセルを配置することによって、レイアウト設計を行う。スタンダードセルはそれぞれ、インバータ、ＮＡＮＤ、ＮＯＲ、フリップフロップなどの各種の論理機能を有している。
　スタンダードセルのレイアウトデータは、通常、図１０に示すセルＸのように、セル境界線を備えている。そしてレイアウト設計の際には、図１１に示すように、各セル（セルＸ，Ｙ，Ｚ）をセル境界線が接するように配置することによって、レイアウトデータを作成する。
　ただし、セル境界線はレイアウト設計時の仮想的なものであって、最終的な半導体集積回路には存在しない。したがって、スタンダードセルのレイアウトデータにおいて、図１０に示すような位置にセル境界線を持たせる必要は必ずしもない。例えば、図１２に示すように、セル境界線を図１０よりも外側に設定し、図１３に示すように、隣り合うセルをオーバーラップさせて配置してもかまわない。あるいは、スタンダードセルのレイアウトデータにセル境界線を設けないようにし、図１４に示すように、各セルを隣接して配置することも可能である。
　図１１のレイアウトの場合、セル境界線は、スタンダードセル自体のセル境界線の位置Ｘ１，Ｘ２の位置にある。また図１３のレイアウトの場合、隣り合うセルがオーバーラップして配置されており、スタンダードセルのセル境界線はその隣りのセル内に位置している。この場合、本願では、スタンダードセル自体のセル境界線の間にある位置Ｙ１，Ｙ２に、セル境界線があるものとみなす。また図１４のレイアウトの場合、スタンダードセル自体のセル境界線はないが、本願では、図１５に示すように、セル境界線は位置Ｚ１，Ｚ２にあるものとみなす。
　すなわち本願では、半導体集積回路装置において、１個の論理機能を実現しているブロックを１つのスタンダードセルとみなす。ここで、「論理機能を実現しているブロック」とは、インバータ、ＮＡＮＤ、ＮＯＲ、フリップフロップといった各種の論理機能を持った回路ブロックを指す。そして、論理機能を実現しているブロック同士が隣り合っているその境目に、セル境界線があるものとみなす。
　「論理機能を実現しているブロック」すなわちスタンダードセルでは、信号線配線が、当該配線層において他のスタンダードセルと接続されておらず、独立している。例えば図１４に示すように、隣接配置されたセルＸ，Ｙ，Ｚは、信号線配線が互いに独立しており、セル同士では信号線は接続されていない。ただし、電源配線はセル同士で接続されている。すなわち、セル内信号線配線の構成を見ることによって、スタンダードセルの境目、すなわちセル境界線の位置を認識することができる。なお、セル同士を接続する信号線配線は、通常、セル内信号線配線の上層の配線層に形成される。
　本発明では、ＯＰＣ補正のデータ量や処理時間の増大を伴うことなく、セル境界線に最も近いメタル配線の細りや断線を未然に防ぐことが可能になるので、例えば、各種電子機器に搭載される半導体集積回路の歩留まり向上やコストダウン、開発期間短縮に有用である。

Claims (7)

  1. 　セル構造が互いに異なっており、かつ、第１の方向に延びるセル境界線において隣接する第１および第２のスタンダードセルを備え、
    　前記第１および第２のスタンダードセルにおいて、
    　前記第１の方向に延び、かつ、前記セル境界線までの間に他の配線領域が存在しない矩形の配線領域が、前記セル境界線を対称軸として実質的に線対称になるように、配置されており、かつ、
    　前記セル境界線まで間に他の拡散領域が存在しない拡散領域の前記セル境界線側の辺が、前記セル境界線を対称軸として非対称になっている
    ことを特徴とする半導体集積回路装置。
  2. 　セル構造が互いに異なっており、かつ、第１の方向に延びるセル境界線において隣接する第１および第２のスタンダードセルを備え、
    　前記第１および第２のスタンダードセルにおいて、
    　前記第１の方向に延び、かつ、前記セル境界線までの範囲に他の配線領域が存在しない矩形の配線領域が、前記セル境界線を対称軸として実質的に線対称になるように、配置されており、かつ、
    　前記セル境界線を対称軸として実質的に線対称になっている矩形の配線領域において、コンタクトの配置が、前記セル境界線を対称軸として非対称になっている
    ことを特徴とする半導体集積回路装置。
  3. 　請求項１または２記載の半導体集積回路装置において、
    　前記配線領域のうち、少なくとも一部は、電源配線または接地配線と接続されている
    ことを特徴とする半導体集積回路装置。
  4. 　請求項１または２記載の半導体集積回路装置において、
    　前記配線領域のうち、少なくとも一部は、ダミーパターンである
    ことを特徴とする半導体集積回路装置。
  5. 　セル構造が互いに異なっており、かつ、第１の方向に延びるセル境界線において隣接する第１および第２のスタンダードセルを備え、
    　前記第１および第２のスタンダードセルにおいて、
    　前記第１の方向に延び、かつ、前記セル境界線までの間に他の配線領域が存在しない矩形の配線領域が、前記セル境界線を対称軸として非対称になっており、
    　所定長以下の間隔をつながっているものとみなしたとき、前記配線領域が、前記セル境界線を対称軸として実質的に線対称になっており、
    　前記所定長は、光近接効果の面において、実質的につながっているものとみなせる間隔の長さである
    ことを特徴とする半導体集積回路装置。
  6. 　請求項５記載の半導体集積回路装置において、
    　前記配線領域のうち、少なくとも一部は、電源配線または接地配線と接続されている
    ことを特徴とする半導体集積回路装置。
  7. 　請求項５記載の半導体集積回路装置において、
    　前記配線領域のうち、少なくとも一部は、ダミーパターンである
    ことを特徴とする半導体集積回路装置。
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