KR20160105263A - 시스템 온 칩 및 이의 레이아웃 설계 방법 - Google Patents

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Abstract

본 발명은 시스템 온 칩 및 이의 레이아웃 설계 방법에 관한 것으로, 보다 상세하게는, 그의 상부에 활성 패턴을 포함하는 기판; 상기 활성 패턴을 가로지르며, 상기 기판의 상면에 평행한 제1 방향으로 연장되는 게이트 전극; 및 상기 활성 패턴 및 상기 게이트 전극과 전기적으로 연결되는 제1 금속층을 포함할 수 있다. 이때, 상기 제1 금속층은: 상기 제1 방향으로 연장되는 제1 금속 배선; 및 상기 제1 금속 배선과 상기 제1 방향으로 이격되며, 상기 제1 방향과 교차하는 제2 방향으로 연장되는 제2 금속 배선을 포함하고, 상기 제1 금속 배선은 상기 제2 방향으로의 제1 측벽을 포함하고, 상기 제2 금속 배선은 상기 제2 방향으로의 제2 측벽을 포함하고, 상기 제1 측벽과 상기 제2 측벽은 서로 대향하고, 상기 제1 측벽의 길이는 최소 선폭의 2배 내지 3배일 수 있다.

Description

시스템 온 칩 및 이의 레이아웃 설계 방법{System on chip and method of design layout for the same}
본 발명은 시스템 온 칩 및 이의 형성을 위한 레이아웃 설계 방법에 관한 것으로, 복수개의 표준 셀들을 포함하는 시스템 온 칩 및 이의 상에 형성되는 금속층들의 레이아웃 설계 방법에 관한 것이다.
소형화, 다기능화 및/또는 낮은 제조 단가 등의 특성들로 인하여 반도체 소자는 전자 산업에서 중요한 요소로 각광 받고 있다. 반도체 소자들은 논리 데이터를 저장하는 반도체 기억 소자, 논리 데이터를 연산 처리하는 반도체 논리 소자, 및 기억 요소와 논리 요소를 포함하는 하이브리드(hybrid) 반도체 소자 등으로 구분될 수 있다. 전자 산업이 고도로 발전함에 따라, 반도체 소자의 특성들에 대한 요구가 점점 증가되고 있다. 예컨대, 반도체 소자에 대한 고 신뢰성, 고속화 및/또는 다기능화 등에 대하여 요구가 점점 증가되고 있다. 이러한 요구 특성들을 충족시키기 위하여 반도체 소자 내 구조들은 점점 복잡해지고 있으며, 또한, 반도체 소자는 점점 고집적화 되고 있다. 한편, 반도체 소자들은 논리 데이터를 저장하는 반도체 기억 소자, 논리 데이터를 연산 처리하는 반도체 논리 소자, 및 반도체 기억 소자의 기능 및 반도체 논리 소자의 기능을 모두 포함하는 시스템 온 칩(system-on-chip; SoC) 등으로 구분될 수 있다.
본 발명이 해결하고자 하는 과제는 감소된 표준 셀의 높이를 갖는 시스템 온 칩을 제공하는데 있다.
본 발명이 해결하고자 하는 다른 과제는 표준 셀의 높이를 감소시킬 수 있는 시스템 온 칩의 레이아웃 설계 방법을 제공하는데 있다.
본 발명의 개념에 따른, 시스템 온 칩은, 그의 상부에 활성 패턴을 포함하는 기판; 상기 활성 패턴을 가로지르며, 상기 기판의 상면에 평행한 제1 방향으로 연장되는 게이트 전극; 및 상기 활성 패턴 및 상기 게이트 전극과 전기적으로 연결되는 제1 금속층을 포함할 수 있다. 이때, 상기 제1 금속층은: 상기 제1 방향으로 연장되는 제1 금속 배선; 및 상기 제1 금속 배선과 상기 제1 방향으로 이격되며, 상기 제1 방향과 교차하는 제2 방향으로 연장되는 제2 금속 배선을 포함하고, 상기 제1 금속 배선은 상기 제2 방향으로의 제1 측벽을 포함하고, 상기 제2 금속 배선은 상기 제2 방향으로의 제2 측벽을 포함하고, 상기 제1 측벽과 상기 제2 측벽은 서로 대향하고, 상기 제1 측벽의 길이는 최소 선폭의 2배 내지 3배일 수 있다.
상기 최소 선폭은, 상기 제2 금속 배선의 상기 제1 방향으로의 최소 폭일 수 있다.
상기 제1 금속층은, 상기 제2 방향으로 연장되는 제3 금속 배선을 더 포함하고, 상기 제2 금속 배선과 상기 제3 금속 배선은 상기 제1 방향으로 서로 제1 거리만큼 이격되고, 상기 제1 측벽과 상기 제2 측벽간의 제2 거리는, 상기 제1 거리와 실질적으로 동일하거나 크고, 상기 제1 거리의 1.2배보다 작을 수 있다.
상기 제1 금속층은: 상기 제2 방향으로 연장되는 제3 금속 배선; 및 상기 제3 금속 배선과 상기 제1 방향으로 이격되며, 상기 제1 방향으로 연장되는 제4 금속 배선을 더 포함하고, 상기 제3 금속 배선은 상기 제2 방향으로의 제3 측벽을 포함하며, 상기 제4 금속 배선은 상기 제2 방향으로의 제4 측벽을 포함하고, 상기 제3 측벽과 상기 제4 측벽은 서로 대향하고, 상기 제4 측벽의 길이는 상기 제1 측벽의 길이보다 더 작고, 상기 제1 측벽과 상기 제2 측벽간의 제2 거리는 상기 제3 측벽과 상기 제4 측벽간의 제3 거리보다 작을 수 있다.
상기 시스템 온 칩은, 상기 제1 금속층 상의 제2 금속층을 더 포함하되, 상기 제2 금속층은, 서로 평행하게 상기 제1 방향으로 연장되는 제5 금속 배선들을 포함하고, 어느 하나의 상기 제5 금속 배선은 상기 제1 금속 배선과 전기적으로 연결되어 라우팅을 위한 핀(pin) 영역들을 제공할 수 있다.
상기 제2 금속 배선은 복수개로 제공되며, 상기 제2 금속 배선들은 상기 제1 방향으로 서로 이격되고, 다른 하나의 상기 제5 금속 배선은 서로 이격된 상기 제2 금속 배선들을 전기적으로 연결할 수 있다.
상기 시스템 온 칩은, 상기 제2 금속층 상의 제3 금속층을 더 포함하되, 상기 제3 금속층은, 서로 평행하게 상기 제2 방향으로 연장되는 제6 금속 배선들을 포함하고, 어느 하나의 상기 제6 금속 배선은 상기 제5 금속 배선들의 상기 핀 영역에 접속되어, 상기 제1 금속 배선과 전기적으로 연결될 수 있다.
상기 시스템 온 칩은, 상기 게이트 전극의 양 측의 상기 활성 패턴의 상부에 각각 형성된 소스/드레인 영역들; 및 상기 게이트 전극 및 상기 소스/드레인 영역들과 각각 접속하는 콘택들을 더 포함하되, 상기 제1 및 제2 금속 배선들은 상기 콘택들과 전기적으로 연결될 수 있다.
본 발명의 다른 개념에 따른, 시스템 온 칩의 레이아웃 설계 방법은, 복수개의 표준 셀들을 포함하는 시스템 온 칩을 형성하기 위한 레이아웃 패턴을 구성하는 것을 포함할 수 있다. 이때, 상기 레이아웃 패턴을 구성하는 것은, 제1 금속층에 대응하는 제1 금속 레이아웃을 구성하는 것을 포함할 수 있다. 상기 제1 금속 레이아웃은: 제1 방향으로 연장되는 제1 금속 패턴; 및 상기 제1 금속 패턴과 상기 제1 방향으로 이격되며, 상기 제1 방향과 교차하는 제2 방향으로 연장되는 제2 금속 패턴을 포함하고, 상기 제1 및 제2 금속 패턴들은, 서로 대향하는 제1 및 제2 측벽들을 각각 포함하고, 상기 제1 측벽과 상기 제2 측벽간의 거리는, 레이아웃의 디자인 룰이 허용하는 최소 이격거리와 실질적으로 동일하거나 크고, 상기 최소 이격거리의 1.2배보다 작을 수 있다.
상기 제1 측벽의 길이는, 레이아웃의 디자인 룰이 허용하는 최소 선폭의 2배 내지 3배일 수 있다.
상기 제1 측벽의 길이는, 상기 제2 측벽으로부터 상기 최소 이격거리만큼 이격될 수 있는 최소 측벽 길이보다 크거나 같으며, 상기 제1 측벽의 길이는 상기 제2 측벽의 길이보다 작을 수 있다.
상기 제1 금속 레이아웃은: 상기 제1 방향으로 연장되는 제3 금속 패턴; 및 상기 제3 금속 패턴과 상기 제1 방향으로 이격되며, 상기 제2 방향으로 연장되는 제4 금속 패턴을 더 포함하고, 상기 제3 및 제4 금속 패턴들은, 서로 대향하는 제3 및 제4 측벽들을 각각 포함하고, 상기 제3 측벽의 길이는 상기 제1 측벽의 길이보다 더 작고, 상기 제3 측벽과 상기 제4 측벽간의 거리는, 상기 제1 측벽과 상기 제2 측벽간의 거리보다 클 수 있다.
상기 제3 측벽의 길이는, 레이아웃의 디자인 룰이 허용하는 최소 선폭과 실질적으로 동일하거나 크고, 상기 최소 선폭의 2배보다 작을 수 있다.
상기 레이아웃 패턴을 구성하는 것은, 제2 금속층에 대응하는 제2 금속 레이아웃, 및 제3 금속층에 대응하는 제3 금속 레이아웃을 구성하는 것을 더 포함하되, 상기 제1 내지 제3 금속층들은 기판 상에 순차적으로 적층되며, 상기 제2 금속 레이아웃은, 서로 평행하게 상기 제1 방향으로 연장되는 제5 금속 패턴들을 포함하고, 상기 제3 금속 레이아웃은, 서로 평행하게 상기 제2 방향으로 연장되는 제6 금속 패턴들을 포함하며, 상기 제1 방향은 게이트 패턴의 연장 방향일 수 있다.
적어도 하나의 상기 제5 금속 패턴은 상기 제1 금속 패턴과 중첩되며, 상기 제5 금속 패턴은 라우팅을 위한 복수개의 핀 영역들을 포함할 수 있다.
본 발명에 따른 시스템 온 칩 및 이의 레이아웃은, 제1 금속층에 와이드 금속 배선들이 배치됨으로써, 금속 배선 패턴들간의 간격을 줄이고 셀 높이를 감소시킬 수 있다. 나아가, 핀(pin) 영역들을 확보할 수 있는 제2 금속층을 통하여, 스키메틱 회로 구현의 자유도를 높이고 원활한 라우팅이 수행될 수 있다.
도 1은 본 발명의 실시예들에 따른 반도체 소자를 포함하는 전자 장치의 구성을 보여주는 블록도이다.
도 2는 본 발명의 실시예들에 따른 반도체 소자의 평면도이다.
도 3은 본 발명의 실시예들에 따른 반도체 소자의 설계 및 제조 방법을 보여주는 순서도이다.
도 4는 본 발명의 실시예들에 따른 금속 레이아웃의 설계 방법을 설명하기 위한 레이아웃 패턴들을 나타내는 평면도이다.
도 5 및 도 6은 본 발명의 실시예들에 따른 금속 레이아웃의 설계 방법을 설명하기 위한 로직 셀의 레이아웃을 나타내는 평면도들이다.
도 7, 도 8 및 도 10은 본 발명의 다른 실시예들에 따른 금속 레이아웃의 설계 방법을 설명하기 위한 로직 셀의 레이아웃을 나타내는 평면도들이다.
도 9는 본 발명의 실시예들에 따른 제1 하부 금속 패턴, 와이드 금속 패턴, 및 제1 중간 금속 패턴의 핀 영역들을 예시적으로 나타낸 평면도이다.
도 11 내지 도 13은 본 발명의 일 실시예에 따른 반도체 소자를 설명하기 위한 단면도들로서, 각각 도 10의 I-I'선, II-II '선 및 III-III'선에 대응하는 단면도들이다.
도 14는 본 발명의 실시예들에 따른 반도체 소자를 포함하는 전자 시스템의 블록도이다.
도 15 내지 도 17은 본 발명의 실시예들에 따른 반도체 소자를 포함하는 멀티미디어 장치의 예들을 나타낸 도면들이다.
본 발명의 구성 및 효과를 충분히 이해하기 위하여, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예들을 설명한다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라, 여러가지 형태로 구현될 수 있고 다양한 변경을 가할 수 있다. 단지, 본 실시예들의 설명을 통해 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야의 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위하여 제공되는 것이다.
본 명세서에서, 어떤 구성요소가 다른 구성요소 상에 있다고 언급되는 경우에 그것은 다른 구성요소 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 구성요소가 개재될 수도 있다는 것을 의미한다. 또한, 도면들에 있어서, 구성요소들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분은 동일한 구성요소들을 나타낸다.
본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다. 본 명세서의 다양한 실시예들에서 제1, 제2, 제3 등의 용어가 다양한 구성요소들을 기술하기 위해서 사용되었지만, 이들 구성요소들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 구성요소를 다른 구성요소와 구별시키기 위해서 사용되었을 뿐이다. 여기에 설명되고 예시되는 실시예들은 그것의 상보적인 실시예들도 포함한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소는 하나 이상의 다른 구성요소의 존재 또는 추가를 배제하지 않는다.
도 1은 본 발명의 실시예들에 따른 반도체 소자를 포함하는 전자 장치의 구성을 보여주는 블록도이다.
도 1을 참조하면, 전자 장치(1)는 반도체 칩(10)을 포함할 수 있다. 상기 반도체 칩(10)은 프로세서(Processor; 11), 임베디드 메모리(Embedded Memory; 13) 및 캐시 메모리(Cache Memory; 15)를 포함할 수 있다. 상기 반도체 칩(10)은 시스템 온 칩(System on Chip)일 수 있다.
상기 프로세서(11)는 하나 이상의 프로세서 코어들(Processor Core; C1-Cn)을 포함할 수 있다. 상기 하나 이상의 프로세서 코어들(C1-Cn)은 데이터 및 신호를 처리할 수 있다. 상기 프로세서 코어들(C1-Cn)은 본 발명의 실시예들에 따른 반도체 소자를 포함할 수 있고, 도 2를 참조하여 후술할 복수의 로직 셀들을 포함할 수 있다.
상기 전자 장치(1)는 처리된 데이터 및 신호를 이용하여 고유의 기능을 수행할 수 있다. 일 예로, 상기 프로세서(11)는 어플리케이션 프로세서(Application Processor)일 수 있다.
상기 임베디드 메모리(13)는 상기 프로세서(11)와 제1 데이터(DAT1)를 교환할 수 있다. 상기 제1 데이터(DAT1)는 하나 이상의 프로세서 코어들(C1-Cn)에 의해 처리된 또는 처리될 데이터이다. 상기 임베디드 메모리(13)는 상기 제1 데이터(DAT1)를 관리할 수 있다. 예를 들어, 상기 임베디드 메모리(13)는 상기 제1 데이터(DAT1)를 버퍼링(Buffering)할 수 있다. 즉, 상기 임베디드 메모리(13)는 상기 프로세서(11)의 버퍼 메모리 또는 워킹 메모리(Working Memory)로서 작동할 수 있다.
일 실시예에 따르면, 상기 전자 장치(1)는 웨어러블(Wearable) 전자 장치에 적용될 수 있다. 웨어러블 전자 장치는 많은 양의 연산을 필요로 하는 기능보다 적은 양의 연산을 필요로 하는 기능을 더 많이 수행할 수 있다. 따라서, 상기 전자 장치(1)가 웨어러블 전자 장치에 적용될 경우, 상기 임베디드 메모리(13)는 큰 버퍼 용량을 갖지 않아도 무방할 수 있다.
상기 임베디드 메모리(13)는 SRAM일 수 있다. 상기 SRAM은 DRAM 보다 빠른 속도로 작동할 수 있다. 상기 SRAM이 상기 반도체 칩(10)에 임베디드되면, 작은 크기를 갖고 빠른 속도로 작동하는 상기 전자 장치(1)가 구현될 수 있다. 나아가, 상기 SRAM이 상기 반도체 칩(10)에 임베디드되면, 상기 전자 장치(1)의 작동 전력(Active Power)의 소모량이 감소할 수 있다. 일 예로, 상기 SRAM은 본 발명의 실시예들에 따른 반도체 소자를 포함할 수 있다.
상기 캐시 메모리(15)는 상기 하나 이상의 프로세서 코어들(C1 내지 Cn)과 함께 상기 반도체 칩(10) 위에 실장될 수 있다. 상기 캐시 메모리(15)는 캐시 데이터(DATc)를 저장할 수 있다. 상기 캐시 데이터(DATc)는 상기 하나 이상의 프로세서 코어들(C1 내지 Cn)에 의해 이용되는 데이터일 수 있다. 상기 캐시 메모리(15)는 적은 저장 용량을 갖지만, 매우 빠른 속도로 작동할 수 있다. 일 예로, 상기 캐시 메모리(15)는 SRAM을 포함할 수 있다. 상기 캐시 메모리(15)가 이용되는 경우, 상기 프로세서(11)가 상기 임베디드 메모리(13)에 접근하는 횟수 및 시간이 감소할 수 있다. 따라서, 상기 캐시 메모리(15)가 이용되는 경우, 상기 전자 장치(1)의 작동 속도가 빨라질 수 있다.
이해를 돕기 위해, 도 1에서, 상기 캐시 메모리(15)는 상기 프로세서(11)와 별개의 구성 요소로 도시되었다. 그러나, 상기 캐시 메모리(15)는 상기 프로세서(11)에 포함되도록 구성될 수 있다. 도 1은 본 발명의 기술 사상의 보호 범위를 제한하기 위한 것은 아니다.
상기 프로세서(11), 상기 임베디드 메모리(13) 및 상기 캐시 메모리(15)는 다양한 인터페이스 규약에 기초하여 데이터를 전송할 수 있다. 예컨대, 상기 프로세서(11), 상기 임베디드 메모리(13) 및 상기 캐시 메모리(15)는 USB(Universal Serial Bus), SCSI(Small Computer System Interface), PCI(Peripheral Component Interconnect) Express, ATA(Advanced Technology Attachment), PATA(Parallel ATA), SATA(Serial ATA), SAS(Serial Attached SCSI), IDE(Integrated Drive Electronics), UFS(Universal Flash Storage) 등 중에서 하나 이상의 인터페이스 규약에 기초하여 데이터를 전송할 수 있다.
도 2는 본 발명의 실시예들에 따른 반도체 소자의 평면도이다.
도 2를 참조하면, 본 발명의 일 실시예에 따른 반도체 소자는 기판 상에 제공된 복수의 로직 셀들(C1, C2, C3, C4)을 포함할 수 있다. 상기 복수의 로직 셀들(C1, C2, C3, C4)은 복수개의 표준 셀들로 구성될 수 있다. 또한, 상기 로직 셀들(C1, C2, C3, C4)의 각각은 복수의 트랜지스터들을 포함할 수 있다. 일 예로, 상기 반도체 소자는 제1 로직 셀(C1), 상기 제1 로직 셀(C1)과 제1 방향(Y)으로 이격된 제2 로직 셀(C2), 상기 제1 로직 셀(C1)과 상기 제1 방향(Y)에 교차하는 제2 방향(X)으로 이격된 제3 로직 셀(C3), 및 상기 제2 로직 셀(C2)과 상기 제2 방향(X)으로 이격된 제4 로직 셀(C4)을 포함할 수 있다. 상기 로직 셀들(C1, C2, C3, C4)의 각각은 제2 소자 분리막들(ST2)에 의하여 분리된 활성 영역들을 포함할 수 있다. 상기 로직 셀들(C1, C2, C3, C4)의 각각은, 상기 제2 소자 분리막들(ST2)에 의해 분리된 PMOSFET 영역(PR) 및 NMOSFET 영역(NR)을 포함할 수 있다.
일 예로, 상기 PMOSFET 영역(PR) 및 상기 NMOSFET 영역(NR)은 상기 제1 방향(Y)으로 이격될 수 있다. 상기 제1 로직 셀(C1)의 PMOSFET 영역(PR)은 상기 제2 로직 셀(C2)의 PMOSFET 영역(PR)과 상기 제1 방향(Y)으로 인접할 수 있다. 이하, 본 명세서에서 로직 셀은 하나의 논리 동작을 하기 위한 단위를 지칭할 수 있다. 로직 셀들의 개수는 4개로 도시되었으나 이에 한정되지 않는다.
도 3은 본 발명의 실시예들에 따른 반도체 소자의 설계 및 제조 방법을 보여주는 순서도이다.
도 3을 참조하면, 컴퓨터 시스템을 이용하여 반도체 집적회로의 상위 수준 설계(High Level Design)가 수행될 수 있다(S110). 상위 수준 설계란, 설계 대상 집적회로를 컴퓨터 언어의 상위 언어로 기술하는 것을 의미할 수 있다. 예를 들면, C언어와 같은 상위 언어를 사용할 수 있다. 상위 수준 설계에 의해서 설계된 회로들은 레지스터 전송 레벨(Register Transfer Level: RTL) 코딩이나 시뮬레이션에 의해서 보다 구체적으로 표현될 수 있다. 나아가, 상기 레지스터 전송 레벨 코딩에 의해서 생성된 코드는 넷리스트(Netlist)로 변환되어 전체 반도체 소자로 합성될 수 있다. 합성된 스키매틱 회로는 시뮬레이션 툴에 의해서 검증되고, 검증 결과에 따라 조정 과정이 동반될 수 있다.
논리적으로 완성된 반도체 접적회로를 실리콘 기판 위에 구현하기 위한 레이아웃 설계가 수행될 수 있다(S120). 예를 들면, 상위 수준 설계에서 합성된 스키매틱 회로 또는 그에 대응하는 넷리스트를 참조하여 레이아웃 설계가 수행될 수 있다. 레이아웃 설계는 규정된 디자인 룰에 따라 셀 라이브러리(Cell Library)에서 제공되는 다양한 셀들을 배치(Place)하고 연결하는 라우팅(Routing) 절차를 포함할 수 있다. 본 발명의 실시예들과 관련된 레이아웃 설계에 있어서, 복수개의 금속 레이아웃들을 설계하는 것이 포함될 수 있다. 상기 복수개의 금속 레이아웃들은 실리콘 기판 상에 순차적으로 적층되는 복수개의 금속층들에 대응할 수 있다. 각각의 금속 레이아웃들에 대해 금속 패턴들이 배치되면서, 데이터 경로가 연결되는 라우팅이 수행될 수 있다.
레이아웃 설계를 위한 셀 라이브러리에는 셀의 동작, 속도 그리고 소모 전력등에 대한 정보도 포함될 수 있다. 특정 게이트 레벨의 회로를 레이아웃으로 표현하기 위한 셀 라이브러리가 대부분의 레이아웃 설계 툴에 정의되어 있다. 레이아웃은 실제로 실리콘 기판 상에 형성될 트랜지스터 및 금속 배선들을 구성하기 위한 패턴의 형태나 사이즈를 정의하는 절차일 수 있다. 예를 들면, 인버터 회로를 실제로 실리콘 기판 상에 형성시키기 위하여, PMOS, NMOS, N-WELL, 게이트 라인, 및 이들 상에 배치될 금속 배선들과 같은 레이아웃 패턴들을 적절히 배치할 수 있다. 이를 위하여 우선 셀 라이브러리에 이미 정의된 인버터들 중에서 적합한 것을 검색하여 선택할 수 있다. 더불어, 선택 및 배치된 셀들에 대한 라우팅이 수행될 수 있다. 이러한 일련의 과정들은 대부분 상기 레이아웃 설계 툴에 의해서 자동적으로 또는 수동적으로 수행될 수 있다.
라우팅 이후에는 디자인 룰에 위배되는 부분이 존재하는지 레이아웃에 대한 검증이 수행될 수 있다. 검증하는 항목으로는, 레이아웃이 디자인 룰에 맞게 제대로 되었는지 검증하는 DRC(Design Rule Check), 내부에서 전기적으로 끊어짐 없이 제대로 되었는지 검증하는 ERC(Electronical Rule Check), 및 레이아웃이 게이트 수준 넷리스트와 일치하는지 확인하는 LVS(Layout vs Schematic) 등을 포함할 수 있다.
광근접 보정(Optical Proximity Correction: OPC) 절차가 수행될 수 있다(S130). 포토리소그래피 공정을 이용하여, 레이아웃 설계를 통해서 얻어진 레이아웃 패턴들을 실리콘 기판 상에 구현할 수 있다. 이때, 광근접 보정은 포토리소그래피 공정에서 발생할 수 있는 왜곡 현상을 보정하기 위한 기술일 수 있다. 즉, 광근접 보정을 통하여, 레이아웃된 패턴을 이용한 노광시에 빛의 특성 때문에 발생하는 굴절이나 공정 효과 등의 왜곡 현상을 보정할 수 있다. 광근접 보정을 수행하면서, 설계된 레이아웃 패턴들의 형태 및 위치가 미소하게 변경될 수 있다.
광근접 보정에 의해 변경된 레이아웃에 기초하여 포토마스크(Photomask)가 제작될 수 있다(S140). 일반적으로 포토마스크는 유리 기판 위에 도포된 크롬 박막을 이용하여 레이아웃 패턴들을 묘사하는 방식으로 제작될 수 있다.
생성된 포토마스크를 이용하여 반도체 소자가 제조될 수 있다(S150). 포토마스크를 사용한 반도체 소자의 제조 공정에서는 다양한 방식의 노광 및 식각 공정들이 반복될 수 있다. 이러한 공정들을 통해서 실리콘 기판 상에 레이아웃 설계시에 구성된 패턴들의 형태가 순차적으로 형성될 수 있다.
도 4는 본 발명의 실시예들에 따른 금속 레이아웃의 설계 방법을 설명하기 위한 레이아웃 패턴들을 나타내는 평면도이다. 구체적으로, 도 4는 반도체 기판 상의 제1 금속층을 구현하기 위한 제1 금속 레이아웃을 나타낼 수 있다.
도 4를 참조하면, 제1 하부 금속 패턴들(M11), 와이드 금속 패턴(M11'), 및 제2 하부 금속 패턴들(M12)이 제공될 수 있다. 상기 제1 하부 금속 패턴들(M11) 및 와이드 금속 패턴(M11')은 제1 방향(Y)으로 연장되는 라인 형태일 수 있다. 상기 제2 하부 금속 패턴들(M12)은 상기 제1 방향(Y)과 교차하는 제2 방향(X)으로 연장되는 라인 형태일 수 있다. 상기 제1 하부 금속 패턴들(M11)은 제1 내지 제3 서브 패턴들(M11a, M11b, M11c)을 포함할 수 있다.
구체적으로, 각각의 상기 제1 하부 금속 패턴들(M11)은, 상기 제2 방향(X)으로의 좁은 횡 측벽들(narrow horizontal sidewalls, TP1) 및 상기 제1 방향(Y)으로의 제1 종 측벽들(vertical sidewalls, SP1)을 포함할 수 있다. 상기 와이드 금속 패턴(M11')은, 상기 제2 방향(X)으로의 넓은 횡 측벽들(wide horizontal sidewalls, WP1) 및 상기 제1 방향(Y)으로의 제2 종 측벽들(SP1')을 포함할 수 있다. 상기 와이드 금속 패턴(M11')의 상기 넓은 횡 측벽들(WP1)의 길이는 상기 제1 하부 금속 패턴(M11)의 상기 좁은 횡 측벽들(TP1)의 길이보다 더 클 수 있다. 상기 와이드 금속 패턴(M11')의 상기 제2 종 측벽들(SP1')의 길이는 상기 제1 하부 금속 패턴(M11)의 상기 제1 종 측벽들(SP1)의 길이보다 더 작을 수 있다. 각각의 상기 제2 하부 금속 패턴들(M12)은 상기 제2 방향(X)으로의 제2 측벽들(SP2)을 가질 수 있다.
각각의 상기 제1 하부 금속 패턴들(M11)은 상기 제2 방향(X)으로의 제1 선폭(W1)을 가질 수 있으며, 상기 와이드 금속 패턴(M11')은 상기 제2 방향(X)으로의 제2 선폭(W2)을 가질 수 있다. 또한, 각각의 상기 제2 하부 금속 패턴들(M12)은 상기 제1 방향(Y)으로의 제3 선폭(W3)을 가질 수 있다. 일 예로, 상기 제1 선폭(W1)과 상기 제3 선폭(W3)은 실질적으로 동일할 수 있다. 상기 제2 선폭(W2)은 상기 제1 및 제3 선폭(W1, W3)보다 더 클 수 있다. 상기 제1 및 제3 선폭들(W1, W3)은, 해당 레이아웃 설계 시 규정된 디자인 룰이 허용하는 최소 선폭에 해당될 수 있다. 다만, 이는 하나의 실시예일뿐이며, 다른 실시예들에서 상기 제1 및 제3 선폭들(W1, W3)은 상기 최소 선폭보다 더 클 수 있다. 또 다른 예로, 상기 제1 선폭(W1)은 상기 좁은 횡 측벽들(TP1)의 길이와 실질적으로 동일할 수 있으며, 상기 제2 선폭(W2)은 상기 넓은 횡 측벽들(WP1)의 길이와 실질적으로 동일할 수 있다.
상기 금속 패턴들(M11, M11', M12)은 상기 제1 방향(Y) 및 상기 제2 방향(X)으로 서로 이격될 수 있다. 이때, 상기 금속 패턴들(M11, M11', M12)은 적어도 상기 디자인 룰이 허용하는 최소 이격거리만큼 서로 이격될 수 있다. 상기 최소 이격거리는 포토리소그래피 공정에서의 패터닝의 한계에 따라 정의될 수 있으며, 나아가 이는 레이아웃 설계 툴에 자동적으로 정의되어 있을 수 있다. 일 예로, 상기 제2 하부 금속 패턴들(M12)은 서로 상기 제1 방향(Y)으로 제2 거리(D2)만큼 이격될 수 있다. 여기서, 상기 제2 거리(D2)는 상기 최소 이격거리일 수 있다. 이는 이들이 서로 가장 인접하게 배치되었을 때의 예시일 뿐이며, 상기 제2 거리(D2)는 상기 최소 이격거리보다 클 수 있다.
한편, 앞서 도 3의 광근접 보정(S130)을 참조하여 설명한 바와 같이, 레이아웃 패턴들을 바탕으로 포토리소그래피 공정을 수행하면서 패턴들의 형태들 및 패턴들간의 간격에 왜곡이 발생할 수 있다. 특히, 상기 제1 하부 금속 패턴들(M11)의 경우 좁은 횡 측벽들(TP1)을 갖기 때문에, 상기 좁은 횡 측벽(TP1)과 인접하는 패턴과 상기 제1 하부 금속 패턴(M11)간의 간격에 왜곡이 크게 발생할 수 있다. 이는, 상기 좁은 횡 측벽들(TP1)이 매우 미세한 크기이기 때문에 빛의 굴절효과가 커지기 때문이다. 따라서, 상기 좁은 횡 측벽(TP1)과 인접하는 패턴과 상기 제1 하부 금속 패턴(M11)간의 거리는 상기 최소 이격거리보다 클 수 있다.
일 예로, 상기 제1 서브 패턴(M11a)의 한 쌍의 상기 좁은 횡 측벽들(TP1)과 인접하여 상기 제2 하부 금속 패턴(M12) 및 상기 제3 서브 패턴(M11c)이 각각 배치될 수 있다. 구체적으로, 어느 하나의 상기 좁은 횡 측벽(TP1)은 상기 제2 하부 금속 패턴(M12)의 상기 제2 측벽(SP2)과 대향할 수 있고, 다른 하나의 상기 좁은 횡 측벽(TP1)은 상기 제3 서브 패턴(M11c)의 상기 좁은 횡 측벽(TP1)과 대향할 수 있다. 이때, 상기 제1 서브 패턴(M11a)과 상기 제2 하부 금속 패턴(M12)은 상기 제1 방향(Y)으로 제1 거리(D1)만큼 이격되고, 상기 제1 서브 패턴(M11a)과 상기 제3 서브 패턴(M11c)은 상기 제1 방향(Y)으로 상기 제1 거리(D1)만큼 이격될 수 있다. 여기서, 상기 제1 거리(D1)는 상기 최소 이격거리인 상기 제2 거리(D2)보다 더 클 수 있다. 구체적으로, 상기 제1 거리(D1)는 적어도 상기 최소 이격거리의 1.2배와 같거나 클 수 있다
반면, 상기 제1 서브 패턴(M11a)의 상기 제1 종 측벽(SP1)과 인접하여 제2 서브 패턴(M11b)이 배치될 수 있다. 상기 제1 서브 패턴(M11a)의 상기 제1 종 측벽(SP1)은 상기 제2 서브 패턴(M11b)의 상기 제1 종 측벽(SP1)과 대향할 수 있다. 상기 제1 종 측벽(SP1)은 상기 좁은 횡 측벽(TP1)보다 상대적으로 더 길기 때문에, 패턴들간의 간격 왜곡 현상이 줄어들 수 있다. 따라서, 상기 제1 및 제2 서브 패턴들(M11a, M11b)은 상기 제2 방향(X)으로 상기 최소 이격거리인 상기 제2 거리(D2)만큼 이격될 수 있다.
상기 와이드 금속 패턴(M11')은 상기 제1 하부 금속 패턴들(M11)과 동일하게 상기 제1 방향(Y)으로 연장되는 라인일 수 있다. 다만, 상기 와이드 금속 패턴(M11')은 상기 제1 하부 금속 패턴들(M11)과는 달리 한 쌍의 넓은 횡 측벽들(WP1)을 포함할 수 있다. 일 예로, 상기 넓은 횡 측벽(WP1)과 인접하여 제2 하부 금속 패턴(M12)이 배치될 수 있다. 상기 넓은 횡 측벽(WP1)은 상기 좁은 횡 측벽(TP1)보다 상대적으로 더 길기 때문에, 패턴들간의 간격 왜곡 현상이 줄어들 수 있다. 따라서, 상기 와이드 금속 패턴(M11')과 상기 제2 하부 금속 패턴(M12)은 상기 제1 방향(Y)으로 제3 거리(D3)만큼 이격될 수 있다. 일 예로, 상기 제3 거리(D3)는 상기 최소 이격거리인 상기 제2 거리(D2)와 실질적으로 동일할 수 있다. 다른 예로, 상기 제3 거리(D3)는 상기 제2 거리(D2)보다 크고 상기 제1 거리(D1)보다 작을 수 있다.
정리하면, 상기 제1 및 제2 종 측벽들(SP1, SP1') 및 상기 제2 측벽들(SP2)은, 이와 인접하는 패턴과 상기 최소 이격거리(예를 들어, D2)를 확보할 수 있는 측벽들일 수 있다. 일 예로, 상기 제1 및 제2 종 측벽들(SP1, SP1') 및 상기 제2 측벽들(SP2)의 길이는 상기 최소 선폭(예를 들어, W1, W3)의 약 3배보다 클 수 있다.
상기 좁은 횡 측벽들(TP1)은, 이와 인접하는 패턴과 상기 최소 이격거리보다 큰 이격거리(예를 들어, D1)를 확보할 수 있는 측벽들일 수 있다. 일 예로, 상기 좁은 횡 측벽들(TP1)은 상기 최소 선폭과 동일하거나 크고, 상기 최소 선폭의 약 2배보다 작을 수 있다.
상기 넓은 횡 측벽들(WP1)은, 이와 인접하는 패턴과 상기 최소 이격거리를 확보할 수 있는 가장 작은 길이의 측벽들일 수 있다. 일 예로, 상기 넓은 횡 측벽들(WP1)은 상기 최소 선폭의 약 2배 내지 약 3배일 수 있다.
다만, 패턴들의 측벽들 각각의 길이의 범위는 디자인 룰에 따라 다르게 정의될 수 있으며, 특별히 제한되는 것은 아니다.
도 5 및 도 6은 본 발명의 실시예들에 따른 금속 레이아웃의 설계 방법을 설명하기 위한 로직 셀의 레이아웃을 나타내는 평면도들이다. 구체적으로, 도 5는 도 2의 어느 하나의 로직 셀 상의 제1 금속층을 구현하기 위한 제1 금속 레이아웃을 나타낼 수 있다. 도 6은 상기 제1 금속층 상의 제2 금속층을 구현하기 위한 제2 금속 레이아웃을 추가적으로 나타낼 수 있다. 도 5 및 도 6은 앞서 도 4를 참조하여 설명한 제1 하부 금속 패턴들(M11)이 적용된 실시예를 나타낸 것이고, 와이드 금속 패턴(M11')은 생략되었다.
도 5를 참조하면, 먼저 활성 영역들을 정의하는 레이아웃 패턴들이 제공될 수 있다. 상기 활성 영역들은 PMOSFET 영역(PR) 및 NMOSFET 영역(NR)을 포함할 수 있다. 상기 PMOSFET 영역(PR) 및 상기 NMOSFET 영역(NR)은 제1 방향(Y)으로 이격될 수 있다.
상기 PMOSFET 영역(PR) 및 상기 NMOSFET 영역(NR)과 교차하여 상기 제1 방향(Y)으로 연장되는 게이트 패턴들(GP)이 제공될 수 있다. 상기 게이트 패턴들(GP)은 상기 제1 방향(Y)과 교차하는 상기 제2 방향(X)으로 서로 이격될 수 있다.
추가적으로, 도시되진 않았지만, 상기 PMOSFET 영역(PR) 및 상기 NMOSFET 영역(NR) 내에, 반도체 기판 상부에 형성될 활성 패턴들 및 소스/드레인 영역들을 정의하는 레이아웃 패턴들이 제공될 수 있다. 나아가, 도시되진 않았지만, 제1 금속층과 연결되는 소스/드레인 콘택들 및 게이트 콘택들을 정의하는 레이아웃 패턴들이 제공될 수 있다.
상기 제1 금속층을 정의하는 제1 금속 레이아웃이 제공될 수 있다. 상기 제1 금속 레이아웃은 제1 내지 제5 하부 금속 패턴들(M11, M12, M13, M14, M15)을 포함할 수 있다. 상기 제1 내지 제3 하부 금속 패턴들(M11, M12, M13)은, 각각 상기 PMOSFET 영역(PR), 상기 NMOSFET 영역(NR), 또는 상기 게이트 패턴들(GP)과 전기적으로 연결되는 금속 배선들을 정의할 수 있다. 상기 제4 및 제5 하부 금속 패턴들(M14, M15)은 각각 드레인 전압(Vdd), 즉, 파워 전압이 제공되는 통로인 금속 배선, 및 소스 전압(Vss), 즉, 접지 전압이 제공되는 통로인 금속 배선을 정의할 수 있다.
상기 제1 하부 금속 패턴들(M11)은 제1 방향(Y)으로 연장되는 라인 형태일 수 있으며, 이에 대한 구체적인 설명은 앞서 도 4를 참조하여 설명한 바와 같다. 각각의 상기 제1 하부 금속 패턴들(M11)은 좁은 횡 측벽들(TP1) 및 제1 종 측벽들(SP1)을 포함할 수 있다. 상기 제1 하부 금속 패턴들(M11)은 제1 내지 제4 서브 패턴들(M11a-M11d)을 포함할 수 있다. 상기 제2 내지 제5 하부 금속 패턴들(M12, M13, M14, M15)은, 각각 상기 제2 방향(X)으로의 제2 내지 제5 측벽들(SP2, SP3, SP4, SP5)을 포함할 수 있다.
상기 제1 내지 제5 하부 금속 패턴들(M11, M12, M13, M14, M15)은 제1 및 제2 방향들(Y, X)로 서로 이격될 수 있다. 도 5에 나타난 로직 셀은 상기 제1 방향(Y)으로의 제1 높이(H1)를 가질 수 있다. 상기 제1 높이(H1)는 상기 제4 하부 금속 패턴(M14)의 중심에서 상기 제5 하부 금속 패턴(M15)의 중심까지의 길이일 수 있다. 상기 제1 높이(H1)는 해당 디자인 룰에서 허용되는 최소 셀 높이일 수 있다. 이때, 최소 셀 높이를 만족시키기 위하여, 상기 제1 내지 제5 하부 금속 패턴들(M11, M12, M13, M14, M15)은 상기 디자인 룰이 허용하는 최소 이격거리만큼 상기 제1 방향(Y)으로 서로 이격될 수 있다.
예를 들어, 상기 제4 하부 금속 패턴(M14)의 제4 측벽(SP4)은 상기 제2 하부 금속 패턴(M12)의 제2 측벽(SP2)과 서로 대향하며, 이때 상기 제2 및 제4 하부 금속 패턴들(M12, M14)은 서로 상기 제1 방향(Y)으로 제2 거리(D2)만큼 이격될 수 있다. 여기서, 상기 제2 거리(D2)는 앞서 도 4를 참조하여 설명한 제2 거리(D2)와 같을 수 있으며, 즉 상기 최소 이격거리를 나타낼 수 있다.
상기 제2 하부 금속 패턴(M12)과 상기 제3 하부 금속 패턴(M13)의 경우, 상대적으로 긴 제2 및 제3 측벽들(SP2, SP3)이 서로 대향할 수 있다. 따라서, 상기 제2 및 제3 하부 금속 패턴들(M12, M13)은 서로 상기 제1 방향(Y)으로 제2 거리(D2)만큼 이격될 수 있다.
한편, 상기 제2 하부 금속 패턴(M12)과 상기 제2 서브 패턴(M11b)의 경우, 상기 제2 측벽(SP2)이 상대적으로 짧은 상기 좁은 횡 측벽(TP1)과 대향할 수 있다. 따라서, 상기 제2 하부 금속 패턴(M12)과 상기 제2 서브 패턴(M11b)은 서로 상기 제1 방향(Y)으로 제1 거리(D1)만큼 이격될 수 있다. 여기서, 상기 제1 거리(D1)는 앞서 도 4를 참조하여 설명한 제1 거리(D1)와 같을 수 있으며, 즉 상기 최소 이격거리의 1.2배와 같거나 클 수 있다.
상기 제2 하부 금속 패턴(M12)의 경우, 상기 제1 방향(Y)으로 연장되는 부분을 포함함으로써, 상대적으로 짧은 일 측벽을 포함할 수 있다. 이때, 상기 일 측벽은 제2 좁은 횡 측벽(TP2)일 수 있다. 한편, 상기 제4 서브 패턴(M11d)의 좁은 횡 측벽(TP1)은 상기 제2 좁은 횡 측벽(TP2)과 서로 대향할 수 있다. 따라서, 상기 제2 하부 금속 패턴(M12)과 상기 제4 서브 패턴(M11d)은 서로 상기 제1 방향(Y)으로 제1 거리(D1)만큼 이격될 수 있다.
상기 제3 하부 금속 패턴(M13)과 상기 제3 서브 패턴(M11c)의 경우, 상기 제3 측벽(SP3)이 상대적으로 짧은 상기 좁은 횡 측벽(TP1)과 대향할 수 있다. 따라서, 상기 제3 하부 금속 패턴(M13)과 상기 제3 서브 패턴(M11c)은 서로 상기 제1 방향(Y)으로 제1 거리(D1)만큼 이격될 수 있다.
결과적으로, 상기 좁은 횡 측벽들(TP1)을 포함하는 상기 제1 하부 금속 패턴들(M11)로 인하여, 필연적으로 상기 제1 하부 금속 패턴들(M11)과 이들과 인접하는 패턴들은 상기 제1 방향(Y)으로 적어도 상기 제1 거리(D1)만큼의 이격거리가 확보될 필요가 있다. 따라서, 상기 로직 셀은 일정한 값 이상의 최소 셀 높이(즉, H1)가 확보되어야 하는 한계가 있다.
또한, 상기 제1 높이(H1)를 줄이기 위해, 각각의 상기 제1 하부 금속 패턴들(M11)의 상기 제1 방향(Y)으로의 길이를 줄이는 방법이 있을 수 있다. 그러나, 이 경우 상기 제1 하부 금속 패턴들(M11)의 라우팅을 위한 핀(pin) 영역들의 개수가 감소되어, 라우팅 수행에 문제가 발생할 수 있다. 결과적으로, 각각의 상기 제1 하부 금속 패턴들(M11)의 길이를 줄이는 방법에도 한계가 존재할 수 있다.
도 6을 참조하면, 상기 제1 금속 레이아웃 상에 제2 금속층을 정의하는 제2 금속 레이아웃이 제공될 수 있다. 설명의 편의를 위하여, 앞서 도 5를 참조하여 설명한 활성 영역들(PR, NR)은 생략되었다.
상기 제2 금속 레이아웃은 상기 제2 방향(X)으로 연장되는 라인 형태인 중간 금속 패턴들(M2)을 포함할 수 있다. 상기 중간 금속 패턴들(M2)은 각각 상기 제1 내지 제3 하부 금속 패턴들(M11, M12, M13)과 제2 비아들(V2)을 통해 연결될 수 있다.
도시되진 않았지만, 상기 제2 금속 레이아웃 상에 추가적인 금속 레이아웃들이 제공될 수 있다. 이들은 상기 제2 금속층 위에 적층되는 추가적인 금속층들을 정의할 수 있다. 이로써, 데이터 경로가 연결되는 라우팅이 순차적으로 수행될 수 있다.
도 7, 도 8 및 도 10은 본 발명의 다른 실시예들에 따른 금속 레이아웃의 설계 방법을 설명하기 위한 로직 셀의 레이아웃을 나타내는 평면도들이다. 구체적으로, 도 7은 도 2의 어느 하나의 로직 셀 상의 제1 금속층을 구현하기 위한 제1 금속 레이아웃을 나타낼 수 있다. 도 8은 상기 제1 금속층 상의 제2 금속층을 구현하기 위한 제2 금속 레이아웃을 추가적으로 나타낼 수 있다. 도 10은 상기 제2 금속층 상의 제3 금속층을 구현하기 위한 제3 금속 레이아웃을 추가적으로 나타낼 수 있다. 도 7, 도 8 및 도 10은 앞서 도 4를 참조하여 설명한 와이드 금속 패턴(M11')이 적용된 실시예를 나타낸 것이고, 제1 하부 금속 패턴들(M11)은 생략되었다.
본 실시예에서는, 앞서 5 및 도 6을 참조하여 설명한 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다. 앞서 본 발명의 개념을 설명하기 위한 레이아웃과 동일한 구성에 대하여는 동일한 참조번호가 제공될 수 있다.
도 7을 참조하면, 게이트 패턴들(GP) 및 활성 영역들(PR, NR)을 포함하는 레이아웃 패턴들 상에 제1 금속층을 정의하는 제1 금속 레이아웃이 제공될 수 있다. 상기 제1 금속 레이아웃은 와이드 금속 패턴들(M11') 및 제2 내지 제5 하부 금속 패턴들(M12, M13, M14, M15)을 포함할 수 있다. 상기 와이드 금속 패턴들(M11') 및 상기 제2 및 제3 하부 금속 패턴들(M12, M13)은, 각각 상기 PMOSFET 영역(PR), 상기 NMOSFET 영역(NR), 또는 상기 게이트 패턴들(GP)과 전기적으로 연결되는 금속 배선들을 정의할 수 있다.
상기 와이드 금속 패턴들(M11')은 제1 방향(Y)으로 연장되는 라인 형태일 수 있으며, 이에 대한 구체적인 설명은 앞서 도 4를 참조하여 설명한 바와 같다. 각각의 상기 와이드 금속 패턴들(M11')은 넓은 횡 측벽들(WP1) 및 제2 종 측벽들(SP1')을 포함할 수 있다. 상기 와이드 금속 패턴들(M11')은 제1 내지 제4 와이드 서브 패턴들(M11'a-M11'd)을 포함할 수 있다. 상기 제3 하부 금속 패턴들(M13)은 제1 및 제2 수평 패턴들(M13a, M13b)을 포함할 수 있다.
도 7에 나타난 로직 셀은 상기 제1 방향(Y)으로의 제2 높이(H2)를 가질 수 있다. 상기 제2 높이(H2)는 상기 제4 하부 금속 패턴(M14)의 중심에서 상기 제5 하부 금속 패턴(M15)의 중심까지의 길이일 수 있다. 상기 제2 높이(H2)는 해당 디자인 룰에서 허용되는 최소 셀 높이일 수 있다. 여기서, 상기 제2 높이(H2)는 앞서 도 5에서 설명한 제1 높이(H1)보다 더 작을 수 있다. 이때, 각각의 상기 PMOSFET 영역(PR) 및 상기 NMOSFET 영역(NR)의 높이는 앞서 도 5에서 설명한 PMOSFET 영역(PR) 및 NMOSFET 영역(NR)의 높이보다 작을 수 있다. 또는, 상기 PMOSFET 영역(PR) 및 상기 NMOSFET 영역(NR) 사이의 간격은 도 5에서 설명한 PMOSFET 영역(PR) 및 NMOSFET 영역(NR) 사이의 간격보다 작을 수 있다. 이하, 도 5와는 달리, 본 실시예에 따른 제1 금속 레이아웃이 상기 제2 높이(H2)를 갖는 로직 셀에 적용될 수 있음을 설명한다.
상기 와이드 금속 패턴들(M11') 및 상기 제2 내지 제5 하부 금속 패턴들(M12, M13, M14, M15)은 제1 및 제2 방향들(Y, X)로 서로 이격될 수 있다. 이때, 상기 최소 셀 높이(즉, H2)를 만족시키기 위하여, 상기 와이드 금속 패턴들(M11') 및 상기 제2 내지 제5 하부 금속 패턴들(M12, M13, M14, M15)은 상기 디자인 룰이 허용하는 최소 이격거리만큼 상기 제1 방향(Y)으로 서로 이격될 수 있다.
예를 들어, 상기 제2 및 제4 하부 금속 패턴들(M12, M14)은 서로 상기 제1 방향(Y)으로 제2 거리(D2)만큼 이격될 수 있다. 상기 제1 수평 패턴(M13a)은 상기 제2 하부 금속 패턴(M12)과 상기 제1 방향(Y)으로 상기 제2 거리(D2)만큼 이격될 수 있다.
한편, 상기 제1 수평 패턴(M13a)과 상기 제3 와이드 서브 패턴(M11'c)의 경우, 제3 측벽(SP3)이 상기 넓은 횡 측벽(WP1)과 대향할 수 있다. 따라서, 상기 제1 수평 패턴(M13a)과 상기 제3 와이드 서브 패턴(M11'c)은 서로 상기 제1 방향(Y)으로 제3 거리(D3)만큼 이격될 수 있다. 여기서, 상기 제3 거리(D3)는 앞서 도 4를 참조하여 설명한 제3 거리(D3)와 같을 수 있다. 즉 제3 거리(D3)는 상기 최소 이격거리(즉, D2)와 실질적으로 동일하거나 크고, 상기 최소 이격거리의 1.2배보다 작을 수 있다.
상기 제2 수평 패턴(M13b)과 상기 제3 와이드 서브 패턴(M11'c)의 경우 역시, 제3 측벽(SP3)이 상기 넓은 횡 측벽(WP1)과 대향할 수 있다. 따라서, 상기 제2 수평 패턴(M13b)과 상기 제3 와이드 서브 패턴(M11'c)은 서로 상기 제1 방향(Y)으로 제3 거리(D3)만큼 이격될 수 있다.
결과적으로, 상기 넓은 횡 측벽들(TP1)을 포함하는 상기 와이드 금속 패턴들(M11')로 인하여, 상기 와이드 금속 패턴들(M11')과 이들과 인접하는 패턴들은 상기 제1 방향(Y)으로 적어도 상기 제3 거리(D3)만큼의 이격거리가 확보될 필요가 있다. 이때, 상기 제3 거리(D3)는 앞서 설명한 제1 거리(D1)보다 작으므로, 도 5의 제1 하부 금속 패턴들(M11)이 적용된 경우보다 셀의 높이(즉, H2)가 줄어들 수 있다.
나아가, 상기 와이드 금속 패턴들(M11')은, 도 5의 제1 하부 금속 패턴들(M11)보다 제1 방향(Y)으로의 길이가 더 작을 수 있다. 따라서 본 실시예에 따른 로직 셀은 상기 제2 높이(H2)를 가질 수 있다. 이때, 상기 와이드 금속 패턴들(M11')의 길이 감소로 발생할 수 있는 라우팅 수행의 문제는 후술할 제2 금속 레이아웃(즉, 제2 금속층)에 의해 해소될 수 있다.
도 8을 참조하면, 상기 제1 금속 레이아웃 상에 제2 금속층을 정의하는 제2 금속 레이아웃이 제공될 수 있다. 설명의 편의를 위하여, 활성 영역들(PR, NR)은 생략되었다.
상기 제2 금속 레이아웃은 상기 제1 방향(Y)으로 연장되는 라인 형태인 제1 내지 제5 중간 금속 패턴들(M21-M25)을 포함할 수 있다. 상기 제1, 제2, 제3 및 제5 중간 금속 패턴들(M21-M23, M25)은 각각 상기 제1 내지 제4 와이드 서브 패턴들(M11'a-M11'd)과 제2 비아들(V2)을 통해 연결될 수 있다. 상기 제1, 제2, 제3 및 제5 중간 금속 패턴들(M21-M23, M25)은 상기 제1 방향(Y)으로 연장되면서 라우팅을 위한 핀 영역들을 충분히 제공할 수 있다.
도 9는 본 발명의 실시예들에 따른 제1 하부 금속 패턴(M11), 와이드 금속 패턴(M11'), 및 제1 중간 금속 패턴(M21)의 핀 영역들(PA)을 예시적으로 나타낸 평면도이다.
도 9를 참조하면, 제1 하부 금속 패턴(M11)은 3개의 핀 영역들(PA)을 가질 수 있으며, 와이드 금속 패턴(M11')은 2개의 핀 영역들(PA)을 가질 수 있다. 즉, 상기 제1 하부 금속 패턴(M11)은 상기 와이드 금속 패턴(M11')에 비해 상대적으로 길이가 더 길기 때문에, 더 많은 핀 영역들(PA)을 가질 수 있다. 상기 핀 영역들(PA)은, 금속 패턴이 이의 상층에 있는 다른 금속 패턴과 연결되기 위한 비아가 형성 가능한 위치들일 수 있다. 따라서, 상기 와이드 금속 패턴(M11')은 상기 제1 하부 금속 패턴(M11)에 비해 핀 영역들(PA)이 적으므로, 상기 와이드 금속 패턴(M11')은 라우팅 수행에 제약이 따를 수 있다.
한편, 상기 제1 중간 금속 패턴(M21)은 상기 제1 하부 금속 패턴(M11)에 비해 더 긴 길이를 가지므로, 5개의 핀 영역들(PA)을 가질 수 있다. 상기 제1 중간 금속 패턴(M21)과 상기 와이드 금속 패턴(M11')이 서로 결합하는 경우, 상기 와이드 금속 패턴(M11')은 라우팅을 위한 핀 영역들(PA)의 확장이 가능해질 수 있다.
도 8을 다시 참조하면, 상기 와이드 금속 패턴들(M11')의 부족한 핀 영역들(PA)을 보완하기 위해, 상기 제1, 제2, 제3 및 제5 중간 금속 패턴들(M21-M23, M25)이 제공될 수 있다. 상기 제1, 제2, 제3 및 제5 중간 금속 패턴들(M21-M23, M25)을 통하여, 상기 와이드 금속 패턴들(M11')은 도 5의 제1 하부 금속 패턴들(M11)과 동일한 라우팅을 수행할 수 있다.
제4 중간 금속 패턴(M24)은 상기 제1 및 제2 수평 패턴들(M13a, M13b)과 상기 제2 비아들(V2)을 통해 연결되어, 이들을 전기적으로 연결시킬 수 있다. 즉, 상기 제4 중간 금속 패턴(M24)을 통하여, 상기 제1 및 제2 수평 패턴들(M13a, M13b)은 도 5의 제3 하부 금속 패턴(M13)과 동일한 라우팅을 수행할 수 있다.
도 10을 참조하면, 상기 제2 금속 레이아웃 상에 제3 금속층을 정의하는 제3 금속 레이아웃이 제공될 수 있다.
상기 제3 금속 레이아웃은 상기 제2 방향(X)으로 연장되는 라인 형태인 제1 내지 제4 상부 금속 패턴들(M31-M34)을 포함할 수 있다. 상기 제1 내지 제4 상부 금속 패턴들(M31-M34)은 각각 상기 제1 내지 제5 중간 금속 패턴들(M21-M25)과 제3 비아들(V3)을 통해 연결될 수 있다.
도시되진 않았지만, 상기 제3 금속 레이아웃 상에 추가적인 금속 레이아웃들이 제공될 수 있다. 이들은 상기 제3 금속층 위에 적층되는 추가적인 금속층들을 정의할 수 있다. 이로써, 데이터 경로가 연결되는 라우팅이 순차적으로 수행될 수 있다.
한편, 본 실시예에 따른 금속 레이아웃은 앞서 도 6에서 설명한 금속 레이아웃에 비해 추가적인 금속층(예를 들어, 제2 금속 레이아웃)을 더 포함하는 것으로 나타나 있다. 그러나, 일반적으로 7개 이상의 금속층들이 반도체 기판 상에 적층되며, 따라서 본 실시예에 따른 금속 레이아웃은 도시되지 않은 금속층들을 통해 특별한 금속층의 추가 없이 라우팅이 수행될 수 있다.
본 실시예에서는 어느 하나의 로직 셀에 대한 레이아웃 설계 방법을 설명하였지만, 이는 동시에 복수개의 로직 셀들(또는 복수개의 표준 셀들)에 적용되어, 셀들의 높이를 전체적으로 감소시킬 수 있다.
도 7, 도 8 및 도 10를 참조하여 설명한 본 실시예의 금속 레이아웃들, 및 앞서 도 5 및 도 6을 참조하여 설명한 금속 레이아웃들은 도 2에서 설명한 서로 다른 로직 셀들 상에 각각 적용될 수 있다. 나아가, 이들은 도 1에서 설명한 서로 다른 프로세서 코어들 내에 각각 적용될 수 있다.
도 11 내지 도 13은 본 발명의 일 실시예에 따른 반도체 소자를 설명하기 위한 단면도들로서, 각각 도 10의 I-I'선, II-II '선 및 III-III'선에 대응하는 단면도들이다. 구체적으로, 도 11 내지 도 13은 앞서 도 7 내지 도 10을 참조하여 설명한 레이아웃을 통해 구현된 반도체 소자의 일 예를 나타낸 것이다.
도 11 내지 도 13에 있어서, 앞서 본 발명의 실시예들에 따른 레이아웃 패턴들에 대응하는 구성들에 대하여는 동일한 참조번호가 제공될 수 있다. 그러나, 반도체 소자의 구성들은 앞서 설명한 포토리소그래피 공정을 통하여 반도체 기판 상에 구현된 것으로, 앞서 설명한 레이아웃 패턴들과 완전히 동일한 것이 아닐 수 있다. 상기 반도체 소자는 일 예로 시스템 온 칩일 수 있다.
도 10 및 도 11 내지 도 13을 참조하면, 기판(100) 상에 PMOSFET 영역(PR) 및 NMOSFET 영역(NR)을 정의하는 제2 소자 분리막들(ST2)이 제공될 수 있다. 상기 제2 소자 분리막들(ST2)은 기판(100)의 상부에 형성될 수 있다. 일 예로, 상기 기판(100)은 실리콘 기판 또는 게르마늄 기판이거나, SOI(Silicon On Insulator) 기판일 수 있다.
상기 PMOSFET 영역(PR) 및 상기 NMOSFET 영역(NR)은 상기 제2 소자 분리막들(ST2)을 사이에 두고 상기 기판(100)의 상면에 평행한 제1 방향(Y)으로 이격될 수 있다. 일 실시예로, 상기 PMOSFET 영역(PR) 및 상기 NMOSFET 영역(NR)은 각각 하나의 영역으로 도시되어 있으나, 이와 달리, 상기 제2 소자 분리막들(ST2)에 의하여 분리된 복수의 영역들을 포함할 수 있다.
상기 PMOSFET 영역(PR) 및 상기 NMOSFET 영역(NR) 상에 상기 제1 방향(Y)과 교차하는 제2 방향(X)으로 연장되는 복수의 활성 패턴들(FN)이 제공될 수 있다. 상기 활성 패턴들(FN)은 상기 제1 방향(Y)을 따라 배열될 수 있다. 상기 활성 패턴들(FN)의 각각의 양 측에 상기 제2 방향(X)으로 연장되는 제1 소자 분리막들(ST1)이 배치될 수 있다. 일 실시예에서, 상기 복수의 활성 패턴들(FN)의 상부들에 복수의 핀 부분들이 각각 제공될 수 있다. 일 예로, 상기 핀 부분들은, 상기 제1 소자 분리막들(ST1) 사이로 돌출된 핀(fin) 형상을 가질 수 있다.
상기 활성 패턴들(FN)은 상기 PMOSFET 영역(PR) 및 상기 NMOSFET 영역(NR) 상에 각각 3개씩 도시되었으나, 이에 한정되지 않는다. 상기 제2 소자 분리막들(ST2)과 상기 제1 소자 분리막들(ST1)은 실질적으로 연결된 하나의 절연막의 일부일 수 있다. 상기 제2 소자 분리막들(ST2)의 두께는 상기 제1 소자 분리막들(ST1)의 두께보다 두꺼울 수 있다. 이 경우, 상기 제1 소자 분리막들(ST1)은 상기 제2 소자 분리막들(ST2)과 별도의 공정에 의하여 형성될 수 있다. 다른 실시예에서, 상기 제1 소자 분리막들(ST1)은 상기 제2 소자 분리막들(ST2)과 동시에 형성되고 실질적으로 동일한 두께를 가질 수 있다. 상기 제1 및 제2 소자 분리막들(ST1, ST2)은 상기 기판(100)의 상부에 형성될 수 있다. 일 예로, 상기 제1 및 제2 소자 분리막들(ST1, ST2)은 실리콘 산화막을 포함할 수 있다.
상기 활성 패턴들(FN) 상에 상기 활성 패턴들(FN)과 교차하여 상기 제1 방향(Y)으로 연장되는 게이트 패턴들(GP)이 제공될 수 있다. 상기 게이트 패턴들(GP)은 상기 제2 방향(X)으로 서로 이격될 수 있다. 각각의 상기 게이트 패턴들(GP)은 상기 제1 방향(Y)으로 연장되어 상기 PMOSFET 영역(PR), 상기 제2 소자 분리막들(ST2) 및 상기 NMOSFET 영역(NR)을 가로지를 수 있다.
각각의 상기 게이트 패턴들(GP)의 아래에 게이트 절연 패턴(GI)이 제공될 수 있고, 각각의 상기 게이트 패턴들(GP)의 양 측에 게이트 스페이서들(GS)이 제공될 수 있다. 나아가, 각각의 상기 게이트 패턴들(GP)의 상면을 덮는 캐핑 패턴(CP)이 제공될 수 있다. 다만, 일 예로, 게이트 콘택(CB)이 연결되는 상기 게이트 패턴(GP) (GP)의 일부분 상에는 상기 캐핑 패턴(CP)이 제거되어 있을 수 있다. 상기 게이트 패턴들(GP)을 덮는 제1 내지 제7 층간 절연막들(110-170)이 제공될 수 있다.
상기 게이트 패턴들(GP)은 도핑된 반도체, 금속, 도전성 금속 질화물 중 적어도 하나를 포함할 수 있다. 상기 게이트 절연 패턴(GI)은 실리콘 산화막, 실리콘 산화질화막을 포함하거나, 실리콘 산화막보다 유전상수가 높은 고유전막을 포함할 수 있다. 상기 캐핑 패턴(CP) 및 상기 게이트 스페이서들(GS)은 각각 실리콘 산화막, 실리콘 질화막, 및 실리콘 산화질화막 중 적어도 하나를 포함할 수 있다. 상기 제1 내지 제7 층간 절연막들(110-170)은 각각 실리콘 산화막 또는 실리콘 산화질화막을 포함할 수 있다.
상기 게이트 패턴들(GP)의 각각의 양 측에 위치하는 상기 활성 패턴들(FN)에 소스/드레인 영역들(SD)이 제공될 수 있다. 도 13에 도시된 바와 같이, 상기 소스/드레인 영역들(SD)은 상기 활성 패턴들(FN) 내에 한정될 수 있으나, 이와 달리 상기 기판(100)의 상부, 즉, 상기 제1 소자 분리막들(ST1) 상으로 연장될 수 있다. 상기 PMOSFET 영역(PR) 내의 상기 소스/드레인 영역들(SD)은 p형 불순물 영역들일 수 있고, 상기 NMOSFET 영역(NR) 내의 상기 소스/드레인 영역들(SD)은 n형 불순물 영역들일 수 있다. 상기 게이트 패턴들(GP)의 각각의 아래에 위치하고, 상기 게이트 패턴들(GP)의 각각과 중첩하는 상기 핀 부분들은 채널 영역들(AF)로 이용될 수 있다.
상기 소스/드레인 영역들(SD)은 선택적 에피택시얼 성장 공정으로 형성된 에피택시얼 패턴들일 수 있다. 따라서, 상기 소스/드레인 영역들(SD)의 상면들은 상기 핀 부분들의 상면보다 더 높은 레벨에 위치할 수 있다. 상기 소스/드레인 영역들(SD)은 상기 기판(100)과 다른 반도체 원소를 포함할 수 있다. 일 예로, 상기 소스/드레인 영역들(SD)은 상기 기판(100)의 반도체 원소의 격자 상수보다 크거나 작은 격자 상수를 갖는 반도체 원소를 포함할 수 있다. 상기 소스/드레인 영역들(SD)이 상기 기판(100)과 다른 반도체 원소를 포함함으로써, 상기 채널 영역들(AF)에 압축 응력(compressive stress) 또는 인장 응력(tensile stress)이 제공될 수 있다. 일 예로, 상기 기판(100)이 실리콘 기판인 경우, 상기 PMOSFET 영역(PR)의 상기 소스/드레인 영역들(SD)은 실리콘-게르마늄(embedded SiGe) 또는 게르마늄을 포함할 수 있다. 이 경우, 상기 소스/드레인 영역들(SD)은 상기 채널 영역들(AF)에 압축 응력을 제공할 수 있다. 다른 예로, 상기 기판(100)이 실리콘 기판인 경우, 상기 NMOSFET 영역(NR)의 상기 소스/드레인 영역들(SD)은 실리콘 카바이드(SiC)를 포함할 수 있다. 이 경우, 상기 채널 영역들(AF)에 인장 응력을 제공할 수 있다. 이로써, 상기 채널 영역들(AF) 내에 생성된 캐리어들의 이동도가 향상될 수 있다.
상기 게이트 패턴들(GP) 사이에 소스/드레인 콘택들(CA)이 제공될 수 있다. 상기 소스/드레인 콘택들(CA)은 상기 활성 패턴들(FN)을 따라 상기 제2 방향(X)으로 배열될 수 있다. 또한, 소스/드레인 콘택들(CA)은 적어도 하나의 상기 게이트 패턴들(GP)의 일 측벽을 따라 상기 제1 방향(Y)으로 배열될 수 있다. 일 예로, 상기 게이트 패턴들(GP) 사이에서, 상기 소스/드레인 콘택들(CA)이 상기 PMOSFET 영역(PR) 및 상기 NMOSFET 영역(NR) 상에 각각 배치되어, 상기 제1 방향(Y)으로 배열될 수 있다(도 13 참조). 상기 소스/드레인 콘택들(CA)은 상기 소스/드레인 영역들(SD)에 직접 접속되며, 이들과 전기적으로 연결될 수 있다. 상기 소스/드레인 콘택들(CA)은 상기 제1 층간 절연막(110) 내에 제공될 수 있다.
일 실시예에 따르면, 상기 PMOSFET 영역(PR)에서, 상기 제1 소자 분리막들(ST1)을 사이에 두고 상기 제1 방향(Y)으로 상호 이격된 세개의 상기 소스/드레인 영역들(SD)은, 하나의 상기 소스/드레인 콘택(CA)에 의하여 서로 전기적으로 연결될 수 있다. 즉, 적어도 하나의 상기 소스/드레인 콘택들(CA)은 상기 활성 패턴들(FN)을 공통적으로 덮으며 상기 제1 방향(Y)으로 이격된 상기 소스/드레인 영역들(SD)을 서로 연결할 수 있다(도 13 참조).
상기 NMOSFET 영역(NR) 내의 상기 소스/드레인 영역들(SD)도 동일한 방식으로 상기 소스/드레인 콘택들(CA)에 의하여 연결될 수 있다. 즉, 상기 NMOSFET 영역(NR) 내에서, 상기 제1 소자 분리막들(ST1)에 의하여 상기 제1 방향(Y)으로 상호 이격된 소스/드레인 영역들(SD)은 상기 소스/드레인 콘택들(CA)에 의하여 상호 연결될 수 있다. 한편, 하나의 상기 소스/드레인 콘택(CA)이 하나의 상기 소스/드레인 영역(SD)과 연결될 수도 있다.
한편, 적어도 하나의 상기 게이트 패턴들(GP) 상에 게이트 콘택(CB)이 제공될 수 있다.
상기 제1 층간 절연막(110) 상의 상기 제2 층간 절연막(120) 내에 제1 비아들(V1)이 제공될 수 있다. 상기 제2 층간 절연막(120) 상의 상기 제3 층간 절연막(130) 내에 제1 금속층이 제공될 수 있다. 상기 제1 금속층은, 앞서 도 7을 참조하여 설명한 와이드 금속 패턴들(M11') 및 제2 내지 제5 하부 금속 패턴들(M12, M13, M14, M15)을 포함할 수 있다.
일 예로, 제2 수평 패턴(M13b) 및 제3 와이드 서브 패턴(M11'c)은 상기 제1 비아(V1)를 통해 상기 소스/드레인 콘택들(CA)과 각각 전기적으로 연결될 수 있다. 제1 와이드 서브 패턴(M11'a)은 상기 제1 비아(V1)를 통해 상기 게이트 콘택(CB)과 전기적으로 연결될 수 있다.
도 13을 다시 참조하면, 상기 제1 수평 패턴(M13a)과 상기 제3 와이드 서브 패턴(M11'c), 및 상기 제3 와이드 서브 패턴(M11'c)과 상기 제2 수평 패턴(M13b)은 각각 제3 거리(D3)만큼 상기 제1 방향(Y)으로 이격될 수 있다. 이는, 상기 제3 와이드 서브 패턴(M11'c)이 제3 측벽들(SP3)과 대향하는 넓은 횡 측벽들(WP1)을 갖기 때문임은 앞서 설명한 바와 같다.
상기 제4 및 제5 하부 금속 패턴들(M14, M15)은 상기 PMOSFET 영역(PR)의 외곽 및 상기 NMOSFET 영역(NR)의 외곽에 각각 제공될 수 있다. 도시되진 않았지만, 상기 제4 하부 금속 패턴(M14)은 상기 제1 비아(V1)를 통해 상기 소스/드레인 콘택(CA)과 연결되어, 상기 PMOSFET 영역(PR)에 드레인 전압(Vdd), 즉, 파워 전압을 인가할 수 있다. 상기 제5 하부 금속 패턴(M15)은 상기 제1 비아(V1)를 통해 상기 소스/드레인 콘택(CA)과 연결되어, 상기 NMOSFET 영역(NR)에 소스 전압(Vss), 즉, 접지 전압을 인가할 수 있다.
상기 제3 층간 절연막(130) 상의 상기 제4 층간 절연막(140) 내에 제2 비아들(V2)이 제공될 수 있다. 상기 제4 층간 절연막(140) 상의 상기 제5 층간 절연막(150) 내에 제2 금속층이 제공될 수 있다. 상기 제2 금속층은, 앞서 도 8을 참조하여 설명한 제1 내지 제5 중간 금속 패턴들(M21-M25)을 포함할 수 있다. 상기 제1 내지 제5 중간 금속 패턴들(M21-M25)은 상기 제2 비아들(V2)을 통하여 상기 와이드 금속 패턴들(M11') 및 제2 및 제3 하부 금속 패턴들(M12, M13)과 전기적으로 연결될 수 있다.
상기 제5 층간 절연막(150) 상의 상기 제6 층간 절연막(160) 내에 제3 비아들(V3)이 제공될 수 있다. 상기 제6 층간 절연막(160) 상의 상기 제7 층간 절연막(170) 내에 제3 금속층이 제공될 수 있다. 상기 제3 금속층은, 앞서 도 10을 참조하여 설명한 제1 내지 제4 상부 금속 패턴들(M31-M34)을 포함할 수 있다. 상기 제1 내지 제4 상부 금속 패턴들(M31-M34)은 상기 제3 비아들(V3)을 통하여 상기 제1 내지 제5 중간 금속 패턴들(M21-M25)과 전기적으로 연결될 수 있다.
상기 제1 내지 제3 금속층들의 경우, 앞서 도 3을 참조하여 설명한 반도체 소자의 설계 및 제조 방법을 이용해 형성될 수 있다. 구체적으로, 반도체 집적회로의 상위 수준 설계 및 레이아웃 설계를 수행하여, 앞서 도 7 내지 도 10을 참조하여 설명한 제1 내지 제3 금속 레이아웃들을 준비할 수 있다. 이어서 광근접 보정을 수행하고, 변경된 금속 레이아웃들에 기초하여 포토마스크들이 제작될 수 있다.
상기 제1 금속층을 형성하는 것은, 상기 제3 층간 절연막(130) 상에 상기 제1 금속 레이아웃에 대응하는 포토 레지스트 패턴을 형성하는 것을 포함할 수 있다. 구체적으로, 먼저 상기 제3 층간 절연막(130) 상에 포토 레지스트막이 형성될 수 있다. 상기 제1 금속 레이아웃에 대응하는 포토 마스크를 이용하여, 상기 포토 레지스트막 상에 노광 및 현상 공정이 수행될 수 있다. 이로써, 상기 포토 레지스트 패턴이 형성될 수 있다. 상기 포토 레지스트 패턴은 금속 배선 홀들을 정의하는 개구부들을 가질 수 있다.
이어서, 상기 포토 레지스트 패턴을 식각 마스크로 상기 제3 층간 절연막(130)을 식각하여 금속 상기 배선 홀들을 형성할 수 있다. 이후 상기 금속 배선 홀들을 도전성 물질로 채워 상기 와이드 금속 패턴들(M11') 및 상기 제2 내지 제5 하부 금속 패턴들(M12, M13, M14, M15)이 형성될 수 있다. 상기 도전성 물질은 금속을 포함할 수 있으며, 예를 들어 구리를 포함할 수 있다.
상기 제2 및 제3 금속층들의 경우, 상기 제1 금속층과 유사한 방법을 이용하여 형성될 수 있다.
도 14는 본 발명의 실시예들에 따른 반도체 소자를 포함하는 전자 시스템의 블록도이다.
도 14를 참조하면, 본 발명의 실시예에 따른 전자 시스템(1100)은 컨트롤러(1110), 입출력 장치(1120, I/O), 기억 장치(1130, memory device), 인터페이스(1140) 및 버스(1150, bus)를 포함할 수 있다. 상기 컨트롤러(1110), 입출력 장치(1120), 기억 장치(1130) 및/또는 인터페이스(1140)는 상기 버스(1150)를 통하여 서로 결합 될 수 있다. 상기 버스(1150)는 데이터들이 이동되는 통로(path)에 해당한다.
상기 컨트롤러(1110)는 마이크로프로세서, 디지털 신호 프로세스, 마이크로컨트롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 하나를 포함할 수 있다. 상기 입출력 장치(1120)는 키패드(keypad), 키보드 및 디스플레이 장치등을 포함할 수 있다. 상기 기억 장치(1130)는 데이터 및/또는 명령어등을 저장할 수 있다. 상기 기억 장치(1130)는 비휘발성 기억 소자(예컨대, 플래쉬 기억 소자, 상변화 기억 소자, 및/또는 자기 기억 소자 등)를 포함할 수 있다. 이에 더하여, 상기 기억 장치(1130)는 휘발성 기억 소자를 더 포함할 수 있다. 이 경우에, 상기 기억 장치(1130)는 본 발명의 실시예들에 따른 반도체 소자를 포함하는 SRAM(Static Random Access Memory)을 포함할 수 있다. 상기 기억 장치(1130)는 전자 시스템(1100)의 응용 또는 전자 시스템(1100)이 적용되는 전자 제품에 따라 생략될 수도 있다. 상기 인터페이스(1140)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다. 상기 인터페이스(1140)는 유선 또는 무선 형태일 수 있다. 예컨대, 상기 인터페이스(1140)는 안테나 또는 유무선 트랜시버등을 포함할 수 있다. 본 발명의 실시예들에 따른 반도체 소자는 상기 컨트롤러(1110) 또는 상기 입출력 장치(1120, I/O) 등의 일부로 제공될 수 있다. 도시하지 않았지만, 상기 전자 시스템(1100)은 상기 컨트롤러(1110)의 동작을 향상시키기 위한 동작 기억 소자로서, 고속의 DRAM(Dynamic Random Access Memory) 소자 및/또는 SRAM 소자 등을 더 포함할 수도 있다.
도 15 내지 도 17은 본 발명의 실시예들에 따른 반도체 소자를 포함하는 멀티미디어 장치의 예들을 나타낸 도면들이다. 도 1의 전자 장치(1) 및/또는 도 14의 전자 시스템(1100)은 도 15에 도시된 모바일 폰 또는 스마트 폰(2000)에 적용될 수 있고, 도 16에 도시된 태블릿 또는 스마트 태블릿(3000)에 적용될 수 있으며, 또한 도 17에 도시된 노트북 컴퓨터(4000)에 적용될 수 있다.

Claims (10)

  1. 그의 상부에 활성 패턴을 포함하는 기판;
    상기 활성 패턴을 가로지르며, 상기 기판의 상면에 평행한 제1 방향으로 연장되는 게이트 전극; 및
    상기 활성 패턴 및 상기 게이트 전극과 전기적으로 연결되는 제1 금속층을 포함하되,
    상기 제1 금속층은:
    상기 제1 방향으로 연장되는 제1 금속 배선; 및
    상기 제1 금속 배선과 상기 제1 방향으로 이격되며, 상기 제1 방향과 교차하는 제2 방향으로 연장되는 제2 금속 배선을 포함하고,
    상기 제1 금속 배선은 상기 제2 방향으로의 제1 측벽을 포함하고,
    상기 제2 금속 배선은 상기 제2 방향으로의 제2 측벽을 포함하고,
    상기 제1 측벽과 상기 제2 측벽은 서로 대향하고,
    상기 제1 측벽의 길이는 최소 선폭의 2배 내지 3배인 시스템 온 칩.
  2. 제1항에 있어서,
    상기 최소 선폭은, 상기 제2 금속 배선의 상기 제1 방향으로의 최소 폭인 시스템 온 칩.
  3. 제1항에 있어서,
    상기 제1 금속층은, 상기 제2 방향으로 연장되는 제3 금속 배선을 더 포함하고,
    상기 제2 금속 배선과 상기 제3 금속 배선은 상기 제1 방향으로 서로 제1 거리만큼 이격되고,
    상기 제1 측벽과 상기 제2 측벽간의 제2 거리는, 상기 제1 거리와 실질적으로 동일하거나 크고, 상기 제1 거리의 1.2배보다 작은 시스템 온 칩.
  4. 제1항에 있어서,
    상기 제1 금속층은:
    상기 제2 방향으로 연장되는 제3 금속 배선; 및
    상기 제3 금속 배선과 상기 제1 방향으로 이격되며, 상기 제1 방향으로 연장되는 제4 금속 배선을 더 포함하고,
    상기 제3 금속 배선은 상기 제2 방향으로의 제3 측벽을 포함하며,
    상기 제4 금속 배선은 상기 제2 방향으로의 제4 측벽을 포함하고,
    상기 제3 측벽과 상기 제4 측벽은 서로 대향하고,
    상기 제4 측벽의 길이는 상기 제1 측벽의 길이보다 더 작고,
    상기 제1 측벽과 상기 제2 측벽간의 제2 거리는 상기 제3 측벽과 상기 제4 측벽간의 제3 거리보다 작은 시스템 온 칩.
  5. 제1항에 있어서,
    상기 제1 금속층 상의 제2 금속층을 더 포함하되,
    상기 제2 금속층은, 서로 평행하게 상기 제1 방향으로 연장되는 제5 금속 배선들을 포함하고,
    어느 하나의 상기 제5 금속 배선은 상기 제1 금속 배선과 전기적으로 연결되어 라우팅을 위한 핀(pin) 영역들을 제공하는 시스템 온 칩.
  6. 제5항에 있어서,
    상기 제2 금속 배선은 복수개로 제공되며, 상기 제2 금속 배선들은 상기 제1 방향으로 서로 이격되고,
    다른 하나의 상기 제5 금속 배선은 서로 이격된 상기 제2 금속 배선들을 전기적으로 연결하는 시스템 온 칩.
  7. 제5항에 있어서,
    상기 제2 금속층 상의 제3 금속층을 더 포함하되,
    상기 제3 금속층은, 서로 평행하게 상기 제2 방향으로 연장되는 제6 금속 배선들을 포함하고,
    어느 하나의 상기 제6 금속 배선은 상기 제5 금속 배선들의 상기 핀 영역에 접속되어, 상기 제1 금속 배선과 전기적으로 연결되는 시스템 온 칩.
  8. 제1항에 있어서,
    상기 게이트 전극의 양 측의 상기 활성 패턴의 상부에 각각 형성된 소스/드레인 영역들; 및
    상기 게이트 전극 및 상기 소스/드레인 영역들과 각각 접속하는 콘택들을 더 포함하되,
    상기 제1 및 제2 금속 배선들은 상기 콘택들과 전기적으로 연결되는 시스템 온 칩.
  9. 복수개의 표준 셀들을 포함하는 시스템 온 칩을 형성하기 위한 레이아웃 패턴을 구성하는 것을 포함하는 레이아웃 설계 방법에 있어서,
    상기 레이아웃 패턴을 구성하는 것은, 제1 금속층에 대응하는 제1 금속 레이아웃을 구성하는 것을 포함하되,
    상기 제1 금속 레이아웃은:
    제1 방향으로 연장되는 제1 금속 패턴; 및
    상기 제1 금속 패턴과 상기 제1 방향으로 이격되며, 상기 제1 방향과 교차하는 제2 방향으로 연장되는 제2 금속 패턴을 포함하고,
    상기 제1 및 제2 금속 패턴들은, 서로 대향하는 제1 및 제2 측벽들을 각각 포함하고,
    상기 제1 측벽과 상기 제2 측벽간의 거리는, 레이아웃의 디자인 룰이 허용하는 최소 이격거리와 실질적으로 동일하거나 크고, 상기 최소 이격거리의 1.2배보다 작은 시스템 온 칩의 레이아웃 설계 방법.
  10. 제9항에 있어서,
    상기 제1 측벽의 길이는, 레이아웃의 디자인 룰이 허용하는 최소 선폭의 2배 내지 3배인 시스템 온 칩의 레이아웃 설계 방법.
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