KR20220052962A - Euv 리소그래피를 사용한 표준 셀 및 전력 그리드 아키텍처 - Google Patents

Euv 리소그래피를 사용한 표준 셀 및 전력 그리드 아키텍처 Download PDF

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Abstract

칩 레이아웃을 생성하는 시스템 및 방법이 설명된다. 다양한 실시예에서, 표준 셀은 전력 연결 및 신호 라우팅을 위해 단방향 트랙을 사용한다. 금속 1 층의 최소 폭을 사용하여 금속 1 층의 적어도 2개의 트랙이 표준 셀에 2 대 1 "기어 비율" 이상을 제공하도록 단일 금속 게이트의 피치 내에 배치된다. 금속 1 층에서 전력 신호와 접지 기준 신호가 동일한 금속 1 트랙에서 라우팅되어 다른 신호 라우팅을 위한 면적을 제공한다. 다수의 표준 셀이 다중 셀 레이아웃으로 배치되고, 여기서, 금속 2 층 및 금속 3 층 중 하나 이상의 경로는 전력 연결을 위해 최소 길이를 사용한다. 레이아웃은 고정 피치를 갖는 전력 그리드를 포함하지 않는다.

Description

EUV 리소그래피를 사용한 표준 셀 및 전력 그리드 아키텍처
반도체 제조 프로세스가 진보하고 다이 상의 기하학적 치수가 감소함에 따라, 반도체 칩은 더 적은 공간을 소비하면서 더 많은 기능과 성능을 제공한다. 많은 진보가 이루어졌지만, 잠재적인 이점을 제한하는 처리 및 집적 회로 설계의 최신 기술로 인해 설계 문제가 여전히 발생한다. 예를 들어, 용량성 결합, 전자 이주(electromigration), 누설 전류 및 처리 수율은 반도체 칩의 전체 다이에 걸쳐 디바이스 배치 및 신호 라우팅에 영향을 미치는 몇 가지 문제이다. 따라서, 이러한 문제는 설계 완료를 지연시키고 출시 시간에 영향을 미칠 가능성이 있다.
반도체 칩의 설계 주기를 단축하기 위해, 가능하다면, 수동 풀-커스텀(full-custom) 설계가 자동화로 대체된다. 설계자는 Verilog, VHDL 등과 같은 고수준 기술 언어로 기능 유닛 또는 복합 게이트에 대한 설명을 제공한다. 합성 도구는 로직 설명을 수신하고 논리적 넷리스트(logical netlist)를 제공한다. 논리적 넷리스트는 물리적 레이아웃을 제공하기 위해 배치 및 라우팅(PNR; place-and-route) 도구에서 사용된다. 배치 및 라우팅 도구는 셀 레이아웃 라이브러리를 사용하여 물리적 레이아웃을 제공한다.
셀 레이아웃 라이브러리는 반도체 칩에서 사용하는 다양한 기능을 제공하기 위한 다수의 표준 셀 레이아웃을 포함한다. 일부 경우에, 표준 셀 레이아웃이 수동으로 생성된다. 따라서, 각각의 새 표준 셀 레이아웃 또는 수정되는 각각의 원본 표준 셀 레이아웃이 수동으로 생성된다. 다른 경우에, 배치 및 라우팅 도구에서 사용하는 규칙이 조절되어 셀 생성이 자동화된다. 그러나, 자동화된 프로세스는 때때로 성능, 전력 소비, 신호 무결성, 프로세스 수율, 내부 교차 결합 연결을 포함한 로컬 및 외부 신호 라우팅 양자 모두, 다른 셀과 일치하는 높이 및 폭 셀 치수, 핀 액세스, 전력 레일 설계 등에 관한 각각의 규칙을 충족하지 않는다. 따라서, 설계자는 이러한 셀을 수동으로 생성하여 다수의 특성에 대해 더 나은 결과를 얻거나 배치 및 라우팅 도구에 대한 규칙을 재작성한다.
일반적으로, 표준 셀 레이아웃은 VDD 전력 레일이라고도 지칭되는 공급 전압 연결을 위한 적어도 하나의 전력 레일과 VSS 전력 레일이라고도 지칭되는 접지 연결을 위한 하나의 전력 레일을 사용한다. 일부 경우에, 전력 및 접지 레일은 대응 비아에 더하여 수평 금속 0, 수직 금속 1, 수평 금속 2 및 수직 금속 3과 같은 다수의 금속 층을 이용하는 비교적 긴 배선을 사용한다. 다른 경우에, 표준 셀 내에서 고정 위치 포스트를 사용하여 전력 및 접지 연결을 형성한다. 이러한 각각의 경우는 반도체 칩에 표준 셀을 배치하고 신호 라우팅 혼잡을 완화하기 위한 유연성을 감소시킨다. 실시간 라우팅 최적화가 제한되거나 완전히 제거된다.
상기의 관점에서, 칩에 대한 레이아웃을 생성하기 위한 효율적인 방법 및 시스템이 요망된다.
본 출원에 설명된 방법 및 메커니즘의 이점은 첨부 도면과 함께 다음 설명을 참조하여 더 잘 이해할 수 있다.
도 1은 복합 로직 게이트에 대한 표준 셀 레이아웃의 평면도의 일반화된 도면이다.
도 2는 복합 로직 게이트에 대한 표준 셀 레이아웃의 평면도의 일반화된 도면이다.
도 3은 복합 로직 게이트에 대한 표준 셀 레이아웃의 평면도의 일반화된 도면이다.
도 4는 복합 로직 게이트에 대한 표준 셀 레이아웃의 평면도의 일반화된 도면이다.
도 5는 2개의 로직 게이트에 대한 표준 셀 레이아웃의 평면도의 일반화된 도면이다.
도 6은 다중 셀 레이아웃을 위한 전력 그리드 연결 평면도의 일반화된 도면이다.
도 7은 표준 셀에 대한 레이아웃을 생성하는 방법의 일반화된 도면이다.
도 8은 다수의 표준 셀에 대한 전력 그리드 연결을 레이아웃하는 방법의 일반화된 도면이다.
본 발명은 다양한 변형 및 대안적 형태가 가능하지만, 특정 실시예가 도면에 예로서 도시되어 있고 본 출원에서 상세히 설명된다. 그러나, 도면 및 그에 대한 상세한 설명은 본 발명을 개시된 특정 형태로 제한하기를 의도하는 것이 아니며, 반대로, 본 발명은 첨부된 청구범위에 정의된 바와 같은 본 발명의 범위 내에 속하는 모든 수정, 균등물 및 대안을 포괄하는 것임을 이해해야 한다.
다음의 설명에서, 많은 특정 세부사항들이 본 명세서에 제시된 방법들 및 메커니즘들의 철저한 이해를 제공하기 위해 제시된다. 그러나, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자는 이러한 특정 세부사항 없이 다양한 실시예들이 실시될 수 있음을 인식해야 한다. 일부 경우에, 잘 알려진 구조, 컴포넌트들, 신호들, 컴퓨터 프로그램 명령어 및 기술은 본 명세서에 설명된 접근법을 모호하게 하는 것을 피하기 위해 상세히 도시되지 않는다. 예시의 단순성 및 명확성을 위해, 도면에 도시되어 있는 요소(element)는 반드시 축척대로 그려진 것은 아님을 이해할 것이다. 예를 들어, 일부 요소의 치수는 다른 요소에 비해 과장될 수 있다.
표준 셀에 대한 전력 그리드 연결을 레이아웃하기 위한 시스템 및 방법이 고려된다. 다양한 실시예에서, 표준 셀은 하나 이상의 금속 층에서 신호를 라우팅하기 위한 단방향 트랙을 포함한다. 일부 실시예에서, 금속 1 층의 적어도 2개의 트랙은 금속 1 층의 최소 폭을 사용하고 단일 금속 게이트의 피치 내에 배치된다. 표준 셀의 경우, 금속 1 층에 대한 최소 폭을 가진 면적에 설치할 수 있는 금속 1 층 트랙의 제1 수와 금속 게이트 층에 대한 최소 폭을 가진 동일한 면적에 설치될 수 있으면서 여전히 임계값을 초과하는 처리 수율을 제공할 수 있는 금속 게이트 층의 트랙의 제2 수의 최대 비율은 "기어 비율(gear ratio)"이라 지칭된다. 제1 수와 제2 수는 각각 0이 아닌 양의 정수이다. 이전 설계에서, 기어 비율은 3 대 2이거나 표준 셀이 금속 게이트의 2개의 트랙을 또한 포함하는 면적에 금속 1 층의 3개의 트랙을 포함할 수 있다. 반도체 제조 리소그래피 기술의 진보된 발전으로 기어 비율은 예컨대 3 대 2(3:2)에서 2 대 1(2:1) 이상으로 증가하였다.
금속 1 층의 표준 셀의 하나 이상의 신호는 설계 규칙에 정의된 대로 금속 1 층에 대한 최소 길이를 사용하여 라우팅된다. 최소 길이는 입력, 출력 및 중간 신호와 같은 신호 핀을 칩 레벨 배치 및 라우팅 도구에 제공하는 동시에 여전히 금속 1 층에 대한 최소 면적 요건을 충족한다. 최소 길이는 전자 이주 효과를 감소시키고 이웃 셀에 대한 신호 라우팅을 위한 면적을 제공한다. 커스텀 셀 설계자 또는 자동화된 합성 도구는 동일한 금속 1 트랙에서 금속 1 층의 전력 신호와 금속 1 층의 접지 기준 신호를 라우팅한다. 전력 신호와 접지 기준 신호 각각을 금속 1 층의 동일한 트랙에 위치시키는 것은 칩 레벨 신호 라우팅이 수행될 때 표준 셀에 대한 신호 라우팅 및 나중에 이웃 셀에 대한 신호 라우팅을 위한 면적을 제공한다.
커스텀 셀 설계자와 자동화된 합성 도구 중 하나 이상은 다중 셀 레이아웃에 다수의 표준 셀을 배치한다. 다양한 유형의 다수의 표준 셀이 사용되어 칩 레벨에서 어레이를 생성한다. 다양한 실시예에서, 다중 셀 레이아웃은 설계 규칙에 의해 정의된 바와 같이 금속 2 층에 대한 최소 길이를 사용하는 금속 2 층에서의 하나 이상의 경로(route)를 포함한다. 일 실시예에서, 칩 레벨에서 금속 2 층의 신호 경로 및 전력 경로 양자 모두는 금속 2 층에 대한 블레흐(Blech) 길이에 의해 정의된 바와 같은 최대 길이를 사용한다. 블레흐 길이는 전류 밀도를 기초로 경로의 길이를 제한하고 경로의 전자 이주 장애를 감소시킨다. 따라서, 다중 셀 레이아웃은 전력 경로를 위해 금속 2 층의 레일을 사용하지 않는다.
다양한 실시예에서, 결과적인 어레이는 특정 피치를 사용하여 전력 그리드에 연결되지 않는다. 예를 들어, 전력 및 접지 기준 연결을 생성하기 위해 임의의 금속 층의 포스트(post)를 배치할 위치를 결정하는 데 사용되는 전력 그리드 피치가 없다. 금속 2 층에서의 경로와 유사하게, 일부 실시예에서, 하나 이상의 신호는 또한 설계 규칙에 의해 정의된 바와 같은 금속 3 층에 대한 최소 길이를 사용하여 다중 셀 레이아웃의 금속 3 층으로 라우팅된다. 일 실시예에서, 칩 레벨에서 금속 3 층의 신호 경로 및 전력 경로 모두는 금속 3 층에 대한 블레흐 길이에 의해 정의된 바와 같은 최대 길이를 사용한다. 칩 레벨에서 전력 및 접지 기준 연결을 생성하기 위해 하나 이상의 신호를 라우팅한 후 배치 및 라우팅 도구는 칩 레벨에서 임의의 신호 혼잡을 식별한다. 일 실시예에서, 배치 및 라우팅 도구는 신호 혼잡을 완화하기 위한 면적을 생성하기 위해 제거할 금속 3 포스트(및 금속 3을 금속 4에 연결하기 위한 대응 비아)를 식별한다. 또한, 배치 및 라우팅 도구는 접지 또는 전력 연결을 위해 금속 1 포스트를 근방의 다른 금속 3 포스트에 연결하기 위해 대응 금속 2 경로를 연장한다. 일부 실시예에서, 배치 및 라우팅 도구는 금속 2 층의 연장된 경로가 금속 2 층에 대한 블레흐 길이를 초과하지 않는 면적에 대해서만 이러한 변경을 수행한다. 일부 실시예에서, 배치 및 라우팅 도구는 또한 비아 리던던시를 증가시키도록 신호 경로를 추가하거나 재배치하기 위한 칩 레벨에서의 면적을 식별한다. 비아 리던던시를 증가시키면 칩의 처리 수율이 증가한다.
도 1을 참조하면, 표준 셀 레이아웃(100)의 평면도의 일반화된 블록도가 도시되어 있다. 여기서, 활성 구역은 예시의 편의를 위해 표준 셀 레이아웃(100)에 도시되지 않는다. p-형 금속 산화물 반도체(PMOS) 전계 효과 트랜지스터 FETS(또는 pfets)는 표준 셀 레이아웃(100)의 상단에 있다. n-형 금속 산화물 반도체(NMOS) FETS(또는 nfets)는 표준 셀 레이아웃(100)의 하단에 있다. 예시된 실시예에서, 표준 셀 레이아웃(100)은 복합 로직 게이트를 위한 것이다. 일 실시예에서, 표준 셀 레이아웃(100)은 2 대 1(2:1) 멀티플렉서를 위한 것이다. 그러나, 다른 실시예에서, 표준 셀 레이아웃(100)에 사용되는 특성 및 기술은 다양한 다른 유형의 복합 게이트에 사용된다.
다양한 실시예에서, 표준 셀 레이아웃(100)의 디바이스(또는 트랜지스터)는 비평면 디바이스이다. 비평면 트랜지스터는 단채널 효과를 감소시키기 위해 반도체 처리에 사용된다. 트라이 게이트 트랜지스터, 핀 전계 효과 트랜지스터(FET) 및 게이트 올 어라운드(GAA) 트랜지스터는 비평면 트랜지스터의 예이다. 도시된 바와 같이, 표준 셀 레이아웃(100)은 수직 방향의 금속 게이트(110), 수직 방향의 소스 및 드레인 구역을 위한 트렌치 실리사이드 접점(120), 수평 방향의 로컬 상호 접속을 위한 금속 0(M0 또는 Metal0)(130), 금속 게이트(110)를 Metal0(130)에 연결하기 위한 접점(140), 트렌치 실리사이드 접점(120)을 Metal0(130)에 연결하기 위한 접점(142)을 사용한다. 레이아웃(100)은 수평 Metal0(130) 로컬 상호 접속을 사용하여 3개의 수평 신호 경로를 라우팅하기 위해 상단의 트리플릿 그룹을 사용한다. 또한, 레이아웃(100)은 수평 Metal0(130) 로컬 상호 접속을 사용하여 3개의 수평 신호 경로를 라우팅하기 위해 하단의 트리플릿 그룹을 사용한다. 일부 실시예에서, 추가적인 신호 라우팅 트랙을 위해 사용될 수 있는 2개의 트리플릿 그룹 사이에 간격(160)이 존재한다. 일 실시예에서, 간격(160)은 Metal0(130)의 2개의 트랙 사이의 최소 피치이다. 이러한 실시예에서, 2개의 트리플릿 그룹 사이에 추가적인 신호 라우팅 트랙이 배치되지 않지만, 레이아웃(100)의 높이는 감소된다.
표준 셀 레이아웃(100)은 추가적으로 수직 방향으로 로컬 상호 접속을 위한 금속 1(M1 또는 Metal1)(150) 및 수평 상호 접속 Metal0(130)을 수직 상호 접속 Metal1(150)에 연결하기 위한 비아(152)를 추가로 사용한다. 레이아웃(100)은 상단에 전력 핀을 사용하고 하단에 접지 핀을 사용한다. 도시된 바와 같이, 레이아웃(100)은 Metal0(130)의 어느 곳에서도 레일을 사용하지 않는다. 상단의 수직 Metal1(150) 라우팅은 전력 연결을 생성하기 위해 수평 금속 2(M2 또는 Metal2, 도시되지 않음)에 대한 유연한 연결을 제공한다. 하단의 수직 Metal1(150) 라우팅은 접지 연결을 생성하기 위해 Metal2 트랙(예시의 편의를 위해 도시되지 않음)에 대한 유연한 연결을 제공한다.
일부 실시예에서, 표준 셀 레이아웃(100)의 디바이스는 액침 리소그래피 기술, 이중 패터닝 기술, 극자외선 리소그래피(EUV) 기술 및 유도 자기 조립(DSA) 리소그래피 기술 중 하나에 의해 제조된다. 일부 실시예에서, EUV 기술은 다른 기술에 비해 비아 및 접점 모듈에 대한 더 많은 유연성을 제공한다. 일부 실시예에서, 극자외선 리소그래피(EUV) 기술은 트리플릿 그룹의 수평 Metal0(130) 경로와 같은 레이아웃의 폭 및 피치 각각의 해상도를 제공하는 데 사용된다. EUV 기술은 극자외선 파장을 사용하여 40나노미터 미만의 해상도에 도달한다. 극자외선 파장은 약 13.5나노미터이다. 비교적 고온 및 고밀도 플라즈마가 EUV 빔을 제공하는 데 사용된다. 다른 실시예에서, 폭 및 피치 각각의 해상도를 제공하기 위해 DSA(directed self-assembly) 리소그래피 기술이 사용된다. DSA 기술은 재료의 자기 조립 특성을 이용하여 나노스케일 치수에 도달한다.
다른 실시예에서, 표준 셀 레이아웃(100)에서 레이아웃 층의 폭 및 피치 각각의 해상도는 침지 리소그래피 기술에 의해 설정된다. 액침 리소그래피는 이미징 장비의 렌즈와 웨이퍼 표면 사이에 정제수와 같은 액체 매체를 사용한다. 이전에는, 간격 공간이 단순히 공기였다. 이 기술에 의해 달성된 해상도는 액체 매체 굴절률에 의해 증가된 이미징 장비의 해상도이다. 일부 예에서, 증가된 해상도는 80나노미터를 초과하여 떨어진다.
또 다른 실시예에서, 표준 셀 레이아웃(100)에서 레이아웃 층의 폭 및 피치 각각의 해상도를 제공하기 위해 이중 패터닝 기술이 사용된다. 이중 패터닝 기술은 액침 리소그래피 시스템을 사용하여 40에서 80나노미터 사이의 해상도로 피처를 정의한다. SADP(self-aligned doubled patterning) 기술이나 LELE(litho-etch-litho-etch) 기술이 사용된다. 이중 패터닝 기술은 웨이퍼 상의 피처의 최소 치수가 조명 광원의 193나노미터 파장보다 더 작을 때 발생하는 광학 리소그래피에서의 회절의 영향을 상쇄한다. 광학 리소그래피에서 회절의 영향을 상쇄하는 데 사용되는 기술의 다른 예는 위상 변이 마스크, 광학 근접 보정(OPC) 기술, 광학 장비 개선 및 컴퓨터 리소그래피이다.
액침 리소그래피(immersion lithography), 이중 패터닝, EUV 및 DSA 기술, 다른 기술 사이에서 선택할 때, 비용은 액침 리소그래피로부터 EUV로 비용이 증가하는 것으로 고려된다. 그러나, 시간 경과에 따라 이러한 기술의 비용이 조절될 뿐만 아니라 트리플릿 그룹에서 수평 Metal0(130) 경로의 폭과 피치에 대해 비교적 높은 해상도를 제공하기 위해 추가 및 새로운 기술이 개발된다. 따라서, 다양한 리소그래피 기술 중 하나가 폭 및 피치에 대해 비교적 높은 해상도를 제공하기 위해 사용된다.
다양한 리소그래피 기술 중 하나가 표준 셀 레이아웃(100)에서 레이아웃 층의 폭 및 피치에 대해 비교적 높은 해상도를 제공하지만, 금속 게이트(110)에 대한 임계값을 초과하는 처리 수율을 달성하는 것은 Metal1(150)에 대한 것보다 더 어렵다. 따라서, 표준 셀 레이아웃(100)에 대해, 수직 금속 게이트(110) 트랙의 수에 대한 수직 Metal1(150) 트랙의 수의 최대 비율은 1보다 더 크다. 표준 셀의 경우, Metal1(150) 트랙에 대한 최소 폭을 갖는 면적에 설치될 수 있는 Metal1(150) 트랙의 제1 수 대 금속 게이트(110) 트랙에 대한 최소 폭을 갖는 면적에 설치될 수 있으면서 여전히 임계값을 초과하는 처리 수율을 제공할 수 있는 금속 게이트(110) 트랙의 제2 수의 이러한 최대 비율은 "기어 비율"이라 지칭된다. 제1 수와 제2 수는 각각 0이 아닌 양의 정수이다. 이전 설계에서, 기어 비율은 3 대 2 이하, 예컨대, 1 대 1이었다. 그러나, 리소그래피 기술의 진보된 발전으로 기어 비율은 예컨대 3 대 2(3:2)로부터 2 대 1(2:1) 이상까지 증가한다.
예시된 실시예에서, 표준 셀 레이아웃(100)은 3 대 2(3:2)의 기어 비율을 갖는다. 예를 들어, 레이아웃(100)의 좌측부터 시작하여, 제4 및 제5 금속 게이트(110) 트랙에 대한 면적은 또한 제3, 제4 및 제5 Metal1(150) 트랙을 포함한다. Metal1(150) 트랙의 폭과 피치 해상도는 반도체 제조 프로세스가 계속 발전함에 따라 더 미세해질 수 있다. 그러나, 금속 게이트(110) 트랙의 폭과 피치가 더 미세해질수록 디바이스(트랜지스터)의 저항이 증가하여 디바이스의 성능이 감소한다. 또한, 금속 게이트(110) 트랙의 폭과 피치가 더 미세해짐에 따라 금속 게이트(110) 트랙 사이의 트렌치 실리사이드 접점(120)의 폭을 감소시킬 필요가 있으며, 이는 또한 소스/드레인 구역과 디바이스의 게이트 사이의 디바이스의 저항을 증가시킨다. 따라서, 제조 프로세스가 금속 게이트(110) 트랙의 폭과 피치를 감소시킬 수 있다고 해도, 결과적인 디바이스의 성능으로 인해 이러한 감소에 대한 한계가 생긴다.
이러한 이전 설계의 레이아웃의 경우, 많은 표준 셀은, 표준 셀을 다른 하나에 대해 인접하게 배치할 수 있고, Metal1(150) 트랙에 대해 정의된 금속 1 그리드에 대한 스냅핑(정렬) 같은 레이아웃 규칙을 따를 수 있기 때문에 레이아웃 라이브러리에 2개의 레이아웃을 갖는다. 또한, 이러한 이전 설계의 레이아웃에는 이웃 셀의 금속 0에 연결하기 위해 부울 2-입력 NAND 게이트, 2-입력 NOR 게이트 및 인버터를 칩 레벨에 배치하는 것을 포함한다. 2 이상의 기어 비율을 갖는 표준 셀 레이아웃(100)에서는 부딪히지 않는, 이러한 이전 설계의 레이아웃에 대해 다른 설계 문제가 발생한다.
도 2를 참조하면, 표준 셀 레이아웃(200)의 평면도의 일반화된 블록도가 도시되어 있다. 앞서 설명한 레이아웃 요소에는 동일한 번호가 지정된다. 레이아웃(100)과 유사하게, 예시의 편의를 위해 표준 셀 레이아웃(200)에서 예시의 편의를 위해 활성 구역은 도시되지 않고, 그리고 pfet는 표준 셀 레이아웃(200)의 상단에 있다. nfet는 표준 셀 레이아웃(200)의 하단에 있다. 여기서, 레이아웃(200)에서, 기어 비율은 2 대 1(2:1)이다. 예를 들어, 레이아웃(200)의 좌측에서 시작하여, 제4 및 제5 금속 게이트(110) 트랙에 대한 면적은 제3, 제4 및 제5 Metal1(150) 트랙과 제6 Metal1(150) 트랙을 위한 공간을 또한 포함한다. 따라서, 기어 비율은 4 대 2(4:2) 또는 2 대 1(2:1)이다. 레이아웃(200)에 대한 Metal1(150) 트랙은 레이아웃(100)에 대한 Metal1(150) 트랙보다 더 좁고(더 작은 폭) 서로 더 가깝다(더 작은 피치). 일 실시예에서, 레이아웃(100)과 비교하여 레이아웃(200)의 폭 및 피치 각각의 해상도를 제공하기 위해 EUV 기술의 더 진보된 버전이 사용된다.
도시된 바와 같이, 전력 연결을 위한 위치는 레이아웃(200)의 상단에 있고 접지 연결은 레이아웃(200)의 하단에 있다. 전력 및 접지 연결은 칩 레벨에서 고정되지 않으며 표준 셀 레이아웃(200) 내부에서 이동할 수 있다. 예시된 실시예에서, 전력 연결 및 접지 연결은 레이아웃(200)의 좌측으로부터 점유된 제1 및 제6 Metal1 트랙에서 Metal1(150) 트랙을 공유한다. 복합 게이트에 대한 입력 신호 및 출력 신호는 레이아웃(200)의 제2, 제3, 제4, 제5 및 제7 점유된 Metal1(150) 트랙과 같은 레이아웃(200)의 다른 점유된 Metal1(150) 트랙에 배치된다. 도시된 바와 같이, 레이아웃(200)의 임의의 금속 층에 있는 각각의 경로는 단방향 경로를 사용한다. 굴곡이 없고 L-형상이 없는 신호 경로를 단방향 경로라 지칭된다. 대조적으로, 굴곡 및/또는 L-형상을 갖는 신호 경로는 양방향 경로라 지칭된다. 양방향 경로는 다이 상의 면적에 상당한 페널티를 생성한다. 다음 도 3 내지 도 5의 레이아웃(300-500) 또한 각각의 금속 층에서 단방향 경로를 사용한다.
일부 실시예에서, 레이아웃(200)은 Metal1(150) 트랙에 대한 최대 길이를 사용하지 않는다. 레이아웃(200)의 좌측으로부터 시작하여, 일 실시예에서, 제2, 제3, 제5 및 제7 Metal1(150) 트랙은 Metal1(150)에 대한 최대 길이가 아니라 최소 길이를 사용한다. 최소 길이에서, 또는, 적어도 최대 길이 미만의 길이에서, 이웃 셀이 Metal1(150)의 신호를 레이아웃(200)으로 라우팅하고 칩 레벨 라우팅 동안 레이아웃(200)에 배치된 비아로 금속 2 층에 대한 연결을 형성하는 것이 가능하다.
도 3을 참조하면, 표준 셀 레이아웃(300)의 평면도의 일반화된 블록도가 도시되어 있다. 앞서 설명한 레이아웃 요소는 동일한 번호가 지정된다. 레이아웃(100 및 200)과 유사하게, 예시의 편의를 위해 표준 셀 레이아웃(300)에서 예시의 편의를 위해 활성 구역이 도시되지 않는다. pfet는 표준 셀 레이아웃(300)의 상단에 있다. nfet는 표준 셀 레이아웃(300)의 하단에 있다. 레이아웃(300)은 전력 및 접지 연결이 이동되는 것을 제외하고 레이아웃(200)과 동일한 층 및 층의 배치를 포함한다. 예를 들어, Metal1(150)의 전력 연결은 우측으로 이동된다. 전력 연결 및 접지 연결을 위한 Metal1(150) 트랙 각각은 그 길이가 증가한다. 일부 반도체 제조 프로세스에서, Metal1(150) 트랙의 전력 연결 및 접지 연결 면적이 임계값 미만일 때 처리 수율이 감소한다. 예를 들어, 레이아웃(200)(도 2)을 다시 참조하면 전력 연결 및 접지 연결(레이아웃(200)의 좌측으로부터 제1 및 제6 Metal1(150) 트랙)을 위한 Metal1(150) 트랙의 길이가 너무 작아서 일부 제조 프로세스에서 충분한 수율을 제공할 수 없다. 이러한 경우에, 그 후, 레이아웃(200)은 연결 중 하나가 이동되도록 수정된 다음 레이아웃(300)(도 3의)에 도시된 바와 같이 양자 모두의 연결이 연장된다.
전력 및 접지 연결의 폭은 레이아웃(200)과 레이아웃(300) 사이에서 동일하게 유지되지만 길이가 증가하면 전력 및 접지 연결의 면적이 증가한다. 2개의 Metal1(150) 트랙이 전력 연결의 이동으로 인해 레이아웃(300)에서 신호 라우팅을 위해 제거되었지만, 신호 라우팅을 위해 레이아웃(300)에서 사용할 수 있는 추가 Metal1(150) 트랙이 여전히 존재한다. 레이아웃(100)의 기어 비율(3:2)에 비교하여 레이아웃(300)의 더 높은 기어 비율(2:1)로 인해 추가 Metal1(150) 트랙을 사용할 수 있다.
도 4를 참조하면, 표준 셀 레이아웃(400)의 평면도의 일반화된 블록도가 도시되어 있다. 앞서 설명한 레이아웃 요소는 동일한 번호가 지정된다. 레이아웃(100-300)과 유사하게, 예시의 편의를 위해 표준 셀 레이아웃(400)에서 예시의 편의를 위해 활성 구역이 도시되지 않는다. pfet는 표준 셀 레이아웃(400)의 상단에 있다. nfet는 표준 셀 레이아웃(400)의 하단에 있다. 레이아웃(400)이 예시된 실시예에서 점유된 것으로 도시된 하나 이상의 Metal1(150) 트랙을 포함하지 않는 것을 제외하면, 레이아웃(400)은 레이아웃(200)과 동일한 층 및 층 배치를 포함한다. 일 실시예에서, 레이아웃(400)의 좌측부터 시작하여, 제2, 제3, 제5 및 제7 점유된 Metal1(150) 트랙 중 하나 이상이 레이아웃(400)에 배치되지 않는다. 제3, 제5 및 제7 Metal1(150) 트랙에서 비아(152)와의 연결을 사용하는 신호는 단일 비아(152)를 사용한다. 대조적으로, 제2 Metal1(150) 트랙의 비아(152)와의 연결을 사용하는 신호는 2개의 비아(152)를 사용한다. 신호 중 하나 이상이 레이아웃(400)에 포함되지 않은 경우 칩 레벨 배치 및 라우팅 도구는 칩 레벨 신호 라우팅 동안 이들을 레이아웃에 삽입할 때 누락된 Metal1(150) 트랙의 배치 및 길이를 결정한다. 이러한 실시예에서, 레이아웃(400)에서 이러한 누락된 Metal1(150) 층에 대응하는 신호는 신호를 라우팅할 때 금속 층의 배치 및 라우팅을 지시하기 위해 배치 및 라우팅 도구에 의해 사용되는 네트 또는 핀 속성을 갖는다.
특정 Metal1(150) 층이 레이아웃(400)에 배치되지 않은 경우, 배치되지 않은 Metal1(150) 층의 신호에 대응하는 특정 Metal0(130) 트랙을 지정하는 핀 속성이 레이아웃(400)에 대한 넷리스트에 포함된다. 예를 들어, 설계자는 대응 금속 층 또는 비아를 통해 신호 이름 또는 핀 텍스트를 추가하여 관심 있는 입력 신호, 출력 신호 및 중간 신호를 식별한다. 핀 이름의 예는 "IN", "OUT" 등이다. 다양한 신호 이름이 가능하고 고려된다. 레이아웃(400)의 좌측으로부터 제2 Metal1(150) 트랙을 사용하는 신호의 경우, 2개의 핀 이름이 레이아웃(400)에 배치된다. 이들 핀은 예시된 실시예에서 일반적으로 핀(410) 및 핀(412)으로 표시(label)된다. 일 실시예에서, 핀 이름은 비아(152) 상에 배치된다. 다른 실시예에서, 레이아웃(400)은 또한 이 신호에 대한 비아(152)를 포함하지 않으며, 핀 이름은 대응 Metal0(130) 층에 배치된다. 핀 이름(핀 속성)이 Metal0(130) 층에 배치되는 경우, 배치 및 라우팅 도구는 비아(152) 또는 레이아웃(400)에 이미 배치된 Metal1(150) 층이 아니라 칩 레벨 라우팅 정보를 사용하여 신호에 대한 대응 Metal1(150) 층을 배치하고 라우팅할 수 있는 유연성을 추가한다.
레이아웃(400) 좌측에서 제3 Metal1(150) 트랙을 사용하는 신호의 경우, 핀(420)은 배치 및 라우팅 도구가 Metal1(150)을 사용하여 신호 라우팅을 완료하도록 지시하기 위해 배치된다. 일 실시예에서, 핀 이름은 비아(152) 상에 배치된다. 다른 실시예에서, 레이아웃(400)은 또한 이 신호에 대한 비아(152)를 포함하지 않으며, 핀 이름은 대응 Metal0 130 층 상에 배치된다. 유사한 방식으로, 핀(430, 440)은 레이아웃(400)에 배치된다.
넷리스트는 핀(신호)에 더하여 활성 구역 및 디바이스(트랜지스터)도 식별하지만 배치 및 라우팅 도구는 핀에 중점을 둔다. 레이아웃(400)의 넷리스트에 있는 핀 속성을 사용하여, 배치 및 라우팅 도구는 신호 라우팅을 완료할 때 Metal1(150) 층이 특정 Metal0 130 층에 연결될 필요가 있음을 인식한다. 일 실시예에서, 비아(152)는 특정 Metal0(130) 층 상에 배치되고, 따라서 핀 속성은 비아 연결을 위한 위치를 식별한다. 여전히, 배치 및 라우팅 도구가 신호에 대한 특정 Metal1(150) 층을 배치할 위치를 결정하고 특정 Metal1(150) 층의 길이를 결정한다.
도 5를 참조하면, 2개의 표준 셀 레이아웃(500)의 평면도의 일반화된 블록도가 도시되어 있다. 앞서 설명한 레이아웃 요소는 동일한 번호가 지정된다. 레이아웃(100-400)과 유사하게, 예시의 편의를 위해 표준 셀 레이아웃(500)에서 예시의 편의를 위해 활성 구역이 도시되지 않는다. pfet는 상단에 있고 nfet는 인버터(510 및 520) 하단에 있다. 일 실시예에서, 인버터(510)에 대한 표준 셀 레이아웃은 3:2 기어 비율을 갖는 반면, 인버터(520)에 대한 표준 셀 레이아웃은 2:1 기어 비율을 갖는다. 입력 신호는 인버터(510)에 대한 핀(512) 및 인버터(520)에 대한 핀(522)으로 표시된다. 출력 신호는 인버터(510)에 대한 핀(514) 및 인버터(520)에 대한 핀(524)으로 표시된다.
인버터(510)의 3:2 기어 비율로 인해 전력 및 접지 연결에 사용할 수 있는 Metal1(150) 트랙이 없다. 인버터(510)에 대한 표준 셀 레이아웃은 전력 및 접지 연결을 위한 면적을 생성하기 위해 다른 Metal1(150) 트랙을 포함하도록 폭을 증가시키는 것과 같이 확장될 필요가 있다. 대조적으로, 인버터(520)의 2:1 비율은 인버터(520)의 표준 셀 레이아웃 내에 충분한 면적을 제공하여 셀을 확장하지 않고 전력 및 접지 연결을 포함한다. 도시된 바와 같이, 인버터(520)는 동일한 수직 Metal1(150) 트랙에서 핀(526)과의 전력 연결 및 핀(528)과의 접지 연결을 포함한다.
도 6을 참조하면, 다중 셀 레이아웃(600)의 평면도의 일반화된 블록도가 도시되어 있다. 다양한 유형의 다수의 표준 셀이 어레이를 생성하는 데 사용되며 레이아웃(600)은 결과적인 어레이의 레이아웃이다. 그러나, 어레이는 특정 피치를 사용하여 전력 그리드에 연결되지 않는다. 예를 들어, 임의의 금속 층의 포스트를 배치할 위치를 결정하는 데 사용되는 전력 그리드 피치는 없다. 여기서, 다중 셀 레이아웃(600)에서 예시의 편의를 위해 활성 구역 및 금속 게이트가 도시되지 않는다. 또한, 금속 게이트와 수평 금속 0 층 사이의 접점은 도시되지 않을 뿐만 아니라 예시의 편의를 위해 다중 셀 레이아웃(600)에 신호 경로가 도시되지 않는다. 도시된 수직 Metal1(610) 층과 이 층 아래의 요소(예를 들어, 금속 0 층, 트렌치 실리사이드 접점 등)는 대응 표준 셀의 일부이다.
다중 셀 레이아웃(600)은 수직 방향의 상호 연결을 위해 금속 1(M1 또는 Metal1)(610)를, 수평 방향의 상호 연결을 위해 금속 2(M2 또는 Metal2)(630)를, 그리고, Metal1(610)을 Metal2(630)에 연결하기 위해 비아(620)를 사용한다. 또한, 다중 셀 레이아웃(600)은 수직 방향의 상호 연결을 위해 금속 3(M3 또는 Metal3)(650)을 사용하고 Metal2(630)를 Metal3(650)에 연결하기 위해 비아(640)를 사용한다. 또한, 다중 셀 레이아웃(600)은 수평 방향의 상호 연결을 위해 금속 4(M4 또는 Metal4)(670)를 사용하고 Metal3(650)을 Metal4(670)에 연결하기 위해 비아(660)를 사용한다.
Metal4(670) 층의 한 경로(상단 경로)는 전력 연결을 위한 것이고 Metal4(670) 층의 다른 경로(하단 경로)는 접지 연결을 위한 것이다. 다중 셀 레이아웃(600)은 어레이에서 전력과 접지를 연결하기 위한 일 실시예를 예시한다. 전력 및 접지에 대한 연결은 Metal4(670)를 사용하는 레일로부터 비아(660)로, Metal3(650)을 사용하는 포스트로, 비아(640)로, Metal2(630)를 사용하는 스트랩으로, 비아(620)로, Metal1(610)을 사용하는 포스트로 라우팅된다. Metal1(610)을 사용하는 포스트는 금속 0 층 및 비아를 통해 대응 표준 셀 내의 트렌치 실리사이드 접점에 연결된다. 여기서는 도시되지 않았지만 대신 도 2 내지 도 5에 도시된 것처럼 금속 0 층의 전력 및 접지 연결은 공유되지 않는다. 따라서, 다중 셀 레이아웃(600)은 금속 0 층의 전력 레일을 사용하지 않으며, 이는 전자 이주(EM) 문제를 방지한다.
다중 셀 레이아웃(600)은 수평 Metal2(630)의 독립 전력 스트랩에 더하여 수직 Metal1(610) 및 수직 Metal3(650) 각각에 독립 전력 포스트를 사용한다. 주어진 금속 층의 전력 포스트는 전력 포스트가 주어진 금속 층의 트랙에서 주어진 금속 층의 다수의 전력 포스트 중 다른 하나에 연결되지 않을 때 독립 전력 포스트라 지칭된다. 따라서, 주어진 금속 층에 사용되는 전력 레일이 없다. 금속 0 층, Metal1(610) 층, Metal2(630) 층 및 Metal3(650) 층에는 전력 레일이 사용되지 않는다. 도시된 바와 같이, 수평 Metal2(630) 층의 각각의 독립 전력 스트랩에 더하여 수직 Metal1(610) 층 및 수직 Metal3(650) 층의 각각의 독립 전력 포스트 각각은 단방향 경로로 라우팅된다. 굴곡이 없고 L-형상이 없는 신호 경로를 단방향 경로라 지칭된다. 대조적으로, 굴곡 및/또는 L-형상을 갖는 신호 경로는 양방향 경로라 지칭된다. 양방향 경로는 다이 상의 면적에 상당한 페널티를 생성한다.
레이아웃(600)은 수직 Metal3(650)을 사용하는 포스트에 대해 고정 그리드를 사용하지 않는다. 수직 Metal3(650) 층과 같은 임의의 금속 층의 포스트를 배치할 위치를 결정하는 데 사용되는 레이아웃(600)에는 전력 그리드 피치가 없다. 따라서, Metal2(630)를 사용하여 스트랩을 라우팅하기 위한 시작점은 Metal3(650)을 사용하는 고정 그리드의 포스트가 아니다. 대신, Metal2(630)를 사용하여 스트랩을 라우팅하기 위한 시작점은 Metal1(610)을 사용하는 표준 셀의 포스트이다. 배치 및 라우팅 도구는 Metal1(610) 포스트에서 시작하여 설계 규칙에 정의된 최소 면적 요건이 충족될 때까지 Metal2(630) 스트랩을 라우팅한다. 최소 면적 요건은 임계값을 초과한 처리 수율 제공을 기초로 한다. 예를 들어, 최소 폭인 Metal2(630) 스트랩의 경우 배치 및 라우팅 도구는 설계 규칙을 충족하기 위해 최소 길이로 스트랩을 라우팅해야 한다. 레이아웃(600)에서 전력 및 접지 연결을 위한 최소 면적 요건을 유지함으로써 배치 및 라우팅 도구는 신호 경로에 더 많은 면적을 제공할 수 있다. 레이아웃(600)의 접지 연결에 대해 도시된 바와 같이, 배치 및 라우팅 도구는 Metal2(630) 스트랩을 이동시켜 나중에 신호 라우팅을 위한 공간을 생성할 수 있는 유연성이 있다.
위의 전력 및 접지 연결 라우팅과 유사한 방식으로, 배치 및 라우팅 도구는 Metal2(630) 스트랩에서 Metal3(650)의 포스트를 라우팅하기 시작하고, 배치 및 라우팅 도구는 Metal3(650) 포스트를 최소 설계 규칙에 의해 정의된 최소 면적 요건이 충족될 때까지 라우팅한다. Metal3(650)의 최소 면적 요건은 또한 임계값을 초과한 처리 수율 제공을 기초로 한다. 예를 들어, 최소 폭, Metal3(650) 포스트의 경우, 배치 및 라우팅 도구는 설계 규칙을 충족하기 위해 최소 길이(수직 방향 높이)로 포스트를 라우팅해야 한다. 신호 경로가 Metal1(610) 포스트, Metal2(630) 스트랩 및 Metal3(650) 포스트에 대해 소량의 면적을 사용하는 경우 신호 경로는 저항이 더 적고 전자 이주 효과가 더 적다. 레이아웃(600)에 도시된 바와 같이, 배치 및 라우팅 도구는 Metal3(650) 포스트에 대한 최소 면적 요건에 기초하여 Metal2(630) 스트랩의 경로를 시작하기 위해 Metal1(610) 포스트 상의 위치를 선택한다. Metal3(650) 포스트의 길이(수직 방향 높이)는 Metal2(630) 스트랩이 Metal1(610) 포스트에 연결되는 위치에 기초한다.
또한, 수평 Metal2(630) 스트랩의 대부분은 다른 금속 층의 다수의 포스트가 아니라 단일 Metal1(610) 포스트 및 단일 Metal3(650) 포스트에 연결된다는 점도 유의해야 한다. Metal2(630) 스트랩에 연결된 포스트 수가 감소하면 Metal2(630) 스트랩을 통해 유동하는 전류의 양도 감소하며, 이는 또한 전자 이주 효과도 감소시킨다. 또한, Metal2(630) 스트랩에 연결된 포스트 수가 감소되어 표준 셀에 공급되는 전원 전압의 전압 강하 효과도 감소한다.
Metal4(670) 층의 경로는 레일로 도시되지만, 다른 실시예에서는 이러한 경로도 독립적인 스트랩이고, 레일은 금속 5 층, 금속 6 층 등과 같은 더 높은 레벨의 금속 층이 될 때까지 사용되지 않는다. 이러한 실시예에서, 배치 및 라우팅 도구는 또한 Metal4(670) 층에 대한 최소 면적 요건을 사용하여 Metal4(670) 층의 스트랩을 라우팅한다. 예시된 실시예에서 Metal4(670) 층의 레일 폭은 레일의 길이로 인해, 그리고, 전자 이주 효과를 고려하여 넓다. Metal4(670) 층에 독립 스트랩을 사용하는 경우, 배치 및 라우팅 도구는 설계 규칙을 또한 충족하면서 Metal4(670) 층의 경로에 대해 최소 폭을 사용할 수 있다.
전력 및 접지 연결을 위한 Metal1(610), Metal2(630) 및 Metal3(650) 각각의 비교적 짧은 길이는 이러한 금속 층이 레일에 사용되는 길이와 같이 비교적 긴 길이를 갖는 금속 층보다 더 높은 전류를 처리할 수 있게 한다. Metal1(610), Metal2(630) 및 Metal3(650)의 비교적 짧은 길이는 또한 이러한 금속 층에 블레흐 길이 릴리프를 제공한다. 추가적으로, 비교적 짧은 수직 Metal3(650) 포스트는 공유 전력 레일을 사용하는 접근법보다 트랙을 덜 소모한다. 또한, Metal1(610), Metal2(630) 및 Metal3(650) 각각의 비교적 짧은 길이는 신호 라우팅 혼잡을 완화하거나 완전히 제거할 수 있는 신호 경로 트랙을 제공하기 위한 간극을 제공한다. 따라서, 배치 및 라우팅 도구의 라우터는 비교적 짧은 금속 길이로 전력 및 접지 연결이 완료된 후 신호 라우팅을 수행할 때 유연성을 증가시킨다.
또한, 표준 셀의 전력 및 접지 핀이 외부 레일을 사용하는 것이 아니라 Metal1(610) 포스트 내부에 있기 때문에, 배치 및 라우팅 도구는 표준 셀의 고정 위치를 갖는 것과 대조적으로 표준 셀을 Metal2(630) 층 및 Metal3(650) 층 아래로 이동시킬 수 있다. 레이아웃(600) 상단에 도시된 바와 같이 배치 및 라우팅 도구는 신호 라우팅을 위해 사용 가능한 Metal1(610) 트랙을 생성하기 위해 표준 셀을 이동시킴으로써 Metal1(610) 포스트를 이동시킬 수 있다. 일부 실시예에서, Metal2(630) 포스트의 길이는 Metal2(630) 층에 대한 최소 면적 요건을 만족시키는 최소 길이로 유지된다. 유사하게, 가능한 표준 셀 이동의 우측에 도시된 바와 같이, 배치 및 라우팅 도구는 신호 라우팅을 위해 사용 가능한 Metal3(650) 트랙을 생성하기 위해 Metal3(650) 포스트를 이동시킬 수 있다.
레이아웃(600)의 좌측 상단 코너에 도시된 바와 같이, 배치 및 라우팅 도구는 신호 혼잡의 릴리프가 가능한 위치를 식별할 수 있다. 예를 들어, 배치 및 라우팅 도구는 2개의 개별 Metal2(630) 스트랩을 연결하여 단일 Metal2(630) 스트랩을 생성하고 가장 좌측의 Metal3(650) 포스트와 비아(660)를 제거하여 Metal3에서 라우팅을 위한 트랙을 확보할 수 있는 유연성이 있다. 배치 및 라우팅 도구가 이 변경을 수행하기 위한 조건은 결과 Metal2(630) 스트랩이 Metal2의 블레흐 길이를 초과하지 않는 것이다. 일 실시예에서, 레이아웃(600)의 좌측 상단 코너에 신호 혼잡이 없을 때, 배치 및 라우팅 도구는 2개의 개별 Metal2(630) 스트랩을 연결하여 2개의 Metal3(650) 포스트 사이에 단일 Metal2(630) 스트랩을 생성한다. 이 변경을 수행하기 위한 적격 조건은 결과적인 Metal2(630) 스트랩이 Metal2의 블레흐 길이를 초과하지 않는 것이다. Metal3(650) 포스트를 양자 모두를 유지함으로써 배치 및 라우팅 도구는 레이아웃(600)의 좌측 상단 코너에서 전력 연결에 대한 비아 리던던시를 증가시킨다. 비아 리던던시를 증가시키면 처리 수율이 증가한다.
이제, 도 7을 참조하면, 표준 셀에 대한 레이아웃을 생성하기 위한 방법(700)의 일 실시예가 도시되어 있다. 설명의 목적을 위해, 이 실시예의 단계는 순차적 순서로 도시되어 있다. 그러나, 다른 실시예에서 일부 단계는 도시된 것과 다른 순서로 발생하고 일부 단계는 동시에 수행되며, 일부 단계는 다른 단계와 조합되며, 일부 단계는 존재하지 않는다.
커스텀 셀 설계자 및 자동화된 합성 도구 중 하나 이상은 하나 이상의 금속 층에서 신호를 라우팅하기 위해 단방향 트랙을 사용하여 표준 셀 레이아웃에 다수의 트랜지스터를 배치한다(블록 702). 금속 1 층의 최소 폭을 사용하여 금속 1 층의 적어도 2개의 트랙이 단일 금속 게이트의 피치 내에 배치된다(블록 704). 앞서 설명한 바와 같이, 표준 셀의 경우, 금속 1 층에 대한 최소 폭을 가진 면적에 설치할 수 있는 금속 1 층 트랙의 제1 수와 금속 게이트 층에 대한 최소 폭을 가진 동일한 면적에 설치될 수 있으면서 여전히 임계값을 초과하는 처리 수율을 제공할 수 있는 금속 게이트 층의 트랙의 제2 수의 최대 비율은 "기어 비율"이라 지칭된다. 제1 수와 제2 수는 각각 0이 아닌 양의 정수이다. 이전 설계에서, 기어 비율은 3 대 2 이하, 예컨대, 1 대 1이었다. 그러나, 리소그래피 기술의 진보된 발전으로 기어 비율은 예컨대 3 대 2(3:2)로부터 2 대 1(2:1) 이상까지 증가한다.
금속 1 층의 하나 이상의 신호는 설계 규칙에 의해 정의된 바와 같이 금속 1 층에 대한 최소 길이를 사용하여 라우팅된다(블록 706). 최소 길이는 입력, 출력 및 중간 신호와 같은 신호 핀을 칩 레벨 배치 및 라우팅 도구에 제공하는 동시에 여전히 금속 1 층에 대한 최소 면적 요건을 충족한다. 최소 길이는 전자 이주 효과를 감소시키고 이웃 셀에 대한 신호 라우팅을 위한 면적을 제공한다. 커스텀 셀 설계자 또는 자동화된 합성 도구는 동일한 금속 1 트랙에서 금속 1 층의 전력 신호와 금속 1 층의 접지 기준 신호를 라우팅한다(블록 708). 일부 실시예에서, 전력 신호 및 접지 기준 신호 각각은 금속 1 층에 대한 설계 규칙에 의해 정의된 최소 길이(또는 수직 방향의 높이)를 사용한다. 전력 신호와 접지 기준 신호 각각을 금속 1 층의 동일한 트랙에 위치시키는 것은 칩 레벨 신호 라우팅이 수행될 때 표준 셀에 대한 신호 라우팅 및 나중에 이웃 셀에 대한 신호 라우팅을 위한 면적을 제공한다.
표준 셀이 회로 시뮬레이션을 위한 넷리스트로 존재하거나 실리콘 칩 다이에 물리적으로 제조된 셀로 존재할 때, 표준 셀은 하나 이상의 전력 연결이 전원 전압을 수신하고, 하나 이상의 접지 기준 연결이 접지 기준 전압을 수신하고 하나 이상의 입력 노드가 부울 로직 레벨과 같은 전위를 수신할 때까지 출력 노드에서 신호를 생성하지 않는다. 부울 로직 레벨은 전원 전압과 같은 로직 하이 레벨 또는 접지 기준 전압과 같은 로직 로우 레벨 중 하나이다. 표준 셀의 입력 노드에 전위가 인가되지 않으면(조건 블록 710의 "아니오" 분기), 이때, 표준 셀은 전력 공급을 기다린다(블록 712). 그러나, 표준 셀의 입력 노드에 전위가 인가되면(조건 블록 710의 "예" 분기), 이때, 표준 셀의 회로는 단일 금속 게이트의 피치 내에서 금속 1 층의 적어도 2개의 트랙 중 하나를 통해 전류를 입력 노드로부터 표준 셀의 출력 노드로 전달한다(블록 714).
이제, 도 8을 참조하면, 칩에 대한 레이아웃을 생성하기 위한 방법(800)의 일 실시예가 도시되어 있다. 커스텀 셀 설계자 및 자동화된 합성 도구 중 하나 이상은 설계 규칙(블록 802)에 의해 정의된 바와 같이 금속 2 층에 대한 최소 길이를 사용하여 금속 2 층의 경로를 갖는 다중 셀 레이아웃에서 다수의 표준 셀을 배치한다. 다양한 실시예에서, 특정 반도체 제조 프로세스에 대해 임계값을 초과하는 프로세스 수율을 제공하는 파라미터를 제공하도록 설계 규칙이 정의된다. 다양한 유형의 다수의 표준 셀이 사용되어 칩 레벨에서 어레이를 생성한다. 그러나, 결과적인 어레이는 특정 피치를 사용하여 전력 그리드에 연결되지 않는다. 예를 들어, 전력 및 접지 기준 연결을 생성하기 위해 임의의 금속 층의 포스트를 배치할 위치를 결정하는 데 사용되는 전력 그리드 피치는 없다. 일부 실시예에서, 신호는 또한 설계 규칙에 의해 정의된 바와 같이 금속 3 층에 대한 최소 길이를 사용하여 다중 셀 레이아웃에서 금속 3 층으로 라우팅된다(블록 804).
다양한 실시예에서, 자동화된 배치 및 라우팅 도구는 임의의 표준 셀에서 금속 1 층 아래의 층에 임의의 핀 속성이 있는지 여부를 식별한다. 일부 실시예에서, 설계자는 표준 셀에서 금속 1 층의 하나 이상의 신호 핀을 제거한다. 전형적으로, 금속 1 층 신호 경로에 배치되는 관련 핀 속성은 이제 대응 비아 또는 금속 0 층 신호 경로에 배치된다. 표준 셀의 결과적인 넷리스트는 신호에 대한 금속 1 층 아래의 층과의 연관(association) 및 핀 속성이 포함된다. 배치 및 라우팅 도구가 표준 셀(조건 블록 806의 "예" 분기)에서 금속 1 층 아래의 층에서 핀 속성을 식별하면, 그 후, 도구는 식별된 핀을 연결하기 위해 금속 1 층의 신호를 라우팅한다(블록 808). 배치 및 라우팅 도구가 표준 셀에서 금속 1 층 아래의 층에서 핀 속성을 식별하지 못하면(조건 블록 806의 "아니오" 분기), 이때, 방법(800)의 제어 유동은 블록 810으로 이동한다. 블록 810에서, 배치 및 라우팅 도구는 임의의 중복 비아를 식별하고 비아 리던던시를 제거하기 위해 신호 경로를 재배치한다. 비아 수를 감소시키면 칩의 처리 수율이 증가된다.
앞서 설명한 실시예 중 하나 이상은 소프트웨어를 포함한다는 점에 유의한다. 이러한 실시예에서, 방법 및/또는 메커니즘을 구현하는 프로그램 명령어는 컴퓨터 판독 가능 매체 상에서 전달되거나 저장된다. 프로그램 명령어를 저장하도록 구성된 다양한 유형의 매체를 사용할 수 있으며, 이는 하드 디스크, 플로피 디스크, CD-ROM, DVD, 플래시 메모리, 프로그램 가능 ROM(PROM), 랜덤 액세스 메모리(RAM) 및 다양한 다른 형태의 휘발성 또는 비휘발성 저장소를 포함한다. 일반적으로 말해서, 컴퓨터 액세스 가능 저장 매체는 컴퓨터에 명령어 및/또는 데이터를 제공하기 위해 사용 동안 컴퓨터에 의해 액세스될 수 있는 임의의 저장 매체를 포함한다. 예를 들어, 컴퓨터 액세스 가능 저장 매체에는 자기 또는 광학 매체, 예를 들어, 디스크(고정 또는 이동식), 테이프, CD-ROM 또는 DVD-ROM, CD-R, CD-RW, DVD-R, DVD-RW 또는 Blu-Ray 같은 저장 매체를 포함한다. 저장 매체는 RAM(예를 들어, 동기 동적 RAM(SDRAM), 이중 데이터 레이트(DDR, DDR2, DDR3 등), SDRAM, 저전력 DDR(LPDDR2 등), SDRAM, Rambus DRAM(RDRAM), 정적 RAM(SRAM) 등), ROM, 플래시 메모리, USB(Universal Serial Bus) 인터페이스와 같은 주변 장치 인터페이스를 통해 액세스할 수 있는 비휘발성 메모리(예를 들어, 플래시 메모리)와 같은 휘발성 또는 비휘발성 메모리 매체 등을 더 포함한다. 저장 매체는 MEMS(microelectromechanical systems)뿐만 아니라 네트워크 및/또는 무선 링크와 같은 통신 매체를 통해 액세스할 수 있는 저장 매체를 포함한다.
추가적으로, 다양한 실시예에서, 프로그램 명령어는 C와 같은 하이 레벨 프로그래밍 언어 또는 Verilog, VHDL과 같은 설계 언어(HDL) 또는 GDS II 스트림 포맷(GDSII)과 같은 데이터베이스 포맷에서의 하드웨어 기능의 동작-레벨(behavioral-level) 설명 또는 레지스터-전달 레벨(RTL) 설명을 포함한다. 일부 경우에, 이러한 설명은 합성 도구로 판독되고, 이 합성 도구는 설명을 합성하여 합성 라이브러리로부터 게이트 목록을 포함하는 넷리스트를 생성한다. 넷리스트에는 시스템을 포함한 하드웨어의 기능을 또한 나타내는 일련의 게이트가 포함되어 있다. 그 후, 넷리스트를 배치하고 라우팅하여 마스크에 적용할 기하학적 형상을 설명하는 데이터 세트를 생성한다. 그 후, 마스크는 시스템에 대응하는 반도체 회로 또는 회로들을 생성하기 위해 다양한 반도체 제조 단계에서 사용된다. 대안적으로, 컴퓨터 액세스 가능 저장 매체 상의 명령어는 필요에 따라 넷리스트(합성 라이브러리를 구비하거나 구비하지 않음) 또는 데이터 세트이다. 추가적으로, 이러한 명령어는 Cadence®, EVE® 및 Mentor Graphics®와 같은 공급자의 하드웨어 기반 유형 에뮬레이터에 의해 에뮬레이션 목적으로 이용된다.
위의 실시예이 상당히 상세히 설명되었지만, 위의 개시내용이 완전히 이해되면 수많은 변형 및 수정들이 당업자에게 명백해 질 것이다. 다음의 청구범위는 이러한 모든 변형 및 수정을 포함하는 것으로 해석되어야 한다.

Claims (20)

  1. 표준 셀 레이아웃에 있어서,
    적어도 제1 트랜지스터 및 제2 트랜지스터를 포함하는 복수의 트랜지스터; 및
    금속 0 층 및 금속 1 층 각각에 있는 복수의 단방향 신호 경로를 포함하고;
    상기 제1 트랜지스터 및 상기 제2 트랜지스터 중 하나 이상은 단일 금속 게이트의 피치 내에서 상기 금속 1 층의 최소 폭을 사용한 상기 금속 1 층의 적어도 2개의 트랙을 포함하고; 및
    상기 표준 셀 레이아웃의 입력 노드에 인가되는 전위에 응답하여, 전류가 상기 입력 노드로부터 상기 단일 금속 게이트의 상기 피치 내에서 상기 금속 1 층의 상기 2개의 트랙 중 하나를 통해 상기 표준 셀 레이아웃의 출력 노드로 전달되는, 표준 셀 레이아웃.
  2. 청구항 1에 있어서, 상기 금속 1 층을 사용하는 하나 이상의 경로는 설계 규칙에 의해 정의된 바와 같은 상기 금속 1 층에 대한 최소 길이를 갖는, 표준 셀 레이아웃.
  3. 청구항 1에 있어서, 상기 금속 1 층의 전력 경로 및 상기 전력 경로와 동일한 금속 1 트랙 내의 상기 금속 1 층의 접지 기준 경로를 더 포함하는, 표준 셀 레이아웃.
  4. 청구항 3에 있어서, 상기 전력 경로 및 상기 접지 기준 경로 각각은 설계 규칙에 의해 정의된 상기 금속 1 층에 대한 최소 길이를 사용하는, 표준 셀 레이아웃.
  5. 청구항 3에 있어서, 상기 전력 경로 및 상기 접지 기준 경로 각각은 상기 금속 1 층의 각각의 단일 경로에 연결되고, 상기 각각의 단일 경로 각각은 상기 전력 경로 또는 상기 접지 기준 경로에 연결하기 위한 비아가 아닌 다른 단일 비아를 포함하는, 표준 셀 레이아웃.
  6. 청구항 1에 있어서, 상기 금속 0 층의 경로를 상기 금속 1 층의 경로에 연결하기 위한 비아를 더 포함하고,
    상기 경로는 상기 금속 1 층에 존재하지 않고,
    상기 비아는 상기 금속 1 층에 상기 경로를 추가할 것을 배치 및 라우팅 도구에 나타내는 대응 넷리스트의 핀 속성 갖는, 표준 셀 레이아웃.
  7. 청구항 1에 있어서, 상기 표준 셀 레이아웃은 설계 규칙에 의해 정의된 바와 같은 금속 2 층에 대한 최소 길이를 사용하는 상기 금속 2 층의 복수의 경로를 포함하는 다중 셀 레이아웃으로 배치되는, 표준 셀 레이아웃.
  8. 청구항 1에 있어서, 상기 표준 셀 레이아웃은 설계 규칙에 의해 정의된 바와 같은 금속 3 층에 대한 최소 길이를 사용하는 상기 금속 3 층의 복수의 경로를 포함하는 다중 셀 레이아웃으로 배치되는, 표준 셀 레이아웃.
  9. 청구항 1에 있어서, 상기 표준 셀 레이아웃은 상기 배치 및 라우팅 도구를 사용하여 상기 표준 셀 레이아웃에 상기 금속 1 층의 상기 경로를 추가할 것을 나타내는 대응 넷리스트의 핀 속성을 기초로 하여 상기 배치 및 라우팅 도구에 의해 추가된 상기 금속 1 층의 경로를 포함하는 다중 셀 레이아웃으로 배치되는, 표준 셀 레이아웃.
  10. 방법에 있어서,
    적어도 제1 트랜지스터 및 제2 트랜지스터를 포함하는 복수의 트랜지스터를 표준 셀 레이아웃에 배치하는 단계;
    상기 표준 셀 레이아웃에서, 금속 0 층 및 금속 1 층 각각에서 복수의 단방향 신호 경로를 라우팅하는 단계;
    상기 제1 트랜지스터 및 상기 제2 트랜지스터 중 하나 이상에 대해, 단일 금속 게이트의 피치 내에서 상기 금속 1 층의 최소 폭을 사용하여 상기 금속 1 층의 적어도 2개의 트랙을 배치하는 단계; 및
    상기 표준 셀 레이아웃의 입력 노드에 인가되는 전원 전압에 응답하여, 상기 입력 노드로부터 상기 단일 금속 게이트의 상기 피치 내에서 상기 금속 1 층의 상기 2개의 트랙 중 하나를 통해 상기 표준 셀 레이아웃의 출력 노드로 전류를 전달하는 단계를 포함하는, 방법.
  11. 청구항 10에 있어서, 상기 금속 1 층을 사용하는 하나 이상의 경로는 설계 규칙에 의해 정의된 바와 같은 상기 금속 1 층에 대한 최소 길이를 갖는, 방법.
  12. 청구항 10에 있어서, 상기 금속 1 층의 전력 경로 및 상기 전력 경로와 동일한 금속 1 트랙 내의 상기 금속 1 층의 접지 기준 경로를 배치하는 단계를 더 포함하는, 방법.
  13. 청구항 12에 있어서, 상기 전력 경로 및 상기 접지 기준 경로 각각은 설계 규칙에 의해 정의된 바와 같은 상기 금속 1 층에 대한 최소 길이를 사용하는, 방법.
  14. 청구항 12에 있어서, 상기 전력 경로 및 상기 접지 기준 경로 각각은 상기 금속 1 층의 각각의 단일 경로에 연결되고, 상기 각각의 단일 경로 각각은 상기 전력 경로 또는 상기 접지 기준 경로에 연결하기 위한 비아가 아닌 다른 단일 비아를 포함하는, 방법.
  15. 청구항 10에 있어서, 설계 규칙에 의해 정의된 바와 같은 금속 2 층에 대한 최소 길이를 사용한 상기 금속 2 층의 복수의 경로를 포함하는 다중 셀 레이아웃에 상기 표준 셀 레이아웃을 배치하는 단계를 더 포함하는, 방법.
  16. 복수의 명령어를 저장하는 비일시적 컴퓨터 판독 가능 저장 매체에 있어서, 상기 명령어는 실행될 때 표준 셀에 대한 집적 회로 레이아웃을 생성하고, 상기 집적 회로 레이아웃은
    적어도 제1 트랜지스터 및 제2 트랜지스터를 포함하는 복수의 트랜지스터;
    금속 0 층 및 금속 1 층 각각에 있는 복수의 단방향 신호 경로를 포함하고; 및
    상기 제1 트랜지스터 및 상기 제2 트랜지스터 중 하나 이상은 단일 금속 게이트의 피치 내에서 상기 금속 1 층의 최소 폭을 사용한 상기 금속 1 층의 적어도 2개의 트랙을 포함하고; 및
    상기 표준 셀 레이아웃의 입력 노드에 인가되는 전원 전압에 응답하여, 전류가 상기 입력 노드로부터 상기 단일 금속 게이트의 상기 피치 내에서 상기 금속 1 층의 상기 2개의 트랙 중 하나를 통해 상기 표준 셀 레이아웃의 출력 노드로 전달되는, 비일시적 컴퓨터 판독 가능 저장 매체.
  17. 청구항 16에 있어서, 상기 금속 1 층을 사용하는 하나 이상의 경로는 설계 규칙에 의해 정의된 바와 같은 상기 금속 1 층에 대한 최소 길이를 갖는, 비일시적 컴퓨터 판독 가능 저장 매체.
  18. 청구항 15에 있어서, 상기 표준 셀은 상기 금속 1 층의 전력 경로 및 상기 전력 경로와 동일한 금속 1 트랙 내의 상기 금속 1 층의 접지 기준 경로를 더 포함하는, 비일시적 컴퓨터 판독 가능 저장 매체.
  19. 청구항 18에 있어서, 상기 전력 경로 및 상기 접지 기준 경로 각각은 설계 규칙에 의해 정의된 바와 같은 상기 금속 1 층에 대한 최소 길이를 사용하는, 비일시적 컴퓨터 판독 가능 저장 매체.
  20. 청구항 18에 있어서, 상기 전력 경로 및 상기 접지 기준 경로 각각은 상기 금속 1 층의 각각의 단일 경로에 연결되고, 상기 각각의 단일 경로 각각은 상기 전력 경로 또는 상기 접지 기준 경로에 연결하기 위한 비아가 아닌 다른 단일 비아를 포함하는, 비일시적 컴퓨터 판독 가능 저장 매체.
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