JPH0362551A - スタンダードセル及びスタンダードセル列 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体基板上に形成されるスタンダードセル及
びスタンダードセル列に関し、特に面積の利用率を改善
し、高集積度が得らるように、ＭＯＳＦＥＴなどの半導
体能動素子の素子形成領域の上層を配線チャネル領域と
して利用した集積回路用のスタンダードセル及びスタン
ダードセル列に関する。

〔従来の技術〕

集積回路を半導体基板上に高集積度に形成するレイアウ
ト技術において、例えば、インバータ、ＮＡＮＤ、ＮＯ
Ｒ等の一つめ回路機能ブロックを有し、そして、これら
回路機能ブロックが同じ高さで同一の矩形領域内に収ま
るようにレイアウト設計されたセル（以下スタンダード
セル）を準備しておき、これらのスタンダードセルを列
状に並べて配置し、これらのスタンダードセル間に配線
を行なうことによりチップ全体のレイアウトを完成する
スタンダードセル方式と呼ばれる技術が知られている。

また、この技術は、コンピュータ制御により自動的にレ
イアウト設計するのに適していることから、最近広く使
用される方法である。

第３図（ａ）、（ｂ）及び（ｃ）は従来のスタンダード
セルの例を示すマスクパターン図である。

第３図（ａ）は２人力ＮＡＮＤ回路のスタンダードセル
で、第３図（ｂ）はインバータ回路のスタンダードセル
で、第３図（ｃ）はセル列中の貫通配線用セルである。

ここで、これらの図面の中で、共通に、３００はセルの
外枠、３１１はＮ型ウェル、３１２はＰ型拡散層、３１
３はＮ型拡散層、３１４はポリシリコン、３１５はＰ型
拡散層３１２あるいはＮ型拡散層３１３と第１層配線メ
タル間のコンタクトホール、３１６はポリシリコン３１
４と第１層配線メタル間のコンタクトホール、３１７ａ
、３１７ｂ及び３１７Ｃは第１層配線メタル、３１８は
第１層配線メタルと第２層配線メタル間のスルーホール
、３１９ａは入力端子用の第２層配線メタル、３１９ｂ
は出力端子用の第２層配線メタル、３２０は電源線であ
る第１層配線メタル３１７ａとＮ型ウェル３１１とのコ
ンタクトホール、３２１は接地線である第１層配線メタ
ル３１７ａとＰ型半導体基板とのコンタクトホールをそ
れぞれ示している。

このように従来のスタンダードセルは、電源線及び接地
線は、第３図（ａ）及び（ｂ）に示すように、セルの両
側に第１層配線メタル３１７ａ及び３１７ｂとして配置
されていた。すなわち、回路機能を構成するＭ　ＯＳ　
Ｆ　Ｅ　Ｔ　（Ｍｅｔａｌ　０ｘｉｄｅ　Ｓｅｍ１ｃｏ
ｎｄｕｃｔｏｒ　Ｆｉｅｌｄ　Ｅｆｆｅｃｔ　Ｔｒａｎ
ｓｉｓｔｏｒ）などの能動素子は、電源線と接地線の間
に挟まれて配置されている。また、この電源線、接地線
及びセル内部の配線は、第１層配線メタル３１７ａ、３
１７ｂ及び３１７ｃが用いられ、セルへの信号入力及び
セルからの信号出力する端子及び配線は第２層配線メタ
ル３１９ａ及び３１９ｂとして配置されている。

第４図はセル列で構成される加算回路の一例を示す回路
図、第５図は第４図の加算回路を２回路使用した２ビツ
ト加算回路である従来のスタンダードセルのレイアウト
図である。この第５図に示したスタンダードセルは、第
４図に示した加算回路を２回路を組み合せて、従来のレ
イアウト技術によりレイアウト設計したものである。

第４図に示す加算回路は、加算数Ａｉ、被加算数Ｂｉ及
び下位桁（この場合では第ｉ−１桁）から送られるＣｉ
のそれぞれの信号を入力するインバータ回路４０２と、
加算結果を出力する２人力ＮＡＮＤ回路４０１と、上位
桁（この場合では第ｉ＋１桁）への桁上げ信号Ｃｉを出
力する３人力ＮＡＮＤ回路４０３とで構成されている。

第５図は加算回路スタンダードセルのレイアウト図で、
Ａ１、Ｂ１、Ｃ１及びＳｌは、それぞれ第１桁目の加算
数、被加算数、桁上げ及び加算結果の各信号電圧を示し
、Ａ２、Ｂ２、Ｃ２及びＢ２は、それぞれ第２桁目の加
算数、被加算数、桁上げ及び加算結果の各信号電圧を示
す。また、第１桁目が最下位ビットであるため、桁上げ
信号電圧ＣＯは常にＯである（ロウレベルである）。

一方、第Ｉ桁目及び第２桁目を構成する２人力ＮＡＮＤ
セル５０１、インバータセル５０２及び３人力ＮＡＮＤ
セル５０３は横方向に一列に並べて配置され一つのセル
列を形成している。また、これらの各セル列の間隙は、
セル間の配線チャンネルとして使用される。すなわち、
実線で示すセル列と平行に伸びる配線は、第１層配線メ
タル５１７で、破線で示したセル列に対して垂直に伸び
る配線は第２層配線メタル５１っで、この配線が交じわ
る点が、第１層配線メタル５１７と第２層配線メタル５
１９とを連結するスルーホール５１８である。

このセル列中に配置されている貫通配線用セル５０４は
、破線で示すように、セル列中を垂直方向に配線が貫通
する場合に配置されるものである。

この貫通配線用セルは、第３図（Ｃ）に示すように、他
のセルと合せて両端に電源線である第１層配線メタル３
１７ａと接地線である第１層配線メタル３１７ｂとが配
置され、セル内部には能動素子が存在せず、セル列に対
して垂直方向に第２層配線メタルが１セルにつき一本の
み貫通できる構成になっている。

また、貫通配線用セルは、第５図に示すような比較的な
簡単な構成であるスタンダードセルアレイでは、使用頻
度が少ないが、セル列が多数並べて配置されるような大
規模なスタンダードセルアレイでは、セル列を飛び越え
て結線する必要が頻繁に生じるため、この貫通配線用セ
ルが多数用いられる。

このように、スタンダードセル方式によるレイアウト設
計は、あらかじめ設計されたスタンダードセルを並べて
配置することによってセル列を作成し、このセル列間の
配線チャンネルにおいて、結線する配線の方向により導
体の種類が定まっているため、レイアウトが単純であり
、コンピュータプログラム制御し易いといった利点があ
る。

〔発明が解決しようとする課題〕

しかしながら、上述した従来のスタンダードセル方式の
レイアウト設計された集積回路では、例えば、第５図に
示すように、セル列より外部領域のＭＯＳＦＥＴなどの
能動素子が存在しない領域に配線チャネルを設ける必要
がある。このため、配線チャンネルの占る面積が大きく
なると、集積回路の集積度を阻害するといった欠点があ
る。すなわち、セル間の結線が複雑になればなるほど、
この配線チャンネルの占る領域が拡大し、集積回路が形
成された半導体チップサイズが増大する欠点となる。ま
た、集積度が低くくても、高価で売れることの出来る特
殊の分野の集積回路以外には採用しにくいという欠点が
あった。

また、従来のスタンダードセルにおいては、能動素子が
電源線と接地線と挟まれた領域に配置されていたので、
セルに対する遅延特性に従って、内部の能動素子の駆動
力を調整し、最適の素子寸法とそれに適合したセル外形
にすることが困難であった。例えば、第３図（ｂ）に示
すように、インバータセルのＮチャンネルＭＯ３ＦＥＴ
部に見られるように、セル内部に無駄な領域が生じたり
、あるいは、スタンダードセルの要求される遅延特性に
対応するために、セルの縦方向の異なるセルシリーズを
幾種類も作成しなければならず、設計時間に多大な工数
を費やしたり、セル設計の柔軟性に欠けるという欠点が
ある。

本発明の目的は、かかる欠点を解消するスタンダードセ
ル及びスタンダードセル列を提供することにある。

〔課題を解決するための手段〕

１、本発明のスタンダードセルは、半導体基板上に形成
される能動素子領域と、この能動素子領域の両側を挟ん
で形成される第１層配線メタルである電源線及び接地線
と、前記能動素子間を配線する前記第１及び第２層配線
メタルとを有するスタンダードセルにおいて、前記能動
素子領域が前記電源線及び前記接地線より外側領域に延
在し、この外側領域には前記第１及び前記第２層配線メ
タルが存在しないことを特徴としている。

２、本発明のスタンダードセル列は、半導体基板上に複
数の請求項１のスタンダードセルを並べ一方向に伸びる
セル列に形成し、このセル列中に所定の間隔で少なくと
も一個の割合で配置されるとともに前記電源線と前記接
地線及び前記半導体基板層並びにウェル層とを接続する
ための基板コンタクトセルとを有している。

〔実施例〕

次に、本発明について図面を参照して説明する。

第１図（ａ）、（ｂ）及び（ｃ）は本発明のスタンダー
ドセルの実施例を示すマスクパターン図である。第１図
（ａ）は２人力ＮＡＮＤ回路のスタンダードセルで、第
１図（ｂ）はインバータ回路のスタンダードセルで、第
１図（Ｃ）は貫通配線用セルを兼用する基板コンタクト
用セルのスタンダードセルである。

また、これら図中で、共通して、１１１はＮウェル、１
１２はＰ型拡散層、１１３はＮ型拡散層、１１４はポリ
シリコン、１１５はＰ型拡散層１１２あるいはＮ型拡散
層１１３と第１層配線メタル１１７ａ、１１７ｂ及び１
１７ｃとのコンタクトホール、１１６はポリシリコン１
１４と第１層配線メタル１１７ｃとのスルーホール、１
１８は第１層配線メタル１１７ｃと第２層配線メタル１
１９ｂとのスルーホール、１１９ａは入力端子である第
２層配線メタル、１１９ｂは出力端子である第２層配線
メタル、１２０は電源線である第１層配線メタル１１７
ａとＮウェルとのコンタクトホール、１２１は接地線で
ある第１層配線メタル１１７ｂとＰ型半導体基板とのコ
ンタクトホール、１００は貫通配線用セルの外枠である
セルの第１外枠、１０１は２人力ＮＡＮＤ回路セルの外
枠及びインバータ回路セルの外枠であるセルの第２外枠
である。

本発明のスタンダードセルの実施例は１、第１図（ａ）
及び（ｂ）に示すように、電源線及び接地線である第１
層配線メタル１１７ａ及び１１７ｂとの間で、セルの第
１外枠１００内に、セルに含まれる機能素子であるＭＯ
Ｓ　Ｆ　ＥＴ相互間の配線を配置したことである。従っ
て、この電源線と接地線との間隔およびセルの第１外枠
１００の縦方向の寸法は、対象とするセル群を構成する
ために必要なＭＯＳＦＥＴの相互間の配線本数により決
定される。

例えば、本実施例のようなインバータあるいは２人力Ｎ
ＡＮＤ回路セルの場合では、ＮチャンネルＭＯＳＦＥＴ
側とＰチャンネルＭＯ８ＦＥＴ側に、それぞれ１本ずつ
の第１層配線メタル用チャンネルを電源線及び接地線で
ある第１層配線メタル１１７ａと１１７ｂとの間に設け
ればよい。逆に、これを満足するために、電源線と接地
線との間隔、セルの第１外枠１００の寸法を決めること
である。

一方、上述した回路より複雑な回路機能をもつスタンダ
ードセルの場合でも、この回路を構成するに必要なセル
内のＭＯＳＦＥＴの相互結線に必要な配線チャンネル数
により、電源線と接地線の間隔及びセルの第１外枠１０
０の寸法を決定し、それを一連のセル群に適用すればよ
い。

また、本発明のスタンダードセルは、上述した機能素子
間の相互配線を電源線及び接地線内に含ませて配置する
ことによって、電源線及び接地線より外側の領域まで、
ＮチャンネルＭＯＳＦＥＴ及びＰチャンネルＭＯ３ＦＥ
Ｔが延在することが出来るようになる。このことが、セ
ルの第２の外枠がこれら延在するＭＯＳＦＥＴを含んで
定義されることが従来のスタンダードセルと大きく違う
点である。

さらに、集積回路を構成するために用いられる一連のス
タンダードセル群において、セルの第１外枠１００の縦
寸法は一定であると上述したが、セルの第２外枠１０１
の縦方向の寸法は一定でなく、第１図（ａ）及び（ｂ）
に示すように、異なってもよい。このことは、セルの回
路機能及び要求される遅延特性によりＰチャンネルＭＯ
３ＦＥＴ及びＮチャンネルＭＯＳ　Ｆ　ＥＴの寸法設計
がセルの寸法に制約されないという従来のスタンダード
セルにない第１の利点があると言える。

また、そればかりでなく、セルの第２の外枠１０１内部
においても、セルの第１の外枠１００の外部領域であれ
ば、セル間の結線のための配線チャンネルとして使用出
来るので、集積回路が形成される半導体チップのサイズ
の縮小を図ることが出来る第２の利点がある。

このように、電源線及び接地線の間隔に配置されるスタ
ンダードセル群のセル内の結線に必要な横方行第１層配
線メタルの最小寸法を満たすように定め、ＭＯＳＦＥＴ
などの能動素子を電源線及び接地線の外側領域まで延在
させることにより、スタンダードセルの電源線と接地線
とで挟まれる実効的なセル高さ寸法を低減するとともに
能動素子の寸法を独立して設計し得る。

一方、このスタンダードセルを実現するためには、拡散
層の抵抗を低減する集積回路製造技術が前提となる。従
来のスタンダードセルにおいては、例えば、第３図（ａ
＞に示すように、ＭＯＳＦＥＴに対して直列抵抗となる
拡散層上に、コンタクトホールを密に設けることにより
拡散抵抗を減らし、遅延特性の劣化を防止している。し
がし、本発明のスタンダードセルにおいては、特に電源
線、接地線の外側領域に設けられたＭＯＳＦＥＴの拡散
層の部分には、配線チャンネルとして使用するため、コ
タクトホールを設けることが出来ない。

このために、本発明のスタンダードセルは、この拡散抵
抗を公知技術により低抵抗化を図ることによって実現し
得る。

この公知技術として、例えば、第３１回応用物理学関係
連合講演会予稿集（１９８４）の頁４４２の３０ａ−ｕ
−６及び３０　ａ　−ｕ　−７には、シリコン基板に形
成したチタンシリサイド膜について、あるいは、第３３
回応用物理学関係連合講演会予稿集（１９８６）の頁５
０２の２　ａ　−ｐ　−４には半導体の不純物拡散層上
にタングステンシリサイドを形成して低抵抗を図る方法
が記載されている。

第２図は本発明のスタンダードセルを用いて構成された
複数のセル列の一実施例を示すレイアウト図である。次
に、前述したスタンダードセルで第５図に示した加算回
路を構成する複数のスタンダードセル列について述べる
。

このスタンダードセル列は、同図に示すように、第５図
に示した従来例の第１桁目及び第２桁目をｎ４戒するス
タンダードセルである２人力ＮＡＮＤセル２０１、イン
バータセル２０２．３人力ＮＡＮＤセル２０３が横方向
に一列に配列されセル列を構成し、このセル列中に、は
ぼ一定間隔で、第１図（ｃ）に示す基板コンタクトセル
を挿入したことである。

また、それぞれのセル列は、これを構成するセルが隣接
するセルの第１外枠１００の両側端が互いに一致するよ
うに並べ配置し、電源線及び接地線である第１層の配線
メタルを一直線になるように平行に配置したことである
。さらに、セル間の配線である第１層配線メタル２１７
及び第２層配線メタル２１９の大多数は、セルの第２外
枠１０１内で、かつ、セルの第１の外枠１００の外部領
域に配置されている。ただ、例外的に、不足分の配線が
、第１セル列と第２のセル列におけるセルの第２の外枠
の間に専用の第１層配線チャンネルを設けて結線されて
いる。ここで、２１８は第１層配線メタル２１７と第２
層配線メタル２１９間のスルーホールである。

一方、セルの第２の外枠１０１の内部領域は、それぞれ
のスタンダードセルのもつ回路機能を構成するに必要な
ＭＯＳＦＥＴ及びセル内のＭＯＳＦＥＴ間の配線がある
領域であるが、その一部を配線チャンネルとして利用可
能であることは、本発明のスタンダードセルの縦方向寸
法を、スタンダードセル列のレイアウトにおいて、実質
的にセルの第１の外枠１００の縦方向寸法として取扱う
ことが出来ることである。すなわち、従来のセルが縦方
向に縮小されたセルに置換されたとみなすことができる
。

このことは、すでに前述したように、本発明のスタンダ
ードセルを用いて、複数のセル列を構成し、これらを平
行に配置してセル間を結線してなるスタンダードセルア
レイの占有面積が小さいこと、およびこれもすでに述べ
たが、セルの第２の外枠１０１の縦方向の寸法が自由で
あるため、セル内のＭＯＳＦＥＴの寸法設計に柔軟性が
あるという二つの利点がある。

また、第５図に示した従来のセルの外枠３００を本発明
のセルの第１の外枠１００に縮小したものとして置き換
えてレイアウト設計を遂行出来るので、従来と同様にコ
ンピュータ制御し易いという利点もある。すなわち、本
発明のセルアレイの設計の際に、従来のセルアレイ設計
で使用したコンピュータ制御の配置配線プログラムに追
加する機能は、セルの第２外枠の重なりの有無を検査し
、重なりのある場合は取除くようにセル列を上下方向に
移動する機能であるが、このような状況はセル間配線が
極度に疎である場合が多く、通常、このような場合は生
じない。

さらに、本発明のスタンダードセル列では、セル列中に
基板コンタクトセルが挿入されることを述べたが、これ
による横方向の寸法の増大も実質上無視出来る。何故な
らば、前述したように、大規模なスタンダードセルアレ
イにおいては、従来のスタンダードセル列で構成しても
、セル列中に貫通配線用セルを多数設けており、例えば
、２０００ゲートをもつスタンダードセルアレイでは、
通常、平均的に２〜３セルに１個程度の貫通配線用セル
が挿入されている。この挿入される貫通配線用セルの数
は、本発明のスタンダードセル列中に挿入される基板コ
ンタクトセルの必要数の５〜７倍程度に相当する。この
ことは、基板コンタクトセルと貫通配線用セルとを兼用
することによって吸収されてしまうからである。

このように、本発明のスタンダードセルを横方向に複数
並べ配置し、セル数個おきに基板コタクトセルを挿入し
、スタンダードセル列を形成し、このスタンダードセル
列を複数列を平行に並べてスタンダードセルアレイを構
成する。また、各セル列の電源線と接地線とで挟まれた
領域の外側に、能動素子の有無にかかわらずセル間の配
線チャンネルとして使用し、さらに、基板コタクトセル
を縦方向のセル列貫通配線用セルと兼用することにより
、従来のレイアウトによるスタンダードセルアレイと比
較して、実質的にセル列の横方向の寸法を増大すること
なく、セル列間の配線専用の配線チャンネルを低減した
高密度の２次元スタンダードセルアレイが実現し得る。

〔発明の効果〕

以上説明したように本発明は、電源線及び接地線に挟ま
れた領域の外側領域にも能動素子を延在させることによ
って、セル高さ一定という拘束を受けることなく、従来
のコンピュータ制御による配置配線プログラムが流用し
てセル設計が出来るとともにより占有面積の小さいスタ
ンダードセルが得られるという効果がある。

また、セル列中に電源線及び接地線とウェルまたは基板
を連結するために、専用の基板コンタクトセルをセル列
中に挿入すること、及びセル列と平行に伸びる電源線及
び接地線の外側領域をスタンダードセル間の相互結線の
ための配線チャンネルとして使用することによって、従
来のコンピュータ制御による配置配線プログラムが流用
することが出来るとともに実質的にセル列の横方向の寸
法を増大することなく縦方向が縮小された高密度のスタ
ンダードセル列が得られるという効果がある。

【図面の簡単な説明】

第１図（ａ）、（ｂ）及び（ｃ）は本発明のスタンダー
ドセルの実施例を示すマスクパターン図、第２図は本発
明のスタンダードセルを用いて構成された複数のセル列
の一実施例を示すレイアウト図、第３図（ａ）、（ｂ）
及び（Ｃ）は従来のスタンダードセルの例を示すマスク
パターン図、第４図はセル列で構成される加算回路の一
例を示す回路図、第５図は第４図の加算回路を２回路使
用した２ビツト加算回路である従来のスタンダードセル
のレイアウト図である。 １００・・・セルの第１外枠、１０１・・・セルの第２
外枠、１１１．３１１・・・Ｎウェル、１１２．３工２
・・・Ｐ型拡散層、１１３．３１３・・・Ｎ型拡散層、
１１４．３１４・・・ポリシリコン、１１５．１１６゜
１２０．１２１．３１５．３１６・・・コンタクトホー
ル、１１７ａ、２１７ａ、３１７ａ・・・第１層配線メ
タル（電源線）、１１７ｂ、２１７ｂ、３１７ｂ・・・
第１層配線メタル（接地線）、１１７ｃ、２１７．３１
７ｃ、５１７　・・・第１層配線メタル、１１８．２１
８．３１８．５１８・・・スルーホール、１１９ａ、１
１９ｂ、２１９．３１９ａ、３１９ｂ、５１９・・・第
２層配線メタル、２０１．５０１・・・２人力ＮＡＮＤ
セル、２０２．５０２・・・インバータセル、２０３．
５０３・・・３人力ＮＡＮＤセル、２０４・・・基板コ
ンタクトセル、５０４・・・貫通配線セル、４０１・・
・２人力ＮＡＮＤ回路、４０２・・・インバータ回路、
４０３・・・３人力ＮＡＮＤ回路。

Claims (1)

1. 【特許請求の範囲】 １、半導体基板上に形成される能動素子領域と、この能
   動素子領域の両側を挟んで形成される第１層配線メタル
   である電源線及び接地線と、前記能動素子間を配線する
   前記第１及び第２層配線メタルとを有するスタンダード
   セルにおいて、前記能動素子領域が前記電源線及び前記
   接地線より外側領域に延在し、この外側領域には前記第
   １及び前記第２層配線メタルが存在しないことを特徴と
   するスタンダードセル。 ２、半導体基板上に複数の請求項１のスタンダードセル
   を並ベ一方向に伸びるセル列に形成し、このセル列中に
   所定の間隔で少なくとも一個の割合で配置されるととも
   に前記電源線と前記接地線及び前記半導体基板層並びに
   ウェル層とを接続するための基板コンタクトセルとを有
   することを特徴とするスタンダードセル列。