JPH0558582B2 - - Google Patents
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- JPH0558582B2 JPH0558582B2 JP61119758A JP11975886A JPH0558582B2 JP H0558582 B2 JPH0558582 B2 JP H0558582B2 JP 61119758 A JP61119758 A JP 61119758A JP 11975886 A JP11975886 A JP 11975886A JP H0558582 B2 JPH0558582 B2 JP H0558582B2
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- JP
- Japan
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- type mos
- basic cell
- conductivity type
- gate
- wiring
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- 238000009792 diffusion process Methods 0.000 claims description 15
- 239000004065 semiconductor Substances 0.000 claims description 9
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 8
- 229910052782 aluminium Inorganic materials 0.000 description 8
- 239000000758 substrate Substances 0.000 description 6
- 238000010586 diagram Methods 0.000 description 5
- 239000011295 pitch Substances 0.000 description 4
- 238000003491 array Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 230000010354 integration Effects 0.000 description 3
- 238000000034 method Methods 0.000 description 2
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
- H01L27/11803—Masterslice integrated circuits using field effect technology
- H01L27/11807—CMOS gate arrays
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、半導体集積回路装置、特に設計の
自由度を高くしてより一層の高集積化高性能化を
図るとともにラツチアツプ耐量の向上を図つた
CMOSマスタスライス方式の半導体集積回路装
置に関するものである。
自由度を高くしてより一層の高集積化高性能化を
図るとともにラツチアツプ耐量の向上を図つた
CMOSマスタスライス方式の半導体集積回路装
置に関するものである。
第５図は例えば特開昭60−74647号公報に示さ
れた従来の基本セルを示し、図において、２８は
ゲート電極、２９はp+型ソース・ドレイン領域、
３０はn+型基板コンタクト拡散領域、３１はp+
型ウエルコンタクト拡散領域、３２はn+型ソー
ス・ドレイン領域、３３はｐ型MOSトランジス
タ、３４はｎ型MOSトランジスタであり、３５
はこれら２８〜３４で構成された基本セルであ
る。
れた従来の基本セルを示し、図において、２８は
ゲート電極、２９はp+型ソース・ドレイン領域、
３０はn+型基板コンタクト拡散領域、３１はp+
型ウエルコンタクト拡散領域、３２はn+型ソー
ス・ドレイン領域、３３はｐ型MOSトランジス
タ、３４はｎ型MOSトランジスタであり、３５
はこれら２８〜３４で構成された基本セルであ
る。
このような従来の基本セルでは、基板用コンタ
クト拡散領域３０及びウエル用コンタクト拡散領
域３１を、一対になつているｐ型MOSトランジ
スタ３３とｎ型MOSトランジスタ３４との間に
配置して基板電位、ウエル電位を十分とるととも
に、ｐ型MOSトランジスタ３３とｎ型MOSトラ
ンジスタ３４の間で発生するラツチアツプ現象に
対する耐量を向上させており、またｐ型MOSト
ランジスタとｎ型MOSトランジスタのゲート電
極を共通接続することによつて基本セルのサイズ
を小さくし、集積度を高めていた。
クト拡散領域３０及びウエル用コンタクト拡散領
域３１を、一対になつているｐ型MOSトランジ
スタ３３とｎ型MOSトランジスタ３４との間に
配置して基板電位、ウエル電位を十分とるととも
に、ｐ型MOSトランジスタ３３とｎ型MOSトラ
ンジスタ３４の間で発生するラツチアツプ現象に
対する耐量を向上させており、またｐ型MOSト
ランジスタとｎ型MOSトランジスタのゲート電
極を共通接続することによつて基本セルのサイズ
を小さくし、集積度を高めていた。
従つて、基本セルを規則正しく配列したゲート
アレイでは、各基本セル列間の距離は十分にあい
ているので上述のように、異なる導電型MOSト
ランジスタ相互間に基板用コンタクト拡散領域３
０及びウエル用コンタクト拡散領域３１を設けた
基本セルで問題なかつた。
アレイでは、各基本セル列間の距離は十分にあい
ているので上述のように、異なる導電型MOSト
ランジスタ相互間に基板用コンタクト拡散領域３
０及びウエル用コンタクト拡散領域３１を設けた
基本セルで問題なかつた。
従来のゲートアレイにおける基本セルは以上の
ように構成されているので、ゲート数が少なくて
配線帯の幅が狭いゲートアレイ、敷き詰め方式ゲ
ートアレイなどのように基本セル列間の距離が短
かくなつた場合、２つの基本セル列の内、どちら
か一方の列のｐ型MOSトランジスタと他方の列
のｎ型MOSトランジスタとでできるCMOS構造
では、該２つのトランジスタ間に基板コンタク
ト、ウエルコンタクト領域がないので、この場所
でラツチアツプ現象が起こる可能性があり、ま
た、敷き詰め方式ゲートアレイでは、基本セルの
長手方向の幅ごとに配線チヤネル領域を変化させ
ていかなけばならないという問題点があつた。
ように構成されているので、ゲート数が少なくて
配線帯の幅が狭いゲートアレイ、敷き詰め方式ゲ
ートアレイなどのように基本セル列間の距離が短
かくなつた場合、２つの基本セル列の内、どちら
か一方の列のｐ型MOSトランジスタと他方の列
のｎ型MOSトランジスタとでできるCMOS構造
では、該２つのトランジスタ間に基板コンタク
ト、ウエルコンタクト領域がないので、この場所
でラツチアツプ現象が起こる可能性があり、ま
た、敷き詰め方式ゲートアレイでは、基本セルの
長手方向の幅ごとに配線チヤネル領域を変化させ
ていかなけばならないという問題点があつた。
この発明は上記のような問題点を解消するため
になされたもので、敷き詰め方式ゲートアレイに
おいて、配線チヤネルの幅を細かく可変できこれ
により集積度を向上でき、かつラツチアツプ現象
に対する耐性を向上できる半導体集積回路装置を
得ることを目的とする。
になされたもので、敷き詰め方式ゲートアレイに
おいて、配線チヤネルの幅を細かく可変できこれ
により集積度を向上でき、かつラツチアツプ現象
に対する耐性を向上できる半導体集積回路装置を
得ることを目的とする。
この発明に係る半導体集積回路装置は、基本セ
ル内の各トランジスタのソース・ドレイン領域の
両側に、該ソース・ドレインと反対の導電型拡散
領域（拡散カラーバンド）を設け、かつそれぞれ
の導電形のトランジスタのゲート電極用コンタク
ト領域を、上記拡散カラーバンド領域に対してソ
ース・ドレイン側及びその反対側にそれぞれ設
け、さらに上記それぞれの導電形のトランジスタ
の形状を、そのトランジスタのソースあるいはド
レイン領域の中心線に対して線対称となるように
したものである。
ル内の各トランジスタのソース・ドレイン領域の
両側に、該ソース・ドレインと反対の導電型拡散
領域（拡散カラーバンド）を設け、かつそれぞれ
の導電形のトランジスタのゲート電極用コンタク
ト領域を、上記拡散カラーバンド領域に対してソ
ース・ドレイン側及びその反対側にそれぞれ設
け、さらに上記それぞれの導電形のトランジスタ
の形状を、そのトランジスタのソースあるいはド
レイン領域の中心線に対して線対称となるように
したものである。
この発明においては、拡散カラーバンド領域を
トランジスタのソース及びドレイン領域の両側に
もうけたから、敷き詰め方式ゲートアレイなどの
ように基本セル列間の間隔が狭くなつても隣接す
る基本セル列のトランジスタ間でラツチアツプ現
象が起こるのを抑えることができる。またそれぞ
れの導電形のトランジスタのゲート電極用コンタ
クト領域を、上記拡散カラーバンド領域に対して
ソース・ドレイン側及び反対側にそれぞれ設けた
から、それぞれのゲートコンタクト領域からゲー
トとの接続ができ、配線本数が少なくできる。ま
た、トランジスタの形状を線対称としたから、敷
き詰め方式ゲートアレイにおいて配線トラツク本
数を可変できる最小の数が各トランジスタの長手
方向の幅より決まる配線ピツチ数となり、配線ト
ラツクの本数を細かく可変できる。
トランジスタのソース及びドレイン領域の両側に
もうけたから、敷き詰め方式ゲートアレイなどの
ように基本セル列間の間隔が狭くなつても隣接す
る基本セル列のトランジスタ間でラツチアツプ現
象が起こるのを抑えることができる。またそれぞ
れの導電形のトランジスタのゲート電極用コンタ
クト領域を、上記拡散カラーバンド領域に対して
ソース・ドレイン側及び反対側にそれぞれ設けた
から、それぞれのゲートコンタクト領域からゲー
トとの接続ができ、配線本数が少なくできる。ま
た、トランジスタの形状を線対称としたから、敷
き詰め方式ゲートアレイにおいて配線トラツク本
数を可変できる最小の数が各トランジスタの長手
方向の幅より決まる配線ピツチ数となり、配線ト
ラツクの本数を細かく可変できる。
以下、この発明の一実施例を図について説明す
る。
る。
第１図は本発明の一実施例による半導体集積回
路装置の基本セル構成を示し、図において、１
ａ，１ｂ，１ｃ，１ｄはｐ型MOSトランジスタ
のゲートコンタクト領域、２ａ，２ｂはp+ソー
ス・ドレイン領域３の両側に設けられたn+拡散
カラーバンド領域（n+拡散コンタクト領域）、４
ａ，４ｂ，４ｃ，４ｄはｎ型MOSトランジスタ
のゲートコンタクト領域、５ａ，５ｂはn+ソー
ス・ドレイン領域６の両側に設けられたp+拡散
カラーバンド領域（p+拡散コンタクト領域）７
は前記１から６まで構成される基本セルである。
ここで、上記ゲートコンタクト１ａ，１ｂ及び１
ｃ，１ｄはそれぞれカラーバンド領域２ａ及び２
ｂの両側に設けられ、上記ゲートコンタクト４
ａ，４ｂ及び４ｃ，４ｄはそれぞれカラーバンド
領域５ａ及び５ｂの両側に設けられている。また
領域１ａと１ｄ，１ｂと１ｃ，２ａと２ｂはソー
ス・ドレイン領域３の中心を通る基本セル列方向
の軸に対して、また領域４ａと４ｂ，４ｂと４
ｃ，５ａ，５ｂはソース・ドレイン領域６の中心
を通る軸に対して線対称となつている。
路装置の基本セル構成を示し、図において、１
ａ，１ｂ，１ｃ，１ｄはｐ型MOSトランジスタ
のゲートコンタクト領域、２ａ，２ｂはp+ソー
ス・ドレイン領域３の両側に設けられたn+拡散
カラーバンド領域（n+拡散コンタクト領域）、４
ａ，４ｂ，４ｃ，４ｄはｎ型MOSトランジスタ
のゲートコンタクト領域、５ａ，５ｂはn+ソー
ス・ドレイン領域６の両側に設けられたp+拡散
カラーバンド領域（p+拡散コンタクト領域）７
は前記１から６まで構成される基本セルである。
ここで、上記ゲートコンタクト１ａ，１ｂ及び１
ｃ，１ｄはそれぞれカラーバンド領域２ａ及び２
ｂの両側に設けられ、上記ゲートコンタクト４
ａ，４ｂ及び４ｃ，４ｄはそれぞれカラーバンド
領域５ａ及び５ｂの両側に設けられている。また
領域１ａと１ｄ，１ｂと１ｃ，２ａと２ｂはソー
ス・ドレイン領域３の中心を通る基本セル列方向
の軸に対して、また領域４ａと４ｂ，４ｂと４
ｃ，５ａ，５ｂはソース・ドレイン領域６の中心
を通る軸に対して線対称となつている。
第２図は本実施例の基本セルを使用した２入力
NANDゲートセルの構成を示し、図において、
８はコンタクト、９は第１アルミ配線による電源
（VDD）配線、１０は第１アルミ配線によるGND
配線、１１は第１アルミ配線層９と第２アルミ配
線層（信号配線）１２とを結合するスルーホール
である。
NANDゲートセルの構成を示し、図において、
８はコンタクト、９は第１アルミ配線による電源
（VDD）配線、１０は第１アルミ配線によるGND
配線、１１は第１アルミ配線層９と第２アルミ配
線層（信号配線）１２とを結合するスルーホール
である。
第３図は本実施例の基本セルを敷き詰めたゲー
トアレイのマクロセルの配置を示し、図中１３は
第２図で示したマクロセル（２入力NANDゲー
トセル）、１４は基本セル列方向を軸として上記
マクロセル１３を反転させたマクロセル、１６は
別のマクロセル１５を反転させたマクロセル、１
７，１９は配線帯、１８，２０はマクロセルが配
置される領域である。
トアレイのマクロセルの配置を示し、図中１３は
第２図で示したマクロセル（２入力NANDゲー
トセル）、１４は基本セル列方向を軸として上記
マクロセル１３を反転させたマクロセル、１６は
別のマクロセル１５を反転させたマクロセル、１
７，１９は配線帯、１８，２０はマクロセルが配
置される領域である。
次に作用効果について説明する。
ｐ型MOSトランジスタとｎ型MOSトランジス
タとからなるCMOS回路において、対になつて
いる両トランジスタ間に基板コンタクト拡散領域
３０やウエルコンタクト拡散領域３１を設けるこ
とによつてラツチアツプ耐量は向上するが、それ
らの領域が１つの基本セル内のｐ型MOSトラン
ジスタとｎ型MOSトランジスタとの、間だけに
しかなければ、敷き詰め方式ゲートアレイなどの
ように基本セル列間の間隔が狭い場合、隣接する
一方の基本セル列内のｐ型MOSトランジスタと
他方の基本セル列内のｎ型MOSトランジスタと
の間で、つまりこれらの両トランジスタからなる
CMOS回路でラツチアツプ現状が起こる。また、
敷き詰め方式の場合、配線領域はいくつくかの基
本セル列を割り当てるのだが、その配線本数は従
来の基本セル３５だとそのセルの長手方向の幅で
決まる配線ピツチ数でしか可変できない。
タとからなるCMOS回路において、対になつて
いる両トランジスタ間に基板コンタクト拡散領域
３０やウエルコンタクト拡散領域３１を設けるこ
とによつてラツチアツプ耐量は向上するが、それ
らの領域が１つの基本セル内のｐ型MOSトラン
ジスタとｎ型MOSトランジスタとの、間だけに
しかなければ、敷き詰め方式ゲートアレイなどの
ように基本セル列間の間隔が狭い場合、隣接する
一方の基本セル列内のｐ型MOSトランジスタと
他方の基本セル列内のｎ型MOSトランジスタと
の間で、つまりこれらの両トランジスタからなる
CMOS回路でラツチアツプ現状が起こる。また、
敷き詰め方式の場合、配線領域はいくつくかの基
本セル列を割り当てるのだが、その配線本数は従
来の基本セル３５だとそのセルの長手方向の幅で
決まる配線ピツチ数でしか可変できない。
そこでこの発明の実施例の基本セル７ではｐ
型、ｎ型MOSトランジスタの形状がソース・ド
レイン３領域及び６の中心を通る基本セル列方向
の軸に対してそれぞれ線対称となるようゲートコ
ンタクト配置領域、拡散カラーバンド領域を配設
したのでラツチアツプ現象の発生を抑え、配線ト
ラツクの本数を細かく変えることができる。
型、ｎ型MOSトランジスタの形状がソース・ド
レイン３領域及び６の中心を通る基本セル列方向
の軸に対してそれぞれ線対称となるようゲートコ
ンタクト配置領域、拡散カラーバンド領域を配設
したのでラツチアツプ現象の発生を抑え、配線ト
ラツクの本数を細かく変えることができる。
例えば第２図に示すように基本セル列上で２入
力NANDを構成した場合、各トランジスタの両
側に配設されたn+型カラーバンド領域２ａ，２
ｂとp+型拡散カラーバンド領域５ａ，５ｂの電
位はそれぞれ電源ライン９、GnDライン１０か
ら十分にとることができ、ラツチアツプ現象に対
する耐量は向上する。また拡散カラーバンド２
ａ，２ｂ，５ａ，５ｂの両側にそれぞれゲートコ
ンタクト配置領域１ａと１ｂ，１ｃと１ｂ，４ａ
と４ｂ，４ｃと４ｄを配置してあるので第３図の
マクロセルではその中の配線を行なう際、使用す
る第２のアルミ配線が少なくてすむ。また、基本
セル内のトランジスタの形状が線対称になつてい
るので、第３図に示すマクロセル１３，１５を基
本セル列方向を軸として反転させた１４，１６は
マクロセル１３，１５が配置されてあるゲート領
域１８から１個のMOSトランジスタの長手方向
の幅分だけ離れたゲート領域２０に配置すること
ができ、つまり配線トラツク幅をトランジスタの
長手方向の幅の整数倍で可変することが出来る。
この場合領域１９は配線帯になる。例えばｐ型
MOSトランジスタとｎ型MOSトランジスタの大
きさが同じであれば基本セルの長手方向の幅の1/
２のピツチで配線トラツク幅を可変することがで
きるので、敷き詰め方式ゲートアレイの場合、効
率の良いレイアウトが可能となる。
力NANDを構成した場合、各トランジスタの両
側に配設されたn+型カラーバンド領域２ａ，２
ｂとp+型拡散カラーバンド領域５ａ，５ｂの電
位はそれぞれ電源ライン９、GnDライン１０か
ら十分にとることができ、ラツチアツプ現象に対
する耐量は向上する。また拡散カラーバンド２
ａ，２ｂ，５ａ，５ｂの両側にそれぞれゲートコ
ンタクト配置領域１ａと１ｂ，１ｃと１ｂ，４ａ
と４ｂ，４ｃと４ｄを配置してあるので第３図の
マクロセルではその中の配線を行なう際、使用す
る第２のアルミ配線が少なくてすむ。また、基本
セル内のトランジスタの形状が線対称になつてい
るので、第３図に示すマクロセル１３，１５を基
本セル列方向を軸として反転させた１４，１６は
マクロセル１３，１５が配置されてあるゲート領
域１８から１個のMOSトランジスタの長手方向
の幅分だけ離れたゲート領域２０に配置すること
ができ、つまり配線トラツク幅をトランジスタの
長手方向の幅の整数倍で可変することが出来る。
この場合領域１９は配線帯になる。例えばｐ型
MOSトランジスタとｎ型MOSトランジスタの大
きさが同じであれば基本セルの長手方向の幅の1/
２のピツチで配線トラツク幅を可変することがで
きるので、敷き詰め方式ゲートアレイの場合、効
率の良いレイアウトが可能となる。
なお、上記実施例では基本セル７は、１個のｐ
型MOSトランジスタと１個のｎ型MOSトランジ
スタのペアで構成されていたが、これは第４図に
示すように２個以上のｐ型MOSトランジスタと
２個以上のｎ型MOSトランジスタで構成され、
酸化膜により互いに分離される基本セルであつて
もよい。
型MOSトランジスタと１個のｎ型MOSトランジ
スタのペアで構成されていたが、これは第４図に
示すように２個以上のｐ型MOSトランジスタと
２個以上のｎ型MOSトランジスタで構成され、
酸化膜により互いに分離される基本セルであつて
もよい。
第４図はこの発明の他の実施例を示す基本セル
を構成し、図中、２１ａ，２１ｂ，２１ｃ，２１
ｄはｐ型MOSトランジスタのゲートコンタクト
配線領域、２２ａ，２２ｂはn+型拡散カラーバ
ンド領域、２３はp+型ソース・ドレイン領域、
２４ａ，２４ｂ，２４ｃ，２４ｄはｎ型MOSト
ランジスタのゲートコンタクト配置領域２５ａ，
２５ｂはp+型拡散カラーバンド領域、２６はn+
型ソース・ドレイン領域、２７は２１〜２６で構
成される基本セルである。
を構成し、図中、２１ａ，２１ｂ，２１ｃ，２１
ｄはｐ型MOSトランジスタのゲートコンタクト
配線領域、２２ａ，２２ｂはn+型拡散カラーバ
ンド領域、２３はp+型ソース・ドレイン領域、
２４ａ，２４ｂ，２４ｃ，２４ｄはｎ型MOSト
ランジスタのゲートコンタクト配置領域２５ａ，
２５ｂはp+型拡散カラーバンド領域、２６はn+
型ソース・ドレイン領域、２７は２１〜２６で構
成される基本セルである。
以上のように、この発明にかかる半導体集積回
路装置よれば、基本セルを構成するトランジスタ
のソース・ドレイン領域の両側に拡散カラーバン
ドを、該拡散カラーバンドの両側にゲートコンタ
クト配置領域を設け、さらにトランジスタの形状
を基本セル列方向に対して線対称な形状としたの
で、特に基本セルをすき間なく敷き詰めたゲート
アレイの場合、ラツチアツプの耐量を高めること
ができ、また配線トラツク本数を基本セル内のト
ランジスタの長手方向の幅に相当する配線ピツチ
数で可変でき、配線数を極力少なくして効率の良
いレイアウトができる。
路装置よれば、基本セルを構成するトランジスタ
のソース・ドレイン領域の両側に拡散カラーバン
ドを、該拡散カラーバンドの両側にゲートコンタ
クト配置領域を設け、さらにトランジスタの形状
を基本セル列方向に対して線対称な形状としたの
で、特に基本セルをすき間なく敷き詰めたゲート
アレイの場合、ラツチアツプの耐量を高めること
ができ、また配線トラツク本数を基本セル内のト
ランジスタの長手方向の幅に相当する配線ピツチ
数で可変でき、配線数を極力少なくして効率の良
いレイアウトができる。
第１図はこの発明の一実施例によく基本セルの
構成図、第２図この発明による基本セルを使用し
た２入力NANDゲートセルの構成図、第３図は
この発明の基本セルを敷き詰めたゲートアレイを
場合のマクロセルの配置図、第４図はこの発明の
他の実施例を示す基本セルの構成図、第５図は従
来の基本セルの構成図である。 図において、１ａ〜１ｄ，２１ａ〜２１ｄはｐ
型MOSトランジスタのゲートコンタクト配置領
域、２ａ，２ｂ，２２ａ，２２ｂはn+型拡散カ
ラーバンド領域、３，２３はp+型ソース・ドレ
イン領域、４ａ〜４ｄ，２４ａ〜２４ｄはｎ型
MOSトランジスタのゲートコンタクト配置領域、
５ａ，５ｂ，２５ａ，２５ｂはp+型拡散カラー
バンド領域、６，２６はn+型ソース・ドレイン
領域、７，２７は基本セル、８はコンタクト、９
は第１アルミ配線による電源パターン、１０は第
１アルミ配線によるGNDパターン、１１はスル
ーホール、１２は第２アルミ配線による信号線、
１３〜１６はマクロセル領域、１７，１９は配線
帯、１８，２０はマクロセルが配置される領域で
ある。なお図中同一符号は同一又は相当部分を示
す。
構成図、第２図この発明による基本セルを使用し
た２入力NANDゲートセルの構成図、第３図は
この発明の基本セルを敷き詰めたゲートアレイを
場合のマクロセルの配置図、第４図はこの発明の
他の実施例を示す基本セルの構成図、第５図は従
来の基本セルの構成図である。 図において、１ａ〜１ｄ，２１ａ〜２１ｄはｐ
型MOSトランジスタのゲートコンタクト配置領
域、２ａ，２ｂ，２２ａ，２２ｂはn+型拡散カ
ラーバンド領域、３，２３はp+型ソース・ドレ
イン領域、４ａ〜４ｄ，２４ａ〜２４ｄはｎ型
MOSトランジスタのゲートコンタクト配置領域、
５ａ，５ｂ，２５ａ，２５ｂはp+型拡散カラー
バンド領域、６，２６はn+型ソース・ドレイン
領域、７，２７は基本セル、８はコンタクト、９
は第１アルミ配線による電源パターン、１０は第
１アルミ配線によるGNDパターン、１１はスル
ーホール、１２は第２アルミ配線による信号線、
１３〜１６はマクロセル領域、１７，１９は配線
帯、１８，２０はマクロセルが配置される領域で
ある。なお図中同一符号は同一又は相当部分を示
す。
Claims (1)
- 【特許請求の範囲】 １ 複数個の第１導電型MOSトランジスタと第
２導電型MOSトランジスタとからなる基本セル
を複数個規則的に配列してなるマスタスライス方
式の半導体集積回路装置において、 上記基本セルの第１、第２導電型MOSトラン
ジスタのソース・ドレイン領域の両側に設けられ
た、第２、第１導電型拡散コンタクト領域と、 該第２、第１拡散コンタクト領域の両側に設け
られた上記第１、第２導電型MOSトランジスタ
のゲート電極用コンタクト領域とを備えたことを
特徴とする半導体集積回路装置。 ２ 上記基本セルの第１及び第２導電型MOSト
ランジスタは、その形状がそれぞれのトランジス
タのソース・ドレイン領域の中心を通る基本セル
列方向の軸に対して線対称となつていることを特
徴とする特許請求の範囲第１項記載の半導体集積
回路装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61119758A JPS62276852A (ja) | 1986-05-23 | 1986-05-23 | 半導体集積回路装置 |
| US07/024,010 US4825273A (en) | 1986-05-23 | 1987-03-10 | Semiconductor integrated circuit device |
| DE19873714598 DE3714598A1 (de) | 1986-05-23 | 1987-04-29 | Integrierte halbleiterschaltung |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61119758A JPS62276852A (ja) | 1986-05-23 | 1986-05-23 | 半導体集積回路装置 |
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| JPS62276852A JPS62276852A (ja) | 1987-12-01 |
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Family
ID=14769439
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61119758A Granted JPS62276852A (ja) | 1986-05-23 | 1986-05-23 | 半導体集積回路装置 |
Country Status (3)
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