JPH1065148A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH1065148A JPH1065148A JP9166672A JP16667297A JPH1065148A JP H1065148 A JPH1065148 A JP H1065148A JP 9166672 A JP9166672 A JP 9166672A JP 16667297 A JP16667297 A JP 16667297A JP H1065148 A JPH1065148 A JP H1065148A
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- 238000004519 manufacturing process Methods 0.000 title description 11
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- 238000000034 method Methods 0.000 claims description 11
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- 230000000694 effects Effects 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
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Abstract
(57)【要約】
【課題】 本発明の目的は、トランジスタの電流伝達能
力を増大させると共に電流を可変できるようにしたトラ
ンジスタを備える半導体装置、及びその製造方法を提供
することにある。 【解決手段】 本発明に基づく半導体装置及びその製造
方法は半導体基板と、前記半導体基板上に定義されたア
クティブ領域と、前記アクティブ領域が少なくとも３部
分以上に分割するよう前記アクティブ領域上に配置され
たゲートと、前記分割されたアクティブ領域上にそれぞ
れ形成された拡散領域等と、前記拡散領域等のうちの１
以上に接続された第１配線と、前記拡散領域等のうちの
１以上を除いた残りの部分に接続された第２配線を含ん
で構成される。
力を増大させると共に電流を可変できるようにしたトラ
ンジスタを備える半導体装置、及びその製造方法を提供
することにある。 【解決手段】 本発明に基づく半導体装置及びその製造
方法は半導体基板と、前記半導体基板上に定義されたア
クティブ領域と、前記アクティブ領域が少なくとも３部
分以上に分割するよう前記アクティブ領域上に配置され
たゲートと、前記分割されたアクティブ領域上にそれぞ
れ形成された拡散領域等と、前記拡散領域等のうちの１
以上に接続された第１配線と、前記拡散領域等のうちの
１以上を除いた残りの部分に接続された第２配線を含ん
で構成される。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置に関し、
特に半導体素子の高集積化に適した半導体装置及びその
製造方法に関する。
特に半導体素子の高集積化に適した半導体装置及びその
製造方法に関する。
【０００２】
【従来の技術】一般に従来には半導体装置を製造するに
おいて、従来には半導体装置でトランジスタの電流伝達
容量を増大させるための方法として、アクティブ領域に
多数個のトランジスタが配置されている場合、隣り合う
トランジスタを並列に連結する方法がある。
おいて、従来には半導体装置でトランジスタの電流伝達
容量を増大させるための方法として、アクティブ領域に
多数個のトランジスタが配置されている場合、隣り合う
トランジスタを並列に連結する方法がある。
【０００３】しかし、このように従来には並列に多数個
のトランジスタを形成する場合に、半導体装置の面積が
全体的に増大する。
のトランジスタを形成する場合に、半導体装置の面積が
全体的に増大する。
【０００４】併せて、チャンネル幅がそれぞれのトラン
ジスタが有するゲートチャンネル幅ほどしか増大しな
い。
ジスタが有するゲートチャンネル幅ほどしか増大しな
い。
【０００５】さらに、それぞれのトランジスタを並列に
連結するためにはそれだけのコンタクト形成が必要なた
め、半導体装置でこのようなコンタクトホールが占める
面積も増大する。
連結するためにはそれだけのコンタクト形成が必要なた
め、半導体装置でこのようなコンタクトホールが占める
面積も増大する。
【０００６】
【発明が解決しようとする課題】ここに、本発明は前記
従来の種々な問題点を解決するため案出したもので、ト
ランジスタの電流伝達能力を増大させると共に電流を可
変できるようにしたトランジスタを備える半導体装置、
及びその製造方法を提供することにその目的がある。
従来の種々な問題点を解決するため案出したもので、ト
ランジスタの電流伝達能力を増大させると共に電流を可
変できるようにしたトランジスタを備える半導体装置、
及びその製造方法を提供することにその目的がある。
【０００７】さらに、本発明の他の目的は半導体素子の
面積を最少化して半導体装置の高集積化に適した半導体
装置、及びその製造方法を提供することにある。
面積を最少化して半導体装置の高集積化に適した半導体
装置、及びその製造方法を提供することにある。
【０００８】
【課題を解決するための手段】前記目的を達成するため
の本発明に基づく半導体装置及びその製造方法は半導体
基板と、前記半導体基板上に定義されたアクティブ領域
と、前記アクティブ領域が少なくとも３部分以上に分割
されるよう前記アクティブ領域上に配置されたゲート
と、前記分割されたアクティブ領域上にそれぞれ形成さ
れた拡散領域等と、前記拡散領域等のうちの１以上に接
続された第１配線と、前記拡散領域等のうちの１以上を
除いた残りの部分に接続された第２配線を含んでなるこ
とをその特徴とする。
の本発明に基づく半導体装置及びその製造方法は半導体
基板と、前記半導体基板上に定義されたアクティブ領域
と、前記アクティブ領域が少なくとも３部分以上に分割
されるよう前記アクティブ領域上に配置されたゲート
と、前記分割されたアクティブ領域上にそれぞれ形成さ
れた拡散領域等と、前記拡散領域等のうちの１以上に接
続された第１配線と、前記拡散領域等のうちの１以上を
除いた残りの部分に接続された第２配線を含んでなるこ
とをその特徴とする。
【０００９】また、本発明は半導体基板と、前記半導体
基板上に定義されたアクティブ領域と、前記アクティブ
領域を３部分で分割されるよう、前記アクティブ領域上
に配置されたゲートと、前記分割されたアクティブ領域
上にそれぞれ形成された拡散領域等と、前記拡散領域等
のうちの１以上に接続された第１配線と、前記拡散領域
等のうちの前記１部分を除いた残りの部分中に選択的に
接続された第２配線とを含むことをその特徴とする。
基板上に定義されたアクティブ領域と、前記アクティブ
領域を３部分で分割されるよう、前記アクティブ領域上
に配置されたゲートと、前記分割されたアクティブ領域
上にそれぞれ形成された拡散領域等と、前記拡散領域等
のうちの１以上に接続された第１配線と、前記拡散領域
等のうちの前記１部分を除いた残りの部分中に選択的に
接続された第２配線とを含むことをその特徴とする。
【００１０】さらに、本発明は半導体基板と、前記半導
体基板上に定義されたアクティブ領域と、前記アクティ
ブ領域を４部分に分割されるよう、前記アクティブ領域
上に配置されたゲートと、前記分割されたアクティブ領
域上にそれぞれ形成された拡散領域等と、前記拡散領域
等のうちの２部分に接続された第１配線と、前記拡散領
域等のうち、残りの部分中に選択的に接続された第２配
線とを含むことをその特徴とする。
体基板上に定義されたアクティブ領域と、前記アクティ
ブ領域を４部分に分割されるよう、前記アクティブ領域
上に配置されたゲートと、前記分割されたアクティブ領
域上にそれぞれ形成された拡散領域等と、前記拡散領域
等のうちの２部分に接続された第１配線と、前記拡散領
域等のうち、残りの部分中に選択的に接続された第２配
線とを含むことをその特徴とする。
【００１１】尚、本発明は半導体基板を提供する工程
と、前記半導体基板上にアクティブ領域を定義する工程
と、前記アクティブ領域が少なくとも３部分以上に分割
されるよう、前記アクティブ領域上にゲートを配置する
工程と、前記分割されたアクティブ領域上にそれぞれ拡
散領域を形成する工程と、前記拡散領域等のうちの１以
上の部分に第１配線を接続する工程と、前記拡散領域等
のうち、１以上の部分を除いた残りの部分に選択的に第
２配線を接続する工程とを含むことをその特徴とする。
と、前記半導体基板上にアクティブ領域を定義する工程
と、前記アクティブ領域が少なくとも３部分以上に分割
されるよう、前記アクティブ領域上にゲートを配置する
工程と、前記分割されたアクティブ領域上にそれぞれ拡
散領域を形成する工程と、前記拡散領域等のうちの１以
上の部分に第１配線を接続する工程と、前記拡散領域等
のうち、１以上の部分を除いた残りの部分に選択的に第
２配線を接続する工程とを含むことをその特徴とする。
【００１２】
（実施例１）以下、本発明に基づく半導体装置及びその
製造方法を添付の図面を参照して詳細に説明する。
製造方法を添付の図面を参照して詳細に説明する。
【００１３】図１は、本発明の第１実施例に係る可変ド
レイン電流型トランジスタのレイアウトを示した図面で
ある。
レイン電流型トランジスタのレイアウトを示した図面で
ある。
【００１４】本発明に基づく可変ドレイン電流型トラン
ジスタは、図１に示すように、半導体基板（未図示）
（１）上に形成され、予定された面積（例えば、３個の
最少線幅配線を形成できる面積）を有するアクティブ領
域（２）上部に、前記アクティブ領域（２）を３部分に
分割するゲート（７）が配置されている。
ジスタは、図１に示すように、半導体基板（未図示）
（１）上に形成され、予定された面積（例えば、３個の
最少線幅配線を形成できる面積）を有するアクティブ領
域（２）上部に、前記アクティブ領域（２）を３部分に
分割するゲート（７）が配置されている。
【００１５】さらに、前記ゲート（７）により区分され
るアクティブ領域（２）のそれぞれにコンタクトされる
ようコンタクトホール（１３）が形成されている。
るアクティブ領域（２）のそれぞれにコンタクトされる
ようコンタクトホール（１３）が形成されている。
【００１６】そして、前記ゲート（７）により区分され
るアクティブ領域（２）の１部分はトランジスタのソー
ス領域に利用する。
るアクティブ領域（２）の１部分はトランジスタのソー
ス領域に利用する。
【００１７】さらに、前記アクティブ領域（２）の他の
部分等はトランジスタのドレイン領域に利用する。
部分等はトランジスタのドレイン領域に利用する。
【００１８】そして、前記ソース領域とドレイン領域に
コンタクトホール（１３）を介しそれぞれ電気的に相互
接続するよう、配線（１５）（１７）（１９）を前記ア
クティブ領域（２）の外側に延長するよう配置する。
コンタクトホール（１３）を介しそれぞれ電気的に相互
接続するよう、配線（１５）（１７）（１９）を前記ア
クティブ領域（２）の外側に延長するよう配置する。
【００１９】この際、前記のようにＹ型となる前記ゲー
ト（７）を備え配線（１５）をトランジスタのソースに
接続させる。
ト（７）を備え配線（１５）をトランジスタのソースに
接続させる。
【００２０】さらに、二つのドレイン中に一つだけ配線
（１７又は１９）に接続させる場合に用いられるトラン
ジスタゲートのチャンネル幅は、「ａ＋ｂ」又は「ａ＋
ｃ」に現われる。
（１７又は１９）に接続させる場合に用いられるトラン
ジスタゲートのチャンネル幅は、「ａ＋ｂ」又は「ａ＋
ｃ」に現われる。
【００２１】一方、二つのドレインに二つの配線（１
７）（１９）を接続させる場合に用いられるトランジス
タの長さは、「ａ＋ｂ＋ｃ」の長さに決定されるので前
者の場合よりドレイン電流容量が大きくなる。
７）（１９）を接続させる場合に用いられるトランジス
タの長さは、「ａ＋ｂ＋ｃ」の長さに決定されるので前
者の場合よりドレイン電流容量が大きくなる。
【００２２】本発明に基づく半導体装置を図２及び図３
を参照して説明すれば次の通りである。
を参照して説明すれば次の通りである。
【００２３】図２は、本発明の第１実施例に係る図１の
ＩＩ−ＩＩ線に沿って示す断面図である。
ＩＩ−ＩＩ線に沿って示す断面図である。
【００２４】図３は、本発明の第１実施例に係る図１の
ＩＩＩ−ＩＩＩ線に沿って示す断面図である。
ＩＩＩ−ＩＩＩ線に沿って示す断面図である。
【００２５】図２及び図３に示すように、半導体基板
（１）に素子分離膜（３）を形成してアクティブ領域
（未図示：２）を定義する。
（１）に素子分離膜（３）を形成してアクティブ領域
（未図示：２）を定義する。
【００２６】次いで、前記全体構造の表面上に酸化膜
（未図示）と導電層（未図示）を順次形成し、これらの
層を選択的に除去してゲート酸化膜（５）とゲート
（７）をパターンする。
（未図示）と導電層（未図示）を順次形成し、これらの
層を選択的に除去してゲート酸化膜（５）とゲート
（７）をパターンする。
【００２７】その次に、前記ゲート（７）と素子分離膜
をマスクにして露出するアクティブ領域の半導体基板
（１）に基板と他の不純物をインプラントしてソース、
またはドレインに用いる拡散領域（９ａ）（９ｂ）を形
成する。
をマスクにして露出するアクティブ領域の半導体基板
（１）に基板と他の不純物をインプラントしてソース、
またはドレインに用いる拡散領域（９ａ）（９ｂ）を形
成する。
【００２８】次いで、前記全体構造の表面上に層間絶縁
膜（１１）を形成し、前記層間絶縁膜（１１）を前記拡
散領域（９ａ）（９ｂ）が露出するよう選択的に除去し
てコンタクトホール（１３）を形成する。
膜（１１）を形成し、前記層間絶縁膜（１１）を前記拡
散領域（９ａ）（９ｂ）が露出するよう選択的に除去し
てコンタクトホール（１３）を形成する。
【００２９】その次に、前記コンタクトホール（１３）
を含む前記全体構造の表面上に、前記拡散領域（９ａ）
に接続するよう配線（１５）（未図示；１７、１９）を
形成する。
を含む前記全体構造の表面上に、前記拡散領域（９ａ）
に接続するよう配線（１５）（未図示；１７、１９）を
形成する。
【００３０】この際、図２でのように、本発明では前記
拡散領域（９ａ）をソースに利用する。
拡散領域（９ａ）をソースに利用する。
【００３１】即ち、図３でのように、前記拡散領域（９
ａ）（９ｂ）中、中央に位置する拡散領域（９ａ）はソ
ースに利用し、左右側に位置する拡散領域（９ｂ）はド
レインに利用する。
ａ）（９ｂ）中、中央に位置する拡散領域（９ａ）はソ
ースに利用し、左右側に位置する拡散領域（９ｂ）はド
レインに利用する。
【００３２】（実施例２）一方、本発明の第２実施例を
図４及び図５を参照して説明すれば次の通りである。
図４及び図５を参照して説明すれば次の通りである。
【００３３】図４は、本発明の第２実施例に係る可変ド
レイン電流型トランジスタのレイアウトを示す図面であ
る。
レイン電流型トランジスタのレイアウトを示す図面であ
る。
【００３４】本発明の第２実施例に係る可変ドレイン電
流型トランジスタは、図４に示すように、先ず半導体基
板（未図示；２１）上に定義されたアクティブ領域（２
２）上部に、前記アクティブ領域を４部分に分割する十
字形ゲート（２７）が配置されている。
流型トランジスタは、図４に示すように、先ず半導体基
板（未図示；２１）上に定義されたアクティブ領域（２
２）上部に、前記アクティブ領域を４部分に分割する十
字形ゲート（２７）が配置されている。
【００３５】さらに、前記アクティブ領域（２２）の各
角部分に配線（未図示）とコンタクトされるようコンタ
クトホール（３３）が形成されている。
角部分に配線（未図示）とコンタクトされるようコンタ
クトホール（３３）が形成されている。
【００３６】この際、前記ゲート（２７）により区分さ
れる前記アクティブ領域（２２）中に斜線方向に隣接す
るように位置する２部分をソースに利用する。
れる前記アクティブ領域（２２）中に斜線方向に隣接す
るように位置する２部分をソースに利用する。
【００３７】さらに、前記アクティブ領域（２２）の残
りの２部分は選択的にトランジスタのドレインに利用す
る。
りの２部分は選択的にトランジスタのドレインに利用す
る。
【００３８】そして、前記それぞれのアクティブ領域
（２２）に位置するコンタクトホール（３３）を介し、
それぞれ電気的に接続されながら斜線方向へ延長する配
線（３５）をそれぞれ配置する。
（２２）に位置するコンタクトホール（３３）を介し、
それぞれ電気的に接続されながら斜線方向へ延長する配
線（３５）をそれぞれ配置する。
【００３９】前記のように、本発明に基づくトランジス
タは＋型でゲート（２７）を備える場合、中央部で斜線
方向へ延長する配線（３５）がトランジスタのソースに
接続されている。
タは＋型でゲート（２７）を備える場合、中央部で斜線
方向へ延長する配線（３５）がトランジスタのソースに
接続されている。
【００４０】さらに、上側と下側にある配線（３４）
（３６）がトランジスタのドレインに選択的に接続する
構造に利用される。
（３６）がトランジスタのドレインに選択的に接続する
構造に利用される。
【００４１】ここで、ドレインに用いられる拡散領域
（未図示）中に一つにのみ配線（３４又は３６）を接続
する場合に、トランジスタに用いられるゲートのチャン
ネル幅は「Ａ＋Ｂ」又は「Ａ＋Ｄ」に定められる。
（未図示）中に一つにのみ配線（３４又は３６）を接続
する場合に、トランジスタに用いられるゲートのチャン
ネル幅は「Ａ＋Ｂ」又は「Ａ＋Ｄ」に定められる。
【００４２】一方、ドレインに用いられる二つの拡散領
域に配線（３４）（３６）を接続する場合に、トランジ
スタに用いられるゲートのチャンネル幅は「Ａ＋Ｂ＋Ｃ
＋Ｄ」になるため、前者に比べ２倍以上の長さを確保す
ることができる。
域に配線（３４）（３６）を接続する場合に、トランジ
スタに用いられるゲートのチャンネル幅は「Ａ＋Ｂ＋Ｃ
＋Ｄ」になるため、前者に比べ２倍以上の長さを確保す
ることができる。
【００４３】従って、２倍以上のドレイン電流を可用さ
せることができるトランジスタを現わすことができる。
せることができるトランジスタを現わすことができる。
【００４４】図５は、本発明の第２実施例に係る図４の
Ｖ−Ｖ線に沿って示す断面図である。
Ｖ−Ｖ線に沿って示す断面図である。
【００４５】図５に示すように、半導体基板（２１）に
素子分離膜（２２）を形成してアクティブ領域（未図
示）を定義する。
素子分離膜（２２）を形成してアクティブ領域（未図
示）を定義する。
【００４６】次いで、前記全体構造の表面上に酸化膜
（未図示）と導電層（未図示）を順次形成し、これらの
層を選択的に除去してゲート酸化膜（２５）とゲート
（２７）を形成する。
（未図示）と導電層（未図示）を順次形成し、これらの
層を選択的に除去してゲート酸化膜（２５）とゲート
（２７）を形成する。
【００４７】その次に、前記ゲート（２７）と素子分離
膜をマスクにして露出するアクティブ領域の半導体基板
（２１）に基板と他の不純物をインプラントしてソー
ス、又はドレインに用いる拡散領域（２９）を形成す
る。
膜をマスクにして露出するアクティブ領域の半導体基板
（２１）に基板と他の不純物をインプラントしてソー
ス、又はドレインに用いる拡散領域（２９）を形成す
る。
【００４８】次いで、前記全体構造の表面上に層間絶縁
膜（３１）を形成し、前記層間絶縁膜（３１）を前記拡
散領域（２９）が露出するよう選択的に除去してコンタ
クトホール（３３）を形成する。
膜（３１）を形成し、前記層間絶縁膜（３１）を前記拡
散領域（２９）が露出するよう選択的に除去してコンタ
クトホール（３３）を形成する。
【００４９】その次に、前記コンタクトホール（３３）
を含む前記全体構造の表面上に前記拡散領域（２９）に
接続するよう配線（３４）（３５）（３６）を形成す
る。
を含む前記全体構造の表面上に前記拡散領域（２９）に
接続するよう配線（３４）（３５）（３６）を形成す
る。
【００５０】
【発明の効果】前記で説明したように、本発明に基づく
半導体装置及びその製造方法においては次のような効果
がある。
半導体装置及びその製造方法においては次のような効果
がある。
【００５１】本発明に基づく半導体装置及びその製造方
法においては、同一のアクティブ領域の面積下でゲート
のチャンネル幅を従来より２倍以上増大させることがで
きる。
法においては、同一のアクティブ領域の面積下でゲート
のチャンネル幅を従来より２倍以上増大させることがで
きる。
【００５２】従って、本発明に基づく半導体装置及びそ
の製造方法においては同一の面積下でトランジスタのド
レイン電流を２倍以上確保することができる。
の製造方法においては同一の面積下でトランジスタのド
レイン電流を２倍以上確保することができる。
【００５３】さらに、本発明に基づく半導体装置及びそ
の製造方法において、アクティブ領域に２個以上のドレ
インを形成してこれを可変的に変更させることができ
る。
の製造方法において、アクティブ領域に２個以上のドレ
インを形成してこれを可変的に変更させることができ
る。
【００５４】従って、注文型半導体素子で半導体素子の
面積を最少化させることができるため、半導体素子に高
集積化を形成することができる。
面積を最少化させることができるため、半導体素子に高
集積化を形成することができる。
【図１】本発明の第１実施例に係る半導体装置のレイア
ウトを示す図面。
ウトを示す図面。
【図２】本発明の第１実施例に係る図１のＩＩ−ＩＩ線
に沿って示す断面図。
に沿って示す断面図。
【図３】本発明の第１実施例に係る図１のＩＩＩ−ＩＩ
Ｉ線に沿って示す断面図。
Ｉ線に沿って示す断面図。
【図４】本発明の第２実施例に係る半導体装置のレイア
ウトを示す図面。
ウトを示す図面。
【図５】本発明の第２実施例に係る図４のＶ−Ｖ線に沿
って示す断面図。
って示す断面図。
１ 半導体基板 ２ アクティブ領域（active region ） ３ 素子分離膜 ５ ゲート酸化膜 ７ ゲート ９ａ、９ｂ 拡散領域 １１ 層間絶縁膜 １３ コンタクトホール １５、１７、１９ 配線
Claims (20)
- 【請求項１】 半導体基板；前記半導体基板上に定義さ
れたアクティブ領域；前記アクティブ領域が少なくとも
３部分以上に分割されるよう、前記アクティブ領域上に
配置されたゲート；前記分割されたアクティブ領域上に
それぞれ形成された拡散領域等；前記拡散領域等のうち
の１以上に接続された第１配線；前記拡散領域等のうち
の１以上を除いた残りの部分に選択的に接続された第２
配線；を含んでなることを特徴とする半導体装置。 - 【請求項２】 前記アクティブ領域は、３部分に分割さ
れることを特徴とする請求項１記載の半導体装置。 - 【請求項３】 前記アクティブ領域の１部分は、ソース
領域に利用することを特徴とする請求項１記載の半導体
装置。 - 【請求項４】 前記アクティブ領域の残り１又は２部分
は、ドレイン領域に利用することを特徴とする請求項２
記載の半導体装置。 - 【請求項５】 前記アクティブ領域は、４部分に分割さ
れることを特徴とする請求項１記載の半導体装置。 - 【請求項６】 前記アクティブ領域の２部分は、ソース
領域に利用することを特徴とする請求項５記載の半導体
装置。 - 【請求項７】 前記アクティブ領域の残り１又は２部分
は、ドレイン領域に利用することを特徴とする請求項５
記載の半導体装置。 - 【請求項８】 半導体基板；前記半導体基板上に定義さ
れたアクティブ領域；前記アクティブ領域を３部分で分
割されるよう、前記アクティブ領域上に配置されたゲー
ト；前記分割されたアクティブ領域上にそれぞれ形成さ
れた拡散領域等；前記拡散領域等のうちの１以上に接続
された第１配線；前記拡散領域等のうちの前記１部分を
除いた残りの部分中に選択的に接続された第２配線；を
含んでなることを特徴とする半導体装置。 - 【請求項９】 前記アクティブ領域の１部分は、ソース
領域に利用することを特徴とする請求項８記載の半導体
装置。 - 【請求項１０】 前記アクティブ領域中の１部分を除い
た残りの部分は、ドレイン領域に利用することを特徴と
する請求項８記載の半導体装置。 - 【請求項１１】 半導体基板；前記半導体基板上に定義
されたアクティブ領域；前記アクティブ領域を４部分に
分割されるよう、前記アクティブ領域上に配置されたゲ
ート；前記分割されたアクティブ領域上にそれぞれ形成
された拡散領域等；前記拡散領域等のうちの２部分に接
続された第１配線；前記拡散領域等のうち、残りの部分
中に選択的に接続された第２配線；を含んでなることを
特徴とする半導体装置。 - 【請求項１２】 前記アクティブ領域の２部分は、ソー
ス領域に利用することを特徴とする請求項１１記載の半
導体装置。 - 【請求項１３】 前記アクティブ領域中の２部分を除い
た残りの２部分は、ドレイン領域に利用することを特徴
とする請求項１１記載の半導体装置。 - 【請求項１４】 半導体基板を提供する工程；前記半導
体基板上にアクティブ領域を定義する工程；前記アクテ
ィブ領域が少なくとも３部分以上に分割されるよう、前
記アクティブ領域上にゲートを配置する工程；前記分割
されたアクティブ領域上にそれぞれ拡散領域を形成する
工程；前記拡散領域等のうちの１以上の部分に第１配線
を接続する工程；前記拡散領域等のうち、１以上の部分
を除いた残りの部分に選択的に第２配線を接続する工
程；を含んでなることを特徴とする半導体装置の製造方
法。 - 【請求項１５】 前記アクティブ領域は、３部分に分割
されることを特徴とする請求項１４記載の半導体装置の
製造方法。 - 【請求項１６】 前記アクティブ領域の１部分は、ソー
ス領域に利用することを特徴とする請求項１５記載の半
導体装置の製造方法。 - 【請求項１７】 前記アクティブ領域の残りの１又は２
部分は、ドレイン領域に利用することを特徴とする請求
項１６記載の半導体装置の製造方法。 - 【請求項１８】 前記アクティブ領域は、４部分に分割
されることを特徴とする請求項１４記載の半導体装置の
製造方法。 - 【請求項１９】 前記アクティブ領域の２部分は、ソー
ス領域に利用することを特徴とする請求項１８記載の半
導体装置の製造方法。 - 【請求項２０】 前記アクティブ領域の残り２部分は、
ドレイン領域に利用することを特徴とする請求項１８記
載の半導体装置の製造方法。
Applications Claiming Priority (2)
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|---|---|---|---|
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| KR1019960023271A KR100225944B1 (ko) | 1996-06-24 | 1996-06-24 | 가변 드레인 전류형 트랜지스터를 갖는 반도체 장치 |
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| Publication Number | Publication Date |
|---|---|
| JPH1065148A true JPH1065148A (ja) | 1998-03-06 |
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Family Applications (1)
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|---|---|---|---|
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|---|---|
| JP (1) | JPH1065148A (ja) |
| KR (1) | KR100225944B1 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005530337A (ja) * | 2002-05-10 | 2005-10-06 | ゼネラル セミコンダクター，インク． | 多数のボディコンタクト領域を形成できる金属酸化膜半導体電界効果トランジスタデバイス |
| JP2007184481A (ja) * | 2006-01-10 | 2007-07-19 | Sharp Corp | 半導体装置 |
| US9927717B2 (en) | 2013-12-18 | 2018-03-27 | Asml Netherlands B.V. | Inspection method and apparatus, and lithographic apparatus |
| CN113540213A (zh) * | 2020-04-17 | 2021-10-22 | 长鑫存储技术有限公司 | 有源区、有源区阵列及其形成方法 |
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1996
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1997
- 1997-06-10 JP JP9166672A patent/JPH1065148A/ja active Pending
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|---|---|---|---|---|
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| CN113540213B (zh) * | 2020-04-17 | 2023-07-14 | 长鑫存储技术有限公司 | 有源区、有源区阵列及其形成方法 |
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| Publication number | Publication date |
|---|---|
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