CN113540213A - 有源区、有源区阵列及其形成方法 - Google Patents

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Abstract

本发明涉及一种有源区、有源区阵列及其形成方法，有源区形成于衬底中，有源区中设有字线结构，字线结构沿第一方向贯穿有源区，并将有源区划分为源极区和漏极区，源极区和漏极区沿第二方向排列，且漏极区在第三方向上的尺寸大于源极区在第三方向上的尺寸；其中，第一方向与第二方向之间的夹角为锐角，第三方向垂直于第二方向。通过使有源区中的漏极区在第三方向上的尺寸大于源极区在第三方向上的尺寸，可以在漏极区上设置较大尺寸的接触孔，从而增大漏极区与接触孔之间的接触面积，根据寄生电阻的产生原理可知，增大接触面积可以减小漏极区与接触孔之间的寄生电阻，从而提高动态随机存储器的感应裕度和充放电速度的特性。

Description

有源区、有源区阵列及其形成方法
技术领域
本发明涉及半导体领域，特别是涉及一种有源区、有源区阵列及其形成方法。
背景技术
科学技术的不断发展使人们对半导体技术的要求越来越高，半导体器件的面积不断缩小，因此对半导体的制造工艺和器件性能提出了更高的要求。
半导体存储器是一种利用半导体电路进行存取的存储器,其中，动态随机存取存储器(Dynamic Random Access Memory，DRAM)以其快速的存储速度和高集成度被广泛应用于各个领域。动态随机存储器包括多个重复的存储单元，随着动态随机存储器的集成度不断提高，位线接触孔与相应有源区的漏极之间的寄生电阻增大，从而降低了动态随机存储器的感应裕度和存储电容的充放电速度。
发明内容
基于此，有必要针对位线接触孔与漏极之间的寄生电阻较大的问题，提供一种有源区、有源区阵列及其形成方法。
一种有源区，形成于衬底中，所述有源区中设有字线结构，所述字线结构沿第一方向贯穿所述有源区，并将所述有源区划分为源极区和漏极区，所述源极区和所述漏极区沿第二方向排列，且所述漏极区在第三方向上的尺寸大于所述源极区在所述第三方向上的尺寸；
其中，所述第一方向与所述第二方向之间的夹角为锐角，所述第三方向垂直于所述第二方向。
在其中一个实施例中，所述有源区中设有两条贯穿所述有源区的所述字线结构，并将所述有源区划分为一个所述漏极区和两个所述源极区，所述源极区和所述漏极区沿所述第二方向以源极区、漏极区、源极区的顺序排列，且所述漏极区在所述第三方向上的尺寸大于每个所述源极区在所述第三方向上的尺寸。
在其中一个实施例中，两个所述源极区在所述第三方向上的尺寸相同，所述漏极区在所述第三方向上的尺寸为所述源极区在第三方向上的尺寸的M倍,其中，M的取值范围为1.01至1.8。
在其中一个实施例中，所述有源区具有一对称轴，所述有源区关于所述对称轴呈中心对称，所述对称轴的延伸方向垂直于所述衬底；
两个所述源极区关于所述有源区的对称轴呈中心对称设置。
在其中一个实施例中，所述源极区与电容孔的电极电性连接，所述源极区用于向所述电容孔传输待存储数据或传输从所述电容孔提取的已存储数据；
所述漏极区通过接触孔与位线电性连接，所述漏极区用于传输从所述位线获取所述待存储数据或向所述位线传输提取的所述已存储数据。
一种有源区阵列，包括：
多个如上述的有源区，多个所述有源区呈阵列式排布，同一行的所述有源区共用一条字线结构，同一列的所述有源区共用一条位线结构；
隔离结构，形成于衬底中，用于隔离相邻的所述有源区。
在其中一个实施例中，所述衬底的表面形成有存储节点接触，所述存储节点接触与所述有源区的源极区一一对应且电性连接，多个所述存储节点接触之间互相隔离设置。
在其中一个实施例中，所述存储节点接触的表面设有连接焊盘，所述存储节点接触和所述连接焊盘电性连接，所述存储节点接触和所述连接焊盘共同用于连通所述源极区和电容孔的电极，所述电容孔与所述源极区一一对应。
在其中一个实施例中，相邻的六个所述电容孔在水平面内呈正六边形排列，所述正六边形的每个顶角均设有一个所述电容孔，所述正六边形的中心设有一个所述电容孔。
一种有源区阵列的形成方法，用于形成如上述的有源区阵列，所述形成方法包括：
在衬底表面形成硬掩膜层；
图形化所述硬掩膜层，所述硬掩膜层的图形与待形成的所述有源区阵列的图形相匹配；
通过图形化的所述硬掩膜层蚀刻所述衬底，以定义所述有源区阵列的位置；
根据定义的所述位置在所述衬底中形成所述有源区阵列。
上述有源区、有源区阵列及其形成方法，所述有源区形成于衬底中，所述有源区中设有字线结构，所述字线结构沿第一方向贯穿所述有源区，并将所述有源区划分为源极区和漏极区，所述源极区和所述漏极区沿第二方向排列，且所述漏极区在第三方向上的尺寸大于所述源极区在所述第三方向上的尺寸；其中，所述第一方向与所述第二方向之间的夹角为锐角，所述第三方向垂直于所述第二方向。通过使有源区中的漏极区在第三方向上的尺寸大于源极区在第三方向上的尺寸，可以在漏极区上设置较大尺寸的接触孔，从而增大漏极区与接触孔之间的接触面积，根据寄生电阻的产生原理可知，增大接触面积可以减小漏极区与接触孔之间的寄生电阻，从而提高动态随机存储器的感应裕度和充放电速度的特性。
附图说明
图1为一实施例的有源区100的俯视示意图；
图2为图1实施例的有源区100沿AA’方向的剖面示意图；
图3为在图1实施例的漏极区130上设置的接触孔310的俯视示意图；
图4为另一实施例的有源区100的俯视示意图；
图5为一实施例的呈中心对称的有源区100的俯视示意图；
图6为图5实施例的有源区100的虚线框部分的局部放大图；
图7为一实施例的有源区阵列的俯视示意图；
图8为一实施例的在有源区100上形成存储节点接触400、连接焊盘500和电容孔600后的器件结构的剖面示意图；
图9为一实施例的电容孔600的俯视示意图；
图10为一实施例的有源区阵列的形成方法的流程图；
图11为一实施例的S210步骤后的初始有源区图形的示意图；
图12为图11实施例的第二掩膜版的示意图；
图13为图11实施例的第三掩膜版的示意图；
图14为图11实施例的裁剪掩膜图形的示意图；
图15为一示例的衬底蚀刻前的器件的剖面示意图；
图16为图15示例的衬底蚀刻后的器件的剖面示意图。
元件标号说明：
衬底：10；有源区：100；字线结构：200；源极区：120；第一边：121；第二边：122；第三边：123；第四边：124；漏极区：130；对称轴：140；硬掩膜层：101；掩膜沟槽：1011；裁剪掩膜图形：102；裁剪子图形：1021；位线结构：300；接触孔：310；位线：320；存储节点接触：400；连接焊盘：500；电容孔：600；隔离结构：700；浅沟槽：701
具体实施方式
为了便于理解本发明，下面将参照相关附图对本发明进行更全面的描述。附图中给出了本发明的首选实施例。但是，本发明可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使对本发明的公开内容更加透彻全面。
除非另有定义，本文所使用的所有的技术和科学术语与属于本发明的技术领域的技术人员通常理解的含义相同。本文中在本发明的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本发明。本文所使用的术语“及/或”包括一个或多个相关的所列项目的任意的和所有的组合。
在本发明的描述中，需要理解的是，术语“上”、“下”、“竖直”、“水平”、“内”、“外”等指示的方位或位置关系为基于附图所示的方法或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。
图1为一实施例的有源区100的俯视示意图，图2为图1实施例的有源区100沿AA’方向的剖面示意图，如图1至图2所示，在本实施例中，有源区100形成于衬底10中，有源区100中设有字线结构200，字线结构200沿第一方向贯穿有源区100，并将有源区100划分为源极区120和漏极区130，源极区120和漏极区130沿第二方向排列，且漏极区130在第三方向上的尺寸大于源极区120在第三方向上的尺寸；其中，第一方向与第二方向之间的夹角为锐角，第三方向垂直于第二方向。
在本实施例中，有源区100中设有一条字线结构200，字线结构200包括在字线沟槽中依次形成的栅电介质层、字线和掩埋绝缘层，掩埋绝缘层覆盖栅电介质层和字线，字线作为集成电路存储器中的晶体管的栅极，用于控制晶体管的开启和关闭，即控制源极区120和漏极区130之间导电沟道的导通和断开。具体地，当晶体管开启时，相应的导电沟道导通，信号从漏极区130传输至相应的源极区120或从源极区120传输至相应的漏极区130；当晶体管关闭时，相应的导电沟道断开，源极区120与漏极区130之间不发生信号传输，从而实现器件的控制功能。
需要说明的是，本实施例中的第一方向与第二方向之间的夹角为锐角是指，使第一方向的矢量和第二方向的矢量的起始端重合，顺时针转动第二方向的矢量以与第一方向的矢量相重合时转过的角度为锐角。此外，由于漏极区130的不同位置在第三方向上的尺寸不完全相同，所以此处定义漏极区130在第三方向上的最大尺寸作为漏极区130在第三方向上的尺寸，即如图1所示的漏极区130在第三方向上的尺寸为d1，同样地，定义源极区120在第三方向上的最大尺寸作为源极区120在第三方向上的尺寸，即如图1所示的源极区120在第三方向上的尺寸为d2，且d1＞d2，在其他实施例中，源极区120和漏极区130在第三方向上的尺寸的定义与本实施例中的定义相同，将不再进行赘述。
图3为在图1实施例的漏极区130上设置的接触孔310的俯视示意图，如图3所示，本实施例中基于图1实施例的有源区100，在图1实施例的漏极区130上设置接触孔310，通过使有源区100中的漏极区130在第三方向上的尺寸大于源极区120在第三方向上的尺寸，可以在漏极区130上设置较大尺寸的接触孔310，从而增大漏极区130与接触孔310之间的接触面积，根据寄生电阻的产生原理可知，增大接触面积可以减小漏极区130与接触孔310之间的寄生电阻，从而提高动态随机存储器的感应裕度和充放电速度。
进一步地，在本实施例中，有源区100的横截面的形状为椭圆形，上述横截面的图形仅作为示例，但并不以椭圆形为限，在其他实施例中，横截面的形状也可以为其他的规则图形，或为其他的不规则图形，有源区100只需满足漏极区130在第三方向上的尺寸d1大于源极区120在第三方向上的尺寸d2这一限定条件，都可以实现减小接触孔310与漏极区130之间的接触电阻的目的，因此也属于本申请的保护范围。
在一实施例中，源极区120与电容孔600的电极电性连接，源极区120用于向电容孔600传输待存储数据或传输从电容孔600提取的已存储数据；漏极区130通过接触孔310与位线320电性连接，漏极区130用于传输从位线320获取待存储数据或向位线320传输提取的已存储数据。
具体地，向电容孔600存储数据时，字线控制相应的晶体管的导电沟道导通，位线320通过接触孔310向漏极区130传输带存储数据，待存储数据通过导通的导电沟道和源极区120传输至电容孔600进行存储；从电容孔600提取已存储数据时，字线控制相应的晶体管的导电沟道导通，已存储数据通过源极区120和导通的导电沟道传输至漏极区130，位线320通过接触孔310从漏极区130获取该已存储数据。本实施例通过上述源极区120和漏极区130的连接关系，实现了对数据快速地存储和提取。
图4为另一实施例的有源区100的俯视示意图，如图4所示，在本实施例中，有源区100中设有两条贯穿有源区100的字线结构200，并将有源区100划分为一个漏极区130和两个源极区120，源极区120和漏极区130沿第二方向以源极区120、漏极区130、源极区120的顺序依次排列，且漏极区130在第三方向上的尺寸大于每个源极区120在第三方向上的尺寸，即d1＞d2且d1＞d3。
具体地，本实施例中的有源区100的横截面的图形为不规则的多边形，通过在一个有源区100中设置两条贯穿的字线结构200，可以基于一个有源区100形成两个源极区120，并在每个源极区120上分别形成一个存储电容孔600结构。进一步地，由于每条字线结构200可以独立地控制相应晶体管的导电沟道的导通和断开，因此，可以利用两条字线结构200同时控制同一个有源区100的两个晶体管中的一个导通，而另一个断开，从而实现了通过同一个接触孔310分时地向不同的源极区120传输信号的效果。相比图1实施例中源极区120和漏极区130一一对应的有源区100，本实施例中的源极区120和漏极区130的设置方式不仅可以减小漏极区130处的寄生电阻，还可以提高有源区100的集成度，进而缩小了器件的面积。在其他实施例中，也可以通过其他的源极区120和漏极区130的划分方式，实现利用一个漏极区130控制多个存储电容孔600结构的目的。
在一实施例中，如图4所示，两个源极区120在第三方向上的尺寸相同，即d2＝d3，漏极区130在第三方向上的尺寸为源极区120在第三方向上的尺寸的M倍,其中，M的取值范围为1.01至1.8，例如可以为1.5。在其他实施例中，两个源极区120在第二方向上的尺寸也可以不同。本实施例通过设置两个源极区120在第三方向上的尺寸相同，可以有效地降低有源区100的设计难度和制造难度。
进一步地，若M的值较大，例如为1.7，即漏极区130在第三方向上的尺寸d1为源极区120在第三方向上的尺寸d2的1.7倍，则可以较好地减小接触孔310与漏极区130之间的接触电阻，从而提高器件的充放电速度等性能。但是，如果需要紧密地排列多个有源区100，以形成高集成度的有源区阵列时，较大尺寸的漏极区130与相邻设置的其他有源区100之间的间隙较小，容易发生短路等现象，进而影响制造工艺的可靠性，即较大尺寸的漏极区130对半导体器件的制造工艺的要求较高。因此，当M的取值范围为1.01至1.8时，可以较好地平衡接触电阻和制造难度之间的关系，从而在保证器件制造良率的前提下提高器件的性能。
图5为一实施例的呈中心对称的有源区100的俯视示意图，如图5所示，在本实施例中，有源区100具有一对称轴140，有源区100关于对称轴140呈中心对称，对称轴140的延伸方向垂直于衬底10；两个源极区120关于有源区100的对称轴140呈中心对称设置，即两个源极区120在第三方向上的尺寸相同，且在第二方向上的尺寸也相同。
图6为图5实施例的有源区100的虚线框部分的局部放大图，如图6所示，在本实施例中，源极区120的横截面的形状为一不规则图形，由第一边121、第二边122、第三边123和第四边124共同围成，具体地，第一边121和第二边122均沿第二方向延伸；第三边123沿第三方向延伸，且分别与第一边121和第二边122相交；第四边124位于源极区120和字线结构200相贴合的面上；其中，第一边121、第二边122、第三边123和第四边124相闭合共同构成源极区120的横截面的形状。基于本实施例的源极区120和漏极区130的设置方式，可以通过后续步骤进一步形成电容孔600分布均匀且高集成度的存储器，从而进一步地缩小存储器的面积，并降低器件的设计难度。
图7为一实施例的有源区阵列的俯视示意图，如图7所示，本实施例的有源区阵列包括：多个如上述的有源区100，多个有源区100呈阵列式排布，同一行的有源区100共用一条字线结构200，同一列的有源区100共用一条位线结构300；隔离结构700，形成于衬底10中，用于隔离相邻的有源区100。在本实施例中，每个有源区100中都设有两条贯穿的字线结构200和一条贯穿的位线结构300,字线结构200的延伸方向和位线结构300的延伸方向相垂直，字线结构200将有源区100划分为源极区120、漏极区130和源极区120，位线310在衬底10上的投影穿过漏极区130，且位线310通过接触孔320与漏极区130电性连接。
具体地，多个有源区100呈阵列式排布是指，多个有源区100的中心呈阵列式排布，而且阵列式排布不局限于矩阵式排布，例如图7的有源区阵列中，多个有源区100的中心形成整齐且规律的排布结构，因此也属于阵列式排布的保护范围。本实施例基于同一行的有源区100共用一条字线结构200，同一列的有源区100共用一条位线结构300的设置方式，可以通过后续步骤进一步形成整齐且紧密排列的电容孔600，从而获得高集成度的存储器。
可选地，隔离结构700为浅沟槽隔离结构700，浅沟槽隔离结构700的表面积较小，与化学机械抛光技术兼容，能够适用于更小的线宽和更高的集成度要求，是一种较好的隔离技术。需要说明的是，本实施例中的隔离结构700不局限于浅沟槽隔离结构700，其他可以实现隔离性能的隔离结构700也可。
图8为一实施例的在有源区100上形成存储节点接触400、连接焊盘500和电容孔600后的器件结构的剖面示意图，如图8所示，衬底10的表面形成有存储节点接触400，存储节点接触400与有源区100的源极区120一一对应且电性连接，多个存储节点接触400之间互相隔离设置。其中，存储节点接触400的材料可以为掺杂多晶硅或金属或金属硅化物，以提高接触节点接触的导电性能，从而减小存储节点接触400的寄生电阻。
进一步地，存储节点接触400的表面设有连接焊盘500，存储节点接触400和连接焊盘500电性连接，存储节点接触400和连接焊盘500共同用于连通源极区120和电容孔600的第一电极，电容孔600与源极区120一一对应。可选地，如图8所示，连接焊盘500的纵截面的形状为“Γ”型，即连接焊盘500沿垂直于衬底10的方向向上延伸至设定的高度且顶部向平行于衬底10的方向弯折，以使连接焊盘500在占用空间较小的前提下，与后续步骤中形成的电容孔600的第一电极具有较大的接触面积，从而提高存储器的可靠性。再进一步地，位于同一行的连接焊盘500的顶部的弯折方向相同，位于相邻行的连接焊盘500的顶部的弯折方向相反。
图9为一实施例的电容孔600的俯视示意图，如图9所示，在本实施例中，相邻的六个电容孔600在水平面内呈正六边形排列，正六边形的每个顶角均设有一个电容孔600，正六边形的中心设有一个电容孔600。通过呈正六边形排列的电容孔600，本实施例可以减小相邻的电容孔600之间的距离，以使多个电容孔600形成紧密的排列，从而提高存储器的集成度。
图10为一实施例的有源区阵列的形成方法的流程图，本实施例以形成如图7所示的有源区阵列为例，如图10所示，本实施有源区阵列的形成方法包括步骤S100至S400。
S100：在衬底10表面形成硬掩膜层101。
具体地，硬掩膜层101的材料可以为氧化硅、氮化硅、碳化硅、氮氧化硅、碳氮化硅、碳氮氧化硅中的至少一种，硬掩膜层101用于作为掩膜蚀刻衬底10。
S200：图形化硬掩膜层101，硬掩膜层101的图形与待形成的有源区阵列的图形相匹配。
在一实施例中，利用组合光罩通过多道光刻工艺形成硬掩膜层101的图形，具体地，包括步骤S210至S230。
S210：利用第一掩膜版形成初始有源区图形，图11为S210步骤后的初始有源区图形的示意图，如图11所示，初始有源区图形包括多个沿第二方向延伸的条形结构，多个条形结构沿第一方向以第一间距等距排列。其中，第一掩膜版可以为双重自对准掩膜版或四重自对准掩膜版，从而在光刻工艺的最小特征尺寸不变的前提下提高存储器的集成度。
S220：利用第二掩膜版对初始有源区图形进行裁剪，以形成第一有源区图形，图12为本实施例的第二掩膜版的示意图，如图12所示，第二掩膜版中设有多个呈阵列式排布的裁剪掩膜图形102。
S230：利用第三掩膜版对第一有源区图形进行裁剪，以形成第二有源区图形，图13为本实施例的第三掩膜版的示意图，如图13所示，第三掩膜版中设有多个呈阵列式排布的裁剪掩膜图形102。
其中，第二掩膜版中的裁剪掩膜图形102与第三掩膜版中的裁剪掩膜图形102的形状和大小均相同，且第二掩膜版中的裁剪掩膜图形102与第三掩膜版中的裁剪掩膜图形102在衬底10上的投影不重合。
进一步地，图14为本实施例的裁剪掩膜图形102的示意图，如图14所示，在本实施例中，裁剪掩膜图形102包括两个相同的裁剪子图形1021，裁剪子图形1021为矩形；两个裁剪子图形1021沿第一方向相贴合设置，且在第四方向上相互错开，其中，第四方向垂直于第一方向。可选地，裁剪子图形1021在第四方向上的尺寸d4为在第一方向上的尺寸d5的1.5倍至3倍，且两个裁剪子图形1021的中心在第四方向上的距离d6为d4的0.3倍至0.6倍，采用上述参数的裁剪掩膜图形102可以形成在后续蚀刻过程中具有较好的蚀刻效果，以获得目标的有源区阵列。
S300：通过图形化的硬掩膜层101蚀刻衬底10，以定义有源区阵列的位置。
图15为一示例的衬底蚀刻前的器件的剖面示意图，如图15所示，在本示例中，衬底10表面形成有图形化的硬掩膜层101，且图形化的硬掩膜层101具有多个不同宽度的掩膜沟槽1011。
进一步地，图16为图15示例的衬底蚀刻后的器件的剖面示意图，如图16所示，由于气体的蚀刻特性，通过掩膜沟槽1011较宽的区域蚀刻后，衬底10中形成的浅沟槽701的宽度较窄且深度较深；通过掩膜沟槽1011较窄的区域蚀刻后，衬底10中形成的浅沟槽701的宽度较宽且深度较浅。因此，通过图形化的硬掩膜层101，可以在衬底10中蚀刻形成与前述有源区阵列的图形相匹配的浅沟槽701，从而准确地定义有源区阵列的位置。
S400：根据定义的位置在衬底10中形成有源区阵列。
具体地，在浅沟槽701中填入介电质，利用化学机械抛光的方法使晶片表面平坦化以形成隔离结构700，其中，可以采用化学气相沉积的方法在沟槽中填入介电质，介电质的材料例如为氧化硅。形成隔离结构700后，通过离子注入的方法在衬底10中形成目标的有源区阵列。
本实施例的有源区阵列的形成方法包括：在衬底10表面形成硬掩膜层101；图形化硬掩膜层101，硬掩膜层101的图形与待形成的有源区阵列的图形相匹配通过图形化的硬掩膜层101蚀刻衬底10，以定义有源区阵列的位置；根据定义的位置在衬底10中形成有源区阵列。本实施例通过上述步骤形成设定图形的硬掩膜层101，并利用气体的蚀刻特性，在衬底10中形成多个有源区100以构成有源区阵列，本实施例有源区100中的漏极区130在第三方向上的尺寸大于源极区120在第三方向上的尺寸，因此，基于本实施例的有源区100，可以形成较大接触面积的接触孔310，从而减小接触孔310和漏极区130之间的接触电阻，进而提高存储器的器件性能。
应该理解的是，虽然图10的流程图中的各个步骤按照箭头的指示依次显示，但是这些步骤并不是必然按照箭头指示的顺序依次执行。除非本文中有明确的说明，这些步骤的执行并没有严格的顺序限制，这些步骤可以以其它的顺序执行。而且，图10中的至少一部分步骤可以包括多个子步骤或者多个阶段，这些子步骤或者阶段并不必然是在同一时刻执行完成，而是可以在不同的时刻执行，这些子步骤或者阶段的执行顺序也不必然是依次进行，而是可以与其它步骤或者其它步骤的子步骤或者阶段的至少一部分轮流或者交替地执行。
以上实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。
以上实施例仅表达了本发明的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变形和改进，这些都属于本发明的保护范围。因此，本发明专利的保护范围应以所附权利要求为准。

Claims (10)

1.一种有源区，形成于衬底中，其特征在于，所述有源区中设有字线结构，所述字线结构沿第一方向贯穿所述有源区，并将所述有源区划分为源极区和漏极区，所述源极区和所述漏极区沿第二方向排列，且所述漏极区在第三方向上的尺寸大于所述源极区在所述第三方向上的尺寸；
其中，所述第一方向与所述第二方向之间的夹角为锐角，所述第三方向垂直于所述第二方向。
2.根据权利要求1所述的有源区，其特征在于，所述有源区中设有两条贯穿所述有源区的所述字线结构，并将所述有源区划分为一个所述漏极区和两个所述源极区，所述源极区和所述漏极区沿所述第二方向以源极区、漏极区、源极区的顺序排列，且所述漏极区在所述第三方向上的尺寸大于每个所述源极区在所述第三方向上的尺寸。
3.根据权利要求2所述的有源区，其特征在于，两个所述源极区在所述第三方向上的尺寸相同，所述漏极区在所述第三方向上的尺寸为所述源极区在第三方向上的尺寸的M倍,其中，M的取值范围为1.01至1.8。
4.根据权利要求2所述的有源区，其特征在于，所述有源区具有一对称轴，所述有源区关于所述对称轴呈中心对称，所述对称轴的延伸方向垂直于所述衬底；
两个所述源极区关于所述有源区的对称轴呈中心对称设置。
5.根据权利要求1所述的有源区，其特征在于，所述源极区与电容孔的电极电性连接，所述源极区用于向所述电容孔传输待存储数据或传输从所述电容孔提取的已存储数据；
所述漏极区通过接触孔与位线电性连接，所述漏极区用于传输从所述位线获取所述待存储数据或向所述位线传输提取的所述已存储数据。
6.一种有源区阵列，其特征在于，包括：
多个如权利要求1至5任一项所述的有源区，多个所述有源区呈阵列式排布，同一行的所述有源区共用一条字线结构，同一列的所述有源区共用一条位线结构；
隔离结构，形成于衬底中，用于隔离相邻的所述有源区。
7.根据权利要求6所述的有源区阵列，其特征在于，所述衬底的表面形成有存储节点接触，所述存储节点接触与所述有源区的源极区一一对应且电性连接，多个所述存储节点接触之间互相隔离设置。
8.根据权利要求7所述的有源区阵列，其特征在于，所述存储节点接触的表面设有连接焊盘，所述存储节点接触和所述连接焊盘电性连接，所述存储节点接触和所述连接焊盘共同用于连通所述源极区和电容孔的电极，所述电容孔与所述源极区一一对应。
9.根据权利要求8所述的有源区阵列，其特征在于，相邻的六个所述电容孔在水平面内呈正六边形排列，所述正六边形的每个顶角均设有一个所述电容孔，所述正六边形的中心设有一个所述电容孔。
10.一种有源区阵列的形成方法，用于形成如权利要求6至9任一项所述的有源区阵列，其特征在于，所述形成方法包括：
在衬底表面形成硬掩膜层；
图形化所述硬掩膜层，所述硬掩膜层的图形与待形成的所述有源区阵列的图形相匹配；
通过图形化的所述硬掩膜层蚀刻所述衬底，以定义所述有源区阵列的位置；
根据定义的所述位置在所述衬底中形成所述有源区阵列。
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Citations (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH053303A (ja) * 1991-06-24 1993-01-08 Hitachi Ltd 半導体集積回路装置
JPH1065148A (ja) * 1996-06-24 1998-03-06 Hyundai Electron Ind Co Ltd 半導体装置及びその製造方法
JPH11274438A (ja) * 1998-03-18 1999-10-08 Ricoh Co Ltd 不揮発性半導体記憶装置及びその製造方法
US6197639B1 (en) * 1998-07-13 2001-03-06 Samsung Electronics Co., Ltd. Method for manufacturing NOR-type flash memory device
US6287914B1 (en) * 1999-04-23 2001-09-11 Hitachi, Ltd. Method of forming a MISFET device with a bit line completely surrounded by dielectric
US6621119B1 (en) * 2003-02-04 2003-09-16 Ching-Yuan Wu Isolated stack-gate flash cell structure and its contactless flash memory arrays
US6653690B1 (en) * 1997-03-31 2003-11-25 Nec Electronics Corporation Semiconductor device comprising high density integrated circuit having a large number of insulated gate field effect transistors
US20040119167A1 (en) * 2002-12-10 2004-06-24 Jong-Wook Suk Semiconductor device having an active region whose width varies
US20050012125A1 (en) * 2003-07-15 2005-01-20 Summerfelt Scott Robert Ferroelectric memory cell with angled cell transistor active region and methods for fabricating the same
US20060270102A1 (en) * 2005-05-26 2006-11-30 Heon Yong Chang Phase change RAM device and method for fabricating the same
JP2008135433A (ja) * 2006-11-27 2008-06-12 Renesas Technology Corp 磁気記憶装置
US20100327284A1 (en) * 2009-06-30 2010-12-30 Au Optronics Corporation Active device array substrate
CN102148197A (zh) * 2010-02-09 2011-08-10 三星电子株式会社 半导体器件的制造方法
CN104137265A (zh) * 2011-12-22 2014-11-05 英特尔公司 具有颈状半导体主体的半导体器件以及形成不同宽度的半导体主体的方法
CN106783855A (zh) * 2017-03-29 2017-05-31 合肥智聚集成电路有限公司 半导体存储器件及其制作方法
CN110364485A (zh) * 2018-04-11 2019-10-22 长鑫存储技术有限公司 存储器及其制备方法、半导体器件
CN110896074A (zh) * 2018-09-12 2020-03-20 长鑫存储技术有限公司 集成电路存储器及其制造方法

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6563155B2 (en) * 1998-09-08 2003-05-13 Texas Instruments Incorporated Cross point type DRAM cell composed of a pillar having an active region
KR20040037841A (ko) * 2002-10-30 2004-05-08 주식회사 하이닉스반도체 디램의 셀 구조 및 그 제조방법
JP5679628B2 (ja) * 2008-12-16 2015-03-04 ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． 半導体装置及びその製造方法
KR102145825B1 (ko) * 2014-07-28 2020-08-19 삼성전자 주식회사 반도체 소자 및 그 제조 방법
KR102214506B1 (ko) * 2014-08-21 2021-02-09 삼성전자 주식회사 콘택 플러그를 포함하는 반도체 소자 및 그 제조 방법
US9536778B2 (en) * 2015-04-06 2017-01-03 Globalfoundries Inc. Self-aligned double patterning process for metal routing
US9472669B1 (en) * 2015-09-04 2016-10-18 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor Fin FET device with epitaxial source/drain
CN113539832A (zh) * 2016-03-24 2021-10-22 东京毅力科创株式会社 半导体装置的制造方法
KR20180065425A (ko) * 2016-12-07 2018-06-18 삼성전자주식회사 반도체 소자
KR102406719B1 (ko) * 2016-12-09 2022-06-07 삼성전자주식회사 반도체 장치 및 그 제조 방법
CN109300847B (zh) * 2017-07-25 2021-03-09 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN110534480B (zh) * 2018-05-25 2024-05-07 长鑫存储技术有限公司 半导体储存器结构及其字线制造方法

Patent Citations (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH053303A (ja) * 1991-06-24 1993-01-08 Hitachi Ltd 半導体集積回路装置
JPH1065148A (ja) * 1996-06-24 1998-03-06 Hyundai Electron Ind Co Ltd 半導体装置及びその製造方法
US6653690B1 (en) * 1997-03-31 2003-11-25 Nec Electronics Corporation Semiconductor device comprising high density integrated circuit having a large number of insulated gate field effect transistors
JPH11274438A (ja) * 1998-03-18 1999-10-08 Ricoh Co Ltd 不揮発性半導体記憶装置及びその製造方法
US6197639B1 (en) * 1998-07-13 2001-03-06 Samsung Electronics Co., Ltd. Method for manufacturing NOR-type flash memory device
US6287914B1 (en) * 1999-04-23 2001-09-11 Hitachi, Ltd. Method of forming a MISFET device with a bit line completely surrounded by dielectric
US20040119167A1 (en) * 2002-12-10 2004-06-24 Jong-Wook Suk Semiconductor device having an active region whose width varies
US6621119B1 (en) * 2003-02-04 2003-09-16 Ching-Yuan Wu Isolated stack-gate flash cell structure and its contactless flash memory arrays
US20050012125A1 (en) * 2003-07-15 2005-01-20 Summerfelt Scott Robert Ferroelectric memory cell with angled cell transistor active region and methods for fabricating the same
US20060270102A1 (en) * 2005-05-26 2006-11-30 Heon Yong Chang Phase change RAM device and method for fabricating the same
JP2008135433A (ja) * 2006-11-27 2008-06-12 Renesas Technology Corp 磁気記憶装置
US20100327284A1 (en) * 2009-06-30 2010-12-30 Au Optronics Corporation Active device array substrate
CN102148197A (zh) * 2010-02-09 2011-08-10 三星电子株式会社 半导体器件的制造方法
CN104137265A (zh) * 2011-12-22 2014-11-05 英特尔公司 具有颈状半导体主体的半导体器件以及形成不同宽度的半导体主体的方法
CN106783855A (zh) * 2017-03-29 2017-05-31 合肥智聚集成电路有限公司 半导体存储器件及其制作方法
CN110364485A (zh) * 2018-04-11 2019-10-22 长鑫存储技术有限公司 存储器及其制备方法、半导体器件
CN110896074A (zh) * 2018-09-12 2020-03-20 长鑫存储技术有限公司 集成电路存储器及其制造方法

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