KR102214506B1 - 콘택 플러그를 포함하는 반도체 소자 및 그 제조 방법 - Google Patents

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Abstract

콘택 플러그를 포함하는 반도체 소자 및 그 제조 방법을 개시한다. 본 발명에 따른 반도체 소자는 복수의 활성 영역을 가지는 기판, 기판 상에 형성되며 제1 방향으로 연장되는 비트 라인 및 비트 라인의 양 측면을 따라서 연장되는 비트 라인 스페이서층을 포함하는 복수의 비트 라인 구조체, 복수의 비트 라인 구조체의 사이의 공간의 길이 방향을 따라서 이격되어 배치되는 복수의 콘택홀, 복수의 콘택홀의 하측 일부분을 채우며 활성 영역과 전기적으로 연결되는 복수의 제1 콘택 플러그 및 복수의 제1 콘택 플러그 각각과 전기적으로 연결되며 비트 라인 구조체 상에 배치되며 비트 라인 구조체의 상면 상에서 평면 단면이 마름모 형상이되 육각 배열 구조를 가지는 복수의 제2 콘택 플러그을 포함한다.

Description

콘택 플러그를 포함하는 반도체 소자 및 그 제조 방법{Semiconductor device having contact plugs and method for manufacturing the same}
본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로, 더욱 상세하게는 콘택 플러그를 포함하는 반도체 소자 및 그 제조 방법에 관한 것이다.
전자 산업의 비약적인 발전 및 사용자의 요구에 따라 전자기기는 더욱 더 소형화 및 경량화되고 있다. 따라서 전자기기에 사용되는 높은 집적도를 가지는 반도체 소자가 요구되어, 반도체 소자의 구성들에 대한 디자인 룰이 감소되고 있다. 이에 따라 고도로 스케일링(scaling)된 반도체 소자에서 상측 구성과 하측 구성을 연결하기 위한 콘택 플러그를 형성하기 하는 경우, 콘택 플러그 간의 브리지(bridge)가 발생하거나 콘택 플러그의 일부분이 가늘어지는 네킹(necking)이 발생할 수 있어, 반도체 소자의 신뢰성이 저하되는 문제가 발생할 수 있다.
본 발명의 기술적 과제는 상기 문제점을 해결하고자, 고집적화에 의해 미세화된 반도체 소자에서 브리지나 네킹의 발생을 방지하여, 신뢰성을 확보할 수 있는 도전성 플러그를 포함하는 반도체 소자 및 그 제조 방법을 제공하는 것이다.
상기 기술적 과제를 달성하기 위하여, 본 발명은 다음과 같은 반도체 소자를 제공한다. 본 발명에 따른 반도체 소자는 복수의 활성 영역을 가지는 기판; 상기 기판 상에 형성되며, 제1 방향으로 연장되는 비트 라인 및 비트 라인의 양 측면을 따라서 연장되는 비트 라인 스페이서층을 포함하는 복수의 비트 라인 구조체; 상기 복수의 비트 라인 구조체의 사이의 공간의 길이 방향을 따라서 이격되어 배치되는 복수의 콘택홀; 상기 복수의 콘택홀의 하측 일부분을 채우며, 상기 활성 영역과 전기적으로 연결되는 복수의 제1 콘택 플러그; 및 상기 복수의 제1 콘택 플러그 각각과 전기적으로 연결되며 상기 비트 라인 구조체 상에 배치되며, 상기 비트 라인 구조체의 상면 상에서 평면 단면이 마름모 형상이되 육각 배열 구조를 가지는 복수의 제2 콘택 플러그;을 포함한다.
상기 제2 콘택 플러그는, 상기 비트 라인 구조체의 상면 상에 배치되는 본체부 및 상기 본체부로부터 상기 콘택홀 내로 연장되는 연장부를 포함하며, 상기 본체부의 평면 단면이 마름모 형상일 수 있다.
상기 본체부는 마름모 형상인 평면 단면에 대한 하나의 대각선이 상기 제1 방향으로 연장될 수 있다.
상기 본체부는 마름모 형상인 평면 단면에 대한 두 개의 대각선의 길이가 서로 다를 수 있다.
상기 본체부의 평면 단면이 모서리가 라운드진 마름모 형상일 수 있다.
상기 본체부는 상기 제1 방향을 따라서 하나의 상기 비트 라인 구조체의 양 측면을 번갈아 오버랩(overlap)되도록 교번적으로 배치될 수 있다.
상기 본체부는, 상기 비트 라인 구조체의 일부분 및 상기 콘택홀의 일부분과 상기 기판의 주면에 대하여 수직 방향으로 오버랩될 수 있다.
상기 본체부의 평면 단면인 마름모 형상의 4 모서리 중 3개는 상기 비트 라인 구조체와 오버랩될 수 있다.
하나의 상기 활성 영역에 대응되는 2개의 상기 제2 콘택 플러그의 본체부 각각은, 하나의 상기 활성 영역와 오버랩되는 면적이 서로 다를 수 있다.
하나의 상기 활성 영역에 대응되는 2개의 상기 제2 콘택 플러그의 본체부 각각은, 서로 다른 상기 비트 라인 구조체 상에 배치될 수 있다.
하나의 상기 활성 영역에 대응되는 2개의 상기 제2 콘택 플러그의 본체부 각각은, 서로 다른 상기 비트 라인 구조체 각각의 동일한 방향의 측면에 오버랩되도록 배치될 수 있다.
하나의 상기 활성 영역에 대응되는 2개의 상기 제2 콘택 플러그 각각의 본체부를 연결하는 연장선을 따르는 일직선 상에 있는 복수의 제2 콘택 플러그의 본체부가 이루는 열은, 하나의 상기 활성 영역의 장축 방향과 다른 방향을 따라서 배치될 수 있다.
상기 복수의 활성 영역 각각은 상기 제1 방향에 대한 사선 방향으로 연장되는 장축을 가지며, 하나의 상기 활성 영역에 대응되는 2개의 상기 제2 콘택 플러그의 본체부 각각은, 하나의 상기 활성 영역의 장축을 중심으로 양측면 중 동일한 하나의 측면과 오버랩될 수 있다.
상기 복수의 제2 콘택 플러그는 상기 제1 방향에 수직인 제2 방향을 따라서 열을 이루며 배치되며, 하나의 열에 배치되는 상기 제2 콘택 플러그들은 상기 복수의 비트 라인 구조체 각각의 동일한 방향의 측면 상에 오버랩되도록 배치될 수 있다.
상기 복수의 제2 콘택 플러그 각각의 상에 형성되며 상기 기판의 주면에 대하여 육각 배열 구조를 가지는 복수의 스토리지 노드를 더 포함하며, 상기 스토리지 노드 하면의 면적은 상기 제2 콘택 플러그의 상면의 면적보다 클 수 있다.
하나의 상기 활성 영역에 대응되는 2개의 상기 제1 콘택 플러그는 하나의 상기 활성 영역의 중심에 대하여 대칭인 형상을 가지고, 하나의 상기 활성 영역에 대응되는 2개의 상기 제2 콘택 플러그는 하나의 상기 활성 영역의 중심에 대하여 비대칭인 형상을 가질 수 있다.
또한 본 발명에 따른 반도체 소자는 복수의 활성 영역을 가지는 기판; 상기 기판 상에 형성되며, 제1 방향으로 연장되는 비트 라인 및 비트 라인의 양 측면을 따라서 연장되는 비트 라인 스페이서층을 포함하는 복수의 비트 라인 구조체; 상기 복수의 비트 라인 구조체의 사이의 공간의 길이 방향을 따라서 이격되어 배치되며, 상기 활성 영역과 전기적으로 연결되는 복수의 제1 콘택 플러그; 및 상기 복수의 제1 콘택 플러그 각각과 전기적으로 연결되며 상기 비트 라인 구조체 상에 배치되는 복수의 제2 콘택 플러그;을 포함하되, 하나의 상기 활성 영역에 대응되는 2개의 상기 제2 콘택 플러그는, 하나의 상기 활성 영역와 상기 기판의 주면에 대하여 수직 방향으로 오버랩되는 면적이 서로 다를 수 있다.
상기 제2 콘택 플러그는, 상기 비트 라인 구조체의 일부분 및 상기 제1 콘택 플러그의 일부분과 상기 기판의 주면에 대하여 수직 방향으로 오버랩되며, 상기 제2 콘택 플러그의 상기 비트 라인 구조체의 상면 상에 배치되는 부분은, 상기 비트 라인 구조체와 오버랩되는 면적이 상기 제1 콘택 플러그와 오버랩되는 면적보다 클 수 있다.
상기 비트 라인 구조체의 상면 상에서 평면 단면이 모서리가 라운드진 마름모 형상일 수 있다.
하나의 상기 활성 영역에 대응되는 2개의 상기 제2 콘택 플러그는, 서로 인접하는 2개의 상기 비트 라인 구조체 상에 각각 배치될 수 있다.
또한 본 발명에 따른 반도체 소자의 제조 방법은 복수의 활성 영역을 가지는 기판을 준비하는 단계; 상기 기판 상에 형성되며, 제1 방향으로 연장되는 비트 라인 및 비트 라인의 양 측면을 따라서 연장되는 비트 라인 스페이서층을 포함하는 복수의 비트 라인 구조체를 형성하는 단계; 상기 복수의 비트 라인 구조체의 사이를 따라서 이격되어 배치되는 복수의 콘택홀 및 상기 복수의 콘택홀의 하측 일부분을 채우며, 상기 활성 영역과 전기적으로 연결되는 복수의 제1 콘택 플러그을 형성하는 단계; 상기 복수의 콘택홀을 채우며 상기 복수의 비트 라인 구조체를 덮는 도전 물질층을 형성하는 단계; 각각 상기 제1 방향과 사선을 이루며 연장되며, 상기 도전 물질층 상에 배치되는 복수의 제1 라인 패턴 및 상기 복수의 제1 라인 패턴 상에 배치되며 상기 복수의 제1 라인 패턴과 교차하는 복수의 제2 라인 패턴을 형성하는 단계; 및 상기 복수의 제1 라인 패턴 및 상기 복수의 제2 라인 패턴을 식각 마스크로 상기 도전 물질층을 식각하여 상기 복수의 제1 콘택 플러그 각각과 전기적으로 연결되는 복수의 제2 콘택 플러그를 형성하는 단계;를 포함한다.
상기 제1 라인 패턴과 상기 제2 라인 패턴은 상기 제1 방향에 대하여 동일한 각도를 가지며 연장되는 사선을 이를 수 있다.
상기 복수의 활성 영역 각각은 상기 제1 방향에 대한 사선 방향으로 연장되는 장축을 가질 수 있다.
상기 활성 영역의 장축은 상기 제1 방향에 대하여 제1 각도를 가지고, 상기 제1 라인 패턴 및 상기 제2 라인 패턴은 상기 제1 방향에 대하여 각각 제2 각도 및 제3 각도를 가지며 연장되며, 상기 제1 각도는 0°보다 크고 상기 제2 각도 및 제3 각도보다 작을 수 있다.
상기 복수의 제2 라인 패턴에 의하여 교차되는 상기 복수의 제1 라인 패턴의 부분들은 상기 기판의 주면에 대하여 육각 배열 구조로 배치될 수 있다.
상기 복수의 제2 라인 패턴에 의하여 교차되는 상기 복수의 제1 라인 패턴의 부분들은 평면 단면이 마름모 형상일 수 있다.
상기 복수의 제2 라인 패턴에 의하여 교차되는 상기 복수의 제1 라인 패턴의 부분들은 상기 비트 라인 구조체의 일부분 및 상기 콘택홀의 일부분과 상기 기판의 주면에 대하여 수직 방향으로 오버랩될 수 있다.
상기 복수의 제1 라인 패턴 사이의 공간인 제1 스페이스와 상기 복수의 제2 라인 패턴 사이의 공간인 제2 스페이스가 교차하는 공간의 적어도 일부분은 상기 제1 콘택 플러그와 상기 기판의 주면에 대하여 수직 방향으로 오버랩될 수 있다.
상기 복수의 제2 콘택 플러그를 형성하는 단계는, 상기 복수의 제2 라인 패턴이 모두 제거되고, 상기 복수의 제2 라인 패턴에 의하여 교차되는 상기 복수의 제1 라인 패턴의 부분들의 적어도 일부분이 잔류할때까지 상기 도전 물질층을 식각할 수 있다.
상기 복수의 제2 콘택 플러그를 형성하는 단계는, 상기 복수의 제2 라인 패턴에 의하여 교차되지 않는 상기 복수의 제1 라인 패턴의 부분들이 모두 제거되고 이들 하측의 상기 도전 물질층 중 상기 비트 라인 구조체의 상면 상에 배치되는 부분들이 모두 제거될 때까지 상기 도전 물질층을 식각할 수 있다.
상기 복수의 제1 라인 패턴은 제1 피치를 가지며, 상기 제1 피치의 적어도 2배의 피치를 가지도록 포토리소그래피 공정에 의하여 형성된 모패턴으로부터 더블 패터닝 공정을 거쳐 얻어질 수 있다.
상기 복수의 제2 라인 패턴은 제2 피치를 가지며, 상기 제2 피치의 적어도 2배의 피치를 가지도록 포토리소그래피 공정에 의하여 형성된 모패턴으로부터 더블 패터닝 공정을 거쳐 얻어질 수 있다.
본 발명에 따른 반도체 소자는 콘택 플러그를 구성하는 제1 콘택 플러그(베리드 콘택)와 제2 콘택 플러그(랜딩 플러그) 중 제2 콘택 플러그를 형성하는 과정에서 제2 콘택 플러그들 사이의 분리가 동시에 이루어지므로, 제2 콘택 플러그 사이에 브리지가 발생하는 것을 방지할 수 있다. 또한 제2 콘택 플러그가 제1 콘택 플러그의 상면을 모두 덮으므로, 제1 콘택 플러그와 제2 콘택 플러그 사이에 충분한 접촉 저항을 확보할 수 있고, 비트 라인 구조체 상으로부터 제1 콘택 플러그까지 제2 콘택 플러그를 일체로 동시에 형성하는 바, 제2 콘택 플러그에 네킹이 발생하는 것을 방지할 수 있다.
도 1은 본 발명의 실시 예에 따른 반도체 소자의 개략적인 레이아웃이다.
도 2는 본 발명의 실시 예에 따른 반도체 소자의 일부 구성의 단면도이다.
도 3 내지 도 14b는 본 발명의 실시 예에 따른 반도체 소자의 제조 방법을 단계적으로 나타내는 개략적인 레이아웃들 및 단면도들이다.
도 3은 본 발명의 실시 예에 따른 반도체 소자의 제조 방법에서 제1 콘택 플러그를 형성한 단계를 나타내는 개략적인 레이아웃이다.
도 4a 및 도 4b는 본 발명의 실시 예에 따른 반도체 소자의 제조 방법에서 제1 콘택 플러그를 형성한 단계에서 일부 구성을 나타내는 단면도이다.
도 5는 본 발명의 실시 예에 따른 반도체 소자의 제조 방법에서 도전 물질층을 형성한 단계를 나타내는 개략적인 레이아웃이다.
도 6a 및 도 6b는 본 발명의 실시 예에 따른 반도체 소자의 제조 방법에서 도전 물질층을 형성한 단계에서 일부 구성을 나타내는 단면도이다.
도 7a 및 도 7b는 본 발명의 실시 예에 따른 반도체 소자의 제조 방법에서 제1 라인 패턴을 형성한 단계를 나타내는 개략적인 레이아웃이다.
도 8a 및 도 8b는 본 발명의 실시 예에 따른 반도체 소자의 제조 방법에서 제1 라인 패턴을 형성한 단계에서 일부 구성을 나타내는 단면도이다.
도 9a 내지 도 9c는 본 발명의 실시 예에 따른 반도체 소자의 제조 방법에서 제2 라인 패턴을 형성한 단계를 나타내는 개략적인 레이아웃이다.
도 10a 및 도 10b는 본 발명의 실시 예에 따른 반도체 소자의 제조 방법에서 제2 라인 패턴을 형성한 단계에서 일부 구성을 나타내는 단면도이다.
도 11a 및 도 11b는 본 발명의 실시 예에 따른 반도체 소자의 제조 방법에서 도전 물질층을 식각하는 과정을 나타내는 단면도이다.
도 12은 본 발명의 실시 예에 따른 반도체 소자의 제조 방법에서 제2 콘택 플러그를 형성한 단계를 나타내는 개략적인 레이아웃이다.
도 13a 및 도 13b는 본 발명의 실시 예에 따른 반도체 소자의 제조 방법에서 제2 콘택 플러그를 형성한 단계에서 일부 구성을 나타내는 단면도이다.
도 14는 본 발명의 실시 예에 따른 반도체 소자의 제조 방법에서 제2 콘택 플러그를 형성하는 단계를 나타내는 흐름도이다.
도 15는 본 발명의 실시 예에 따른 반도체 소자의 일부 구성을 나타내는 개략적인 레이아웃이다.
도 16은 본 발명의 실시 예에 따른 반도체 소자의 일부 구성을 나타내는 개략적인 레이아웃이다.
도 17은 본 발명의 실시 예에 따른 반도체 소자의 일부 구성을 나타내는 개략적인 레이아웃이다.
도 18은 본 발명의 실시 예에 따른 반도체 소자의 일부 구성을 나타내는 개략적인 레이아웃이다.
도 19는 본 발명의 실시 예에 따른 반도체 소자의 일부 구성을 나타내는 개략적인 레이아웃이다.
도 20은 본 발명의 실시 예에 따른 반도체 소자의 일부 구성을 나타내는 개략적인 레이아웃이다.
도 21은 본 발명의 실시 예에 따른 반도체 소자를 나타내는 블록도이다.
도 22는 본 발명의 실시 예에 의한 반도체 소자를 포함하는 시스템을 나타내는 구성도이다.
도 23은 본 발명의 실시 예에 따른 반도체 소자를 포함하는 메모리 카드를 나태는 구성도이다.
본 발명의 구성 요소 및 효과를 충분히 이해하기 위하여, 첨부 도면을 참조하여 본 발명의 실시 예들을 상세히 설명한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고, 이들에 대한 중복된 설명은 생략한다.
본 발명의 실시 예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것으로, 아래의 실시 예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래의 실시 예들로 한정되는 것은 아니다. 오히려, 이들 실시 예는 본 개시를 더욱 충실하고 완전하게 하며 당업자에게 본 발명의 사상을 완전하게 전달하기 위하여 제공되는 것이다.
본 명세서에서 제1, 제2 등의 용어가 다양한 구성 요소들을 설명하기 위하여 사용되지만, 이들 구성 요소들은 이들 용어에 의해 한정되어서는 안 됨은 자명하다. 이들 용어는 특정 순서나 상하, 또는 우열을 의미하지 않으며, 하나의 구성 요소를 다른 구성 요소와 구별하기 위하여만 사용된다. 따라서 이하 상술할 제1 구성 요소는 본 발명의 가르침으로부터 벗어나지 않고서도 제2 구성 요소를 지칭할 수 있다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성 요소는 제2 구성 요소로 명명될 수 있고, 유사하게 제2 구성 요소도 제1 구성 요소로 명명될 수 있다.
달리 정의되지 않는 한, 여기에 사용되는 모든 용어들은 기술 용어와 과학 용어를 포함하여 본 발명 개념이 속하는 기술 분야에서 통상의 지식을 가진 자가 공통적으로 이해하고 있는 바와 동일한 의미를 지닌다. 또한, 통상적으로 사용되는, 사전에 정의된 바와 같은 용어들은 관련되는 기술의 맥락에서 이들이 의미하는 바와 일관되는 의미를 갖는 것으로 해석되어야 하며, 여기에 명시적으로 정의하지 않는 한 과도하게 형식적인 의미로 해석되어서는 아니 될 것임은 이해될 것이다.
어떤 실시 예가 달리 구현 가능한 경우에 특정한 공정 순서는 설명되는 순서와 다르게 수행될 수도 있다. 예를 들어, 연속하여 설명되는 두 공정이 실질적으로 동시에 수행될 수도 있고, 설명되는 순서와 반대의 순서로 수행될 수도 있다.
첨부 도면에 있어서, 예를 들면, 제조 기술 및/또는 공차에 따라, 도시된 형상의 변형들이 예상될 수 있다. 따라서 본 발명의 실시 예들은 본 명세서에 도시된 영역의 특정 형상에 제한된 것으로 해석되어서는 아니 되며, 예를 들면 제조 과정에서 초래되는 형상의 변화를 포함하여야 한다.
본 명세서에서 각도라는 표현은 특별히 언급하지 않는 한, 예각을 의미한다. 예를 들어, '장축은 제1 방향에 대하여 제1 각도를 가진다' 또는 '라인 패턴은 제1 방향에 대하여 제2 각도를 가지며 연장된다'라는 표현에서, 제1 각도와 제2 각도는 모두 예각을 의미한다.
본 명세서에서 '오버랩된다'는 표현은 특별히 언급하지 않는 한, 기판의 주면에 대하여 수직 방향으로 오버랩된다는 의미이다.
도 1은 본 발명의 실시 예에 따른 반도체 소자의 개략적인 레이아웃이다.
도 1을 참조하면, 반도체 소자(1)는 복수의 활성 영역(ACT)을 포함한다. 복수의 활성 영역 (ACT)은 각각 단축 및 장축을 가지는 비교적 긴 아일랜드 형상을 가질 수 있다. 복수의 활성 영역 각각은 제1 방향(x 방향)에 대한 사선 방향으로 연장되는 장축을 가질 수 있다. 복수의 워드 라인(WL)은 복수의 활성 영역(ACT)을 가로질러 제2 방향(y 방향)을 따라 상호 평행하게 연장되어 있다. 복수의 워드 라인(WL)은 서로 등간격으로 배치될 수 있다. 복수의 워드 라인(WL) 위에는 복수의 비트 라인(BL)이 제2 방향(y 방향)과 직교하는 제1 방향(x 방향)을 따라 상호 평행하게 연장되어 있다. 복수의 비트 라인(BL)은 각각 비트 라인(BL)의 양 측면을 따라서 연장되는 비트 라인 스페이서층과 함께 비트 라인 구조체(BLS)를 이를 수 있다. 즉, 비트 라인 구조체(BLS)에서 비트 라인(BL)을 제외한 공간이 상기 비트 라인 스페이서층에 해당할 수 있다. 비트 라인 구조체(BLS)는 제1 방향(x 방향)을 따라서 상호 평행하게 연장될 수 있다.
복수의 비트 라인(BL)은 복수의 다이렉트 콘택(DC)을 통해 복수의 활성 영역(ACT)에 연결되어 있다. 하나의 활성 영역(ACT)은 각각, 하나의 다이렉트 콘택(DC)과 전기적으로 연결될 수 있다.
복수의 베리드 콘택(BC, buried contact)은 복수의 비트 라인 구조체(BLS) 중 상호 인접한 2 개의 비트 라인 구조체(BLS) 사이의 영역에 형성될 수 있다. 일부 실시 예들에서 복수의 베리드 콘택(BC)은 상호 인접한 2 개의 비트 라인 구조체(BLS) 사이의 공간의 길이 방향인 제1 방향(x 방향)을 따라서 이격되며 배치될 수 있다. 상호 인접한 2 개의 비트 라인 구조체(BLS) 사이의 공간 중 베리드 콘택(BC)이 형성되지 않은 부분은 복수의 절연 패턴(165)이 채울 수 있다. 복수의 베리드 콘택(BC)은 제1 방향(x 방향) 및 제2 방향(y 방향) 각각을 따라 일렬로 배열되는 매트릭스 배열 구조를 가질 수 있다. 일부 실시 예들에서, 복수의 베리드 콘택(BC)은 제1 방향(x 방향)을 따라 등간격으로 배치될 수 있다.
복수의 베리드 콘택(BC)은 커패시터 하부 전극인 스토리지 노드(ST)를 활성 영역(ACT)에 전기적으로 연결시키는 역할을 할 수 있다. 하나의 활성 영역(ACT)은 각각, 2개의 베리드 콘택(BC)과 전기적으로 연결될 수 있다.
복수의 랜딩 패드(LP, landing pad) 각각은 복수의 베리드 콘택(BC) 각각과 전기적으로 연결되도록 비트 라인 구조체(BLS) 상에 배치될 수 있다. 복수의 랜딩 패드(LP)는 복수의 커패시터의 하부 전극인 스토리지 노드(ST)를 활성 영역(ACT)에 전기적으로 연결시키는 역할을 할 수 있다. 스토리지 노드(ST)는 베리드 콘택(BC) 및 랜딩 패드(LP)를 통하여 활성 영역(ACT)과 전기적으로 연결될 수 있다.
서로 대응되는 하나의 베리드 콘택(BC)과 하나의 랜딩 패드(LP)를 함께 콘택 플러그라 호칭할 수 있으며, 베리드 콘택(BC)과 랜딩 패드(LP)는 각각 제1 콘택 플러그(BC) 및 제2 콘택 플러그(LP)라 병용할 수 있다. 즉, 제1 콘택 플러그(BC)와 제2 콘택 플러그(LP)는 스토리지 노드(ST)와 활성 영역(ACT)을 전기적으로 연결할 수 있다.
제2 콘택 플러그(LP)의 일부분(LP1)은 비트 라인 구조체(BLS)의 상면 상에 배치되고, 제2 콘택 플러그(LP)의 나머지 부분은 제1 콘택 플러그(BC)과 중첩되도록 배치될 수 있다. 제2 콘택 플러그(LP) 중 비트 라인 구조체(BLS)의 상면 상에 배치되는 부분을 본체부(LP1)라 호칭할 수 있고, 나머지 부분을 연장부라 호칭할 수 있다. 제2 콘택 플러그(LP)의 본체부(LP1)는 비트 라인 구조체(BLS)의 일부분 및 제1 콘택 플러그(BC)의 일부분과 오버랩될 수 있다.
제2 콘택 플러그(LP)의 본체부(LP1)는 평면 단면이 마름모 형상일 수 있다. 제2 콘택 플러그(LP)의 본체부(LP1)는 마름모 형상인 평면 단면에 대한 하나의 대각선이 제1 방향(x 방향)으로 연장될 수 있다. 제2 콘택 플러그(LP)의 본체부(LP1)는 마름모 형상인 평면 단면에 대한 다른 하나의 대각선이 제2 방향(y 방향)으로 연장될 수 있다. 제2 콘택 플러그(LP)의 본체부(LP1)는 마름모 형상인 평면 단면에 대한 두 개의 대각선의 길이가 서로 다를 수 있다. 제2 콘택 플러그(LP)의 본체부(LP1)는 평면 단면이 모서리가 라운드진 마름모 형상일 수 있다.
제2 콘택 플러그(LP)의 본체부(LP1)는, 비트 라인 구조체(BLS)와 오버랩되는 면적이 제1 콘택 플러그(BC)와 오버랩되는 면적보다 클 수 있다. 제2 콘택 플러그(LP)의 본체부(LP1)의 평면 단면인 마름모 형상의 4 모서리 중 3개는 비트 라인 구조체(BLS)와 오버랩될 수 있다.
복수의 제2 콘택 플러그(LP)의 본체부(LP1)들은 육각 배열 구조를 가지도록 배치될 수 있다. 복수의 제2 콘택 플러그(LP)의 본체부(LP1)들은 제1 방향(x 방향)을 따라서 하나의 상기 비트 라인 구조체(BLS)의 양 측면을 번갈아 오버랩되도록 교번적으로 배치될 수 있다.
하나의 활성 영역(ACT)에 대응되는 2개의 제2 콘택 플러그(LP)의 본체부(LP1) 각각은, 하나의 활성 영역(ACT)와 오버랩되는 면적이 서로 다를 수 있다. 하나의 활성 영역(ACT)에 대응되는 2개의 제2 콘택 플러그(LP)의 본체부(LP1) 각각은, 서로 다른 비트 라인 구조체(BLS) 상에 배치될 수 있다. 하나의 활성 영역(ACT)에 대응되는 2개의 제2 콘택 플러그(LP)의 본체부(LP1) 각각은, 서로 인접하는 2개의 비트 라인 구조체(BLS) 상에 각각 배치될 수 있다. 하나의 활성 영역(ACT)에 대응되는 2개의 제2 콘택 플러그(LP)의 본체부(LP1) 각각은, 서로 다른 비트 라인 구조체(BLS) 각각의 동일한 방향의 측면에 오버랩되도록 배치될 수 있다.
하나의 활성 영역(ACT)에 대응되는 2개의 제2 콘택 플러그(LP)의 본체부(LP1) 각각은, 하나의 활성 영역(ACT)의 장축을 중심으로 양측면 중 동일한 하나의 측면과 오버랩될 수 있다.
하나의 활성 영역(ACT)에 대응되는 2개의 제2 콘택 플러그(LP)의 본체부(LP1)를 연결하는 연장선을 따르는 일직선 상에 있는 복수의 제2 콘택 플러그(LP)의 본체부(LP1)가 이루는 열은, 하나의 활성 영역(ACT)의 장축 방향과 다른 방향을 따라서 배치될 수 있다.
하나의 활성 영역(ACT)에 대응되는 2개의 제1 콘택 플러그(BC)는 하나의 활성 영역(ACT)의 중심에 대하여 대칭인 형상을 가지고, 하나의 활성 영역에 대응되는 2개의 제2 콘택 플러그(LP)는 하나의 활성 영역(ACT)의 중심에 대하여 비대칭인 형상을 가질 수 있다.
복수의 제2 콘택 플러그(LP)는 제1 방향(x 방향)에 수직인 제2 방향(y 방향)을 따라서 열을 이루며 배치되며, 하나의 열에 배치되는 제2 콘택 플러그(LP)들은 복수의 비트 라인 구조체(BLS) 각각의 동일한 방향의 측면 상에 오버랩되도록 배치될 수 있다.
복수의 스토리지 노드(ST)는 각각 제2 콘택 플러그(LP) 상에 육각 배열 구조를 가지도록 배치될 수 있다. 스토리지 노드(ST) 하면의 면적은 제2 콘택 플러그(LP)의 상면의 면적보다 클 수 있다.
도 1에 도시된 레이아웃 및 이후에 도시되는 레이아웃들에서 가장자리에 인접한 부분의 구성 요소들은 생략되거나, 절단된 형태로 도시될 수 있으나, 이는 도시의 편의를 위한 것일 뿐, 구성 요소들의 배치 및 형상이 이에 제한되는 것은 아니다.
도 2는 본 발명의 실시 예에 따른 반도체 소자의 일부 구성의 단면도로, 도 2는 도 1의 II-II'선을 따라서 절단한 단면도이다.
도 1 및 도 2를 함께 참조하면, 기판(110)에는 소자분리막(112)이 형성되며, 소자분리막(112)에 의해 기판(110)에 복수의 활성 영역(110A)이 정의된다. 복수의 활성 영역(110A)은 도 1에 예시한 활성 영역(ACT)과 같이 각각 단축 및 장축을 가지는 비교적 긴 아일랜드 형상을 가질 수 있다.
기판(110)은 예를 들면, 실리콘(Si, silicon)을 포함할 수 있다. 또는 기판(110)은 저머늄(Ge, germanium)과 같은 반도체 원소, 또는 SiC (silicon carbide), GaAs(gallium arsenide), InAs (indium arsenide), 및 InP (indium phosphide)와 같은 화합물 반도체를 포함할 수 있다. 또는 기판(110)은 SOI (silicon on insulator) 구조를 가질 수 있다. 예를 들면, 기판(110)은 BOX 층(buried oxide layer)을 포함할 수 있다. 기판(110)은 도전 영역, 예를 들면 불순물이 도핑된 웰 (well), 또는 불순물이 도핑된 구조물을 포함할 수 있다.
소자분리막(112)은 예를 들면, 실리콘 산화막, 실리콘 질화막, 실리콘 산화질화막 중 적어도 하나를 포함하는 물질로 이루어질 수 있다. 소자분리막(112)은 1종류의 절연막으로 이루어지는 단일층, 또는 2종류의 절연막으로 이루어지는 이중층, 또는 적어도 3종류의 절연막들의 조합으로 이루어지는 다중층으로 구성될 수 있다. 예를 들면, 소자분리막(112)은 2종류의 서로 다른 절연막으로 이루어질 수 있다. 예를 들면, 소자분리막(112)은 실리콘 산화막과 실리콘 질화막으로 이루어질 수 있다. 예를 들면, 소자분리막(112)은 실리콘 산화막, 실리콘 질화막 및 실리콘 산화막으로 이루어지는 삼중층으로 이루어질 수 있다.
소자분리막(112)을 형성한 후, 복수의 워드 라인(도 1의 WL)을 형성한다. 워드 라인(WL)에 대해서는 도 4b에서 자세히 설명하도록 한다.
복수의 활성 영역(116)의 상측 일부분에는 소스/드레인 영역을 형성할 수 있다. 상기 소스/드레인 영역을 형성하기 위하여, 기판(110)에 불순물 이온을 주입할 수 있다.
기판(110)상에는 복수의 개구가 형성되는 절연막 패턴(130)을 형성할 수 있다. 절연막 패턴(130)은 약 200 ∼ 400 Å의 두께를 가지도록 형성될 수 있다. 절연막 패턴(130)은 실리콘 산화물을 포함할 수 있다.
절연막 패턴(130)에 형성된 복수의 개구 내에 도전 물질을 채워 활성 영역(110A)에 전기적으로 연결 가능한 복수의 다이렉트 콘택(DC)을 형성한다.
절연막 패턴(130) 및 복수의 다이렉트 콘택(DC) 상에는 상호 평행하게 연장되는 복수의 비트 라인 구조체(160)를 형성한다. 비트 라인 구조체(160)는 비트 라인(140), 비트 라인(140)의 상면을 덮는 절연 캡핑층(152) 및 비트 라인(140)과 절연 캡핑층(152)의 측벽을 덮는 비트 라인 스페이서층(156)을 포함한다. 복수의 비트 라인(140)은 복수의 다이렉트 콘택(DC)과 전기적으로 연결될 수 있다.
일부 실시 예들에서, 비트 라인(140)은 불순물이 도핑된 반도체, 금속, 도전성 금속 질화물, 또는 금속 실리사이드 중에서 선택되는 적어도 하나의 물질을 포함할 수 있다. 다른 일부 실시 예들에서, 비트 라인(140)은 제1 도전층(142) 및 제2 도전층(144)의 적층 구조로 이루어질 수 있다. 제1 도전층(142)은 예를 들면, 도핑된 폴리실리콘으로 이루어질 수 있다. 제2 도전층(144)은 예를 들면, W, TiN과 같은 금속 또는 금속 질화물로 이루어질 수 있다. 제1 도전층(142)과 제2 도전층(144) 사이에는 예를 들면, 금속 실리사이드(도시 생략)가 더 형성될 수 있다.
절연 캐핑층(152)은 예를 들면, 실리콘 질화막으로 이루어질 수 있다. 절연 캐핑층(152)의 두께는 비트 라인(140)의 두께보다 더 클 수 있다.
비트 라인 스페이서층(156)은 예를 들면, 실리콘 산화막, 실리콘 질화막, 에어, 또는 이들의 조합으로 이루어질 수 있다. 본 예에서는 비트 라인 스페이서층(156)이 단일층으로 이루어진 경우를 도시하였으나, 본 발명의 기술적 사상은 이에 한정되지 않으며, 이중층 또는 삼중층으로 이루어질 수도 있다.
복수의 비트 라인 구조체(160)는 도 1에 예시한 비트 라인 구조체(BLS)와 같이 제1 방향(도 1의 x 방향)을 따라서 상호 평행하게 연장될 수 있다.
복수의 비트 라인 구조체(160) 각각의 사이에는 비트 라인 스페이서(156)에 의해 제2 방향(y 방향)의 폭이 한정되는 라인 형상의 공간이 남는다. 복수의 비트 라인 구조체(160) 각각의 사이의 공간을 채우며, 콘택홀(CH)을 한정하는 복수의 절연 패턴을 형성한다. 상기 복수의 절연 패턴은 도 1의 비트 라인 구조체(BLS) 사이의 공간에서 제1 콘택 플러그(BC)가 형성된 부분을 제외한 부분에 채우도록 형성된 절연 패턴(165)을 의미하고, 콘택홀(CH)은 도 1의 비트 라인 구조체(BLS) 사이의 공간에서 제1 콘택 플러그(BC)가 형성된 부분에 대응하는 공간이다.
콘택홀(CH)은 복수의 비트 라인 구조체(160) 각각의 사이 공간을 통하여 활성 영역(110A)까지 연장되어, 활성 영역(110A)을 노출시킬 수 있다.
제1 콘택 플러그(BC)를 형성하기 위하여 콘택홀(CH)을 도전 물질로 채울 수 있다. 상기 도전 물질은 예를 들면, 도핑된 폴리실리콘으로 이루어질 수 있다. 또는 상기 도전 물질은 콘택홀(CH)의 내벽을 덮는 배리어막(도시 생략)과 상기 배리어막 위에서 콘택홀(CH)을 채우는 도전층(도시 생략)을 포함할 수 있다. 여기서, 상기 배리어막은 Ti/TiN 적층 구조로 이루어지고, 상기 도전층은 도핑된 폴리실리콘, 금속, 금속 실리사이드, 도전성 금속 질화물, 또는 이들의 조합으로 이루어질 수 있다. 콘택홀(CH)의 상측 일부분을 채우는 상기 도전 물질의 일부분을 제거하여, 콘택홀(CH)의 하측 일부분을 채우며 활성 영역(110A)과 전기적으로 연결되는 제1 콘택 플러그(BC)를 형성한다. 제1 콘택 플러그(BC)와 활성 영역(110A) 사이에는 예를 들면, 금속 실리사이드(도시 생략)가 더 형성될 수 있다.
이후, 복수의 제1 콘택 플러그(BC) 각각과 전기적으로 연결되며, 비트 라인 구조체(160) 상에 배치되는 복수의 제2 콘택 플러그(LP)를 형성한다. 복수의 제2 콘택 플러그(LP) 각각은 비트 라인 구조체(160) 상면 상에 배치되는 부분인 본체부(LP1) 및 본체부(LP1)로부터 콘택홀(CH) 내로 연장되어 제1 콘택 플러그(BC) 상을 덮는 연장부(LP2)로 이루어질 수 있다. 제2 콘택 플러그(LP)의 본체부(LP1)는 도 1에 보인 것과 같이 평면 단면이 마름모 형상일 수 있다. 제2 콘택 플러그(LP)의 본체부(LP1)는 제조 과정에서 모서리가 일부 제거되어, 도 1에 보인 것과 같이 평면 단면이 모서리가 진 마름모 형상일 수 있다.
다른 일부 실시 예들에서, 제1 콘택 플러그(BC)와 제2 콘택 플러그(LP) 사이에는 금속 실리사이드막(도시 생략)이 배치될 수 있다.
제2 콘택 플러그(LP)는 비트 라인 구조체(160) 및 제1 콘택 플러그(BC)를 덮는 도전성 배리어막(212A) 및 도전성 배리어막(212A) 상을 덮는 플러그 도전층(214A)으로 이루어질 수 있다. 도전성 배리어막(212A)은 예를 들면, Ti/TiN의 적층 구조로 이루어질 수 있다. 플러그 도전층(214A)은 예를 들면, 도핑된 폴리실리콘, 금속, 금속 실리사이드, 도전성 금속 질화물, 또는 이들의 조합으로 이루어질 수 있다.
즉, 제2 콘택 플러그(LP)는 물질 구성을 기준으로는 도전성 배리어막(212A) 및 플러그 도전층(214A)으로 이루어질 수 있고, 형성된 위치를 기준으로는 본체부(LP1) 및 연장부(LP2)로 이루어질 수 있다.
하나의 제2 콘택 플러그(LP)는 콘택홀(CH) 내에서 서로 마주보는 2개의 비트 라인 구조체(160) 중 하나의 비트 라인 구조체(160)의 상면 상에 배치되는 본체부(LP1) 및 본체부(LP1)로부터 콘택홀(CH) 내로 연장되면서 하나의 비트 라인 구조체(160)의 비트 라인 스페이서층(156)을 덮는 연장부(LP2)로 이루어질 수 있다.
연장부(LP2)는 콘택홀(CH) 중 콘택 플러그(BC)가 채우고 있지 않은 상측 공간의 일부분만을 채울 수 있다. 연장부(LP2)는 콘택홀(CH) 내에서 대향하는 2개의 비트 라인 스페이서층(156) 중 하나의 비트 라인 스페이서층(156)의 최상측으로부터 제1 콘택 플러그(BC)까지 연장되고, 제1 콘택 플러그(BC) 상을 통하여 연장되어 다른 하나의 비트 라인 스페이서층(156) 중 최상측보다 낮은 위치까지 연장될 수 있다. 따라서 서로 인접하는 2개의 제2 콘택 플러그(LP)는 서로 분리될 수 있으며, 서로 다른 제1 콘택 플러그(BC)와 전기적으로 연결될 수 있다. 즉, 연장부(LP2)에 의하여 채워지지 않은 콘택홀(CH)의 부분에 의하여, 서로 인접하는 2개의 제2 콘택 플러그(LP)는 서로 분리될 수 있다.
복수의 제2 콘택 플러그(LP) 상에는 복수의 커패시터 하부 전극(400)이 형성될 수 있다. 복수의 커패시터 하부 전극(400)은 도 1에 예시한 스토리지 노드(ST)와 같이 육각 배열 구조를 가지도록 배치될 수 있다. 복수의 커패시터 하부 전극(400) 하면의 면적은 제2 콘택 플러그(LP)의 상면의 면적보다 클 수 있다. 커패시터 하부 전극(400)은 제2 콘택 플러그(LP) 및 제1 콘택 플러그(BC)를 통하여 활성 영역(110A)과 전기적으로 연결될 수 있다.
도 2에는 커패시터 하부 전극(400)이 실린더 형상인 것으로 도시되었으나, 이에 한정되지 않으며, 커패시터 하부 전극(400)은 필라(pillar) 형상 등 알려진 다양한 커패시터 하부 전극의 형상이 모두 적용될 수 있다. 커패시터 하부 전극(400) 상에는 커패시터 유전막(도시 생략) 및 커패시터 상부 전극(도시 생략)이 순차적으로 형성되어, 커패시터를 구성할 수 있다.
도 3 내지 도 14b는 본 발명의 실시 예에 따른 반도체 소자의 제조 방법을 단계적으로 나타내는 개략적인 레이아웃들 및 단면도들이다. 도 3 내지 도 14b에 대한 설명 중, 도 1 및 도 2에서 설명한 내용과 중복되는 내용은 생략될 수 있다.
도 3은 본 발명의 실시 예에 따른 반도체 소자의 제조 방법에서 제1 콘택 플러그를 형성한 단계를 나타내는 개략적인 레이아웃이다.
도 4a 및 도 4b는 본 발명의 실시 예에 따른 반도체 소자의 제조 방법에서 제1 콘택 플러그를 형성한 단계에서 일부 구성을 나타내는 단면도로, 도 4a 및 도 4b는 각각 도 3의 IVa-IVa'선 및 IVb-IVb'선을 따라서 절단한 단면도이다.
도 3 내지 도 4b를 함께 참조하면, 기판(110)에는 소자분리막(112)을 형성하여, 소자분리막(112)에 의해 기판(110)에 복수의 활성 영역(110A)이 정의된다.
기판(110)에 복수의 워드 라인 트렌치(118)를 형성한다. 상기 복수의 워드 라인 트렌치(118)는 상호 평행하게 연장되며, 각각 복수의 활성 영역(110A)을 가로지르는 라인 형상을 가질 수 있다.
복수의 워드 라인 트렌치(118)가 형성된 결과물을 세정한 후, 복수의 워드 라인 트렌치(118)의 내부에 복수의 게이트 유전막(120), 복수의 워드 라인(122), 및 복수의 매몰 절연막(124)을 차례로 형성한다.
복수의 워드 라인(122)는 도 3에 예시한 워드 라인(WL)와 같이 제2 방향(도 3의 y 방향)을 따라서 상호 평행하게 연장될 수 있다.
일부 실시 예들에서, 워드 라인(122)을 형성한 후, 워드 라인(122)의 양측에서 기판(110)에 불순물 이온을 주입하여 복수의 활성 영역(110A)의 상측 일부분에 소스/드레인 영역을 형성할 수 있다. 다른 일부 실시 예들에서, 복수의 워드 라인(122)을 형성하기 전에 소스/드레인 영역을 형성하기 위한 불순물 이온 주입 공정이 수행될 수 있다.
복수의 워드 라인(122) 각각의 상면은 기판(110)의 상면보다 낮은 레벨에 위치된다. 복수의 워드 라인(122)의 저면은 요철 형상을 가질 수 있으며, 복수의 활성 영역(110A)에는 새들 핀 구조의 트랜지스터 (saddle FINFET)가 형성될 수 있다. 일부 실시 예들에서, 복수의 워드 라인(122)은 Ti, TiN, Ta, TaN, W, WN, TiSiN, 또는 WSiN 중에서 선택되는 적어도 하나의 물질로 이루어진다.
게이트 유전막(120)은 실리콘 산화막, 실리콘 질화막, 실리콘 산화질화막, ONO (oxide/nitride/oxide), 또는 실리콘 산화막보다 높은 유전 상수를 가지는 고유전막 (high-k dielectric film) 중에서 선택되는 적어도 하나로 이루어질 수 있다. 예를 들면, 게이트 유전막(120)은 약 10 내지 25의 유전 상수를 가질 수 있다. 일부 실시 예들에서, 게이트 유전막(120)은 하프늄 산화물(HfO), 하프늄 실리케이트(HfSiO), 하프늄 산화 질화물(HfON), 하프늄 실리콘 산화 질화물(HfSiON), 란타늄 산화물(LaO), 란타늄 알루미늄 산화물(LaAlO), 지르코늄 산화물(ZrO), 지르코늄 실리케이트(ZrSiO), 지르코늄 산화 질화물(ZrON), 지르코늄 실리콘 산화 질화물(ZrSiON), 탄탈륨 산화물(TaO), 티타늄 산화물(TiO), 바륨 스트론튬 티타늄 산화물(BaSrTiO), 바륨 티타늄 산화물(BaTiO), 스트론튬 티타늄 산화물(SrTiO), 이트륨 산화물(YO), 알루미늄 산화물(AlO), 또는 납 스칸듐 탄탈륨 산화물(PbScTaO) 중에서 선택되는 적어도 하나의 물질로 이루어진다. 예를 들면, 게이트 유전막(120)은 HfO2, Al2O3, HfAlO3, Ta2O3, 또는 TiO2 로 이루어질 수 있다.
복수의 매몰 절연막(124)의 상면은 기판(110)의 상면과 대략 동일 레벨에 위치될 수 있다. 매몰 절연막(124)은 실리콘 산화막, 실리콘 질화막, 실리콘 산화질화막, 또는 이들의 조합으로 이루어질 수 있다.
워드 라인(122)과 매몰 절연막(124)을 형성한 후, 기판(110)상에는 복수의 개구가 형성되는 절연막 패턴(130)을 형성할 수 있다. 절연막 패턴(130)은 약 200 ∼ 400 Å의 두께를 가지도록 형성될 수 있다. 절연막 패턴(130)은 실리콘 산화물을 포함할 수 있다. 예를 들면, 절연막 패턴(130)은 TEOS (tetraethylorthosilicate), HDP (high density plasma), 또는 BPSG (boro-phospho silicate glass)로 이루어질 수 있다.
절연막 패턴(130)에 형성된 상기 복수의 개구 내에 도전 물질을 채워 활성 영역(110A)에 전기적으로 연결 가능한 복수의 다이렉트 콘택(DC)을 형성한다. 복수의 개구가 형성된 절연막 패턴(130)을 형성하는 과정에서 상기 복수의 개구로 노출되는 기판(110)의 일부분을 함께 제거할 수 있으며, 복수의 다이렉트 콘택(DC)은 기판(110) 내로 연장될 수 있다. 활성 영역(116) 중 다이렉트 콘택(DC)과 접하는 부분은 소스 영역일 수 있다.
절연막 패턴(130) 및 복수의 다이렉트 콘택(DC) 상에는 상호 평행하게 연장되는 복수의 비트 라인 구조체(160)를 형성한다. 비트 라인 구조체(160)는 비트 라인(140), 비트 라인(140)의 상면을 덮는 절연 캡핑층(152) 및 비트 라인(140)과 절연 캡핑층(152)의 측벽을 덮는 비트 라인 스페이서층(156)을 포함한다. 복수의 비트 라인(140)은 복수의 다이렉트 콘택(DC)과 전기적으로 연결될 수 있다.
일부 실시 예들에서, 비트 라인(140)은 불순물이 도핑된 반도체, 금속, 도전성 금속 질화물, 또는 금속 실리사이드 중에서 선택되는 적어도 하나의 물질을 포함할 수 있다. 다른 일부 실시 예들에서, 비트 라인(140)은 제1 도전층(142) 및 제2 도전층(144)의 적층 구조로 이루어질 수 있다. 제1 도전층(142)은 예를 들면, 도핑된 폴리실리콘으로 이루어질 수 있다. 제2 도전층(144)은 예를 들면, W, TiN과 같은 금속 또는 금속 질화물로 이루어질 수 있다. 제1 도전층(142)과 제2 도전층(144) 사이에는 예를 들면, 금속 실리사이드(도시 생략)가 더 형성될 수 있다.
복수의 다이렉트 콘택(DC)은 제1 도전층(142)과 함께 형성되는 제1 도전층(142)의 일부분일 수 있다. 예를 들면, 제1 도전층(142)을 형성하기 위한 도전층 중 상기 복수의 개구 내에 채워지는 도전 물질이 복수의 다이렉트 콘택(DC)에 해당할 수 있다. 일부 실시 예들에서, 복수의 다이렉트 콘택(DC)과 제1 도전층(142)은 별도로 형성될 수 있다. 예를 들면, 복수의 다이렉트 콘택(DC)을 형성한 후에 별도로 제1 도전층(142)을 형성할 수 있다.
절연 캐핑층(152)은 예를 들면, 실리콘 질화막으로 이루어질 수 있다. 절연 캐핑층(152)의 두께는 비트 라인(140)의 두께보다 더 클 수 있다.
비트 라인 스페이서층(156)은 예를 들면, 실리콘 산화막, 실리콘 질화막, 에어, 또는 이들의 조합으로 이루어질 수 있다. 본 예에서는 비트 라인 스페이서층(156)이 단일층으로 이루어진 경우를 도시하였으나, 본 발명의 기술적 사상은 이에 한정되지 않으며, 이중층 또는 삼중층으로 이루어질 수도 있다.
일부 실시 예들에서, 복수의 비트 라인 구조체(160)를 형성하기 위하여, 먼저 절연막 패턴(130) 위에 비트 라인 형성용 도전층과, 상기 비트 라인 형성용 도전층을 덮는 절연층을 형성한다. 상기 절연층의 두께는 상기 비트 라인 형성용 도전층의 두께보다 더 클 수 있다. 상기 절연층을 패터닝하여 복수의 절연 캡핑층(152)를 형성한 후, 복수의 절연 캡핑층(152)을 식각 마스크로 이용하여 비트 라인 형성용 도전층을 식각하여, 복수의 비트 라인(140)을 형성한다. 복수의 비트 라인(140)은 도 3에 예시한 비트 라인(BL)와 같이 제1 방향(도 3의 x 방향)을 따라서 상호 평행하게 연장될 수 있다.
이후, 복수의 비트라인(140) 및 복수의 절연 캡핑층(152)의 측벽을 덮는 복수의 비트 라인 스페이서층(156)을 형성하여, 복수의 비트 라인 구조체(160)를 형성한다.
복수의 비트 라인 구조체(160) 각각의 사이의 공간에는 콘택홀(CH)을 한정하는 복수의 절연 패턴(165)를 형성한다. 일부 실시 예들에서, 복수의 절연 패턴(165)은 질화막, 산화막, 또는 이들의 조합으로 이루어질 수 있다. 일부 실시 예들에서, 복수의 절연 패턴(165)를 형성하기 위하여 먼저 복수의 비트 라인 구조체(160) 각각의 사이의 공간을 채우는 절연막을 형성한 후, 에치백 (etchback) 또는 CMP (chemical mechanical polishing) 공정을 이용하여 상기 절연막을 에치백하여 복수의 비트 라인 구조체(160)의 상면을 노출시키고, 상기 공간 내에 상기 절연막이 남도록 할 수 있다. 이후, 소정 형상의 마스크 패턴(도시 생략)을 형성한 후, 상기 마스크 패턴을 식각 마스크로 이용하여 상기 절연막의 일부를 제거하여 복수의 콘택홀(CH)을 한정하는 복수의 절연 패턴(165)을 형성할 수 있다. 그 후, 상기 마스크 패턴을 제거한다.
복수의 절연 패턴(165)이 형성된 후 복수의 콘택홀(CH)의 저면을 통하여 기판(110)의 일부를 식각하여, 복수의 콘택홀(CH) 각각의 저면에서 기판(110)을 노출시킨다. 일부 실시 예에서, 복수의 절연 패턴(165)이 형성된 후 복수의 콘택홀(CH)의 저면에 비트 라인 스페이서층(156)과 함께 형성된 물질층 및/또는 절연막 패턴(130)이 잔류하는 경우, 복수의 콘택홀(CH)의 저면을 통하여 상기 물질층 및/또는 절연막 패턴(130)의 일부를 식각한 후, 기판(110)의 일부를 식각할 수 있다.
일부 실시 예에서, 복수의 콘택홀(CH) 각각의 저면에서 노출되는 기판(110)의 표면에는 금속 실리사이드막(도시 생략)을 형성할 수 있다. 예를 들면, 금속 실리사이드막은 코발트 실리사이드로 이루어질 수 있다. 그러나, 본 발명의 기술적 사상에 의하면, 상기 금속 실리사이드막은 상기 예시된 바에 한정되는 것은 아니며, 다양한 종류의 금속 실리사이드 중에서 선택되는 물질로 이루어질 수 있다.
이후 복수의 콘택홀(CH)을 채우면서 복수의 비트 라인 구조체(160)를 덮는 콘택 형성용 도전층을 형성한다. 일부 실시 예들에서, 상기 콘택 형성용 도전층은 도핑된 폴리실리콘으로 이루어질 수 있다. 다른 일부 실시 예들에서, 상기 콘택 형성용 도전층은 복수의 콘택홀(CH)의 내벽을 덮는 배리어막(도시 생략)과 상기 배리어막 위에서 복수의 콘택홀(CH)을 채우는 도전층(도시 생략)을 포함할 수 있다. 여기서, 상기 배리어막은 Ti/TiN 적층 구조로 이루어지고, 상기 도전층은 도핑된 폴리실리콘, 금속, 금속 실리사이드, 도전성 금속 질화물, 또는 이들의 조합으로 이루어질 수 있다.
이후, 상기 콘택 형성용 도전층의 일부분을 제거하여, 비트 라인 구조체(160)의 상면을 노출시키고, 콘택홀(CH)의 상측 일부분에 공간을 형성하여 제1 콘택 플러그(BC)를 형성한다.
복수의 제1 콘택 플러그(BC)는 복수의 콘택홀(CH) 내에서 수직 방향, 즉 기판(110)의 주면에 대하여 수직인 방향(z 방향)으로 연장되며, 비트 라인 구조체(160)의 상면보다 낮은 레벨의 상면을 가질 수 있다. 즉, 복수의 제1 콘택 플러그(BC)는 복수의 콘택홀(CH)의 하측 일부분을 채울 수 있다. 제1 콘택 플러그(BC)는 콘택홀(CH)의 크기에 의해 한정되는 제1 크기의 수평 단면적을 가질 수 있다.
도 3 내지 도 4b을 통하여 소자분리막(112), 활성 영역(110A), 워드 라인 트렌치(118), 게이트 유전막(120), 워드 라인(122), 매몰 절연막(124), 절연막 패턴(130), 다이렉트 콘택(DC), 비트 라인 구조체(160), 절연 패턴(165), 콘택홀(CH) 및 제1 콘택 플러그(BC)의 제조 방법을 설명하였으나, 본 발명의 기술적 사상은 이에 한정되지 않으며, 비트 라인 구조체(160)의 상면보다 낮은 레벨의 상면을 가지는 제1 콘택 플러그(BC)를 형성할 수 있는 변형되거나 다른 제조 방법들을 적용하는 것 또한 가능하다.
도 5는 본 발명의 실시 예에 따른 반도체 소자의 제조 방법에서 도전 물질층을 형성한 단계를 나타내는 개략적인 레이아웃이다.
도 6a 및 도 6b는 본 발명의 실시 예에 따른 반도체 소자의 제조 방법에서 도전 물질층을 형성한 단계에서 일부 구성을 나타내는 단면도로, 도 6a 및 도 6b는 각각 도 5의 VIa-VIa'선 및 VIb-VIb'선을 따라서 절단한 단면도이다.
도 5 내지 도 6b를 참조하면, 복수의 콘택홀(CH)을 채우면서 복수의 비트 라인 구조체(160)를 덮는 도전 물질층(210)을 형성한다. 일부 실시 예에서, 도전 물질층(210)은 복수의 콘택홀(CH)의 내벽 및 복수의 비트 라인 구조체(160)를 덮는 배리어층(212) 및 배리어층(212) 위에서 콘택홀(CH)을 채우는 랜딩 플러그 형성용 도전층(214)을 포함할 수 있다. 여기서, 배리어층(212)은 Ti/TiN 적층 구조로 이루어지고, 랜딩 플러그 형성용 도전층(214)은 도핑된 폴리실리콘, 금속, 금속 실리사이드, 도전성 금속 질화물, 또는 이들의 조합으로 이루어질 수 있다. 예를 들면, 랜딩 플러그 형성용 도전층(214)은 W과 같은 금속으로 이루어질 수 있다.
도 7a 및 도 7b는 본 발명의 실시 예에 따른 반도체 소자의 제조 방법에서 제1 라인 패턴을 형성한 단계를 나타내는 개략적인 레이아웃이다. 구체적으로 도 7b는 도 7a 중 일부 구성을 생략하고 도시한 개략적인 레이아웃이다.
도 8a 및 도 8b는 본 발명의 실시 예에 따른 반도체 소자의 제조 방법에서 제1 라인 패턴을 형성한 단계에서 일부 구성을 나타내는 단면도로, 도 8a 및 도 8b는 각각 도 7a의 VIIIa-VIIIa'선 및 VIIIb-VIIIb'선을 따라서 절단한 단면도이다.
도 7a 내지 도 8b를 함께 참조하면, 도전 물질층(210) 상에 비트 라인 구조체(BLS)의 연장 방향, 즉 제1 방향(x 방향)과 사선을 이루며 연장되는 복수의 제1 라인 패턴(310)을 형성한다. 복수의 제1 라인 패턴(310)은 제1 방향(x 방향)과 사선을 이루며 상호 평행하게 연장되어 있다. 복수의 제1 라인 패턴(310)은 서로 등간격으로 배치될 수 있다.
복수의 제1 라인 패턴(310)은 하나의 제1 라인 패턴(310)의 폭과 인접하는 제1 라인 패턴(310)들 사이의 하나의 스페이스의 폭의 합이 제1 피치(P1)를 가질 수 있다. 복수의 제1 라인 패턴(310)은 제1 피치(P1)의 배수의 피치(P1a)를 가지도록 포토리소그래피 공정에 의하여 형성된 모패턴(도시 생략)으로부터 더블 패터닝 공정(Double Patternning Technology, DPT)을 거쳐 얻어질 수 있다.
일부 실시 예에서, 복수의 제1 라인 패턴(310)은 자기 정렬 이중 패터닝(self aligned double patterning : SADP) 방식으로 형성될 수 있다. 일부 실시 예에서, 복수의 제1 라인 패턴(310)은 자기 정렬 반전 패터닝(self aligned reverse patterning : SARP) 방식으로 형성될 수 있다.
여기에서, 자기 정렬 이중 패터닝 방식은, 포토리소그래피 공정에 의하여 형성된 모패턴 및 상기 모패턴의 측벽에 형성된 스페이서들 사이에 자기 정렬로 형성된 형성된 자패턴을 식각 마스크로 하여, 제1 라인 패턴(310)을 형성하는 것을 의미하고, 자기 정렬 반전 패터닝 방식은 포토리소그래피 공정에 의하여 형성된 모패턴의 측벽에 형성된 스페이서들을 식각 마스크로 하여, 제1 라인 패턴(310)을 형성하는 것을 의미한다.
제1 라인 패턴(310)은 예를 들면, 폴리실리콘, 산화물, 질화물, 산질화물 또는 카본계막 등으로 이루어질 수 있다. 상기 카본계막은 예를 들면, ACL(amorphous carbon layer) 또는 C-SOH(Carbon based spin-on hardmask)막으로 이루어질 수 있다.
그러나 본 발명의 기술적 사상은 이에 한정되지 않으며, 복수의 제1 라인 패턴(310)은 DPT 공정을 거쳐 얻어지거나, 제1 피치(P1)의 4배수의 피치를 가지도록 포토리소그래피 공정에 의하여 형성된 모패턴으로부터 QPT(Quadruple Pattern Technology) 공정을 거쳐 얻어지는 등, 제1 피치(P1)의 2의 배수의 피치를 가지도록 포토리소그래피 공정에 의하여 형성된 모패턴을 이용하는 공정을 거쳐 얻어질 수 있다.
도 7b를 참조하면, 복수의 활성 영역(ACT) 각각은 제1 방향(x 방향)에 대한 사선 방향으로 연장되는 장축을 가질 수 있다. 활성 영역(ACT)의 장축은 제1 방향(x 방향)에 대하여 제1 각도(θ1)를 가질 수 있다. 여기서, 제1 각도(θ1)는 활성 영역(ACT)의 장축과 제1 방향(x 방향)이 이루는 예각을 의미한다.
복수의 제1 라인 패턴(310) 각각은 제1 방향(x 방향)에 대하여 제2 각도(θ2)를 가지고 연장될 수 있다. 여기서, 제2 각도(θ2)는 제1 라인 패턴(310)의 연장 방향과 제1 방향(x 방향)이 이루는 예각을 의미한다.
복수의 제1 라인 패턴(310)은 제2 각도(θ2)가 제1 각도(θ1)보다 크도록 제1 방향(x 방향)에 대하여 사선 방향으로 연장될 수 있다. 즉, 제1 각도(θ1)는 0°보다 크고 제2 각도(θ2)보다 작을 수 있다.
도 9a 내지 도 9c는 본 발명의 실시 예에 따른 반도체 소자의 제조 방법에서 제2 라인 패턴을 형성한 단계를 나타내는 개략적인 레이아웃이다. 구체적으로 도 9b 및 도 9c는 도 9a 중 일부 구성을 생략하고 도시한 개략적인 레이아웃이다.
도 10a 및 도 10b는 본 발명의 실시 예에 따른 반도체 소자의 제조 방법에서 제2 라인 패턴을 형성한 단계에서 일부 구성을 나타내는 단면도로, 도 10a 및 도 10b는 각각 도 9a의 Xa-Xa'선 및 Xb-Xb'선을 따라서 절단한 단면도이다.
도 9a 내지 도 10b를 함께 참조하면, 복수의 제1 라인 패턴(310)이 형성된 도전 물질층(210) 상에 비트 라인 구조체(BLS)의 연장 방향, 즉 제1 방향(x 방향)과 사선을 이루며 연장되고, 복수의 제1 라인 패턴(310)과 교차하는 복수의 제2 라인 패턴(320)을 형성한다. 복수의 제2 라인 패턴(310)은 제1 방향(x 방향)과 사선을 이루며 상호 평행하게 연장되어 있다. 복수의 제2 라인 패턴(320)은 서로 등간격으로 배치될 수 있다.
복수의 제2 라인 패턴(310)은 제2 피치(P2)를 가질 수 있다. 복수의 제2 라인 패턴(320)은 제2 피치(P2)의 배수의 피치(P2a)를 가지도록 포토리소그래피 공정에 의하여 형성된 모패턴(도시 생략)으로부터 더블 패터닝 공정(Double Patternning Technology, DPT)을 거쳐 얻어질 수 있다.
일부 실시 예에서, 복수의 제2 라인 패턴(320)은 자기 정렬 이중 패터닝(self aligned double patterning : SADP) 방식으로 형성될 수 있다. 일부 실시 예에서, 복수의 제2 라인 패턴(320)은 자기 정렬 반전 패터닝(self aligned reverse patterning : SARP) 방식으로 형성될 수 있다. 제2 라인 패턴(320)은 예를 들면, 폴리실리콘, 산화물, 질화물, 산질화물 또는 카본계막 등으로 이루어질 수 있다.
그러나 본 발명의 기술적 사상은 이에 한정되지 않으며, 복수의 제2 라인 패턴(320)은 DPT 공정을 거쳐 얻어지거나, 제2 피치(P2)의 4배수의 피치를 가지도록 포토리소그래피 공정에 의하여 형성된 모패턴으로부터 QPT(Quadruple Pattern Technology) 공정을 거쳐 얻어지는 등, 제2 피치(P2)의 2의 배수의 피치를 가지도록 포토리소그래피 공정에 의하여 형성된 모패턴을 이용하는 공정을 거쳐 얻어질 수 있다.
도 9b를 참조하면, 활성 영역(ACT)의 장축은 제1 방향(x 방향)에 대하여 제1 각도(θ1)를 가질 수 있다. 복수의 제2 라인 패턴(320) 각각은 제1 방향(x 방향)에 대하여 제3 각도(θ3)를 가지고 연장될 수 있다. 여기서, 제3 각도(θ3)는 제2 라인 패턴(320)의 연장 방향과 제1 방향(x 방향)이 이루는 예각을 의미한다.
복수의 제2 라인 패턴(320)은 제3 각도(θ3)가 제1 각도(θ1)보다 크도록 제1 방향(x 방향)에 대하여 사선 방향으로 연장될 수 있다. 즉, 제1 각도(θ1)는 0°보다 크고 제3 각도(θ3)보다 작을 수 있다.
도 9c를 참조하면, 복수의 제1 라인 패턴(310)과 복수의 제2 라인 패턴(320)은 서로 교차하도록 배치될 수 있다. 복수의 제1 라인 패턴(310) 및 복수의 제2 라인 패턴(320)은 각각 제1 방향(x 방향)에 대하여 동일한 각도를 가지고 연장되는 사선을 이룰 수 있다. 즉, 복수의 제1 라인 패턴(310) 및 복수의 제2 라인 패턴(320)은 각각 제1 방향(x 방향)에 대하여 제2 각도(θ2) 및 제3 각도(θ3)를 가지고 연장될 수 있으며, 제2 각도(θ2)와 제3 각도(θ3)는 서로 동일한 각도일 수 있다.
도 9b 및 도 9c를 함께 참조하면, 제1 각도(θ1)는 0°보다 크고 제2 각도(θ2) 및 제3 각도(θ3)보다 작을 수 있다.
다시 도 9c를 참조하면, 복수의 제2 라인 패턴(320)에 의하여 교차되는 복수의 제1 라인 패턴(310)의 부분들은 기판(도 10a 및 도 10b의 110)의 주면에 대하여 육각 배열 구조로 배치될 수 있다. 복수의 제2 라인 패턴(320)에 의하여 교차되는 복수의 제1 라인 패턴(310)의 부분들은 평면 단면이 마름모 형상일 수 있다.
제2 라인 패턴(320)에 의하여 교차되는 제1 라인 패턴(310)의 부분이 비트 라인 구조체(BLS)의 일부분 및 콘택홀(CH)의 일부분과 기판(도 10a 및 도 10b의 110)의 주면에 대하여 수직 방향으로 오버랩되도록, 복수의 제1 라인 패턴(310)과 복수의 제2 라인 패턴(320)을 형성할 수 있다.
제1 라인 패턴(310) 사이의 공간인 제1 스페이스(310S)와 제2 라인 패턴(320) 사이의 공간인 제2 스페이스(320S)가 교차하는 공간의 적어도 일부분은 제1 콘택 플러그(BC)과 기판(도 10a 및 도 10b의 110)의 주면에 대하여 수직 방향으로 오버랩되도록, 복수의 제1 라인 패턴(310)과 복수의 제2 라인 패턴(320)을 형성할 수 있다. 이후에, 제1 스페이스(310S)과 제2 스페이스(320S)가 교체하는 공간을 통하여 제2 콘택 플러그(도 1의 LP)를 형성하는 과정에서, 제2 콘택 플러그(LP)들 사이의 분리가 동시에 이루어질 수 있다.
즉, 제1 콘택 플러그(BC)는, 제2 라인 패턴(320)에 의하여 교차되는 제1 라인 패턴(310)의 부분의 일부분, 및 제1 스페이스(310S)와 제2 스페이스(320S)가 교차하는 공간의 일부분 각각과 기판(도 10a 및 도 10b의 110)의 주면에 대하여 수직 방향으로 오버랩될 수 있다.
도 11a 및 도 11b는 본 발명의 실시 예에 따른 반도체 소자의 제조 방법에서 도전 물질층을 식각하는 과정을 나타내는 단면도로, 도 11a 및 도 11b는 각각 도 9a의 Xa-Xa'선 및 Xb-Xb'선에 대응하는 위치를 따라서 절단한 단면도이다.
도 9a 내지 도 10b와, 도 11a 및 도 11b를 함께 참조하면, 복수의 제1 라인 패턴(310) 및 복수의 제2 라인 패턴(320)을 식각 마스크로 도전 물질층(210)을 식각한다.
도전 물질층(210)을 식각하는 과정에서, 제1 라인 패턴(310) 및 제2 라인 패턴(320) 각각의 상면이 노출되는 부분도 함께 제거될 수 있다. 이때, 복수의 제1 라인 패턴(310) 및 복수의 제2 라인 패턴(320)의 식각 속도가 도전 물질층(210)의 식각 속도보다 느린 식각 공정을 사용하거나, 복수의 제1 라인 패턴(310) 및 복수의 제2 라인 패턴(320)의 두께를 도전 물질층(210)의 두께보다 크게 형성하여, 복수의 제1 라인 패턴(310) 및 복수의 제2 라인 패턴(320)이 식각 마스크로 기능을 수행할 수 있도록 할 수 있다.
복수의 제2 라인 패턴(320)이 복수의 제1 라인 패턴(310) 상에 형성되므로, 복수의 제2 라인 패턴(320)의 상면은 모두 노출되므로, 도전 물질층(210)을 식각하여 제거하는 과정에서, 복수의 제2 라인 패턴(320)도 함께 제거될 수 있다. 복수의 제2 라인 패턴(320)이 모두 제거될 때까지는, 제1 스페이스(310S)와 제2 스페이스(320S)가 교차하는 공간에 의하여 노출되는 도전 물질층(210)의 부분들이 식각될 수 있다. 복수의 제2 라인 패턴(320)이 모두 제거되도, 복수의 제2 라인 패턴(320)에 의하여 교차되는 복수의 제1 라인 패턴(310)의 부분들은 제거되지 않고 잔류할 수 있다. 이때, 복수의 제2 라인 패턴(320)에 의하여 교차되지 않는 복수의 제1 라인 패턴(310)의 부분들도 모두 제거될 수 있다.
이후, 복수의 제2 라인 패턴(320)에 의하여 교차되는 복수의 제1 라인 패턴(310)의 부분들(즉, 도 11a도 도시된 310)을 식각 마스크로 사용하여, 도전 물질층(210)을 계속 식각한다. 복수의 제2 라인 패턴(320)에 의하여 교차되는 복수의 제1 라인 패턴(310)의 부분들이 식각 마스크로 기능을 수행할 수 있도록, 복수의 제2 라인 패턴(320)에 의하여 교차되는 복수의 제1 라인 패턴(310)의 부분들의 적어도 일부분이 잔류할 때까지 도전 물질층(210)을 식각할 수 있다.
이 과정에서, 복수의 제2 라인 패턴(320)에 의하여 교차되지 않는 복수의 제1 라인 패턴(310)의 부분들이 제거되어 노출되는 도전 물질층(210) 비트 라인 구조체(160)의 상면 상에 배치되는 부분들은 모두 제거될 수 있다.
도 12는 본 발명의 실시 예에 따른 반도체 소자의 제조 방법에서 제2 콘택 플러그를 형성한 단계를 나타내는 개략적인 레이아웃이다.
도 13a 및 도 13b는 본 발명의 실시 예에 따른 반도체 소자의 제조 방법에서 제2 콘택 플러그를 형성한 단계에서 일부 구성을 나타내는 단면도로, 도 13a 및 도 13b는 각각 도 12의 XIIIa-XIIIa'선 및 XIIIb-XIIIb'선을 따라서 절단한 단면도이다.
도 12 내지 도 13b를 함께 참조하면, 도전 물질층(도 11a의 210)에 대한 식각 공정을 통하여 제2 콘택 플러그(LP)를 형성한다. 제2 콘택 플러그(LP)를 형성한 후 제2 콘택 플러그(LP) 상에 잔류하는 제1 라인 패턴(도 11a의 310)의 부분들은 제거할 수 있다. 제2 콘택 플러그(LP)를 형성하기 위한 도전 물질층(도 11a의 210)에 대한 식각 공정은 제1 콘택 플러그(BC)가 노출되지 않을 때까지 수행될 수 있다. 따라서, 제2 콘택 플러그(LP)는 제1 콘택 플러그(BC)의 상면을 모두 덮을 수 있다.
제2 콘택 플러그(LP)는 도전성 배리어막(212A) 및 도전성 배리어막(212A) 상을 덮는 플러그 도전층(214A)으로 이루어질 수 있다. 도전성 배리어막(212A) 및 플러그 도전층(214A)은 각각 도 10a에 보인 배리어층(212) 및 랜딩 플러그 형성용 도전층(214) 중 도전 물질층(210)에 대한 식각 공정 후에 잔류하는 부분을 의미한다.
제2 콘택 플러그(LP)는 비트 라인 구조체(160)의 상면 상으로부터 콘택홀(CH) 내로 연장되어, 제1 콘택 플러그(BC)와 전기적으로 연결되도록 접할 수 있다. 제2 콘택 플러그(LP) 중 비트 라인 구조체(BLS)의 상면 상에 배치되는 부분은 본체부(LP1)라 호칭하고, 나머지 부분, 즉 콘택홀(CH) 내에 배치되는 부분을 연장부(LP2)라 호칭할 수 있다.
제2 콘택 플러그(LP)의 본체부(LP1)는 도 9c에 보인 것과 같이, 평면 단면이 마름모 형상인 복수의 제2 라인 패턴(320)에 의하여 교차되는 복수의 제1 라인 패턴(310)의 부분들에 의하여 잔류되는 바, 평면 단면이 마름모 형상일 수 있다. 그러나 식각 공정 중에 마름모 형상의 모서리 부분은 일부 소진될 수 있기 때문에, 제2 콘택 플러그(LP)의 본체부(LP1)는 평면 단면이 모서리가 라운드진 마름모 형상일 수 있다. 식각 공정 중에 마름모 형상의 모서리 부분이 상대적으로 많이 소진되는 경우, 제2 콘택 플러그(LP)의 본체부(LP1)는 평면 단면은 타원 형상이 될 수 있다.
이후, 도 2에 보인 것과 같이 복수의 제2 콘택 플러그(LP) 상에 복수의 커패시터 하부 전극(400)을 형성할 수 있다.
본 발명의 실시 예에 따른 반도체 소자는, 제2 콘택 플러그(LP)를 형성하는 과정에서 복수의 제2 콘택 플러그(LP)들 사이의 분리가 동시에 이루어지므로, 제2 콘택 플러그(LP) 사이에 브리지가 발생하는 것을 방지할 수 있다. 또한 제2 콘택 플러그(LP)가 제1 콘택 플러그(BC)의 상면을 모두 덮으므로, 제1 콘택 플러그(BC)와 제2 콘택 플러그(LP) 사이에 충분한 접촉 저항을 확보할 수 있다. 또한 비트 라인 구조체(BLS) 상으로부터 제1 콘택 플러그(BC) 상까지 제2 콘택 플러그(LP)를 일체로 동시에 형성하는 바, 제2 콘택 플러그(LP)에 네킹(necking)이 발생하는 것을 방지할 수 있다.
본 발명의 기술적 사상은, 제2 콘택 플러그(LP)의 형성 방법에 한정되지 않는다. 예를 들면, 도 1에 보인 것과 같이 육각 배열 구조를 가지도록 배치되는 복수의 스토리지 노드(ST)를 형성하는 데에도, 복수의 제1 라인 패턴(도 9a의 310) 및 이와 교차하는 복수의 제2 라인 패턴(도 9a의 320)을 이용하는 식각 공정을 적용할 수 있다.
도 14는 본 발명의 실시 예에 따른 반도체 소자의 제조 방법에서 제2 콘택 플러그를 형성하는 단계를 나타내는 흐름도이다. 구체적으로 도 14는 도 5 내지 도 13b에 도시한 반도체 소자의 제조 방법을 설명하는 흐름도이다.
도 5 내지 도 13b와 도 14를 함께 참조하면, 활성 영역(110A, ACT), 워드 라인(122, WL), 다이렉트 콘택(DC), 비트 라인 구조체(160, BLS), 콘택홀(CH) 및 제1 콘택 플러그(BC) 등이 형성된 기판(110)을 준비한다(S10).
기판(110) 상에 복수의 콘택홀(CH)을 채우면서 복수의 비트 라인 구조체(160)를 덮는 도전 물질층(210)을 형성한다(S100).
도전 물질층(210) 상에 제1 피치(P1)의 적어도 2배의 피치를 가지도록 포토리소그래피 공정에 의하여 형성된 모패턴으로부터 더블 패터닝 공정을 거쳐 제1 피치(P1)를 가지는 복수의 제1 라인 패턴(310)을 형성한다(S200).
복수의 제2 라인 패턴(320) 상에 제2 피치(P2)의 적어도 2배의 피치를 가지도록 포토리소그래피 공정에 의하여 형성된 모패턴으로부터 더블 패터닝 공정을 거쳐 제2 피치(P2)를 가지는 복수의 제2 라인 패턴(320)을 형성한다(S300).
복수의 제1 라인 패턴(310) 및 복수의 제2 라인 패턴(320)을 식각 마스크로 도전 물질층(210)을 식각하여 복수의 제1 콘택 플러그(BC) 각각과 전기적으로 연결되는 복수의 제2 콘택 플러그(LP)를 형성한다(S400).
도 15는 본 발명의 실시 예에 따른 반도체 소자의 일부 구성을 나타내는 개략적인 레이아웃으로, 구체적으로 도 15는 도 1 중 일부 구성 요소를 생략하고 도시한 개략적인 레이아웃이다.
도 15를 참조하면, 반도체 소자(1)는 복수의 활성 영역(ACT)을 포함한다. 복수의 활성 영역 (ACT)은 각각 단축 및 장축을 가지는 비교적 긴 아일랜드 형상을 가질 수 있다. 복수의 활성 영역 각각은 제1 방향(x 방향)에 대한 사선 방향으로 연장되는 장축을 가질 수 있다.
복수의 베리드 콘택(BC), 즉 복수의 제1 콘택 플러그(BC)는 제1 방향(x 방향) 및 제2 방향(y 방향) 각각을 따라 일렬로 배열되는 매트릭스 배열 구조를 가질 수 있다. 일부 실시 예들에서, 복수의 제1 콘택 플러그(BC)는 제1 방향(x 방향)을 따라 등간격으로 배치될 수 있다. 하나의 활성 영역(ACT)은 2개의 제1 콘택 플러그(BC)와 전기적으로 연결될 수 있다.
복수의 랜딩 패드(LP), 즉 복수의 제2 콘택 플러그(LP)는 복수의 제1 콘택 플러그(BC)와 전기적으로 연결될 수 있다. 복수의 제2 콘택 플러그(LP)의 본체부(LP1)들은 육각 배열 구조를 가지도록 배치될 수 있다.
제2 콘택 플러그(LP)의 본체부(LP1)는 평면 단면이 마름모 형상일 수 있다. 제2 콘택 플러그(LP)의 본체부(LP1)는 마름모 형상인 평면 단면에 대한 하나의 대각선이 제1 방향(x 방향)으로 연장될 수 있다. 제2 콘택 플러그(LP)의 본체부(LP1)는 마름모 형상인 평면 단면에 대한 다른 하나의 대각선이 제2 방향(y 방향)으로 연장될 수 있다. 제2 콘택 플러그(LP)의 본체부(LP1)는 마름모 형상인 평면 단면에 대한 두 개의 대각선의 길이가 서로 다를 수 있다. 제2 콘택 플러그(LP)의 본체부(LP1)는 평면 단면이 모서리가 라운드진 마름모 형상일 수 있다.
제2 콘택 플러그(LP)의 본체부(LP1)는, 콘택홀(CH)의 일부분과 오버랩될 수 있다. 즉, 제2 콘택 플러그(LP)의 본체부(LP1)는, 콘택홀(CH)을 채우는 제1 콘택 플러그(BC)의 일부분과 오버랩될 수 있다.
도 16은 본 발명의 실시 예에 따른 반도체 소자의 일부 구성을 나타내는 개략적인 레이아웃으로, 구체적으로 도 16는 도 1 중 하나의 활성 영역과 이에 대응되는 제1 및 제2 콘택 플러그를 나타내는 레이아웃이다.
도 16을 참조하면, 반도체 소자(1)는 활성 영역(ACT)을 포함한다. 활성 영역 (ACT)은 단축 및 장축을 가지는 비교적 긴 아일랜드 형상을 가질 수 있다. 활성 영역은 제1 방향(x 방향)에 대한 사선 방향으로 연장되는 장축을 가질 수 있다.
제2 콘택 플러그(LP)의 본체부(LP1)는 평면 단면이 마름모 형상일 수 있다. 제2 콘택 플러그(LP)의 본체부(LP1)는 평면 단면이 모서리가 라운드진 마름모 형상일 수 있다.
제2 콘택 플러그(LP)의 본체부(LP1)는 마름모 형상인 평면 단면에 대한 하나의 대각선(DN1)이 제1 방향(x 방향)으로 연장되고, 다른 하나의 대각선(DN2)이 제2 방향(y 방향)으로 연장될 수 있다. 제2 콘택 플러그(LP)의 본체부(LP1)의 마름모 형상인 평면 단면에 대한 두 개의 대각선(DN1, DN2) 각각의 길이인 제1 길이(D1) 및 제2 길이(D2)는 서로 다를 수 있다. 일부 실시 예에서, 제1 길이(D1)는 제2 길이(D2)보다 큰 값을 가질 수 있다.
전술한 바와 같이, 식각 공정 중에 마름모 형상의 모서리 부분은 일부 소진될 수 있기 때문에, 제2 콘택 플러그(LP)의 본체부(LP1)는 평면 단면이 모서리가 라운드진 마름모 형상일 수 있다. 또한 식각 공정 중에 마름모 형상의 모서리 부분이 상대적으로 많이 소진되는 경우, 제2 콘택 플러그(LP)의 본체부(LP1)는 평면 단면은 타원 형상이 될 수 있으며, 이 경우, 타원 형상의 장축은 제1 방향(x 방향)일 수 있다.
활성 영역(ACT)은 대응되는 2개의 제1 콘택 플러그(BC)와 전기적으로 연결될 수 있다. 활성 영역(ACT)은 대응되는 2개의 제2 콘택 플러그(LP)와 전기적으로 연결될 수 있다. 활성 영역(ACT)에 대응되는 2개의 제2 콘택 플러그(LP) 각각은 활성 영역(ACT)에 대응되는 2개의 제1 콘택 플러그(BC) 중 서로 다른 하나를 통하여 활성 영역(ACT)과 전기적으로 연결될 수 있다.
활성 영역(ACT)에 대응되는 2개의 제2 콘택 플러그(LP)의 각각의 본체부(LP1)는, 대응되는 활성 영역(ACT)와 오버랩되는 면적이 서로 다를 수 있다. 활성 영역(ACT)에 대응되는 2개의 본체부(LP1)인 제1 본체부(LP1a)와 제2 본체부(LP1b)는 각각 제1 면적(OVa)과 제2 면적(OVb)이 활성 영역(ACT)과 오버랩될 수 있고, 제1 면적(OVa)과 제2 면적(OVb)은 다른 값을 가질 수 있다.
활성 영역(ACT)은 제1 방향(x 방향)에 대한 사선 방향으로 연장되는 장축(ACT-LX)을 가질 수 있다. 활성 영역(ACT)에 대응되는 제1 본체부(LP1a)와 제2 본체부(LP1b)는 활성 영역(ACT)의 장축(ACT-LX)을 중심으로 양측면(ACT-S1, ACT-S2) 중 동일한 하나의 측면(ACT-S1)과 오버랩될 수 있다.
활성 영역(ACT)에 대응되는 2개의 제1 콘택 플러그(BC) 각각은 활성 영역(ACT)의 장축(ACT-LX)을 중심으로 서로 다른 측면(ACT-S1, ACT-S2)과 오버랩될 수 있다.
활성 영역(ACT)에 대응되는 2개의 제1 콘택 플러그(BC)는 활성 영역(ACT)의 중심에 대하여 대칭인 형상을 가질 수 있다. 여기서 활성 영역(ACT)의 중심이란, 활성 영역(ACT)의 평면 상의 중심을 의미한다. 활성 영역(ACT)에 대응되는 2개의 제1 콘택 플러그(BC)는 활성 영역(ACT)의 중심을 기준으로 180° 회전 대칭인 형상을 가질 수 있다. 활성 영역(ACT)에 대응되는 2개의 제2 콘택 플러그(LP)는 활성 영역(ACT)의 중심에 대하여 비대칭인 형상을 가질 수 있다. 활성 영역(ACT)에 대응되는 2개의 제2 콘택 플러그(LP)는 활성 영역(ACT)의 장축(ACT-LX)의 방향과는 다른 방향으로 쉬프트된 형상을 가진다.
활성 영역(ACT)에 대응되는 2개의 제2 콘택 플러그(LP)의 본체부(LP1) 중 하나(LP1a) 및 그와 연결되는 제1 콘택 플러그(BC)는, 활성 영역(ACT)의 장축(ACT-LX)을 중심으로 서로 다른 측면(ACT-S1, ACT-S2)과 오버랩될 수 있다. 활성 영역(ACT)에 대응되는 2개의 제2 콘택 플러그(LP)의 본체부(LP1) 중 하나(LP1b) 및 그와 연결되는 제1 콘택 플러그(BC)는, 활성 영역(ACT)의 장축(ACT-LX)을 중심으로 서로 동일한 측면(ACT-S1)과 오버랩될 수 있다.
활성 영역(ACT)에 대응되는 2개의 본체부(LP1) 중, 그와 연결되는 제1 콘택 플러그(BC)와 성 영역(ACT)의 동일한 측면(ACT-S1)과 오버랩되는 하나(LP1b)는, 서로 다른 측면(ACT-S1, ACT-S2)과 오버랩되는 다른 하나(LP1a)보다, 활성 영역(ACT)과 오버랩되는 면적이 작은 값을 가질 수 있다(OVb < OVa).
도 17은 본 발명의 실시 예에 따른 반도체 소자의 일부 구성을 나타내는 개략적인 레이아웃으로, 구체적으로 도 17은 도 1 중 하나의 활성 영역과 이에 대응되는 제1 및 제2 콘택 플러그, 및 비트 라인 구조체의 일부를 나타내는 레이아웃이다.
도 17을 참조하면, 반도체 소자(1)는 활성 영역(ACT), 비트 라인 구조체(BLS), 제1 콘택 플러그(BC), 및 제2 콘택 플러그(LP)를 포함한다.
활성 영역(ACT)에 대응되는 2개의 제2 콘택 플러그(LP)의 본체부 각각(LP1a, LP1b)은, 서로 다른 비트 라인 구조체(BLS) 상에 배치될 수 있다. 활성 영역(ACT)에 대응되는 2개의 제2 콘택 플러그(LP)의 본체부 각각(LP1a, LP1b)은, 서로 다른 비트 라인 구조체(BLS) 각각의 동일한 방향의 측면에 오버랩되도록 배치될 수 있다. 일부 실시 예에서, 활성 영역(ACT)에 대응되는 2개의 제2 콘택 플러그(LP)는, 서로 인접하는 2개의 비트 라인 구조체(BLS) 상에 각각 배치될 수 있다.
도 18은 본 발명의 실시 예에 따른 반도체 소자의 일부 구성을 나타내는 개략적인 레이아웃으로, 구체적으로 도 18은 도 1 중 하나의 비트 라인 구조체 및 그 상에 형성된 제2 콘택 플러그의 본체부를 나타내는 레이아웃이다.
도 18을 참조하면, 반도체 소자(1)는 비트 라인 구조체(BLS) 및 제2 콘택 플러그(LP)를 포함한다. 제2 콘택 플러그(LP)는 제1 방향(x 방향)을 따라서 하나의 비트 라인 구조체(BLS)의 양 측면(BLS-L, BLS-R)을 번갈아 오버랩되도록 교번적으로 배치될 수 있다. 제2 콘택 플러그(LP)의 본체부(LP1)는 제1 방향(x 방향)을 따라서 하나의 비트 라인 구조체(BLS)의 양 측면(BLS-L, BLS-R)을 번갈아 오버랩되도록 교번적으로 배치될 수 있다. 즉, 제2 콘택 플러그(LP)의 본체부(LP1)는 제1 방향(x 방향)을 따라서 하나의 비트 라인 구조체(BLS)의 왼쪽 측면(BLS-L)과 오른쪽 측면(BLS-R)을 번갈아 오버랩되도록 교번적으로 배치될 수 있다.
도 19는 본 발명의 실시 예에 따른 반도체 소자의 일부 구성을 나타내는 개략적인 레이아웃으로, 구체적으로 도 19는 도 1 중 제2 방향을 따라서 열을 이루며 배치되는 제2 콘택 플러그의 본체부, 비트 라인 구조체의 일부분 및 워드 라인의 일부분을 나타내는 레이아웃이다.
도 19를 참조하면, 반도체 소자(1)는 워드 라인(WL), 비트 라인 구조체(BLS), 제1 콘택 플러그(BC) 및 제2 콘택 플러그(LP)를 포함한다.
복수의 제2 콘택 플러그(LP)는 제1 방향(x 방향)에 수직인 제2 방향(y 방향)을 따라서 열을 이루며 배치될 수 있다. 제2 방향(y 방향)을 따르는 하나의 열에 배치되는 제2 콘택 플러그(LP)들은 복수의 비트 라인 구조체(BLS) 각각의 동일한 방향의 측면(BLS-L) 상에 오버랩되도록 배치될 수 있다.
도 19에는, 제2 콘택 플러그(LP)들은 복수의 비트 라인 구조체(BLS) 각각의 왼쪽 측면(BLS-L) 상에 오버랩되도록 배치된 것으로 도시되었으나, 도 1에 보인 것과 같이 제2 방향(y 방향)을 따르는 다른 열에 배치되는 제2 콘택 플러그(LP)들은 복수의 비트 라인 구조체(BLS) 각각의 오른쪽 측면(BLS-R) 상에 오버랩되도록 배치될 수 있다.
도 20은 본 발명의 실시 예에 따른 반도체 소자의 일부 구성을 나타내는 개략적인 레이아웃으로, 구체적으로 도 20은 도 1 중 복수의 제2 콘택 플러그 각각의 본체부의 일부와 복수의 활성 영역을 나타내는 레이아웃이다.
도 20을 참조하면, 반도체 소자(1)는 활성 영역(ACT), 제1 콘택 플러그(BC), 및 제2 콘택 플러그(LP)를 포함한다.
하나의 활성 영역(ACT)에 대응되는 2개의 제2 콘택 플러그(LPa, LPb) 각각의 본체부(LP1)를 연결하는 연장선을 따르는 일직선 상에 있는 복수의 제2 콘택 플러그(LP)의 본체부가 이루는 열(LP)은, 활성 영역(ACT)의 장축(ACT-LX) 방향과 다른 방향을 따라서 배치될 수 있다.
활성 영역(ACT)의 장축(ACT-LX)은 제1 방향(x 방향)에 대하여 제1 각도(θ1)를 가질 수 있다. 하나의 활성 영역(ACT)에 대응되는 2개의 제2 콘택 플러그(LPa, LPb) 각각의 본체부(LP1)를 연결하는 연장선을 따르는 일직선 상에 있는 복수의 제2 콘택 플러그(LP)의 본체부가 이루는 열(LP)은, 제1 방향(x 방향)에 대하여 제1 각도(θ1)보다 큰 각도를 가지고 연장될 수 있다.
하나의 활성 영역(ACT)에 대응되는 2개의 제2 콘택 플러그(LPa, LPb) 각각의 본체부(LP1)를 연결하는 연장선은 도 9b에 보인 제2 라인 패턴(320)이 연장되는 방향과 동일한 방향인 바, 상기 연장선은 제1 방향(x 방향)에 대하여 제3 각도(θ3)를 가지고 연장될 수 있으며, 제3 각도(θ3)는 제1 각도(θ1)보다 큰 각도를 가질 수 있다.
도 21은 본 발명의 실시 예에 따른 반도체 소자를 나타내는 블록도이다.
도 21을 참조하면, 반도체 소자(1)는 메모리 셀 어레이(10), 로우 디코더(20), 센스 앰프(30), 칼럼 디코더(40), 셀프 리프레쉬 제어회로(50), 커맨드 디코더(60), MRS/EMRS (Mode Register Set/Extended Mode Register Set) 회로(70), 어드레스 버퍼(80), 및 데이터 입출력 회로(90)를 구비한다.
메모리 셀 어레이(10)에는 데이터를 저장하기 위한 복수의 메모리 셀이 로우(row) 방향과 칼럼(column) 방향으로 배열되어 있다. 복수의 메모리 셀은 각각 셀 커패시터와 억세스 트랜지스터로 구성될 수 있다. 억세스 트랜지스터의 게이트는 로우 방향으로 배열된 복수의 워드 라인들 중 해당 워드 라인에 연결되고, 그 소스 및 드레인 중 하나는 칼럼 방향으로 배열되어 있는 비트 라인(BL) 또는 상보 비트 라인(/BL)에 연결되며, 그 소스 및 드레인 중 다른 하나는 셀 커패시터에 연결될 수 있다. 도 1 및 도 2는 반도체 소자(1)의 메모리 셀 어레이(10)에 해당하는 부분일 수 있다.
센스 앰프(30)는 메모리 셀의 데이터를 감지 증폭하고 메모리 셀로 데이터를 저장한다. 센스 앰프(30)는 비트 라인(BL)과 상보 비트 라인(/BL) 사이에 연결되는 크로스-커플드(cross-coupled) 증폭기로 구현될 수 있다.
데이터 입출력 회로(90)를 통하여 입력된 데이터(DQ)는 어드레스 신호(ADD)에 기초하여 메모리 셀 어레이(10)에 기입되고, 어드레스 신호(ADD)에 기초하여 메모리 셀 어레이(10)로부터 독출된 데이터(DQ)는 데이터 입출력 회로(90)를 통하여 외부로 출력된다. 데이터가 기입 또는 독출될 메모리 셀을 지정하기 위하여 어드레스 신호(ADD)가 어드레스 버퍼(80)로 입력된다. 어드레스 버퍼(80)는 외부에서 입력되는 어드레스 신호(ADD)를 일시적으로 저장한다.
로우 디코더(20)는 데이터가 입력 혹은 출력될 메모리 셀과 연결된 워드 라인을 지정하기 위하여 어드레스 버퍼(80)로부터 출력된 어드레스 신호(ADD) 중 로우 어드레스(row address)를 디코딩한다. 즉, 로우 디코더(20)는 데이터 기입 또는 독출 모드에서는 어드레스 버퍼(80)로부터 출력된 로우 어드레스를 디코딩하여 해당 워드 라인을 인에이블한다. 또한, 로우 디코더(20)는 셀프 리프레쉬 모드에서는 어드레스 카운터로부터 발생되는 로우 어드레스를 디코딩하여 해당 워드 라인을 인에이블한다.
칼럼 디코더(40)는 데이터가 입력 또는 출력될 메모리 셀과 연결된 비트 라인을 지정하기 위하여, 어드레스 버퍼(80)로부터 출력된 어드레스 신호(ADD) 중 칼럼 어드레스(column address)를 디코딩한다.
메모리 셀 어레이(10)는 로우 및 칼럼 어드레스에 의해 지정된 메모리 셀로부터 데이터를 출력하거나 메모리 셀로 데이터를 기입한다.
커맨드 디코더(60)는 외부로부터 인가되는 명령 신호(CMD)를 수신하고, 이 신호들을 디코딩하여 디코딩된 명령 신호, 예를 들면 셀프 리프레쉬 진입 명령, 셀프 리프레쉬 종료 명령을 내부적으로 발생한다.
MRS/EMRS 회로(70)는 반도체 소자(10)의 동작 모드를 지정하기 위한 MRS/EMRS 명령 및 어드레스 신호(ADD)에 응답하여 내부의 모드 레지스터를 설정한다.
또한, 도 21에 도시되지는 않았지만, 반도체 소자(10)는 클럭 신호를 발생하기 위한 클럭 회로, 외부로부터 인가되는 전원 전압을 수신하여 내부 전압을 생성하거나 분배하는 전원 회로 등을 더 구비할 수 있다.
셀프 리프레쉬 제어회로(50)는 커맨드 디코더(60)에서 출력되는 명령에 응답하여 반도체 메모리 장치(10)의 셀프 리프레쉬 동작을 제어한다.
커맨드 디코더(60)는 어드레스 카운터, 타이머 및 코어 전압 발생부를 구비할 수 있다. 어드레스 카운터는 커맨드 디코더(60)로부터 출력되는 셀프 리프레쉬 진입 명령에 응답하여 셀프 리프레쉬 대상이 되는 로우 어드레스를 지정하기 위한 로우 어드레스를 발생하여 로우 디코더(20)로 인가할 수 있다. 어드레스 카운터는 커맨드 디코더(60)로부터 출력되는 셀프 리프레쉬 종료 (self refresh exit) 명령에 응답하여 카운팅 동작을 중단할 수 있다.
메모리셀 어레이(10) 및 센스 앰프(30)는 메모리 코어부를 구성할 수 있다.
도 22는 본 발명의 실시 예에 의한 반도체 소자를 포함하는 시스템을 나타내는 구성도이다.
도 22를 참조하면, 시스템(1000)은 제어기(1010), 입/출력 장치(1020), 기억 장치(1030), 및 인터페이스(1040)를 포함한다. 시스템(1000)은 모바일 시스템 또는 정보를 전송하거나 전송받는 시스템일 수 있다. 일부 실시 예에서, 모바일 시스템은 PDA, 휴대용 컴퓨터 (portable computer), 웹 타블렛 (web tablet), 무선 폰 (wireless phone), 모바일 폰 (mobile phone), 디지털 뮤직 플레이어 (digital music player) 또는 메모리 카드 (memory card)이다. 제어기(1010)는 시스템(1000)에서의 실행 프로그램을 제어하기 위한 것으로, 마이크로프로세서 (microprocessor), 디지털 신호 처리기 (digital signal processor), 마이크로콘트롤러 (microcontroller), 또는 이와 유사한 장치로 이루어질 수 있다. 입/출력 장치(1020)는 시스템(1000)의 데이터를 입력 또는 출력하는데 이용될 수 있다. 시스템(1000)은 입/출력 장치(1020)를 이용하여 외부 장치, 예컨대 개인용 컴퓨터 또는 네트워크에 연결되고, 외부 장치와 서로 데이터를 교환할 수 있다. 입/출력 장치(1020)는, 예를 들면 키패드 (keypad), 키보드 (keyboard), 또는 표시장치 (display)일 수 있다.
기억 장치(1030)는 제어기(1010)의 동작을 위한 코드 및/또는 데이터를 저장하거나, 제어기(1010)에서 처리된 데이터를 저장할 수 있다. 기억 장치(1030)는 본 발명의 기술적 사상에 의한 실시 예들에 따른 반도체 소자를 포함한다. 예를 들면, 기억 장치(1030)는 도 1 내지 도 20를 참조하여 설명한 반도체 소자(1)를 포함한다.
인터페이스(1040)는 시스템(1000)과 외부의 다른 장치 사이의 데이터 전송 통로일 수 있다. 제어기(1010), 입/출력 장치(1020), 기억 장치(1030), 및 인터페이스(1040)는 버스(1050)를 통해 서로 통신할 수 있다. 시스템(1000)은 모바일 폰 (mobile phone), MP3 플레이어, 네비게이션 (navigation), 휴대용 멀티미디어 재생기 (portable multimedia player, PMP), 고상 디스크 (solid state disk; SSD), 또는 가전 제품 (household appliances)에 이용될 수 있다.
도 23은 본 발명의 실시 예에 따른 반도체 소자를 포함하는 메모리 카드를 나태는 구성도이다.
도 23을 참조하면, 메모리 카드(1100)는 기억 장치(1110) 및 메모리 제어기(1120)를 포함한다.
기억 장치(1110)는 데이터를 저장할 수 있다. 일부 실시 예들에서, 기억 장치(1110)는 전원 공급이 중단되어도 저장된 데이터를 그대로 유지할 수 있는 비휘발성 특성을 가질 수 있다. 기억 장치(1110)는 본 발명의 기술적 사상에 의한 실시 예들에 따른 반도체 소자를 포함한다. 예를 들면, 기억 장치(1110)는 도 1 내지 도 20를 참조하여 설명한 반도체 소자(1)를 포함한다.
메모리 제어기(1120)는 호스트(1130)의 읽기/쓰기 요청에 응답하여 기억 장치(1110)에 저장된 데이터를 읽거나, 기억 장치(1110)의 데이터를 저장할 수 있다. 이상, 본 발명을 바람직한 실시 예를 들어 상세하게 설명하였으나, 본 발명은 실시 예에 한정되지 않고, 본 발명의 기술적 사상 및 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형 및 변경이 가능하다.
1 : 반도체 소자, ACT : 활성 영역, WL :워드 라인, BLS : 비트 라인 구조체, BC : 제1 콘택 플러그, LP : 제2 콘택 플러그, LP1 : 본체부, LP2 : 연장부, 310 : 제1 라인 패턴, 320 : 제2 라인 패턴

Claims (20)

  1. 복수의 활성 영역을 가지는 기판;
    상기 기판 상에 형성되며, 제1 방향으로 연장되는 비트 라인 및 비트 라인의 양 측면을 따라서 연장되는 비트 라인 스페이서층을 포함하는 복수의 비트 라인 구조체;
    상기 복수의 비트 라인 구조체의 사이의 공간의 길이 방향을 따라서 이격되어 배치되는 복수의 콘택홀;
    상기 복수의 콘택홀의 하측 일부분을 채우며, 상기 활성 영역과 전기적으로 연결되는 복수의 제1 콘택 플러그; 및
    상기 복수의 제1 콘택 플러그 각각과 전기적으로 연결되며 상기 비트 라인 구조체 상에 배치되는 복수의 제2 콘택 플러그;을 포함하되,
    상기 제2 콘택 플러그는, 상기 비트 라인 구조체의 상면 상에 배치되는 본체부 및 상기 본체부로부터 상기 콘택홀 내로 연장되는 연장부를 포함하며,
    상기 본체부의 평면 단면이 마름모 형상이며,
    상기 본체부는 마름모 형상인 평면 단면에 대한 하나의 대각선이 상기 제1 방향으로 연장되는 것을 특징으로 하는 반도체 소자.
  2. 삭제
  3. 제1 항에 있어서,
    상기 본체부의 평면 단면이 모서리가 라운드진 마름모 형상인 것을 특징으로 하는 반도체 소자.
  4. 제1 항에 있어서,
    상기 본체부는 상기 제1 방향을 따라서 하나의 상기 비트 라인 구조체의 양 측면을 번갈아 오버랩되도록 교번적으로 배치되는 것을 특징으로 하는 반도체 소자.
  5. 제1 항에 있어서,
    상기 본체부는, 상기 비트 라인 구조체의 일부분 및 상기 콘택홀의 일부분과 상기 기판의 주면에 대하여 수직 방향으로 오버랩되는 것을 특징으로 하는 반도체 소자.
  6. 제1 항에 있어서,
    하나의 상기 활성 영역에 대응되는 2개의 상기 제2 콘택 플러그의 본체부 각각은, 하나의 상기 활성 영역와 오버랩되는 면적이 서로 다른 것을 특징으로 하는 반도체 소자.
  7. 제1 항에 있어서,
    하나의 상기 활성 영역에 대응되는 2개의 상기 제2 콘택 플러그의 본체부 각각은, 서로 다른 상기 비트 라인 구조체 상에 배치되는 것을 특징으로 하는 반도체 소자.
  8. 제1 항에 있어서,
    상기 복수의 활성 영역 각각은 상기 제1 방향에 대한 사선 방향으로 연장되는 장축을 가지며,
    하나의 상기 활성 영역에 대응되는 2개의 상기 제2 콘택 플러그의 본체부 각각은, 하나의 상기 활성 영역의 장축을 중심으로 양측면 중 동일한 하나의 측면과 오버랩되는 것을 특징으로 하는 반도체 소자.
  9. 제1 항에 있어서,
    상기 복수의 제2 콘택 플러그 각각의 상에 형성되며 상기 기판의 주면에 대하여 육각 배열 구조를 가지는 복수의 스토리지 노드를 더 포함하며,
    상기 스토리지 노드 하면의 면적은 상기 제2 콘택 플러그의 상면의 면적보다 큰 것을 특징으로 하는 반도체 소자.
  10. 제1 항에 있어서,
    하나의 상기 활성 영역에 대응되는 2개의 상기 제1 콘택 플러그는 하나의 상기 활성 영역의 중심에 대하여 대칭인 형상을 가지고,
    하나의 상기 활성 영역에 대응되는 2개의 상기 제2 콘택 플러그는 하나의 상기 활성 영역의 중심에 대하여 비대칭인 형상을 가지는 것을 특징으로 하는 반도체 소자.
  11. 복수의 활성 영역을 가지는 기판;
    상기 기판 상에 형성되며, 제1 방향으로 연장되는 비트 라인 및 비트 라인의 양 측면을 따라서 연장되는 비트 라인 스페이서층을 포함하는 복수의 비트 라인 구조체;
    상기 복수의 비트 라인 구조체의 사이의 공간의 길이 방향을 따라서 이격되어 배치되며, 상기 활성 영역과 전기적으로 연결되는 복수의 제1 콘택 플러그; 및
    상기 복수의 제1 콘택 플러그 각각과 전기적으로 연결되며 상기 비트 라인 구조체 상에 배치되며 상기 비트 라인 구조체의 상면 상에서 평면 단면이 모서리가 라운드진 마름모 형상인 복수의 제2 콘택 플러그;을 포함하되,
    하나의 상기 활성 영역에 대응되는 2개의 상기 제2 콘택 플러그는, 하나의 상기 활성 영역와 상기 기판의 주면에 대하여 수직 방향으로 오버랩되는 면적이 서로 다른 것을 특징으로 하는 반도체 소자.
  12. 제11 항에 있어서,
    상기 제2 콘택 플러그는,
    상기 비트 라인 구조체의 일부분 및 상기 제1 콘택 플러그의 일부분과 상기 기판의 주면에 대하여 수직 방향으로 오버랩되며,
    상기 제2 콘택 플러그의 상기 비트 라인 구조체의 상면 상에 배치되는 부분은, 상기 비트 라인 구조체와 오버랩되는 면적이 상기 제1 콘택 플러그와 오버랩되는 면적보다 큰 것을 특징으로 하는 반도체 소자.
  13. 삭제
  14. 복수의 활성 영역을 가지는 기판을 준비하는 단계;
    상기 기판 상에 형성되며, 제1 방향으로 연장되는 비트 라인 및 비트 라인의 양 측면을 따라서 연장되는 비트 라인 스페이서층을 포함하는 복수의 비트 라인 구조체를 형성하는 단계;
    상기 복수의 비트 라인 구조체의 사이를 따라서 이격되어 배치되는 복수의 콘택홀 및 상기 복수의 콘택홀의 하측 일부분을 채우며, 상기 활성 영역과 전기적으로 연결되는 복수의 제1 콘택 플러그을 형성하는 단계;
    상기 복수의 콘택홀을 채우며 상기 복수의 비트 라인 구조체를 덮는 도전 물질층을 형성하는 단계;
    각각 상기 제1 방향과 사선을 이루며 연장되며, 상기 도전 물질층 상에 배치되는 복수의 제1 라인 패턴 및 상기 복수의 제1 라인 패턴 상에 배치되며 상기 복수의 제1 라인 패턴과 교차하는 복수의 제2 라인 패턴을 형성하는 단계; 및
    상기 복수의 제1 라인 패턴 및 상기 복수의 제2 라인 패턴을 식각 마스크로 상기 도전 물질층을 식각하여 상기 복수의 제1 콘택 플러그 각각과 전기적으로 연결되는 복수의 제2 콘택 플러그를 형성하는 단계;를 포함하는 반도체 소자의 제조 방법.
  15. 제14 항에 있어서,
    상기 제1 라인 패턴과 상기 제2 라인 패턴은 상기 제1 방향에 대하여 동일한 각도를 가지며 연장되는 사선을 이루는 것을 특징으로 하는 반도체 소자의 제조 방법.
  16. 제14 항에 있어서,
    상기 활성 영역의 장축은 상기 제1 방향에 대하여 제1 각도를 가지고,
    상기 제1 라인 패턴 및 상기 제2 라인 패턴은 상기 제1 방향에 대하여 각각 제2 각도 및 제3 각도를 가지며 연장되며,
    상기 제1 각도는 0°보다 크고 상기 제2 각도 및 제3 각도보다 작은 것을 특징으로 하는 반도체 소자의 제조 방법.
  17. 제14 항에 있어서,
    상기 복수의 제2 라인 패턴에 의하여 교차되는 상기 복수의 제1 라인 패턴의 부분들은 상기 기판의 주면에 대하여 육각 배열 구조로 배치되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  18. 제14 항에 있어서,
    상기 복수의 제2 라인 패턴에 의하여 교차되는 상기 복수의 제1 라인 패턴의 부분들은 상기 비트 라인 구조체의 일부분 및 상기 콘택홀의 일부분과 상기 기판의 주면에 대하여 수직 방향으로 오버랩되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  19. 제14 항에 있어서,
    상기 복수의 제1 라인 패턴 사이의 공간인 제1 스페이스와 상기 복수의 제2 라인 패턴 사이의 공간인 제2 스페이스가 교차하는 공간의 적어도 일부분은 상기 제1 콘택 플러그와 상기 기판의 주면에 대하여 수직 방향으로 오버랩되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  20. 제14 항에 있어서,
    상기 복수의 제1 라인 패턴은 제1 피치를 가지며, 상기 제1 피치의 적어도 2배의 피치를 가지도록 포토리소그래피 공정에 의하여 형성된 모패턴으로부터 더블 패터닝 공정을 거쳐 얻어지고,
    상기 복수의 제2 라인 패턴은 제2 피치를 가지며, 상기 제2 피치의 적어도 2배의 피치를 가지도록 포토리소그래피 공정에 의하여 형성된 모패턴으로부터 더블 패터닝 공정을 거쳐 얻어지는 것을 특징으로 하는 반도체 소자의 제조 방법.
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