JP2011129566A - 半導体装置の製造方法 - Google Patents

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Abstract

【課題】配線層の加工マージンが大きく、微細化に適した半導体装置の製造方法を提供する。
【解決手段】半導体基板１にゲート電極溝を形成する工程と、ゲート電極溝の内壁面にゲート絶縁膜１５を形成する工程と、ゲート電極溝の底部に埋め込みゲート電極２３Ａを形成する工程と、埋め込みゲート電極２３Ａの上面を覆うようにゲート電極溝の内部に絶縁膜を埋め込んだ後、エッチバックして当該ゲート電極溝の上部にキャップ絶縁膜２２を形成する工程と、半導体基板１の上面に層間絶縁膜２４を形成する工程と、層間絶縁膜２４にビットコンタクト開口部を形成する工程と、を備え、半導体基板１の上面に層間絶縁膜２４を形成する工程が、半導体基板１の上面とキャップ絶縁膜２２の上面との間に生じた段差を埋め込むように層間絶縁膜２４を成膜するとともに当該層間絶縁膜２４の上面を平坦とすることを特徴とする半導体装置の製造方法である。
【選択図】図１３

Description

本発明は、半導体装置の製造方法に関するものである。
従来の基板表面をチャネルとして用いるプレーナ構造のトランジスタでは、半導体装置の微細化に伴い、短チャネル効果の抑制が困難となり所望のトランジスタ特性が得られなくなってきた。この問題を回避するために特許文献１及び特許文献２に記載されている溝ゲート型のトランジスタが用いられるようになってきた。
特許文献１及び特許文献２に記載されている溝ゲート型のトランジスタでは、半導体基板の内部に形成した溝の表面をチャネルとして用いる。したがって、平面寸法の縮小分を溝の深さ方向の寸法拡大で補償することができるので、短チャネル効果を抑制することができる。
しかし、特許文献１及び特許文献２に記載された従来の溝ゲートトランジスタでは、ゲート電極が半導体基板の表面より上方まで突き出した構成となっており、溝に対するゲート電極加工時の合わせズレによるトランジスタ特性の劣化が問題となっている。また、特に、ゲート電極をワード線として用い、ワード線に交差する方向に配設するビット線を用いて構成されるＤＲＡＭ（Dynamic Random Access Memory）では、半導体基板と上層配線とを接続するコンタクトプラグを最小加工寸法で形成される各々のワード線の間に形成しなければならず、このコンタクトプラグの形成の困難さがＤＲＡＭの微細化の大きな障害となっていた。
そこで、上記コンタクトプラグの形成を容易にする目的で、ゲート電極が半導体基板表面より上方に突き出すことなく、溝内に完全に埋め込まれた埋め込みゲート型トランジスタが検討されている。埋め込みゲート型トランジスタでは、ワード線が半導体基板内に埋め込まれているので、メモリセルを構成する配線として半導体基板表面より上方に位置するのはビット線だけとなり、メモリセル形成工程における加工の困難さを軽減できる利点がある。埋め込みゲート型トランジスタは、半導体基板に形成した溝の内部に埋め込み形成されたゲート電極（ワード線）と、溝の内部でゲート電極の上面を保護し半導体基板表面とほぼ同じ上面を有するキャップ絶縁膜と、半導体基板表面を覆う層間絶縁膜を介して上方に形成されるビット線とを少なくとも含む構成となる。
特開２００６−３３９４７６号公報 特開２００７−０８１０９５号公報
上記の埋め込みゲート構造では、埋め込みゲート電極を保護するキャップ絶縁膜をも埋め込み構造とするために、キャップ絶縁膜をエッチバックする必要がある。したがって、半導体基板表面とキャップ絶縁膜の上面との間には段差が生じてしまう。
ところで、ビット線を形成する際の半導体基板表面に形成する層間絶縁膜には、従来からＣＶＤ酸化膜が用いられていた。
しかしながら、ＣＶＤ酸化膜は下地形状をトレースする形で成膜されるため、段差を有する半導体基板表面にＣＶＤ酸化膜を用いて層間絶縁膜を形成すると、層間絶縁膜の表面にも段差が生じてしまう。このような段差を有する層間絶縁膜を用いてビットコンタクトプラグやビット線を形成しようとすると、エッチング量が増大し、マスクの後退が大きくなって加工マージンが低下してしまう。
また、ＣＶＤ酸化膜はウェットエッチング耐性が弱く、配線層を形成するときの前処理の際にビットコンタクトプラグ等の層間絶縁膜に形成したパターンの開口幅が広がって加工マージンが低下してしまう。
さらに、従来、ビットコンタクトプラグとビット配線とは、別々のリソグラフィー及びドライエッチングで形成していた。これには、プラグの径が配線幅よりも大きくなってしまうといった、ビットコンタクトプラグとビット配線との合わせズレが伴うため、他の導体とのショートの問題が発生しやすくなる。
本発明の半導体装置の製造方法は、半導体基板に、ゲート電極溝を形成する工程と、
前記ゲート電極溝の内壁面に、ゲート絶縁膜を形成する工程と、前記ゲート電極溝の内部をゲート電極材料で埋め込んだ後、エッチバックして当該ゲート電極溝の底部に埋め込みゲート電極を形成する工程と、前記埋め込みゲート電極の上面を覆うように、前記ゲート電極溝の内部に絶縁膜を埋め込んだ後、エッチバックして当該ゲート電極溝の上部にキャップ絶縁膜を形成する工程と、前記半導体基板の上面に層間絶縁膜を形成する工程と、前記層間絶縁膜にビットコンタクト開口部を形成する工程と、を備え、前記半導体基板の上面に層間絶縁膜を形成する工程が、前記半導体基板の上面と前記キャップ絶縁膜の上面との間に生じた段差を埋め込むように層間絶縁膜を成膜するとともに当該層間絶縁膜の上面を平坦面とすることを特徴とする。
本発明の半導体装置の製造方法によれば、ワード線が半導体基板内に埋め込まれた埋め込みゲート型トランジスタにおいて、埋め込みゲート電極及びキャップ絶縁膜が形成された半導体基板の上面に層間絶縁膜を形成する際に、半導体基板の上面とキャップ絶縁膜の上面との間に生じた段差を埋め込むように層間絶縁膜を成膜するとともに当該層間絶縁膜の上面を平坦面としている。このような層間絶縁膜を用いてビットコンタクトプラグやビット線を形成することにより、エッチング量の増大や、マスクの後退を抑制することができる。したがって、パターン形成の加工マージンが大きく、微細化に適した半導体装置の製造方法を提供することができる。
本発明を適用した半導体装置の一実施形態を示す平面図である。 本発明を適用した一実施形態である半導体装置のメモリセルを示す図であり、（ａ）は図１中に示すＡ−Ａ’線に沿った断面図であり、（ｂ）は図１中に示すＢ−Ｂ’線に沿った断面図である。 本発明を適用した一実施形態である半導体装置の製造方法を説明するための工程断面図であって、（ａ）は図１中に示すＡ−Ａ’線に沿った断面図、（ｂ）は図１中に示すＢ−Ｂ’線に沿った断面図である。 本発明を適用した一実施形態である半導体装置の製造方法を説明するための工程断面図であって、（ａ）は図１中に示すＡ−Ａ’線に沿った断面図、（ｂ）は図１中に示すＢ−Ｂ’線に沿った断面図である。 本発明を適用した一実施形態である半導体装置の製造方法を説明するための工程断面図であって、（ａ）は図１中に示すＡ−Ａ’線に沿った断面図、（ｂ）は図１中に示すＢ−Ｂ’線に沿った断面図である。 本発明を適用した一実施形態である半導体装置の製造方法を説明するための工程断面図であって、（ａ）は図１中に示すＡ−Ａ’線に沿った断面図、（ｂ）は図１中に示すＢ−Ｂ’線に沿った断面図である。 本発明を適用した一実施形態である半導体装置の製造方法を説明するための工程断面図であって、（ａ）は図１中に示すＡ−Ａ’線に沿った断面図、（ｂ）は図１中に示すＢ−Ｂ’線に沿った断面図である。 本発明を適用した一実施形態である半導体装置の製造方法を説明するための工程断面図であって、（ａ）は図１中に示すＡ−Ａ’線に沿った断面図、（ｂ）は図１中に示すＢ−Ｂ’線に沿った断面図である。 本発明を適用した一実施形態である半導体装置の製造方法を説明するための工程断面図であって、（ａ）は図１中に示すＡ−Ａ’線に沿った断面図、（ｂ）は図１中に示すＢ−Ｂ’線に沿った断面図である。 本発明を適用した一実施形態である半導体装置の製造方法を説明するための工程断面図であって、（ａ）は図１中に示すＡ−Ａ’線に沿った断面図、（ｂ）は図１中に示すＢ−Ｂ’線に沿った断面図である。 本発明を適用した一実施形態である半導体装置の製造方法を説明するための工程断面図であって、（ａ）は図１中に示すＡ−Ａ’線に沿った断面図、（ｂ）は図１中に示すＢ−Ｂ’線に沿った断面図である。 本発明を適用した一実施形態である半導体装置の製造方法を説明するための工程断面図であって、（ａ）は図１中に示すＡ−Ａ’線に沿った断面図、（ｂ）は図１中に示すＢ−Ｂ’線に沿った断面図である。 本発明を適用した一実施形態である半導体装置の製造方法を説明するための工程断面図であって、（ａ）は図１中に示すＡ−Ａ’線に沿った断面図、（ｂ）は図１中に示すＢ−Ｂ’線に沿った断面図である。 本発明を適用した一実施形態である半導体装置の製造方法を説明するための工程断面図であって、（ａ）は図１中に示すＡ−Ａ’線に沿った断面図、（ｂ）は図１中に示すＢ−Ｂ’線に沿った断面図である。 本発明を適用した一実施形態である半導体装置の製造方法を説明するための工程断面図であって、（ａ）は図１中に示すＡ−Ａ’線に沿った断面図、（ｂ）は図１中に示すＢ−Ｂ’線に沿った断面図である。 本発明を適用した一実施形態である半導体装置の製造方法を説明するための工程断面図であって、（ａ）は図１中に示すＡ−Ａ’線に沿った断面図、（ｂ）は図１中に示すＢ−Ｂ’線に沿った断面図である。 本発明を適用した一実施形態である半導体装置の製造方法を説明するための工程断面図であって、（ａ）は図１中に示すＡ−Ａ’線に沿った断面図、（ｂ）は図１中に示すＢ−Ｂ’線に沿った断面図である。 本発明を適用した一実施形態である半導体装置の製造方法を説明するための工程断面図であって、（ａ）は図１中に示すＡ−Ａ’線に沿った断面図、（ｂ）は図１中に示すＢ−Ｂ’線に沿った断面図である。 本発明を適用した一実施形態である半導体装置の製造方法を説明するための工程断面図であって、（ａ）は図１中に示すＡ−Ａ’線に沿った断面図、（ｂ）は図１中に示すＢ−Ｂ’線に沿った断面図である。 本発明を適用した一実施形態である半導体装置の製造方法を説明するための工程断面図であって、（ａ）は図１中に示すＡ−Ａ’線に沿った断面図、（ｂ）は図１中に示すＢ−Ｂ’線に沿った断面図である。 本発明を適用した一実施形態である半導体装置の製造方法を説明するための工程断面図であって、（ａ）は図１中に示すＡ−Ａ’線に沿った断面図、（ｂ）は図１中に示すＢ−Ｂ’線に沿った断面図である。 本発明を適用した一実施形態である半導体装置の製造方法を説明するための工程断面図であって、（ａ）は図１中に示すＡ−Ａ’線に沿った断面図、（ｂ）は図１中に示すＢ−Ｂ’線に沿った断面図である。 本発明を適用した一実施形態である半導体装置の製造方法を説明するための工程断面図であって、（ａ）は図１中に示すＡ−Ａ’線に沿った断面図、（ｂ）は図１中に示すＢ−Ｂ’線に沿った断面図である。 本発明を適用した一実施形態である半導体装置の製造方法を説明するための工程断面図であって、（ａ）は図１中に示すＡ−Ａ’線に沿った断面図、（ｂ）は図１中に示すＢ−Ｂ’線に沿った断面図である。 本発明を適用した一実施形態である半導体装置の製造方法を説明するための工程断面図であって、（ａ）は図１中に示すＡ−Ａ’線に沿った断面図、（ｂ）は図１中に示すＢ−Ｂ’線に沿った断面図である。 本発明を適用した一実施形態である半導体装置の製造方法を説明するための平面図である。 本発明を適用した他の例である半導体装置のメモリセルを示す図であり、（ａ）は図１中に示すＡ−Ａ’線に沿った断面図であり、（ｂ）は図１中に示すＢ−Ｂ’線に沿った断面図である。 本発明を適用した他の例である半導体装置の製造方法を説明するための工程断面図であって、（ａ）は図１中に示すＡ−Ａ’線に沿った断面図、（ｂ）は図１中に示すＢ−Ｂ’線に沿った断面図である。 本発明を適用した他の例である半導体装置の製造方法を説明するための工程断面図であって、（ａ）は図１中に示すＡ−Ａ’線に沿った断面図、（ｂ）は図１中に示すＢ−Ｂ’線に沿った断面図である。
以下、本発明を適用した一実施形態である半導体装置について、図面を参照して詳細に説明する。本実施形態では、例えば半導体装置としてＤＲＡＭ（Dynamic Random Access Memory）に、本発明を適用した場合を例に挙げて説明する。なお、以下の説明で用いる図面は、特徴をわかりやすくするために、便宜上特徴となる部分を拡大して示している場合があり、各構成要素の寸法比率などが実際と同じであるとは限らない。また、以下の説明において例示される材料、寸法等は一例であって、本発明はそれらに必ずしも限定されるものではなく、その要旨を変更しない範囲で適宜変更して実施することが可能である。
先ず、本発明を適用した一実施形態であるＤＲＡＭ（半導体装置）の構成について説明する。本実施形態のＤＲＡＭは、図１に示すメモリセル領域と、図示略の周辺回路領域とから構成されている。
図１に示すように、本実施形態のＤＲＡＭ（半導体装置）６０のメモリセル領域には、ＳＴＩ素子分離膜８からなる素子分離領域に囲まれて区画された活性領域１ａが、所定方向に所定間隔で複数形成されている。また、活性領域１ａを縦断するように、ワード線となる埋め込みゲート電極２３Ａ及び素子分離用の埋め込み配線２３Ｂが所定方向（図１中に示すＹ方向）に所定の間隔で埋め込み形成されている。さらに、埋め込みゲート電極２３Ａ及び埋め込み配線２３Ｂと直交する方向（図１中に示すＸ方向）に、複数のビット線３０が所定の間隔で配置されている。そして、埋め込みゲート電極２３Ａと活性領域１ａとが交差する領域にそれぞれメモリセルが形成されている。
埋め込みゲート電極（ワード線）２３Ａ及び埋め込み配線２３Ｂは、同一の構造を有しているが、機能が異なっている。ここで、埋め込みゲート電極２３Ａがメモリセルのゲート電極として用いられるのに対して、素子分離用の埋め込み配線２３Ｂは、所定の電位をかけて隣接するトランジスタ間を分離するために設けられている。すなわち、同一の活性領域１ａ上で隣接するトランジスタ間は、素子分離用の埋め込み配線２３Ｂを所定の電位に維持することで、寄生トランジスタをオフ状態として分離する。
また、メモリセル領域全体には、複数のメモリセルが形成されており、個々のメモリセルには、それぞれキャパシタ素子（図示略）が設けられている。それらの容量コンタクトパッド４２は、図１に示すように、それぞれが重ならないように、メモリセル領域内に所定の間隔で配置されている。
なお、本実施形態のＤＲＡＭ６０は、図１に示すように、６Ｆ２セル配置（Ｆは最小加工寸法）とされている。
次に、本実施形態のＤＲＡＭ６０を構成するメモリセルついて説明する。
図２（ａ）及び図２（ｂ）に示すように、本実施形態のメモリセルは、ワード線が半導体基板内に完全に埋め込まれた埋め込みゲート型トランジスタ、キャパシタ、配線層が形成された積層構造体である。
埋め込みゲート型トランジスタは、図２（ａ）及び図２（ｂ）に示すように、表層がシリコンからなる半導体基板１と、半導体基板１に形成された埋め込み絶縁膜からなるＳＴＩ素子分離膜８と、ＳＴＩ素子分離膜８によって区画形成された活性領域１ａと、ゲート電極溝１３の底部にゲート絶縁膜１５を介して埋め込み形成された埋め込みゲート電極２３Ａと、ゲート電極溝１３の内部で埋め込みゲート電極２３Ａの上面を保護するとともに半導体基板１の表面とほぼ同じ高さの上面を有するキャップ絶縁膜２２と、半導体基板１の表面を覆う第１層間絶縁膜（層間絶縁膜）２４を介して上方に形成されるビット線３０と、から概略構成されている。
また、埋め込みゲート型トランジスタは、埋め込みゲート電極２３Ａの幅方向両側の活性領域１ａにイオンを注入することによって形成された拡散領域２５，３７を備えており、上記拡散領域２５と上記ビット線３０とが接続されている。
また、本実施形態の埋め込みゲート型トランジスタは、図２（ａ）に示すように、埋め込み配線２３Ｂの底面の一部が、当該埋め込み配線２３Ｂの長手方向に配置された隣接するＳＴＩ素子分離膜８の間に埋め込む構成となっている。これにより、ＳＴＩ素子分離膜８と、埋め込み配線２３Ｂの埋め込まれた底面の一部の側面部分との間には、薄膜状のシリコン部１４がサイドウォール形状に設けられている。
ここで、埋め込みゲート電極２３Ａと埋め込み配線２３Ｂとは同じ構造を有していることから、埋め込みゲート電極２３Ａの底面の一部においても同様の薄膜状のシリコン部１４が設けられている。この薄膜状のシリコン部１４は、ソース領域とドレイン領域との電位差が閾値を超えたとき、チャネルとして機能させることができる。このように、本実施形態の埋め込みゲート型トランジスタは、薄膜状のシリコン部１４のようなチャネル領域を有するリセスチャネル型トランジスタを構成する。
埋め込みゲート型トランジスタの上方には、絶縁膜３３等を介してキャパシタが設けられている。具体的には、絶縁膜３３上には、埋め込みゲート型トランジスタの拡散領域３７と容量コンタクトプラグ４１を介して接続される容量コンタクトパッド４２が設けられている。そして、この容量コンタクトパッド４２上に、ストッパー膜４３及び第３層間絶縁膜４４を貫通するように設けられた下部電極４６、容量絶縁膜４７及び上部電極４８から構成されるキャパシタが形成されている。
なお、本実施形態のキャパシタ素子は、下部電極４６の内壁のみを電極として利用するシリンダー型を一例として記載しているが、これに限定されるものではない。例えば、下部電極の内壁及び外壁を電極として利用するクラウン型キャパシタに変更することも可能である。
配線層は、上記キャパシタ上に第４層間絶縁膜４９を介して設けられており、上部金属配線５０及び保護膜５１から構成されている。本実施形態では、配線層が１層配線構造の場合を一例として記載しているが、これに限定されるものではない。例えば、複数の配線層及び層間絶縁膜から構成される多層配線構造に変更することも可能である。
続いて、上記構成を有するＤＲＡＭ（半導体装置）６０の製造方法について、図３〜図２６を参照しながら説明する。ここで、図３〜図２６は、本実施形態のＤＲＡＭの製造方法を説明するための図であり、（ａ）は図１（ａ）に示すＡ−Ａ’線に沿った断面を、（ｂ）は図１（ａ）に示すＢ−Ｂ’線に沿った断面をそれぞれ示している。
本実施形態のＤＲＡＭ（半導体装置）６０の製造方法は、素子分離領域の形成工程と、埋め込みゲート電極の形成工程と、ビット線の形成工程と、容量コンタクトプラグの形成工程と、キャパシタの形成工程と、配線層の形成工程と、を備えて概略構成されている。
より具体的には、本実施形態のＤＲＡＭ６０の製造方法は、半導体基板にゲート電極溝を形成する工程と、ゲート電極溝の内壁面にゲート絶縁膜を形成する工程と、ゲート電極溝の内部をゲート電極材料で埋め込んだ後、エッチバックして当該ゲート電極溝の底部に埋め込みゲート電極を形成する工程と、埋め込みゲート電極の上面を覆うように、ゲート電極溝の内部に絶縁膜を埋め込んだ後、エッチバックして当該ゲート電極溝の上部にキャップ絶縁膜を形成する工程と、半導体基板の上面に層間絶縁膜を形成する工程と、層間絶縁膜にビットコンタクト開口部を形成する工程と、を備え、半導体基板の上面に層間絶縁膜を形成する工程が、半導体基板の上面とキャップ絶縁膜の上面との間に生じた段差を埋め込むように層間絶縁膜を成膜するとともに当該層間絶縁膜の上面を平坦面とすることを特徴とする。
以下に、各工程について、詳細に説明する。
（素子分離領域の形成工程）
先ず、シリコン基板（半導体基板）１の表面に、活性領域１ａを分離するための素子分離領域を形成する。素子分離領域の形成は、先ず、図３（ａ）及び図３（ｂ）に示すように、例えばＰ型のシリコン基板（半導体基板）１上に、シリコン酸化膜（ＳｉＯ２）２とマスク用のシリコン窒化膜（Ｓｉ３Ｎ４）３とを順次堆積する。次に、フォトリソグラフィ技術およびドライエッチング技術を用いて、シリコン窒化膜３、シリコン窒化膜２、およびシリコン基板１のパターニングを順次行ない、シリコン基板１に活性領域１ａを区画するための素子分離溝（トレンチ）４を形成する。また、シリコン基板１の活性領域１ａとなるシリコン表面は、マスク用のシリコン窒化膜３で覆われている。
次に、図４（ａ）及び図４（ｂ）に示すように、素子分離溝４内に露出するシリコン基板１の表面にシリコン酸化膜５を形成する。具体的には、素子分離溝４内のシリコン基板１の表面とともにシリコン基板１の活性領域１ａを被覆するシリコン窒化膜２及びシリコン窒化膜３の表面に、熱酸化によってシリコン酸化膜５を形成する。次に、窒化シリコンを素子分離溝４の内部を充填するように堆積した後、エッチバックを行なって、素子分離溝４の内部の底部にシリコン窒化膜６を残存させる。
次に、図５（ａ）及び図５（ｂ）に示すように、例えばＣＶＤ法によって、酸化シリコンを素子分離溝４の内部を充填するように堆積した後、マスク用のシリコン窒化膜３が露出するまでＣＭＰを行なって基板の表面を平坦化し、シリコン酸化膜７を形成する。このように、素子分離溝４の内部を下層のシリコン窒化膜６と上層のシリコン酸化膜７との２層構造で埋め込むことにより、上記素子分離溝４の幅が非常に狭い場合であっても当該素子分離溝４内に絶縁膜を確実に充填することができる。
次に、図６（ａ）及び図６（ｂ）に示すように、例えばウェットエッチングによって、マスク用のシリコン窒化膜３およびシリコン酸化膜２を除去する。これにより、素子分離溝４の表面（すなわち、シリコン酸化膜７の表面）とシリコン基板１の表面とを概略同等の高さとなる。このようにして、素子分離領域を構成するＳＴＩ（Shallow Trench Isolation）素子分離膜８を形成する。また、この素子分離領域により、シリコン基板１に活性領域１ａが区画形成される。
次に、シリコン基板１の表面に不純物拡散層を形成する。不純物拡散層の形成は、先ず、図６（ａ）及び図６（ｂ）に示すように、露出したシリコン基板１の表面に、熱酸化によってシリコン酸化膜９を形成する。次に、このシリコン酸化膜９をマスクとしてシリコン基板１の活性領域１ａに低濃度のＮ型不純物（リン等）をイオン注入する。このようにして、シリコン基板１の表面近傍にＮ型不純物拡散層１０を形成する。このＮ型不純物拡散層１０は、トランジスタのソース・ドレイン領域の一部として機能する。
（埋め込みゲート電極の形成工程）
次に、埋め込みゲート電極（ワード線）を形成する。埋め込みゲート電極の形成は、先ず、図７（ａ）及び図７（ｂ）に示すように、シリコン酸化膜９上にマスク用のシリコン窒化膜１１及びカーボン膜（アモルファス・カーボン膜）１２を順次堆積した後、カーボン膜１２、シリコン窒化膜１１及びシリコン酸化膜９を順次パターニングしてゲート電極溝（トレンチ）を形成するためのハードマスクを形成する。
次に、図８（ａ）及び図８（ｂ）に示すように、ドライエッチングによって上記ハードマスクから露出するシリコン基板１をエッチングすることにより、ゲート電極溝（トレンチ）１３を形成する。このゲート電極溝１３は、活性領域１ａと交差する所定の方向（例えば、図１中のＹ方向）に延在するライン状のパターンとして形成される。また、図８（ａ）に示すように、ゲート電極溝１３を形成する際に、ＳＴＩ素子分離膜８の表面の高さが、シリコン基板１の表面の高さよりも高くなるように、ＳＴＩ素子分離膜８の部分よりもシリコン層の部分を深くエッチングする。これにより、ＳＴＩ素子分離膜８と接するゲート電極溝１３の側面部分には、サイドウォール状に薄膜状のシリコン部１４が残存する。この薄膜状のシリコン部１４がトランジスタのチャネル領域として機能する。
次に、図９（ａ）及び図９（ｂ）に示すように、ゲート電極溝１３の内壁面及び基板の表面を覆うようにゲート絶縁膜１５を形成する。ゲート絶縁膜１５としては、例えば、熱酸化で形成したシリコン酸化膜等を利用することができる。次に、ゲート絶縁膜１５上にゲート電極材料を順次堆積して、ゲート電極溝１３内に埋め込み形成する。具体的には、ゲート電極材料として、例えば、窒化チタン（ＴｉＮ）とタングステン（Ｗ）とを用いて、ゲート電極溝１３内に窒化チタン膜１６及びタングステン膜１７を埋め込み形成する。
ところで、従来のゲート電極の形成方法では、ゲート絶縁膜１５と接する部分に導電性のポリシリコンを用いていた。しかしながら、微細化された埋め込みゲート電極にポリシリコンを用いるとゲート電極の抵抗値が高くなってしまうため、好ましくはない。したがって、本実施形態では、ポリシリコンを用いずに窒化チタン及びタングステンのみでゲート電極溝１３内を埋め込んでいる。
次に、図１０（ａ）及び図１０（ｂ）に示すように、ゲート電極溝１３内に埋め込み形成した窒化チタン膜１６及びタングステン膜１７をエッチバックして、ゲート電極溝１３の底部にのみ窒化チタン膜１６及びタングステン膜１７を残存させる。このようにして、シリコン基板１に設けられたゲート電極溝１３内に、埋め込みゲート電極（ワード線）２３Ａ及び埋め込み配線２３Ｂを埋め込み形成する。なお、上記エッチバック量は、ゲート電極を埋め込み形成するために、ゲート電極溝１３内の埋め込みゲート電極２３Ａを構成するタングステン膜１７の上面がシリコン基板１のシリコン層よりも低い（深い）位置となるように調整する。
次に、図１１（ａ）及び図１１（ｂ）に示すように、残存するタングステン膜１７上及びゲート電極溝１３の内壁を覆うように、例えばシリコン窒化膜等でライナー膜１８を形成する。次に、上記ライナー膜１８上に、埋め込み絶縁膜１９を形成する。ここで、埋め込み絶縁膜１９としては、例えば、ＣＶＤ法で形成したシリコン酸化膜、塗布膜であるＳＯＤ（Spin On Dielectric）膜や、それらの積層膜を利用することができる。また、埋め込み絶縁膜１９としてＳＯＤ膜を用いた場合には、ライナー膜１８上にＳＯＤ膜を塗布した後に高温の水蒸気（Ｈ２Ｏ）雰囲気中でアニール処理を行って、固体の膜に改質する。
次に、図１２（ａ）及び図１２（ｂ）に示すように、ＣＭＰ処理を行って、マスク用のシリコン窒化膜１１上に形成されたライナー膜１８が露出するまで基板の表面を平坦化した後に、シリコン基板１のシリコン表面が露出するように、マスク用のシリコン窒化膜１１と、埋め込み絶縁膜１９及びライナー膜１８の一部と、をエッチングによって除去する（エッチバック）。このようにして、埋め込みゲート電極（ワード線）２３Ａ及び埋め込み配線２３Ｂの上部に、ライナー膜１８及び埋め込み絶縁膜１９からなるキャップ絶縁膜２２を形成する。
ところで、上述したように、シリコン窒化膜１１と、埋め込み絶縁膜１９及びライナー膜１８の一部と、をエッチバックしてキャップ絶縁膜２２を形成する際には、埋め込み絶縁膜１９の表面の高さ（図１２（ａ）参照）と、シリコン基板１のシリコン表面の高さ（図１２（ｂ）参照）とが概略同じ高さとなるようにエッチングを行なう。
しかしながら、図１２（ｂ）に示すように、シリコン基板１の表面とキャップ絶縁膜２２の上面との間には、段差が生じてしまう。
（ビット線の形成工程）
次に、ビット線３０を形成する。ビット線３０の形成は、先ず、図１３（ａ）及び図１３（ｂ）に示すように、シリコン基板１の表面及びキャップ絶縁膜２２の表面を覆うように第１層間絶縁膜２４を形成する。
ここで、第１層間絶縁膜２４は、シリコン基板１の上面とキャップ絶縁膜２２の上面との間に生じた上記段差を埋め込むように絶縁膜を成膜するとともに、成膜後の上面が平坦面となるように形成する。
ところで、従来の半導体装置の製造方法では、上記第１層間絶縁膜としてＬＰ−ＴＥＯＳ等のＣＶＤ酸化膜を用いていた。しかしながら、ＣＶＤ酸化膜は、下地形状をトレースするように成膜するため、シリコン基板１の表面とキャップ絶縁膜２２の上面との間の段差が成膜後の表面にも現れてしまう。このため、第１層間絶縁膜の上面を平坦面となるように形成することが困難であった。
そこで、本実施形態のＤＲＡＭ６０の製造方法では、第１層間絶縁膜２４としてプラズマ酸化膜（ＨＤＰ膜）を用いることを特徴とする。ＨＤＰ（High Density Plasma）成膜法は、プラズマ活性なイオンを用いて溝の上部にオーバハングして堆積（たいせき）した膜を削りながら成膜を進めるため、段差被覆性及び埋め込み性が高い。したがって、第１層間絶縁膜２４としてＨＤＰ膜を用いることにより、シリコン基板１の上面とキャップ絶縁膜２２の上面との間に生じた段差を埋め込むように層間絶縁膜を成膜すると同時に、この層間絶縁膜の上面を平坦面とすることができる。
なお、ＨＤＰ膜の成膜時のプラズマエネルギーが高すぎると、シリコン基板１の表面近傍に形成したＮ型不純物拡散層１０にダメージが入り、結晶性の劣化やホールド特性の劣化を招くおそれがある。したがって、成膜時のプラズマエネルギーを適宜制御することにより、ホールド特性の劣化を抑制する。
また、上述したように、ＨＤＰ膜の成膜条件が制限されることにより、第１層間絶縁膜２４の上面の平坦性が十分でない場合には、成膜後にＣＭＰによって第１層間絶縁膜２４の上面を平坦化してもよい。
次に、図１４（ａ）及び図１４（ｂ）に示すように、フォトリソグラフィ技術及びドライエッチング技術を用いて、第１層間絶縁膜２４の一部を除去して、ビットコンタクト開口部２４ａを形成する。
ここで、ビットコンタクト開口部２４ａは、例えば図１に示すように、ワード線２３Ａと同一の方向（図１中に示すＹ方向）に延在するライン状の開口パターン２４ｂとして形成する。また、ビットコンタクトの開口パターン２４ｂと活性領域１ａとが交差する部分では、図１４（ｂ）に示すように、ビットコンタクト開口部２４ａからシリコン基板１のシリコン表面が露出する。
次に、図１４（ａ）及び図１４（ｂ）に示すように、第１層間絶縁膜２４をマスクとし、ビットコンタクト開口部２４ａから露出するシリコン基板１の表面に例えばヒ素等のＮ型の不純物をイオン注入する。これにより、シリコン基板１の表面近傍にＮ型の不純物拡散層を形成する。このＮ型の不純物拡散層は、トランジスタのソース・ドレイン領域の一方（本実施形態では、ドレイン領域）として機能する拡散領域２５となる。また、本実施形態の拡散領域２５では、上述したＮ型の不純物拡散層１０を形成する際のイオン注入量（Ｎ）よりも、イオン注入量（Ｎ＋）を若干多くして濃度勾配を設け、ＬＤＤ構造（Lightly Doped Drain）とすることが好ましい。
次に、図１５（ａ）及び図１５（ｂ）に示すように、リン等のＮ型の不純物を含有するポリシリコンを第１層間絶縁膜２４の上に堆積させてポリシリコン膜２６を形成する。この際、ビットコンタクト開口部２４ａ内に、ポリシリコンを確実に埋め込むようにする。次に、このポリシリコン膜２６の上にタングステンシリサイド（ＷＳｉ）、タングステン及びシリコン窒化膜を順次堆積して、タングステンシリサイド膜２７、タングステン膜２８及びシリコン窒化膜２９をそれぞれ形成する。
次に、図１６（ａ）及び図１６（ｂ）に示すように、ポリシリコン膜２６、タングステンシリサイド膜２７、タングステン膜２８、シリコン窒化膜２９からなる積層膜をライン形状にパターニングして、ビット線３０を形成する。
このビット線３０は、ビットコンタクト開口部２４ａ内において、ソース・ドレイン領域の一方となる拡散領域２５と接続される。すなわち、ビット線３０を構成するポリシリコン膜２６と、ビットコンタクト開口部２４ａから露出しているシリコン基板１の表面部分に形成された拡散領域２５とが接続される。このように、本実施形態のビット線３０は、ソース・ドレイン領域の一方となる拡散領域２５と接続するコンタクトプラグの機能を兼ねるものである。そして、本実施形態の製造方法では、このようにコンタクトプラグの機能を兼ねるビット線３０を一回のリソグラフィー工程で形成（一括形成）するものである。
本実施形態では、第１層間絶縁膜２２としてＨＤＰ膜を用いており、ウェット耐性が高く、ビット線３０を形成する際にビットコンタクト開口部２４ａの幅が広がらないため、十分な加工マージンを確保することができる。
また、第１層間絶縁膜２２としてＨＤＰ膜を用いており、この第１層間絶縁膜２２の上面の平坦性が高く段差がないため、ビットコンタクトプラグ及びビット線３０を一括形成する際に、エッチング量が増大やマスクの後退がないため、十分な加工マージンを確保することができる。
さらに、本実施形態では、ビットコンタクトプラグとビット配線とを一回のリソグラフィー及びドライエッチングで形成する。これにより、ビットコンタクトプラグの径がビット配線幅よりも大きくなってしまうといった、ビットコンタクトプラグとビット配線との合わせズレが生じないため、他の導体とのショートの問題を抑制することができる。
また、ビット線３０は、ワード線２３Ａ及び埋め込み配線２３Ｂと交差する方向（図１中に示すＸ方向）に延在するパターンとして形成される。なお、図１に示すようにビット線３０は、ワード線２３Ａと直交する直線形状の例を示しているが、これに限定されるものではない。例えば、ビット線３０は、一部を湾曲させた形状として配置してもよい。
次に、図１７（ａ）及び図１７（ｂ）に示すように、第１層間絶縁膜２４上に、ビット線３０の表面を覆うようにシリコン窒化膜３１を形成した後、このシリコン窒化膜３１の表面を覆うようにライナー膜３２を積層して形成する。ライナー膜３２としては、例えばシリコン窒化膜（Ｓｉ３Ｎ４）やシリコン酸窒化膜（ＳｉＯＮ）等を用いることができる。
本実施形態のＤＲＡＭ６０は、上述したように、図１に示すメモリセル領域の周辺領域に図示略の周辺回路部を備えている。この周辺回路部において、例えばプレーナ型ＭＯＳトランジスタが形成されている場合には、上記積層膜からなるビット線３０を形成する際に、上記プレーナ型ＭＯＳトランジスタのゲート電極を同時に形成することができる。また、ビット線３０の側面を覆うシリコン窒化膜３１及びライナー膜３２からなる積層膜は、周辺回路部に形成される上記プレーナ型ＭＯＳトランジスタにおいてゲート電極のサイドウォールの一部として用いることができる。
（容量コンタクトプラグの形成工程）
次に、容量コンタクトプラグ４１を形成する。容量コンタクトプラグ４１の形成は、先ず、図１８（ａ）及び図１８（ｂ）に示すように、ライナー膜３２の上にＳＯＤを塗布してビット線３０間の空間を充填した後、蒸気（Ｈ２Ｏ）雰囲気中でアニール処理を行なって固体の膜に改質することにより、ＳＯＤ膜（絶縁膜）３３を形成する。次に、ライナー膜３２の上面が露出するまでＣＭＰを行って基板の表面を平坦化した後に、ＳＯＤ膜３３及びライナー膜３２の上面を覆うように第２層間絶縁膜３４を形成する。第２層間絶縁膜３４としては、例えば、ＣＶＤ法で形成したシリコン酸化膜を用いることができる。
次に、図１９（ａ）及び図１９（ｂ）に示すように、フォトリソグラフィ技術およびドライエッチング技術を用いて、容量コンタクト開口部３５を形成する。この容量コンタクト開口部３５は、ビット線３０の側面に形成されたシリコン窒化膜３１及びライナー膜３２をサイドウォールとして用いたＳＡＣ（Self Alignment Contact）法によって形成する。
具体的には、図２６に示すように、先ず、第２層間絶縁膜３４に、例えばワード線２３Ａと同一の方向（図２６中に示すＹ方向）に延在するライン状の開口パターン３４ａを形成する。この開口パターン３４ａの形成する際に、第２層間絶縁膜３４と同時にＳＯＤ膜３３をドライエッチングすると、ＳＯＤ膜３３にはビット線３０の側面に形成されたシリコン窒化膜３１及びライナー膜３２に幅方向が規制された開口が自己整合的に形成される。次に、この開口から露出するライナー膜３２、シリコン窒化膜３１及び第１層間絶縁膜２４を順次エッチングによって除去することにより、容量コンタクト開口部３５を形成する。
また、図２６に示すように、容量コンタクト開口部３５と活性領域１ａとが重なる部分では、図１９（ｂ）に示すように、容量コンタクト開口部３５からシリコン基板１のシリコン表面が露出する。
次に、図１９（ａ）及び図１９（ｂ）に示すように、容量コンタクト開口部３５の内壁部に、例えばシリコン窒化膜からなるサイドウォール（ＳＷ）３６を形成する。次に、第２層間絶縁膜３４をマスクとして、容量コンタクト開口部３５から露出するシリコン基板１の表面に、例えばリン等のＮ型の不純物をイオン注入する。これにより、シリコン基板１のシリコン表面近傍にＮ型の不純物拡散層を形成する。このＮ型の不純物拡散層は、トランジスタのソース・ドレイン領域の他方（本実施形態では、ソース領域）として機能する拡散領域３７となる。
次に、図２０（ａ）及び図２０（ｂ）に示すように、第２層間絶縁膜３４上に、容量コンタクト開口部３５内を埋め込むようにしてリンを含有したポリシリコンを堆積した後にエッチバックを行なって、容量コンタクト開口部３５の底部にポリシリコン層３８を形成する。次に、ポリシリコン層３８の表面にコバルトシリサイド（ＣｏＳｉ）層３９を形成した後、容量コンタクト開口部３５の内部を充填するようにタングステンを堆積してタングステン膜を成膜する。次に、ＣＭＰによってＳＯＤ膜３３の表面が露出するまで表面の平坦化を行ない、容量コンタクト開口部３５の内部にタングステンを残存させて、タングステン層４０を形成する。このようにして、ポリシリコン層３８、コバルトシリサイド層３９及びタングステン層４０からなる容量コンタクトプラグ４１を形成する。
（キャパシタの形成工程）
次に、キャパシタを形成する。キャパシタの形成は、先ず、容量コンタクトプラグ４１を形成後の基板の表面に、窒化タングステン（ＷＮ）及びタングステン（Ｗ）を順次堆積して積層膜を形成する。次に、この積層膜をパターニングして、図２１（ａ）及び図２１（ｂ）に示すような容量コンタクトパッド４２を形成する。ここで、図１に示すように、メモリセル領域に容量コンタクトパッド４２を均等な間隔で形成する必要がある。このため、図２１（ｂ）に示すように、容量コンタクトパッド４２は、容量コンタクトプラグ４１の直上からずらした位置に形成されるが、容量コンタクトパッド４２の底面と容量コンタクトプラグ４１の上面とが重なる部分で容量コンタクトパッド４２と接続される。
次に、図２２（ａ）及び図２２（ｂ）に示すように、基板上に、容量コンタクトパッド４２を覆うように、例えばシリコン窒化膜等を用いてストッパー膜４３を形成する。次に、このストッパー膜４３の上に、例えばシリコン酸化膜等を用いて第３層間絶縁膜４４を形成する。
次に、図２３（ａ）及び図２３（ｂ）に示すように、第３層間絶縁膜４４と容量コンタクトパッド４２上のストッパー膜４３とを貫通するコンタクトホール４５を形成して、容量コンタクトパッド４２の上面の一部を露出させる。次に、コンタクトホール４５の内壁面と露出する容量コンタクトパッド４２の上面とを覆うようにして、例えば窒化チタン等を用いてキャパシタ素子の下部電極４６を形成する。これにより、下部電極４６の底部は、容量コンタクトパッド４２の上面と接続される。
次に、図２４（ａ）及び図２４（ｂ）に示すように、第３層間絶縁膜４４の上に、下部電極４６の表面を覆うようにして容量絶縁膜４７を形成する。容量絶縁膜４７としては、例えば、酸化ジルコニウム（ＺｒＯ２）、酸化アルミニウム（Ａｌ２Ｏ３）、酸化ハフニウム（ＨｆＯ２）及びこれらの積層膜を用いることができる。次に、容量絶縁膜４７の表面を覆うように、例えば窒化チタン等を用いてキャパシタ素子の上部電極４８を形成する。このようにして、キャパシタを形成する。
（配線層の形成工程）
次に、キャパシタ素子を介してシリコン基板１の上に配線層を形成する。配線層の形成は、先ず、図２５（ａ）及び図２５（ｂ）に示すように、上部電極４８の上に、この上部電極４８を覆うようにして、例えばシリコン酸化膜等からなる第４層間絶縁膜４９を形成する。次に、第４層間絶縁膜４９の上に、例えばアルミニウム（Ａｌ）や銅（Ｃｕ）等で上部金属配線５０を形成する。その後、上部金属配線５０を覆うように保護膜５１を形成することにより、ＤＲＡＭのメモリセルが完成する。
以上のようにして、本実施形態のＤＲＡＭ６０を製造する。
以上説明したように、本実施形態のＤＲＡＭ（半導体装置）６０の製造方法によれば、ワード線がシリコン基板１内に埋め込まれた埋め込みゲート型トランジスタにおいて、埋め込みゲート電極２２Ａ及びキャップ絶縁膜２２が形成されたシリコン基板１の上面に第１層間絶縁膜２２を形成する際に、シリコン基板１の上面とキャップ絶縁膜２２の上面との間に生じた段差を埋め込むように第１層間絶縁膜２２を成膜して、この第１層間絶縁膜２２の上面を平坦化する方法を採用している。このような第１層間絶縁膜２２を用いてビットコンタクトプラグ及びビット線３０を形成することにより、エッチング量の増大や、マスクの後退を抑制することができる。したがって、パターン形成の加工マージンが大きく、微細化に適した半導体装置の製造方法を提供することができる。
また、本実施形態のＤＲＡＭ６０の製造方法によれば、第１層間絶縁膜２２として用いたＨＤＰ膜のウェット耐性が高く、ビット線３０を形成する際にビットコンタクト開口部２４ａの幅が広がらないため、十分な加工マージンを確保することができる。
さらに、第１層間絶縁膜２２として用いたＨＤＰ膜により、第１層間絶縁膜２２の上面の平坦性が高く段差がなく、ビットコンタクトプラグ及びビット線３０を一括形成する際に、エッチング量が増大やマスクの後退がないため、十分な加工マージンを確保することができる。
さらにまた、本実施形態のＤＲＡＭ６０の製造方法によれば、ビットコンタクトプラグとビット配線３０とを一回のリソグラフィー及びドライエッチングで形成することにより、ビットコンタクトプラグの径がビット配線幅よりも大きくなってしまうといった、ビットコンタクトプラグとビット配線との合わせズレが生じない。このため、他の導体とのショートの問題を抑制することができる。
なお、本発明の技術範囲は上記実施の形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲において種々の変更を加えることが可能である。例えば、上述した実施形態のＤＲＡＭでは、メモリセルの構成に、ワード線が半導体基板内に完全に埋め込まれた埋め込み型トランジスタとしてリセスチャネル型トランジスタを用いる例を示したが、本発明はこれに限定されるものではなく、種々の埋め込み型トランジスタを適用することができる。
具体的には、図２７（ａ）及び図２７（ｂ）に示すようなメモリセルの構成を例示することができる。この例のメモリセルは、上記実施形態と同様に、ワード線が半導体基板内に完全に埋め込まれた埋め込みゲート型トランジスタ、キャパシタ、配線層が形成された積層構造体であり、埋め込みゲート型トランジスタの構成以外については上記実施形態と同一である。したがって、以下の説明においては、上記実施形態の半導体装置と同一の構成部分については同じ符号を付すると共に説明を省略する。
図２７（ａ）及び図２７（ｂ）に示すように、本例の埋め込みゲート型トランジスタは、図２７（ａ）に示すように、埋め込み配線２２３Ｂの底面の一部が、当該埋め込み配線２２３Ｂの長手方向に配置された各ＳＴＩ素子分離膜２０８の上面に埋め込まれた構成となっている。すなわち、ＳＴＩ素子分離膜２０８の上面の高さが、隣接する当該ＳＴＩ素子分離膜２０８間の、シリコン基板１の表面の高さよりも低くなるように構成されている。これにより、シリコン基板１の上面には、埋め込み配線２２３Ｂの底面の、ＳＴＩ素子分離膜２０８への埋め込み部分とゲート絶縁膜１５を介して隣接するサドル形状のシリコン部２１４が設けられる。
ここで、埋め込みゲート電極２２３Ａと埋め込み配線２２３Ｂとは同じ構造を有していることから、埋め込みゲート電極２２３Ａにおいても同様のサドル形状のシリコン部２１４が設けられている。このサドル形状のシリコン部２１４は、ソース領域とドレイン領域との電位差が閾値を超えたとき、チャネルとして機能させることができる。このように、本例の埋め込みゲート型トランジスタは、サドル形状のシリコン部２１４のようなチャネル領域を有するサドルフィン型トランジスタを構成する。
続いて、上記構成を有するサドルフィン型トランジスタの製造方法について説明する。
素子分離領域の形成工程（図３〜図６を参照）及び埋め込みゲート電極の形成工程におけるハードマスクの形成（図７を参照）は、上記実施形態と同一である。
次に、図２８（ａ）及び図２８（ｂ）に示すように、ドライエッチングによって上記ハードマスクから露出するシリコン基板１をエッチングすることにより、ゲート電極溝（トレンチ）２１３を形成する。また、図２８（ａ）に示すように、ゲート電極溝２１３を形成する際に、シリコン基板１のシリコン層の部分よりもＳＴＩ素子分離膜２０８の部分を深くエッチングする。これにより、ＳＴＩ素子分離膜２０８の上面よりも高いシリコン層の部分であってゲート電極溝２１３と接する部分には、サドル状のシリコン部２１４が残存する。このサドル状のシリコン部２１４がトランジスタのチャネル領域として機能する。
次に、図９（ａ）及び図９（ｂ）に示すように、ゲート電極溝２１３の内壁面及び基板の表面全体にゲート絶縁膜１５を形成した後、このゲート絶縁膜１５上にゲート電極材料を順次堆積して、ゲート電極溝２１３内に埋め込み形成する。
次に、図２９（ａ）及び図２９（ｂ）に示すように、ゲート電極溝２１３内に埋め込み形成した窒化チタン膜１６及びタングステン膜１７をエッチバックして、ゲート電極溝２１３の底部にのみ窒化チタン膜１６及びタングステン膜１７を残存させる。このようにして、シリコン基板１に設けられたゲート電極溝２１３内に埋め込まれる埋め込みゲート電極（ワード線）２２３Ａ及び埋め込み配線２２３Ｂを形成する。
これ以降の工程は、上記実施形態と同様である。
本例で説明したように、埋め込みゲート型トランジスタとしてサドルフィン型トランジスタを適用することにより、オン電流が大きくなるという利点がある。
１・・・シリコン基板（半導体基板）
１ａ・・・活性領域
２，５，７，９・・・シリコン酸化膜
３，６，１１，２９，３１・・・シリコン窒化膜
４・・・素子分離溝（トレンチ）
８・・・ＳＴＩ素子分離膜
１０・・・Ｎ型不純物拡散層
１２・・・カーボン膜（アモルファス・カーボン膜）
１３・・・ゲート電極溝
１４・・・シリコン部
１５・・・ゲート絶縁膜
１６・・・窒化チタン膜
１７，２８・・・タングステン膜
１８，３２・・・ライナー膜
１９・・・埋め込み絶縁膜
２２・・・キャップ絶縁膜
２３Ａ・・・埋め込みゲート電極（ワード線）
２３Ｂ・・・埋め込み配線
２４・・・第１層間絶縁膜（層間絶縁膜）
２４ａ・・・ビットコンタクト開口部
２４ｂ・・・開口パターン
２５，３７・・・拡散領域
２６・・・ポリシリコン膜
２７・・・タングステンシリサイド膜
３０・・・ビット線
３３・・・絶縁膜
３４・・・第２層間絶縁膜
３４ａ・・・開口パターン
３５・・・容量コンタクト開口部
３６・・・サイドウォール（ＳＷ）
３８・・・ポリシリコン層
３９・・・コバルトシリサイド層
４０・・・タングステン層
４１・・・容量コンタクトプラグ
４２・・・容量コンタクトパッド
４３・・・ストッパー膜
４４・・・第３層間絶縁膜
４５・・・コンタクトホール
４６・・・下部電極
４７・・・容量絶縁膜
４８・・・上部電極
４９・・・第４層間絶縁膜
５０・・・上部金属配線
５１・・・保護膜
６０・・・ＤＲＡＭ（半導体装置）

Claims (4)

  1. 半導体基板に、ゲート電極溝を形成する工程と、
    前記ゲート電極溝の内壁面に、ゲート絶縁膜を形成する工程と、
    前記ゲート電極溝の内部をゲート電極材料で埋め込んだ後、エッチバックして当該ゲート電極溝の底部に埋め込みゲート電極を形成する工程と、
    前記埋め込みゲート電極の上面を覆うように、前記ゲート電極溝の内部に絶縁膜を埋め込んだ後、エッチバックして当該ゲート電極溝の上部にキャップ絶縁膜を形成する工程と、
    前記半導体基板の上面に層間絶縁膜を形成する工程と、
    前記層間絶縁膜にビットコンタクト開口部を形成する工程と、を備え、
    前記半導体基板の上面に層間絶縁膜を形成する工程が、前記半導体基板の上面と前記キャップ絶縁膜の上面との間に生じた段差を埋め込むように層間絶縁膜を成膜するとともに当該層間絶縁膜の上面を平坦面とすることを特徴とする半導体装置の製造方法。
  2. 前記層間絶縁膜として、プラズマ酸化膜（ＨＤＰ）を用いることを特徴とする請求項１に記載の半導体装置の製造方法。
  3. 前記層間絶縁膜を成膜した後、ＣＭＰにより当該層間絶縁膜の上面を平坦化することを特徴とする請求項１又は２に記載の半導体装置の製造方法。
  4. 前記ビットコンタクト開口部を形成する工程の後に、
    前記コンタクト開口部内に導電性材料を埋め込むとともに前記層間絶縁膜の上面にビット配線相当の高さとなるまで導電性材料からなる層を形成する工程と、
    前記導電性材料からなる層をパターニングして、ビットコンタクトプラグ及びビット配線を一括形成する工程と、を備えることを特徴とする請求項１乃至３のいずれか一項に記載の半導体装置の製造方法。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013197286A (ja) * 2012-03-19 2013-09-30 Elpida Memory Inc 半導体装置及びその製造方法
US8916918B2 (en) 2012-04-04 2014-12-23 Ps4 Luxco S.A.R.L. Semiconductor device having fin-shaped field effect transistor and manufacturing method thereof

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012084738A (ja) * 2010-10-13 2012-04-26 Elpida Memory Inc 半導体装置及びその製造方法、並びにデータ処理システム
JP2012089566A (ja) * 2010-10-15 2012-05-10 Elpida Memory Inc 半導体装置及びその製造方法、並びにデータ処理システム
JP5697952B2 (ja) * 2010-11-05 2015-04-08 ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． 半導体装置、半導体装置の製造方法およびデータ処理システム
US8486834B2 (en) * 2011-05-24 2013-07-16 Nanya Technology Corporation Method for manufacturing memory device
JP2012253122A (ja) * 2011-06-01 2012-12-20 Elpida Memory Inc 半導体装置の製造方法、並びにデータ処理システム
US9318431B2 (en) 2011-11-04 2016-04-19 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit having a MOM capacitor and method of making same
KR20140018515A (ko) * 2012-08-02 2014-02-13 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
KR101617252B1 (ko) * 2012-09-21 2016-05-02 삼성전자주식회사 트랜지스터의 형성 방법 및 이를 포함하는 반도체 장치의 제조 방법
DE112013005677T5 (de) * 2012-11-28 2015-09-17 Ps4 Luxco S.A.R.L. Halbleitervorrichtung und Verfahren zu ihrer Herstellung
JP5639318B1 (ja) * 2013-08-15 2014-12-10 ユニサンティス エレクトロニクス シンガポール プライベート リミテッドＵｎｉｓａｎｔｉｓ Ｅｌｅｃｔｒｏｎｉｃｓ Ｓｉｎｇａｐｏｒｅ Ｐｔｅ Ｌｔｄ． Ｓｇｔを有する半導体装置の製造方法
KR102046987B1 (ko) 2013-08-30 2019-11-20 삼성전자 주식회사 반도체 소자 및 그 제조방법
KR102214506B1 (ko) * 2014-08-21 2021-02-09 삼성전자 주식회사 콘택 플러그를 포함하는 반도체 소자 및 그 제조 방법
US20200411527A1 (en) * 2019-06-27 2020-12-31 Nanya Technology Corporation Memory structure

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4818578B2 (ja) * 2003-08-06 2011-11-16 ルネサスエレクトロニクス株式会社 不揮発性半導体記憶装置およびその製造方法
KR100546360B1 (ko) * 2003-08-06 2006-01-26 삼성전자주식회사 Ｎｏｒ형 마스크 ｒｏｍ 소자 및 이를 포함하는 반도체소자의 제조 방법
JP2006339476A (ja) 2005-06-03 2006-12-14 Elpida Memory Inc 半導体装置及びその製造方法
JP4773169B2 (ja) 2005-09-14 2011-09-14 エルピーダメモリ株式会社 半導体装置の製造方法
KR101095817B1 (ko) * 2009-02-10 2011-12-21 주식회사 하이닉스반도체 반도체 소자 및 그의 제조 방법
KR101570044B1 (ko) * 2009-03-17 2015-11-20 삼성전자주식회사 저저항의 매립형 금속 게이트 전극 구조를 갖는 반도체 장치 및 그 제조 방법
KR101094372B1 (ko) * 2009-06-30 2011-12-15 주식회사 하이닉스반도체 매립게이트를 구비한 반도체장치 제조 방법
KR101105433B1 (ko) * 2009-07-03 2012-01-17 주식회사 하이닉스반도체 매립게이트를 구비한 반도체장치 및 그 제조 방법

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013197286A (ja) * 2012-03-19 2013-09-30 Elpida Memory Inc 半導体装置及びその製造方法
US9087727B2 (en) 2012-03-19 2015-07-21 Ps4 Luxco S.A.R.L. Semiconductor device
US8916918B2 (en) 2012-04-04 2014-12-23 Ps4 Luxco S.A.R.L. Semiconductor device having fin-shaped field effect transistor and manufacturing method thereof

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US20110143509A1 (en) 2011-06-16
US8409955B2 (en) 2013-04-02

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