KR101570044B1 - 저저항의 매립형 금속 게이트 전극 구조를 갖는 반도체 장치 및 그 제조 방법 - Google Patents

저저항의 매립형 금속 게이트 전극 구조를 갖는 반도체 장치 및 그 제조 방법 Download PDF

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Abstract

비저항이 낮은 매립형 텅스텐 금속 게이트 제조 방법에서, 반도체 기판 상에 게이트 형성용 리세스를 형성하고, 상기 게이트 형성용 리세스에 게이트 유전막을 형성하며, 상기 게이트 유전막 상에 배리어 금속막을 형성하고, 상기 배리어 금속막 상에 핵형성용 금속층을 형성하며, 상기 핵형성용 금속층을 열처리하여 저항이 낮게 상변화를 실시하고, 상기 상변화된 핵형성용 금속층을 기반으로 벌크 게이트 금속 전극을 형성한다. 상기 핵형성용 금속층을 열처리하여 비저항을 낮추고 이를 기반으로 벌크 금속 게이트 전극을 형성하면 비저항이 낮은 전기적인 특성이 우수한 반도체 장치를 만들 수 있다.

Description

저저항의 매립형 금속 게이트 전극 구조를 갖는 반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE HAVING LOW RESISTANCE BURIED METAL GATE ELECTRODE STRUCTURE AND METHOD OF MANUFACTURING THE SAME}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로서, 상세하게는 저저항의 매립형 금속 게이트 전극 구조를 갖는 반도체 장치 및 그 제조 방법에 관한 것이다.
최근 반도체 메모리 제품의 고집적화가 가속화됨에 따라 단위 셀 면적이 크게 감소하면서, 패턴의 선폭 및 패턴들의 간격이 현저하게 좁아지고 있다. 단위 셀 면적은 감소되나, 디바이스에서 요구하는 전기적인 특성은 계속 유지되어야 하기 때문에, 이러한 문제를 해결하기 위해 디바이스를 수직(vertical)하게 형성하거나, 스택(stack) 구조로 형성하거나, 새로운 물질을 이용하고 있다.
이러한 요구에 맞추어 단위 면적은 감소하나 유효 채널 길이는 늘어나면서 전극 게이트를 매립하는 BCAT(Buried gate Cell Array Transistor)이 개발되고 있다.
도 1을 참조하면, 금속 BCAT(Metal Buried gate Cell Array Transistor)에 서, 게이트 디자인룰이 20nm 이하로 감소함에 따라 배리어 메탈(35)인 TiN과 게이트 금속으로 텅스텐(W)을 사용하는 경우, 텅스텐 핵형성층(nucleation layer)(40)과 벌크(bulk) 텅스텐층(45)을 형성할 때, 벌크 텅스텐층(45)이 상대적으로 작아짐에 따라 게이트 전극의 비저항이 높아 제품이 요구하는 전기적인 특성을 얻을 수 없는 문제점이 발생한다.
본 발명은 상술한 문제점을 해결하는 방안을 제공한다.
본 발명의 목적은 BCAT(Buried gate Cell Array Transistor) 텅스텐 금속 게이트 전극 형성 시에 금속 전극의 비저항을 감소시키는 금속 게이트 전극을 형성하는 방법을 제공하는 것이다.
본 발명의 다른 목적은 BCAT(Buried gate Cell Array Transistor) 텅스텐 금속 게이트 전극 형성 시에 금속 전극의 비저항이 감소된 금속 게이트 전극을 제공하는 것이다.
본 발명의 또 다른 목적은 BCAT(Buried gate Cell Array Transistor) 텅스텐 금속 게이트 전극 형성 시에 비저항이 감소된 금속 게이트 전극을 갖는 DRAM 반도체 장치를 제조하는 방법을 제공하는 것이다.
상술한 목적들을 달성하기 위하여, 본 발명의 일 실시예에 따른 비저항이 낮은 매립형 텅스텐 금속 게이트 전극의 제조 방법에 있어서, 반도체 기판 상에 소자 분리막을 형성하여 활성 영역과 비활성 영역을 구분하고, 상기 활성 영역에 리세스를 형성하며, 상기 리세스 내에 게이트 유전막을 형성하고, 상기 게이트 유전막 상에 배리어 금속막을 형성하며, 상기 배리어 금속막 상에 핵형성용 금속층을 형성하고, 상기 핵형성용 금속층을 열처리하여 감소된 저항을 가지도록 상변화시키며, 상기 상변화된 핵형성용 금속층을 기반으로 벌크 금속 전극층을 형성하고, 상기 반도체 기판 상의 배리어 금속막 및 벌크 금속 전극을 평탄화하면서 상기 리세스의 일부까지 식각하여 제거하고, 상기 리세스의 일부 내에 게이트 하드 마스크를 형성한다.
본 발명의 다른 실시예에 따른 비저항이 낮은 매립형 텅스텐 금속 게이트 전극을 갖는 반도체 장치의 제조 방법에 있어서, 반도체 기판 상에 소자 분리막을 형성하여 활성 영역과 비활성 영역을 구분하고, 상기 활성 영역에 리세스를 형성하며, 상기 리세스 내에 게이트 유전막을 형성하고, 상기 게이트 유전막 상에 배리어 금속막을 형성하며, 상기 배리어 금속막 상에 핵형성용 금속층을 형성하고, 상기 핵형성용 금속층을 열처리하여 낮은 저항을 가지도록 상변화시키며, 상기 상변화된 핵형성용 금속층을 기반으로 벌크 금속 전극을 형성하고, 상기 반도체 기판 상의 배리어 금속막 및 벌크 금속 전극을 평탄화하면서 상기 리세스의 일부까지 식각하여 제거하고, 상기 리세스의 일부 내에 게이트 하드 마스크를 형성하여 비저항이 낮은 매립형 금속 전극 게이트를 형성하며, 상기 반도체 기판 상에 주변 회로용 게이트 전극을 형성하고, 마스크를 사용하여 소스 드및 레인 불순물층들을 형성하며, 상기 반도체 기판 상에 층간 절연막을 형성하고, 상기 층간 절연막에 매립 금속 전극을 가로지르는 셀 비트 라인을 형성하며, 상기 층간 절연막에 BC를 형성하여 커패시터 패드를 형성하고, 상기 주변 회로 영역에 주변 회로 비트 라인을 형성하며, 상기 커패시터 패드 및 주변 회로 비트 라인 상에 식각 방지막을 형성하고, 상기 식각 방지막 상에 몰드층을 형성하며, 상기 몰드층에 커패시터 전극 홀을 형성하고 커패시터 하부 전극을 형성하며, 상기 몰드층을 제거한 후에 커패시터 유전막 및 커패시터 상부 전극을 형성한다.
상술한 목적을 달성하기 위하여 본 발명의 실시예에 따른 매립형 금속 게이트 전극을 구비하는 반도체 장치는, 반도체 기판 상에 형성된 소자 분리막, 상기 소자 분리막으로 둘러싸인 활성 영역에 쌍으로 형성된 매립형 비저항이 낮은 핵형성층, 상기 비저항이 낮은 핵형성층을 기반으로 형성된 벌크 금속 게이트 전극, 그리고 상기 금속 게이트 전극 상에 형성된 게이트 하드 마스크를 포함하는 것을 특징으로 한다.
본 발명에 따른 반도체 장치 및 그 제조 방법에 대하여 첨부된 도면을 참조하여 상세하게 설명하지만, 본 발명이 하기 실시예들에 제한되는 것은 아니며, 해당분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상을 벗어나지 않은 범위 내에서 본 발명을 다양한 형태로 구현할 수 있을 것이다.
상술한 바와 같이 본 발명에 의하면, 매립형 텅스텐 금속 게이트 전극의 비저항이 개선되어 전기적 특성이 좋은 반도체 장치를 얻을 수 있다.
또한, 매립형 텅스텐 금속 게이트 전극을 이용하여 좁은 공간에도 전기적인 특성이 우수한 반도체 장치를 얻을 수 있어, 단위 셀을 최소화시켜 디자인할 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 안 된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
실시예 1
도 2 내지 도 9는 본 발명에 따른 비저항이 낮은 매립형 텅스텐 금속 게이트 전극의 제조 방법을 나타내는 단면도들이다.
도 2를 참조하면 본 발명은 BCAT(Buried gate Cell Array Transistor)의 텅스텐 금속 게이트 형성 시에, 핵형성용 텅스텐 금속층을 먼저 형성하고, 열처리하여 전기적인 특성이 좋은 알파상(α-phase)으로 상변화시키고, 알파상(α-phase)으로 상변화된 핵형성용 텅스텐 금속층을 기반으로 벌크층(90)을 형성하여, 저항이 작은 알파상(α-phase) 텅스텐으로 매립형 금속 전극을 형성하는 방법을 이용하여 제조된 비저항이 작은 금속 게이트 반도체 장치에 관한 것이다.
일반적으로 핵형성용 ALD 텅스텐은 베타상(β-phase) 상태로서 비저항이 높다. 이러한 베타상(β-phase) 텅스텐을 금속 게이트로 사용하면 원하는 전기적인 특성이 나오지 않아 반도체 장치에 부적합하다.
더구나 20nm 게이트 CD(critical dimension)를 갖는 반도체 장치는 핵형성용 베타상(β-phase) 텅스텐의 비중이 커지면 후속하여 형성되는 벌크 텅스텐층이 차지하는 비중이 작아져 큰 문제를 일으킨다.
다시 말하면, 20nm 게이트 CD(critical dimension)를 갖는 BCAT(Buried gate Cell Array Transistor) 구조에서 배리어 금속(TiN)/게이트 금속(W) 구조를 가정할 경우, 베리어 금속인 TiN을 30Å로 형성하고, 핵형성용 베타상(β-phase) 텅스텐층은 50Å으로 형성하는 경우에는 리세스의 기저부 및 양측벽에 형성되는 관계로 베타상(β-phase) 텅스텐층이 100Å으로 형성된 효과를 발휘한다.
나머지 공간에 벌크 텅스텐층을 형성하면 약 20Å 정도 두께의 벌크 텅스텐층을 형성할 수 있다.
이러한 경우 핵형성용 베타상(β-phase) 텅스텐층이 80% 이상을 차지하여 원하는 게이트 전극 비저항을 얻을 수 없다.
이러한 문제점을 해결하기 위해서 핵형성용 베타상(β-phase) 텅스텐층을 열처리를 통하여 비저항이 낮은 알파상(α-phase) 텅스텐층으로 상변화를 시킨 후, 벌크층(90)을 형성한다.
그러면 게이트 전극은 모두 비저항이 낮은 알파상(α-phase) 텅스텐으로 되기 때문에 전기적인 특성이 좋은 전극 구조를 얻을 수 있다.
도 3을 참조하면, 반도체 기판(100) 상에 소자 분리막(105)을 형성하여, 반도체 기판(100)을 활성 영역과 비활성 영역으로 구분한다.
소자 분리막(105) 형성 공정은 STI(shallow trench isolation) 공정을 이용하며, 소자 분리막(105)은 필요에 따라서 트렌치 형성 후에 약간의 열산화막을 형성하고, DRAM 장치에 적용할 경우 질화막으로 라이너를 형성한 후, CVD 또는 HDP 공정을 통하여 트렌치를 채우고 평탄화한다.
반도체 기판(100) 상에 패드 산화막(도시하지 않음)을 형성한다. 패드 산화막은 열산화막 방식으로 형성하고, 약 50Å 내지 150Å의 두께로 형성한다.
상기 패드 산화막 상에 하드 마스크막(도시하지 않음)을 형성한다. 하드 마스크막은 반도체 기판(100) 및 상기 패드 산화막과 식각율이 다른 물질을 사용한다. 예를 들면, 실리콘 질화막을 사용할 수 있다.
상기 하드 마스크는 게이트 마스크층(도시하지 않음) 등의 복수의 물질층으로 형성된다. 하부층은 플라즈마 CVD 산화막으로 2000Å 내지 3000Å의 두께로 형성하고, 중간층은 유기층인 ACL(amorphous carbon layer)층으로 2000Å 내지 3000Å의 두께로 형성한 다음, 상부층은 ARL(anti reflective layer)층으로 질화막을 약 500Å의 두께로 형성한다. 상기 게이트 마스크층을 마스크 패턴으로 하여 상기 하드 마스크층 패턴을 만들고, 상기 게이트 마스크층 제거 후에 상기 하드 마스크층을 이용하여 상기 활성 영역에 리세스(110)를 형성한다.
상기 리세스(110)는 매립형 게이트 전극이 형성될 공간으로 필요에 따라서 하부를 둥글게 형성하여 표면적을 크게 할 수도 있다. 그러나 본 발명에서는 발명의 특징에 초점을 맞추어 그러한 공정 및 설명은 생략하기로 한다.
상기 하드 마스크 및 상기 패드 산화막을 제거한다.
도 4를 참조하면, 반도체 기판(100)을 세정한 후, 상기 리세스(110) 내에 게이트 유전막(120)을 형성한다.
게이트 유전막(120)은, 하프늄 산화막(HfO2), 탄탈륨 산화막(Ta2O5), 지르코늄 산화막(ZrO2) 또는 ONO(oxide/nitride/oxide) 막 등 금속 게이트에 맞는 물질을 선택하여 장치가 요구하는 특성을 살려 형성한다.
상기 게이트 유전막(120) 상에 배리어 금속막(125)을 형성한다.
상기 배리어 금속막(125)은 질화티타늄(TiN), 티타늄/질화티타늄(Ti/TiN), 질화탄탈륨(TaN), 탄탈륨/질화탄탈륨(Ta/TaN) 및 질화티타늄실리콘(TiSiN) 중의 어느 하나와 게이트 유전막(120)이 결합이 잘 될 수 있도록 CVD 또는 ALD 공정을 통하여 30Å 정도로 형성한다.
도 5를 참조하면, 상기 배리어 금속막(125) 상에 핵형성용 금속층(nucleation metal layer)(130)을 형성한다.
상기 핵형성용 금속층(130)은 텅스텐(W)을 사용하고, 형성 방법은 ALD 공정을 이용한다.
상기 핵형성용 금속층(130)의 형성 공정은 도 17a의 ALD 텅스텐(W) 형성 장비(300)를 사용한다.
상기 ALD 텅스텐(W) 형성 장비(300)는 전송부(305)에 로봇(308)이 설치되어있고, 전송 게이트(320)는 작업 대기용 웨이퍼(310) 캐리어(315) 및 작업 후 대기용 캐리어(318)를 놓도록 구성되어 있다.
ALD 텅스텐 반응 챔버(330, 335)는 다수 개가 설치될 수 있으며, 작업용 웨이퍼(310)를 로봇(308)이 전송 게이트(320)에서 이동시킨다.
텅스텐층 형성 장비(300)의 전체적인 컨트롤은 제어 시스템(303)에 의해서 자동으로 관리되도록 되어있다.
상기 핵형성용 금속층(130)은 반응 챔버(330, 335)에서 ALD 방식으로 10Å에서 30Å 정도로 형성한다.
핵형성용 금속층(130)은 베타상(β-phase) 상태로 비저항이 높다. 이러한 베타상(β-phase) 텅스텐(W)은 금속 게이트로 사용하면 원하는 전기적인 특성이 나오지 않아서 반도체 장치에 부적합하다.
더구나 20nm 게이트 CD(critical dimension)를 갖는 반도체 장치에서는 핵형성용 베타상(β-phase) 텅스텐의 비중이 커지면 후속하여 형성되는 텅스텐 벌크층이 차지하는 비중이 작아져 더욱 큰 문제를 일으킬 수 있다.
이러한 문제를 해결하기 위해서, 상기 베타상(β-phase) 텅스텐(W)을 알파상(α-phase) 텅스텐으로 전환해야 한다.
지금까지의 반도체 텅스텐 형성 장비는 배리어 금속막 상에 직접 알파상(α-phase) 텅스텐을 형성할 수 없다.
본 발명은 배리어 금속막 상에 직접 알파상(α-phase) 텅스텐이 존재하는 형태의 매립형 텅스텐 금속층을 형성하는 것이다.
도 6을 참조하면, 상기 베타상(β-phase) 텅스텐을 포함하는 핵형성용 금속층(130)에 열처리를 실시하여 알파상(α-phase) 텅스텐을 포함하는 상변화된 핵형성용 금속층(133)으로 전환시킨다.
상기 열처리 공정은 RTA(rapid thermal annealing), 스파이크 RTA(spike-RTA), 플래쉬 RTA 또는 레이저 어닐링(laser annealing) 공정을 사용한다.
상기 공정을 진행하는 장비로는 도 17b의 열처리 장비(350)를 사용할 수 있다.
상기 열처리 장비(350) 구성은 전송부(355)에 로봇(358)이 설치되어 있고, 전송 게이트(370) 및 열처리 반응 챔버(360)로 형성되어 있다.
열처리 장비(350)의 전체적인 컨트롤은 제어 시스템(353)에 의해서 자동으로 관리되도록 되어있다.
본 발명의 실시예 1은 텅스텐(W) 형성 및 열처리가 서로 다른 장비에서 실시되는 것을 특징으로 한다.
일반적으로 알려진 논문(Microelectronics engineering journal, 2008)에 따르면 베타상(β-phase) 텅스텐(W)을 열처리하면, 알파상(α-phase) 텅스텐으로 상변화되어 텅스텐(W) 내의 불순물, B, F 및 C 등이 감소되면서 비저항이 낮아진다고 개시되어 있다.
일반적으로 열처리는 700℃ 내지 900℃의 온도 범위 정도로 O2 분압이 매우 낮은 분위기에서 실시할 경우 효과적으로 불순물을 감소시켜 알파상(α-phase) 텅스텐으로 상변화시킬 수 있다.
상기 공정 온도를 넘어 1000℃ 내지 1500℃의 온도 범위 내에서 실시할 경우, 텅스텐의 녹는 온도(melting point)가 높기 때문에 텅스텐 표면에 고열을 인가할 수 있는 밀리세컨드 어닐링(millisecond annealing) 등 초고온 공정이 가능하며 이러한 경우 더욱 비저항을 낮출 수 있다.
그러므로 공정 조건에 따라서 핵형성용 금속층(130)은 100% 알파상(α-phase) 텅스텐층으로 변환될 수 있지만, 경우에 따라서 잔여 베타상(β-phase) 텅스텐이 존재할 수 있다.
또한, 텅스텐내의 불순물인 B, F 및 C 등의 약간 존재할 수 있다.
그러나 열처리 하지 않은 경우보다 훨씬 많은 알파상(α-phase) 텅스텐 성분이 존재하며 불순물인 B, F 및 C 등이 감소된다.
도 7을 참조하면, 상기 알파상(α-phase) 텅스텐으로 상변화된 핵형성용 금속층(133)을 성장층으로 하여 텅스텐 벌크층(135)을 형성한다.
상기 텅스텐 벌크층(135)은 알파상(α-phase) 텅스텐으로 상변환된 핵형성용 금속층(133)을 기준으로 ALD로 성장시킴으로써 텅스텐 구조가 알파상(α-phase) 텅스텐으로 성장된다.
그러므로 게이트 금속 전극 구조가 될 핵형성용 금속층(133)과 벌크층(135) 모두 비저항이 낮은 알파상(α-phase) 텅스텐 게이트 금속층이 된다.
지금까지 기술에서는 배리어 금속막(125)에 직접 알파상(α-phase) 텅스텐을 성장시킬 수 없었지만, 열처리를 통한 상변화를 실시하여 상변화된 층을 바탕으로 알파상(α-phase) 텅스텐을 금속 게이트 구조를 만들 수 있기 때문에 디자인 룰이 작아지더라도 텅스텐 금속 구조의 게이트 전극 구조를 계속하여 사용할 수 있다.
도 8을 참조하면, 상기 배리어 금속막(125), 핵형성용 금속층(133) 및 벌크층(135)을 CMP 공정을 통하여 평탄화한다.
평탄화후 텅스텐만 선택적으로 식각할 수 있는 식각 공정을 이용하여 텅스텐의 일부를 식각하여 리세스(140)를 형성한다.
도 9를 참조하면, 상기 리세스(140)에 질화막(SiN) 또는 산화막(SiO2)으로 게이트 마스크층(150)을 형성한다.
그러면 반도체 기판(100)에 비저항이 낮은 BCAT(Buried gate Cell Array Transistor) 텅스텐 금속 게이트 전극이 형성된다.
상기 비저항이 낮은 BCAT(Buried gate Cell Array Transistor) 텅스텐 금속 게이트 전극은 고집적 메모리 반도체 장치나 로직 회로 장치에 전기적인 특성이 매우 좋은 게이트 전극으로 사용될 수 있다.
실시예 2
도 10 내지 도 16은 본 발명의 또 다른 실시예에 따른 동일 장비에서 비저항이 낮은 매립형 텅스텐 금속 게이트 전극의 제조 방법을 나타내는 단면도들이다.
본 실시예는 먼저 설명한 실시예 1과 모든 공정이 비슷하며 단지 텅스텐 핵형성용 금속층 형성 후에 열처리를 실시할 때 동일한 장비에서 동시에 실시하는 것을 특징으로 한다.
그러므로 반복되는 일반적인 공정은 생략하고 특징적인 공정을 중점적으로 설명한다.
도 10을 참조하면, 반도체 기판(200) 상에 소자 분리막(205)을 형성하여, 반도체 기판(200)을 활성 영역과 비활성 영역으로 구분한다.
소자 분리막(205) 형성 공정은 STI(shallow trench isolation) 공정을 이용하며, 소자 분리막(205)은 필요에 따라서 트렌치 형성 후에 약간의 열산화막을 형성하고, DRAM 장치에 적용할 경우에는 질화막으로 라이너를 형성한 후, CVD 또는 HDP 공정을 통하여 트렌치를 채우고 평탄화한다.
하드 마스크(도시하지 않음)를 형성하고, 게이트 마스크(도시하지 않음)를 제거한 후, 상기 하드 마스크로 상기 활성 영역에 리세스(210)를 형성한다.
상기 리세스(210)는 매립형 게이트 전극이 형성될 공간으로 필요에 따라서 하부를 둥글게 형성하여 표면적을 크게 할 수도 있다. 그러나 본 발명에서는 발명의 특징에 초점을 맞추어 그러한 공정 및 설명은 생략하기로 한다.
상기 하드 마스크 및 패드 산화막(도시하지 않음)을 제거한다.
도 11을 참조하면, 반도체 기판(200)을 세정한 후, 상기 리세스(210) 내에 게이트 유전막(220)을 형성한다.
게이트 유전막(220)은, 하프늄 산화막(HfO2), 탄탈륨 산화막(Ta2O5), 지르코늄 산화막(ZrO2) 또는 ONO(oxide/nitride/oxide) 막 등 금속 게이트에 맞는 물질을 선택하여 장치가 요구하는 특성을 살려서 50Å 내지 150Å 정도로 형성한다.
상기 게이트 유전막(220) 상에 배리어 금속막(225)을 형성한다.
상기 배리어 금속막(225)은 질화티타늄(TiN), 티타늄/질화티타늄(Ti/TiN), 질화탄탈륨(TaN), 탄탈륨/질화탄탈륨(Ta/TaN) 및 질화티타늄실리콘(TiSiN) 중의 어느 하나와 게이트 유전막(220)이 결합이 잘 될 수 있도록 CVD 또는 ALD 공정을 통하여 30Å 정도로 형성한다.
도 12를 참조하면, 상기 배리어 금속막(225) 상에 핵형성용 금속층(nucleation metal layer)(230)을 형성한다.
상기 핵형성용 금속층(230)은 텅스텐(W)을 사용하고, 형성 방법은 ALD 공정을 이용한다.
상기 핵형성용 금속층(230) 형성 공정은 도 18의 ALD 텅스텐(W) 형성 및 열처리 공정을 동시에 수행할 수 있는 장비(400)를 사용한다.
상기 ALD 텅스텐(W) 형성 장비(400)는 전송부(405)에 로봇(408)이 설치되어있고, 전송 게이트(420)는 작업 대기용 웨이퍼(410) 캐리어(415) 및 작업 후 대기용 캐리어(418)를 놓도록 구성되어 있다.
ALD 텅스텐 반응 챔버(430, 440)는 다수 개가 설치될 수 있으며, 작업 대기용 웨이퍼(410)를 로봇(408)이 전송 게이트(420)에서 이동시킨다.
제어 시스템(403)은 모든 공정 조건을 자동으로 컨트롤 할 수 있도록 자동화 시스템과 전산 시스템을 컨트롤한다.
실시예 1의 장비와 다르게 열처리 챔버(450)가 동일 장비에 설치되어있다. 일반적으로 열처리는 700℃ 내지 900℃의 온도 범위 정도로 O2 분압이 매우 낮은 분위기에서 실시할 경우 효과적으로 불순물을 감소시켜 알파상(α-phase) 텅스텐으로 상변화시킬 수 있다.
상기 열처리 공정 챔버는 RTA(rapid thermal annealing), 스파이크 RTA(spike-RTA) 및 플래쉬 RTA 등으로 ALD 공정 챔버와 잘 결합 될 수 있는 공정 챔버로 구성할 수 있다.
상기 핵형성용 금속층(230)은 반응 챔버(430, 440)에서 ALD 방식으로 10Å 내지 20Å 정도로 형성한다.
텅스텐 핵형성용 금속층(230)은 베타상(β-phase) 상태로 비저항이 높다. 이러한 베타상(β-phase) 텅스텐(W)은 금속 게이트로 사용하면 원하는 전기적인 특성이 좋지 않아서 반도체 장치에 부적합하다.
더구나 20nm 게이트 CD(critical dimension)를 갖는 반도체 장치에서는 핵형성용 금속층의 베타상(β-phase) 텅스텐 비중이 커지면 후속하여 형성되는 텅스텐 벌크층이 차지하는 비중이 작아져 더욱 큰 문제를 일으킬 수 있다.
이러한 문제를 해결하기 위해 상기 베타상(β-phase) 텅스텐(W)을 알파상(α-phase) 텅스텐으로 상변화시켜야 한다.
도 13을 참조하면, 상기 베타상(β-phase) 텅스텐의 핵형성용 금속층(230)의 열처리를 챔버(450) 내에서 실시하여 알파상(α-phase) 텅스텐의 상변화된 핵형성용 금속층(233)으로 전환시킨다.
상기 베타상(β-phase) 텅스텐의 핵형성용 금속층(230)을 열처리하면, 알파상(α-phase) 텅스텐의 상변화된 핵형성용 금속층(233)으로 변환되어 텅스텐(W) 내의 불순물, B, F 및 C 등이 감소되면서 비저항이 낮아진다.
공정 조건에 따라서 핵형성용 텅스텐(230)은 100% 알파상(α-phase) 텅스텐으로 변환될 수 있지만, 경우에 따라서 잔여 베타상(β-phase) 텅스텐이 존재할 수 있다.
또한, 텅스텐 내의 불순물인 B, F 및 C 등의 약간 존재할 수 있다.
그러나 열처리 하지 않은 경우보다 훨씬 많은 알파상(α-phase) 텅스텐 성분이 존재하며 불순물인 B, F 및 C 등이 감소된다.
도 14를 참조하면, 상기 알파상(α-phase) 텅스텐으로 상변화된 핵형성용 금속층(233)을 성장층으로 하여 텅스텐 벌크층(235)을 형성한다. 텅스텐 벌크층(235)의 형성은 텅스텐층 형성 챔버(430, 440) 내에서 실시한다.
상기 텅스텐 벌크층(235)은 알파상(α-phase) 텅스텐으로 상변화된 핵형성용 금속층(233)을 기준으로 ALD로 성장시킴으로써 텅스텐 구조가 알파상(α-phase) 텅스텐으로 성장된다.
그러므로 게이트 금속 전극 구조가 될 상변화된 핵형성용 텅스텐(233)과 텅스텐 벌크층(235)은 비저항이 낮은 알파상(α-phase) 텅스텐 게이트 금속층이 된다.
도 15를 참조하면, 상기 배리어 금속막(225), 상변화된 핵형성용 텅스텐층(233) 및 텅스텐 벌크층(235)을 CMP 공정을 통하여 평탄화한다.
평탄화후 텅스텐만 선택적으로 식각할 수 있는 식각 공정을 통하여 텅스텐 일부를 식각하여 리세스(240)를 형성한다.
도 16을 참조하면, 상기 리세스(240) 내에 질화막(SiN) 또는 산화막(SiO2)으로 게이트 마스크층(250)을 형성한다.
그러면 반도체 기판(200)에 비저항이 낮은 BCAT(Buried gate Cell Array Transistor) 금속 게이트 전극 구조가 형성된다.
상기 BCAT(Buried gate Cell Array Transistor) 금속 게이트 전극을 형성하는 방법을 이용하면, 실시예 1에서 텅스텐 형성 공정과 열처리 공정이 서로 다른 장비에서 실시됨으로 제품 양산 시간이 많이 소요되었으나, 단일 장비에서 동시에 형성할 수 있어 생산 효율을 올릴 수 있다.
뿐만 아니라 단일 장비에서 다수의 공정을 진행 할 수 있으므로 많은 장비를 투입하지 않고도 같은 공정을 진행할 수 있어 훨씬 효율적이 투자가 될 수 있다.
실시예 3
도 19 내지 도 33은 본 발명의 다른 실시예에 따른 만드는 매립형 텅스텐 금속 게이트 전극을 갖는 BCAT DRAM 반도체 장치의 제조 방법을 나타내는 단면도들이다.
본 실시예에서는 실시예 1 및 실시예 2를 응용하여 DRAM 장치를 만드는 것에 초점에 맞추어 설명한다.
그리고 발명을 쉽게 설명하기 위해서 메모리 셀 영역은 A로 구분하고, 주변회로 영역은 B로 구분하여 설명한다.
도 19를 참조하면, 반도체 기판(500) 상에 소자 분리막(505)을 형성하여, 반도체 기판(500)을 활성 영역과 비활성 영역으로 구분한다.
소자 분리막(505) 형성 공정은 STI(shallow trench isolation) 공정을 이용하며, 소자 분리막(505)은 트렌치 형성 후에 약간의 열산화막을 형성하고, 질화막으로 라이너를 형성한 후, CVD 또는 HDP 공정을 통하여 트렌치를 채우고 평탄화한다.
반도체 기판(500) 상에 패드 산화막(510)을 형성한다. 패드 산화막(510)은 열산화막 방식으로 형성하고, 약 50Å 내지 150Å 두께로 형성한다.
상기 패드 산화막(510) 상에 하드 마스크층(515)을 형성한다. 하드 마스크층 (515)은 반도체 기판(500) 및 패드 산화막(510)과 식각율이 다른 물질을 사용한다. 예를 들면, 실리콘 질화막을 사용할 수 있다.
상기 하드 마스크층(515)는 게이트 마스크층(도시하지 않음) 등 복수의 물질층으로 형성된다. 하부층은 플라즈마 CVD 산화막으로 2000Å 내지 3000Å의 두께로 형성하고, 중간층은 유기층인 ACL(amorphous carbon layer)층으로 2000Å 내지 3000Å의 두께로 형성한 다음, 상부층은 ARL(anti reflective layer)층으로 질화막을 약 500Å의 두께로 형성한다. 상기 게이트 마스크층을 마스크 패턴으로 하여 하드 마스크층(515) 패턴을 형성하고, 상기 게이트 마스크층을 제거한 후에 하드 마스크층(515)으로 상기 활성 영역에 리세스(518)를 형성한다.
상기 리세스(518)는 매립형 텅스텐 금속 게이트 전극이 형성될 공간으로 필요에 따라서 하부를 둥글게 형성하여 표면적을 크게 할 수도 있다. 그러나 본 발명에서는 발명의 특징에 초점을 맞추어 그러한 공정 및 설명은 생략하기로 한다.
도 20을 참조하면, 반도체 기판(500)을 세정한 후, 상기 리세스(518) 내에 게이트 유전막(520)을 형성한다.
게이트 유전막(520)은, 하프늄 산화막(HfO2), 탄탈륨 산화막(Ta2O5), 지르코늄 산화막(ZrO2) 또는 ONO(oxide/nitride/oxide) 막 등 금속 게이트에 맞는 물질을 선택하여 장치가 요구하는 특성을 살려서 형성한다.
도 21을 참조하면, 상기 게이트 유전막(520) 상에 배리어 금속막(525)을 형성한다.
상기 배리어 금속막(525)은 질화티타늄(TiN), 티타늄/질화티타늄(Ti/TiN), 질화탄탈륨(TaN), 탄탈륨/질화탄탈륨(Ta/TaN) 및 질화티타늄실리콘(TiSiN) 중의 어느 하나와 게이트 유전막(520)이 결합이 잘 될 수 있도록 CVD 또는 ALD 공정을 통하여 30Å 정도로 형성한다.
상기 배리어 금속막(525) 상에 핵형성용 금속층(nucleation metal layer)(530)을 형성한다.
상기 핵형성용 금속층(530)은 텅스텐(W)을 사용하고, 형성 방법은 ALD 공정을 이용한다.
상기 핵형성용 금속층(530)의 형성 공정은 도 17a의 ALD 텅스텐(W) 형성 장비(300) 또는 도 18의 텅스텐 형성 장비(400)를 사용한다.
상기 ALD 텅스텐(W) 형성 장비(300)는 전송부(305)에 로봇(308)이 설치되어있고, 전송 게이트(320)는 작업 대기용 웨이퍼(310) 캐리어(315) 및 작업 후 대기용 캐리어(318)를 놓도록 구성되어 있다.
ALD 텅스텐 반응 챔버(330, 335)는 다수 개가 설치될 수 있으며, 작업용 웨이퍼(310)를 로봇(308)이 전송 게이트(320)에서 이동시킨다.
텅스텐층 형성 장비(300)의 전체적인 컨트롤은 제어 시스템(303)에 의해서 자동으로 관리되도록 되어있다.
도 18의 ALD 텅스텐(W) 형성 장비(400)는 전송부(405)에 로봇(408)이 설치되어있고, 전송 게이트(420)는 작업 대기용 웨이퍼(410) 캐리어(415) 및 작업 후 대기용 캐리어(418)를 놓도록 구성되어 있다.
ALD 텅스텐 반응 챔버(430, 440)는 다수 개가 설치될 수 있으며, 작업 대기용 웨이퍼(410)를 로봇(408)이 전송 게이트(420)에서 이동시킨다.
열처리 챔버(450)는 ALD 텅스텐 반응 챔버(430, 440)에서 작업이 끝난 후의 상변화 공정 시에 사용된다.
제어 시스템(403)은 모든 공정 조건을 자동으로 컨트롤 할 수 있도록 자동화 시스템과 전산 시스템을 컨트롤한다.
상기 핵형성용 금속층(530)은 반응 챔버(330, 335) 내에서 ALD 방식으로 10Å 내지 20Å 정도로 형성한다.
텅스텐 핵형성용 금속층(530)은 베타상(β-phase) 상태로 비저항이 높다. 이러한 베타상(β-phase) 텅스텐(W)을 금속 게이트로 사용하면 원하는 전기적인 특성이 나오지 않아서 반도체 장치에 부적합하다.
더구나 20nm 게이트 CD(critical dimension)를 갖는 반도체 장치에서는 핵형성용 베타상(β-phase) 텅스텐의 비중이 커지면 후속하여 형성되는 텅스텐 벌크층이 차지하는 비중이 작아져 더욱 큰 문제를 일으킬 수 있다.
이러한 문제를 해결하기 위해서 상기 베타상(β-phase) 텅스텐(W)을 알파상(α-phase) 텅스텐으로 상변화시켜야 한다.
지금까지의 반도체 텅스텐 형성 장비는 배리어 금속막 상에 직접 알파상(α-phase) 텅스텐을 형성할 수 없다.
본 발명은 배리어 금속막 상에 직접 알파상(α-phase) 텅스텐이 존재하는 형태의 매립형 텅스텐 금속층을 형성하는 것이다.
도 22를 참조하면, 상기 베타상(β-phase) 텅스텐의 핵형성용 금속층(530)에 열처리를 실시하여 알파상(α-phase) 텅스텐의 상변화된 핵형성용 금속층(533)으로 전환시킨다.
상기 열처리 공정은 RTA(rapid thermal annealing), 스파이크 RTA(spike-RTA), 플래쉬 RTA 또는 레이저 어닐링(laser annealing) 공정을 사용한다.
상기 공정을 진행하는 장비는 도 17b의 열처리 장비(350) 및 도 18의 텅스텐층 형성 및 열처리가 동시 가능한 장비(400)를 사용할 수 있다.
상기 도 17b의 열처리 장비(350) 구성은 전송부(355)에 로봇(358)이 설치되어 있고, 전송 게이트(370) 및 열처리 반응 챔버(360)로 형성되어 있다.
열처리 장비(350)의 전체적인 컨트롤은 제어 시스템(353)에 의해서 자동으로 관리되도록 되어있다.
상기 도 18의 텅스텐층 형성 및 열처리가 동시 가능한 장비(400)는 텅스텐층 형성 챔버(430, 440) 내에서 베타상(β-phase) 텅스텐의 핵형성용 금속층(530)을 형성하고, 베타상(β-phase) 텅스텐의 핵형성용 금속층(530)을 열처리 챔버(450) 내에서 열처리를 실시하여 알파상(α-phase) 텅스텐의 상변화된 핵형성용 금속층(533)으로 전환시킨다.
일반적으로 열처리는 700℃ 내지 900℃의 온도 범위 정도로 O2 분압이 매우 낮은 분위기에서 실시할 경우 효과적으로 불순물을 감소시켜 알파상(α-phase) 텅스텐으로 변환시킬 수 있다.
상기 공정 온도를 넘어 1000℃ 내지 1500℃의 온도 범위 내에서 실시할 경우, 텅스텐의 녹는 온도(melting point)가 높기 때문에 텅스텐 표면에 고열을 인가할 수 있는 밀리세컨드 어닐링(millisecond annealing) 등 초고온 공정이 가능하며 이러한 경우 더욱 비저항을 낮출 수 있다.
공정 조건에 따라서 핵형성용 금속층(530)은 100% 알파상(α-phase) 텅스텐으로 상변화될 수 있지만, 경우에 따라서 잔여 베타상(β-phase) 텅스텐이 존재할 수 있다.
또한, 텅스텐내의 불순물인 B, F 및 C 등의 약간 존재할 수 있다.
그러나 열처리 하지 않은 경우보다 훨씬 많은 알파상(α-phase) 텅스텐 성분이 존재하며 불순물인 B, F 및 C 등이 감소된다.
도 23을 참조하면, 상기 알파상(α-phase) 텅스텐으로 상변화된 핵형성용 금속층(533)을 성장층으로 하여 텅스텐 벌크층(535)을 형성한다.
상기 텅스텐 벌크층(535)은 알파상(α-phase) 텅스텐으로 상변화된 핵형성용 금속층(533)을 기준으로 ALD로 성장시킴으로써 텅스텐 구조가 알파상(α-phase) 텅스텐으로 성장된다.
그러므로 게이트 금속 전극 구조가 될 상변화된 핵형성용 텅스텐(533)과 텅스텐 벌크층(535) 모두 비저항이 낮은 알파상(α-phase) 텅스텐 게이트 금속층이 된다.
지금까지 기술에서는 배리어 금속막(525)에 직접 알파상(α-phase) 텅스텐을 성장시 킬 수 없었지만, 열처리를 통한 상변화를 실시하여 상변화된 층을 바탕으로 알파상(α-phase) 텅스텐을 금속 게이트 구조를 형성할 수 있기 때문에 디자인 룰이 작아지더라도 텅스텐 금속 구조의 게이트 전극의 구조를 계속하여 사용할 수 있다.
도 24를 참조하면, 상기 배리어 금속막(525), 상변화된 핵형성용 텅스텐층(533) 및 텅스텐 벌크층(535)을 CMP 공정을 통하여 평탄화한다.
평탄화후 텅스텐만 선택적으로 식각할 수 있는 식각 공정을 통하여 텅스텐 일부를 식각하여 리세스(540)를 형성한다.
텅스텐 금속 게이트 전극이 될 상변화된 핵형성용 텅스텐층(533) 및 텅스텐 벌크층(535)은 전기적인 특성이 동일한 알파상(α-phase) 텅스텐임으로 추후 도면에서는 금속 게이트 구조로 텅스텐 벌크층(535)만 도시한다.
도 25를 참조하면, 상기 리세스(540) 내에 질화막(SiN) 또는 산화막(SiO2)으로 게이트 마스크층(545)을 형성한다.
그러면 반도체 기판(500)에 비저항이 낮은 BCAT(Buried gate Cell Array Transistor) 텅스텐 금속 게이트 전극이 형성된다.
도 26을 참조하면, 상기 BCAT(Buried gate Cell Array Transistor) 텅스텐 금속 게이트 전극 형성 후, 주변 회로 영역에 사용될 게이트 유전막(550), 게이트 전극(555)을 형성한다.
상기 게이트 유전막(550)은 실리콘 산화막(SiO2), 하프늄 산화막(HFO2), 탄탈륨 산화막(Ta2O5) 또는 ONO(oxide/nitride/oxide) 막을 선택하여 장치가 요구하는 특성을 살려 형성한다.
상기 게이트 유전막(550) 상에 게이트 전극(555)을 형성한다.
상기 게이트 전극(555) 물질은, 질화티타늄(TiN), 티타늄/질화티타늄(Ti/TiN), 질화 텅스텐(WN), 텅스텐/질화텅스텐(W/WN), 질화탄탈륨(TaN), 탄탈륨/질화탄탈륨(Ta/TaN), 질화티타늄실리콘(TiSiN) 및 질화텅스텐실리콘(WSiN) 중의 어느 하나와 게이트 유전막(550)이 잘 결합된 게이트 전극(555)을 CVD 또는 ALD 공정을 통하여 형성할 수 있다.
상기 게이트 전극(555) 측벽에 스페이서(560)를 형성한 후, 반도체 기판(500) 상에 고농도 소스 및 드레인 불순물층(565)을 형성한다.
도 27을 참조하면, 상기 고농도 소스 및 드레인 불순물층(565)을 형성한 후, 식각 방지막(도시하지 않음)을 형성하고, 상기 식각 방지막 상에 층간 절연막(570)을 형성한다.
상기 식각 방지막은 질화막으로서 CVD 공정으로 100Å 내지 200Å 사이의 두께로 형성한다.
상기 식각 방지막 상의 층간 절연막(570)은 산화막으로서 CVD 공정으로 1000Å 내지 3000Å 사이의 두께로 형성한 후, CMP 또는 에치백(etch back) 공정을 통하여 평탄화한다.
상기 층간 절연막(570) 내에 메모리 셀 영역 A에는 서로 마주보는 매립형 게이트 전극 사이에 교차되는 방향으로 셀 비트 라인(575)을 형성한다.
또한, 상기 주변 회로 영역 B에는 주변 소스 및 드레인 상에 주변 회로 비트라인 기저 부위 DC(direct contact)을 형성한다.
상기 셀 비트 라인(575)은 질화티타늄(TiN), 티타늄/질화티타늄(Ti/TiN), 질화 텅스텐(WN), 텅스텐/질화텅스텐(W/WN), 질화탄탈륨(TaN), 탄탈륨/질화탄탈륨(Ta/TaN), 질화티타늄실리콘(TiSiN) 및 질화텅스텐실리콘(WSiN) 중 하나 또는 복합막으로 구성한다.
가장 많이 사용되는 조합은 텅스텐/질화티타늄(W/TiN) 또는 텅스텐/티타늄/질화티타늄(W/Ti/TiN)를 사용한다.
상기 금속층을 CVD 또는 PVD 방법으로 형성한 후, CMP로 평탄화하고 선택 식각 방법으로 리세스를 형성시킨 후에 셀 비트 라인(575)을 형성한다.
상기 리세스된 영역에 층간 절연막(570)과 다른 물질로 비트 라인 캡핑 절연막(580)을 형성한다.
층간 절연막(570)이 산화막이기 때문에 가장 바람직한 캡핑 절연막(580)은 질화막이다. CVD 공정을 통하여 증착한 후, CMP 공정으로 평탄화를 통해 층간 절연막(570)과 높이를 일치시킨다.
상기 비트 라인(575) 구조들은 메모리 셀 영역 A에서는 셀 비트 라인이 되고, 주변 회로 영역 B에서는 주변 회로 비트라인 기저부위 DC(direct contact)가 된다.
또한 캡핑 절연막(580)은 비트 라인 보호뿐 아니라, 메모리 셀 영역 A에서는 셀 비트 라인의 로딩 캡(loading cap.) 역할을 함으로써, 일정한 두께를 가져야 하지만, 주변 회로 영역 B에서는 주변 회로 비트 라인 저항을 유발함으로 추후 제거하여 비트 라인을 형성할 공간이 된다.
도 28을 참조하면, 메모리 셀 영역 A의 소스 불순물층(565)과 접하여 커패시터 전극 패드(585)를 형성한다.
상기 커패시터 전극 패드(585)는 불순물이 함유된 폴리 실리콘으로 CVD 공정을 통하여 형성하거나 금속층으로 형성할 수 있다.
도 29를 참조하면, 주변 회로 영역 B에 주변 회로용 비트 라인 금속층(590)을 형성한다.
주변 회로 비트라인 금속층(590)은 셀 비트 라인(575)보다 저항이 적고 전기적인 특성이 좋아야 하므로, 셀 비트 라인(575)과 같은 물질인 텅스텐/질화티타늄(W/TiN) 또는 텅스텐/티타늄/질화티타늄(W/Ti/TiN)를 사용할 수 있지만 공정이 가능하면 구리(Cu) 등 전도성이 좋은 물질을 사용하면 좋다.
이렇게 셀 비트 라인(575)과 주변회로 비트 라인 금속층(590)을 서로 다르게 형성하면, 셀 비트 라인(575) 높이를 줄여서 공정을 진행할 수 있고, 주변 회로 비트 라인 금속층(590)을 다른 물질로 사용하여 전기적인 특성을 좋게 할 수 있다.
층간 절연막(570) 및 커패시터 콘텍 패드(585) 상에 식각 방지막(595)을 형성한다. 상기 식각 방지막(595)은 실리콘 질화막으로서 CVD 공정으로 진행한다.
도 30을 참조하면, 상기 식각 방지막(595) 상에 몰드막(600)을 형성한다. 상기 몰드막(600)은 통상적으로 10000Å 내지 20000Å 사이의 두께로 형성한다. 상기 몰드막(600)은 산화막으로서 CVD 공정으로 진행한다. 상기 몰드막(600)은 도면에는 단일층으로 도시되었지만, 식각율이 상이한 다수의 층으로 형성할 수 있다.
상기 몰드막(600)을 증착한 후, 사진 식각 공정에 필요한 마스크층(도시되지 않음)을 형성한다. 통상의 사진 식각 공정을 통하여 상기 커패시터 패드(585) 상부에 접하게 커패시터 하부 전극 홀(605)을 형성한다. 상기 몰드막(605)의 식각은 건식 식각을 이용하고 식각 방지막(595)을 식각 종점으로 사용한다.
도 31을 참조하면, 상기 커패시터 패드(585) 상의 식각 방지막(595)을 제거한 후, 마스크층을 제거하고 커패시터 하부 전극 홀(605) 내에 커패시터 하부 전극층(610)을 형성한다. 상기 커패시터 하부 전극층(610)의 물질로는 TiN, Ti, TaN, Pt 등의 물질을 사용할 수 있다. 상기 커패시터 하부 전극층(610)은 커패시터 패드(585)와 잘 접촉되어야하고 식각 방지막(595)이 충분한 두께가 있어서 추후 전극 분리 후에 몰드막(600) 제거 시, 커패시터 하부 전극층(610)이 떨어지거나 넘어지지 않도록 지지해주어야 한다.
상기 커패시터 하부 전극층(610) 상에 매립막(도시되지 않음)을 형성한다. 상기 매립막은 갭필 능력이 좋은 TOZS로 형성한다. 또는 유기 물질 등의 몰드막(600)과 식각율이 다른 물질을 사용하여, 추후 몰드막(600) 제거 공정 시 커패시터 하부 전극층(610)이 떨어지지 않도록 하는 것이 장치 불량을 줄이는데 좋다.
상기 매립막을 에치백 공정을 통하여 평탄화하면서, 동시에 커패시터 하부 전극층(610) 상층부를 제거하여 전극을 분리시킨다. 전극 분리 공정은 습식 에치백 (etch back) 공정으로 진행한다.
전극 분리 시에 전극 끝 부분이 뾰족하지 않게 형성될 수 있도록 상기 매립막을 약간 깊게 습식 식각하여 제거한 후, 전극 물질도 약간의 습식 식각을 실시하여 라운드를 주어야 한다. 전극 끝 부분이 뾰족하게 되면 추후 형성되는 캐패시터 유전막이 끊어지는 현상이 발생하여 전극 리키지가 발생한다.
이후, LAL 리프트-오프(lift-off) 공정을 통하여 몰드층(600)과 상기 매립막을 제거한다. 상기 몰드층(600)과 매립막 제거 시에 인접 전극들이 서로 붙지 않도록 세심한 주의가 필요하다.
일반적으로 인접하는 전극이 붙지 않거나 쓰러지지 않도록 전극 상호간에 구조물을 설치하여 보호 한다. 사다리 형태의 구조물을 설치하거나 링 형태의 절연막 구조물을 설치 넘어져도 전기적으로 연결되지 않는 구조를 설치할 수 있다.
도 32를 참조하면, 상기 커패시터 하부 전극층(610) 상에 커패시터 유전막(615)으로 사용되는 지르코늄 산화막을 형성한다. 형성하는 방법은, 원자층 증착 챔버 내에 지르코늄막을 형성하기 위한 전구체로, 테트라키스 디에틸아미노 지르코늄(Tetrakis-ethylmethylamino zirconim, ZrN[(C2H5)2]4, 이하 TEMAZ)을 사용하여 커패시터 하부 전극층(610) 상에 공급한다. 상기 전구체는 커패시터 하부 전극층(610)과 원자층으로 반응하여 결합되고 여분의 미반응된 기체 가스를 제거하기 위하여 퍼지 가스를 챔버 안에 공급한다. 상기 퍼지 가스로는 아르곤(Ar), 헬륨(He), 질소(N2) 가스를 사용한다. 미반응된 전구체 가스를 제거하면, 커패시터 하부 전극층(610) 상에 화학 흡착된 전구체가 원자 단층 수준으로 얇게 형성된다. 이러한 전구체 증착 공정은 250℃ 부근의 낮은 온도에서 전구체가 공급되기 때문에 종횡비가 매우 큰 커패시터 구조에서도 내외 및 상부 하부 등 모든 부분에 고르게 증착된다. 특히 실린더 입구가 막히는 일이 없이 실린더 밑바닥까지 전구체가 고르게 분포되어 스텝 커버리지 문제가 발생하지 않는다.
다시 챔버를 275℃의 고온으로 유지하며 산화제를 공급하며, 전구체와 결합하여 지르코늄 산화막을 형성한다. 산화제로는 O2, O3, H2O 산화제를 사용한다. 본 실시예에서는 지르코늄 산화막 형성에 있어서는 산화력이 비교적 강한 O3을 사용한다. 그러면 전구체 성분 안에 있는 탄소나 질소 성분이 완전 산화되어 제거되고, 지르코늄 산화막이 형성된다. 잔여 부산물을 제거하기 위해서 퍼지 가스를 공급한다. 이러한 기본 사이클을 기준으로 수십 회를 반복하여 원하는 두께의 지르코늄 산화막을 얻는다. 본 발명에서는 바람직하게 100회에서 150회 사이를 반복하며, 두께로는 100Å 내지 150Å 사이로 형성한다.
지르코늄 산화막의 형성 후에 상기 지르코늄 산화막 상에 지르코늄 산질화막 (도시되지 않음)을 형성하여, 복합층으로 형성된 지르코늄 산화막을 형성함으로써 커패시터 유전막(615)을 형성할 수 있다.
상기 커패시터 유전막(615)은 설명 상 편의를 위해 지르코늄 산화막(ZrO2) 또는 지르코늄 산질화막(ZrOCN)을 가지고 공정을 진행했지만, 또 다른 커패시터 유전막으로 ZAZ(ZrO2/Al2O3/ZrO2), ZAT(ZrO2/Al2O3/TaO2), Hf2O3 등 다양한 고유전율을 갖는 물질을 사용할 수 있다.
이때, 또한 전구체 가스는 낮은 온도에서 공급하고, 산화제 가스는 높은 온도에서 공급하여 유전막을 형성하면, 종횡비가 큰 구조에서 커패시터 유전막이 우수한 스텝 커버리지를 가질 수 있도록 공정을 진행할 수 있다.
커패시터 유전막(615) 상에 커패시터 상부 전극(620)을 형성한다. 커패시터 상부 전극(620) 물질로는 TiN, Ti, TaN, Pt 등의 물질을 사용할 수 있다.
도 33을 참조하면, 상기 커패시터 상부 전극(620) 및 식각 방지막(595) 상에 평탄화 절연막(630)을 형성한다. 평탄화 절연막(630)은 셀 영역 A와 주변 회로 영역 B 사이에 있는 커다란 단차를 해결해주는 물질로 TEOS, HDP 층으로 형성하고, 평탄화 방법도 압력에 따라 연마 정도를 달리하는(Self-Stopping CMP) 공정을 사용하여 실시한다.
평탄화후 메탈 콘택을 형성하여 메탈 플러그 및 금속 배선(635)들을 형성하고, 보호막(도시되지 않음)을 형성한다.
상술한 공정으로 진행한 DRAM 반도체 장치는 비저항이 낮은 매립형 텅스텐 게이트 전극(535)을 가짐으로써, 전기적인 특성이 좋고 디자인이 쉬워 고성능 DRAM 장치가 제조된다.
삭제
도 34는 본 발명에 따른 비저항이 작은 매립형 텅스텐 게이트 금속 전극을 갖는 BCAT DRAM을 채용한 시스템의 실시예를 도시한 블록도이다.
도 34를 참조하면, 메모리(710)는 컴퓨터 시스템(700) 내에 있는 CPU(central processing unit)(720)과 연결되어 있으며 비저항이 작은 매립형 덩스텐 게이트 금속 전극을 갖는 BCAT DRAM 메모리이다.
상기와 같은 컴퓨터 시스템은 DRAM 메모리를 사용하는 매체로 사용하는 노우트북 PC 또는 일반적으로 DRAM 메모리가 사용되는 데스크톱 PC 또는 메모리가 필요하고 CPU가 장착된 전자기기가 될 수 있다. 그리고 메모리 (710)가 내장되어 데이터를 저장하고 기능을 컨트롤하는 디지털 제품군들 또한 시스템(700)이 될 수 있다. 상기 메모리(710)는 바로 CPU(720)와 연결될 수 있고 버스(BUS) 등을 통해서 연결 될 수 있다.
도 35는 본 발명의 다른 실시예에 따른 비저항이 작은 매립형 텅스텐 게이트 금속 전극을 갖는 BCAT DRAM을 채용한 시스템의 실시예를 도시한 블록도이다.
도 35를 참조하면, 본 실시예는 휴대용 장치(800)를 나타낸다. 앞서 말했듯이 메모리(710)는 비저항이 작고 매립형 텅스텐 게이트 금속 전극을 갖는 BCAT DRAM 반도체 메모리 장치이다.
휴대용 장치(800)는 MP3 플레이어, 비디오 플레이어, 비디오와 오디오 플레이어가 있는 PMP(portable multi-media player) 등이 될 수 있다. 상기 휴대용 장치(800)는 메모리(710) 및 메모리 컨트롤러(830), 인코더/디코더(810), 표시 부재(840) 및 인터페이스(870)를 포함한다.
데이터는 인코더/디코더(810)에 의해 상기 메모리 컨트롤러(830)를 경유하여 상기 메모리(710)로부터 입출력된다.
도 35에 점선으로 도시된 것과 같이, 상기 데이터는 EDC(810)로부터 상기 메모리(710)로 직접 입력될 수 있고, 상기 메모리(710)로부터 EDC(810)까지 직접 출력도 될 수 있다.
상기 EDC(810)는 상기 메모리(710) 내에 저장하기 위한 데이터를 인코딩한다. 예를 들어, 상기 EDC(810)는 상기 메모리(710) 내에 오디오 비디오 데이터를 저장하기 위한 MP3, PMP 인코딩을 실행시킬 수 있다.
이와는 달리, 상기 EDC(810)는 상기 메모리(710) 내에 비디오 데이터를 저장하기 위한 MPEG 인코딩을 실행시킬 수 있다. 또한, 상기 EDC(810)는 서로 다른 포맷들에 따른 서로 다른 타입의 데이터들을 인코딩하기 위한 복합 인코더를 포함한다. 예를 들어, 상기 EDC(810)는 오디오 데이터를 위한 MP3 인코더와 비디오 데이터를 위한 MPEG 인코더를 포함할 수 있다.
상기 EDC(810)는 상기 메모리(710)로부터 출력을 디코딩할 수 있다. 예를 들어, 상기 EDC(810)는 상기 메모리(710)로부터 출력된 오디오 데이터에 따라 MP3 디코딩을 수행할 수 있다. 이와는 달리, 상기 EDC(810)는 상기 메모리(710)로부터 출력된 비디오 데이터에 따라 MPEG 디코딩을 수행할 수 있다. 예를 들어, 상기 EDC(810)는 오디오 데이터를 위한 MP3 디코더와 비디오 데이터를 위한 MPEG 디코더를 포함할 수 있다.
상기 EDC(810)는 단지 디코더만을 포함할 수 있다. 예를 들면, 엔코더 데이터를 이미 상기 EDC(810)로 입력받고, 메모리 컨트롤러(830) 및 또는 상기 메모리(710)로 전달될 수 있다.
상기 EDC(810)는 상기 인터페이스(870)를 경유하여 인코딩을 위한 데이터 또는 이미 인코딩된 데이터를 받을 수 있다. 상기 인터페이스(870)는 알려진 표준(예를 들어, 파이어와이어, USB 등)에 따를 수 있다. 예를 들어, 상기 인터페이스(870)는 파이어와이어 인터페이스, USB 인터페이스 등을 포함한다. 데이터가 상기 메모리(710)로부터 상기 인터페이스(870)를 경유하여 출력될 수 있다.
상기 표시 부재(840)는 상기 메모리(710)에서 출력되거나, 또는 EDC(810)에 의해서 디코딩된 데이터를 사용자에게 표시할 수 있다. 예를 들어, 상기 표시 부재(840)는 오디오 데이터를 출력하는 스피커 잭, 비디오 데이터를 출력하는 디스플레이 스크린 등을 포함한다.
앞서 설명한 바와 같이, 본 발명에 따른 DRAM 반도체 장치는 비저항이 작은 매립형 텅스텐 게이트 금속 전극(535)을 갖는 DRAM 셀을 형성하기 때문에 단위 면적당 집적도가 높고 전기적인 특성이 좋은 DRAM 장치를 제공할 수 있다.
도 1은 종래의 기술에 따른 20nm 게이트 CD(critical dimension)를 갖는 RCAT 단면도이다.
도 2는 본 발명에 따른 20nm 게이트 CD를 갖는 RCAT 단면도이다.
도 3 내지 도 9는 본 발명의 실시예에 따른 비저항이 작은 매립형 텅스텐 게이트 금속 전극의 제조 방법을 나타내는 단면도들이다.
도 10 내지 도 16은 본 발명의 실시예에 따른 비저항이 작은 매립형 텅스텐 게이트 금속 전극의 제조 방법을 나타내는 단면도들이다.
도 17a 및 도 17b는 본 발명의 실시예들을 구현할 수 있는 반도체 기판 상에 텅스텐층을 형성하는 반도체 장비의 평면도들이다.
도 18는 본 발명의 실시예를 구현할 수 있는 반도체 기판 상에 텅스텐층을 형성하는 반도체 장비의 평면도이다.
도 19 내지 도 33은 본 발명의 실시예에 따른 비저항이 작은 매립형 텅스텐 게이트 금속 전극을 갖는 DRAM 반도체 장치의 제조 방법을 나타내는 단면도들이다.
도 34는 본 발명에 따른 메모리를 사용하는 시스템의 블록도이다.
도 35는 본 발명에 따른 메모리를 사용하는 다른 시스템 블록도이다.
< 도면의 주요 부분에 대한 부호의 설명>
100, 200, 500: 반도체 기판
105, 205, 505: 소자 분리막
135, 235, 535: 매립 게이트 전극
555: 주변 회로 게이트 전극
575: 셀 비트 라인 580: 캡핑 절연막
595: 식각 방지막 610: 하부 전극
615: 커패시터 유전막 620: 상부 전극
630: 평탄화 절연막 635: 금속 배선
710: 메모리 720: CPU
810: EDC 840: 표시 부재
830: 메모리 콘트롤러 870: 인터페이스

Claims (10)

  1. 반도체 기판 상에 소자 분리막을 형성하여 활성 영역과 비활성 영역을 구분하는 단계;
    상기 활성 영역에 리세스를 형성하는 단계;
    상기 리세스 내에 게이트 유전막을 형성하는 단계;
    상기 게이트 유전막 상에 배리어 금속막을 형성하는 단계;
    상기 배리어 금속막 상에 핵형성용 금속층을 형성하는 단계;
    상기 핵형성용 금속층을 열처리하여 감소된 저항을 가지도록 상변화시키는 단계; 및
    상기 상변화된 핵형성용 금속층을 기반으로 벌크 금속 전극을 형성하는 단계를 구비하며,
    상기 상변화된 금속층 및 상기 벌크 금속 전극은 알파상(α-phase) 텅스텐을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  2. 제1항에 있어서, 상기 핵형성용 금속층은 상기 알파상(α-phase) 텅스텐 보다 저항이 높은 베타상(β-phase) 텅스텐을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  3. 삭제
  4. 제1항에 있어서, 상기 핵형성용 금속층을 형성하는 단계 및 상기 열처리하는 단계는 동일 장비에서 700℃ 내지 1500℃의 온도 범위 내에서 실시하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  5. 반도체 기판 상에 형성되고, 활성 영역과 비활성 영역을 구분하는 소자 분리막;
    상기 활성 영역에 형성된 매립형 게이트 전극 리세스;
    상기 매립형 게이트 전극 리세스 내에 형성된 게이트 유전막;
    상기 게이트 유전막 상에 형성된 배리어 금속막;
    상기 배리어 금속막 상에 형성되고, 감소된 저항을 갖는 알파상(α-phase) 텅스텐을 포함하는 상변화된 핵형성용 금속층;
    상기 상변화된 핵형성용 금속층을 기반으로 형성되고, 알파상 텅스텐을 포함하는 벌크 금속 전극; 및
    상기 벌크 금속 전극 상에 형성된 게이트 하드 마스크를 포함하는 것을 특징으로 하는 반도체 장치.
  6. 제5항에 있어서, 상기 배리어 금속막은 질화티타늄(TiN), 티타늄/질화티타늄(Ti/TiN), 질화탄탈륨(TaN), 탄탈륨/질화탄탈륨(Ta/TaN) 및 질화티타늄실리콘(TiSiN) 중에서 적어도 하나를 포함하는 것을 특징으로 하는 반도체 장치.
  7. 삭제
  8. 제5항에 있어서, 상기 게이트 하드 마스크 상부에 형성된 디램(DRAM)용 커패시터 구조를 더 포함하는 것을 특징으로 하는 반도체 장치.
  9. 제8항에 있어서, 상기 디램(DRAM)용 커패시터 구조는 상기 반도체 기판과 비시(BC) 내에 형성된 패드로 연결되는 것을 특징으로 하는 반도체 장치.
  10. 삭제
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